JP2001326360A - アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法 - Google Patents
アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法Info
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- JP2001326360A JP2001326360A JP2000146313A JP2000146313A JP2001326360A JP 2001326360 A JP2001326360 A JP 2001326360A JP 2000146313 A JP2000146313 A JP 2000146313A JP 2000146313 A JP2000146313 A JP 2000146313A JP 2001326360 A JP2001326360 A JP 2001326360A
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Abstract
(57)【要約】
【課題】 コスト低減と信頼性向上が図れるアクティブ
マトリクス基板の製造方法を提供する。 【解決手段】 ゲート絶縁膜１０２上に同一のマスクを
用いた選択エッチングにより島状の半導体領域１３０を
形成する。基板全面に透明導電膜と導電性膜とを連続し
て堆積して、同一のマスクを用いた選択エッチングによ
り信号配線,ソース電極１０７,ドレイン電極１０６およ
び絵素電極１０５を形成する。上記ソース電極１０７,
ドレイン電極１０６をマスクとして島状の半導体領域１
３０の一部をエッチングにより除去してチャネル部１０
９を形成した後、チャネル部１０９に水素プラズマ処理
を施してプラズマ照射領域１１２を形成する。そして、
基板全面に保護絶縁膜１１０を堆積して、絵素電極１０
５上の導電性膜と保護絶縁膜１１０の領域を同一のマス
クを用いた選択エッチングにより絵素電極絵素電極開口
部１１１を形成する。
マトリクス基板の製造方法を提供する。 【解決手段】 ゲート絶縁膜１０２上に同一のマスクを
用いた選択エッチングにより島状の半導体領域１３０を
形成する。基板全面に透明導電膜と導電性膜とを連続し
て堆積して、同一のマスクを用いた選択エッチングによ
り信号配線,ソース電極１０７,ドレイン電極１０６およ
び絵素電極１０５を形成する。上記ソース電極１０７,
ドレイン電極１０６をマスクとして島状の半導体領域１
３０の一部をエッチングにより除去してチャネル部１０
９を形成した後、チャネル部１０９に水素プラズマ処理
を施してプラズマ照射領域１１２を形成する。そして、
基板全面に保護絶縁膜１１０を堆積して、絵素電極１０
５上の導電性膜と保護絶縁膜１１０の領域を同一のマス
クを用いた選択エッチングにより絵素電極絵素電極開口
部１１１を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、アクティブマト
リクス基板の製造方法およびアクティブマトリクス基板
および薄膜電界効果トランジスタの製造方法に関する。
リクス基板の製造方法およびアクティブマトリクス基板
および薄膜電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、薄膜電界効果トランジスタを用いた電子装置として
は、液晶表示装置があり、この液晶表示装置は、複数の
薄膜電界効果トランジスタが搭載されたアクティブマト
リクス基板を備えている。
来、薄膜電界効果トランジスタを用いた電子装置として
は、液晶表示装置があり、この液晶表示装置は、複数の
薄膜電界効果トランジスタが搭載されたアクティブマト
リクス基板を備えている。
【０００３】上記アクティブマトリクス基板の製造方法
について説明すると、まず、図４に示すように透明絶縁
基板２００上にＴa等の導電性金属膜からなる走査配線
２０１,ゲート絶縁膜２０２をフォトリソ工程,エッチン
グ工程等によりパターニングした後、上記ゲート絶縁膜
２０２上にａ−Ｓi膜(真性半導体膜２０３,導電性半導
体膜２０４)を堆積し、さらにパターニングにより島状
の活性層２２０を形成し、その島状の活性層２２０上に
ＩＴＯ(錫添加酸化インジウム)等による透明導電膜およ
びＴa等の導電性金属膜を連続して積層した後、所定の
マスクを用いて信号配線２０８,ソース電極２０７およ
びドレイン電極２０６を形成する。その後、同様にマス
クを用いて絵素電極２０５をパターニングする。
について説明すると、まず、図４に示すように透明絶縁
基板２００上にＴa等の導電性金属膜からなる走査配線
２０１,ゲート絶縁膜２０２をフォトリソ工程,エッチン
グ工程等によりパターニングした後、上記ゲート絶縁膜
２０２上にａ−Ｓi膜(真性半導体膜２０３,導電性半導
体膜２０４)を堆積し、さらにパターニングにより島状
の活性層２２０を形成し、その島状の活性層２２０上に
ＩＴＯ(錫添加酸化インジウム)等による透明導電膜およ
びＴa等の導電性金属膜を連続して積層した後、所定の
マスクを用いて信号配線２０８,ソース電極２０７およ
びドレイン電極２０６を形成する。その後、同様にマス
クを用いて絵素電極２０５をパターニングする。
【０００４】続いて、導電性金属膜からなるソース電極
２０７,ドレイン電極２０６をマスクとしてｎ＋型ａ−
Ｓi(導電性半導体膜２０４)をエッチングすることによ
って、チャネル部２０９を形成する(特開昭６０−４２
８６８号公報参照)。
２０７,ドレイン電極２０６をマスクとしてｎ＋型ａ−
Ｓi(導電性半導体膜２０４)をエッチングすることによ
って、チャネル部２０９を形成する(特開昭６０−４２
８６８号公報参照)。
【０００５】さらに、上記信号配線２０８,ソース電極
２０７,ドレイン電極２０６と絵素電極２０５を被覆す
るように、シリコン窒化膜等からなる保護絶縁膜２１０
を積層し、所定のマスクを用いて絵素電極２０５上の保
護絶縁膜２１０のみを除去することによって開口部２１
１を形成する。
２０７,ドレイン電極２０６と絵素電極２０５を被覆す
るように、シリコン窒化膜等からなる保護絶縁膜２１０
を積層し、所定のマスクを用いて絵素電極２０５上の保
護絶縁膜２１０のみを除去することによって開口部２１
１を形成する。
【０００６】上記ＩＴＯ等による透明導電膜で形成され
る絵素電極２０５は、その製造工程の途中で一度シリコ
ン窒化膜等からなる保護絶縁膜２１０に覆われることに
なるため、シリコン窒化膜とＩＴＯ膜(絵素電極２０５)
との接触によりＩＴＯ膜が還元されて、絵素電極２０５
の抵抗値が大きくなったり、シリコン窒化膜等がＩＴＯ
膜(絵素電極２０５)と反応して形成された化合物により
エッチング除去が困難になったりするという問題があ
る。
る絵素電極２０５は、その製造工程の途中で一度シリコ
ン窒化膜等からなる保護絶縁膜２１０に覆われることに
なるため、シリコン窒化膜とＩＴＯ膜(絵素電極２０５)
との接触によりＩＴＯ膜が還元されて、絵素電極２０５
の抵抗値が大きくなったり、シリコン窒化膜等がＩＴＯ
膜(絵素電極２０５)と反応して形成された化合物により
エッチング除去が困難になったりするという問題があ
る。
【０００７】さらに、上記アクティブマトリクス基板の
製造方法では、絵素電極２０５を形成する透明導電膜
と、信号配線２０８,ソース電極２０７およびドレイン
電極２０６を形成する導電性金属膜とを異なるマスクを
使ってパターニングするため、レジストパターンを形成
するためのフォトリソ工程の回数を多く必要とするた
め、製造工程の大きな負荷要因となる。
製造方法では、絵素電極２０５を形成する透明導電膜
と、信号配線２０８,ソース電極２０７およびドレイン
電極２０６を形成する導電性金属膜とを異なるマスクを
使ってパターニングするため、レジストパターンを形成
するためのフォトリソ工程の回数を多く必要とするた
め、製造工程の大きな負荷要因となる。
【０００８】また、ａ−Ｓi等の半導体膜を用いた薄膜
電界効果トランジスタにおいて、ソース電極およびドレ
イン電極をマスクとしてチャネル部を掘り込んで形成す
る場合、そのチャネル部は周りの電界に非常に敏感であ
るため、薄膜電界効果トランジスタのｏｆｆ特性に多大
な影響を与える。そのため、チャネル部を保護するため
に保護絶縁膜を積層している。この保護絶縁膜の膜厚を
減少させると、絵素電極上の保護絶縁膜および導電性金
属膜をエッチングするときのエッチング時間、保護絶縁
膜の積層時間が短縮される等のコスト低減が望める。し
かしながら、保護絶縁膜の膜厚を薄くするとチャネル部
が周りの電界の影響を受け易くなり、トランジスタ特性
が劣化する。
電界効果トランジスタにおいて、ソース電極およびドレ
イン電極をマスクとしてチャネル部を掘り込んで形成す
る場合、そのチャネル部は周りの電界に非常に敏感であ
るため、薄膜電界効果トランジスタのｏｆｆ特性に多大
な影響を与える。そのため、チャネル部を保護するため
に保護絶縁膜を積層している。この保護絶縁膜の膜厚を
減少させると、絵素電極上の保護絶縁膜および導電性金
属膜をエッチングするときのエッチング時間、保護絶縁
膜の積層時間が短縮される等のコスト低減が望める。し
かしながら、保護絶縁膜の膜厚を薄くするとチャネル部
が周りの電界の影響を受け易くなり、トランジスタ特性
が劣化する。
【０００９】また、シリコン窒化膜等からなる保護絶縁
膜とＩＴＯからなる絵素電極との接触による還元反応を
防止するため、図５(a),(b)に示すように、ＩＴＯ膜２
８上に金属膜であるモリブデン２９を積層し、そのモリ
ブデン２９上にシリコン窒化膜からなる無機保護膜３２
を成膜することによって、無機保護膜３２を形成するシ
リコン窒化膜とＩＴＯ膜２８の直接の接触によるＩＴＯ
膜の還元反応を防止するものがある(特開昭６２―２８
３３１９号公報参照)。しかしながら、ソース電極およ
びドレイン電極と、上記金属膜,絵素電極が各々異なる
マスクを用いてパターニングされるためにマスク枚数が
多くなるという問題がある。また、ソース電極およびド
レイン電極と上記金属膜,絵素電極をそれぞれ異なる導
電性膜で形成することからスパッタ等の成膜工程を多く
必要とすると共に、ドレインと絵素電極との間の接続抵
抗も増加する。
膜とＩＴＯからなる絵素電極との接触による還元反応を
防止するため、図５(a),(b)に示すように、ＩＴＯ膜２
８上に金属膜であるモリブデン２９を積層し、そのモリ
ブデン２９上にシリコン窒化膜からなる無機保護膜３２
を成膜することによって、無機保護膜３２を形成するシ
リコン窒化膜とＩＴＯ膜２８の直接の接触によるＩＴＯ
膜の還元反応を防止するものがある(特開昭６２―２８
３３１９号公報参照)。しかしながら、ソース電極およ
びドレイン電極と、上記金属膜,絵素電極が各々異なる
マスクを用いてパターニングされるためにマスク枚数が
多くなるという問題がある。また、ソース電極およびド
レイン電極と上記金属膜,絵素電極をそれぞれ異なる導
電性膜で形成することからスパッタ等の成膜工程を多く
必要とすると共に、ドレインと絵素電極との間の接続抵
抗も増加する。
【００１０】そこで、この発明の目的は、製造プロセス
の短縮化ができると共に、保護絶縁膜の薄膜化ができ、
コスト低減と信頼性向上が図れるアクティブマトリクス
基板の製造方法を提供することにある。
の短縮化ができると共に、保護絶縁膜の薄膜化ができ、
コスト低減と信頼性向上が図れるアクティブマトリクス
基板の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明のアクティブマトリクス基板の製造方法
は、透明絶縁基板上にゲート電極およびそのゲート電極
に接続された走査配線を形成する工程と、上記ゲート電
極,走査配線が形成された基板全面にゲート絶縁膜を形
成する工程と、上記ゲート絶縁膜上に連続して堆積させ
た活性層となる真性半導体膜と導電性半導体膜とを同一
のマスクを用いて選択エッチングすることにより上記ゲ
ート電極の上側に島状の半導体領域を形成する工程と、
上記島状の半導体領域が形成された基板全面に連続して
堆積させた透明導電膜と導電性膜とを同一のマスクを用
いて選択エッチングすることにより信号配線,ソース電
極,ドレイン電極および絵素電極を形成する工程と、上
記ソース電極,ドレイン電極をマスクとして上記島状の
半導体領域の一部をエッチングにより除去して、上記島
状の半導体領域に真性半導体からなるチャネル部を形成
する工程と、上記島状の半導体領域に上記チャネル部を
形成した後、基板全面に保護絶縁膜を堆積する工程と、
上記絵素電極を覆う上記導電性膜の領域および上記保護
絶縁膜の領域を同一のマスクを用いて選択エッチングに
より除去することによって、上記絵素電極と略同一形状
にパターニングされた絵素電極開口部を形成する工程と
を有することを特徴としている。
め、この発明のアクティブマトリクス基板の製造方法
は、透明絶縁基板上にゲート電極およびそのゲート電極
に接続された走査配線を形成する工程と、上記ゲート電
極,走査配線が形成された基板全面にゲート絶縁膜を形
成する工程と、上記ゲート絶縁膜上に連続して堆積させ
た活性層となる真性半導体膜と導電性半導体膜とを同一
のマスクを用いて選択エッチングすることにより上記ゲ
ート電極の上側に島状の半導体領域を形成する工程と、
上記島状の半導体領域が形成された基板全面に連続して
堆積させた透明導電膜と導電性膜とを同一のマスクを用
いて選択エッチングすることにより信号配線,ソース電
極,ドレイン電極および絵素電極を形成する工程と、上
記ソース電極,ドレイン電極をマスクとして上記島状の
半導体領域の一部をエッチングにより除去して、上記島
状の半導体領域に真性半導体からなるチャネル部を形成
する工程と、上記島状の半導体領域に上記チャネル部を
形成した後、基板全面に保護絶縁膜を堆積する工程と、
上記絵素電極を覆う上記導電性膜の領域および上記保護
絶縁膜の領域を同一のマスクを用いて選択エッチングに
より除去することによって、上記絵素電極と略同一形状
にパターニングされた絵素電極開口部を形成する工程と
を有することを特徴としている。
【００１２】上記構成のアクティブマトリクス基板の製
造方法によれば、透明絶縁基板上にゲート電極およびそ
のゲート電極に接続された走査配線を形成する工程にお
いて、マスク(１つ目)が用いられると共に、上記ゲート
電極,走査配線が形成された基板全面に形成されたゲー
ト絶縁膜上に連続して堆積させた活性層となる真性半導
体膜と導電性半導体膜とを同一のマスク(２つ目)を用い
て選択エッチングすることにより島状の半導体領域を形
成する。その後、ゲート絶縁膜を所定のマスク(３つ目)
を用いてパターニングする。次に、上記島状の半導体領
域が形成された基板全面に連続して堆積させた透明導電
膜と導電性膜とを同一のマスク(４つ目)を用いて選択エ
ッチングすることにより、信号配線,ソース電極,ドレイ
ン電極および絵素電極を形成する。上記ソース電極,ド
レイン電極をマスクとして上記島状の半導体領域の一部
をエッチングにより除去して真性半導体からなるチャネ
ル部を形成する。そして、上記島状の半導体領域にチャ
ネル部を形成した後、基板全面に保護絶縁膜を堆積した
後、上記絵素電極を覆う上記導電性膜の領域と上記保護
絶縁膜の領域を同一のマスク(５つ目)を用いて選択エッ
チングにより除去することにより、絵素電極と略同一形
状にパターニングされた絵素電極開口部を形成する。こ
のように、信号配線,ソース電極,ドレイン電極および絵
素電極を形成する導電性金属膜と透明導電膜を同一マス
クによって同一形状にパターニングし、さらに絵素電極
上の保護絶縁膜と導電性膜を同一マスクによって同一形
状にパターニングすることにより、フォトリソグラフィ
の工程(５枚マスク)を少なくでき、製造プロセスの短縮
化ができる。また、透明導電膜からなる画素電極と保護
絶縁膜との接触による画素電極の抵抗値の増大すること
なく、信頼性を向上できる。
造方法によれば、透明絶縁基板上にゲート電極およびそ
のゲート電極に接続された走査配線を形成する工程にお
いて、マスク(１つ目)が用いられると共に、上記ゲート
電極,走査配線が形成された基板全面に形成されたゲー
ト絶縁膜上に連続して堆積させた活性層となる真性半導
体膜と導電性半導体膜とを同一のマスク(２つ目)を用い
て選択エッチングすることにより島状の半導体領域を形
成する。その後、ゲート絶縁膜を所定のマスク(３つ目)
を用いてパターニングする。次に、上記島状の半導体領
域が形成された基板全面に連続して堆積させた透明導電
膜と導電性膜とを同一のマスク(４つ目)を用いて選択エ
ッチングすることにより、信号配線,ソース電極,ドレイ
ン電極および絵素電極を形成する。上記ソース電極,ド
レイン電極をマスクとして上記島状の半導体領域の一部
をエッチングにより除去して真性半導体からなるチャネ
ル部を形成する。そして、上記島状の半導体領域にチャ
ネル部を形成した後、基板全面に保護絶縁膜を堆積した
後、上記絵素電極を覆う上記導電性膜の領域と上記保護
絶縁膜の領域を同一のマスク(５つ目)を用いて選択エッ
チングにより除去することにより、絵素電極と略同一形
状にパターニングされた絵素電極開口部を形成する。こ
のように、信号配線,ソース電極,ドレイン電極および絵
素電極を形成する導電性金属膜と透明導電膜を同一マス
クによって同一形状にパターニングし、さらに絵素電極
上の保護絶縁膜と導電性膜を同一マスクによって同一形
状にパターニングすることにより、フォトリソグラフィ
の工程(５枚マスク)を少なくでき、製造プロセスの短縮
化ができる。また、透明導電膜からなる画素電極と保護
絶縁膜との接触による画素電極の抵抗値の増大すること
なく、信頼性を向上できる。
【００１３】また、一実施形態のアクティブマトリクス
基板の製造方法は、上記島状の半導体領域に形成された
上記チャネル部に水素プラズマ処理を施して欠陥導入領
域を形成する工程を有することを特徴としている。
基板の製造方法は、上記島状の半導体領域に形成された
上記チャネル部に水素プラズマ処理を施して欠陥導入領
域を形成する工程を有することを特徴としている。
【００１４】上記実施形態のアクティブマトリクス基板
の製造方法によれば、上記島状の半導体領域に形成され
たチャネル部に水素プラズマ処理を施して欠陥導入領域
を形成することによって、上記チャネル部の欠陥導入領
域の欠陥に電荷が固定され、その固定電荷により外部か
らの電界が妨げられる。これによって、上記チャネル部
に欠陥導入領域を設けていない従来のものよりも、上記
島状の半導体領域にチャネル部が形成された後に基板全
体に堆積させる保護絶縁膜を薄膜化でき、それによって
保護絶縁膜の積層時間およびエッチング処理時間を短縮
化でき、製造プロセスをさらに短縮化できる。また、水
素プラズマ処理時は、透明導電膜からなる絵素電極上を
導電膜が覆っているので、水素プラズマの還元反応によ
り絵素電極の透明導電膜の透過率が低下したりすること
なく、信頼性を向上できる。
の製造方法によれば、上記島状の半導体領域に形成され
たチャネル部に水素プラズマ処理を施して欠陥導入領域
を形成することによって、上記チャネル部の欠陥導入領
域の欠陥に電荷が固定され、その固定電荷により外部か
らの電界が妨げられる。これによって、上記チャネル部
に欠陥導入領域を設けていない従来のものよりも、上記
島状の半導体領域にチャネル部が形成された後に基板全
体に堆積させる保護絶縁膜を薄膜化でき、それによって
保護絶縁膜の積層時間およびエッチング処理時間を短縮
化でき、製造プロセスをさらに短縮化できる。また、水
素プラズマ処理時は、透明導電膜からなる絵素電極上を
導電膜が覆っているので、水素プラズマの還元反応によ
り絵素電極の透明導電膜の透過率が低下したりすること
なく、信頼性を向上できる。
【００１５】また、この発明のアクティブマトリクス基
板は、透明絶縁基板上に形成されたゲート電極およびそ
のゲート電極に接続された走査配線と、上記ゲート電
極,走査配線が形成された基板全面に形成されたゲート
絶縁膜と、上記ゲート絶縁膜上に連続して堆積させた活
性層となる真性半導体膜と導電性半導体膜とをパターニ
ングすることにより上記ゲート電極の上側に形成された
島状の半導体領域と、上記島状の半導体が形成された基
板全面に連続して堆積させた透明導電膜と導電性膜とを
パターニングすることにより形成された信号配線,ソー
ス電極,ドレイン電極および絵素電極と、上記ソース電
極,ドレイン電極をマスクとして上記島状の半導体領域
の一部を除去して、上記島状の半導体領域に形成された
真性半導体からなるチャネル部と、上記島状の半導体領
域に上記チャネル部が形成された基板全面に形成された
保護絶縁膜と、上記絵素電極を覆う上記導電性膜の領域
および上記保護絶縁膜の領域を除去して形成された絵素
電極開口部とを備えたことを特徴としている。
板は、透明絶縁基板上に形成されたゲート電極およびそ
のゲート電極に接続された走査配線と、上記ゲート電
極,走査配線が形成された基板全面に形成されたゲート
絶縁膜と、上記ゲート絶縁膜上に連続して堆積させた活
性層となる真性半導体膜と導電性半導体膜とをパターニ
ングすることにより上記ゲート電極の上側に形成された
島状の半導体領域と、上記島状の半導体が形成された基
板全面に連続して堆積させた透明導電膜と導電性膜とを
パターニングすることにより形成された信号配線,ソー
ス電極,ドレイン電極および絵素電極と、上記ソース電
極,ドレイン電極をマスクとして上記島状の半導体領域
の一部を除去して、上記島状の半導体領域に形成された
真性半導体からなるチャネル部と、上記島状の半導体領
域に上記チャネル部が形成された基板全面に形成された
保護絶縁膜と、上記絵素電極を覆う上記導電性膜の領域
および上記保護絶縁膜の領域を除去して形成された絵素
電極開口部とを備えたことを特徴としている。
【００１６】上記構成のアクティブマトリクス基板によ
れば、信号配線,ソース電極,ドレイン電極および絵素電
極を形成する導電性金属膜と透明導電膜を同一マスクに
よって同一形状にパターニングし、さらに絵素電極上の
保護絶縁膜と導電性金属膜を同一マスクによって同一形
状にパターニングすることにより、フォトリソグラフィ
の工程を少なくでき、製造プロセスの短縮化ができ、コ
ストを低減できる。また、透明導電膜からなる画素電極
と保護絶縁膜との接触による画素電極の抵抗値の増大す
ることなく、信頼性を向上できる。
れば、信号配線,ソース電極,ドレイン電極および絵素電
極を形成する導電性金属膜と透明導電膜を同一マスクに
よって同一形状にパターニングし、さらに絵素電極上の
保護絶縁膜と導電性金属膜を同一マスクによって同一形
状にパターニングすることにより、フォトリソグラフィ
の工程を少なくでき、製造プロセスの短縮化ができ、コ
ストを低減できる。また、透明導電膜からなる画素電極
と保護絶縁膜との接触による画素電極の抵抗値の増大す
ることなく、信頼性を向上できる。
【００１７】また、一実施形態のアクティブマトリクス
基板は、上記島状の半導体領域の上記チャネル部に水素
プラズマ処理を施して形成された欠陥導入領域を備えた
ことを特徴としている。
基板は、上記島状の半導体領域の上記チャネル部に水素
プラズマ処理を施して形成された欠陥導入領域を備えた
ことを特徴としている。
【００１８】上記実施形態のアクティブマトリクス基板
によれば、上記島状の半導体領域に形成されたチャネル
部に水素プラズマ処理を施して形成された欠陥導入領域
の欠陥に電荷が固定され、その固定電荷により外部から
の電界が妨げられる。これによって、上記チャネル部に
欠陥導入領域を設けていない従来のものよりも、上記チ
ャネル部を保護する保護絶縁膜を薄膜化でき、それによ
って保護絶縁膜の積層時間およびエッチング処理時間を
短縮化でき、製造プロセスをさらに短縮化できる。ま
た、水素プラズマ処理時は、透明導電膜からなる絵素電
極上を導電膜が覆っているので、水素プラズマの還元反
応により絵素電極の透明導電膜の透過率が低下したりす
ることなく、信頼性を向上できる。
によれば、上記島状の半導体領域に形成されたチャネル
部に水素プラズマ処理を施して形成された欠陥導入領域
の欠陥に電荷が固定され、その固定電荷により外部から
の電界が妨げられる。これによって、上記チャネル部に
欠陥導入領域を設けていない従来のものよりも、上記チ
ャネル部を保護する保護絶縁膜を薄膜化でき、それによ
って保護絶縁膜の積層時間およびエッチング処理時間を
短縮化でき、製造プロセスをさらに短縮化できる。ま
た、水素プラズマ処理時は、透明導電膜からなる絵素電
極上を導電膜が覆っているので、水素プラズマの還元反
応により絵素電極の透明導電膜の透過率が低下したりす
ることなく、信頼性を向上できる。
【００１９】また、この発明の薄膜電界効果トランジス
タの製造方法は、絶縁基板上にゲート電極を形成する工
程と、上記ゲート電極が形成された基板全面にゲート絶
縁膜を形成する工程と、上記ゲート絶縁膜が形成された
基板全面に、活性層となる真性半導体膜と導電性半導体
膜とを連続して堆積する工程と、上記真性半導体膜と上
記導電性半導体膜とを選択エッチングすることにより上
記ゲート電極の上側に島状の半導体領域を形成する工程
と、上記島状の半導体領域が形成された基板全面に透明
導電膜と導電性膜とを連続して堆積する工程と、上記透
明導電膜と上記導電性膜とを選択エッチングすることに
より上記島状の半導体領域の上側にソース電極,ドレイ
ン電極を形成する工程と、上記ソース電極,ドレイン電
極をマスクとして上記島状の半導体領域の一部をエッチ
ングにより除去して、上記島状の半導体領域に真性半導
体からなるチャネル部を形成する工程と、上記島状の半
導体領域に形成された上記チャネル部に水素プラズマ処
理を施して欠陥導入領域を形成する工程とを有すること
を特徴としている。
タの製造方法は、絶縁基板上にゲート電極を形成する工
程と、上記ゲート電極が形成された基板全面にゲート絶
縁膜を形成する工程と、上記ゲート絶縁膜が形成された
基板全面に、活性層となる真性半導体膜と導電性半導体
膜とを連続して堆積する工程と、上記真性半導体膜と上
記導電性半導体膜とを選択エッチングすることにより上
記ゲート電極の上側に島状の半導体領域を形成する工程
と、上記島状の半導体領域が形成された基板全面に透明
導電膜と導電性膜とを連続して堆積する工程と、上記透
明導電膜と上記導電性膜とを選択エッチングすることに
より上記島状の半導体領域の上側にソース電極,ドレイ
ン電極を形成する工程と、上記ソース電極,ドレイン電
極をマスクとして上記島状の半導体領域の一部をエッチ
ングにより除去して、上記島状の半導体領域に真性半導
体からなるチャネル部を形成する工程と、上記島状の半
導体領域に形成された上記チャネル部に水素プラズマ処
理を施して欠陥導入領域を形成する工程とを有すること
を特徴としている。
【００２０】上記構成の薄膜電界効果トランジスタの製
造方法によれば、上記島状の半導体領域に形成されたチ
ャネル部に水素プラズマ処理を施して、チャネル部に欠
陥導入領域を形成することによって、上記チャネル部の
欠陥導入領域の欠陥に電荷が固定され、その固定電荷に
より外部からの電界が妨げられる。これによって、チャ
ネル部に欠陥導入領域を設けていない従来のものより
も、上記チャネル部を保護する保護絶縁膜を薄膜化でき
る。したがって、保護絶縁膜の積層時間およびエッチン
グ処理時間を短縮化でき、製造プロセスを短縮化できる
と共に、コスト低減を図ることができる。また、透明導
電膜からなる画素電極と保護絶縁膜との接触による画素
電極の抵抗値の増大したり、水素プラズマの還元反応に
より絵素電極の透明導電膜の透過率が低下したりするこ
となく、信頼性の向上を図ることができる。
造方法によれば、上記島状の半導体領域に形成されたチ
ャネル部に水素プラズマ処理を施して、チャネル部に欠
陥導入領域を形成することによって、上記チャネル部の
欠陥導入領域の欠陥に電荷が固定され、その固定電荷に
より外部からの電界が妨げられる。これによって、チャ
ネル部に欠陥導入領域を設けていない従来のものより
も、上記チャネル部を保護する保護絶縁膜を薄膜化でき
る。したがって、保護絶縁膜の積層時間およびエッチン
グ処理時間を短縮化でき、製造プロセスを短縮化できる
と共に、コスト低減を図ることができる。また、透明導
電膜からなる画素電極と保護絶縁膜との接触による画素
電極の抵抗値の増大したり、水素プラズマの還元反応に
より絵素電極の透明導電膜の透過率が低下したりするこ
となく、信頼性の向上を図ることができる。
【００２１】
【発明の実施の形態】以下、この発明のアクティブマト
リクス基板の製造方法およびアクティブマトリクス基板
および薄膜電界効果トランジスタの製造方法を図示の実
施の形態により詳細に説明する。
リクス基板の製造方法およびアクティブマトリクス基板
および薄膜電界効果トランジスタの製造方法を図示の実
施の形態により詳細に説明する。
【００２２】図１はこの発明の実施の一形態のアクティ
ブマトリクス基板の製造方法を用いて製造されたアクテ
ィブマトリクス基板の要部の断面図であり、１００は絶
縁性基板、１０１はゲート電極、１０２はゲート絶縁
膜、１０３は真性導体膜、１０４は導電性導体膜、１０
５は絵素電極、１０６はドレイン電極、１０７はソース
電極である。
ブマトリクス基板の製造方法を用いて製造されたアクテ
ィブマトリクス基板の要部の断面図であり、１００は絶
縁性基板、１０１はゲート電極、１０２はゲート絶縁
膜、１０３は真性導体膜、１０４は導電性導体膜、１０
５は絵素電極、１０６はドレイン電極、１０７はソース
電極である。
【００２３】また、図２(a)〜(c)はこの発明のアクティ
ブマトリクス基板の製造方法を説明するためのアクティ
ブマトリクス基板の要部の断面図であり、以下、図２
(a)〜(c)にしたがって説明する。
ブマトリクス基板の製造方法を説明するためのアクティ
ブマトリクス基板の要部の断面図であり、以下、図２
(a)〜(c)にしたがって説明する。
【００２４】まず、図２(a)に示すように、厚さ１.１ｍ
ｍの無アルカリガラス板等の絶縁性基板１００上にスパ
ッタ等によりＴa,ＡlまたはＡl合金膜等を蒸着し、フォ
トリソ工程,エッチング工程を経て走査配線１２０(図３
に示す)およびそれに繋がるゲート電極１０１を形成す
る。
ｍの無アルカリガラス板等の絶縁性基板１００上にスパ
ッタ等によりＴa,ＡlまたはＡl合金膜等を蒸着し、フォ
トリソ工程,エッチング工程を経て走査配線１２０(図３
に示す)およびそれに繋がるゲート電極１０１を形成す
る。
【００２５】次に、ゲート電極１０１上にＳiＮxからな
るゲート絶縁膜１０２を形成する。
るゲート絶縁膜１０２を形成する。
【００２６】続いて、ノンドープのａ−Ｓi膜等からな
る真性導体膜１０３とリンをドープしたｎ＋型ａ−Ｓi
膜等からなるな導電性半導体膜１０４とを連続して積層
し、フォトリソ工程,エッチング工程を経てゲート電極
１０１の上側に島状にパターニングし、半導体層(島状
の半導体領域１３０)を形成する。
る真性導体膜１０３とリンをドープしたｎ＋型ａ−Ｓi
膜等からなるな導電性半導体膜１０４とを連続して積層
し、フォトリソ工程,エッチング工程を経てゲート電極
１０１の上側に島状にパターニングし、半導体層(島状
の半導体領域１３０)を形成する。
【００２７】次に、基板全面にスパッタによりＩＴＯ等
からなる透明導電膜を形成し、さらにその上に導電性金
属膜であるＴa膜を同様にスパッタ法によって積層した
後、信号配線１０８,ドレイン電極１０６,ソース電極１
０７および絵素電極１０５のパターンを形成するため、
フォトリソグラフィによりレジストパターンを形成す
る。そして、まずＴa膜をドライエッチングして、信号
配線１０８,ドレイン電極１０６およびソース電極１０
７を形成した後、続いて同一のレジストパターンを使っ
てＩＴＯ膜をウェットエッチングして透明導電膜のパタ
ーニングを連続して行い、絵素電極１０５を形成する。
このとき、透明導電膜上に積層される導電性金属膜(信
号配線１０８,ドレイン電極１０６およびソース電極１
０７)はＴaに限定されるものではなく、Ｍo,Ｔi等の単
層膜またはＡl／Ｔi,Ｔa／ＴaＮ等の積層膜であっても
よい。
からなる透明導電膜を形成し、さらにその上に導電性金
属膜であるＴa膜を同様にスパッタ法によって積層した
後、信号配線１０８,ドレイン電極１０６,ソース電極１
０７および絵素電極１０５のパターンを形成するため、
フォトリソグラフィによりレジストパターンを形成す
る。そして、まずＴa膜をドライエッチングして、信号
配線１０８,ドレイン電極１０６およびソース電極１０
７を形成した後、続いて同一のレジストパターンを使っ
てＩＴＯ膜をウェットエッチングして透明導電膜のパタ
ーニングを連続して行い、絵素電極１０５を形成する。
このとき、透明導電膜上に積層される導電性金属膜(信
号配線１０８,ドレイン電極１０６およびソース電極１
０７)はＴaに限定されるものではなく、Ｍo,Ｔi等の単
層膜またはＡl／Ｔi,Ｔa／ＴaＮ等の積層膜であっても
よい。
【００２８】次に、Ｔaからなるドレイン電極１０６,ソ
ース電極１０７をマスクとして、島状の半導体領域１３
０のｎ＋型ａ−Ｓi膜およびａ−Ｓi膜の上部をエッチン
グ除去し、チャネル部１０９を形成する。
ース電極１０７をマスクとして、島状の半導体領域１３
０のｎ＋型ａ−Ｓi膜およびａ−Ｓi膜の上部をエッチン
グ除去し、チャネル部１０９を形成する。
【００２９】さらに、Ｈ2ガス流量２０００ｓｃｃｍ、
圧力１２００ｍＴ、出力６００Ｗ、電極距離１２００ｍ
ｉｌ、処理時間３０ｓｅｃでチャネル部１０９のａ−Ｓ
i膜表面に水素プラズマを照射し、欠陥導入領域として
の水素プラズマ照射領域１１２を形成する(図２(b)参
照)。
圧力１２００ｍＴ、出力６００Ｗ、電極距離１２００ｍ
ｉｌ、処理時間３０ｓｅｃでチャネル部１０９のａ−Ｓ
i膜表面に水素プラズマを照射し、欠陥導入領域として
の水素プラズマ照射領域１１２を形成する(図２(b)参
照)。
【００３０】続いて、基板全面に保護絶縁膜１１０とし
てＳiＮxを積層し、フォトリソ工程によって絵素電極開
口部１１１を形成するためのレジストパターンを形成
し、ＳiＮxからなる保護絶縁膜１１０と、絵素電極１０
５を被覆するＴa等の導電性金属膜からなる絵素上部金
属膜１０６a(絵素電極１０５の周縁部上の領域１０６b
を除く)とを同時にドライエッチングし、絵素電極１０
５上に絵素電極開口部１１１を形成する(図２(c)、図３
参照)。
てＳiＮxを積層し、フォトリソ工程によって絵素電極開
口部１１１を形成するためのレジストパターンを形成
し、ＳiＮxからなる保護絶縁膜１１０と、絵素電極１０
５を被覆するＴa等の導電性金属膜からなる絵素上部金
属膜１０６a(絵素電極１０５の周縁部上の領域１０６b
を除く)とを同時にドライエッチングし、絵素電極１０
５上に絵素電極開口部１１１を形成する(図２(c)、図３
参照)。
【００３１】このように、絵素電極１０５を形成する透
明導電膜と、信号配線１０８,ソース電極１０７,ドレイ
ン電極１０６を形成する導電性金属膜とを同一マスクで
パターニングすることによって、透明導電膜からなる絵
素電極１０５上が導電性金属膜からなる絵素上部金属膜
１０６aによって覆われるため、水素プラズマ処理を施
しても透明導電膜(絵素電極１０５)の還元は起こらず、
チャネル部１０９の水素プラズマ照射領域１１２のみに
水素プラズマ処理が施され、チャネル部１０９表面に欠
陥を導入する処理を行うことができる。このため、チャ
ネル部でリーク電流が流れるという特性の劣化を防止し
つつ、保護絶縁膜１１０を薄く積層することができる。
明導電膜と、信号配線１０８,ソース電極１０７,ドレイ
ン電極１０６を形成する導電性金属膜とを同一マスクで
パターニングすることによって、透明導電膜からなる絵
素電極１０５上が導電性金属膜からなる絵素上部金属膜
１０６aによって覆われるため、水素プラズマ処理を施
しても透明導電膜(絵素電極１０５)の還元は起こらず、
チャネル部１０９の水素プラズマ照射領域１１２のみに
水素プラズマ処理が施され、チャネル部１０９表面に欠
陥を導入する処理を行うことができる。このため、チャ
ネル部でリーク電流が流れるという特性の劣化を防止し
つつ、保護絶縁膜１１０を薄く積層することができる。
【００３２】また、保護絶縁膜１１０を薄く積層するこ
とによって、絵素上部金属膜１０６aと、保護絶縁膜１
１０に絵素電極開口部１１１を形成するとき、同一のマ
スクで連続してエッチングが行え、エッチング時間の短
縮を図ることができる。
とによって、絵素上部金属膜１０６aと、保護絶縁膜１
１０に絵素電極開口部１１１を形成するとき、同一のマ
スクで連続してエッチングが行え、エッチング時間の短
縮を図ることができる。
【００３３】また、同時に絵素電極１０５,信号配線１
０８,ソース電極１０７,ドレイン電極１０６を形成する
導電性金属膜と透明導電膜とを同一マスクでパターニン
グするため、マスク枚数を減少でき、フォトリソ工程の
削減による製造プロセスの短縮化も実現できる。
０８,ソース電極１０７,ドレイン電極１０６を形成する
導電性金属膜と透明導電膜とを同一マスクでパターニン
グするため、マスク枚数を減少でき、フォトリソ工程の
削減による製造プロセスの短縮化も実現できる。
【００３４】上記実施の形態では、薄膜電界効果トラン
ジスタを用いたアクティブマトリクス基板について説明
したが、薄膜電界効果トランジスタを用いる全ての装置
にこの発明の薄膜電界効果トランジスタの製造方法を適
用してもよい。
ジスタを用いたアクティブマトリクス基板について説明
したが、薄膜電界効果トランジスタを用いる全ての装置
にこの発明の薄膜電界効果トランジスタの製造方法を適
用してもよい。
【００３５】
【発明の効果】以上より明らかなように、この発明のア
クティブマトリクス基板の製造方法およびアクティブマ
トリクス基板によれば、絵素電極,信号配線,ソース電極
およびドレイン電極を形成する導電性金属膜と透明導電
膜とを同一マスクによって同一形状にパターニングし、
さらに絵素電極上の保護絶縁膜と導電性金属膜を同一マ
スクによって同一形状にパターニングすることにより、
フォトリソグラフィの工程を少なくでき、製造プロセス
の短縮化を可能とする。
クティブマトリクス基板の製造方法およびアクティブマ
トリクス基板によれば、絵素電極,信号配線,ソース電極
およびドレイン電極を形成する導電性金属膜と透明導電
膜とを同一マスクによって同一形状にパターニングし、
さらに絵素電極上の保護絶縁膜と導電性金属膜を同一マ
スクによって同一形状にパターニングすることにより、
フォトリソグラフィの工程を少なくでき、製造プロセス
の短縮化を可能とする。
【００３６】また、上記アクティブマトリクス基板の製
造方法およびアクティブマトリクス基板によれば、島状
の半導体領域のチャネル部を水素プラズマ処理すること
によって、保護絶縁膜の薄膜化が可能となり、保護絶縁
膜の積層時間およびエッチング処理時間を短縮できると
共に、トランジスタ特性が劣化したり、水素プラズマの
還元反応により絵素電極の透明導電膜の透過率が低下し
たりすることなく、エッチング処理能力の向上による製
造コストの低減と信頼性の向上を可能とするものであ
る。
造方法およびアクティブマトリクス基板によれば、島状
の半導体領域のチャネル部を水素プラズマ処理すること
によって、保護絶縁膜の薄膜化が可能となり、保護絶縁
膜の積層時間およびエッチング処理時間を短縮できると
共に、トランジスタ特性が劣化したり、水素プラズマの
還元反応により絵素電極の透明導電膜の透過率が低下し
たりすることなく、エッチング処理能力の向上による製
造コストの低減と信頼性の向上を可能とするものであ
る。
【００３７】この発明の薄膜電界効果トランジスタの製
造方法によれば、島状の半導体領域に形成されたチャネ
ル部に水素プラズマ処理を施して、チャネル部に欠陥導
入領域を形成することによって、チャネル部の欠陥導入
領域の固定電荷により外部からの電界を妨げることによ
って、チャネル部に欠陥導入領域を設けていない従来の
ものよりも、チャネル部を保護する保護絶縁膜を薄膜化
でき、保護絶縁膜の積層時間およびエッチング処理時間
を短縮化して、製造プロセスを短縮化でき、コストを低
減できる。
造方法によれば、島状の半導体領域に形成されたチャネ
ル部に水素プラズマ処理を施して、チャネル部に欠陥導
入領域を形成することによって、チャネル部の欠陥導入
領域の固定電荷により外部からの電界を妨げることによ
って、チャネル部に欠陥導入領域を設けていない従来の
ものよりも、チャネル部を保護する保護絶縁膜を薄膜化
でき、保護絶縁膜の積層時間およびエッチング処理時間
を短縮化して、製造プロセスを短縮化でき、コストを低
減できる。
【図１】 図１はこの発明の実施の一形態のアクティブ
マトリクス基板の製造方法を用いて製造されたアクティ
ブマトリックス基板の要部の断面図である。
マトリクス基板の製造方法を用いて製造されたアクティ
ブマトリックス基板の要部の断面図である。
【図２】 図２(a)〜(c)は上記アクティブマトリックス
基板の製造方法を説明するためのアクティブマトリック
ス基板の要部の断面図である。
基板の製造方法を説明するためのアクティブマトリック
ス基板の要部の断面図である。
【図３】 図３は上記アクティブマトリックス基板の平
面図である。
面図である。
【図４】 図４は従来のアクティブマトリックス基板の
要部の断面図である。
要部の断面図である。
【図５】 図５は従来のもう１つのアクティブマトリッ
クス基板の要部の断面図である。
クス基板の要部の断面図である。
１００…絶縁性基板、 １０１…ゲート電極、 １０２…ゲート絶縁膜、 １０３…真性半導体膜、 １０４…導電性半導体膜、 １０５…絵素電極、 １０６…ドレイン電極、 １０６a…絵素上部金属膜、 １０７…ソース電極、 １０８…信号配線、 １０９…チャネル部、 １１０…保護絶縁膜、 １１１…絵素電極開口部、 １１２…水素プラズマ照射領域、 １２０…走査配線、 １３０…島状の半導体領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｅ Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA12 KA16 KA18 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA25 NA27 NA29 5C094 AA31 AA43 AA44 BA03 BA43 CA19 CA24 DA14 DA15 EA04 EA07 EB02 FB12 FB14 FB15 5F004 DB01 DB08 DB30 DB31 EA10 EB02 FA08 5F110 AA06 AA16 BB01 CC07 DD02 EE03 EE04 EE06 EE44 FF03 GG02 GG15 GG35 HK01 HK03 HK04 HK07 HK09 HK16 HK21 HK22 HK25 HK33 HK39 NN02 NN24 NN72 QQ25
Claims (5)
- 【請求項１】 透明絶縁基板上にゲート電極およびその
ゲート電極に接続された走査配線を形成する工程と、 上記ゲート電極,走査配線が形成された基板全面にゲー
ト絶縁膜を形成する工程と、 上記ゲート絶縁膜上に連続して堆積させた活性層となる
真性半導体膜と導電性半導体膜とを同一のマスクを用い
て選択エッチングすることにより上記ゲート電極の上側
に島状の半導体領域を形成する工程と、 上記島状の半導体領域が形成された基板全面に連続して
堆積させた透明導電膜と導電性膜とを同一のマスクを用
いて選択エッチングすることにより信号配線,ソース電
極,ドレイン電極および絵素電極を形成する工程と、 上記ソース電極,ドレイン電極をマスクとして上記島状
の半導体領域の一部をエッチングにより除去して、上記
島状の半導体領域に真性半導体からなるチャネル部を形
成する工程と、 上記島状の半導体領域に上記チャネル部を形成した後、
基板全面に保護絶縁膜を堆積する工程と、 上記絵素電極を覆う上記導電性膜の領域および上記保護
絶縁膜の領域を同一のマスクを用いて選択エッチングに
より除去することによって、上記絵素電極と略同一形状
にパターニングされた絵素電極開口部を形成する工程と
を有することを特徴とするアクティブマトリクス基板の
製造方法。 - 【請求項２】 請求項１に記載のアクティブマトリクス
基板の製造方法において、 上記島状の半導体領域に形成された上記チャネル部に水
素プラズマ処理を施して欠陥導入領域を形成する工程を
有することを特徴とするアクティブマトリクス基板の製
造方法。 - 【請求項３】 透明絶縁基板上に形成されたゲート電極
およびそのゲート電極に接続された走査配線と、 上記ゲート電極,走査配線が形成された基板全面に形成
されたゲート絶縁膜と、 上記ゲート絶縁膜上に連続して堆積させた活性層となる
真性半導体膜と導電性半導体膜とをパターニングするこ
とにより上記ゲート電極の上側に形成された島状の半導
体領域と、 上記島状の半導体が形成された基板全面に連続して堆積
させた透明導電膜と導電性膜とをパターニングすること
により形成された信号配線,ソース電極,ドレイン電極お
よび絵素電極と、 上記ソース電極,ドレイン電極をマスクとして上記島状
の半導体領域の一部を除去して、上記島状の半導体領域
に形成された真性半導体からなるチャネル部と、 上記島状の半導体領域に上記チャネル部が形成された基
板全面に形成された保護絶縁膜と、 上記絵素電極を覆う上記導電性膜の領域および上記保護
絶縁膜の領域を除去して形成された絵素電極開口部とを
備えたことを特徴とするアクティブマトリクス基板。 - 【請求項４】 請求項３に記載のアクティブマトリクス
基板において、 上記島状の半導体領域の上記チャネル部に水素プラズマ
処理を施して形成された欠陥導入領域を備えたことを特
徴とするアクティブマトリクス基板。 - 【請求項５】 絶縁基板上にゲート電極を形成する工程
と、上記ゲート電極が形成された基板全面にゲート絶縁
膜を形成する工程と、 上記ゲート絶縁膜が形成された基板全面に、活性層とな
る真性半導体膜と導電性半導体膜とを連続して堆積する
工程と、 上記真性半導体膜と上記導電性半導体膜とを選択エッチ
ングすることにより上記ゲート電極の上側に島状の半導
体領域を形成する工程と、 上記島状の半導体領域が形成された基板全面に透明導電
膜と導電性膜とを連続して堆積する工程と、 上記透明導電膜と上記導電性膜とを選択エッチングする
ことにより上記島状の半導体領域の上側にソース電極,
ドレイン電極を形成する工程と、 上記ソース電極,ドレイン電極をマスクとして上記島状
の半導体領域の一部をエッチングにより除去して、上記
島状の半導体領域に真性半導体からなるチャネル部を形
成する工程と、 上記島状の半導体領域に形成された上記チャネル部に水
素プラズマ処理を施して欠陥導入領域を形成する工程と
を有することを特徴とする薄膜電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146313A JP2001326360A (ja) | 2000-05-18 | 2000-05-18 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000146313A JP2001326360A (ja) | 2000-05-18 | 2000-05-18 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326360A true JP2001326360A (ja) | 2001-11-22 |
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|---|---|---|---|
| JP2000146313A Pending JP2001326360A (ja) | 2000-05-18 | 2000-05-18 | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法 |
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|---|---|
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004094206A (ja) * | 2002-06-28 | 2004-03-25 | Lg Phillips Lcd Co Ltd | 液晶表示装置とその製造方法 |
| JP2005051223A (ja) * | 2003-07-11 | 2005-02-24 | Nec Corp | 薄膜トランジスタ、ｔｆｔ基板、液晶表示装置、及び、薄膜トランジスタの製造方法 |
| JP2005181984A (ja) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| US7123314B2 (en) | 2003-07-11 | 2006-10-17 | Nec Corporation | Thin-film transistor with set trap level densities, and method of manufactures |
| JP2007133371A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| CN100343749C (zh) * | 2005-01-27 | 2007-10-17 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的阵列基底及其制造方法 |
| JP2008015525A (ja) * | 2006-06-30 | 2008-01-24 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| JP2008015514A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板とその製造方法 |
| CN100380629C (zh) * | 2006-02-24 | 2008-04-09 | 友达光电股份有限公司 | 像素结构的制作方法 |
| US7728331B2 (en) | 2006-10-02 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
| JP2011203746A (ja) * | 2003-07-14 | 2011-10-13 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び電子機器 |
| US8149346B2 (en) | 2005-10-14 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8604469B2 (en) | 2008-06-05 | 2013-12-10 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| CN117790297A (zh) * | 2024-01-09 | 2024-03-29 | 陕西宇腾电子科技有限公司 | 一种利用h2等离子体制备晶体管电子组件方法 |
-
2000
- 2000-05-18 JP JP2000146313A patent/JP2001326360A/ja active Pending
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004094206A (ja) * | 2002-06-28 | 2004-03-25 | Lg Phillips Lcd Co Ltd | 液晶表示装置とその製造方法 |
| JP2005051223A (ja) * | 2003-07-11 | 2005-02-24 | Nec Corp | 薄膜トランジスタ、ｔｆｔ基板、液晶表示装置、及び、薄膜トランジスタの製造方法 |
| US7123314B2 (en) | 2003-07-11 | 2006-10-17 | Nec Corporation | Thin-film transistor with set trap level densities, and method of manufactures |
| JP2011203746A (ja) * | 2003-07-14 | 2011-10-13 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び電子機器 |
| JP2013047852A (ja) * | 2003-07-14 | 2013-03-07 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2005181984A (ja) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| CN100343749C (zh) * | 2005-01-27 | 2007-10-17 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的阵列基底及其制造方法 |
| JP2014139676A (ja) * | 2005-10-14 | 2014-07-31 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9773818B2 (en) | 2005-10-14 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device having transparent conductive film and metal film |
| US11901370B2 (en) | 2005-10-14 | 2024-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11296124B2 (en) | 2005-10-14 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US10847547B2 (en) | 2005-10-14 | 2020-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device having transparent conductive film and metal film |
| TWI619256B (zh) * | 2005-10-14 | 2018-03-21 | 半導體能源研究所股份有限公司 | 顯示裝置和其製造方法 |
| US8885114B2 (en) | 2005-10-14 | 2014-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8149346B2 (en) | 2005-10-14 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP2012083762A (ja) * | 2005-10-14 | 2012-04-26 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| CN102610605A (zh) * | 2005-10-14 | 2012-07-25 | 株式会社半导体能源研究所 | 显示器件及其制造方法 |
| JP2007133371A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| JP2013235279A (ja) * | 2005-10-14 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8576347B2 (en) | 2005-10-14 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| CN100380629C (zh) * | 2006-02-24 | 2008-04-09 | 友达光电股份有限公司 | 像素结构的制作方法 |
| KR101257811B1 (ko) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| JP2008015525A (ja) * | 2006-06-30 | 2008-01-24 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| KR101235106B1 (ko) | 2006-06-30 | 2013-02-20 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| US8258022B2 (en) | 2006-06-30 | 2012-09-04 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
| JP2011227526A (ja) * | 2006-06-30 | 2011-11-10 | Lg Display Co Ltd | 液晶表示装置用アレイ基板の製造方法 |
| JP2008015514A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板とその製造方法 |
| US7960735B2 (en) | 2006-06-30 | 2011-06-14 | Lg Display Co. Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
| US7993946B2 (en) | 2006-10-02 | 2011-08-09 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
| US7728331B2 (en) | 2006-10-02 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
| US8604469B2 (en) | 2008-06-05 | 2013-12-10 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| CN117790297A (zh) * | 2024-01-09 | 2024-03-29 | 陕西宇腾电子科技有限公司 | 一种利用h2等离子体制备晶体管电子组件方法 |
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