JP4750244B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、低電力、高信頼、高性能且つ高集積なＳＯＩ構造のショートチャネルのＣ−ＭＯＳ型半導体装置（特にＣ−ＭＯＳのインバータ及びフリップフロップを利用したＣ−ＭＯＳのＳＲＡＭ）に関する。
従来、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体装置に関しては、サイドウオールを利用したＬＤＤ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたそれぞれのＳＯＩ基板に形成したもので、接合容量、ゲート空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの境界部に絶縁分離領域を設けなければならず、各素子を微細化している割には高集積化が計られていないこと、またＳＯＩ基板下の導電体（半導体基板）に一方のＭＩＳ電界効果トランジスタのオフ電圧を印加した場合、他方のＭＩＳ電界効果トランジスタのＳＯＩ基板底部が常にオン状態となり、ゲート電極に印加される電圧のいかんにかかわらず、ＳＯＩ基板底部にバックチャネルが形成されることによる微小な電流リークの防止ができなかったことによる高性能及び高信頼性が達成されていないこと等の欠点があった。
そこで、素子の微細化だけでなく、さらなる高集積化可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリークを完全に制御できるＳＯＩ構造のＣ−ＭＯＳの半導体装置を形成できる手段が要望されている。
【０００２】
【従来の技術】
図13は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）、54はｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はｎ型ソースドレイン領域、57はｎ+ 型ソースドレイン領域、58はｐ型ソースドレイン領域、59はｐ+ 型ソースドレイン領域、60はゲート酸化膜（SiO2）、61はゲート電極、62は下地酸化膜、63はサイドウオール、64は不純物ブロック用酸化膜、65はＰＳＧ膜、66はバリアメタル（Ti／TiN ）、67はプラグ（Ｗ）、68はバリアメタル（Ti／TiN ）、69はAlCu配線、70はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）53及びｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）54が形成され、このｐ型のＳＯＩ基板53にはゲート電極61にセルフアライン形成されたｎ型ソースドレイン領域56、サイドウオール63にセルフアライン形成されたｎ+ 型ソースドレイン領域57からなるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板54にはゲート電極61にセルフアライン形成されたｐ型ソースドレイン領域58、サイドウオール63にセルフアライン形成されたｐ+ 型ソースドレイン領域59からなるＰチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。さらにｎ+ 型ソース領域57はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、接地電圧が印加されている。一方ｐ+ 型ソース領域59はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、電源電圧が印加されている。また、図には示されていないが、切断面の手前あるいは奥においてＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタのゲート電極61は接続され、入力電圧が印加されており、隣り合うｎ+ 型ドレイン領域57とｐ+ 型ドレイン領域59はそれぞれバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、出力電圧を取り出しているＣ−ＭＯＳのインバータが構成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータに比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗が低減できないこと等によりショートチャネル化している割には高速化になっていないこと、またＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域とは同電圧が印加されるにもかかわらず、酸化膜を埋め込んだ素子分離領域を形成する必要があるため、素子を微細化する以外に高集積化できなかったこと、さらにＳＯＩ基板下の導電体（ｐ型の第１のシリコン基板）に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態となってしまう。この結果、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ（電流が流れない）であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する際、半導体基板に印加する電圧によって、いずれか一方のＭＩＳ電界効果トランジスタにおいては、ゲート電極にオフ電圧が印加されているにもかかわらず、バックチャネルがオン状態となり、電流リークを発生させるため、誤作動することが避けられなかったこと等より高速、高集積、高信頼を合わせ持つＳＯＩ構造のショートチャネルのＣ−ＭＯＳ半導体装置を形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた一導電型及び反対導電型のSOI基板と、前記一導電型及び反対導電型のSOI基板間に前記一導電型及び反対導電型のSOI基板の側面に一部を接して設けられた第1のメタルソースドレイン領域(導電膜)と、前記第1のメタルソースドレイン領域に接する前記一導電型及び反対導電型のSOI基板のそれぞれの反対側の側面に一部を接して設けられた第2及び第3のメタルソースドレイン領域(導電膜)と、対向する前記第1及び第3のメタルソースドレイン領域の接触部の前記一導電型のSOI基板に設けられた一対の反対導電型の不純物領域(ソースドレイン領域の一部)と、対向する前記第1及び第2のメタルソースドレイン領域の接触部の前記反対導電型のSOI基板に設けられた一対の一導電型の不純物領域(ソースドレイン領域の一部)と、少なくとも前記一導電型及び反対導電型のSOI基板の下面に設けられた第1のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板下に埋設された第1のゲート電極と、少なくとも前記一導電型及び反対導電型のSOI基板の上面に設けられた第2のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板上に埋設された第2のゲート電極と、前記第1、第2及び第3のメタルソースドレイン領域、前記一導電型及び反対導電型のSOI基板、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記第1、第2及び第3のメタルソースドレイン領域、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられている本発明のダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造(厳密に言えば共通メタルドレイン構造)のSOI型のCMOS半導体装置によって解決される。
【０００５】
【作 用】
即ち、本発明の半導体装置においては、ｐ型のシリコン基板上に設けられた酸化膜上に選択的にｐ型及びｎ型のＳＯＩ基板が設けられ、この両ＳＯＩ基板間に一部を両ＳＯＩ基板の側面に接して第１のメタルソースドレイン領域が設けられ、第１のメタルソースドレイン領域に接する両ＳＯＩ基板のそれぞれの反対側の側面に一部を接して第２及び第３のメタルソースドレイン領域が設けられている。また対向する第１及び第３のメタルソースドレイン領域の接触部のｐ型のＳＯＩ基板に一対のｎ+ 型及びｎ型ソースドレイン領域が設けられ、一方対向する第１及び第２のメタルソースドレイン領域の接触部のｎ型のＳＯＩ基板に一対のｐ+ 型及びｐ型ソースドレイン領域が設けられている。また両ＳＯＩ基板の下面及びそれぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の下部側面には第１のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、この第１のゲート酸化膜を介してバリアメタル（TiN ）を有する第１のゲート電極（Ｗ）が平坦に埋め込まれており、一方両ＳＯＩ基板の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、それぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の上部側面には側壁絶縁膜（SiO2）が設けられ、この第２のゲート酸化膜及び側壁絶縁膜を介してバリアメタル（TiN ）を有する第２のゲート電極（Ｗ）が平坦に埋め込まれている。さらに各メタルソースドレイン領域、第１及び第２のゲート電極（同電位に接続される）にはバリアメタル（Ti／TiN ）及びプラグ（Ｗ）を介して、上下にバリアメタル（Ti／TiN ）を有するAlCu配線が接続される構造に形成されているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が構成されている。（本発明のメタルソースドレイン領域とは通常のメタルソースドレイン領域とは異なり、不純物領域を含まない金属膜又は合金膜のみからなる領域である。）また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）によって完全に絶縁分離されている。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたｎ+ 型ドレイン領域及びｐ+ 型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜（金属膜又は合金膜）によって形成が可能である。またｐ型及びｎ型のＳＯＩ基板にはそれぞれのチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜（金属膜又は合金膜）で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa2O5 膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両ＳＯＩ基板の上下に第１及び第２のゲート電極を形成できるため（若干の構造の変形により両サイドにも）、接続された第１及び第２のゲート電極の印加電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオフ状態としリーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオン状態とし可能な限り十分な駆動電流を流すことが可能である。そのうえ第１及び第２のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第１のゲート酸化膜を介して形成した第１のゲート電極に自己整合して各要素（各メタルソースドレイン領域、ｐ型及びｎ型のＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁膜を介した第２のゲート電極、低濃度及び高濃度のｐ型及びｎ型の不純物ソースドレイン領域）を形成することもできる。また素子分離領域の第２の絶縁膜、各メタルソースドレイン領域及び第２のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図1は本発明の半導体装置における第1の実施例の模式平面図、図2は本発明の半導体装置における第1の実施例の模式側断面図(図1のp−p矢視断面図)、図3は本発明の半導体装置における第1の実施例の模式側断面図(図1のq−q矢視断面図)、図4は本発明の半導体装置における第2の実施例の模式平面図、図5は本発明の半導体装置における第2の実施例の模式側断面図(図4のq−q矢視断面図)、図6は本発明の半導体装置における第3の実施例の模式側断面図、図7〜図12は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図1〜図3は本発明の半導体装置における第1の実施例で、図1は模式平面図、図2は模式側断面図(図1のp−p矢視断面図、Nチャネル及びPチャネルのMIS電界効果トランジスタのチャネル長方向)、図3は模式側断面図(図1のq−q矢視断面図、NチャネルのMIS電界効果トランジスタのチャネル幅方向)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOSのインバータを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型の第1のシリコン基板、2は0.5μm程度の貼り合わせ用酸化膜(SiO2)、3は厚さ0.1μm程度のp型の第2のシリコン基板(p型のSOI基板)、4は厚さ0.1μm程度のn型化された第2のシリコン基板(n型のSOI基板)、5は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)、6a、6b、6cは厚さ0.5μm程度の第1、第2及び第3のメタルソースドレイン領域(W)、7は15nm程度の第1のゲート酸化膜(SiO2／Ta2O5)、8は20nm程度のバリアメタル(TiN)、9はゲート長0.2μm程度の第1のゲート電極(W)、10は1017cm−3程度のn型ソースドレイン領域、11は1020cm−3程度のn＋型ソースドレイン領域、12は1017cm−3程度のp型ソースドレイン領域、13は1020cm−3程度のp＋型ソースドレイン領域、14は15nm程度の第2のゲート酸化膜(SiO2／Ta2O5)、15は20nm程度のバリアメタル(TiN)、16はゲート長0.2μm程度の第2のゲート電極(W)、17は15nm程度の側壁絶縁膜(SiO2)、18は0.8μm程度の燐珪酸ガラス(PSG)膜、19は50nm程度のバリアメタル(Ti／TiN)、20はプラグ(W)、21は50nm程度のバリアメタル(Ti／TiN)、22は0.8μm程度のAlCu配線、23は50nm程度のバリアメタル(Ti／TiN)を示している。
同図においては、p型のシリコン基板1上に設けられた酸化膜2上に選択的にp型及びn型のSOI基板(3、4)が設けられ、この両SOI基板(3、4)間に一部を両SOI基板(3、4)の側面に接して第1のメタルソースドレイン領域6aが設けられ、第1のメタルソースドレイン領域6aに接する両SOI基板(3、4)のそれぞれの反対側の側面に一部を接して第2及び第3のメタルソースドレイン領域(6b、6c)が設けられている。また対向する第1及び第3のメタルソースドレイン領域(6a、6c)の接触部のp型のSOI基板3に互いに離間してn＋型ソースドレイン領域11が設けられ、それぞれのn＋型ソースドレイン領域11に接してn型ソースドレイン領域10が設けられ、一方対向する第1及び第2のメタルソースドレイン領域(6a、6b)の接触部のn型のSOI基板4に互いに離間してp＋型ソースドレイン領域13が設けられ、それぞれのp＋型ソースドレイン領域13に接してp型ソースドレイン領域12が設けられている。また両SOI基板(3、4)の下面及びそれぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の下部側面には第1のゲート酸化膜(SiO2／Ta2O5)7が設けられ、この第1のゲート酸化膜7を介してバリアメタル(TiN)8を有する第1のゲート電極(W)9が平坦に埋め込まれており、一方両SOI基板(3、4)の上面には第2のゲート酸化膜(SiO2／Ta2O5)14が設けられ、それぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の上部側面には側壁絶縁膜(SiO2)17が設けられ、この第2のゲート酸化膜14及び側壁絶縁膜17を介してバリアメタル(TiN)15を有する第2のゲート電極(W)16が平坦に埋め込まれている構造に形成されているNチャネル及びPチャネルのLDD構造のMIS電界効果トランジスタが形成されている。さらに各メタルソースドレイン領域(6a、6b、6c)、第1及び第2のゲート電極(9、16) (同電位に接続される)にはバリアメタル(Ti／TiN)l9及びプラグ(W)20を介して、上下にバリアメタル(Ti／TiN) (21、23)を有するAlCu配線22が接続され、第2のメタルソースドレイン領域6bには電源電圧(Vdd)が印加され、第3のメタルソースドレイン領域6cには接地電圧(Vss)が印加され、接続された第1及び第2のゲート電極(9、16)には入力電圧(Vin)が印加されており、第1のメタルソースドレイン領域6aから出力電圧(Vout)を取り出しているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOSインバータが構成されている。また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)5によって完全に絶縁分離されている。なおp型及びn型のSOI基板(3、4)には電圧は印加されていない。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたn＋型ドレイン領域及びp＋型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜(金属膜又は合金膜)によって形成が可能である。またp型及びn型のSOI基板にはそれぞれのチヤネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜(金属膜又は合金膜)で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa2O5膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のSOI基板上にゲート構造を形成しているので、SOI基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両SOI基板の上下に第1及び第2のゲート電極を形成できるため、接続された第1及び第2のゲート電極の印加電圧に連動して、一方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオフ状態とし、リーク電流を防止し、他方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能である。そのうえ第1及び第2のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第1のゲート酸化膜を介して形成した第1のゲート電極に自己整合して各要素(各メタルソースドレイン領域、p型及びn型のSOI基板、第2のゲート酸化膜及び側壁絶縁膜を介した第2のゲート電極、低濃度及び高濃度のp型及びn型の不純物ソースドレイン領域)を形成することもできる。また素子分離領域の第2の絶縁膜、各メタルソースドレイン領域及び第2のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOS半導体装置を得ることができる。
【０００７】
図４及び図５は本発明の半導体装置における第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、この配線体（厳密にはバリアメタルを介したプラグ）をサイドゲート電極（ただし、ゲート酸化膜は素子分離領域形成用の厚い酸化膜となる）としている以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、フロントチャネル及びバックチャネルには可能な限り十分な駆動電流を流すことができ、またサイドチャネルには微小な電流を流すことが可能である。
【０００８】
図６は本発明の半導体装置における第３の実施例の模式側断面図（模式平面図は図４と同じで、図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、第２のゲート電極を凹構造に形成し、第１のゲート電極とともに第１及び第２のゲート酸化膜を介してＳＯＩ基板を覆うような構造のゲート電極を形成した以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能で、より高信頼性及び高速化が達成できる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても、またＮチャネルのＭＩＳ電界効果トランジスタは低濃度及び高濃度のソースドレイン領域を形成し、ＰチャネルのＭＩＳ電界効果トランジスタは低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても本願発明は成立する。
【０００９】
次いで本発明に係る半導体装置の製造方法の一実施例について図7〜図12及び図2を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図7
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の第2のシリコン基板3を選択的に異方性ドライエッチングして第1のトレンチを形成する(位置合わせ用パターンもこの第1のトレンチにより形成する。)次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(SiO2)を成長し、異方性ドライエッチングして、第1のトレンチに埋め込み素子分離領域5を形成する。
図8
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第1のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライエッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第2のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第1のゲート酸化膜(SiO2／Ta2O5)7を成長する。次いで20nm程度のバリアメタル(TiN)8及び0.2μm程度の第1のゲート電極となるタングステン膜(W)9を連続スパッタにより成長する。次いで化学的機械研磨(Chemical
Mechanical Polishing 以後CMPと略称する)により第1のゲート電極用の第2のトレンチに埋め込み、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9からなる埋め込みゲート電極構造を形成する。この際不要部の第1のゲート電極9、バリアメタル8及び第1のゲート酸化膜7も除去される。次いで酸化膜5、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9をマスク層として、残されたp型の第2のシリコン基板3を0.5μm程度異方性ドライエッチングして第3のトレンチを形成する。次いで化学気相成長により、タングステン膜(W)を成長し、化学的機械研磨(CMP)により第3のトレンチに埋め込み、第1、第2及び第3のメタルソースドレイン領域(W)(6a、6b、6c)を形成する。
図9
次いで素子分離領域5、メタルソースドレイン領域(6a、6b、6c)及び第1のゲート電極9等が形成されたp型の第2のシリコン基板3に化学気相成長により、0.5μm程度の膜厚の貼りあわせ用の酸化膜(SiO2)2を成長する。次いでp型の第1のシリコン基板1上に貼りあわせ用の酸化膜(SiO2)2を形成した方を下にしてp型の第2のシリコン基板3を重ね、1000℃程度のアニールを加えることにより、p型の第2のシリコン基板3をp型の第1のシリコン基板1上に貼り合わせる。次いでp型の第2のシリコン基板3を数μm程度まで機械研削(終点の目安は素子分離領域5の埋め込み酸化膜の露出)し、以後埋め込まれたメタルソースドレイン領域5が露出するまで化学的機械研磨(CMP)し、0.3μm程度の膜厚の平坦なp型の第2のシリコン基板(p型のSOI基板)3を形成する。こうしてp型の第2のシリコン基板3下面(図8までは上面)に形成した、酸化膜を埋め込んだ第1のトレンチにより形成した位置合わせ用パターンをp型の第2のシリコン基板3の上面に形成できる。以後この位置合わせ用パターンを使用してp型の第2のシリコン基板3の上面に各要素を形成することができる。
図10
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b、6c)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第2のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライ程度エッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第4のトレンチを形成する(ここで残された0.1μm程度の膜厚のp型の第2のシリコン基板がp型のSOI基板となる。)次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、素子分離領域の酸化膜5及びメタルソースドレイン領域(6a、6b)をマスク層として、選択的にp型の第2のシリコン基板(p型のSOI基板)3に燐をイオン注入し、n型化した第2のシリコン基板(n型のSOI基板)4を形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第2のゲート酸化膜(SiO2／Ta2O5)14を成長する。次いで20nm程度のバリアメタル(TiN)15及び0.2μm程度の第2のゲート電極となるW膜16を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により第2のゲート電極用の第4のトレンチに埋め込み、第2のゲート酸化膜14、バリアメタル15及び第2のゲート電極16からなる埋め込みゲート電極構造を形成する。この際不要部の第2のゲート電極16、バリアメタル15及び第2のゲート酸化膜14も除去される。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、メタルソースドレイン領域(6a、6c)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第5のトレンチを形成する。次いで第5のトレンチ下に露出したp型のSOI基板3に燐をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、メタルソースドレイン領域(6a、6b)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第6のトレンチを形成する。次いで第6のトレンチ下に露出したn型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで950℃程度のN2アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域10及びp型ソースドレイン領域12を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、p型のSOI基板3に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、n型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900℃程度のN2アニールを加えることにより、若干の横方向拡散を含むn＋型ソースドレイン領域11及びp＋型ソースドレイン領域13を形成する。
図11
次いで化学気相成長酸化膜(SiO2)17を成長する。次いで化学的機械研磨(CMP)により第5の及び第6のトレンチに埋め込む。次いで化学気相成長により、0.8μm程度の燐珪酸ガラス(PSG)膜18を成長する。
図12
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜18を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。連続して通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層(2層のレジストのマスク層)として、第1及び第2のゲート電極(9、16)の接続を取る電極コンタクト窓のみを開孔し(図3参照)、第2のゲート電極16、バリアメタル15、第2のゲート酸化膜14、酸化膜5及び第1のゲート酸化膜7を順次異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN19を順次成長する。次いで化学気相成長のブランケット法により全面にW膜を成長し、異方性ドライエッチングして埋め込みプラグ(W)20を形成する。この際不要部のW膜20及びバリアメタル19もエッチング除去される。
図2
次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)を0.8μm程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数％のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線22を形成し、半導体装置を完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えないし、またNチャネルのMIS電界効果トランジスタの閾値電圧の決定に際して、p型のSOI基板そのままを使用しているが、硼素のイオン注入によりSOI基板の濃度を制御してもよい。
また上記製造方法においては、SOI基板の膜厚の制御に関し、p型の第2のシリコン基板の上面及び下面の双方をエッチングすることによりおこなっているが、p型の第2のシリコン基板の上面(最終図面では下面)に形成する薄い酸化膜及び0.2μm程度の窒化膜(Si3N4)を利用し、窒化膜及び酸化膜をエッチングしてできる段差部に第1のゲート酸化膜及び第1のゲート電極を埋め込むように形成すれば、p型の第2のシリコン基板の下面(最終図面では上面)のみのエッチングにより薄膜のSOI基板の制御をおこなうこともできる。
また上記製造方法においては、第2のゲート電極形成後に不純物によるソースドレイン領域を形成しているが、上記ゲート電極をダミー電極とし、不純物によるソースドレイン領域を形成後、一旦ダミー電極及びダミーのゲート酸化膜をエッチング除去して後、第2のゲート酸化膜及び低融点金属からなる、より低抵抗の第2のゲート電極(Al等)を形成してもよい。この場合は製造工程がやや多くなり、第1のゲート電極(W等)と第2のゲート電極(Al等)は異なるが、メモリ等でゲート電極配線をワードラインとしたい場合は特に有効である。
【００１０】
第３の実施例の半導体装置を製造する場合は、図１０において第４のトレンチを形成する際、第１のゲート電極の接続用の引き出し部が露出するまで素子分離領域を形成している酸化膜及び第１のゲート酸化膜を異方性ドライエッチングし、連続してｐ型の第２のシリコン基板を0.2 μm程度異方性ドライエッチングすることにより第４のトレンチを形成し、レジスト除去後、第２のゲート酸化膜を介して第４のトレンチを第２のゲート電極で埋め込めば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を介して第１及び第２のゲート電極で覆うような構造に形成できる。以後前述した工程と同様の工程をおこなえば第３の実施例の半導体装置を製造することが可能である。
【００１１】
【発明の効果】
以上説明のように、本発明の半導体装置によれば、半導体基板上に絶縁膜を介して貼り合わせられ、薄膜化され且つ島状に絶縁分離された一対のｐ型及びｎ型のＳＯＩ基板のそれぞれ対向する側面に一部を接して３つのメタルソースドレイン領域が設けられ、各メタルソースドレイン領域との接触部のｐ型のＳＯＩ基板には一対のｎ+ 型及びｎ型ソースドレイン領域が設けられ、ｎ型のＳＯＩ基板には一対のｐ+ 型及びｐ型ソースドレイン領域が設けられ、各メタルソースドレイン領域と絶縁分離して、両ＳＯＩ基板の下面に第１のゲート酸化膜を介し第１のゲート電極を、上面に第２のゲート酸化膜を介し第２のゲート電極をそれぞれ平坦に埋め込み、第１及び第２のゲート電極を接続した構造に形成したダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が形成されている。
したがって、ＳＯＩ構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタ間の共通ソースドレイン領域の金属膜又は合金膜による微細な形成、接続した第１及び第２のゲート電極によるバックチャネル及びサイドチャネルの制御及び各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置における第１の実施例の模式平面図
【図２】 本発明の半導体装置における第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】 本発明の半導体装置における第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】 本発明の半導体装置における第２の実施例の模式平面図
【図５】 本発明の半導体装置における第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】 本発明の半導体装置における第３の実施例の模式側断面図
【図７】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図８】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図９】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１０】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１１】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１２】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１３】 従来の半導体装置の模式側断面図
【符号の説明】
１ ｐ型の第１のシリコン(Si)基板
２ 貼り合わせ用酸化膜（SiO2）
３ ｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）
４ ｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）
５ 素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）
６ａ 第１のメタルソースドレイン領域（Ｗ）
６ｂ 第２のメタルソースドレイン領域（Ｗ）
６ｃ 第３のメタルソースドレイン領域（Ｗ）
７ 第１のゲート酸化膜（SiO2／Ta2O5 ）
８ バリアメタル（TiN ）
９ 第１のゲート電極（Ｗ）
10 ｎ型ソースドレイン領域
11 ｎ+ 型ソースドレイン領域
12 ｐ型ソースドレイン領域
13 ｐ+ 型ソースドレイン領域
14 第２のゲート酸化膜（SiO2／Ta2O5 ）
15 バリアメタル（TiN ）
16 第２のゲート電極（Ｗ）
17 側壁絶縁膜（SiO2）
18 燐珪酸ガラス（PSG ）膜
19 バリアメタル（Ti／TiN ）
20 プラグ（Ｗ）
21 バリアメタル（Ti／TiN ）
22 AlCu配線
23 バリアメタル（Ti／TiN ）
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、低電力、高信頼、高性能且つ高集積なＳＯＩ構造のショートチャネルのＣ−ＭＯＳ型半導体装置（特にＣ−ＭＯＳのインバータ及びフリップフロップを利用したＣ−ＭＯＳのＳＲＡＭ）に関する。
従来、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体装置に関しては、サイドウオールを利用したＬＤＤ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたそれぞれのＳＯＩ基板に形成したもので、接合容量、ゲート空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの境界部に絶縁分離領域を設けなければならず、各素子を微細化している割には高集積化が計られていないこと、またＳＯＩ基板下の導電体（半導体基板）に一方のＭＩＳ電界効果トランジスタのオフ電圧を印加した場合、他方のＭＩＳ電界効果トランジスタのＳＯＩ基板底部が常にオン状態となり、ゲート電極に印加される電圧のいかんにかかわらず、ＳＯＩ基板底部にバックチャネルが形成されることによる微小な電流リークの防止ができなかったことによる高性能及び高信頼性が達成されていないこと等の欠点があった。
そこで、素子の微細化だけでなく、さらなる高集積化可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリークを完全に制御できるＳＯＩ構造のＣ−ＭＯＳの半導体装置を形成できる手段が要望されている。
【０００２】
【従来の技術】
図13は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳの半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）、54はｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はｎ型ソースドレイン領域、57はｎ+ 型ソースドレイン領域、58はｐ型ソースドレイン領域、59はｐ+ 型ソースドレイン領域、60はゲート酸化膜（SiO2）、61はゲート電極、62は下地酸化膜、63はサイドウオール、64は不純物ブロック用酸化膜、65はＰＳＧ膜、66はバリアメタル（Ti／TiN ）、67はプラグ（Ｗ）、68はバリアメタル（Ti／TiN ）、69はAlCu配線、70はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）53及びｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）54が形成され、このｐ型のＳＯＩ基板53にはゲート電極61にセルフアライン形成されたｎ型ソースドレイン領域56、サイドウオール63にセルフアライン形成されたｎ+ 型ソースドレイン領域57からなるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板54にはゲート電極61にセルフアライン形成されたｐ型ソースドレイン領域58、サイドウオール63にセルフアライン形成されたｐ+ 型ソースドレイン領域59からなるＰチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。さらにｎ+ 型ソース領域57はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、接地電圧が印加されている。一方ｐ+ 型ソース領域59はバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、電源電圧が印加されている。また、図には示されていないが、切断面の手前あるいは奥においてＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタのゲート電極61は接続され、入力電圧が印加されており、隣り合うｎ+ 型ドレイン領域57とｐ+ 型ドレイン領域59はそれぞれバリアメタル（Ti／TiN ）66及びプラグ（Ｗ）67を介して、上下にバリアメタル（Ti／TiN ）（68、70）を有するAlCu配線69に接続され、出力電圧を取り出しているＣ−ＭＯＳのインバータが構成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータに比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるため、かなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗が低減できないこと等によりショートチャネル化している割には高速化になっていないこと、またＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域とは同電圧が印加されるにもかかわらず、酸化膜を埋め込んだ素子分離領域を形成する必要があるため、素子を微細化する以外に高集積化できなかったこと、さらにＳＯＩ基板下の導電体（ｐ型の第１のシリコン基板）に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態となってしまう。この結果、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ（電流が流れない）であるが、バックチャネルには微小な電流リークがあり、誤作動することが避けられないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する際、半導体基板に印加する電圧によって、いずれか一方のＭＩＳ電界効果トランジスタにおいては、ゲート電極にオフ電圧が印加されているにもかかわらず、バックチャネルがオン状態となり、電流リークを発生させるため、誤作動することが避けられなかったこと等より高速、高集積、高信頼を合わせ持つＳＯＩ構造のショートチャネルのＣ−ＭＯＳ半導体装置を形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた一導電型及び反対導電型のSOI基板と、前記一導電型及び反対導電型のSOI基板間に前記一導電型及び反対導電型のSOI基板の側面に一部を接して設けられた第1のメタルソースドレイン領域(導電膜)と、前記第1のメタルソースドレイン領域に接する前記一導電型及び反対導電型のSOI基板のそれぞれの反対側の側面に一部を接して設けられた第2及び第3のメタルソースドレイン領域(導電膜)と、対向する前記第1及び第3のメタルソースドレイン領域の接触部の前記一導電型のSOI基板に設けられた一対の反対導電型の不純物領域(ソースドレイン領域の一部)と、対向する前記第1及び第2のメタルソースドレイン領域の接触部の前記反対導電型のSOI基板に設けられた一対の一導電型の不純物領域(ソースドレイン領域の一部)と、少なくとも前記一導電型及び反対導電型のSOI基板の下面に設けられた第1のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板下に埋設された第1のゲート電極と、少なくとも前記一導電型及び反対導電型のSOI基板の上面に設けられた第2のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板上に埋設された第2のゲート電極と、前記第1、第2及び第3のメタルソースドレイン領域、前記一導電型及び反対導電型のSOI基板、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記第1、第2及び第3のメタルソースドレイン領域、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられている本発明のダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造(厳密に言えば共通メタルドレイン構造)のSOI型のCMOS半導体装置によって解決される。
【０００５】
【作 用】
即ち、本発明の半導体装置においては、ｐ型のシリコン基板上に設けられた酸化膜上に選択的にｐ型及びｎ型のＳＯＩ基板が設けられ、この両ＳＯＩ基板間に一部を両ＳＯＩ基板の側面に接して第１のメタルソースドレイン領域が設けられ、第１のメタルソースドレイン領域に接する両ＳＯＩ基板のそれぞれの反対側の側面に一部を接して第２及び第３のメタルソースドレイン領域が設けられている。また対向する第１及び第３のメタルソースドレイン領域の接触部のｐ型のＳＯＩ基板に一対のｎ+ 型及びｎ型ソースドレイン領域が設けられ、一方対向する第１及び第２のメタルソースドレイン領域の接触部のｎ型のＳＯＩ基板に一対のｐ+ 型及びｐ型ソースドレイン領域が設けられている。また両ＳＯＩ基板の下面及びそれぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の下部側面には第１のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、この第１のゲート酸化膜を介してバリアメタル（TiN ）を有する第１のゲート電極（Ｗ）が平坦に埋め込まれており、一方両ＳＯＩ基板の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、それぞれ対向するメタルソースドレイン領域（第１と第３、第１と第２）の上部側面には側壁絶縁膜（SiO2）が設けられ、この第２のゲート酸化膜及び側壁絶縁膜を介してバリアメタル（TiN ）を有する第２のゲート電極（Ｗ）が平坦に埋め込まれている。さらに各メタルソースドレイン領域、第１及び第２のゲート電極（同電位に接続される）にはバリアメタル（Ti／TiN ）及びプラグ（Ｗ）を介して、上下にバリアメタル（Ti／TiN ）を有するAlCu配線が接続される構造に形成されているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が構成されている。（本発明のメタルソースドレイン領域とは通常のメタルソースドレイン領域とは異なり、不純物領域を含まない金属膜又は合金膜のみからなる領域である。）また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）によって完全に絶縁分離されている。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたｎ+ 型ドレイン領域及びｐ+ 型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜（金属膜又は合金膜）によって形成が可能である。またｐ型及びｎ型のＳＯＩ基板にはそれぞれのチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜（金属膜又は合金膜）で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa2O5 膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両ＳＯＩ基板の上下に第１及び第２のゲート電極を形成できるため（若干の構造の変形により両サイドにも）、接続された第１及び第２のゲート電極の印加電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオフ状態としリーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル及びバックチャネルを（サイドゲート電極がある場合はサイドチャネルをも）完全にオン状態とし可能な限り十分な駆動電流を流すことが可能である。そのうえ第１及び第２のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第１のゲート酸化膜を介して形成した第１のゲート電極に自己整合して各要素（各メタルソースドレイン領域、ｐ型及びｎ型のＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁膜を介した第２のゲート電極、低濃度及び高濃度のｐ型及びｎ型の不純物ソースドレイン領域）を形成することもできる。また素子分離領域の第２の絶縁膜、各メタルソースドレイン領域及び第２のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図1は本発明の半導体装置における第1の実施例の模式平面図、図2は本発明の半導体装置における第1の実施例の模式側断面図(図1のp−p矢視断面図)、図3は本発明の半導体装置における第1の実施例の模式側断面図(図1のq−q矢視断面図)、図4は本発明の半導体装置における第2の実施例の模式平面図、図5は本発明の半導体装置における第2の実施例の模式側断面図(図4のq−q矢視断面図)、図6は本発明の半導体装置における第3の実施例の模式側断面図、図7〜図12は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図1〜図3は本発明の半導体装置における第1の実施例で、図1は模式平面図、図2は模式側断面図(図1のp−p矢視断面図、Nチャネル及びPチャネルのMIS電界効果トランジスタのチャネル長方向)、図3は模式側断面図(図1のq−q矢視断面図、NチャネルのMIS電界効果トランジスタのチャネル幅方向)で、貼り合わせSOI技術を使用して形成したSOI構造のショートチャネルのNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOSのインバータを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型の第1のシリコン基板、2は0.5μm程度の貼り合わせ用酸化膜(SiO2)、3は厚さ0.1μm程度のp型の第2のシリコン基板(p型のSOI基板)、4は厚さ0.1μm程度のn型化された第2のシリコン基板(n型のSOI基板)、5は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)、6a、6b、6cは厚さ0.5μm程度の第1、第2及び第3のメタルソースドレイン領域(W)、7は15nm程度の第1のゲート酸化膜(SiO2／Ta2O5)、8は20nm程度のバリアメタル(TiN)、9はゲート長0.2μm程度の第1のゲート電極(W)、10は1017cm−3程度のn型ソースドレイン領域、11は1020cm−3程度のn＋型ソースドレイン領域、12は1017cm−3程度のp型ソースドレイン領域、13は1020cm−3程度のp＋型ソースドレイン領域、14は15nm程度の第2のゲート酸化膜(SiO2／Ta2O5)、15は20nm程度のバリアメタル(TiN)、16はゲート長0.2μm程度の第2のゲート電極(W)、17は15nm程度の側壁絶縁膜(SiO2)、18は0.8μm程度の燐珪酸ガラス(PSG)膜、19は50nm程度のバリアメタル(Ti／TiN)、20はプラグ(W)、21は50nm程度のバリアメタル(Ti／TiN)、22は0.8μm程度のAlCu配線、23は50nm程度のバリアメタル(Ti／TiN)を示している。
同図においては、p型のシリコン基板1上に設けられた酸化膜2上に選択的にp型及びn型のSOI基板(3、4)が設けられ、この両SOI基板(3、4)間に一部を両SOI基板(3、4)の側面に接して第1のメタルソースドレイン領域6aが設けられ、第1のメタルソースドレイン領域6aに接する両SOI基板(3、4)のそれぞれの反対側の側面に一部を接して第2及び第3のメタルソースドレイン領域(6b、6c)が設けられている。また対向する第1及び第3のメタルソースドレイン領域(6a、6c)の接触部のp型のSOI基板3に互いに離間してn＋型ソースドレイン領域11が設けられ、それぞれのn＋型ソースドレイン領域11に接してn型ソースドレイン領域10が設けられ、一方対向する第1及び第2のメタルソースドレイン領域(6a、6b)の接触部のn型のSOI基板4に互いに離間してp＋型ソースドレイン領域13が設けられ、それぞれのp＋型ソースドレイン領域13に接してp型ソースドレイン領域12が設けられている。また両SOI基板(3、4)の下面及びそれぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の下部側面には第1のゲート酸化膜(SiO2／Ta2O5)7が設けられ、この第1のゲート酸化膜7を介してバリアメタル(TiN)8を有する第1のゲート電極(W)9が平坦に埋め込まれており、一方両SOI基板(3、4)の上面には第2のゲート酸化膜(SiO2／Ta2O5)14が設けられ、それぞれ対向するメタルソースドレイン領域(6aと6c、6aと6b)の上部側面には側壁絶縁膜(SiO2)17が設けられ、この第2のゲート酸化膜14及び側壁絶縁膜17を介してバリアメタル(TiN)15を有する第2のゲート電極(W)16が平坦に埋め込まれている構造に形成されているNチャネル及びPチャネルのLDD構造のMIS電界効果トランジスタが形成されている。さらに各メタルソースドレイン領域(6a、6b、6c)、第1及び第2のゲート電極(9、16) (同電位に接続される)にはバリアメタル(Ti／TiN)l9及びプラグ(W)20を介して、上下にバリアメタル(Ti／TiN) (21、23)を有するAlCu配線22が接続され、第2のメタルソースドレイン領域6bには電源電圧(Vdd)が印加され、第3のメタルソースドレイン領域6cには接地電圧(Vss)が印加され、接続された第1及び第2のゲート電極(9、16)には入力電圧(Vin)が印加されており、第1のメタルソースドレイン領域6aから出力電圧(Vout)を取り出しているダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOSインバータが構成されている。また素子の周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜(SiO2)5によって完全に絶縁分離されている。なおp型及びn型のSOI基板(3、4)には電圧は印加されていない。
したがって、従来、素子分離領域形成用のトレンチ及び埋め込み酸化膜により分離され、別々の領域として形成されたn＋型ドレイン領域及びp＋型ドレイン領域を微細な共通のドレイン領域とする低抵抗な導電膜(金属膜又は合金膜)によって形成が可能である。またp型及びn型のSOI基板にはそれぞれのチヤネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜(金属膜又は合金膜)で形成できるため、接合容量の低減(ほとんど零)及びソースドレイン領域の抵抗の低減が可能である。さらに厚膜のメタルソースドレイン領域で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。そのうえ高誘電率を有するTa2O5膜をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とSOI基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また薄膜のSOI基板上にゲート構造を形成しているので、SOI基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減できる。さらに両SOI基板の上下に第1及び第2のゲート電極を形成できるため、接続された第1及び第2のゲート電極の印加電圧に連動して、一方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオフ状態とし、リーク電流を防止し、他方のMIS電界効果トランジスタのフロントチャネル及びバックチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能である。そのうえ第1及び第2のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第1のゲート酸化膜を介して形成した第1のゲート電極に自己整合して各要素(各メタルソースドレイン領域、p型及びn型のSOI基板、第2のゲート酸化膜及び側壁絶縁膜を介した第2のゲート電極、低濃度及び高濃度のp型及びn型の不純物ソースドレイン領域)を形成することもできる。また素子分離領域の第2の絶縁膜、各メタルソースドレイン領域及び第2のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のSOI型のCMOS半導体装置を得ることができる。
【０００７】
図４及び図５は本発明の半導体装置における第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、この配線体（厳密にはバリアメタルを介したプラグ）をサイドゲート電極（ただし、ゲート酸化膜は素子分離領域形成用の厚い酸化膜となる）としている以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、フロントチャネル及びバックチャネルには可能な限り十分な駆動電流を流すことができ、またサイドチャネルには微小な電流を流すことが可能である。
【０００８】
図６は本発明の半導体装置における第３の実施例の模式側断面図（模式平面図は図４と同じで、図４のｑ−ｑ矢視断面図でＮチャネルのＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータを含む半導体集積回路の一部を示し、１〜23は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、第２のゲート電極を凹構造に形成し、第１のゲート電極とともに第１及び第２のゲート酸化膜を介してＳＯＩ基板を覆うような構造のゲート電極を形成した以外は第１の実施例と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳのインバータが形成されている。
本実施例においては、第１の実施例の効果に加え、印加されるゲート電圧に連動して、一方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオフ状態とし、リーク電流を防止し、他方のＭＩＳ電界効果トランジスタのフロントチャネル、バックチャネル及びサイドチャネルを完全にオン状態とし、可能な限り十分な駆動電流を流すことが可能で、より高信頼性及び高速化が達成できる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても、またＮチャネルのＭＩＳ電界効果トランジスタは低濃度及び高濃度のソースドレイン領域を形成し、ＰチャネルのＭＩＳ電界効果トランジスタは低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても本願発明は成立する。
【０００９】
次いで本発明に係る半導体装置の製造方法の一実施例について図7〜図12及び図2を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図7
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、p型の第2のシリコン基板3を選択的に異方性ドライエッチングして第1のトレンチを形成する(位置合わせ用パターンもこの第1のトレンチにより形成する。)次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(SiO2)を成長し、異方性ドライエッチングして、第1のトレンチに埋め込み素子分離領域5を形成する。
図8
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第1のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライエッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第2のトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第1のゲート酸化膜(SiO2／Ta2O5)7を成長する。次いで20nm程度のバリアメタル(TiN)8及び0.2μm程度の第1のゲート電極となるタングステン膜(W)9を連続スパッタにより成長する。次いで化学的機械研磨(Chemical
Mechanical Polishing 以後CMPと略称する)により第1のゲート電極用の第2のトレンチに埋め込み、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9からなる埋め込みゲート電極構造を形成する。この際不要部の第1のゲート電極9、バリアメタル8及び第1のゲート酸化膜7も除去される。次いで酸化膜5、第1のゲート酸化膜7、バリアメタル8及び第1のゲート電極9をマスク層として、残されたp型の第2のシリコン基板3を0.5μm程度異方性ドライエッチングして第3のトレンチを形成する。次いで化学気相成長により、タングステン膜(W)を成長し、化学的機械研磨(CMP)により第3のトレンチに埋め込み、第1、第2及び第3のメタルソースドレイン領域(W)(6a、6b、6c)を形成する。
図9
次いで素子分離領域5、メタルソースドレイン領域(6a、6b、6c)及び第1のゲート電極9等が形成されたp型の第2のシリコン基板3に化学気相成長により、0.5μm程度の膜厚の貼りあわせ用の酸化膜(SiO2)2を成長する。次いでp型の第1のシリコン基板1上に貼りあわせ用の酸化膜(SiO2)2を形成した方を下にしてp型の第2のシリコン基板3を重ね、1000℃程度のアニールを加えることにより、p型の第2のシリコン基板3をp型の第1のシリコン基板1上に貼り合わせる。次いでp型の第2のシリコン基板3を数μm程度まで機械研削(終点の目安は素子分離領域5の埋め込み酸化膜の露出)し、以後埋め込まれたメタルソースドレイン領域5が露出するまで化学的機械研磨(CMP)し、0.3μm程度の膜厚の平坦なp型の第2のシリコン基板(p型のSOI基板)3を形成する。こうしてp型の第2のシリコン基板3下面(図8までは上面)に形成した、酸化膜を埋め込んだ第1のトレンチにより形成した位置合わせ用パターンをp型の第2のシリコン基板3の上面に形成できる。以後この位置合わせ用パターンを使用してp型の第2のシリコン基板3の上面に各要素を形成することができる。
図10
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b、6c)をマスク層として、素子分離領域5の一部の酸化膜(後に形成する第2のゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライ程度エッチングする。連続して、p型の第2のシリコン基板3を0.2μm程度異方性ドライエッチングして第4のトレンチを形成する(ここで残された0.1μm程度の膜厚のp型の第2のシリコン基板がp型のSOI基板となる。)次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、素子分離領域の酸化膜5及びメタルソースドレイン領域(6a、6b)をマスク層として、選択的にp型の第2のシリコン基板(p型のSOI基板)3に燐をイオン注入し、n型化した第2のシリコン基板(n型のSOI基板)4を形成する。次いでレジスト(図示せず)を除去する。次いで15nm程度の第2のゲート酸化膜(SiO2／Ta2O5)14を成長する。次いで20nm程度のバリアメタル(TiN)15及び0.2μm程度の第2のゲート電極となるW膜16を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により第2のゲート電極用の第4のトレンチに埋め込み、第2のゲート酸化膜14、バリアメタル15及び第2のゲート電極16からなる埋め込みゲート電極構造を形成する。この際不要部の第2のゲート電極16、バリアメタル15及び第2のゲート酸化膜14も除去される。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、メタルソースドレイン領域(6a、6c)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第5のトレンチを形成する。次いで第5のトレンチ下に露出したp型のSOI基板3に燐をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、メタルソースドレイン領域(6a、6b)の側面に形成した第2のゲート酸化膜14を異方性ドライエッチングして第6のトレンチを形成する。次いで第6のトレンチ下に露出したn型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで950℃程度のN2アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域10及びp型ソースドレイン領域12を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6c)をマスク層として、p型のSOI基板3に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びメタルソースドレイン領域(6a、6b)をマスク層として、n型のSOI基板4に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900℃程度のN2アニールを加えることにより、若干の横方向拡散を含むn＋型ソースドレイン領域11及びp＋型ソースドレイン領域13を形成する。
図11
次いで化学気相成長酸化膜(SiO2)17を成長する。次いで化学的機械研磨(CMP)により第5の及び第6のトレンチに埋め込む。次いで化学気相成長により、0.8μm程度の燐珪酸ガラス(PSG)膜18を成長する。
図12
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜18を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。連続して通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層(2層のレジストのマスク層)として、第1及び第2のゲート電極(9、16)の接続を取る電極コンタクト窓のみを開孔し(図3参照)、第2のゲート電極16、バリアメタル15、第2のゲート酸化膜14、酸化膜5及び第1のゲート酸化膜7を順次異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN19を順次成長する。次いで化学気相成長のブランケット法により全面にW膜を成長し、異方性ドライエッチングして埋め込みプラグ(W)20を形成する。この際不要部のW膜20及びバリアメタル19もエッチング除去される。
図2
次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)を0.8μm程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiNを順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数％のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線22を形成し、半導体装置を完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えないし、またNチャネルのMIS電界効果トランジスタの閾値電圧の決定に際して、p型のSOI基板そのままを使用しているが、硼素のイオン注入によりSOI基板の濃度を制御してもよい。
また上記製造方法においては、SOI基板の膜厚の制御に関し、p型の第2のシリコン基板の上面及び下面の双方をエッチングすることによりおこなっているが、p型の第2のシリコン基板の上面(最終図面では下面)に形成する薄い酸化膜及び0.2μm程度の窒化膜(Si3N4)を利用し、窒化膜及び酸化膜をエッチングしてできる段差部に第1のゲート酸化膜及び第1のゲート電極を埋め込むように形成すれば、p型の第2のシリコン基板の下面(最終図面では上面)のみのエッチングにより薄膜のSOI基板の制御をおこなうこともできる。
また上記製造方法においては、第2のゲート電極形成後に不純物によるソースドレイン領域を形成しているが、上記ゲート電極をダミー電極とし、不純物によるソースドレイン領域を形成後、一旦ダミー電極及びダミーのゲート酸化膜をエッチング除去して後、第2のゲート酸化膜及び低融点金属からなる、より低抵抗の第2のゲート電極(Al等)を形成してもよい。この場合は製造工程がやや多くなり、第1のゲート電極(W等)と第2のゲート電極(Al等)は異なるが、メモリ等でゲート電極配線をワードラインとしたい場合は特に有効である。
【００１０】
第３の実施例の半導体装置を製造する場合は、図１０において第４のトレンチを形成する際、第１のゲート電極の接続用の引き出し部が露出するまで素子分離領域を形成している酸化膜及び第１のゲート酸化膜を異方性ドライエッチングし、連続してｐ型の第２のシリコン基板を0.2 μm程度異方性ドライエッチングすることにより第４のトレンチを形成し、レジスト除去後、第２のゲート酸化膜を介して第４のトレンチを第２のゲート電極で埋め込めば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を介して第１及び第２のゲート電極で覆うような構造に形成できる。以後前述した工程と同様の工程をおこなえば第３の実施例の半導体装置を製造することが可能である。
【００１１】
【発明の効果】
以上説明のように、本発明の半導体装置によれば、半導体基板上に絶縁膜を介して貼り合わせられ、薄膜化され且つ島状に絶縁分離された一対のｐ型及びｎ型のＳＯＩ基板のそれぞれ対向する側面に一部を接して３つのメタルソースドレイン領域が設けられ、各メタルソースドレイン領域との接触部のｐ型のＳＯＩ基板には一対のｎ+ 型及びｎ型ソースドレイン領域が設けられ、ｎ型のＳＯＩ基板には一対のｐ+ 型及びｐ型ソースドレイン領域が設けられ、各メタルソースドレイン領域と絶縁分離して、両ＳＯＩ基板の下面に第１のゲート酸化膜を介し第１のゲート電極を、上面に第２のゲート酸化膜を介し第２のゲート電極をそれぞれ平坦に埋め込み、第１及び第２のゲート電極を接続した構造に形成したダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置が形成されている。
したがって、ＳＯＩ構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタ間の共通ソースドレイン領域の金属膜又は合金膜による微細な形成、接続した第１及び第２のゲート電極によるバックチャネル及びサイドチャネルの制御及び各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型異チャネル間共通メタルソースドレイン構造のＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置における第１の実施例の模式平面図
【図２】 本発明の半導体装置における第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】 本発明の半導体装置における第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】 本発明の半導体装置における第２の実施例の模式平面図
【図５】 本発明の半導体装置における第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】 本発明の半導体装置における第３の実施例の模式側断面図
【図７】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図８】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図９】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１０】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１１】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１２】 本発明の半導体装置における製造方法の一実施例の工程断面図
【図１３】 従来の半導体装置の模式側断面図
【符号の説明】
１ ｐ型の第１のシリコン(Si)基板
２ 貼り合わせ用酸化膜（SiO2）
３ ｐ型の第２のシリコン基板（ｐ型のＳＯＩ基板）
４ ｎ型化された第２のシリコン基板（ｎ型のＳＯＩ基板）
５ 素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）
６ａ 第１のメタルソースドレイン領域（Ｗ）
６ｂ 第２のメタルソースドレイン領域（Ｗ）
６ｃ 第３のメタルソースドレイン領域（Ｗ）
７ 第１のゲート酸化膜（SiO2／Ta2O5 ）
８ バリアメタル（TiN ）
９ 第１のゲート電極（Ｗ）
10 ｎ型ソースドレイン領域
11 ｎ+ 型ソースドレイン領域
12 ｐ型ソースドレイン領域
13 ｐ+ 型ソースドレイン領域
14 第２のゲート酸化膜（SiO2／Ta2O5 ）
15 バリアメタル（TiN ）
16 第２のゲート電極（Ｗ）
17 側壁絶縁膜（SiO2）
18 燐珪酸ガラス（PSG ）膜
19 バリアメタル（Ti／TiN ）
20 プラグ（Ｗ）
21 バリアメタル（Ti／TiN ）
22 AlCu配線
23 バリアメタル（Ti／TiN ）
Claims (5)
- 半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた一導電型及び反対導電型のSOI基板と、前記一導電型及び反対導電型のSOI基板間に前記一導電型及び反対導電型のSOI基板の側面に一部を接して設けられた第1のメタルソースドレイン領域(導電膜)と、前記第1のメタルソースドレイン領域に接する前記一導電型及び反対導電型のSOI基板のそれぞれの反対側の側面に一部を接して設けられた第2及び第3のメタルソースドレイン領域(導電膜)と、対向する前記第1及び第3のメタルソースドレイン領域の接触部の前記一導電型のSOI基板に設けられた一対の反対導電型の不純物領域(ソースドレイン領域の一部)と、対向する前記第1及び第2のメタルソースドレイン領域の接触部の前記反対導電型のSOI基板に設けられた一対の一導電型の不純物領域(ソースドレイン領域の一部)と、少なくとも前記一導電型及び反対導電型のSOI基板の下面に設けられた第1のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板下に埋設された第1のゲート電極と、少なくとも前記一導電型及び反対導電型のSOI基板の上面に設けられた第2のゲート絶縁膜と、前記第1、第2及び第3のメタルソースドレイン領域と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記一導電型及び反対導電型のSOI基板上に埋設された第2のゲート電極と、前記第1、第2及び第3のメタルソースドレイン領域、前記一導電型及び反対導電型のSOI基板、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記第1、第2及び第3のメタルソースドレイン領域、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられていることを特徴とする半導体装置。
- 前記配線体をチャネル幅方向の前記一導電型及び反対導電型のSOI基板の、少なくとも１側面に前記第2の絶縁膜を介して設け、側面ゲート電極となし、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載の半導体装置。
- 前記一導電型及び反対導電型のSOI基板の周囲に覆設された前記第1及び第2のゲート絶縁膜を介して前記第1及び第2のゲート電極が覆設され、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載の半導体装置。
- 前記第1のゲート電極に自己整合して前記第1、第2及び第3のメタルソースドレイン領域、前記一導電型及び反対導電型のSOI基板、前記一導電型及び反対導電型の不純物領域及び前記第2のゲート電極が設けられていることを特徴とする特許請求の範囲請求項1記載の半導体装置。
- 前記第2のメタルソースドレイン領域に電源電圧を印加し、前記第3のメタルソースドレイン領域に接地電圧を印加し、前記第1及び第2のゲート電極に入力電圧を印加し、前記第1のメタルソースドレイン領域から出力電圧を取り出したことを特徴とする特許請求の範囲請求項1記載の半導体装置。
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