JPS63121320A - Da converter with error correcting circuit - Google Patents
Da converter with error correcting circuitInfo
- Publication number
- JPS63121320A JPS63121320A JP26832386A JP26832386A JPS63121320A JP S63121320 A JPS63121320 A JP S63121320A JP 26832386 A JP26832386 A JP 26832386A JP 26832386 A JP26832386 A JP 26832386A JP S63121320 A JPS63121320 A JP S63121320A
- Authority
- JP
- Japan
- Prior art keywords
- output
- converter
- correction
- current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000005070 sampling Methods 0.000 abstract description 32
- 241001237728 Precis Species 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はデジタル信号をアナログ信号に変換するＤＡ
変換器において、そのオフセントや利得変動などを自動
的に補正する誤差補正回路付ＤＡ変換器に関する。[Detailed Description of the Invention] "Industrial Application Field" This invention is a DA that converts digital signals into analog signals.
The present invention relates to a DA converter with an error correction circuit that automatically corrects offset, gain fluctuation, etc. in the converter.
「従来の技術」 従来のこの種のＤＡ変換器を第１１図に示す。"Conventional technology" A conventional DA converter of this type is shown in FIG.
第１１図においてＤＡ変換器１１からの変換されたアナ
ログ電流出力は演算増幅器よりなる反転形負帰還増幅器
１２を通じて出力端子１３に電圧出力として供給される
。In FIG. 11, the converted analog current output from the DA converter 11 is supplied as a voltage output to an output terminal 13 through an inverting negative feedback amplifier 12 consisting of an operational amplifier.
校正時にはマイクロコンピュータよりなる制御部１４か
らＤＡ変換器１１ヘデータを送り、出力端子１３の変換
出力電圧ＶｏをＡＤ変換器１５によりデジタル信号に変
換されて、制御２ｉ部１４に入力される。制御部１４は
ＤＡ変換器１１に出力したデータに対し、出力端子１３
の出力電圧Ｖｏの値に誤差があるか否かをＡＤ変換器１
５の出力により判定する。これに誤差があれば制御部１
４はその誤差値に応じた補正データを補正用ＤＡ変換器
１６へ供給し、補正用ＤＡ変換器１６よりの変換された
アナログ電流出力は加算回路１２へ補正信号として加算
され、前記誤差を打消すようにす補正用ＤＡ変換器１６
の分解能をＤＡ変換器１１の分解能より高くしておけば
ＤＡ変換器１１の最下位ピッ１−ＬＳＢ以下での補正を
行うことができる。この従来の誤差補正回路付ＤＡ変換
器では、ＤＡ変換器１１の各入力データについてその各
出力を補正することができ、かつＤＡ変換器１１のオフ
セット、利得、直線状のすべてについて校正することが
できるが、その校正に時間が掛り、しかもその校正動作
中はＤＡ変換器として使用することができない、つまり
ＤＡ変換器として使用しながら校正を行うことはできな
い。During calibration, data is sent from the control section 14 made up of a microcomputer to the DA converter 11, and the converted output voltage Vo at the output terminal 13 is converted into a digital signal by the AD converter 15 and input to the control 2i section 14. The control unit 14 outputs the output terminal 13 to the data output to the DA converter 11.
The AD converter 1 determines whether there is an error in the value of the output voltage Vo.
Judgment is made based on the output of step 5. If there is an error in this, the control unit 1
4 supplies correction data according to the error value to the correction DA converter 16, and the converted analog current output from the correction DA converter 16 is added to the addition circuit 12 as a correction signal to eliminate the error. Erase correction DA converter 16
If the resolution of DA converter 11 is set higher than that of DA converter 11, correction can be performed below the lowest pitch of 1-LSB of DA converter 11. In this conventional DA converter with an error correction circuit, each output of each input data of the DA converter 11 can be corrected, and the offset, gain, and linearity of the DA converter 11 can all be calibrated. However, it takes time to calibrate it, and furthermore, it cannot be used as a DA converter during the calibration operation, that is, it cannot be calibrated while being used as a DA converter.
「問題点を解決するための手段」
この発明によればＤＡ変換器の出力を標本化保持する補
正用標本化保持回路、又は制御部から補正データを与え
て補正アナログ出力を変換する補正用ＤＡ変換器などの
補正用アナログ出力回路が設けられる。またＤＡ変換器
の出力を必要に応じて積分して基準電圧と比較する比較
器が設けられる。更にＤＡ変換器の出力を標本化保持す
る標本化保持回路が設けられる。"Means for Solving Problems" According to the present invention, there is a correction sampling and holding circuit that samples and holds the output of a DA converter, or a correction DA that converts a corrected analog output by giving correction data from a control section. A corrective analog output circuit, such as a converter, is provided. Further, a comparator is provided which integrates the output of the DA converter as necessary and compares it with a reference voltage. Furthermore, a sampling and holding circuit for sampling and holding the output of the DA converter is provided.
この標本化保持した状態で、例えばオフセット校正を行
うには制御部からＤＡ変換器の出力がゼロとなるデータ
を出力し、また補正用アナログ出力回路から補正アナロ
グ信号をＤＡ変換器へ供給し、必要に応じてその時の誤
差信号を比較器で所定時間積分し、基準電圧（この例で
はＯＶ）と比較し、その出力が高レベルか低レベルかに
より、補正データの過不足を判定して、補正データを補
正し、つまり補正用アナログ出力回路から出力される補
正アナログ量を補正する。In this sampled and held state, for example, to perform offset calibration, the control section outputs data that makes the output of the DA converter zero, and the correction analog output circuit supplies a correction analog signal to the DA converter. If necessary, the error signal at that time is integrated for a predetermined period of time using a comparator, and compared with a reference voltage (OV in this example). Depending on whether the output is high level or low level, it is determined whether the correction data is excessive or insufficient. The correction data is corrected, that is, the correction analog amount output from the correction analog output circuit is corrected.
標本化保持回路を用いて、出力を周期的に標本化保持し
て、その間に前述した校正動作を行えば、ＤＡ変換動作
を行いながら、オフセントのドリフト補正などを自動的
に行うことができる。By periodically sampling and holding the output using a sampling and holding circuit and performing the above-described calibration operation during this period, it is possible to automatically perform offset drift correction and the like while performing the DA conversion operation.
また前記例のように比較器で誤差分を積分拡大する場合
は高分解能の校正を行うことを比較的簡単な部品で行う
ことができる。Furthermore, when the comparator integrates and expands the error as in the above example, high-resolution calibration can be performed using relatively simple parts.
「実施例」
第１図はこの発明の実施例を示す、ＤＡ変換器１１は入
力デジタルデータに応じて複数の定電流Ｒ１８が選択的
に出力され、その定を流が演算増幅器よりなる加算増幅
２ｉｉ２１にて電流加算され、その加算信号は電圧とし
て出力される。このＤＡ変換器１１の出力は標本化保持
回路２２により（本化保持され、その出力は出力端子１
３にＤＡ変換出力として出力される。変換すべきデジタ
ルデータはマイクロコンピュータよりなる制御部１４か
らＤＡ変換器１１へ供給される。なお、ＤＡ変換器１１
としては抵抗回路網を有する電流出力形のものを用いて
もよい。"Embodiment" FIG. 1 shows an embodiment of the present invention.A DA converter 11 selectively outputs a plurality of constant currents R18 according to input digital data, and the constant current R18 is a summing amplifier formed by an operational amplifier. The currents are added in step 2ii21, and the added signal is output as a voltage. The output of this DA converter 11 is held by the sampling and holding circuit 22, and its output is sent to the output terminal 1.
3 as a DA conversion output. Digital data to be converted is supplied to the DA converter 11 from a control section 14 consisting of a microcomputer. Note that the DA converter 11
Alternatively, a current output type having a resistor network may be used.
この実施例ではＤＡ変喚Ｈ１ｌの出力端子２３に補正用
アナログ出力回路として補正用標本化保持回路２４が接
続され、その標本化保持出力は抵抗器２５を通じて電流
に変換されて加算増幅器２１へ補正信号として供給され
る。In this embodiment, a correction sampling and holding circuit 24 is connected to the output terminal 23 of the DA converter H1l as a correction analog output circuit, and the sampling and holding circuit 24 is converted into a current through a resistor 25 and sent to the summing amplifier 21 for correction. Supplied as a signal.
抵抗器２５の抵抗値Ｒ２により調整幅、校正の分解能が
決定される。The adjustment width and calibration resolution are determined by the resistance value R2 of the resistor 25.
更にＤＡ変換器１１の出力端子２３に比較器２６が接続
され、比較器２６はこの例ではその入力を積分すると共
に、端子２７の基準電圧Ｖｒと比較する。その比較標準
他制？１部１４へ供給される。Further, a comparator 26 is connected to the output terminal 23 of the DA converter 11, and in this example, the comparator 26 integrates its input and compares it with a reference voltage Vr at a terminal 27. That comparative standard other system? 1 part 14.
この積分は必ずしも行わな（でもよい。This integration is not necessarily (or is not) necessary.
この誤差補正回路付ＤＡ変換器の動作は（イ）初期校正
と、（ロ）自動校正とがある。The operations of this DA converter with error correction circuit include (a) initial calibration and (b) automatic calibration.
（イ）初期校正動作（オフセット又は利得調整）。(b) Initial calibration operation (offset or gain adjustment).
ＤＡ変換器１１のオフセント電圧を打消す、補正用標本
化保持回路２４の出力データを求め、そのデータを制御
部１４内のメモリに記憶する。The output data of the correction sampling holding circuit 24 that cancels the offset voltage of the DA converter 11 is obtained, and the data is stored in the memory within the control unit 14.
この動作は電源投入時に行ない、制御部１４内のＲＡＭ
にそのデータを記憶させるか、もしくは工場出荷時に行
ないＲＯＭにそのデータを記憶させる。This operation is performed when the power is turned on, and the RAM in the control unit 14
The data is stored in the ROM, or the data is stored in the ROM at the time of factory shipment.
（ロ）自動校正動作（オフセット又は利得ドリフト打消
）
（イ）の初期校正動作で求めたデータを補正用標本化保
持回路２４に定期的に出力し、ＤＡ変換器１１の出力を
定期的に基準電圧■ｒ、例えば０■と比較しその結果を
見てずれがあれば補正用標本化保持回路２４の出力デー
タ、つまり補正データを変化させる。これにより、オフ
セットドリフトを打消す。(b) Automatic calibration operation (offset or gain drift cancellation) The data obtained in the initial calibration operation of (a) is periodically output to the correction sampling holding circuit 24, and the output of the DA converter 11 is periodically referenced. The voltage ■r, for example, 0■ is compared with the result, and if there is a deviation, the output data of the correction sampling holding circuit 24, that is, the correction data is changed. This cancels offset drift.
（イ）及び（ロ）の動作によりＤＡ変換器１１の出力電
圧を常に基準電圧Ｖ「と等しくする。By the operations (a) and (b), the output voltage of the DA converter 11 is always made equal to the reference voltage V'.
全体の動作を説明する前に比較器２６の具体例を第２回
を参照して説明する。比較器２６の分解能はＤＡ変換器
１１の分解能より、更に８〜４倍高いことが必要である
。このような高分解を第２図の比較器２６は実現してい
る。入力端子３１は抵抗器３２、半４体スイッチ３３を
通じて演算増幅器３４の反転入力側に接続され、演算増
幅器３４の非反転入力側は基準電圧端子２７に接続され
、出力側と反転入力側との間に積分用コンデンサ３５、
また逆並列のダイオード３６．３７が接続されている。Before explaining the overall operation, a specific example of the comparator 26 will be explained with reference to the second part. The resolution of the comparator 26 needs to be 8 to 4 times higher than the resolution of the DA converter 11. The comparator 26 in FIG. 2 achieves such high resolution. The input terminal 31 is connected to the inverting input side of an operational amplifier 34 through a resistor 32 and a half-quad switch 33, and the non-inverting input side of the operational amplifier 34 is connected to the reference voltage terminal 27, and the output side and the inverting input side are connected to each other. An integrating capacitor 35 between
Antiparallel diodes 36 and 37 are also connected.
演算増幅器３４の出力側は演算増幅器３８の非反転入力
側に接続され、演算増幅器３８の出力側は抵抗器３９を
通じて演算増幅器４１の反転入力側に接続される。演算
増幅器３８の出力側は抵抗器４２．４３を通じて端子２
７に接続され、抵抗器４２．４３の接続点は演算増幅器
３８の反転入力例に接続される。演算増幅器３４．４１
の各反転入力側間に半導体スイッチ４４が接続されてい
る。The output side of operational amplifier 34 is connected to the non-inverting input side of operational amplifier 38 , and the output side of operational amplifier 38 is connected to the inverting input side of operational amplifier 41 through resistor 39 . The output side of operational amplifier 38 is connected to terminal 2 through resistors 42 and 43.
7 and the connection point of the resistors 42, 43 is connected to the inverting input of the operational amplifier 38. operational amplifier 34.41
A semiconductor switch 44 is connected between each inverting input side of the .
ダイオード３６．３７は演算増幅器３４よりなる積分器
の飽和防止回路である。第２図において、まずスイッチ
３３をＯＦＦ 、スイッチ４４をＯＮにして演算増幅器
３４．３８の入出力側を接続した閉ループを作り、コン
デンサ３５の電荷を放電すると共に、演算増幅器３４．
３８のオフセント電圧＋！１１．６２を打消し、いわゆ
る自動ゼロ動作とする。The diodes 36 and 37 are a saturation prevention circuit for the integrator made up of the operational amplifier 34. In FIG. 2, first, switch 33 is turned off and switch 44 is turned on to create a closed loop connecting the input and output sides of operational amplifiers 34.
38 off-cent voltages +! 11.62 is canceled, resulting in a so-called automatic zero operation.
この動作は下記のように解析される。This behavior is analyzed as follows.
演算増幅器３４．３８の各利得をＡ、寡、Ａ、３（Ａｏ
ｇ） １、Ａｓ５）１）とし、演算増幅器３４゜３８の
各入力電圧をｖｌ＋ ｖｔ 、演算増幅器３８のの出力
電圧をＶ、とすると、自動ゼロ動作状態では、
ｙ ｚ −（Ｖ １ ＋ ｅ ｌ ） Ａ ＠ ”Ｖ
ｓ ＝（Ｖｔ ”ｅｘ）Ａ＠ｓ
ｖｌ ｗｍｖ３
Ｖｌ ｘ−（ｖｌ ＋ ｅ＋）ＡｏｚＡ＊ｓ＋
ｅｚＡｏ３６ ＋Ａａ＊Ａｅｓ＋ ｅ ｔＡｏｓ
となり、演算増幅器３４．３８のオフセットｅＩｎｅｚ
は互に打消される。抵抗器３９は自動ゼロ動作の系の安
定を計る為のものである。The gains of operational amplifier 34.38 are A, A, A, 3 (Ao
g) 1, As5) 1), each input voltage of the operational amplifier 34゜38 is vl + vt, and the output voltage of the operational amplifier 38 is V, then in the automatic zero operation state, y z - (V 1 + e l ) A @ ”V
s = (Vt ”ex)A@s vl wmv3 Vl x-(vl + e+)AozA*s+
ezAo36 +Aa*Aes+ e tAos, and the offset eInez of the operational amplifier 34.38
cancel each other. The resistor 39 is used to stabilize the automatic zero operation system.
次にスイッチ４４をＯＦＦ、スイッチ３３をＯＮすると
、積分器３４のコンデンサ３５には抵抗器３２を通して
第１図中のＤＡ変換器１１の出力電圧が積分される。Next, when the switch 44 is turned off and the switch 33 is turned on, the output voltage of the DA converter 11 in FIG. 1 is integrated into the capacitor 35 of the integrator 34 through the resistor 32.
この積分時間を一定にして、その結果を４ｔ４Ａ電圧■
「と比較判別する事により比較器２６として使用される
。この積分時間は長ければ長いほど比較２３２６の分解
能は上がる。Keeping this integration time constant, the result is 4t4A voltage■
It is used as a comparator 26 by comparing and discriminating with ".The longer this integration time is, the higher the resolution of the comparison 2326 is.
初期校正動作中は、標本化保持回路２２を使用しないの
で、長時間にわたって積分できるが、自動校正動作では
標本化保持回路２２を使用している為、積分時間は標本
化保持回路２２が保持状態の時のみ積分による自動校正
を一定時間間陥で行なう。During the initial calibration operation, the sampling and holding circuit 22 is not used, so integration can be carried out over a long period of time.However, since the sampling and holding circuit 22 is used during the automatic calibration operation, the integration time is determined by the sampling and holding circuit 22 being in the holding state. Automatic calibration by integration is performed for a certain period of time only when .
第３図及び第４図に初期校正動作中と、自動校正動作中
のスイッチ３３，４４、各電圧Ｖｇ、Ｖ３゜ｖ４の動作
波形例をそれぞれ示す。FIGS. 3 and 4 show examples of operating waveforms of the switches 33 and 44 and the voltages Vg and V3°v4 during the initial calibration operation and during the automatic calibration operation, respectively.
第４図に示すように自動校正動作では積分動作はスイッ
チ３３がＯＮ、スイッチ４４がＯＦＦの間、間歇的に行
われる。全体の積分時間長は必要とする分解能によって
決定される。第４図における積分時間の合計値は第３図
中の積分時間と等しくされである。As shown in FIG. 4, in the automatic calibration operation, the integration operation is performed intermittently while the switch 33 is on and the switch 44 is off. The total integration time length is determined by the required resolution. The total value of the integration times in FIG. 4 is equal to the integration time in FIG.
次に初期校正動作を第５図及び第６図を参照して説明す
る。まず最初の補正データとして最上位ビットが”ｌ”
で以下最下位ビットまで“０“に相当する電圧をＤＡ変
換器１１の出力端子２３に発生させる（ステップ■）、
ＤＡ変換器１１の出力が正、負、正のみ、負のみの何れ
の場合も最初は最上位ビットのみを“１”とする０次に
標本化保持回路２４に対し標本化保持制御信号を与える
（ステップ■）、この回路２４は次に標本化保持制御信
号Ｓが与えられるまでその標本値を保持する（Ｈで示す
）。Next, the initial calibration operation will be explained with reference to FIGS. 5 and 6. First, the most significant bit is “l” as the first correction data.
Then, a voltage corresponding to "0" is generated at the output terminal 23 of the DA converter 11 up to the least significant bit (step ■),
Regardless of whether the output of the DA converter 11 is positive, negative, only positive, or only negative, a sampling and holding control signal is initially given to the zero-order sampling and holding circuit 24, which sets only the most significant bit to "1". (Step ■), this circuit 24 holds the sampled value (indicated by H) until the next sampling holding control signal S is applied.
端子２３にゼロ電圧を発生させる予め決められたデータ
を制御部１４から出力する（ステップ■）。Predetermined data for generating zero voltage at the terminal 23 is output from the control unit 14 (step 2).
一定時間積分する（ステップ■）、この結果、回路２４
から出力されている補正データとの誤差分が積分拡大さ
れる。比較器２６の出力ＶＣが高レベル“Ｈ”かを判定
する（ステップ■）、Ｖｃが高レベルでない場合は、現
在の補正データが不足していると判定してその最下位の
“１”より更に１ビツト下位を”１′にする（ステップ
■）、その後自動ゼロ状態にする、つまりスイッチ４４
をオンにする（ステップ■）０次に標本化保持回路２４
へ出力する電圧ｖａ、つまり補正データを発生させる（
ステップ■）、最下位ビットまで°１”を立てたかを調
べ（ステップ０）、その処理が柊っていなければステッ
プ■へ戻り、以下同様の処理を行う。Integrate for a certain period of time (step ■), as a result, the circuit 24
The error with the correction data outputted from is integrated and expanded. Determine whether the output VC of the comparator 26 is at a high level "H" (step ■). If Vc is not at a high level, it is determined that the current correction data is insufficient, and the lowest level "1" is used. Further, set the lower 1 bit to "1" (step ■), then set it to automatic zero state, that is, switch 44
(Step ■) 0th order sampling holding circuit 24
Generates the voltage va to be output to, that is, the correction data (
Step 2), it is checked whether the least significant bit is set to 1'' (step 0), and if the process is not completed, the process returns to step 2, and the same process is performed thereafter.
この際にステップ■でＶｃの出力を調べた際に、Ｖｃが
“１（”であれば、ステップ■に移り、補正データが大
き過ぎたと判定して、その時の補正データ中のそれまで
に“１”を立てた最下位ビットを“０”にし、その１つ
下のビットを“１″にしてステップ■に移る。以下同様
の処理を行うが、この処理は逐次比較形のＡＤ変換器と
同じ動作であり、最終分解能まで処理を終了した時の標
本化保持回路２４へ出力するデータ、つまり補正データ
が、このＤＡ変換器１１のオフセット電圧に相当する。At this time, when checking the output of Vc in step (2), if Vc is "1 ("), the process moves to step (2), and it is determined that the correction data is too large. The least significant bit that is set to 1 is set to 0, and the bit below it is set to 1, and the process moves to step ①. The same operation is performed, and the data output to the sampling and holding circuit 24 when the processing is completed to the final resolution, that is, the correction data, corresponds to the offset voltage of the DA converter 11.
なお第５図中の↑印■はステップ■で制御部１４が比較
器２６の出力を見て標本化保持回路２４へ出力するデー
タを変化させるタイミングを示す。Note that the ↑ mark ■ in FIG. 5 indicates the timing at which the control section 14 changes the data output to the sampling holding circuit 24 by looking at the output of the comparator 26 in step ■.
次に自動校正、つまりデジタルアナログ変換動作を行い
ながら校正処理を行う場合の動作を第７図及び第８図を
参照して説明する。まずｎの値を０にする（ステップ■
）、次に標本化保持回路２２へ入力データを出力し、そ
の時の出力端子２３の値Ｖａを標本化保持回路２２に標
本化保持する（ステップ■）、これは校正動作と無関係
で、通常のＤＡ変換動作である。Next, the automatic calibration, that is, the operation when the calibration process is performed while performing the digital-to-analog conversion operation will be explained with reference to FIGS. 7 and 8. First, set the value of n to 0 (step ■
), the input data is then output to the sampling holding circuit 22, and the value Va of the output terminal 23 at that time is sampled and held in the sampling holding circuit 22 (step ■). This is unrelated to the calibration operation and is a normal operation. This is a DA conversion operation.
次に標本化保持回路２４へ出力するデータを発生し、つ
まりオフセントを補償する電圧を発生させ、その時のＶ
ａを標本化保持回路２４に標本化保持する（ステップ■
）、その後出力端子２３の電圧ＶａがＯ■になるデータ
を発生させ、スイッチ３３を一定時間オンにして積分動
作を行わせ、つまり誤差分を積分する（ステップ■）。Next, it generates data to be output to the sampling and holding circuit 24, that is, generates a voltage that compensates for the offset, and
a is sampled and held in the sampling holding circuit 24 (step
), then data is generated such that the voltage Va at the output terminal 23 becomes O■, and the switch 33 is turned on for a certain period of time to perform an integration operation, that is, the error is integrated (step ■).
ｎがｍになったかを羽べ（ステップ■）、ｍになってい
なければｎを←ｌして（ステップ■）ステップ■へ戻り
、本来のＤＡ変換出力の発生と、校正のための処理とを
行う。このことを繰返して、比較器２６において誤差分
が加算拡大される。Check whether n has become m (step ■), and if it has not become m, change n to ← (step ■) and return to step ■ to generate the original DA conversion output and process for calibration. I do. By repeating this process, the comparator 26 adds and expands the error amount.
ステップ■でｎがｍになると、ステップ■に移り、比較
器２６の出力Ｖｃが“Ｈ”かを調べる。When n becomes m in step (2), the process moves to step (2) to check whether the output Vc of the comparator 26 is "H".
これが“■”の場合は補正し過ぎと判定してステップ■
へ移り、標本化保持回路２４へ出力するデータ、つまり
補正用データから“１１を引き、自動ゼロ状態にする（
ステップ■）、つまりスイッチ４４をオンにしてステッ
プ■に戻る。If this is “■”, it is determined that the correction is too much and step ■
Then, subtract "11" from the data output to the sampling holding circuit 24, that is, the correction data, and set it to the automatic zero state (
In step ■), the switch 44 is turned on and the process returns to step ■.
以下同様に本来のＤＡ変換動作と、校正動作とを交互に
行う。ステップ■でＶｃが１１°でない場合は、補正不
足と判定してステップ［相］へ移り、標本化保持回路２
４への出力データ、つまり補正データに“１”を加えて
ステップ■へ移る。Thereafter, the original DA conversion operation and the calibration operation are similarly performed alternately. If Vc is not 11° in step ■, it is determined that the correction is insufficient and the process moves to step [phase], where the sampling holding circuit 2
"1" is added to the output data to 4, that is, the correction data, and the process moves to step (2).
この例ではスイッチ４４をオンにすることをｍ回行うご
とに↑のタイミングで比較２Ｓ２６の出力Ｖｃを調べ、
つまり誤差分を加算拡大し、その状態に応じて標本化保
持回路２４へ出力するデータ、つまり補正データを修正
し、従って通常動作におけるＤＡ変換器１１の出力に対
し、標本化保持回路２４の出力を加えて補正するがその
補正■を周期的に修正することになる。In this example, every time the switch 44 is turned on m times, the output Vc of the comparison 2S26 is checked at the timing ↑.
In other words, the error is added and expanded, and the data to be output to the sampling and holding circuit 24, that is, the correction data, is corrected according to the state. Therefore, the output of the sampling and holding circuit 24 is However, the correction (■) will be periodically corrected.
このようにして初期校正、自動校正の何れの場合におけ
るオフセントの自動補正を行うことができるが、利得を
自動校正するには次のようにすればよい。すなわち第９
図に第１図と対応する部分に同一符号を付けて示すよう
に、ＤＡ変換器１１として゛、外部に基準電圧源を接続
することができ、かつ利得調整端子をもつものが用いら
れ、ＤＡ変換器１１のフルスケール値に近い基準電圧Ｖ
ｒを比較器２６の端子２７に印加する。ＤＡ変換器１１
にフルスケールの値を入力し、その時ＯＤＡ変換器１１
の出力電圧Ｖａと基準電圧Ｖ「と比較することによりオ
フセット校正の場合と同様に自動的に校正することがで
きる。ＶａがＶｒと一敗するように標本化保持回路２４
の出力（つまり入力データ）を調整し、その出力をＤＡ
変換器１１へ基準電圧として供給するか、利得を制御す
る。In this way, automatic correction of offset can be performed in either case of initial calibration or automatic calibration, but automatic calibration of gain can be performed as follows. That is, the ninth
As shown in the figure by assigning the same reference numerals to parts corresponding to those in FIG. 1, the DA converter 11 is one that can connect an external reference voltage source and has a gain adjustment terminal. Reference voltage V close to the full scale value of converter 11
r is applied to terminal 27 of comparator 26. DA converter 11
Input the full scale value into the ODA converter 11.
By comparing the output voltage Va and the reference voltage V, automatic calibration can be performed in the same way as in the case of offset calibration.
Adjust the output (i.e. input data) of the DA
It is supplied to the converter 11 as a reference voltage or its gain is controlled.
標本化保持回路２４を省略して第１Ｏ図に示すように補
正用アナログ出力回路として補正用ＡＤ変換器１６を設
け、このＡＤ変換器１６の人力データを、比較器２６の
出力の状態に応じて制御部１４が制御することにより、
前述と同様に校正することができる。The sampling holding circuit 24 is omitted and a correction AD converter 16 is provided as a correction analog output circuit as shown in FIG. By controlling the control unit 14,
It can be calibrated in the same way as described above.
「発明の効果」
以上述べたようにこの発明によれば、標本化保持回路２
２を用いてＤＡ変換出力を標本が保持して出力している
ため、ＤＡ変換動作においてもオフセント、利得の校正
、それらのドリフトの補正も自動的に行わせることがで
き、ＤＡ変換器を有効に利用でき、かつ、長時間ｉ！！
！続してＤＡ変換器を用いる場合は、その使用始めに対
しオフセントや利得にドリフトが生じ易いが、ＤＡ変換
動作を中止することなく自動的にその補償が行われる。"Effects of the Invention" As described above, according to the present invention, the sampling holding circuit 2
Since the sample holds and outputs the DA conversion output using 2, offset, gain calibration, and drift correction can be automatically performed during DA conversion operation, making the DA converter effective. i! !
! When a DA converter is subsequently used, offset or gain drift tends to occur with respect to the beginning of use, but this is automatically compensated for without stopping the DA conversion operation.
また前述したように比較器２６に積分機能を設ける場合
は、ＤＡ変換器１１のオフセット、利得の３Ｊｉｉ整及
びオフセットドリフト、ゲインドリフトの補正を、ＤＡ
変換器１１の分解能以上の精度で自動的に行なう事が出
来る。Further, as described above, when the comparator 26 is provided with an integration function, the offset and gain of the DA converter 11 are adjusted, and the offset drift and gain drift are corrected by the DA converter 11.
This can be done automatically with an accuracy higher than the resolution of the converter 11.
また、自動オフセント校正によって、第１図の演算増幅
器１９のオフセットドリフトに起因する直線性誤差も補
正する事が出来る。Further, the automatic offset calibration can also correct linearity errors caused by offset drift of the operational amplifier 19 shown in FIG.
従来の校正に比べ、校正動作中も、ＤＡ変換器１１の出
力を他に使用でき、前記例のように積分を行う場合は、
補正用にあまり高精度な回路部品は必要としない、など
の特徴がある。つまり前記実施例の場合は積分作用をも
つ比較器２６を用い、小さいオフセットなどの誤差成分
を積分して拡大しているため、高精度のＡＤ変換器や、
部品を必要とすることなく、高い精度の校正を行うこと
ができる。Compared to conventional calibration, the output of the DA converter 11 can be used for other purposes even during the calibration operation, and when performing integration as in the example above,
It has features such as not requiring very high precision circuit components for correction. In other words, in the case of the embodiment described above, the comparator 26 with an integral function is used to integrate and expand error components such as small offsets, so that a high-precision AD converter,
Highly accurate calibration can be performed without requiring any parts.
第１図はこの発明による誤差補正回路付ＤＡ変換器、第
２図は第１図中の比較器２６の具体例を示す接続図、第
３図は初期校正動作の例を示すタイムチャート、第４図
は自動校正動作の例を示すタイムチャート、第５図は初
期校正動作時の各部の動作例を示すタイムチャート、第
６図は第５図の動作を示す流れ図、第７図は自動校正動
作時の各部の動作例を示すタイムチャート、第８図は第
７図の動作を示す流れ図、第９図はこの発明を利得校正
に適用した例を示すブロック図、第１０図は補正用アナ
ログ出力回路として補正用ＤＡ変換器を用いたこの発明
の例を示すブロック図、第１１図は従来の誤差補正回路
付ＤＡ変換器を示すブロック図である。FIG. 1 is a DA converter with an error correction circuit according to the present invention, FIG. 2 is a connection diagram showing a specific example of the comparator 26 in FIG. 1, FIG. 3 is a time chart showing an example of an initial calibration operation, and FIG. Figure 4 is a time chart showing an example of automatic calibration operation, Figure 5 is a time chart showing an example of the operation of each part during initial calibration operation, Figure 6 is a flowchart showing the operation of Figure 5, and Figure 7 is automatic calibration. A time chart showing an example of the operation of each part during operation, Fig. 8 is a flowchart showing the operation of Fig. 7, Fig. 9 is a block diagram showing an example of applying the present invention to gain calibration, and Fig. 10 is a correction analog FIG. 11 is a block diagram showing an example of the present invention using a correction DA converter as an output circuit, and FIG. 11 is a block diagram showing a conventional DA converter with an error correction circuit.
Claims (1)
変換器と、 そのＤＡ変換器の出力を保持する保持回路と、補正用ア
ナログ信号を上記ＤＡ変換器に供給して補正する補正用
アナログ出力回路と、 上記ＤＡ変換器の出力を基準電圧と比較する比較器と、 上記保持回路に出力すべき変換出力を保持させ、その状
態において上記ＤＡ変換器より誤差信号を発生させて上
記比較器へ供給し、かつ補正用アナログ出力回路より補
正アナログ信号を出力する制御部とを具備する誤差補正
回路付ＤＡ変換器。(1) DA that converts input digital signals to analog signals
a converter, a holding circuit that holds the output of the DA converter, a correction analog output circuit that supplies a correction analog signal to the DA converter for correction, and compares the output of the DA converter with a reference voltage. a comparator that causes the holding circuit to hold the conversion output to be output, and in that state, generates an error signal from the DA converter and supplies it to the comparator, and outputs a correction analog signal from the correction analog output circuit. A DA converter with an error correction circuit, which includes an output control section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268323A JPH0771001B2 (en) | 1986-11-10 | 1986-11-10 | DA converter with error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268323A JPH0771001B2 (en) | 1986-11-10 | 1986-11-10 | DA converter with error correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63121320A true JPS63121320A (en) | 1988-05-25 |
| JPH0771001B2 JPH0771001B2 (en) | 1995-07-31 |
Family
ID=17456942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268323A Expired - Lifetime JPH0771001B2 (en) | 1986-11-10 | 1986-11-10 | DA converter with error correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771001B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153592A (en) * | 1991-04-30 | 1992-10-06 | Texas Instruments Incorporated | 16 bit error-correcting digital-to-analog converter |
| US5894280A (en) * | 1997-02-05 | 1999-04-13 | Vlsi Technology, Inc. | Digital to analog converter offset autocalibration system in a digital synthesizer integrated circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101985675B1 (en) * | 2018-10-18 | 2019-06-04 | 한국철도기술연구원 | Apparatus for compensating input signal of digital analog converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150133U (en) * | 1980-04-11 | 1981-11-11 | ||
| JPS59153321A (en) * | 1983-02-21 | 1984-09-01 | Nec Corp | Digital-analog converter |
-
1986
- 1986-11-10 JP JP61268323A patent/JPH0771001B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150133U (en) * | 1980-04-11 | 1981-11-11 | ||
| JPS59153321A (en) * | 1983-02-21 | 1984-09-01 | Nec Corp | Digital-analog converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153592A (en) * | 1991-04-30 | 1992-10-06 | Texas Instruments Incorporated | 16 bit error-correcting digital-to-analog converter |
| US5894280A (en) * | 1997-02-05 | 1999-04-13 | Vlsi Technology, Inc. | Digital to analog converter offset autocalibration system in a digital synthesizer integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0771001B2 (en) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5121119A (en) | Analog-to-digital conversion method and system with correction of analog gain and offset | |
| JPH0254623A (en) | Multistage analog/digital converter | |
| JPH0454408B2 (en) | ||
| JPH05175762A (en) | Gain adjustment circuit for operational amplifier | |
| US11057041B1 (en) | Self-calibrating single slope analog-to-digital converter | |
| JPS63121320A (en) | Da converter with error correcting circuit | |
| JPH0755588A (en) | Temperature detector | |
| JP2000151409A (en) | A/d converter and regulator for grade amplifier | |
| JPH1065542A (en) | A/d converter circuit | |
| JP3403127B2 (en) | A / D conversion circuit | |
| JP3311182B2 (en) | High-speed high-precision AD converter | |
| JPH0449780A (en) | Video signal clamping circuit | |
| JPH066218A (en) | A/d converter with temperature compensating function | |
| US4535318A (en) | Calibration apparatus for systems such as analog to digital converters | |
| US11038517B1 (en) | Multiplying digital-to-analog converter (MDAC) with nonlinear calibration | |
| JPH0547006B2 (en) | ||
| JPS59207732A (en) | Two step type ad converter | |
| JP3097346B2 (en) | Analog-to-digital converter | |
| KR100211057B1 (en) | Temperature compensating circuit for satellite repeater | |
| CN113849032B (en) | Offset voltage correction circuit, integrated circuit, system and method | |
| JPS6041311A (en) | Amplifier device with automatic correcting function | |
| JPH06204870A (en) | Digital/analog converter with automatic correcting function | |
| JP2004320553A (en) | Compensating circuit | |
| JPH08330958A (en) | Analog output board and method for conversion table generation | |
| JPH09148931A (en) | Correction circuit for d/a converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |