JP2001308182A - Method for forming contact with chromium film - Google Patents
Method for forming contact with chromium filmInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｃｒ膜とのコンタ
クトの形成方法に関し、更に詳細には、Ｃｒ膜と導電性
コンタクトとの間の電気抵抗を低減させるようにした、
Ｃｒ膜とのコンタクトの形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact with a Cr film, and more particularly, to a method for reducing the electric resistance between a Cr film and a conductive contact.
The present invention relates to a method for forming a contact with a Cr film.
【０００２】[0002]
【従来の技術】半導体装置の製造、特に液晶表示装置の
製造では、ＳｉＯ2 膜、ＳｉＮX 膜等の絶縁膜で覆われ
たＣｒ配線にコンタクトを形成することが多い。コンタ
クトを形成する際には、従来、ＣＦ系ガス、例えばＣＦ
4 ガスをエッチングガスとするドライエッチング法、例
えばＲＩＥ（反応性イオンエッチング）法によって、コ
ンタクトホールの開口パターンを有するエッチングマス
クを介して、Ｃｒ配線を覆う絶縁膜をエッチングし、絶
縁膜を貫通してＣｒ配線を露出させるコンタクトホール
を開口している。例えば、特開平６−２０２１５３号公
報には、液晶表示装置の液晶パネルとして使用される逆
スタガード型アクティブマトリックス基板を作製する
際、パッシベーション膜、或いはパッシベーション膜と
ゲート絶縁膜を開口して各電極に接続するコンタクトの
形成方法が開示されている。2. Description of the Related Art In the manufacture of semiconductor devices, particularly in the manufacture of liquid crystal display devices, contacts are often formed on Cr wirings covered with insulating films such as SiO 2 films and SiN X films. Conventionally, when forming a contact, a CF-based gas such as CF
The insulating film covering the Cr wiring is etched by a dry etching method using a 4 gas as an etching gas, for example, an RIE (reactive ion etching) method through an etching mask having a contact hole opening pattern, and penetrates the insulating film. Thus, a contact hole for exposing the Cr wiring is opened. For example, JP-A-6-202153 discloses that when a reverse staggered active matrix substrate used as a liquid crystal panel of a liquid crystal display device is manufactured, a passivation film, or a passivation film and a gate insulating film are opened and each electrode is formed. A method for forming a connecting contact is disclosed.
【０００３】ここで、図５から図７を参照して、特開平
６−２０２１５３号公報に記載された、逆スタガード型
アクティブマトリックス基板を作製する際の各電極との
コンタクトの従来の形成方法を説明する。図５（ａ）か
ら（ｄ）は、それぞれ、コンタクトホールを開口する直
前の、逆スタガード型アクティブマトリックス基板のド
レイン端子部、ＴＦＴ部、画素部、及びゲート端子部の
構成を示す断面図である。図６（ａ）から（ｄ）は、そ
れぞれ、コンタクトホールを開口した段階での、ドレイ
ン端子部、ＴＦＴ部、画素部、及びゲート端子部の構成
を示す断面図である。図７（ａ）から（ｄ）は、それぞ
れ、コンタクトを形成した段階での、ドレイン端子部、
ＴＦＴ部、画素部、及びゲート端子部の構成を示す断面
図である。Here, with reference to FIGS. 5 to 7, a conventional method for forming a contact with each electrode when manufacturing an inverted staggered type active matrix substrate described in Japanese Patent Application Laid-Open No. 6-202153 will be described. explain. FIGS. 5A to 5D are cross-sectional views showing the configuration of the drain terminal portion, the TFT portion, the pixel portion, and the gate terminal portion of the inverted staggered active matrix substrate immediately before opening the contact hole, respectively. . FIGS. 6A to 6D are cross-sectional views showing the configurations of the drain terminal portion, the TFT portion, the pixel portion, and the gate terminal portion when the contact holes are opened. FIGS. 7A to 7D respectively show a drain terminal portion at the stage when a contact is formed,
It is sectional drawing which shows the structure of a TFT part, a pixel part, and a gate terminal part.
【０００４】図５から図７にそれぞれ示す、ドレイン端
子部７２、ＴＦＴ部７４、画素部７６、及びゲート端子
部７８は、逆スタガード型アクティブマトリックス基板
を構成する主要部である。ドレイン端子部７２は、アク
ティブマトリックス基板のドレインバス線とゲートバス
線との間でスイッチング素子として機能する各ＴＦＴ
（薄膜トランジスタ）のドレイン電極と接続するドレイ
ンバス線を外部制御回路に接続する端子である。画素部
７６は液晶を駆動させる駆動部であって、付加容量素子
と画素電極とを備えている。ゲート端子部７８は、各Ｔ
ＦＴのゲート電極と接続するゲートバス線を外部制御回
路に接続する端子である。The drain terminal section 72, the TFT section 74, the pixel section 76, and the gate terminal section 78 shown in FIGS. 5 to 7, respectively, are main parts constituting an inverted staggered active matrix substrate. The drain terminal 72 is provided with each TFT functioning as a switching element between the drain bus line and the gate bus line of the active matrix substrate.
This is a terminal for connecting a drain bus line connected to the drain electrode of the (thin film transistor) to an external control circuit. The pixel unit 76 is a driving unit that drives liquid crystal, and includes an additional capacitance element and a pixel electrode. The gate terminal 78 is connected to each T
A terminal for connecting a gate bus line connected to the gate electrode of the FT to an external control circuit.
【０００５】ドレイン端子部７２には、図５（ａ）に示
すように、絶縁膜８２及びｉ型ａ−Ｓｉ層８４を介して
透明絶縁性基板８０上に下部電極として形成されたｎ+
型ａ−Ｓｉ層８６及びＣｒ膜８８の積層膜と、積層膜上
に成膜されたパッシベーション膜９０を形成する。As shown in FIG. 5A, an n + formed on a transparent insulating substrate 80 as a lower electrode via an insulating film 82 and an i-type a-Si layer 84 is formed on a drain terminal portion 72.
A laminated film of the mold a-Si layer 86 and the Cr film 88 and a passivation film 90 formed on the laminated film are formed.
【０００６】ＴＦＴ部７４には、図５（ｂ）に示すよう
に、透明絶縁性基板８０上に形成されたＣｒ膜からなる
ゲート電極９２と、ゲート絶縁膜８２ａを介してゲート
電極９２上に順次形成されたａ−Ｓｉ活性層８４ａ及び
チャネル保護膜９４とを形成する。また、ＴＦＴ部７４
には、チャネル保護膜９４の両側の相対した位置には、
ｎ + 型ａ−Ｓｉ接合層８６ａ、８６ｂを介してそれぞれ
ａ−Ｓｉ活性層８４ａに接続する、Ｃｒ膜からなるソー
ス電極９６ａ及びドレイン電極９６ｂを形成する。ソー
ス電極９６ａ及びドレイン電極９６ｂ上、並びにソース
電極９６ａとドレイン電極９６ｂとの間のチャネル保護
膜９４上には、パッシベーション膜９０が成膜されてい
る。[0006] As shown in FIG.
A Cr film formed on the transparent insulating substrate 80
A gate electrode 92 and a gate insulating film 82a;
An a-Si active layer 84a sequentially formed on the electrode 92;
A channel protection film 94 is formed. Also, the TFT section 74
In the opposite positions on both sides of the channel protective film 94,
n +Via the mold a-Si bonding layers 86a and 86b, respectively.
A saw made of a Cr film and connected to the a-Si active layer 84a
The source electrode 96a and the drain electrode 96b are formed. Saw
On the source electrode 96a and the drain electrode 96b and the source
Channel protection between electrode 96a and drain electrode 96b
On the film 94, a passivation film 90 is formed.
You.
【０００７】画素部７６の付加容量素子領域は、図５
（ｃ）に示すように、透明絶縁性基板８０上に形成され
たＣｒ膜からなる下部電極９８と、下部電極９８上に形
成され、絶縁膜８２及びｉ型ａ−Ｓｉ層８４からなる誘
電体膜と、ｎ+ 型ａ−Ｓｉ層８６及びＣｒ膜８８からな
る上部電極とを備えている。画素部７６の画素電極領域
は、同じく、図５（ｃ）に示すように、絶縁膜８２を介
して透明絶縁性基板８０上に形成された、ａ−Ｓｉ活性
層８４ａ、ｎ+ 型ａ−Ｓｉ層８６、及びＣｒ膜８８から
なる積層膜を有する。画素電極領域の横には、Ｃｒ膜か
らなるゲートバス線１００が透明絶縁性基板８０上に形
成されている。また、画素部７６の全面にわたり、パッ
シベーション膜９０が成膜されている。The additional capacitance element region of the pixel section 76 is shown in FIG.
As shown in (c), a lower electrode 98 made of a Cr film formed on a transparent insulating substrate 80 and a dielectric made of an insulating film 82 and an i-type a-Si layer 84 formed on the lower electrode 98 And a top electrode composed of an n + -type a-Si layer 86 and a Cr film 88. Similarly, as shown in FIG. 5C, the pixel electrode region of the pixel portion 76 has an a-Si active layer 84a formed on a transparent insulating substrate 80 via an insulating film 82, and an n + -type a- It has a laminated film composed of an Si layer 86 and a Cr film 88. A gate bus line 100 made of a Cr film is formed on the transparent insulating substrate 80 beside the pixel electrode region. Further, a passivation film 90 is formed over the entire surface of the pixel portion 76.
【０００８】ゲート端子部７８には、図５（ｄ）に示す
ように、透明絶縁性基板８０上に形成されたＣｒ膜から
なる下部電極１０２と、下部電極１０２上に順次成膜さ
れている絶縁膜８２及びパッシベーション膜９０とを形
成する。As shown in FIG. 5D, a lower electrode 102 made of a Cr film formed on a transparent insulating substrate 80 and a film formed on the lower electrode 102 are sequentially formed on the gate terminal portion 78. An insulating film 82 and a passivation film 90 are formed.
【０００９】本例では、コンタクトとして、ＴＦＴ部７
４のソース電極９６ａ、画素部７６の画素電極領域のＣ
ｒ膜８８、及び画素部７６の付加容量素子のＣｒ膜８８
に接続する画素電極を形成する。同時に、ドレイン端子
部７２のＣｒ膜８８、及びゲート端子部７８のＣｒ膜か
らなるゲート端子下部電極１０２の酸化を防止するため
に、それらＣｒ膜上に、画素電極と同じ材料の酸化導電
膜を成膜する。In this embodiment, the TFT 7 is used as a contact.
4 of the source electrode 96a and C of the pixel electrode region of the pixel portion 76.
r film 88 and Cr film 88 of the additional capacitance element of pixel portion 76
Is formed to connect to the pixel electrodes. At the same time, in order to prevent oxidation of the Cr terminal 88 composed of the Cr film 88 of the drain terminal portion 72 and the Cr film of the gate terminal portion 78, an oxide conductive film of the same material as the pixel electrode is formed on the Cr film. Form a film.
【００１０】コンタクトを形成する際には、先ず、コン
タクトホールを開口する。本例では、ＣＦ4 ガスを主成
分とするエッチングガスによるドライエッチング法によ
って、パッシベーション膜９０とゲート絶縁膜８２をエ
ッチングして、図６（ａ）から（ｄ）に示すように、そ
れぞれ、パッシベーション膜９０とゲート絶縁膜８２を
テーパ状に開口し、ＴＦＴ部７４のソース電極９６ａ、
ドレイン端子部７２、画素部７６、及びゲート端子部７
８の各Ｃｒ膜８８を露出させるコンタクトホール１０４
ａ、１０４ｂ、１０４ｃ及び１０４ｄを形成する。When forming a contact, first, a contact hole is opened. In this example, the passivation film 90 and the gate insulating film 82 are etched by a dry etching method using an etching gas containing CF 4 gas as a main component, and as shown in FIGS. The film 90 and the gate insulating film 82 are opened in a tapered shape, and the source electrode 96a of the TFT portion 74,
Drain terminal part 72, pixel part 76, and gate terminal part 7
Contact holes 104 exposing the respective Cr films 88 of FIG.
a, 104b, 104c and 104d are formed.
【００１１】次いで、ＩＴＯ等からなる透明導電膜を成
膜し、図７（ａ）から（ｄ）に示すように、それぞれ、
所定の形状にパターニングして、コンタクトホール１０
４ａ、１０４ｃを介してソース電極９６ａ、画素部７６
の画素電極領域のＣｒ膜８８及び付加容量素子のＣｒ膜
８８に接続する画素電極１０６を形成する。同時に、コ
ンタクトホール１０４ｂを介してドレイン端子部７２の
Ｃｒ膜８８に接続する上層電極１０８を形成し、コンタ
クトホール１０４ｄを介してゲート端子部７６のＣｒ膜
８８を被覆する上層電極１１０を形成する。Next, a transparent conductive film made of ITO or the like is formed, and as shown in FIGS.
The contact hole 10 is patterned into a predetermined shape.
4a and 104c, the source electrode 96a and the pixel portion 76
The pixel electrode 106 connected to the Cr film 88 in the pixel electrode region and the Cr film 88 of the additional capacitance element is formed. At the same time, an upper electrode 108 connected to the Cr film 88 of the drain terminal 72 via the contact hole 104b is formed, and an upper electrode 110 covering the Cr film 88 of the gate terminal 76 via the contact hole 104d.
【００１２】[0012]
【発明が解決しようとする課題】しかし、上述した、Ｃ
ｒ膜上の絶縁膜をＣＦ系ガスでエッチングしてＣｒ膜を
露出させるコンタクトホールを開口し、コンタクトを形
成する従来の方法には、コンタクト、つまり透明導電膜
とＣｒ膜との間の電気抵抗が極めて大きいという問題が
あった。これでは、特性の良好なアクティブマトリック
ス基板を作製することは難しい。例えば、このようにし
て作製したアクティブマトリックス基板を使った液晶表
示装置では、ソース電極のＣｒ膜とＩＴＯからなる画素
電極とのコンタクト抵抗が大きくなって、画像の表示不
良が発生し易い。However, as described above, C
The conventional method of forming a contact by opening a contact hole exposing the Cr film by etching the insulating film on the r film with a CF-based gas includes the electrical resistance between the contact, that is, the transparent conductive film and the Cr film. Is extremely large. In this case, it is difficult to produce an active matrix substrate having good characteristics. For example, in a liquid crystal display device using an active matrix substrate manufactured in this way, the contact resistance between the Cr film of the source electrode and the pixel electrode made of ITO increases, and image display defects are likely to occur.
【００１３】上述の例では、逆スタガード型アクティブ
マトリックス基板の作製を例にして、Ｃｒ膜上の絶縁膜
を開口してＣｒ膜を露出させ、次いで透明導電膜とＣｒ
膜との接続を行う際のコンタクト形成の問題点を説明し
たが、この問題は、透明導電膜とＣｒ膜との接続に限ら
れる問題ではなく、ＣＦ系ガスをエッチングガスとして
ＲＩＥ法によってＣｒ膜上の絶縁膜をエッチングしてコ
ンタクトホールを開口し、次いでＣｒ膜と接続するコン
タクトを形成する際に生じる普遍的な問題である。In the above-described example, taking an example of manufacturing an inverted staggered type active matrix substrate, an insulating film on the Cr film is opened to expose the Cr film, and then the transparent conductive film and the Cr film are exposed.
Although the problem of contact formation when making connection with the film has been described, this problem is not limited to the connection between the transparent conductive film and the Cr film, and the Cr film is formed by RIE using a CF-based gas as an etching gas. This is a universal problem that arises when a contact hole is opened by etching the upper insulating film and then forming a contact connected to the Cr film.
【００１４】そこで、本発明の目的は、Ｃｒ膜上の絶縁
膜を開口し、Ｃｒ膜に対するコンタクトを形成する際、
電気抵抗の小さいコンタクトの形成方法を提供すること
である。Therefore, an object of the present invention is to provide a method for forming a contact with a Cr film by opening an insulating film on the Cr film.
An object of the present invention is to provide a method for forming a contact having low electric resistance.
【００１５】[0015]
【課題を解決するための手段】本発明者は、Ｃｒ膜に対
する従来のコンタクト形成方法の問題点を研究する過程
で、Ｃｒ膜に対するコンタクトの抵抗が高くなるのは、
コンタクトホールを開口する際に、エッチングガスとし
てＣＦ系ガスを主成分とするガス、例えばＣＦ 4 ガスを
主成分とするガスを使っているために、電気絶縁性のフ
ッ化クロム（ＣｒＦX ）が、オーバーエッチングされた
Ｃｒ膜表面、例えば上述の例で開口部のＣｒ膜表面に生
成することに起因することを実験により見い出した。例
えば、前述のアクティブマトリックス基板の例で言え
ば、ゲート端子部では、パッシベーション膜及びゲート
絶縁膜の双方をエッチングして、コンタクトホールを開
口するのに対して、ソース電極では、パッシベーション
膜のみをエッチングした時点で、Ｃｒ膜が露出し、ゲー
ト端子部のゲート絶縁膜をエッチングする間、露出した
Ｃｒ膜がエッチングガスに曝され、Ｃｒ膜上にＣｒＦX
が生成する。このような現象が起こるのは、ゲート端子
部とソース電極等を同時に開口するためである。５秒か
ら２０秒のオーバーエッチングによりゲート端子部の開
口部にもＣｒＦｘが生成されるが、その量はソース電極
或いはドレイン端子部のそれより少ない。例えば二次イ
オン質量分析法（ＳＩＭＳ）による分析を行うと、これ
ら開口部Ｃｒ表面或いはＣｒとＩＴＯとのコンタクト部
からは、フッ素Ｆが検出される。そこで、本発明者は、
Ｃｒ膜上にＣｒＦX を生成させないようにすること、及
び生成したＣｒＦX を除去するようにすることを着想し
た。Means for Solving the Problems The present inventor has proposed a method for forming a Cr film.
The process of studying the problems of conventional contact forming methods
Therefore, the resistance of the contact to the Cr film is increased because
When opening contact holes, use etching gas
Gas containing a CF-based gas as a main component, for example, CF FourGas
Because of the use of gas as the main component, electrically insulating
Chromium nitride (CrFX) But over-etched
On the surface of the Cr film, for example, on the surface of the Cr film in the opening in the above example,
It has been found through experiments that it is due to An example
For example, in the case of the active matrix substrate described above,
For example, at the gate terminal, passivation film and gate
Etch both insulating films to open contact holes
The source electrode has a passivation
When only the film is etched, the Cr film is exposed and
Exposed during the etching of the gate insulating film at the
The Cr film is exposed to the etching gas, and the CrFX
Is generated. This phenomenon occurs when the gate terminal
This is for simultaneously opening the part and the source electrode. 5 seconds
20 seconds to open the gate terminal
CrFx is also generated in the mouth, but the amount is
Alternatively, it is smaller than that of the drain terminal portion. For example, secondary b
Analysis by on-mass spectroscopy (SIMS)
Opening Cr surface or contact between Cr and ITO
, Fluorine F is detected. Therefore, the present inventor
CrF on Cr filmXShould not be generated, and
And generated CrFXInspired to remove
Was.
【００１６】そして、Ｃｒ膜上にＣｒＦX を生成させな
いようにするためには、ＣＦ系ガスに代えてＳＦ系ガ
ス、例えばＳＦ6 ガスを使えば、導電性の硫化クロム
（ＣｒＳ X ）がＣｒ膜上に生成するものの、電気絶縁性
のＣｒＦX は殆ど生成しないこと、従って、Ｃｒ膜とコ
ンタクト金属との間の電気抵抗を著しく低減させること
ができることを実験により確認し、本発明を発明するに
到った。尚、ＳＩＭＳを用いて分析すると、ＳＦ6 ガス
を使ったＲＩＥドライエッチングでは、Ｃｒ膜表層の生
成物から硫黄Ｓが検出された。また、僅かに生成したＣ
ｒＦX を酸素アッシング処理、希ガスによるプラズマエ
ッチング処理等によって除去することにより、Ｃｒ膜と
コンタクト金属との間の電気抵抗を更に低減できること
を見い出した。Then, CrF is formed on the Cr film.XDo not generate
In order to avoid this problem, use SF-based gas instead of CF-based gas.
E.g. SF6Using gas, conductive chromium sulfide
(CrS X) Is formed on the Cr film, but is electrically insulating
CrFXIs hardly formed, and therefore,
Significantly reduce the electrical resistance between contact metals
Experiments to confirm that
It has arrived. When analyzed using SIMS, SF6gas
RIE dry etching using Cr
Sulfur S was detected from the product. Also, slightly generated C
rFXOxygen ashing, plasma etching with rare gas
By removing it by the etching process etc.,
The electric resistance between the contact metal can be further reduced
I found
【００１７】上記目的を達成するために、本発明に係る
Ｃｒ膜とのコンタクトの形成方法（以下、第１の発明方
法と言う）は、絶縁膜下に形成されているクロム（Ｃ
ｒ）膜に対するコンタクトの形成方法であって、コンタ
クトホールの開口パターンを有するエッチングマスクを
介して、ＳＦ6ガスを主成分とするエッチングガスを使
ったＲＩＥドライエッチング法によって、Ｃｒ膜上の絶
縁膜をエッチングし、Ｃｒ膜を露出させるコンタクトホ
ールを開口するドライエッチング工程と、コンタクトホ
ールを導電膜で埋め込み、又はコンタクトホールの側壁
及び露出したＣｒ膜上に導電膜を成膜して、Ｃｒ膜と電
気的に接続する導電性コンタクトを形成するコンタクト
形成工程とを有することを特徴としている。In order to achieve the above object, a method for forming a contact with a Cr film according to the present invention (hereinafter, referred to as a first invention method) is based on a method of forming a chromium (C) layer formed under an insulating film.
r) A method of forming a contact to the film, wherein the insulating film on the Cr film is formed by an RIE dry etching method using an etching gas containing SF 6 gas as a main component through an etching mask having an opening pattern of a contact hole. And a dry etching step of opening a contact hole exposing the Cr film, and filling the contact hole with a conductive film, or forming a conductive film on the side wall of the contact hole and on the exposed Cr film to form a Cr film. And a contact forming step of forming a conductive contact for electrical connection.
【００１８】第１の発明方法では、エッチングガスは、
ＳＦ6 ガスを主成分とする限り制約はないものの、好適
には、ＳＦ6 ガスの比率がＣＦ系ガスに比べて高いガ
ス、最も好ましくは、ＣＦ系ガスを含まない、ＳＦ6 ガ
ス系エッチングガスを使用する。第１の発明方法では、
絶縁抵抗の高いフッ化クロム（ＣｒＦX ）がＣｒ膜上に
殆ど生成せず、それに代わって導電性の硫化クロム（Ｃ
ｒＳX ）が生成するので、Ｃｒ膜とコンタクトとの間の
コンタクト抵抗が低下する。In the first invention method, the etching gas is:
There is no limitation as long as the gas contains SF 6 gas as a main component, but preferably, a gas in which the ratio of SF 6 gas is higher than that of CF gas, most preferably an SF 6 gas-based etching gas containing no CF-based gas. Use In the first invention method,
Chromium fluoride (CrF x ) having high insulation resistance is hardly formed on the Cr film, and instead, conductive chromium sulfide (C
Since rS X) is produced, the contact resistance between the Cr film and the contact is reduced.
【００１９】第１及び後述の第２の発明方法の適用に際
し、Ｃｒ膜の組成に制約はないものの、純度が高いＣｒ
膜、例えば純度９９．９％以上のＣｒ膜に対するコンタ
クトを形成する際に好適に適用できる。また、絶縁膜下
の電極又は配線がＣｒ膜単層で形成されている必要はな
く、酸化導電膜ＩＴＯ等の導電膜と接続する表層がＣｒ
膜であれば良い。例えば、表層がＣｒ膜であれば、電極
又は配線がＣｒ層とＡｌ層又はＣｒ層とＡｌ合金層との
積層膜として形成されていても良い。更には、Ａｌ層又
はＡｌ合金層をＣｒ膜で覆った形態の積層膜でも良い。
Ａｌ合金層は、例えば、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ
−Ｓｉ−Ｃｕ等の合金層である。In applying the first and second methods of the present invention described below, the composition of the Cr film is not restricted, but the Cr film has high purity.
It can be suitably applied when forming a contact to a film, for example, a Cr film having a purity of 99.9% or more. It is not necessary that the electrode or the wiring under the insulating film is formed of a single layer of the Cr film, and the surface layer connected to the conductive film such as the oxide conductive film ITO is made of Cr.
Any film is acceptable. For example, if the surface layer is a Cr film, the electrodes or wirings may be formed as a laminated film of a Cr layer and an Al layer or a Cr layer and an Al alloy layer. Further, a laminated film in which an Al layer or an Al alloy layer is covered with a Cr film may be used.
The Al alloy layer is made of, for example, Al-Nd, Al-Si, Al
-An alloy layer of Si-Cu or the like.
【００２０】また、第１及び後述の第２の発明方法の適
用に際し、絶縁膜の組成に制約はなく、例えばＳｉＯ2
膜でも、ＳｉＮX 膜でも良い。ゲート絶縁膜としては、
単層だけでなくこれらの組み合わせ、即ち、ガラス基板
とゲート電極上のＳｉＯ2 膜とその上に成膜したＳｉＮ
X 膜の二層構造、ガラス基板とゲート電極上のＳｉＮ X
膜とその上に成膜したＳｉＮX 膜の二層構造でも良い。
もちろん、特開平１−１０６４７０号公報で開示されて
いるように、ガラス基板とゲート電極上に絶縁膜を被覆
した後、その基板を洗浄してからＳｉＮX 膜を被覆して
も良いが、本発明の本質ではない。但し、本発明によれ
ばゲート絶縁膜が単層でも二層構造であっても、同様な
効果が得られることは明らかである。また、絶縁膜をエ
ッチングするドライエッチング法は、プラズマエッチン
グ法、特に反応性イオンエッチング（ＲＩＥ）法が好適
である。導電膜の組成にも制約はなく、例えばＩＴＯ
（酸化インジウム錫）膜でも、他の金属膜、ポリシリコ
ン膜でも良い。また、導電膜の成膜方法にも、制約はな
く、スパッタ法でもＣＶＤ法でも良い。第１及び第２の
発明方法では、コンタクトの形成に際し、必ずしもコン
タクトホールを導電膜で完全に埋め込む必要はなく、コ
ンタクトホールの中央には凹部を残存させつつコンタク
トホールの側壁及びＣｒ膜上に導電膜を成膜し、その導
電膜を介してＣｒ膜と電気的に接続するようにしても良
い。Further, the first and second embodiments of the present invention described below are applicable.
For use, there is no restriction on the composition of the insulating film.Two
SiNXA film may be used. As the gate insulating film,
Not only a single layer but also a combination of these, ie, a glass substrate
And SiO on the gate electrodeTwoFilm and SiN deposited on it
XBilayer structure of film, glass substrate and SiN on gate electrode X
Film and SiN deposited on itXA two-layer structure of a film may be used.
Of course, it is disclosed in Japanese Patent Application Laid-Open No. 1-106470.
Cover the glass substrate and the gate electrode with an insulating film
After cleaning the substrate,XCover the membrane
However, this is not the essence of the present invention. However, according to the present invention,
If the gate insulating film has a single-layer or two-layer structure,
It is clear that the effect is obtained. Also, remove the insulating film
The dry etching method for etching is plasma etching.
Method, especially reactive ion etching (RIE) method
It is. There is no restriction on the composition of the conductive film.
(Indium tin oxide) film, other metal film, polysilicon
Film may be used. There are no restrictions on the method of forming the conductive film.
Alternatively, a sputtering method or a CVD method may be used. First and second
In the method of the invention, the contact is not necessarily formed when forming the contact.
It is not necessary to completely fill the tact hole with a conductive film.
Contact while leaving a recess in the center of the contact hole
A conductive film is formed on the side wall of the through hole and the Cr film, and the conductive film is formed.
It may be electrically connected to the Cr film via the electric film.
No.
【００２１】第１の発明方法の好適な実施態様では、ド
ライエッチング工程の後で、かつコンタクト形成工程の
前に、コンタクトホールの底部に露出したＣｒ膜、及び
エッチングマスクに酸素アッシング処理を施す工程を有
する。これにより、コンタクトホールの底部に露出した
Ｃｒ膜上のフッ化クロム（ＣｒＦX ）を除去して更にコ
ンタクト抵抗を低下させると共にエッチングマスクの剥
離性を向上させることができる。In a preferred embodiment of the first invention method, after the dry etching step and before the contact forming step, an oxygen ashing process is performed on the Cr film exposed at the bottom of the contact hole and the etching mask. Having. As a result, chromium fluoride (CrF x ) on the Cr film exposed at the bottom of the contact hole can be removed to further reduce the contact resistance and improve the removability of the etching mask.
【００２２】第１の発明方法の更に好適な実施態様で
は、ドライエッチング工程に続いて、Ｈｅガス又はＡｒ
ガスをエッチングガスとするスパッタエッチング処理を
施すスパッタエッチング工程を有する。これにより、コ
ンタクトホールの底部に露出したＣｒ膜上のフッ化クロ
ム（ＣｒＦX ）を希ガス・プラズマエッチング処理によ
って除去し、更に酸素アッシング処理によって残存Ｃｒ
ＦX を除去できるので、更に一層コンタクト抵抗を低下
させることできる。尚、希ガスの例として、Ａｒガス、
Ｈｅガス等を挙げることができる。実用的には、ＲＩＥ
ドライエッチング工程に続いてスパッタエッチング工程
を同じドライエッチング装置内で連続して実施する。In a further preferred embodiment of the method of the first invention, the dry etching step is followed by He gas or Ar gas.
And a sputter etching step of performing a sputter etching process using a gas as an etching gas. As a result, the chromium fluoride (CrF x ) on the Cr film exposed at the bottom of the contact hole is removed by a rare gas / plasma etching process, and the remaining Cr is removed by an oxygen ashing process.
Since F X can be removed, the contact resistance can be further reduced. In addition, Ar gas,
He gas and the like can be mentioned. Practically, RIE
Subsequent to the dry etching step, a sputter etching step is continuously performed in the same dry etching apparatus.
【００２３】第１の発明方法の更に好適な実施態様で
は、ドライエッチング工程の前に、コンタクトホールの
開口パターンを有するエッチングマスクを介して、ウエ
ットエッチング法によって絶縁膜をエッチングするウエ
ットエッチング工程を有し、次いで、ドライエッチング
工程では、ドライエッチング法によってエッチングマス
クを介してコンタクトホールを開口し、又はウエットエ
ッチング工程で開口したコンタクトホールを整形する。
ウエットエッチング法を併用することにより、コンタク
トホールの開口に要する時間を短縮して、生産性を向上
させることできる。第１及び第２の発明のウェットエッ
チング法で使用するエッチャントは、少なくともフッ酸
を含む液であれば良い。In a further preferred embodiment of the first invention method, before the dry etching step, there is provided a wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern. Then, in a dry etching step, a contact hole is opened through an etching mask by a dry etching method, or the contact hole opened in a wet etching step is shaped.
By using the wet etching method together, the time required for opening the contact hole can be reduced, and the productivity can be improved. The etchant used in the wet etching method of the first and second inventions may be a liquid containing at least hydrofluoric acid.
【００２４】また、上記目的を達成する別法として、本
発明に係るＣｒ膜とのコンタクトの形成方法（以下、第
２の発明方法と言う）は、絶縁膜下に形成されているク
ロム（Ｃｒ）膜に対するコンタクトの形成方法であっ
て、ＣＦ系ガスを主成分とするエッチングガスを使った
ＲＩＥドライエッチング法によって、コンタクトホール
の開口パターンを有するエッチングマスクを介してＣｒ
膜上の絶縁膜をエッチングし、Ｃｒ膜を露出させるコン
タクトホールを開口するドライエッチング工程と、次
に、Ｈｅガス又はＡｒガスをエッチングガスとするスパ
ッタエッチング処理を施す工程と、コンタクトホールを
導電膜で埋め込み、又はコンタクトホールの側壁及び露
出したＣｒ上に導電膜を成膜して、Ｃｒ膜と電気的に接
続する導電性コンタクトを形成するコンタクト形成工程
とを有することを特徴としている。As another method for achieving the above object, a method of forming a contact with a Cr film according to the present invention (hereinafter referred to as a second invention method) is a method of forming a contact with a chromium (Cr) layer formed under an insulating film. A) a method of forming a contact with the film, wherein the RIE dry etching method using an etching gas mainly composed of a CF-based gas is used to form a Cr through an etching mask having an opening pattern of a contact hole;
A dry etching step of etching the insulating film on the film and opening a contact hole exposing the Cr film, a step of performing a sputter etching process using He gas or Ar gas as an etching gas, and forming the contact hole into a conductive film. And forming a conductive film on the side wall of the contact hole and on the exposed Cr to form a conductive contact electrically connected to the Cr film.
【００２５】第２の発明方法で、ＣＦ系ガスとは、ドラ
イエッチング法で従来使用しているＣＦ系ガスを意味
し、例えばＣＦ4 ガス、ＣＨＦ3 ガス等のガスを言い、
Ｏ2 ガスを含む混合ガスでも良い。第２の発明方法で
は、Ｃｒ膜上に生成してＣｒＦX を希ガス・プラズマエ
ッチング処理によって除去することにより、Ｃｒ膜とコ
ンタクトとのコンタクト抵抗を低下させることができ
る。In the second invention method, the CF-based gas means a CF-based gas conventionally used in a dry etching method, for example, a gas such as a CF 4 gas and a CHF 3 gas.
A mixed gas containing O 2 gas may be used. In a second inventive method, by removing the generated noble gas plasma etching treatment CrF X and on the Cr film, it is possible to reduce the contact resistance between the Cr film and the contact.
【００２６】[0026]
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製に際し、第１の発明方法に係るＣｒ膜との
コンタクトの形成方法を適用した実施形態の一例であ
る。図１は本実施形態例の方法に従ってコンタクトを形
成するためにエッチングする絶縁膜と、絶縁膜下のＣｒ
膜とを示す断面図、図２は逆スタガード型アクティブマ
トリックス基板の回路図、図３はコンタクトホールを開
口した状態を示す断面図、及び図４はコンタクトを形成
した状態を示す断面図である。本実施形態例のＣｒ膜と
のコンタクトの形成方法を適用して、絶縁膜をエッチン
グし、コンタクトホールを開口して露出させるＣｒ膜
は、図１に示すように、画素トランジスタ部１２、ゲー
ト端子部１４、ドレイン端子部１６、及び保護トランジ
スタのドレイン−ゲート（Ｄ−Ｇ）接続部１８に、それ
ぞれ、存在する。画素トランジスタ部１２と、ゲート端
子部１４、ドレイン端子部１６、及びＤ−Ｇ接続部１８
は、それぞれ、図２に示すように、縦電界（ツイストネ
マティック：ＴＮ）方式液晶表示装置用アクティブマト
リックス基板１０（図２参照）を構成する要素である。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. Embodiment 1 This embodiment is an example of an embodiment in which the method for forming a contact with a Cr film according to the first invention method is applied to manufacture an inverted staggered active matrix substrate. FIG. 1 shows an insulating film to be etched to form a contact according to the method of the present embodiment, and Cr under the insulating film.
FIG. 2 is a circuit diagram of an inverted staggered type active matrix substrate, FIG. 3 is a sectional view showing a state where a contact hole is opened, and FIG. 4 is a sectional view showing a state where a contact is formed. By applying the method of forming a contact with a Cr film according to the present embodiment, the insulating film is etched, and the contact film is opened and exposed. As shown in FIG. This is present in the section 14, the drain terminal section 16, and the drain-gate (DG) connection section 18 of the protection transistor, respectively. The pixel transistor section 12, the gate terminal section 14, the drain terminal section 16, and the DG connection section 18
Are elements constituting a vertical electric field (twisted nematic: TN) type liquid crystal display active matrix substrate 10 (see FIG. 2), as shown in FIG.
【００２７】画素トランジスタ部１２は、図１に示すよ
うに、透明絶縁性基板２０上に形成されたＣｒからなる
ゲート電極２２と、膜厚２００ｎｍのＳｉＮX 膜あるい
はＳｉＯ2 膜からなる下層ゲート絶縁膜２４及び膜厚３
００ｎｍのＳｉＮX 膜からなる上層ゲート絶縁膜２６を
介してゲート電極２２上に形成されたｉ型ａ−Ｓｉ層２
８とを有する。下層ゲート絶縁膜形成後、洗浄を実施し
た後上層ゲート絶縁膜を被覆しても良い。また、画素ト
ランジスタ部１２は、ｉ型ａ−Ｓｉ層２８の両側の相対
した位置に、ｎ+ 型ａ−Ｓｉ層３０ａ、３０ｂを介して
それぞれｉ型ａ−Ｓｉ層２８に接続する、Ｃｒ膜からな
るソース電極３２ａ及びドレイン電極３２ｂを有する。
ソース電極３２ａ及びドレイン電極３２ｂ上、並びにソ
ース電極３２ａとドレイン電極３２ｂとの間のｉ型ａ−
Ｓｉ層２８上には、膜厚３００ｎｍのＳｉＮX膜からな
るパッシベーション保護膜３４が成膜されている。As shown in FIG. 1, the pixel transistor portion 12 includes a gate electrode 22 made of Cr formed on a transparent insulating substrate 20 and a lower gate insulating film made of a 200 nm-thick SiN X film or a SiO 2 film. Film 24 and film thickness 3
I-type a-Si layer 2 formed on gate electrode 22 via upper gate insulating film 26 made of a 00 nm SiN x film
8 is provided. After the lower gate insulating film is formed, the upper gate insulating film may be coated after cleaning. Further, the pixel transistor section 12 is provided at opposite positions on both sides of the i-type a-Si layer 28 with Cr films connected to the i-type a-Si layer 28 via n + -type a-Si layers 30a and 30b, respectively. A source electrode 32a and a drain electrode 32b.
I-type a- on the source electrode 32a and the drain electrode 32b and between the source electrode 32a and the drain electrode 32b;
On the Si layer 28, a passivation protection film 34 made of a 300 nm-thick SiN x film is formed.
【００２８】画素トランジスタ部１２は、図２に示すよ
うに、ゲート端子部１４に接続するゲート線３６と、ド
レイン端子部１６に接続するドレイン線３８との交差点
近傍に形成され、ゲート電極２２はゲート線３６に、ド
レイン電極３２ｂはドレイン線３８に接続される。As shown in FIG. 2, the pixel transistor section 12 is formed near the intersection of a gate line 36 connected to the gate terminal section 14 and a drain line 38 connected to the drain terminal section 16, and the gate electrode 22 is The drain electrode 32b is connected to the gate line 36 and the drain line 38.
【００２９】ゲート端子部１４は、図１に示すように、
ゲート電極２２と同じ工程で透明絶縁性基板２０上に形
成されたＣｒからなるゲート線３６と、ゲート線３６上
に、順次、成膜された下層ゲート絶縁膜２４、上層ゲー
ト絶縁膜２６、及びパッシベーション保護膜３４とを有
する。As shown in FIG. 1, the gate terminal 14 is
A gate line 36 made of Cr formed on the transparent insulating substrate 20 in the same step as the gate electrode 22, and a lower gate insulating film 24, an upper gate insulating film 26, which are sequentially formed on the gate line 36, and And a passivation protection film 34.
【００３０】ドレイン端子部１６は、透明絶縁性基板２
０上に下層ゲート絶縁膜２４及び上層ゲート絶縁膜２６
を介して形成されたＣｒ膜からなるドレイン線３８と、
ドレイン線３８上に成膜されたパッシベーション保護膜
３４とを有する。The drain terminal portion 16 is formed on the transparent insulating substrate 2
Lower gate insulating film 24 and upper gate insulating film 26
A drain line 38 made of a Cr film formed through
And a passivation protection film 34 formed on the drain line 38.
【００３１】Ｄ−Ｇ接続部１８は、ゲート電極２２と同
じ工程で透明絶縁性基板２０上に形成されたＣｒ膜から
なるゲート線３６、並びに、ゲート線３６上に、順次、
成膜された下層ゲート絶縁膜２４、上層ゲート絶縁膜２
６、及びパッシベーション保護膜３４を有する第１領域
と、透明絶縁性基板２０上に下層ゲート絶縁膜２４及び
上層ゲート絶縁膜２６を介して形成されたＣｒ膜からな
るドレイン線３８、並びに、ドレイン線３８上に成膜さ
れたパッシベーション保護膜３４を有する第２領域とを
有する。The DG connecting portion 18 is formed on the gate line 36 made of a Cr film formed on the transparent insulating substrate 20 in the same process as the gate electrode 22, and on the gate line 36 in sequence.
Lower gate insulating film 24, upper gate insulating film 2 formed
6, a drain region 38 made of a Cr film formed on the transparent insulating substrate 20 via the lower gate insulating film 24 and the upper gate insulating film 26, and a first region having the passivation protection film 34, and a drain line. And a second region having a passivation protective film 34 formed on the surface 38.
【００３２】コンタクトを形成するに当たっては、先
ず、画素トランジスタ部１２、ゲート端子部１４、ドレ
イン端子部１６、及び保護トランジスタのＤ−Ｇ接続部
１８上に、コンタクトホールの開口パターンを有する、
フォトレジスト膜からなるエッチングマスク（図示せ
ず）を形成する。In forming a contact, first, an opening pattern of a contact hole is provided on the pixel transistor section 12, the gate terminal section 14, the drain terminal section 16, and the DG connection section 18 of the protection transistor.
An etching mask (not shown) made of a photoresist film is formed.
【００３３】本実施形態例では、次いで、ＳＦ6 系ガス
をエッチングガスとして使った以下の条件のＲＩＥ法に
よって、図３に示すように、画素トランジスタ部１２、
ドレイン端子部１６、及びＤ−Ｇ接続部１８の第２領域
のパッシベーション保護膜３４をエッチングして、５μ
ｍ×１０μｍの開口寸法を有し、下方に向けて開口寸法
が縮小するテーパ壁のコンタクトホール４０、４２、４
４を開口する。同時に、ゲート端子部１４及びＤ−Ｇ接
続部１８の第１領域のパッシベーション保護膜３４、上
層絶縁膜２６及び下層絶縁膜２４をエッチングして、５
μｍ×１０μｍの開口寸法を有し、下方に向けて開口寸
法が縮小するテーパ壁のコンタクトホール４６、４８を
開口する。 エッチングガス：ＳＦ6 ガス／５０sccm＋Ｈｅガス／１
５０sccm 圧力 ：５Ｐａ 温度 ：室温 放電電力 ：０．０１Ｗ／ｃｍ2 エッチング時間：２６０秒In this embodiment, as shown in FIG. 3, the pixel transistor portion 12 is formed by an RIE method using an SF 6 -based gas as an etching gas under the following conditions.
The passivation protection film 34 in the second region of the drain terminal portion 16 and the DG connection portion 18 is etched to 5 μm.
Contact holes 40, 42, 4 of a tapered wall having an opening size of m × 10 μm, and the opening size is reduced downward.
4 is opened. At the same time, the passivation protection film 34, the upper insulating film 26, and the lower insulating film 24 in the first region of the gate terminal portion 14 and the DG connecting portion 18 are etched to
The contact holes 46 and 48 having a tapered wall having an opening size of μm × 10 μm and having the opening size reduced downward are opened. Etching gas: SF 6 gas / 50 sccm + He gas / 1
50 sccm pressure: 5 Pa temperature: room temperature Discharge power: 0.01 W / cm 2 etching time: 260 seconds
【００３４】上述のＲＩＥにより、画素トランジスタ部
１２に設けたコンタクトホール４０は、ソース電極３２
ａを露出する。ゲート端子部１４及びＤ−Ｇ接続部１８
の第１領域に設けたコンタクトホール４６、４８は、そ
れぞれ、ゲート線３６を露出する。また、ドレイン端子
部１６及びＤ−Ｇ接続部１８の第２領域に設けたコンタ
クトホール４２、４４は、ドレイン線３８を露出する。According to the above-described RIE, the contact hole 40 provided in the pixel transistor section 12 is
Expose a. Gate terminal part 14 and DG connection part 18
The contact holes 46 and 48 provided in the first region expose the gate line 36, respectively. In addition, the contact holes 42 and 44 provided in the drain terminal portion 16 and the second region of the DG connection portion 18 expose the drain line 38.
【００３５】本実施形態例では、コンタクトホール４
０、４２、４４は、パッシベーション保護膜３４のエッ
チングのみで開口する。一方、コンタクトホール４６、
４８は、パッシベーション保護膜３４、上層絶縁膜２
６、及び下層絶縁膜２４をエッチングして初めて開口す
るので、開口に要する時間が長い。従って、その間、開
口したコンタクトホール４０、４２、４４の底部に露出
したＣｒ膜からなるソース電極３２ａ及びドレイン線３
８は、エッチングガスに曝されるが、本実施形態例で
は、エッチングガスとしてＳＦ6 ガスを主成分としたガ
スを使用しているので、電気抵抗の高いＣｒＦX が殆ど
生成せず、代わって、導電性のＣｒＳX が生成する。In this embodiment, the contact holes 4
Openings 0, 42 and 44 are formed only by etching the passivation protection film 34. On the other hand, the contact hole 46,
48 denotes a passivation protection film 34 and an upper insulating film 2
6, and since the lower insulating film 24 is opened only after etching, the time required for the opening is long. Accordingly, during this time, the source electrode 32a and the drain line 3 made of a Cr film exposed at the bottoms of the contact holes 40, 42, and 44 opened.
8 is exposed to the etching gas, in the present embodiment, because it uses mainly composed of SF 6 gas as an etching gas gas, high CrF X electric resistance does not generate almost behalf , Conductive CrS X is produced.
【００３６】次いで、同じエッチングチャンバー内で、
次の条件で酸素アッシング処理を施して、ソース電極３
２ａ、ゲート線３６及びドレイン線３８を形成するＣｒ
膜上に僅かに生成したＣｒＦX を除去すると共にエッチ
ングマスク（図示せず）の剥離性を高める。 アッシングガス：酸素（Ｏ2 ） 圧力 ：３０Ｐａ 温度 ：室温 出力 ：０．０２Ｗ／ｃｍ2 アッシング時間：１２０秒Next, in the same etching chamber,
An oxygen ashing process is performed under the following conditions to make the source electrode 3
2a, Cr forming gate line 36 and drain line 38
Enhancing the releasability of the etch mask (not shown) to remove the CrF X generated slightly above the membrane. Ashing gas: Oxygen (O 2 ) Pressure: 30 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Ashing time: 120 seconds
【００３７】次いで、ＩＴＯ（酸化インジウム錫）から
なる膜厚７０ｎｍの導電膜をスパッタ法によって成膜
し、パターニングして、図４に示すように、コンタクト
を形成する。即ち、画素トランジスタ部１２ではパッシ
ベーション膜３４上に形成され、かつコンタクトホール
４０の側壁に設けられたコンタクト４９を介してソース
電極３２ａに電気的に接続する画素電極５０を形成す
る。ゲート端子部１４では、コンタクトホール４６を経
てゲート線３６と電気的に接続するコンタクト５２、及
び、ドレイン端子部１６ではコンタクトホール４２を経
てドレイン線３８と電気的に接続するコンタクト５４を
形成する。また、Ｄ−Ｇ接続部１８では、一方の端部で
コンタクトホール４８を経てゲート線３６に接続し、か
つ他方の端部でコンタクトホール４４を経てドレイン線
３８に接続するコンタクト５６を形成する。Next, a 70 nm-thick conductive film made of ITO (indium tin oxide) is formed by sputtering and patterned to form a contact as shown in FIG. That is, in the pixel transistor section 12, the pixel electrode 50 formed on the passivation film 34 and electrically connected to the source electrode 32a via the contact 49 provided on the side wall of the contact hole 40 is formed. In the gate terminal section 14, a contact 52 electrically connected to the gate line 36 via the contact hole 46, and in the drain terminal section 16, a contact 54 electrically connected to the drain line 38 via the contact hole 42 are formed. In the DG connection section 18, a contact 56 is formed at one end to be connected to the gate line 36 via the contact hole 48 and to be connected at the other end to the drain line 38 via the contact hole 44.
【００３８】本実施形態例の方法でそれぞれ形成した、
画素トランジスタ部１２のコンタクト４９を介した画素
電極５０とソース電極３２ａの間の電気抵抗、ドレイン
端子部１６のコンタクト５４とドレイン線３８との間の
電気抵抗、及びＤ−Ｇ接続部１８のコンタクト５６とド
レイン線３８との間の電気抵抗を測定したところ、いず
れも、０．２ｋΩ以上５ｋΩの範囲にあった。また、ゲ
ート端子部１４のコンタクト５２とゲート線３６との間
の電気抵抗、及びＤ−Ｇ接続部１８のコンタクト５６と
ゲート線３６との間の電気抵抗を測定したところ、０．
２ｋΩ以下であった。Each of the layers formed by the method of this embodiment is
The electric resistance between the pixel electrode 50 and the source electrode 32a via the contact 49 of the pixel transistor section 12, the electric resistance between the contact 54 of the drain terminal section 16 and the drain line 38, and the contact of the DG connection section 18 When the electric resistance between 56 and the drain line 38 was measured, each was in the range of 0.2 kΩ or more and 5 kΩ. The electrical resistance between the contact 52 of the gate terminal portion 14 and the gate line 36 and the electrical resistance between the contact 56 of the DG connection portion 18 and the gate line 36 were measured.
It was 2 kΩ or less.
【００３９】従来例 エッチングガスとしてＳＦ6 ガスを使った本実施形態例
を評価するために、従来例として、以下の従来例１〜３
に示す条件で、ＣＦ系ガスを使ったＲＩＥにより、図３
に示すように、コンタクトホール４０〜４８を開口し
た。次いで、ＩＴＯからなる導電膜を成膜してパターニ
ングし、図４に示すように、ソース電極３２ａに電気的
に接続する画素電極５０、ゲート線３６と電気的に接続
するコンタクト５２、ドレイン線３８と電気的に接続す
るコンタクト５４、及び一方の端部でゲート線３６に、
かつ他方の端部でドレイン線３８に接続するコンタクト
５６を形成した。 Conventional Examples In order to evaluate this embodiment using SF 6 gas as an etching gas, the following conventional examples 1 to 3 were used as conventional examples.
RIE using CF-based gas under the conditions shown in FIG.
As shown in FIG. 7, contact holes 40 to 48 were opened. Then, a conductive film made of ITO is formed and patterned, and as shown in FIG. 4, a pixel electrode 50 electrically connected to the source electrode 32a, a contact 52 electrically connected to the gate line 36, and a drain line 38. A contact 54 that is electrically connected to the gate line 36 at one end;
At the other end, a contact 56 connected to the drain line 38 was formed.
【００４０】従来例１ エッチングガス： ＣＦ4 ／４０sccm＋ＣＨＦ3 ／１２０sccm＋Ｏ2 ／６０sccm 圧力 ：１０Ｐａ 温度 ：室温 放電電力 ：０．００７Ｗ／ｃｍ3 エッチング時間：２００秒[0040] Conventional Example 1 etching gas: CF 4 / 40sccm + CHF 3 / 120sccm + O 2 / 60sccm Pressure: 10 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 200 seconds
【００４１】従来例２ エッチングガス：ＣＦ4 ／１６０sccm＋Ｏ2 ／６０sccm 圧力 ：１５Ｐａ 温度 ：室温 放電電力 ：０．００７Ｗ／ｃｍ3 エッチング時間：１８０秒[0041] Conventional Example 2 etching gas: CF 4 / 160sccm + O 2 / 60sccm Pressure: 15 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 180 seconds
【００４２】従来例３ エッチングガス：ＣＦ4 ／２００sccm 圧力 ：１０Ｐａ 温度 ：室温 放電電力 ：０．００７Ｗ／ｃｍ3 エッチング時間：３２０秒[0042] Conventional Example 3 etching gas: CF 4/200 sccm Pressure: 10 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 320 seconds
【００４３】従来例１〜３によって開口したコンタクト
ホールに形成したコンタクトとＣｒ膜との電気抵抗を実
施形態例１と同様に測定したところ、コンタクト抵抗は
いずれも１ＭΩ以上であった。以上のことから、実施形
態例１の方法に従って形成したコンタクトは、コンタク
ト抵抗が、従来例１〜３に従って開口したコンタクトホ
ールに形成したコンタクトに比べて、著しく低いことが
確認された。When the electrical resistance between the contact formed in the contact hole opened according to Conventional Examples 1 to 3 and the Cr film was measured in the same manner as in Embodiment 1, the contact resistance was 1 MΩ or more. From the above, it was confirmed that the contact formed according to the method of Embodiment 1 had a significantly lower contact resistance than the contacts formed in the contact holes opened according to Conventional Examples 1 to 3.
【００４４】実施形態例２ 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製工程で、第１の発明方法に係るＣｒ膜との
コンタクトの形成方法を適用した実施形態の別の例であ
る。本実施形態例では、実施形態例１のＳＦ6 ガスを使
ったドライエッチング工程の前に、エッチャントとして
バッファードフッ酸（フッ酸緩衝液）を使った以下の条
件のウエットエッチング法により、パッシベーション膜
３４等をエッチングして、コンタクトホール４０〜４８
を形成する。 バッファードフッ酸の組成：０．５％フッ酸水溶液 温度 ：室温 エッチング時間 ：１８０秒 Embodiment 2 This embodiment is another example of the embodiment in which the method of forming a contact with a Cr film according to the first invention method is applied in a process of manufacturing an inverted staggered type active matrix substrate. . In the present embodiment, before the dry etching process using SF 6 gas of the first embodiment, the passivation film is formed by a wet etching method using buffered hydrofluoric acid (a hydrofluoric acid buffer) as an etchant under the following conditions. 34 and the like are etched to form contact holes 40-48.
To form Composition of buffered hydrofluoric acid: 0.5% hydrofluoric acid aqueous solution Temperature: room temperature Etching time: 180 seconds
【００４５】次いで、実施形態例１と同じ条件で、ＳＦ
6 を主成分とするエッチングガスを使ったＲＩＥによる
ドライエッチングを行って、コンタクトホール４０〜４
８を完全に開口し、かつ整形する。以下、実施形態例１
と同様にして、画素電極５０、コンタクト４９、５２、
５４、５６を形成する。本実施形態例では、ウエットエ
ッチング法を併用しているので、コンタクトホール４０
〜４８の形成に要する時間を短縮でき、生産性の向上を
図ることができる。Next, under the same conditions as in the first embodiment, the SF
Dry etching by RIE using an etching gas containing 6 as a main component is performed to form contact holes 40 to 4.
8. Open and shape 8 completely. Hereinafter, Embodiment 1
Similarly, the pixel electrode 50, the contacts 49, 52,
54 and 56 are formed. In this embodiment, since the wet etching method is also used, the contact hole 40 is formed.
To 48 can be shortened, and productivity can be improved.
【００４６】実施形態例３ 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製工程で、第１の発明方法に係るＣｒ膜との
コンタクトの形成方法を適用した実施形態の更に別の例
である。本実施形態例では、実施形態例１及び実施形態
例２でＩＴＯを成膜する前に、、ＩＴ０スパッタリング
の前処理として、以下の条件で、Ａｒガス又はＨｅガス
をエッチングガスとするスパッタエッチング処理（カソ
ードカップリング）を以下の条件で行って、コンタクト
ホール４０〜４８の底部に露出したＣｒ膜上に生成して
いるＣｒＦX を除去する。 スパッタエッチングの条件 エッチングガス：Ａｒ 圧力 ：５Ｐａ 温度 ：室温 出力 ：０．０２Ｗ／ｃｍ2 エッチング時間：１２０秒 Embodiment 3 This embodiment is still another example of the embodiment in which the method for forming a contact with a Cr film according to the first invention method is applied in the step of manufacturing an inverted staggered type active matrix substrate. is there. In this embodiment, a sputter etching process using Ar gas or He gas as an etching gas under the following conditions as a pretreatment for ITO sputtering before forming an ITO film in the first and second embodiments. the (cathode coupling) conducted under the following conditions to remove the CrF X are produced on Cr film exposed at the bottom of the contact hole 40 to 48. Conditions for sputter etching Etching gas: Ar pressure: 5 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Etching time: 120 seconds
【００４７】本実施形態例では、残存ＣｒＦX を完全に
除去することができるので、コンタクト抵抗を一層低下
させることができる。なお、ＲＩＥドライエッチングと
スパッタエッチングと酸素アッシングの各処理は、ドラ
イエッチング装置内で連続処理が可能である。In this embodiment, since the residual CrF X can be completely removed, the contact resistance can be further reduced. The RIE dry etching, sputter etching, and oxygen ashing can be performed continuously in a dry etching apparatus.
【００４８】実施形態例４ 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製に際して、実施形態例３に係るＣｒ膜との
コンタクトの形成方法を適用した実施形態の一の例であ
る。本実施形態例では、実施形態例２の方法で説明した
図１に示す状態で、あるいは、従来例１から３のいずれ
かの方法でコンタクトホール４０〜４８を開口する。次
いで、フォトレジスト膜のエッチングマスク剥離後に、
Ａｒガス又はＨｅガスをエッチングガスとするスパッタ
エッチング処理を以下の条件で行って、コンタクトホー
ル４０〜４８の底部に露出したＣｒ膜上に生成している
ＣｒＦX を除去する。 スパッタエッチングの条件 エッチングガス：Ａｒ 圧力 ：５Ｐａ 温度 ：室温 出力 ：０．０２Ｗ／ｃｍ2 エッチング時間：１２０秒 Fourth Embodiment This embodiment is an example of an embodiment in which the method for forming a contact with a Cr film according to the third embodiment is applied to manufacture an inverted staggered active matrix substrate. In the present embodiment, the contact holes 40 to 48 are opened in the state shown in FIG. 1 described in the method of the second embodiment or by any one of the conventional examples 1 to 3. Next, after removing the etching mask of the photoresist film,
Ar gas or He gas by performing sputter etching process to an etching gas under the following conditions to remove the CrF X are produced on Cr film exposed at the bottom of the contact hole 40 to 48. Conditions for sputter etching Etching gas: Ar pressure: 5 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Etching time: 120 seconds
【００４９】次に、ＩＴＯを成膜して、コンタクト５０
〜５６を形成する。スパッタエッチングとＩＴＯの成膜
は、スパッタ装置内で連続して処理可能である。実施形
態例１と同様に、実施形態例４によって形成したコンタ
クトとＣｒ膜との電気抵抗を測定したところ、コンタク
ト抵抗は、いずれも、実施形態例１と同様に、５ｋΩ以
下であった。本実施形態例でも、ドライエッチング工程
の前に、実施形態例２と同様に、ウエットエッチング工
程を実施してエッチング時間を短縮することにより、生
産性の向上を図ることできる。Next, an ITO film is formed and the contact 50 is formed.
To 56 are formed. Sputter etching and ITO film formation can be processed continuously in a sputtering apparatus. When the electrical resistance between the contact formed in the fourth embodiment and the Cr film was measured in the same manner as in the first embodiment, the contact resistance was 5 kΩ or less, as in the first embodiment. Also in the present embodiment, the productivity can be improved by performing the wet etching process and shortening the etching time before the dry etching process as in the second embodiment.
【００５０】実施形態例１から実施形態例４では、ゲー
ト電極２２及びゲート線３６がＣｒ膜の単層で形成され
ていたが、これに限らず、例えばＡｌ層とＣｒ膜又はＡ
ｌ合金層とＣｒ層の積層膜で形成されていても良い。更
には、Ａｌ層又はＡｌ合金層をＣｒ膜で覆った形態の積
層膜でも良い。Ａｌ合金層は、例えば、Ａｌ−Ｎｄ、Ａ
ｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等の合金層である。In the first to fourth embodiments, the gate electrode 22 and the gate line 36 are formed of a single Cr film. However, the present invention is not limited to this. For example, an Al layer and a Cr film or A
It may be formed of a laminated film of an alloy layer and a Cr layer. Further, a laminated film in which an Al layer or an Al alloy layer is covered with a Cr film may be used. The Al alloy layer is made of, for example, Al-Nd, A
It is an alloy layer of l-Si, Al-Si-Cu, or the like.
【００５１】[0051]
【発明の効果】第１の発明方法によれば、ＳＦ6 ガスを
主成分とするエッチングガスを使ったドライエッチング
法によって、Ｃｒ膜上の絶縁膜をエッチングし、Ｃｒ膜
を露出させるコンタクトホールを開口することにより、
電気抵抗の高いＣｒＦX がＣｒ膜上に殆ど生成しないの
で、Ｃｒ膜に対するコンタクト抵抗の小さいコンタクト
を形成することができる。また、ＣＦ系ガスを主成分と
するエッチングガスでコンタクトホールを開口した後、
コンタクトホールの底部に露出したＣｒ膜に、Ａｒ又は
Ｈｅガスをエッチングガスとするプラズマエッチング処
理を施して、Ｃｒ膜上に生成した、電気抵抗の高いＣｒ
ＦX を除去することにより、Ｃｒ膜に対するコンタクト
抵抗の小さいコンタクトを形成することもできる。According to the first invention, the insulating film on the Cr film is etched by a dry etching method using an etching gas containing SF 6 gas as a main component, and a contact hole for exposing the Cr film is formed. By opening
Since high CrF X electrical resistance does not generate almost on the Cr film, it is possible to form a small contact of the contact resistance to the Cr film. After opening the contact hole with an etching gas mainly composed of a CF-based gas,
The Cr film exposed at the bottom of the contact hole is subjected to plasma etching using an Ar or He gas as an etching gas, and is formed on the Cr film and has a high electric resistance.
By removing F X , a contact having a low contact resistance with the Cr film can be formed.
【図１】実施形態例１の方法に従ってコンタクトを形成
するためにエッチングする絶縁膜と、絶縁膜下のＣｒ膜
とを示す断面図である。FIG. 1 is a cross-sectional view showing an insulating film to be etched to form a contact according to the method of Embodiment 1, and a Cr film below the insulating film.
【図２】逆スタガード型アクティブマトリックス基板の
回路図である。FIG. 2 is a circuit diagram of an inverted staggered type active matrix substrate.
【図３】コンタクトホールを開口した状態を示す断面図
である。FIG. 3 is a cross-sectional view showing a state where a contact hole is opened.
【図４】形成したコンタクトを示す断面図である。FIG. 4 is a sectional view showing a formed contact.
【図５】図５（ａ）から（ｄ）は、それぞれ、コンタク
トホールを開口する前の、逆スタガード型アクティブマ
トリックス基板のドレイン端子部、ＴＦＴ部、画素部、
及びゲート端子部の構成を示す断面図である。FIGS. 5 (a) to 5 (d) respectively show a drain terminal section, a TFT section, a pixel section, and a drain section of an inverted staggered type active matrix substrate before opening contact holes.
FIG. 3 is a cross-sectional view illustrating a configuration of a gate terminal unit.
【図６】図６（ａ）から（ｄ）は、それぞれ、コンタク
トホールを開口した段階での、逆スタガード型アクティ
ブマトリックス基板のドレイン端子部、ＴＦＴ部、画素
部、及びゲート端子部の構成を示す断面図である。FIGS. 6A to 6D show configurations of a drain terminal portion, a TFT portion, a pixel portion, and a gate terminal portion of an inverted staggered active matrix substrate at the stage when a contact hole is opened, respectively. FIG.
【図７】図７（ａ）から（ｄ）は、それぞれ、コンタク
トを形成した段階での、逆スタガード型アクティブマト
リックス基板のドレイン端子部、ＴＦＴ部、画素部、及
びゲート端子部の構成を示す断面図である。FIGS. 7A to 7D respectively show the configuration of a drain terminal portion, a TFT portion, a pixel portion, and a gate terminal portion of an inverted staggered active matrix substrate at the stage when a contact is formed. It is sectional drawing.
１０ ＴＮ方式液晶表示装置用アクティブマトリックス
基板 １２ 画素トランジスタ部 １４ ゲート端子部 １６ ドレイン端子部 １８ 保護トランジスタのドレイン−ゲート接続部 ２０ 透明絶縁性基板 ２２ ゲート電極 ２４ 下層ゲート絶縁膜 ２６ 上層ゲート絶縁膜 ２８ ｉ型ａ−Ｓｉ層 ３０ａ、３０ｂ ｎ+ 型ａ−Ｓｉ層 ３２ａ ソース電極 ３２ｂ ドレイン電極 ３４ パッシベーション保護膜 ３６ ゲート線 ３８ ドレイン線 ４０、４２、４４、４６、４８ コンタクトホール ４９ コンタクト ５０ 画素電極 ５２、５４、５６ コンタクト ７２ ドレイン端子部 ７４ ＴＦＴ部 ７６ 画素部 ７８ ゲート端子部 ８０ 透明絶縁性基板 ８２ 絶縁膜 ８４ ｉ型ａ−Ｓｉ層 ８６ ｎ+ 型ａ−Ｓｉ層 ８８ Ｃｒ膜 ９０ パッシベーション膜 ９２ ゲート電極 ９４ チャネル保護膜 ９６ａ ソース電極 ９６ｂ ドレイン電極 ９８ ドレイン端子部の下部電極 １００ ゲートバス線 １０２ ゲート端子部の下部電極 １０４ コンタクトホール １０６ 画素電極 １０８ ドレイン端子部の上層電極 １１０ ゲート端子部の上層電極Reference Signs List 10 Active matrix substrate for TN mode liquid crystal display device 12 Pixel transistor section 14 Gate terminal section 16 Drain terminal section 18 Drain-gate connection section of protection transistor 20 Transparent insulating substrate 22 Gate electrode 24 Lower gate insulating film 26 Upper gate insulating film 28 i-type a-Si layer 30a, 30b n + type a-Si layer 32a source electrode 32b drain electrode 34 passivation protective film 36 gate line 38 drain line 40, 42, 44, 46, 48 contact hole 49 contact 50 pixel electrode 52, 54, 56 contact 72 drain terminal part 74 TFT part 76 pixel part 78 gate terminal part 80 transparent insulating substrate 82 insulating film 84 i-type a-Si layer 86 n + type a-Si layer 88 Cr film 90 passivation film 92 gate electrode 94 Channel protective film 96a Source electrode 96b Drain electrode 98 Lower electrode of drain terminal 100 Gate bus line 102 Lower electrode of gate terminal 104 Contact hole 106 Pixel electrode 108 Upper electrode of drain terminal 110 Upper electrode of gate terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 聡 秋田県秋田市御所野下提３丁目１番１号 秋田日本電気株式会社内 (72)発明者 山本 篤 秋田県秋田市御所野下提３丁目１番１号 秋田日本電気株式会社内 Ｆターム(参考） 4M104 AA10 BB01 BB02 BB04 BB36 CC01 DD08 DD09 DD12 DD16 DD17 DD22 DD37 HH15 5F004 AA12 AA14 BD01 DA01 DA16 DA18 DA22 DA23 DA26 DB03 DB07 DB26 EA10 EA28 EB01 EB02 EB03 FA08 5F033 GG04 HH08 HH09 HH38 JJ08 JJ09 JJ38 KK07 NN32 PP15 QQ09 QQ13 QQ14 QQ15 QQ19 QQ34 QQ37 QQ95 RR04 RR06 XX09 XX21 5F110 AA03 BB01 CC07 DD02 EE03 EE04 EE05 EE06 EE14 EE36 FF02 FF03 FF09 GG02 GG15 GG35 HK04 HK09 HK16 HK21 HL07 HL08 HL14 HL23 HL24 HL26 HM17 NN02 NN04 NN24 NN72 QQ04 QQ05 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Satoshi Kimura 3-1-1, Goshonoshita, Akita City, Akita Prefecture Inside Akita NEC Corporation (72) Inventor Atsushi Yamamoto 3-1-1, Goshonoshita, Akita City, Akita Prefecture No.1 Akita NEC F-term (reference) 4M104 AA10 BB01 BB02 BB04 BB36 CC01 DD08 DD09 DD12 DD16 DD17 DD22 DD37 HH15 5F004 AA12 AA14 BD01 DA01 DA16 DA18 DA22 DA23 DA26 DB03 DB07 DB26 EA10 EA28 EB01 EB02 EB03 EB02 HH08 HH09 HH38 JJ08 JJ09 JJ38 KK07 NN32 PP15 QQ09 QQ13 QQ14 QQ15 QQ19 QQ34 QQ37 QQ95 RR04 RR06 XX09 XX21 5F110 AA03 BB01 CC07 DD02 EE03 EE04 EE05 EE06 EE21 EE36 FF02 FF03 FF23 NN04 NN24 NN72 QQ04 QQ05
Claims (10)
ｒ）膜に対するコンタクトの形成方法であって、 コンタクトホールの開口パターンを有するエッチングマ
スクを介して、ＳＦ6ガスを主成分とするエッチングガ
スを使ったＲＩＥドライエッチング法によって、前記Ｃ
ｒ膜上の前記絶縁膜をエッチングし、前記Ｃｒ膜を露出
させるコンタクトホールを開口するドライエッチング工
程と、 前記コンタクトホールを導電膜で埋め込み、又は前記コ
ンタクトホールの側壁及び露出したＣｒ膜上に導電膜を
成膜して、前記Ｃｒ膜と電気的に接続する導電性コンタ
クトを形成するコンタクト形成工程とを有することを特
徴とするＣｒ膜とのコンタクトの形成方法。A chromium (C) formed under an insulating film.
r) A method of forming a contact with the film, wherein the C is formed by an RIE dry etching method using an etching gas containing SF 6 gas as a main component through an etching mask having a contact hole opening pattern.
a dry etching step of etching the insulating film on the r film and opening a contact hole exposing the Cr film; filling the contact hole with a conductive film, or forming a conductive film on the side wall of the contact hole and on the exposed Cr film. A step of forming a film and forming a conductive contact electrically connected to the Cr film.
前記コンタクト形成工程の前に、前記コンタクトホール
の底部に露出したＣｒ膜、及び前記エッチングマスクに
酸素アッシング処理を施す工程を有することを特徴とす
る請求項１に記載のＣｒ膜とのコンタクトの形成方法。2. A step of performing an oxygen ashing process on the Cr film exposed at the bottom of the contact hole and the etching mask after the dry etching step and before the contact forming step. The method for forming a contact with a Cr film according to claim 1.
ｅガス又はＡｒガスをエッチングガスとするスパッタエ
ッチング処理を施すスパッタエッチング工程を有するこ
とを特徴とする請求項１又は２に記載のＣｒ膜とのコン
タクトの形成方法。3. Following the dry etching step, H
3. The method for forming a contact with a Cr film according to claim 1, further comprising a sputter etching step of performing a sputter etching process using e gas or Ar gas as an etching gas.
パッタエッチング工程を同じドライエッチング装置内で
連続して実施することを特徴とする請求項３に記載のＣ
ｒ膜とのコンタクトの形成方法。4. The method according to claim 3, wherein the sputter etching step is continuously performed in the same dry etching apparatus after the RIE dry etching step.
A method for forming a contact with an r film.
タクトホールの開口パターンを有するエッチングマスク
を介して、ウエットエッチング法によって前記絶縁膜を
エッチングするウエットエッチング工程を有し、 次いで、前記ドライエッチング工程では、前記ドライエ
ッチング法によって前記エッチングマスクを介してコン
タクトホールを開口し、又は前記ウエットエッチング工
程で開口したコンタクトホールを整形することを特徴と
する請求項１から４のいずれか１項に記載のＣｒ膜との
コンタクトの形成方法。5. A wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern before the dry etching step. 5. The Cr according to claim 1, wherein a contact hole is opened through the etching mask by the dry etching method, or the contact hole opened in the wet etching step is shaped. 6. A method for forming a contact with a film.
ｒガス又はＨｅガスをエッチングガスとするスパッタエ
ッチング処理を施すことを特徴とする請求項１から５の
いずれか１項に記載のＣｒ膜とのコンタクトの形成方
法。6. After removing the etching mask, A
The method for forming a contact with a Cr film according to any one of claims 1 to 5, wherein sputter etching is performed using r gas or He gas as an etching gas.
スは、ＣＦ系ガスを含まないことを特徴とする請求項１
から６のいずれか１項に記載のＣｒ膜とのコンタクトの
形成方法。7. The etching gas containing SF 6 as a main component does not contain a CF-based gas.
7. The method for forming a contact with a Cr film according to any one of items 1 to 6.
ｒ）膜に対するコンタクトの形成方法であって、 ＣＦ系ガスを主成分とするエッチングガスを使ったＲＩ
Ｅドライエッチング法によって、コンタクトホールの開
口パターンを有するエッチングマスクを介して前記Ｃｒ
膜上の前記絶縁膜をエッチングし、前記Ｃｒ膜を露出さ
せるコンタクトホールを開口するドライエッチング工程
と、 次に、Ｈｅガス又はＡｒガスをエッチングガスとするス
パッタエッチング処理を施す工程と、 前記コンタクトホールを導電膜で埋め込み、又は前記コ
ンタクトホールの側壁及び露出したＣｒ上に導電膜を成
膜して、前記Ｃｒ膜と電気的に接続する導電性コンタク
トを形成するコンタクト形成工程とを有することを特徴
とするＣｒ膜とのコンタクトの形成方法。8. A chromium (C) formed under an insulating film.
r) A method of forming a contact to a film, wherein a RI using an etching gas mainly containing a CF-based gas is used.
E By dry etching, the Cr is etched through an etching mask having an opening pattern of a contact hole.
A dry etching step of etching the insulating film on the film to open a contact hole exposing the Cr film; a sputter etching process using He gas or Ar gas as an etching gas; Forming a conductive contact on the side wall of the contact hole and on the exposed Cr to form a conductive contact electrically connected to the Cr film. Forming a contact with the Cr film.
記コンタクト形成工程の前に、前記コンタクトホールの
底部に露出した前記Ｃｒ膜、及び前記エッチングマスク
に酸素アッシング処理を施す工程を有することを特徴と
する請求項８に記載のＣｒ膜とのコンタクトの形成方
法。9. A step of performing an oxygen ashing process on the Cr film exposed at the bottom of the contact hole and the etching mask before the contact forming step following the sputter etching step. A method for forming a contact with a Cr film according to claim 8.
ンタクトホールの開口パターンを有するエッチングマス
クを介して、ウエットエッチング法によって前記絶縁膜
をエッチングするウエットエッチング工程を有し、 次いで、前記ドライエッチング工程では、前記エッチン
グマスクを介してドライエッチング法によって、コンタ
クトホールを開口し、又は前記ウエットエッチング工程
で開口したコンタクトホールを整形することを特徴とす
る請求項８又は９に記載のＣｒ膜とのコンタクトの形成
方法。10. A wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern before the dry etching step. 10. A contact hole with a Cr film according to claim 8 or 9, wherein a contact hole is opened by a dry etching method through the etching mask, or the contact hole opened in the wet etching step is shaped. Forming method.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A711 | Notification of change in applicant |
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|
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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