JP2001308054A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001308054A JP2001308054A JP2000127269A JP2000127269A JP2001308054A JP 2001308054 A JP2001308054 A JP 2001308054A JP 2000127269 A JP2000127269 A JP 2000127269A JP 2000127269 A JP2000127269 A JP 2000127269A JP 2001308054 A JP2001308054 A JP 2001308054A
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Abstract
(57)【要約】
【課題】 洗浄能力を向上させる。
【解決手段】 半導体基板1上にポリメタル構造のゲー
ト電極7を形成した後、半導体基板1を洗浄する際に、
洗浄液として、フッ酸と、過酸化水素と、塩酸と、水と
の混合液を用い、1分間程度、室温(23℃)中で枚葉
洗浄処理を施すようにした。
ト電極7を形成した後、半導体基板1を洗浄する際に、
洗浄液として、フッ酸と、過酸化水素と、塩酸と、水と
の混合液を用い、1分間程度、室温(23℃)中で枚葉
洗浄処理を施すようにした。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の製造工程中に行われる
洗浄技術に適用して有効な技術に関するものである。
技術に関し、特に、半導体装置の製造工程中に行われる
洗浄技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】本発明者が検討した洗浄処理は、例えば
半導体装置の製造工程中において半導体基板上に付着し
た金属を除去することを主目的とした洗浄処理であり、
その洗浄処理においては、複数枚の半導体基板を、例え
ば塩酸(HCl)、過酸化水素(H2O2)および水(H
2O)を含む洗浄液に一括して浸し、室温よりも高い温
度(特に限定されるものではないが、例えば80℃程
度)で洗浄処理を行うものである。
半導体装置の製造工程中において半導体基板上に付着し
た金属を除去することを主目的とした洗浄処理であり、
その洗浄処理においては、複数枚の半導体基板を、例え
ば塩酸(HCl)、過酸化水素(H2O2)および水(H
2O)を含む洗浄液に一括して浸し、室温よりも高い温
度(特に限定されるものではないが、例えば80℃程
度)で洗浄処理を行うものである。
【0003】なお、半導体装置の製造工程における洗浄
技術については、例えば株式会社工業調査会、1997
年11月25日発行「超LSI製造・試験装置ガイドブ
ック」p102〜p107に記載があり、各種の洗浄装
置について説明されている。
技術については、例えば株式会社工業調査会、1997
年11月25日発行「超LSI製造・試験装置ガイドブ
ック」p102〜p107に記載があり、各種の洗浄装
置について説明されている。
【0004】
【発明が解決しようとする課題】ところが、上記発明者
が検討した洗浄技術においては、以下の課題があること
を本発明者は見出した。
が検討した洗浄技術においては、以下の課題があること
を本発明者は見出した。
【0005】まず、高温処理のため電力消費が大きいと
いう課題がある。また、高温処理のため薬液の組成変化
が大きく、薬液の交換頻度が増えるという課題がある。
また、加熱設備が必要となるため、洗浄装置のスペース
が増大するという課題がある。また、加熱設備が必要と
なるため、洗浄装置のコスト低減が難しいという課題が
ある。さらに、ゲート電極が、多結晶シリコン膜上にバ
リア導体膜を介して金属膜を堆積してなる、いわゆるポ
リメタルゲート電極構造の場合、当該洗浄処理後にゲー
ト電極が消滅してしまう課題がある。
いう課題がある。また、高温処理のため薬液の組成変化
が大きく、薬液の交換頻度が増えるという課題がある。
また、加熱設備が必要となるため、洗浄装置のスペース
が増大するという課題がある。また、加熱設備が必要と
なるため、洗浄装置のコスト低減が難しいという課題が
ある。さらに、ゲート電極が、多結晶シリコン膜上にバ
リア導体膜を介して金属膜を堆積してなる、いわゆるポ
リメタルゲート電極構造の場合、当該洗浄処理後にゲー
ト電極が消滅してしまう課題がある。
【0006】本発明の目的は、洗浄処理装置の消費電力
を低減することのできる技術を提供することにある。
を低減することのできる技術を提供することにある。
【0007】また、本発明の他の目的は、洗浄能力を向
上させることのできる技術を提供することにある。
上させることのできる技術を提供することにある。
【0008】また、本発明の他の目的は、洗浄処理時の
薬液の交換頻度を低減することのできる技術を提供する
ことにある。
薬液の交換頻度を低減することのできる技術を提供する
ことにある。
【0009】また、本発明の他の目的は、洗浄装置のス
ペースを縮小するすることのできる技術を提供すること
にある。
ペースを縮小するすることのできる技術を提供すること
にある。
【0010】また、本発明の他の目的は、洗浄装置のコ
ストを低減することのできる技術を提供することにあ
る。
ストを低減することのできる技術を提供することにあ
る。
【0011】また、本発明の他の目的は、ポリメタルゲ
ート電極をパターニングした後の洗浄処理に際して、ゲ
ート電極が消失するのを防止することのできる技術を提
供することにある。
ート電極をパターニングした後の洗浄処理に際して、ゲ
ート電極が消失するのを防止することのできる技術を提
供することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 1.本発明は、半導体ウエハに対して、絶縁膜、半導体
またはそれらの両方をエッチングする性質を有する洗浄
液によって葉洗浄処理を施す工程を有するものである。 2.本発明は、(a)半導体ウエハに対して、絶縁膜、
半導体またはそれらの両方をエッチングする性質を有す
る洗浄液によって枚葉洗浄処理を施す工程、(b)前記
枚葉洗浄処理工程後、半導体ウエハに対して水洗処理を
施す工程、(c)前記水洗処理後、半導体ウエハに対し
て乾燥処理を施す工程を有するものである。 3.本発明は、(a)半導体ウエハ上に導体膜を堆積す
る工程、(b)前記導体膜をパターニングする工程、
(c)前記半導体ウエハに対して、絶縁膜、半導体また
はそれらの両方をエッチングする性質を有する洗浄液に
よって枚葉洗浄処理を施す工程を有するものである。 4.本発明は、(a)半導体ウエハ上にゲート絶縁膜を
形成する工程、(b)前記ゲート絶縁膜上に導体膜を堆
積する工程、(c)前記導体膜をパターニングすること
によりゲート電極を形成する工程、(d)前記半導体ウ
エハに対して、絶縁膜、半導体またはそれらの両方をエ
ッチングする性質を有する洗浄液によって枚葉洗浄処理
を施す工程、(e)前記半導体ウエハ上に絶縁膜を堆積
する工程を有するものである。 5.本発明は、前記項4において、前記導体膜が、多結
晶シリコン膜上にバリア導体膜を介して金属膜を堆積し
てなるものである。 6.本発明は、前記項5において、前記金属膜が、タン
グステンとするものである。 7.本発明は、前記項1〜6のいずれかにおいて、前記
洗浄液が、酸化剤を含むものである。 8.本発明は、前記項7において、前記酸化剤が、過酸
化水素(H2O2)とするものである。 9.本発明は、前記項1〜6のいずれかにおいて、前記
洗浄液が、酸化剤およびpH調整剤を含むものである。 10.本発明は、前記項9において、前記酸化剤が、過
酸化水素(H2O2)とするものである。 11.本発明は、前記項9または10において、前記p
H調整剤が、塩酸(HCl)、硫酸(H2SO4)または
硝酸(HNO3)とするものである。 12.本発明は、前記項1〜6のいずれかにおいて、前
記洗浄液が、酸化剤と、酸化膜、半導体またはそれらの
両方をエッチングする性質を有するエッチング液と、p
H調整剤とを含むものである。 13.本発明は、前記項12において、前記酸化剤が、
過酸化水素(H2O2)とするものである。 14.本発明は、前記項12または13において、前記
エッチング液が、フッ酸(HF)、フッ化アンモニウム
(NH4F)またはトリメチルフッ化アンモニウム(T
MAF)とするものである。 15.本発明は、前記項12、13または14におい
て、前記pH調整剤が、塩酸(HCl)、硫酸(H2S
O4)または硝酸(HNO3)とするものである。 16.本発明は、前記項12〜15のいずれかにおい
て、前記洗浄液中のエッチング液の量が、他の量に比べ
て最も少ないものである。 17.本発明は、前記項1〜16のいずれかにおいて、
前記枚葉洗浄処理は、金属除去を主目的とするものであ
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 1.本発明は、半導体ウエハに対して、絶縁膜、半導体
またはそれらの両方をエッチングする性質を有する洗浄
液によって葉洗浄処理を施す工程を有するものである。 2.本発明は、(a)半導体ウエハに対して、絶縁膜、
半導体またはそれらの両方をエッチングする性質を有す
る洗浄液によって枚葉洗浄処理を施す工程、(b)前記
枚葉洗浄処理工程後、半導体ウエハに対して水洗処理を
施す工程、(c)前記水洗処理後、半導体ウエハに対し
て乾燥処理を施す工程を有するものである。 3.本発明は、(a)半導体ウエハ上に導体膜を堆積す
る工程、(b)前記導体膜をパターニングする工程、
(c)前記半導体ウエハに対して、絶縁膜、半導体また
はそれらの両方をエッチングする性質を有する洗浄液に
よって枚葉洗浄処理を施す工程を有するものである。 4.本発明は、(a)半導体ウエハ上にゲート絶縁膜を
形成する工程、(b)前記ゲート絶縁膜上に導体膜を堆
積する工程、(c)前記導体膜をパターニングすること
によりゲート電極を形成する工程、(d)前記半導体ウ
エハに対して、絶縁膜、半導体またはそれらの両方をエ
ッチングする性質を有する洗浄液によって枚葉洗浄処理
を施す工程、(e)前記半導体ウエハ上に絶縁膜を堆積
する工程を有するものである。 5.本発明は、前記項4において、前記導体膜が、多結
晶シリコン膜上にバリア導体膜を介して金属膜を堆積し
てなるものである。 6.本発明は、前記項5において、前記金属膜が、タン
グステンとするものである。 7.本発明は、前記項1〜6のいずれかにおいて、前記
洗浄液が、酸化剤を含むものである。 8.本発明は、前記項7において、前記酸化剤が、過酸
化水素(H2O2)とするものである。 9.本発明は、前記項1〜6のいずれかにおいて、前記
洗浄液が、酸化剤およびpH調整剤を含むものである。 10.本発明は、前記項9において、前記酸化剤が、過
酸化水素(H2O2)とするものである。 11.本発明は、前記項9または10において、前記p
H調整剤が、塩酸(HCl)、硫酸(H2SO4)または
硝酸(HNO3)とするものである。 12.本発明は、前記項1〜6のいずれかにおいて、前
記洗浄液が、酸化剤と、酸化膜、半導体またはそれらの
両方をエッチングする性質を有するエッチング液と、p
H調整剤とを含むものである。 13.本発明は、前記項12において、前記酸化剤が、
過酸化水素(H2O2)とするものである。 14.本発明は、前記項12または13において、前記
エッチング液が、フッ酸(HF)、フッ化アンモニウム
(NH4F)またはトリメチルフッ化アンモニウム(T
MAF)とするものである。 15.本発明は、前記項12、13または14におい
て、前記pH調整剤が、塩酸(HCl)、硫酸(H2S
O4)または硝酸(HNO3)とするものである。 16.本発明は、前記項12〜15のいずれかにおい
て、前記洗浄液中のエッチング液の量が、他の量に比べ
て最も少ないものである。 17.本発明は、前記項1〜16のいずれかにおいて、
前記枚葉洗浄処理は、金属除去を主目的とするものであ
る。
【0014】
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。
【0015】本願において半導体装置というときは、特
に単結晶シリコン基板上に作られるものだけでなく、特
にそうでない旨が明示された場合を除き、SOI(Silic
on On Insulator)基板やTFT(Thin Film Transistor)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。
に単結晶シリコン基板上に作られるものだけでなく、特
にそうでない旨が明示された場合を除き、SOI(Silic
on On Insulator)基板やTFT(Thin Film Transistor)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。
【0016】また、半導体ウエハ(半導体基板)とは、
半導体装置の製造に用いるシリコンその他の半導体単結
晶基板(一般にほぼ平面円形状)、サファイア基板、ガ
ラス基板、その他の絶縁、反絶縁または半導体基板等並
びにそれらの複合的基板を言う。
半導体装置の製造に用いるシリコンその他の半導体単結
晶基板(一般にほぼ平面円形状)、サファイア基板、ガ
ラス基板、その他の絶縁、反絶縁または半導体基板等並
びにそれらの複合的基板を言う。
【0017】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【0018】また、以下の実施の形態において、要素の
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【0019】さらに、以下の実施の形態において、その
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【0020】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【0021】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【0022】また、本実施の形態においては、電界効果
トランジスタを例示するMOS・FET(Metal Oxide
Semiconductor Field Effect Transistor)をMOSと
略し、pチャネル型のMOS・FETをpMOSと略
し、nチャネル型のMOS・FETをnMOSと略す。
トランジスタを例示するMOS・FET(Metal Oxide
Semiconductor Field Effect Transistor)をMOSと
略し、pチャネル型のMOS・FETをpMOSと略
し、nチャネル型のMOS・FETをnMOSと略す。
【0023】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
て詳細に説明する。
【0024】本実施の形態においては、本発明を、例え
ばCMOS(Complementary MOS)回路を有する半導体
装置の製造方法に適用した場合について図1〜図7によ
って説明する。
ばCMOS(Complementary MOS)回路を有する半導体
装置の製造方法に適用した場合について図1〜図7によ
って説明する。
【0025】図1は、その半導体装置の製造工程中にお
ける要部断面図である。まず、例えば1〜10Ωcm程度
の比抵抗を有するp型の単結晶シリコンからなる半導体
基板(以下、基板という)1に深さ350nm程度の素
子分離溝2をフォトリソグラフィとドライエッチングを
用いて形成した後、溝の内部を含む基板1上にCVD法
等で酸化シリコン膜3を堆積する。続いて、溝の上部の
酸化シリコン膜3を化学機械研磨(CMP)によってそ
の表面を平坦化する。これにより、溝型の素子分離部2
A(トレンチアイソレーション)を形成する。その後、
基板1のnMOS形成領域にホウ素をイオン打ち込み
し、また、基板1のpMOS形成領域にリンをイオン打
ち込みすることによって、nMOS形成領域にp型ウエ
ル4を形成し、pMOS形成領域にn型ウエル5を形成
する。
ける要部断面図である。まず、例えば1〜10Ωcm程度
の比抵抗を有するp型の単結晶シリコンからなる半導体
基板(以下、基板という)1に深さ350nm程度の素
子分離溝2をフォトリソグラフィとドライエッチングを
用いて形成した後、溝の内部を含む基板1上にCVD法
等で酸化シリコン膜3を堆積する。続いて、溝の上部の
酸化シリコン膜3を化学機械研磨(CMP)によってそ
の表面を平坦化する。これにより、溝型の素子分離部2
A(トレンチアイソレーション)を形成する。その後、
基板1のnMOS形成領域にホウ素をイオン打ち込み
し、また、基板1のpMOS形成領域にリンをイオン打
ち込みすることによって、nMOS形成領域にp型ウエ
ル4を形成し、pMOS形成領域にn型ウエル5を形成
する。
【0026】次いで、基板1をスチーム酸化することに
よって、p型ウエル4およびn型ウエル5の表面に、例
えば膜厚6nm程度のゲート絶縁膜6を形成する。な
お、ここでいうゲート絶縁膜6の膜厚とは、二酸化シリ
コン換算膜厚であり、実際の膜厚と一致しない場合もあ
る。
よって、p型ウエル4およびn型ウエル5の表面に、例
えば膜厚6nm程度のゲート絶縁膜6を形成する。な
お、ここでいうゲート絶縁膜6の膜厚とは、二酸化シリ
コン換算膜厚であり、実際の膜厚と一致しない場合もあ
る。
【0027】ゲート絶縁膜6は、酸化シリコン膜に代え
て酸窒化シリコン膜で構成しても良い。酸窒化シリコン
膜は、酸化シリコン膜に比べて膜中における界面準位の
発生を抑制したり、電子トラップを低減したりする効果
が高いので、ゲート絶縁膜6のホットキャリア耐性を向
上でき、絶縁耐性を向上させることができる。酸窒化シ
リコン膜を形成するには、例えば基板1をNO、NO2
またはNH3といった含窒素ガス雰囲気中で熱処理すれ
ば良い。また、p型ウエル4およびn型ウエル5のそれ
ぞれの表面に酸化シリコンからなるゲート絶縁膜6を形
成した後、基板1を上記した含窒素ガス雰囲気中で熱処
理し、ゲート絶縁膜6と基板1との界面に窒素を偏析さ
せることによっても、上記と同様の効果を得ることがで
きる。
て酸窒化シリコン膜で構成しても良い。酸窒化シリコン
膜は、酸化シリコン膜に比べて膜中における界面準位の
発生を抑制したり、電子トラップを低減したりする効果
が高いので、ゲート絶縁膜6のホットキャリア耐性を向
上でき、絶縁耐性を向上させることができる。酸窒化シ
リコン膜を形成するには、例えば基板1をNO、NO2
またはNH3といった含窒素ガス雰囲気中で熱処理すれ
ば良い。また、p型ウエル4およびn型ウエル5のそれ
ぞれの表面に酸化シリコンからなるゲート絶縁膜6を形
成した後、基板1を上記した含窒素ガス雰囲気中で熱処
理し、ゲート絶縁膜6と基板1との界面に窒素を偏析さ
せることによっても、上記と同様の効果を得ることがで
きる。
【0028】また、ゲート絶縁膜6を、例えば窒化シリ
コン膜または酸化シリコン膜と窒化シリコン膜との複合
絶縁膜で形成しても良い。酸化シリコンからなるゲート
絶縁膜6を二酸化シリコン換算膜厚で5nm未満、特に
3nm未満まで薄くすると、直接トンネル電流の発生や
ストレス起因のホットキャリア等による絶縁耐圧の低下
が顕在化する。窒化シリコン膜は、酸化シリコン膜より
も誘電率が高いためにその二酸化シリコン換算膜厚は実
際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を
有する場合には、物理的に厚くても、相対的に薄い二酸
化シリコン膜と同等の容量を得ることができる。従っ
て、ゲート絶縁膜6を単一の窒化シリコン膜あるいはそ
れと酸化シリコン膜との複合膜で構成することにより、
その実効膜厚を、酸化シリコン膜で構成されたゲート絶
縁膜よりも厚くすることができるので、トンネル漏れ電
流の発生やホットキャリアによる絶縁耐圧の低下を改善
することができる。また、酸窒化シリコン膜は、酸化シ
リコン膜に比べて不純物が貫通し難いので、ゲート絶縁
膜6を酸窒化シリコン膜で構成することにより、ゲート
電極材料中の不純物が半導体基板側に拡散することに起
因するしきい値電圧の変動を抑制することができる。
コン膜または酸化シリコン膜と窒化シリコン膜との複合
絶縁膜で形成しても良い。酸化シリコンからなるゲート
絶縁膜6を二酸化シリコン換算膜厚で5nm未満、特に
3nm未満まで薄くすると、直接トンネル電流の発生や
ストレス起因のホットキャリア等による絶縁耐圧の低下
が顕在化する。窒化シリコン膜は、酸化シリコン膜より
も誘電率が高いためにその二酸化シリコン換算膜厚は実
際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を
有する場合には、物理的に厚くても、相対的に薄い二酸
化シリコン膜と同等の容量を得ることができる。従っ
て、ゲート絶縁膜6を単一の窒化シリコン膜あるいはそ
れと酸化シリコン膜との複合膜で構成することにより、
その実効膜厚を、酸化シリコン膜で構成されたゲート絶
縁膜よりも厚くすることができるので、トンネル漏れ電
流の発生やホットキャリアによる絶縁耐圧の低下を改善
することができる。また、酸窒化シリコン膜は、酸化シ
リコン膜に比べて不純物が貫通し難いので、ゲート絶縁
膜6を酸窒化シリコン膜で構成することにより、ゲート
電極材料中の不純物が半導体基板側に拡散することに起
因するしきい値電圧の変動を抑制することができる。
【0029】ここで、単一絶縁膜または複合絶縁膜の二
酸化シリコン換算膜厚(以下、単に換算膜厚ともいう)
drとは、対象となる絶縁膜の比誘電率をεi、その膜厚
をdi、二酸化シリコンの比誘電率をεsとしたときに、
次式で定義される膜厚である。
酸化シリコン換算膜厚(以下、単に換算膜厚ともいう)
drとは、対象となる絶縁膜の比誘電率をεi、その膜厚
をdi、二酸化シリコンの比誘電率をεsとしたときに、
次式で定義される膜厚である。
【0030】
【数1】
【0031】例えば酸化シリコン(SiO2)および窒
化シリコン(Si3N4)の誘電率は、それぞれ4〜4.
2および8である。そこで、窒化シリコンの誘電率を酸
化シリコンの誘電率の2倍として計算すると、例えば膜
厚6nmの窒化シリコン膜の二酸化シリコン換算膜厚は
3nmとなる。すなわち、膜厚6nmの窒化シリコン膜
からなるゲート絶縁膜と膜厚3nmの酸化シリコン膜か
らなるゲート絶縁膜とは容量が等しい。また、膜厚2n
mの酸化シリコン膜と膜厚2nmの窒化シリコン膜(換
算膜厚=1nm)との複合膜からなるゲート絶縁膜の容
量は、膜厚3nmの単一酸化シリコン膜からなるゲート
絶縁膜の容量と同じである。
化シリコン(Si3N4)の誘電率は、それぞれ4〜4.
2および8である。そこで、窒化シリコンの誘電率を酸
化シリコンの誘電率の2倍として計算すると、例えば膜
厚6nmの窒化シリコン膜の二酸化シリコン換算膜厚は
3nmとなる。すなわち、膜厚6nmの窒化シリコン膜
からなるゲート絶縁膜と膜厚3nmの酸化シリコン膜か
らなるゲート絶縁膜とは容量が等しい。また、膜厚2n
mの酸化シリコン膜と膜厚2nmの窒化シリコン膜(換
算膜厚=1nm)との複合膜からなるゲート絶縁膜の容
量は、膜厚3nmの単一酸化シリコン膜からなるゲート
絶縁膜の容量と同じである。
【0032】次に、図2に示すように、ゲート絶縁膜6
の上に、ゲート電極7およびその上のキャップ膜8を通
常のフォトリソグラフィ技術およびドライエッチング技
術によって形成する。すなわち、まず、基板1上に、例
えば低抵抗多結晶シリコン膜、窒化タングステン(W
N)膜、タングステン(W)膜および窒化シリコン膜を
下層から順に堆積した後、その上に、ゲート電極形成領
域を覆い、それ以外が露出されるようなフォトレジスト
パターンを形成する。続いて、そのフォトレジストパタ
ーンをエッチングマスクとして、そこから露出する窒化
シリコン膜、タングステン膜、窒化タングステン膜およ
び低抵抗多結晶シリコン膜を除去することにより、窒化
シリコン膜等からなるキャップ膜8と、低抵抗多結晶シ
リコン膜、窒化タングステン膜およびタングステン膜か
らなる、いわゆるポリメタルゲート構造のゲート電極7
とを形成する。上記低抵抗多結晶シリコン膜はCVD法
により、窒化タングステン膜およびタングステン膜はス
パッタリング法により形成できる。窒化タングステン膜
に代えて窒化チタン(TiN)膜を用いても良い。ま
た、タングステン膜に代えてモリブデン(Mo)膜を用
いても良い。また、ゲート電極7は、低抵抗多結晶シリ
コン膜上にタングステンシリサイド膜、チタンシリサイ
ド膜またはコバルト(Co)シリサイド膜を堆積した積
層膜によって形成しても良い。また、ゲート電極7の材
料として多結晶または単結晶のシリコン(Si)とゲル
マニウム(Ge)との合金を用いても良い。
の上に、ゲート電極7およびその上のキャップ膜8を通
常のフォトリソグラフィ技術およびドライエッチング技
術によって形成する。すなわち、まず、基板1上に、例
えば低抵抗多結晶シリコン膜、窒化タングステン(W
N)膜、タングステン(W)膜および窒化シリコン膜を
下層から順に堆積した後、その上に、ゲート電極形成領
域を覆い、それ以外が露出されるようなフォトレジスト
パターンを形成する。続いて、そのフォトレジストパタ
ーンをエッチングマスクとして、そこから露出する窒化
シリコン膜、タングステン膜、窒化タングステン膜およ
び低抵抗多結晶シリコン膜を除去することにより、窒化
シリコン膜等からなるキャップ膜8と、低抵抗多結晶シ
リコン膜、窒化タングステン膜およびタングステン膜か
らなる、いわゆるポリメタルゲート構造のゲート電極7
とを形成する。上記低抵抗多結晶シリコン膜はCVD法
により、窒化タングステン膜およびタングステン膜はス
パッタリング法により形成できる。窒化タングステン膜
に代えて窒化チタン(TiN)膜を用いても良い。ま
た、タングステン膜に代えてモリブデン(Mo)膜を用
いても良い。また、ゲート電極7は、低抵抗多結晶シリ
コン膜上にタングステンシリサイド膜、チタンシリサイ
ド膜またはコバルト(Co)シリサイド膜を堆積した積
層膜によって形成しても良い。また、ゲート電極7の材
料として多結晶または単結晶のシリコン(Si)とゲル
マニウム(Ge)との合金を用いても良い。
【0033】次いで、本実施の形態においては、例えば
次のような枚葉洗浄処理を基板1に対して施す。
次のような枚葉洗浄処理を基板1に対して施す。
【0034】まず、第1の枚葉洗浄処理は、基板1に付
着した微粒子(有機物)を除去することを主目的とした
洗浄処理である。この微粒子は、半導体製造装置、治具
または人体等から生じた発塵やエッチング処理または成
膜処理時に生じた反応生成物等であり、様々な物質が様
々な形態で基板に付着している。ここでは、例えば水酸
化アンモニウム(NH4OH)と過酸化水素(H2O2)
と水(H2O)との混合液を用いて基板1を1枚ずつ洗
浄処理する。
着した微粒子(有機物)を除去することを主目的とした
洗浄処理である。この微粒子は、半導体製造装置、治具
または人体等から生じた発塵やエッチング処理または成
膜処理時に生じた反応生成物等であり、様々な物質が様
々な形態で基板に付着している。ここでは、例えば水酸
化アンモニウム(NH4OH)と過酸化水素(H2O2)
と水(H2O)との混合液を用いて基板1を1枚ずつ洗
浄処理する。
【0035】続く、第2の枚葉洗浄処理は、基板に付着
した金属を除去することを主目的とした洗浄処理であ
る。この金属は、半導体製造装置、空気中、人体、薬液
または所定の材料から基板1に付着したもので、汚染形
態も、微粒子状に付着したもの、イオンとして吸着した
もの、さらにはプラズマプロセス中に基板1に打ち込ま
れたもの等がある。本実施の形態においては、この第2
の洗浄処理に際して、シリコン、酸化膜またはそれらの
両方をエッチングする性質を有するエッチング液と、p
H調整剤と、酸化剤とを配合した洗浄液を用いた。具体
的には、例えば次の通りである。洗浄液は、例えばフッ
酸(HF;上記エッチング液):塩酸(HCl;pH調
整剤):過酸化水素(H2O2;酸化剤):水(H2O)
=0.4:10:10:500を用いた。処理温度は、
例えば室温(23℃程度)である。また、処理時間は、
最長で5分程度、本実施の形態では、好ましくは1分程
度、40〜50秒程度としても良い。
した金属を除去することを主目的とした洗浄処理であ
る。この金属は、半導体製造装置、空気中、人体、薬液
または所定の材料から基板1に付着したもので、汚染形
態も、微粒子状に付着したもの、イオンとして吸着した
もの、さらにはプラズマプロセス中に基板1に打ち込ま
れたもの等がある。本実施の形態においては、この第2
の洗浄処理に際して、シリコン、酸化膜またはそれらの
両方をエッチングする性質を有するエッチング液と、p
H調整剤と、酸化剤とを配合した洗浄液を用いた。具体
的には、例えば次の通りである。洗浄液は、例えばフッ
酸(HF;上記エッチング液):塩酸(HCl;pH調
整剤):過酸化水素(H2O2;酸化剤):水(H2O)
=0.4:10:10:500を用いた。処理温度は、
例えば室温(23℃程度)である。また、処理時間は、
最長で5分程度、本実施の形態では、好ましくは1分程
度、40〜50秒程度としても良い。
【0036】この第2の枚葉洗浄処理に際し、本実施の
形態においては、過酸化水素による基板1(シリコン)
の表面の酸化と、フッ酸による酸化膜(酸化シリコン
膜)のモノレイヤ程度のエッチングとを同洗浄工程時に
起こすことにより、基板1(シリコン)の表層中におけ
る金属をも除去することができる。すなわち、洗浄能力
を向上させることができるので、半導体装置の歩留ま
り、信頼性および性能を工場させることができる。
形態においては、過酸化水素による基板1(シリコン)
の表面の酸化と、フッ酸による酸化膜(酸化シリコン
膜)のモノレイヤ程度のエッチングとを同洗浄工程時に
起こすことにより、基板1(シリコン)の表層中におけ
る金属をも除去することができる。すなわち、洗浄能力
を向上させることができるので、半導体装置の歩留ま
り、信頼性および性能を工場させることができる。
【0037】ここで、本実施の形態の洗浄処理を施した
場合と、本発明者らが本発明をするのに検討した洗浄処
理を施した場合とで、銅(Cu)および鉄(Fe)の除
去率を比較した実験結果を図3および図4に示す。図3
が銅の除去率を示し、図4が鉄の除去率を示している。
いずれの図においても、左側が本実施の形態を示し、右
側が本発明者らが検討した洗浄技術を示している。図3
から、本実施の形態の洗浄処理を用いた場合、銅の除去
率は、本発明者らが検討した洗浄処理に比べると若干落
ちるものの、充分な洗浄結果が得られている。また、図
4から、鉄の除去率は、本実施の形態の洗浄処理の方
が、本発明者らが検討した洗浄処理に比べて大幅に向上
していることが分かる。
場合と、本発明者らが本発明をするのに検討した洗浄処
理を施した場合とで、銅(Cu)および鉄(Fe)の除
去率を比較した実験結果を図3および図4に示す。図3
が銅の除去率を示し、図4が鉄の除去率を示している。
いずれの図においても、左側が本実施の形態を示し、右
側が本発明者らが検討した洗浄技術を示している。図3
から、本実施の形態の洗浄処理を用いた場合、銅の除去
率は、本発明者らが検討した洗浄処理に比べると若干落
ちるものの、充分な洗浄結果が得られている。また、図
4から、鉄の除去率は、本実施の形態の洗浄処理の方
が、本発明者らが検討した洗浄処理に比べて大幅に向上
していることが分かる。
【0038】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、基板1の金属汚
染を素早く除去できるので、枚葉洗浄処理の処理時間を
短縮することが可能となる。このため、枚葉洗浄処理を
用いた場合であっても、半導体装置の開発、製造時間を
短縮させることができ、半導体装置の製造工程における
スループットを向上させることが可能となる。
は、エッチング作用を持つことにより、基板1の金属汚
染を素早く除去できるので、枚葉洗浄処理の処理時間を
短縮することが可能となる。このため、枚葉洗浄処理を
用いた場合であっても、半導体装置の開発、製造時間を
短縮させることができ、半導体装置の製造工程における
スループットを向上させることが可能となる。
【0039】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、洗浄処理の低温
化が可能となり、室温中またはそれよりも低い処理温度
中において洗浄処理を行うことが可能となる。このた
め、洗浄処理装置の消費電力を低減することが可能とな
る。また、洗浄処理時の薬液の交換頻度を低減すること
が可能となる。また、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。さらに、加熱設備を不要とすることができるので、
洗浄処理装置のコストを低減することが可能となる。し
たがって、半導体装置の製造コストを低減することが可
能となる。また、低温で、しかも洗浄処理を短くできる
ので、ゲート電極7を構成するタングステン等の酸化速
度を遅くできる。すなわち、洗浄処理中にゲート電極7
の一部が酸化してしまうのを低減できる。したがって、
半導体装置の歩留まり、信頼性および性能を向上させる
ことが可能となる。
は、エッチング作用を持つことにより、洗浄処理の低温
化が可能となり、室温中またはそれよりも低い処理温度
中において洗浄処理を行うことが可能となる。このた
め、洗浄処理装置の消費電力を低減することが可能とな
る。また、洗浄処理時の薬液の交換頻度を低減すること
が可能となる。また、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。さらに、加熱設備を不要とすることができるので、
洗浄処理装置のコストを低減することが可能となる。し
たがって、半導体装置の製造コストを低減することが可
能となる。また、低温で、しかも洗浄処理を短くできる
ので、ゲート電極7を構成するタングステン等の酸化速
度を遅くできる。すなわち、洗浄処理中にゲート電極7
の一部が酸化してしまうのを低減できる。したがって、
半導体装置の歩留まり、信頼性および性能を向上させる
ことが可能となる。
【0040】また、本実施の形態の洗浄処理において
は、洗浄処理温度を低くすることができるので、酸化剤
を用いながらも、酸化剤とポリメタルゲート電極(タン
グステン膜や窒化タングステン膜)との反応速度を低減
させることができる。このため、洗浄処理によるゲート
電極7の消失を防止することが可能となる。したがっ
て、ポリメタルゲート電極構造を有する半導体装置の歩
留まり、信頼性および性能を向上させることが可能とな
る。
は、洗浄処理温度を低くすることができるので、酸化剤
を用いながらも、酸化剤とポリメタルゲート電極(タン
グステン膜や窒化タングステン膜)との反応速度を低減
させることができる。このため、洗浄処理によるゲート
電極7の消失を防止することが可能となる。したがっ
て、ポリメタルゲート電極構造を有する半導体装置の歩
留まり、信頼性および性能を向上させることが可能とな
る。
【0041】さらに、本実施の形態の洗浄処理において
は、洗浄液中にpH調整剤(強酸)を含むことにより、
洗浄処理に際して、基板1の表面に水素イオンが吸着
し、基板1(シリコン)の表面の正の帯電を促進させる
ことができるので、例えば銅、金、アルミニウム、鉄ま
たはニッケル等のような正に帯電した金属イオンが再付
着する(例えば銅がシリコンに吸着しシリサイドを形成
する)のを抑制または防止することが可能となる。した
がって、半導体装置の歩留まり、信頼性および性能を向
上させることが可能となる。
は、洗浄液中にpH調整剤(強酸)を含むことにより、
洗浄処理に際して、基板1の表面に水素イオンが吸着
し、基板1(シリコン)の表面の正の帯電を促進させる
ことができるので、例えば銅、金、アルミニウム、鉄ま
たはニッケル等のような正に帯電した金属イオンが再付
着する(例えば銅がシリコンに吸着しシリサイドを形成
する)のを抑制または防止することが可能となる。した
がって、半導体装置の歩留まり、信頼性および性能を向
上させることが可能となる。
【0042】上記エッチング液は、フッ酸に代えて、例
えばフッ化アンモニウムまたはトリメチルフッ化アンモ
ニウム(TMAF)を用いても良い。フッ酸を用いた場
合、構成が単純で、また、半導体装置の製造工程におい
て使用され経験的なデータも豊富なことから、使い勝手
が容易である、という効果がある。しかし、フッ酸の場
合、HF2 -が大量に生成されるので、フッ酸の量を少量
にしなければならない。洗浄液中にHF2 -が大量に存在
すると、過剰なエッチングが生じてしまうからである。
したがって、フッ酸を用いる場合は、洗浄液(薬液)の
調合が難しい場合がある。一方、フッ化アンモニウムま
たはトリメチルフッ化アンモニウムの場合は、フッ酸と
同一量供給したとしてもHF2 -の量を少なくできる。し
たがって、フッ化アンモニウムまたはトリメチルフッ化
アンモニウムの場合は、フッ酸よりも大量に供給できる
ので、洗浄液(薬液)の調合を容易にすることが可能と
なる。また、上記pH調整剤は、塩酸に代えて、硫酸
(H2SO4)または硝酸(HNO3)を用いても良い。
えばフッ化アンモニウムまたはトリメチルフッ化アンモ
ニウム(TMAF)を用いても良い。フッ酸を用いた場
合、構成が単純で、また、半導体装置の製造工程におい
て使用され経験的なデータも豊富なことから、使い勝手
が容易である、という効果がある。しかし、フッ酸の場
合、HF2 -が大量に生成されるので、フッ酸の量を少量
にしなければならない。洗浄液中にHF2 -が大量に存在
すると、過剰なエッチングが生じてしまうからである。
したがって、フッ酸を用いる場合は、洗浄液(薬液)の
調合が難しい場合がある。一方、フッ化アンモニウムま
たはトリメチルフッ化アンモニウムの場合は、フッ酸と
同一量供給したとしてもHF2 -の量を少なくできる。し
たがって、フッ化アンモニウムまたはトリメチルフッ化
アンモニウムの場合は、フッ酸よりも大量に供給できる
ので、洗浄液(薬液)の調合を容易にすることが可能と
なる。また、上記pH調整剤は、塩酸に代えて、硫酸
(H2SO4)または硝酸(HNO3)を用いても良い。
【0043】このような第2の洗浄処理の後、1枚の基
板1毎に、例えば純水や超純水等を用いた水洗処理を施
す。続いて、1枚の基板1毎に乾燥処理を施す。この乾
燥処理では、例えば窒素またはアルゴンガス等のような
不活性ガス雰囲気中においてスピン乾燥処理を施す。す
なわち、低酸素の雰囲気中において、基板1をその主面
内に平行に回転させながら乾燥処理を施す。これによ
り、基板1の表面にウォーターマークが形成されるのを
抑制または防止することができる。この乾燥処理方法
は、種々変更可能であり、例えばイソプロピルアルコー
ル雰囲気中で蒸気乾燥処理を行う方法、熱風乾燥方法ま
たは赤外線乾燥方法を用いても良い。
板1毎に、例えば純水や超純水等を用いた水洗処理を施
す。続いて、1枚の基板1毎に乾燥処理を施す。この乾
燥処理では、例えば窒素またはアルゴンガス等のような
不活性ガス雰囲気中においてスピン乾燥処理を施す。す
なわち、低酸素の雰囲気中において、基板1をその主面
内に平行に回転させながら乾燥処理を施す。これによ
り、基板1の表面にウォーターマークが形成されるのを
抑制または防止することができる。この乾燥処理方法
は、種々変更可能であり、例えばイソプロピルアルコー
ル雰囲気中で蒸気乾燥処理を行う方法、熱風乾燥方法ま
たは赤外線乾燥方法を用いても良い。
【0044】以上のような枚葉洗浄処理の後、図2に示
すように、ゲート電極7をマスクとして基板1に、例え
ばリンまたはヒ素をイオン打ち込みすることによって、
p型ウエル4に低不純物濃度のn-型半導体領域11を
形成し、例えばホウ素をイオン打ち込みすることによっ
て、n型ウエル5に低不純物濃度のp-型半導体領域1
2を形成する。続いて、図5に示すように、例えば窒化
シリコン膜からなる絶縁膜をCVD法で堆積し、これを
異方的にエッチングすることによって、ゲート電極7の
側壁にサイドウォールスペーサ13を形成する。その
後、p型ウエル4にリンまたはヒ素等をイオン打ち込み
することによって高不純物濃度のn+ 型半導体領域14
(ソース、ドレイン)を形成し、n型ウエル5にホウ素
等をイオン打ち込みすることによって高不純物濃度のp
+ 型半導体領域15(ソース、ドレイン)を形成する。
すように、ゲート電極7をマスクとして基板1に、例え
ばリンまたはヒ素をイオン打ち込みすることによって、
p型ウエル4に低不純物濃度のn-型半導体領域11を
形成し、例えばホウ素をイオン打ち込みすることによっ
て、n型ウエル5に低不純物濃度のp-型半導体領域1
2を形成する。続いて、図5に示すように、例えば窒化
シリコン膜からなる絶縁膜をCVD法で堆積し、これを
異方的にエッチングすることによって、ゲート電極7の
側壁にサイドウォールスペーサ13を形成する。その
後、p型ウエル4にリンまたはヒ素等をイオン打ち込み
することによって高不純物濃度のn+ 型半導体領域14
(ソース、ドレイン)を形成し、n型ウエル5にホウ素
等をイオン打ち込みすることによって高不純物濃度のp
+ 型半導体領域15(ソース、ドレイン)を形成する。
【0045】次いで、基板1上に、例えばチタン、コバ
ルト等のような金属膜をスパッタリング法等によって堆
積した後、熱処理の後に未反応の金属膜を除去すること
により、n+型半導体領域14(ソース、ドレイン)の
表面およびp+型半導体領域15(ソース、ドレイン)
の表面にシリサイド層9を形成する。ここまでの工程
で、nMOSQnおよびpMOSQpが完成する。
ルト等のような金属膜をスパッタリング法等によって堆
積した後、熱処理の後に未反応の金属膜を除去すること
により、n+型半導体領域14(ソース、ドレイン)の
表面およびp+型半導体領域15(ソース、ドレイン)
の表面にシリサイド層9を形成する。ここまでの工程
で、nMOSQnおよびpMOSQpが完成する。
【0046】次いで、図6に示すように、基板1上に、
CVD法で酸化シリコン膜等からなる絶縁膜18を堆積
し、続いてフォトレジスト膜をマスクにして絶縁膜18
をドライエッチングすることにより、n+型半導体領域
14(ソース、ドレイン)の上部にコンタクトホール2
0を形成し、p+型半導体領域15(ソース、ドレイ
ン)の上部にコンタクトホール21を形成する。またこ
のとき、ゲート電極7の上部にもコンタクトホール22
を形成する。絶縁膜18は、ゲート電極7、7の狭いス
ペースを埋め込むことのできるリフロー性の高い膜、例
えばBPSG(Boron-doped Phospho Silicate Glass)膜
で構成する。また、スピン塗布法によって形成されるS
OG(Spin On Glass)膜で構成しても良い。
CVD法で酸化シリコン膜等からなる絶縁膜18を堆積
し、続いてフォトレジスト膜をマスクにして絶縁膜18
をドライエッチングすることにより、n+型半導体領域
14(ソース、ドレイン)の上部にコンタクトホール2
0を形成し、p+型半導体領域15(ソース、ドレイ
ン)の上部にコンタクトホール21を形成する。またこ
のとき、ゲート電極7の上部にもコンタクトホール22
を形成する。絶縁膜18は、ゲート電極7、7の狭いス
ペースを埋め込むことのできるリフロー性の高い膜、例
えばBPSG(Boron-doped Phospho Silicate Glass)膜
で構成する。また、スピン塗布法によって形成されるS
OG(Spin On Glass)膜で構成しても良い。
【0047】次に、コンタクトホール20、21、22
の内部にプラグ23を形成する。プラグ23を形成する
には、例えばコンタクトホール20、21、22の内部
を含む絶縁膜18の上部にCVD法で窒化チタン膜およ
びタングステン膜等を堆積した後、絶縁膜18の上部の
不要な窒化チタン膜およびタングステン膜等を化学機械
研磨(CMP)法またはエッチバック法によって除去
し、コンタクトホール20、21、22の内部のみにこ
れらの膜を残す。
の内部にプラグ23を形成する。プラグ23を形成する
には、例えばコンタクトホール20、21、22の内部
を含む絶縁膜18の上部にCVD法で窒化チタン膜およ
びタングステン膜等を堆積した後、絶縁膜18の上部の
不要な窒化チタン膜およびタングステン膜等を化学機械
研磨(CMP)法またはエッチバック法によって除去
し、コンタクトホール20、21、22の内部のみにこ
れらの膜を残す。
【0048】次に、図7に示すように、絶縁膜18の上
部にタングステン等からなる第1層配線24〜30を形
成する。第1層配線24〜30を形成するには、例えば
絶縁膜18の上部にスパッタリング法でタングステン膜
を堆積した後、フォトレジスト膜をマスクにしてこのタ
ングステン膜をドライエッチングする。第1層配線24
〜30は、コンタクトホール20、21、22を通じて
nMOSQnのソース、ドレイン(n+ 型半導体領
域)、pMOSQpのソース、ドレイン(p+ 型半導体
領域)あるいはゲート電極7と電気的に接続される。こ
れ以降は、CMOS回路を有する半導体装置の通常のプ
ロセスに従って半導体装置を製造する。
部にタングステン等からなる第1層配線24〜30を形
成する。第1層配線24〜30を形成するには、例えば
絶縁膜18の上部にスパッタリング法でタングステン膜
を堆積した後、フォトレジスト膜をマスクにしてこのタ
ングステン膜をドライエッチングする。第1層配線24
〜30は、コンタクトホール20、21、22を通じて
nMOSQnのソース、ドレイン(n+ 型半導体領
域)、pMOSQpのソース、ドレイン(p+ 型半導体
領域)あるいはゲート電極7と電気的に接続される。こ
れ以降は、CMOS回路を有する半導体装置の通常のプ
ロセスに従って半導体装置を製造する。
【0049】次に、上記枚葉洗浄処理で用いた洗浄装置
の一例を図8〜図10に示す。なお、洗浄装置の構成は
下記のものに限定されるものではなく種々変更可能であ
る。
の一例を図8〜図10に示す。なお、洗浄装置の構成は
下記のものに限定されるものではなく種々変更可能であ
る。
【0050】図8に示す洗浄装置35Aは、シリアル型
の洗浄装置を例示している。ローダ36と、アンローダ
37との間には、第1〜第3の洗浄処理部38〜40が
設置されている。また、各部の間には、搬送アーム41
a〜41dが設置されている。ローダ36には、ウエハ
カセット42aが収容されている。ウエハカセット42
aには、複数枚の基板1(半導体ウエハ)が収容されて
いる。ローダ36内のウエハカセット42aに収められ
た基板1は、1枚毎に、搬送アーム41aによって取り
出され、第1の洗浄処理部37に搬送される。第1の洗
浄処理部37では、上記第1の枚葉洗浄処理が施され
る。この第1の枚葉洗浄処理が終了した基板1は、搬送
アーム41bによって取り出され、後段の第2の洗浄処
理部38に搬送される。第2の洗浄処理部38では、上
記第2の枚葉洗浄処理が施される。すなわち、上記本実
施の形態の洗浄液を用いた洗浄処理である。この第2の
枚葉洗浄処理が終了した基板1は、搬送アーム41cに
よって取り出され、後段の第3の洗浄処理部39に搬送
される。ここでは、例えばフッ酸洗浄等が可能となって
いる。第1〜第3の洗浄処理部37〜39には、上記ス
ピン乾燥処理が可能な構造になっている。この第3の枚
葉洗浄処理が終了した基板1は、搬送アーム41dによ
って取り出され、アンローダ37内のウエハカセット4
2b内に収容されるようになっている。
の洗浄装置を例示している。ローダ36と、アンローダ
37との間には、第1〜第3の洗浄処理部38〜40が
設置されている。また、各部の間には、搬送アーム41
a〜41dが設置されている。ローダ36には、ウエハ
カセット42aが収容されている。ウエハカセット42
aには、複数枚の基板1(半導体ウエハ)が収容されて
いる。ローダ36内のウエハカセット42aに収められ
た基板1は、1枚毎に、搬送アーム41aによって取り
出され、第1の洗浄処理部37に搬送される。第1の洗
浄処理部37では、上記第1の枚葉洗浄処理が施され
る。この第1の枚葉洗浄処理が終了した基板1は、搬送
アーム41bによって取り出され、後段の第2の洗浄処
理部38に搬送される。第2の洗浄処理部38では、上
記第2の枚葉洗浄処理が施される。すなわち、上記本実
施の形態の洗浄液を用いた洗浄処理である。この第2の
枚葉洗浄処理が終了した基板1は、搬送アーム41cに
よって取り出され、後段の第3の洗浄処理部39に搬送
される。ここでは、例えばフッ酸洗浄等が可能となって
いる。第1〜第3の洗浄処理部37〜39には、上記ス
ピン乾燥処理が可能な構造になっている。この第3の枚
葉洗浄処理が終了した基板1は、搬送アーム41dによ
って取り出され、アンローダ37内のウエハカセット4
2b内に収容されるようになっている。
【0051】図9に示す洗浄装置35Bは、マルチチャ
ンバ型の洗浄装置を例示している。基板搬入搬出部43
には、複数のウエハカセット42a〜42dが収容され
ている。各ウエハカセット42a〜42dには、複数枚
の基板1を収容することが可能となっている。洗浄装置
35Bのほぼ中央には、搬送路44が設置され、その左
右両側(図9の上下)に、上記した第1〜第3の洗浄処
理部37〜39および処理部45a〜45cが設置され
ている。処理部45a〜45cは、例えばゲート絶縁膜
の形成処理や層間絶縁膜の形成処理等のような成膜処理
部や導体膜や孔のパターニングのためのエッチング処理
部等である。
ンバ型の洗浄装置を例示している。基板搬入搬出部43
には、複数のウエハカセット42a〜42dが収容され
ている。各ウエハカセット42a〜42dには、複数枚
の基板1を収容することが可能となっている。洗浄装置
35Bのほぼ中央には、搬送路44が設置され、その左
右両側(図9の上下)に、上記した第1〜第3の洗浄処
理部37〜39および処理部45a〜45cが設置され
ている。処理部45a〜45cは、例えばゲート絶縁膜
の形成処理や層間絶縁膜の形成処理等のような成膜処理
部や導体膜や孔のパターニングのためのエッチング処理
部等である。
【0052】ウエハカセット42a〜42dのいずれか
に収容された基板1は、搬送アーム等によって搬送路4
4の搬送体44a上に搭載された後、その搬送体44a
に搭載された状態で搬送路44に沿って第1〜第3の洗
浄処理部37〜39または処理部45a〜45cに搬送
されるようになっている。所定の処理が終了した基板1
は、上記と同様に搬送路44に沿って搬送され、それに
続く第1〜第3の洗浄処理部37〜39または処理部4
5a〜45cに搬送される。搬送経路を窒素ガスやアル
ゴンガス等のような非酸化性の雰囲気とする構造として
も良い。全処理が終了した基板1は、再び搬送路44に
沿って基板搬入搬出部43に運ばれ、搬送アーム等を介
して所定のウエハカセット42a〜42dに収容され
る。この洗浄装置35Bの場合は、並行処理が可能であ
り、また、所定の処理直後に洗浄処理が可能なので、半
導体装置の製造効率を大幅に向上させることができる。
また、所定の処理直後に洗浄処理が可能なので、異物の
付着等を低減でき、半導体装置の歩留まりや信頼性の向
上を図ることができる。
に収容された基板1は、搬送アーム等によって搬送路4
4の搬送体44a上に搭載された後、その搬送体44a
に搭載された状態で搬送路44に沿って第1〜第3の洗
浄処理部37〜39または処理部45a〜45cに搬送
されるようになっている。所定の処理が終了した基板1
は、上記と同様に搬送路44に沿って搬送され、それに
続く第1〜第3の洗浄処理部37〜39または処理部4
5a〜45cに搬送される。搬送経路を窒素ガスやアル
ゴンガス等のような非酸化性の雰囲気とする構造として
も良い。全処理が終了した基板1は、再び搬送路44に
沿って基板搬入搬出部43に運ばれ、搬送アーム等を介
して所定のウエハカセット42a〜42dに収容され
る。この洗浄装置35Bの場合は、並行処理が可能であ
り、また、所定の処理直後に洗浄処理が可能なので、半
導体装置の製造効率を大幅に向上させることができる。
また、所定の処理直後に洗浄処理が可能なので、異物の
付着等を低減でき、半導体装置の歩留まりや信頼性の向
上を図ることができる。
【0053】また、図10は、上記洗浄装置35A,3
5Bの第2の洗浄処理部38の一例を示している。基板
1は、支持部46上に搭載されている。支持部46の先
端部には、ストッパ46aが設けられており、これによ
り基板1が支持されている。支持部46は、基板1の洗
浄面に水平に回転可能なように軸部47に軸支されてい
る。基板1の上方には、ノズル48a,48bが設置さ
れている。ノズル48aは、例えば上記本実施の形態の
洗浄液を基板1の洗浄面に供給するためのものである。
また、他方のノズル48bは、純水や超純水等を基板1
の洗浄面に供給するためのものである。洗浄処理では、
1枚の基板1を支持部46a上に搭載した後、基板1の
洗浄面にノズル48aから洗浄液を供給した状態で、支
持部46を基板1の洗浄面に水平に回転させながら処理
を施す。水洗処理も同じである。また、第1の洗浄処理
部37の構造もほぼ同じである。
5Bの第2の洗浄処理部38の一例を示している。基板
1は、支持部46上に搭載されている。支持部46の先
端部には、ストッパ46aが設けられており、これによ
り基板1が支持されている。支持部46は、基板1の洗
浄面に水平に回転可能なように軸部47に軸支されてい
る。基板1の上方には、ノズル48a,48bが設置さ
れている。ノズル48aは、例えば上記本実施の形態の
洗浄液を基板1の洗浄面に供給するためのものである。
また、他方のノズル48bは、純水や超純水等を基板1
の洗浄面に供給するためのものである。洗浄処理では、
1枚の基板1を支持部46a上に搭載した後、基板1の
洗浄面にノズル48aから洗浄液を供給した状態で、支
持部46を基板1の洗浄面に水平に回転させながら処理
を施す。水洗処理も同じである。また、第1の洗浄処理
部37の構造もほぼ同じである。
【0054】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0055】例えば前記実施の形態においては、ゲート
電極形成後の洗浄処理について説明したが、これに限定
されるものではなく種々変更可能であり、例えば層間絶
縁膜の成膜後等にも適用できる。
電極形成後の洗浄処理について説明したが、これに限定
されるものではなく種々変更可能であり、例えば層間絶
縁膜の成膜後等にも適用できる。
【0056】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるCMO
S回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく種々
適用可能であり、例えばDRAM(Dynamic Random Acc
ess Memory)、SRAM(Static Random Access Memor
y)またはフラッシュメモリ(EEPROM;Electric
Erasable Programmable Read Only Memory)等のような
メモリ回路を有する半導体装置の製造方法、マイクロプ
ロセッサ等のような論理回路を有する半導体装置の製造
方法あるいは上記メモリ回路と論理回路とを同一半導体
基板に設けている混載型の半導体装置の製造方法にも適
用できる。また、液晶基板の製造方法にも適用できる。
なされた発明をその背景となった利用分野であるCMO
S回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく種々
適用可能であり、例えばDRAM(Dynamic Random Acc
ess Memory)、SRAM(Static Random Access Memor
y)またはフラッシュメモリ(EEPROM;Electric
Erasable Programmable Read Only Memory)等のような
メモリ回路を有する半導体装置の製造方法、マイクロプ
ロセッサ等のような論理回路を有する半導体装置の製造
方法あるいは上記メモリ回路と論理回路とを同一半導体
基板に設けている混載型の半導体装置の製造方法にも適
用できる。また、液晶基板の製造方法にも適用できる。
【0057】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることが可能となる。 (2).上記(1)により、洗浄処理装置の消費電力を低減す
ることが可能となる。 (3).上記(1)により、洗浄処理時の薬液の交換頻度を低
減することが可能となる。 (4).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。 (5).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のコストを低減することが可能とな
る。 (6).上記(2)〜(5)により、半導体装置の製造コストを低
減することが可能となる。 (7).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、短い処理時間で洗浄処理が可能となる。 (8).上記(7)により、半導体装置の開発、製造時間を短
縮することが可能となる。 (9).上記(7)により、半導体装置の製造工程におけるス
ループットを向上させることが可能となる。 (10).本発明によれば、洗浄処理に際して絶縁膜や半導
体ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることができるので、ポリメタルゲート電極の反応速度
を下げることが可能となる。このため、ポリメタルゲー
ト電極をパターニングした後の洗浄処理に際して、ゲー
ト電極が消失するのを防止することが可能となる。 (11).上記(10)により、半導体装置の歩留まりを向上さ
せることが可能となる。 (12).上記(11)により、半導体装置のコストを低減する
ことが可能となる。 (13).本発明によれば、洗浄液がpH調整剤を含むこと
により、半導体ウエハの表面の正の帯電を促進させるこ
とができるので、汚染物の再付着を抑制または防止する
ことが可能となる。 (14).上記(10),(13)により、半導体装置の信頼性を向上
させることが可能となる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることが可能となる。 (2).上記(1)により、洗浄処理装置の消費電力を低減す
ることが可能となる。 (3).上記(1)により、洗浄処理時の薬液の交換頻度を低
減することが可能となる。 (4).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。 (5).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のコストを低減することが可能とな
る。 (6).上記(2)〜(5)により、半導体装置の製造コストを低
減することが可能となる。 (7).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、短い処理時間で洗浄処理が可能となる。 (8).上記(7)により、半導体装置の開発、製造時間を短
縮することが可能となる。 (9).上記(7)により、半導体装置の製造工程におけるス
ループットを向上させることが可能となる。 (10).本発明によれば、洗浄処理に際して絶縁膜や半導
体ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることができるので、ポリメタルゲート電極の反応速度
を下げることが可能となる。このため、ポリメタルゲー
ト電極をパターニングした後の洗浄処理に際して、ゲー
ト電極が消失するのを防止することが可能となる。 (11).上記(10)により、半導体装置の歩留まりを向上さ
せることが可能となる。 (12).上記(11)により、半導体装置のコストを低減する
ことが可能となる。 (13).本発明によれば、洗浄液がpH調整剤を含むこと
により、半導体ウエハの表面の正の帯電を促進させるこ
とができるので、汚染物の再付着を抑制または防止する
ことが可能となる。 (14).上記(10),(13)により、半導体装置の信頼性を向上
させることが可能となる。
【図1】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。
工程中における要部断面図である。
【図2】図1に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図3】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、銅(Cu)の除去率を比較した実験結果を示す
グラフ図である。
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、銅(Cu)の除去率を比較した実験結果を示す
グラフ図である。
【図4】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、鉄(Fe)の除去率を比較した実験結果を示す
グラフ図である。
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、鉄(Fe)の除去率を比較した実験結果を示す
グラフ図である。
【図5】図2に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図6】図5に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図7】図6に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図8】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の一例を示す説明図である。
工程で用いた洗浄装置の一例を示す説明図である。
【図9】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の他の一例を示す説明図である。
工程で用いた洗浄装置の他の一例を示す説明図である。
【図10】図8または図9の洗浄処理部を示す説明図で
ある。
ある。
1 半導体基板 2 素子分離溝 3 酸化シリコン膜 4 p型ウエル 5 n型ウエル 6 ゲート絶縁膜 7 ゲート電極 9 シリサイド層 11 n- 型半導体領域 12 p- 型半導体領域 13 サイドウォールスペーサ 14 n+ 型半導体領域 15 p+ 型半導体領域 18 酸化シリコン膜 20〜22 コンタクトホール 23 プラグ 24〜30 第1層配線 35A 洗浄装置 35B 洗浄装置 36 ローダ 37 アンローダ 38 第1の洗浄処理部 39 第2の洗浄処理部 40 第3の洗浄処理部 41a〜41d 搬送アーム 42a〜41d ウエハカセット 43 基板搬入搬出部 44 搬送路 44a 搬送体 45a〜45c 処理部 46 支持部 46a ストッパ 47 軸部 48a ノズル 48b ノズル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 21/336 (72)発明者 舟橋 倫正 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 賢治 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 4M104 AA01 BB01 BB20 BB25 CC05 DD22 DD37 DD43 DD64 DD99 FF13 FF18 FF21 GG09 GG10 GG14 GG16 HH20 5F040 DB03 EA08 EA09 EB12 EC02 EC04 EC07 EC13 EC21 ED01 ED04 ED05 EF02 EH02 EH08 EK05 EL02 FA07 FA13 FA18 FB02 FB04 FC19 FC21 FC27 5F043 AA09 AA31 BB22 BB27 EE07 EE08 EE36 GG10 5F048 AB01 AC03 BB05 BB09 BB11 BB12 BC06 BE03 BF06 BF07 BG14 DA27
Claims (1)
- 【請求項1】 半導体ウエハに対し、絶縁膜、半導体ま
たはそれらの両方をエッチングする性質を有するエッチ
ング液と酸化剤とを有する洗浄液によって洗浄処理を施
す工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000127269A JP2001308054A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置の製造方法 |
TW090108445A TW580736B (en) | 2000-04-27 | 2001-04-09 | Fabrication method for semiconductor device |
US09/828,957 US6727187B2 (en) | 2000-04-27 | 2001-04-10 | Fabrication method for semiconductor device |
KR1020010022294A KR20010098862A (ko) | 2000-04-27 | 2001-04-25 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000127269A JP2001308054A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001308054A true JP2001308054A (ja) | 2001-11-02 |
Family
ID=18636895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000127269A Pending JP2001308054A (ja) | 2000-04-27 | 2000-04-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001308054A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273045A (ja) * | 2001-12-28 | 2003-09-26 | Hynix Semiconductor Inc | Cmpスラリー及びこれを利用する半導体素子の金属配線コンタクトプラグの形成方法 |
KR100489657B1 (ko) * | 2003-02-21 | 2005-05-17 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법 |
KR100499628B1 (ko) * | 2002-06-29 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 세정 방법 |
JP2006059906A (ja) * | 2004-08-18 | 2006-03-02 | Mitsubishi Gas Chem Co Inc | 洗浄液および洗浄法。 |
US7018552B2 (en) | 2002-03-26 | 2006-03-28 | Kabushiki Kaisha Toshiba | Method of manufacturing electronic device |
-
2000
- 2000-04-27 JP JP2000127269A patent/JP2001308054A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273045A (ja) * | 2001-12-28 | 2003-09-26 | Hynix Semiconductor Inc | Cmpスラリー及びこれを利用する半導体素子の金属配線コンタクトプラグの形成方法 |
US7018552B2 (en) | 2002-03-26 | 2006-03-28 | Kabushiki Kaisha Toshiba | Method of manufacturing electronic device |
KR100752827B1 (ko) * | 2002-03-26 | 2007-08-29 | 가부시끼가이샤 도시바 | 전자 디바이스의 제조방법 |
US7347951B2 (en) | 2002-03-26 | 2008-03-25 | Kabushiki Kaisha Toshiba | Method of manufacturing electronic device |
KR100499628B1 (ko) * | 2002-06-29 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 세정 방법 |
KR100489657B1 (ko) * | 2003-02-21 | 2005-05-17 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법 |
JP2006059906A (ja) * | 2004-08-18 | 2006-03-02 | Mitsubishi Gas Chem Co Inc | 洗浄液および洗浄法。 |
JP4530146B2 (ja) * | 2004-08-18 | 2010-08-25 | 三菱瓦斯化学株式会社 | 洗浄液および洗浄法。 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
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