JP2001308054A

JP2001308054A - 半導体装置の製造方法

Info

Publication number: JP2001308054A
Application number: JP2000127269A
Authority: JP
Inventors: Yutaka Takeshima; 豊武島; Tomomasa Funahashi; 倫正舟橋; Kenji Tanaka; 賢治田中
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-04-27
Filing date: 2000-04-27
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】洗浄能力を向上させる。【解決手段】半導体基板１上にポリメタル構造のゲー
ト電極７を形成した後、半導体基板１を洗浄する際に、
洗浄液として、フッ酸と、過酸化水素と、塩酸と、水と
の混合液を用い、１分間程度、室温（２３℃）中で枚葉
洗浄処理を施すようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の製造工程中に行われる
洗浄技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討した洗浄処理は、例えば
半導体装置の製造工程中において半導体基板上に付着し
た金属を除去することを主目的とした洗浄処理であり、
その洗浄処理においては、複数枚の半導体基板を、例え
ば塩酸（ＨＣｌ）、過酸化水素（Ｈ₂Ｏ₂）および水（Ｈ
₂Ｏ）を含む洗浄液に一括して浸し、室温よりも高い温
度（特に限定されるものではないが、例えば８０℃程
度）で洗浄処理を行うものである。

【０００３】なお、半導体装置の製造工程における洗浄
技術については、例えば株式会社工業調査会、１９９７
年１１月２５日発行「超ＬＳＩ製造・試験装置ガイドブ
ック」ｐ１０２〜ｐ１０７に記載があり、各種の洗浄装
置について説明されている。

【０００４】

【発明が解決しようとする課題】ところが、上記発明者
が検討した洗浄技術においては、以下の課題があること
を本発明者は見出した。

【０００５】まず、高温処理のため電力消費が大きいと
いう課題がある。また、高温処理のため薬液の組成変化
が大きく、薬液の交換頻度が増えるという課題がある。
また、加熱設備が必要となるため、洗浄装置のスペース
が増大するという課題がある。また、加熱設備が必要と
なるため、洗浄装置のコスト低減が難しいという課題が
ある。さらに、ゲート電極が、多結晶シリコン膜上にバ
リア導体膜を介して金属膜を堆積してなる、いわゆるポ
リメタルゲート電極構造の場合、当該洗浄処理後にゲー
ト電極が消滅してしまう課題がある。

【０００６】本発明の目的は、洗浄処理装置の消費電力
を低減することのできる技術を提供することにある。

【０００７】また、本発明の他の目的は、洗浄能力を向
上させることのできる技術を提供することにある。

【０００８】また、本発明の他の目的は、洗浄処理時の
薬液の交換頻度を低減することのできる技術を提供する
ことにある。

【０００９】また、本発明の他の目的は、洗浄装置のス
ペースを縮小するすることのできる技術を提供すること
にある。

【００１０】また、本発明の他の目的は、洗浄装置のコ
ストを低減することのできる技術を提供することにあ
る。

【００１１】また、本発明の他の目的は、ポリメタルゲ
ート電極をパターニングした後の洗浄処理に際して、ゲ
ート電極が消失するのを防止することのできる技術を提
供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。１．本発明は、半導体ウエハに対して、絶縁膜、半導体
またはそれらの両方をエッチングする性質を有する洗浄
液によって葉洗浄処理を施す工程を有するものである。２．本発明は、（ａ）半導体ウエハに対して、絶縁膜、
半導体またはそれらの両方をエッチングする性質を有す
る洗浄液によって枚葉洗浄処理を施す工程、（ｂ）前記
枚葉洗浄処理工程後、半導体ウエハに対して水洗処理を
施す工程、（ｃ）前記水洗処理後、半導体ウエハに対し
て乾燥処理を施す工程を有するものである。３．本発明は、（ａ）半導体ウエハ上に導体膜を堆積す
る工程、（ｂ）前記導体膜をパターニングする工程、
（ｃ）前記半導体ウエハに対して、絶縁膜、半導体また
はそれらの両方をエッチングする性質を有する洗浄液に
よって枚葉洗浄処理を施す工程を有するものである。４．本発明は、（ａ）半導体ウエハ上にゲート絶縁膜を
形成する工程、（ｂ）前記ゲート絶縁膜上に導体膜を堆
積する工程、（ｃ）前記導体膜をパターニングすること
によりゲート電極を形成する工程、（ｄ）前記半導体ウ
エハに対して、絶縁膜、半導体またはそれらの両方をエ
ッチングする性質を有する洗浄液によって枚葉洗浄処理
を施す工程、（ｅ）前記半導体ウエハ上に絶縁膜を堆積
する工程を有するものである。５．本発明は、前記項４において、前記導体膜が、多結
晶シリコン膜上にバリア導体膜を介して金属膜を堆積し
てなるものである。６．本発明は、前記項５において、前記金属膜が、タン
グステンとするものである。７．本発明は、前記項１〜６のいずれかにおいて、前記
洗浄液が、酸化剤を含むものである。８．本発明は、前記項７において、前記酸化剤が、過酸
化水素（Ｈ₂Ｏ₂）とするものである。９．本発明は、前記項１〜６のいずれかにおいて、前記
洗浄液が、酸化剤およびｐＨ調整剤を含むものである。１０．本発明は、前記項９において、前記酸化剤が、過
酸化水素（Ｈ₂Ｏ₂）とするものである。１１．本発明は、前記項９または１０において、前記ｐ
Ｈ調整剤が、塩酸（ＨＣｌ）、硫酸（Ｈ₂ＳＯ₄）または
硝酸（ＨＮＯ₃）とするものである。１２．本発明は、前記項１〜６のいずれかにおいて、前
記洗浄液が、酸化剤と、酸化膜、半導体またはそれらの
両方をエッチングする性質を有するエッチング液と、ｐ
Ｈ調整剤とを含むものである。１３．本発明は、前記項１２において、前記酸化剤が、
過酸化水素（Ｈ₂Ｏ₂）とするものである。１４．本発明は、前記項１２または１３において、前記
エッチング液が、フッ酸（ＨＦ）、フッ化アンモニウム
（ＮＨ₄Ｆ）またはトリメチルフッ化アンモニウム（Ｔ
ＭＡＦ）とするものである。１５．本発明は、前記項１２、１３または１４におい
て、前記ｐＨ調整剤が、塩酸（ＨＣｌ）、硫酸（Ｈ₂Ｓ
Ｏ₄）または硝酸（ＨＮＯ₃）とするものである。１６．本発明は、前記項１２〜１５のいずれかにおい
て、前記洗浄液中のエッチング液の量が、他の量に比べ
て最も少ないものである。１７．本発明は、前記項１〜１６のいずれかにおいて、
前記枚葉洗浄処理は、金属除去を主目的とするものであ
る。

【００１４】

【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。

【００１５】本願において半導体装置というときは、特
に単結晶シリコン基板上に作られるものだけでなく、特
にそうでない旨が明示された場合を除き、ＳＯＩ(Silic
on On Insulator)基板やＴＦＴ(Thin Film Transistor)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。

【００１６】また、半導体ウエハ（半導体基板）とは、
半導体装置の製造に用いるシリコンその他の半導体単結
晶基板（一般にほぼ平面円形状）、サファイア基板、ガ
ラス基板、その他の絶縁、反絶縁または半導体基板等並
びにそれらの複合的基板を言う。

【００１７】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００１８】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００１９】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００２０】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００２１】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００２２】また、本実施の形態においては、電界効果
トランジスタを例示するＭＯＳ・ＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）をＭＯＳと
略し、ｐチャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略
し、ｎチャネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。

【００２３】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００２４】本実施の形態においては、本発明を、例え
ばＣＭＯＳ（Complementary MOS）回路を有する半導体
装置の製造方法に適用した場合について図１〜図７によ
って説明する。

【００２５】図１は、その半導体装置の製造工程中にお
ける要部断面図である。まず、例えば１〜１０Ωcm程度
の比抵抗を有するｐ型の単結晶シリコンからなる半導体
基板（以下、基板という）１に深さ３５０ｎｍ程度の素
子分離溝２をフォトリソグラフィとドライエッチングを
用いて形成した後、溝の内部を含む基板１上にＣＶＤ法
等で酸化シリコン膜３を堆積する。続いて、溝の上部の
酸化シリコン膜３を化学機械研磨（ＣＭＰ）によってそ
の表面を平坦化する。これにより、溝型の素子分離部２
Ａ（トレンチアイソレーション）を形成する。その後、
基板１のｎＭＯＳ形成領域にホウ素をイオン打ち込み
し、また、基板１のｐＭＯＳ形成領域にリンをイオン打
ち込みすることによって、ｎＭＯＳ形成領域にｐ型ウエ
ル４を形成し、ｐＭＯＳ形成領域にｎ型ウエル５を形成
する。

【００２６】次いで、基板１をスチーム酸化することに
よって、ｐ型ウエル４およびｎ型ウエル５の表面に、例
えば膜厚６ｎｍ程度のゲート絶縁膜６を形成する。な
お、ここでいうゲート絶縁膜６の膜厚とは、二酸化シリ
コン換算膜厚であり、実際の膜厚と一致しない場合もあ
る。

【００２７】ゲート絶縁膜６は、酸化シリコン膜に代え
て酸窒化シリコン膜で構成しても良い。酸窒化シリコン
膜は、酸化シリコン膜に比べて膜中における界面準位の
発生を抑制したり、電子トラップを低減したりする効果
が高いので、ゲート絶縁膜６のホットキャリア耐性を向
上でき、絶縁耐性を向上させることができる。酸窒化シ
リコン膜を形成するには、例えば基板１をＮＯ、ＮＯ₂
またはＮＨ₃といった含窒素ガス雰囲気中で熱処理すれ
ば良い。また、ｐ型ウエル４およびｎ型ウエル５のそれ
ぞれの表面に酸化シリコンからなるゲート絶縁膜６を形
成した後、基板１を上記した含窒素ガス雰囲気中で熱処
理し、ゲート絶縁膜６と基板１との界面に窒素を偏析さ
せることによっても、上記と同様の効果を得ることがで
きる。

【００２８】また、ゲート絶縁膜６を、例えば窒化シリ
コン膜または酸化シリコン膜と窒化シリコン膜との複合
絶縁膜で形成しても良い。酸化シリコンからなるゲート
絶縁膜６を二酸化シリコン換算膜厚で５ｎｍ未満、特に
３ｎｍ未満まで薄くすると、直接トンネル電流の発生や
ストレス起因のホットキャリア等による絶縁耐圧の低下
が顕在化する。窒化シリコン膜は、酸化シリコン膜より
も誘電率が高いためにその二酸化シリコン換算膜厚は実
際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を
有する場合には、物理的に厚くても、相対的に薄い二酸
化シリコン膜と同等の容量を得ることができる。従っ
て、ゲート絶縁膜６を単一の窒化シリコン膜あるいはそ
れと酸化シリコン膜との複合膜で構成することにより、
その実効膜厚を、酸化シリコン膜で構成されたゲート絶
縁膜よりも厚くすることができるので、トンネル漏れ電
流の発生やホットキャリアによる絶縁耐圧の低下を改善
することができる。また、酸窒化シリコン膜は、酸化シ
リコン膜に比べて不純物が貫通し難いので、ゲート絶縁
膜６を酸窒化シリコン膜で構成することにより、ゲート
電極材料中の不純物が半導体基板側に拡散することに起
因するしきい値電圧の変動を抑制することができる。

【００２９】ここで、単一絶縁膜または複合絶縁膜の二
酸化シリコン換算膜厚（以下、単に換算膜厚ともいう）
ｄrとは、対象となる絶縁膜の比誘電率をεi、その膜厚
をｄi、二酸化シリコンの比誘電率をεsとしたときに、
次式で定義される膜厚である。

【００３０】

【数１】

【００３１】例えば酸化シリコン（ＳｉＯ²）および窒
化シリコン（Ｓｉ³Ｎ⁴）の誘電率は、それぞれ４〜４．
２および８である。そこで、窒化シリコンの誘電率を酸
化シリコンの誘電率の２倍として計算すると、例えば膜
厚６ｎｍの窒化シリコン膜の二酸化シリコン換算膜厚は
３ｎｍとなる。すなわち、膜厚６ｎｍの窒化シリコン膜
からなるゲート絶縁膜と膜厚３ｎｍの酸化シリコン膜か
らなるゲート絶縁膜とは容量が等しい。また、膜厚２ｎ
ｍの酸化シリコン膜と膜厚２ｎｍの窒化シリコン膜（換
算膜厚＝１ｎｍ）との複合膜からなるゲート絶縁膜の容
量は、膜厚３ｎｍの単一酸化シリコン膜からなるゲート
絶縁膜の容量と同じである。

【００３２】次に、図２に示すように、ゲート絶縁膜６
の上に、ゲート電極７およびその上のキャップ膜８を通
常のフォトリソグラフィ技術およびドライエッチング技
術によって形成する。すなわち、まず、基板１上に、例
えば低抵抗多結晶シリコン膜、窒化タングステン（Ｗ
Ｎ）膜、タングステン（Ｗ）膜および窒化シリコン膜を
下層から順に堆積した後、その上に、ゲート電極形成領
域を覆い、それ以外が露出されるようなフォトレジスト
パターンを形成する。続いて、そのフォトレジストパタ
ーンをエッチングマスクとして、そこから露出する窒化
シリコン膜、タングステン膜、窒化タングステン膜およ
び低抵抗多結晶シリコン膜を除去することにより、窒化
シリコン膜等からなるキャップ膜８と、低抵抗多結晶シ
リコン膜、窒化タングステン膜およびタングステン膜か
らなる、いわゆるポリメタルゲート構造のゲート電極７
とを形成する。上記低抵抗多結晶シリコン膜はＣＶＤ法
により、窒化タングステン膜およびタングステン膜はス
パッタリング法により形成できる。窒化タングステン膜
に代えて窒化チタン（ＴｉＮ）膜を用いても良い。ま
た、タングステン膜に代えてモリブデン（Ｍｏ）膜を用
いても良い。また、ゲート電極７は、低抵抗多結晶シリ
コン膜上にタングステンシリサイド膜、チタンシリサイ
ド膜またはコバルト（Ｃｏ）シリサイド膜を堆積した積
層膜によって形成しても良い。また、ゲート電極７の材
料として多結晶または単結晶のシリコン（Ｓｉ）とゲル
マニウム（Ｇｅ）との合金を用いても良い。

【００３３】次いで、本実施の形態においては、例えば
次のような枚葉洗浄処理を基板１に対して施す。

【００３４】まず、第１の枚葉洗浄処理は、基板１に付
着した微粒子（有機物）を除去することを主目的とした
洗浄処理である。この微粒子は、半導体製造装置、治具
または人体等から生じた発塵やエッチング処理または成
膜処理時に生じた反応生成物等であり、様々な物質が様
々な形態で基板に付着している。ここでは、例えば水酸
化アンモニウム（ＮＨ₄ＯＨ）と過酸化水素（Ｈ₂Ｏ₂）
と水（Ｈ₂Ｏ）との混合液を用いて基板１を１枚ずつ洗
浄処理する。

【００３５】続く、第２の枚葉洗浄処理は、基板に付着
した金属を除去することを主目的とした洗浄処理であ
る。この金属は、半導体製造装置、空気中、人体、薬液
または所定の材料から基板１に付着したもので、汚染形
態も、微粒子状に付着したもの、イオンとして吸着した
もの、さらにはプラズマプロセス中に基板１に打ち込ま
れたもの等がある。本実施の形態においては、この第２
の洗浄処理に際して、シリコン、酸化膜またはそれらの
両方をエッチングする性質を有するエッチング液と、ｐ
Ｈ調整剤と、酸化剤とを配合した洗浄液を用いた。具体
的には、例えば次の通りである。洗浄液は、例えばフッ
酸（ＨＦ；上記エッチング液）：塩酸（ＨＣｌ；ｐＨ調
整剤）：過酸化水素（Ｈ₂Ｏ₂；酸化剤）：水（Ｈ₂Ｏ）
＝０．４：１０：１０：５００を用いた。処理温度は、
例えば室温（２３℃程度）である。また、処理時間は、
最長で５分程度、本実施の形態では、好ましくは１分程
度、４０〜５０秒程度としても良い。

【００３６】この第２の枚葉洗浄処理に際し、本実施の
形態においては、過酸化水素による基板１（シリコン）
の表面の酸化と、フッ酸による酸化膜（酸化シリコン
膜）のモノレイヤ程度のエッチングとを同洗浄工程時に
起こすことにより、基板１（シリコン）の表層中におけ
る金属をも除去することができる。すなわち、洗浄能力
を向上させることができるので、半導体装置の歩留ま
り、信頼性および性能を工場させることができる。

【００３７】ここで、本実施の形態の洗浄処理を施した
場合と、本発明者らが本発明をするのに検討した洗浄処
理を施した場合とで、銅（Ｃｕ）および鉄（Ｆｅ）の除
去率を比較した実験結果を図３および図４に示す。図３
が銅の除去率を示し、図４が鉄の除去率を示している。
いずれの図においても、左側が本実施の形態を示し、右
側が本発明者らが検討した洗浄技術を示している。図３
から、本実施の形態の洗浄処理を用いた場合、銅の除去
率は、本発明者らが検討した洗浄処理に比べると若干落
ちるものの、充分な洗浄結果が得られている。また、図
４から、鉄の除去率は、本実施の形態の洗浄処理の方
が、本発明者らが検討した洗浄処理に比べて大幅に向上
していることが分かる。

【００３８】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、基板１の金属汚
染を素早く除去できるので、枚葉洗浄処理の処理時間を
短縮することが可能となる。このため、枚葉洗浄処理を
用いた場合であっても、半導体装置の開発、製造時間を
短縮させることができ、半導体装置の製造工程における
スループットを向上させることが可能となる。

【００３９】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、洗浄処理の低温
化が可能となり、室温中またはそれよりも低い処理温度
中において洗浄処理を行うことが可能となる。このた
め、洗浄処理装置の消費電力を低減することが可能とな
る。また、洗浄処理時の薬液の交換頻度を低減すること
が可能となる。また、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。さらに、加熱設備を不要とすることができるので、
洗浄処理装置のコストを低減することが可能となる。し
たがって、半導体装置の製造コストを低減することが可
能となる。また、低温で、しかも洗浄処理を短くできる
ので、ゲート電極７を構成するタングステン等の酸化速
度を遅くできる。すなわち、洗浄処理中にゲート電極７
の一部が酸化してしまうのを低減できる。したがって、
半導体装置の歩留まり、信頼性および性能を向上させる
ことが可能となる。

【００４０】また、本実施の形態の洗浄処理において
は、洗浄処理温度を低くすることができるので、酸化剤
を用いながらも、酸化剤とポリメタルゲート電極（タン
グステン膜や窒化タングステン膜）との反応速度を低減
させることができる。このため、洗浄処理によるゲート
電極７の消失を防止することが可能となる。したがっ
て、ポリメタルゲート電極構造を有する半導体装置の歩
留まり、信頼性および性能を向上させることが可能とな
る。

【００４１】さらに、本実施の形態の洗浄処理において
は、洗浄液中にｐＨ調整剤（強酸）を含むことにより、
洗浄処理に際して、基板１の表面に水素イオンが吸着
し、基板１（シリコン）の表面の正の帯電を促進させる
ことができるので、例えば銅、金、アルミニウム、鉄ま
たはニッケル等のような正に帯電した金属イオンが再付
着する（例えば銅がシリコンに吸着しシリサイドを形成
する）のを抑制または防止することが可能となる。した
がって、半導体装置の歩留まり、信頼性および性能を向
上させることが可能となる。

【００４２】上記エッチング液は、フッ酸に代えて、例
えばフッ化アンモニウムまたはトリメチルフッ化アンモ
ニウム（ＴＭＡＦ）を用いても良い。フッ酸を用いた場
合、構成が単純で、また、半導体装置の製造工程におい
て使用され経験的なデータも豊富なことから、使い勝手
が容易である、という効果がある。しかし、フッ酸の場
合、ＨＦ₂ ^-が大量に生成されるので、フッ酸の量を少量
にしなければならない。洗浄液中にＨＦ₂ ^-が大量に存在
すると、過剰なエッチングが生じてしまうからである。
したがって、フッ酸を用いる場合は、洗浄液（薬液）の
調合が難しい場合がある。一方、フッ化アンモニウムま
たはトリメチルフッ化アンモニウムの場合は、フッ酸と
同一量供給したとしてもＨＦ₂ ^-の量を少なくできる。し
たがって、フッ化アンモニウムまたはトリメチルフッ化
アンモニウムの場合は、フッ酸よりも大量に供給できる
ので、洗浄液（薬液）の調合を容易にすることが可能と
なる。また、上記ｐＨ調整剤は、塩酸に代えて、硫酸
（Ｈ₂ＳＯ₄）または硝酸（ＨＮＯ₃）を用いても良い。

【００４３】このような第２の洗浄処理の後、１枚の基
板１毎に、例えば純水や超純水等を用いた水洗処理を施
す。続いて、１枚の基板１毎に乾燥処理を施す。この乾
燥処理では、例えば窒素またはアルゴンガス等のような
不活性ガス雰囲気中においてスピン乾燥処理を施す。す
なわち、低酸素の雰囲気中において、基板１をその主面
内に平行に回転させながら乾燥処理を施す。これによ
り、基板１の表面にウォーターマークが形成されるのを
抑制または防止することができる。この乾燥処理方法
は、種々変更可能であり、例えばイソプロピルアルコー
ル雰囲気中で蒸気乾燥処理を行う方法、熱風乾燥方法ま
たは赤外線乾燥方法を用いても良い。

【００４４】以上のような枚葉洗浄処理の後、図２に示
すように、ゲート電極７をマスクとして基板１に、例え
ばリンまたはヒ素をイオン打ち込みすることによって、
ｐ型ウエル４に低不純物濃度のｎ^-型半導体領域１１を
形成し、例えばホウ素をイオン打ち込みすることによっ
て、ｎ型ウエル５に低不純物濃度のｐ^-型半導体領域１
２を形成する。続いて、図５に示すように、例えば窒化
シリコン膜からなる絶縁膜をＣＶＤ法で堆積し、これを
異方的にエッチングすることによって、ゲート電極７の
側壁にサイドウォールスペーサ１３を形成する。その
後、ｐ型ウエル４にリンまたはヒ素等をイオン打ち込み
することによって高不純物濃度のｎ⁺型半導体領域１４
（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素
等をイオン打ち込みすることによって高不純物濃度のｐ
⁺型半導体領域１５（ソース、ドレイン）を形成する。

【００４５】次いで、基板１上に、例えばチタン、コバ
ルト等のような金属膜をスパッタリング法等によって堆
積した後、熱処理の後に未反応の金属膜を除去すること
により、ｎ⁺型半導体領域１４（ソース、ドレイン）の
表面およびｐ⁺型半導体領域１５（ソース、ドレイン）
の表面にシリサイド層９を形成する。ここまでの工程
で、ｎＭＯＳＱｎおよびｐＭＯＳＱｐが完成する。

【００４６】次いで、図６に示すように、基板１上に、
ＣＶＤ法で酸化シリコン膜等からなる絶縁膜１８を堆積
し、続いてフォトレジスト膜をマスクにして絶縁膜１８
をドライエッチングすることにより、ｎ⁺型半導体領域
１４（ソース、ドレイン）の上部にコンタクトホール２
０を形成し、ｐ⁺型半導体領域１５（ソース、ドレイ
ン）の上部にコンタクトホール２１を形成する。またこ
のとき、ゲート電極７の上部にもコンタクトホール２２
を形成する。絶縁膜１８は、ゲート電極７、７の狭いス
ペースを埋め込むことのできるリフロー性の高い膜、例
えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
で構成する。また、スピン塗布法によって形成されるＳ
ＯＧ(Spin On Glass)膜で構成しても良い。

【００４７】次に、コンタクトホール２０、２１、２２
の内部にプラグ２３を形成する。プラグ２３を形成する
には、例えばコンタクトホール２０、２１、２２の内部
を含む絶縁膜１８の上部にＣＶＤ法で窒化チタン膜およ
びタングステン膜等を堆積した後、絶縁膜１８の上部の
不要な窒化チタン膜およびタングステン膜等を化学機械
研磨（ＣＭＰ）法またはエッチバック法によって除去
し、コンタクトホール２０、２１、２２の内部のみにこ
れらの膜を残す。

【００４８】次に、図７に示すように、絶縁膜１８の上
部にタングステン等からなる第１層配線２４〜３０を形
成する。第１層配線２４〜３０を形成するには、例えば
絶縁膜１８の上部にスパッタリング法でタングステン膜
を堆積した後、フォトレジスト膜をマスクにしてこのタ
ングステン膜をドライエッチングする。第１層配線２４
〜３０は、コンタクトホール２０、２１、２２を通じて
ｎＭＯＳＱｎのソース、ドレイン（ｎ⁺型半導体領
域）、ｐＭＯＳＱｐのソース、ドレイン（ｐ⁺型半導体
領域）あるいはゲート電極７と電気的に接続される。こ
れ以降は、ＣＭＯＳ回路を有する半導体装置の通常のプ
ロセスに従って半導体装置を製造する。

【００４９】次に、上記枚葉洗浄処理で用いた洗浄装置
の一例を図８〜図１０に示す。なお、洗浄装置の構成は
下記のものに限定されるものではなく種々変更可能であ
る。

【００５０】図８に示す洗浄装置３５Ａは、シリアル型
の洗浄装置を例示している。ローダ３６と、アンローダ
３７との間には、第１〜第３の洗浄処理部３８〜４０が
設置されている。また、各部の間には、搬送アーム４１
ａ〜４１ｄが設置されている。ローダ３６には、ウエハ
カセット４２ａが収容されている。ウエハカセット４２
ａには、複数枚の基板１（半導体ウエハ）が収容されて
いる。ローダ３６内のウエハカセット４２ａに収められ
た基板１は、１枚毎に、搬送アーム４１ａによって取り
出され、第１の洗浄処理部３７に搬送される。第１の洗
浄処理部３７では、上記第１の枚葉洗浄処理が施され
る。この第１の枚葉洗浄処理が終了した基板１は、搬送
アーム４１ｂによって取り出され、後段の第２の洗浄処
理部３８に搬送される。第２の洗浄処理部３８では、上
記第２の枚葉洗浄処理が施される。すなわち、上記本実
施の形態の洗浄液を用いた洗浄処理である。この第２の
枚葉洗浄処理が終了した基板１は、搬送アーム４１ｃに
よって取り出され、後段の第３の洗浄処理部３９に搬送
される。ここでは、例えばフッ酸洗浄等が可能となって
いる。第１〜第３の洗浄処理部３７〜３９には、上記ス
ピン乾燥処理が可能な構造になっている。この第３の枚
葉洗浄処理が終了した基板１は、搬送アーム４１ｄによ
って取り出され、アンローダ３７内のウエハカセット４
２ｂ内に収容されるようになっている。

【００５１】図９に示す洗浄装置３５Ｂは、マルチチャ
ンバ型の洗浄装置を例示している。基板搬入搬出部４３
には、複数のウエハカセット４２ａ〜４２ｄが収容され
ている。各ウエハカセット４２ａ〜４２ｄには、複数枚
の基板１を収容することが可能となっている。洗浄装置
３５Ｂのほぼ中央には、搬送路４４が設置され、その左
右両側（図９の上下）に、上記した第１〜第３の洗浄処
理部３７〜３９および処理部４５ａ〜４５ｃが設置され
ている。処理部４５ａ〜４５ｃは、例えばゲート絶縁膜
の形成処理や層間絶縁膜の形成処理等のような成膜処理
部や導体膜や孔のパターニングのためのエッチング処理
部等である。

【００５２】ウエハカセット４２ａ〜４２ｄのいずれか
に収容された基板１は、搬送アーム等によって搬送路４
４の搬送体４４ａ上に搭載された後、その搬送体４４ａ
に搭載された状態で搬送路４４に沿って第１〜第３の洗
浄処理部３７〜３９または処理部４５ａ〜４５ｃに搬送
されるようになっている。所定の処理が終了した基板１
は、上記と同様に搬送路４４に沿って搬送され、それに
続く第１〜第３の洗浄処理部３７〜３９または処理部４
５ａ〜４５ｃに搬送される。搬送経路を窒素ガスやアル
ゴンガス等のような非酸化性の雰囲気とする構造として
も良い。全処理が終了した基板１は、再び搬送路４４に
沿って基板搬入搬出部４３に運ばれ、搬送アーム等を介
して所定のウエハカセット４２ａ〜４２ｄに収容され
る。この洗浄装置３５Ｂの場合は、並行処理が可能であ
り、また、所定の処理直後に洗浄処理が可能なので、半
導体装置の製造効率を大幅に向上させることができる。
また、所定の処理直後に洗浄処理が可能なので、異物の
付着等を低減でき、半導体装置の歩留まりや信頼性の向
上を図ることができる。

【００５３】また、図１０は、上記洗浄装置３５Ａ，３
５Ｂの第２の洗浄処理部３８の一例を示している。基板
１は、支持部４６上に搭載されている。支持部４６の先
端部には、ストッパ４６ａが設けられており、これによ
り基板１が支持されている。支持部４６は、基板１の洗
浄面に水平に回転可能なように軸部４７に軸支されてい
る。基板１の上方には、ノズル４８ａ，４８ｂが設置さ
れている。ノズル４８ａは、例えば上記本実施の形態の
洗浄液を基板１の洗浄面に供給するためのものである。
また、他方のノズル４８ｂは、純水や超純水等を基板１
の洗浄面に供給するためのものである。洗浄処理では、
１枚の基板１を支持部４６ａ上に搭載した後、基板１の
洗浄面にノズル４８ａから洗浄液を供給した状態で、支
持部４６を基板１の洗浄面に水平に回転させながら処理
を施す。水洗処理も同じである。また、第１の洗浄処理
部３７の構造もほぼ同じである。

【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５５】例えば前記実施の形態においては、ゲート
電極形成後の洗浄処理について説明したが、これに限定
されるものではなく種々変更可能であり、例えば層間絶
縁膜の成膜後等にも適用できる。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく種々
適用可能であり、例えばＤＲＡＭ（Dynamic Random Acc
ess Memory）、ＳＲＡＭ（Static Random Access Memor
y）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric
Erasable Programmable Read Only Memory）等のような
メモリ回路を有する半導体装置の製造方法、マイクロプ
ロセッサ等のような論理回路を有する半導体装置の製造
方法あるいは上記メモリ回路と論理回路とを同一半導体
基板に設けている混載型の半導体装置の製造方法にも適
用できる。また、液晶基板の製造方法にも適用できる。

【００５７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることが可能となる。 (2).上記(1)により、洗浄処理装置の消費電力を低減す
ることが可能となる。 (3).上記(1)により、洗浄処理時の薬液の交換頻度を低
減することが可能となる。 (4).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。 (5).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のコストを低減することが可能とな
る。 (6).上記(2)〜(5)により、半導体装置の製造コストを低
減することが可能となる。 (7).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、短い処理時間で洗浄処理が可能となる。 (8).上記(7)により、半導体装置の開発、製造時間を短
縮することが可能となる。 (9).上記(7)により、半導体装置の製造工程におけるス
ループットを向上させることが可能となる。 (10).本発明によれば、洗浄処理に際して絶縁膜や半導
体ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることができるので、ポリメタルゲート電極の反応速度
を下げることが可能となる。このため、ポリメタルゲー
ト電極をパターニングした後の洗浄処理に際して、ゲー
ト電極が消失するのを防止することが可能となる。 (11).上記(10)により、半導体装置の歩留まりを向上さ
せることが可能となる。 (12).上記(11)により、半導体装置のコストを低減する
ことが可能となる。 (13).本発明によれば、洗浄液がｐＨ調整剤を含むこと
により、半導体ウエハの表面の正の帯電を促進させるこ
とができるので、汚染物の再付着を抑制または防止する
ことが可能となる。 (14).上記(10),(13)により、半導体装置の信頼性を向上
させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図２】図１に続く半導体装置の製造工程中における要
部断面図である。

【図３】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、銅（Ｃｕ）の除去率を比較した実験結果を示す
グラフ図である。

【図４】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、鉄（Ｆｅ）の除去率を比較した実験結果を示す
グラフ図である。

【図５】図２に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５に続く半導体装置の製造工程中における要
部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の一例を示す説明図である。

【図９】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の他の一例を示す説明図である。

【図１０】図８または図９の洗浄処理部を示す説明図で
ある。

【符号の説明】

１半導体基板２素子分離溝３酸化シリコン膜４ｐ型ウエル５ｎ型ウエル６ゲート絶縁膜７ゲート電極９シリサイド層１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３サイドウォールスペーサ１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１８酸化シリコン膜２０〜２２コンタクトホール２３プラグ２４〜３０第１層配線３５Ａ洗浄装置３５Ｂ洗浄装置３６ローダ３７アンローダ３８第１の洗浄処理部３９第２の洗浄処理部４０第３の洗浄処理部４１ａ〜４１ｄ搬送アーム４２ａ〜４１ｄウエハカセット４３基板搬入搬出部４４搬送路４４ａ搬送体４５ａ〜４５ｃ処理部４６支持部４６ａストッパ４７軸部４８ａノズル４８ｂノズル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 21/336 (72)発明者舟橋倫正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者田中賢治東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC05 DD22 DD37 DD43 DD64 DD99 FF13 FF18 FF21 GG09 GG10 GG14 GG16 HH20 5F040 DB03 EA08 EA09 EB12 EC02 EC04 EC07 EC13 EC21 ED01 ED04 ED05 EF02 EH02 EH08 EK05 EL02 FA07 FA13 FA18 FB02 FB04 FC19 FC21 FC27 5F043 AA09 AA31 BB22 BB27 EE07 EE08 EE36 GG10 5F048 AB01 AC03 BB05 BB09 BB11 BB12 BC06 BE03 BF06 BF07 BG14 DA27

Claims

【特許請求の範囲】

【請求項１】半導体ウエハに対し、絶縁膜、半導体ま
たはそれらの両方をエッチングする性質を有するエッチ
ング液と酸化剤とを有する洗浄液によって洗浄処理を施
す工程を有することを特徴とする半導体装置の製造方
法。