JP2001308054A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の製造工程中に行われる
洗浄技術に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technique, and more particularly to a technique effective when applied to a cleaning technique performed during a semiconductor device manufacturing process.
【０００２】[0002]
【従来の技術】本発明者が検討した洗浄処理は、例えば
半導体装置の製造工程中において半導体基板上に付着し
た金属を除去することを主目的とした洗浄処理であり、
その洗浄処理においては、複数枚の半導体基板を、例え
ば塩酸（ＨＣｌ）、過酸化水素（Ｈ2Ｏ2）および水（Ｈ
2Ｏ）を含む洗浄液に一括して浸し、室温よりも高い温
度（特に限定されるものではないが、例えば８０℃程
度）で洗浄処理を行うものである。2. Description of the Related Art The cleaning process studied by the present inventor is a cleaning process whose main purpose is to remove metal adhering to a semiconductor substrate during, for example, a semiconductor device manufacturing process.
In the cleaning process, a plurality of semiconductor substrates are subjected to, for example, hydrochloric acid (HCl), hydrogen peroxide (H 2 O 2 ) and water (H
This is a method in which the substrate is immersed in a cleaning solution containing 2O) at a time and the cleaning process is performed at a temperature higher than room temperature (for example, but not limited to, about 80 ° C.).
【０００３】なお、半導体装置の製造工程における洗浄
技術については、例えば株式会社工業調査会、１９９７
年１１月２５日発行「超ＬＳＩ製造・試験装置ガイドブ
ック」ｐ１０２〜ｐ１０７に記載があり、各種の洗浄装
置について説明されている。[0003] The cleaning technique in the manufacturing process of semiconductor devices is described in, for example, Industrial Research Institute, Ltd., 1997.
"Ultra LSI Manufacturing / Testing Equipment Guidebook", published on November 25, 2010, p102 to p107, which describes various cleaning apparatuses.
【０００４】[0004]
【発明が解決しようとする課題】ところが、上記発明者
が検討した洗浄技術においては、以下の課題があること
を本発明者は見出した。However, the inventor has found that the cleaning technique studied by the inventor has the following problems.
【０００５】まず、高温処理のため電力消費が大きいと
いう課題がある。また、高温処理のため薬液の組成変化
が大きく、薬液の交換頻度が増えるという課題がある。
また、加熱設備が必要となるため、洗浄装置のスペース
が増大するという課題がある。また、加熱設備が必要と
なるため、洗浄装置のコスト低減が難しいという課題が
ある。さらに、ゲート電極が、多結晶シリコン膜上にバ
リア導体膜を介して金属膜を堆積してなる、いわゆるポ
リメタルゲート電極構造の場合、当該洗浄処理後にゲー
ト電極が消滅してしまう課題がある。First, there is a problem that power consumption is large due to high temperature processing. In addition, there is a problem that the composition change of the chemical solution is large due to the high temperature treatment, and the frequency of replacing the chemical solution increases.
Further, since a heating facility is required, there is a problem that the space for the cleaning device increases. In addition, since heating equipment is required, there is a problem that it is difficult to reduce the cost of the cleaning device. Further, when the gate electrode has a so-called polymetal gate electrode structure in which a metal film is deposited on a polycrystalline silicon film via a barrier conductor film, there is a problem that the gate electrode disappears after the cleaning process.
【０００６】本発明の目的は、洗浄処理装置の消費電力
を低減することのできる技術を提供することにある。An object of the present invention is to provide a technique capable of reducing the power consumption of a cleaning apparatus.
【０００７】また、本発明の他の目的は、洗浄能力を向
上させることのできる技術を提供することにある。Another object of the present invention is to provide a technique capable of improving the cleaning ability.
【０００８】また、本発明の他の目的は、洗浄処理時の
薬液の交換頻度を低減することのできる技術を提供する
ことにある。Another object of the present invention is to provide a technique capable of reducing the frequency of changing a chemical solution during a cleaning process.
【０００９】また、本発明の他の目的は、洗浄装置のス
ペースを縮小するすることのできる技術を提供すること
にある。Another object of the present invention is to provide a technique capable of reducing the space of a cleaning device.
【００１０】また、本発明の他の目的は、洗浄装置のコ
ストを低減することのできる技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of reducing the cost of a cleaning device.
【００１１】また、本発明の他の目的は、ポリメタルゲ
ート電極をパターニングした後の洗浄処理に際して、ゲ
ート電極が消失するのを防止することのできる技術を提
供することにある。Another object of the present invention is to provide a technique capable of preventing a gate electrode from disappearing during a cleaning process after patterning a polymetal gate electrode.
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 １．本発明は、半導体ウエハに対して、絶縁膜、半導体
またはそれらの両方をエッチングする性質を有する洗浄
液によって葉洗浄処理を施す工程を有するものである。 ２．本発明は、（ａ）半導体ウエハに対して、絶縁膜、
半導体またはそれらの両方をエッチングする性質を有す
る洗浄液によって枚葉洗浄処理を施す工程、（ｂ）前記
枚葉洗浄処理工程後、半導体ウエハに対して水洗処理を
施す工程、（ｃ）前記水洗処理後、半導体ウエハに対し
て乾燥処理を施す工程を有するものである。 ３．本発明は、（ａ）半導体ウエハ上に導体膜を堆積す
る工程、（ｂ）前記導体膜をパターニングする工程、
（ｃ）前記半導体ウエハに対して、絶縁膜、半導体また
はそれらの両方をエッチングする性質を有する洗浄液に
よって枚葉洗浄処理を施す工程を有するものである。 ４．本発明は、（ａ）半導体ウエハ上にゲート絶縁膜を
形成する工程、（ｂ）前記ゲート絶縁膜上に導体膜を堆
積する工程、（ｃ）前記導体膜をパターニングすること
によりゲート電極を形成する工程、（ｄ）前記半導体ウ
エハに対して、絶縁膜、半導体またはそれらの両方をエ
ッチングする性質を有する洗浄液によって枚葉洗浄処理
を施す工程、（ｅ）前記半導体ウエハ上に絶縁膜を堆積
する工程を有するものである。 ５．本発明は、前記項４において、前記導体膜が、多結
晶シリコン膜上にバリア導体膜を介して金属膜を堆積し
てなるものである。 ６．本発明は、前記項５において、前記金属膜が、タン
グステンとするものである。 ７．本発明は、前記項１〜６のいずれかにおいて、前記
洗浄液が、酸化剤を含むものである。 ８．本発明は、前記項７において、前記酸化剤が、過酸
化水素（Ｈ2Ｏ2）とするものである。 ９．本発明は、前記項１〜６のいずれかにおいて、前記
洗浄液が、酸化剤およびｐＨ調整剤を含むものである。 １０．本発明は、前記項９において、前記酸化剤が、過
酸化水素（Ｈ2Ｏ2）とするものである。 １１．本発明は、前記項９または１０において、前記ｐ
Ｈ調整剤が、塩酸（ＨＣｌ）、硫酸（Ｈ2ＳＯ4）または
硝酸（ＨＮＯ3）とするものである。 １２．本発明は、前記項１〜６のいずれかにおいて、前
記洗浄液が、酸化剤と、酸化膜、半導体またはそれらの
両方をエッチングする性質を有するエッチング液と、ｐ
Ｈ調整剤とを含むものである。 １３．本発明は、前記項１２において、前記酸化剤が、
過酸化水素（Ｈ2Ｏ2）とするものである。 １４．本発明は、前記項１２または１３において、前記
エッチング液が、フッ酸（ＨＦ）、フッ化アンモニウム
（ＮＨ4Ｆ）またはトリメチルフッ化アンモニウム（Ｔ
ＭＡＦ）とするものである。 １５．本発明は、前記項１２、１３または１４におい
て、前記ｐＨ調整剤が、塩酸（ＨＣｌ）、硫酸（Ｈ2Ｓ
Ｏ4）または硝酸（ＨＮＯ3）とするものである。 １６．本発明は、前記項１２〜１５のいずれかにおい
て、前記洗浄液中のエッチング液の量が、他の量に比べ
て最も少ないものである。 １７．本発明は、前記項１〜１６のいずれかにおいて、
前記枚葉洗浄処理は、金属除去を主目的とするものであ
る。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. 1. The present invention includes a step of performing a leaf cleaning process on a semiconductor wafer with a cleaning solution having a property of etching an insulating film, a semiconductor, or both. 2. The present invention provides (a) an insulating film for a semiconductor wafer,
A step of performing a single-wafer cleaning process using a cleaning liquid having a property of etching the semiconductor or both of them; (b) a step of performing a water-washing process on the semiconductor wafer after the single-wafer cleaning process; (c) after the water-washing process And a step of performing a drying process on the semiconductor wafer. 3. The present invention provides (a) a step of depositing a conductive film on a semiconductor wafer, (b) a step of patterning the conductive film,
(C) a step of subjecting the semiconductor wafer to single-wafer cleaning with a cleaning liquid having a property of etching an insulating film, a semiconductor, or both. 4. The present invention provides (a) a step of forming a gate insulating film on a semiconductor wafer, (b) a step of depositing a conductive film on the gate insulating film, and (c) forming a gate electrode by patterning the conductive film. (D) performing a single-wafer cleaning process on the semiconductor wafer with a cleaning liquid having a property of etching an insulating film, a semiconductor, or both, and (e) depositing an insulating film on the semiconductor wafer. It has a process. 5. In the present invention, in the item 4, the conductive film is formed by depositing a metal film on a polycrystalline silicon film via a barrier conductive film. 6. In the present invention, in the item 5, the metal film is made of tungsten. 7. In the present invention, in any one of Items 1 to 6, the cleaning liquid contains an oxidizing agent. 8. The present invention provides the method as described in the above item 7, wherein the oxidizing agent is hydrogen peroxide (H 2 O 2 ). 9. In the present invention, in any one of the above items 1 to 6, the cleaning liquid contains an oxidizing agent and a pH adjuster. 10. The present invention, in the claim 9, wherein the oxidizing agent is one that the hydrogen peroxide (H 2 O 2). 11. The present invention relates to the aforementioned item 9 or 10, wherein the p
The H regulator is hydrochloric acid (HCl), sulfuric acid (H 2 SO 4 ) or nitric acid (HNO 3 ). 12. The present invention provides the method according to any one of Items 1 to 6, wherein the cleaning liquid is an oxidizing agent, an etching liquid having a property of etching an oxide film, a semiconductor, or both of them.
H regulator. 13. The present invention provides the method as described in the above item 12, wherein the oxidizing agent is
It is hydrogen peroxide (H 2 O 2 ). 14． In the present invention, the etching liquid according to the above item 12 or 13, wherein the etching solution is hydrofluoric acid (HF), ammonium fluoride (NH 4 F), or trimethylammonium fluoride (T
MAF). 15. The present invention provides the method according to Item 12, 13 or 14, wherein the pH adjuster is hydrochloric acid (HCl), sulfuric acid (H 2 S
O 4 ) or nitric acid (HNO 3 ). 16. In the present invention, in any one of Items 12 to 15, the amount of the etching solution in the cleaning solution is the smallest as compared with the other amounts. 17． The present invention relates to any one of the above items 1 to 16,
The single-wafer cleaning treatment is mainly for removing metals.
【００１４】[0014]
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。DESCRIPTION OF THE PREFERRED EMBODIMENTS In describing the embodiments of the present invention, the basic meanings of terms in the present application will be described as follows.
【００１５】本願において半導体装置というときは、特
に単結晶シリコン基板上に作られるものだけでなく、特
にそうでない旨が明示された場合を除き、ＳＯＩ(Silic
on On Insulator)基板やＴＦＴ(Thin Film Transistor)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。In the present application, the term “semiconductor device” means not only a device formed on a single-crystal silicon substrate, but also a SOI (Silic-Silicone), unless otherwise specified.
on On Insulator) Substrate and TFT (Thin Film Transistor)
It includes those made on other substrates such as a liquid crystal manufacturing substrate.
【００１６】また、半導体ウエハ（半導体基板）とは、
半導体装置の製造に用いるシリコンその他の半導体単結
晶基板（一般にほぼ平面円形状）、サファイア基板、ガ
ラス基板、その他の絶縁、反絶縁または半導体基板等並
びにそれらの複合的基板を言う。A semiconductor wafer (semiconductor substrate)
The term refers to a silicon or other semiconductor single crystal substrate (generally a substantially flat circular shape), a sapphire substrate, a glass substrate, other insulating, anti-insulating or semiconductor substrates, and a composite substrate thereof used for manufacturing a semiconductor device.
【００１７】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。In the following embodiments, when necessary for convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not irrelevant to each other. One has a relationship with some or all of the other, such as modified examples, details, and supplementary explanations.
【００１８】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), the number is particularly limited to a specific number and clearly limited to a specific number in principle. Except in some cases, the number is not limited to the specific number, and may be more than or less than the specific number.
【００１９】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。Furthermore, in the following embodiments, the constituent elements (including element steps, etc.) are not necessarily essential unless otherwise specified and in cases considered to be essential in principle. Needless to say, there is nothing.
【００２０】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, etc., unless otherwise specified, and in principle, it is considered that this is not clearly the case, etc. And those similar or similar to the shape or the like. This is the same for the above numerical values and ranges.
【００２１】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, parts having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００２２】また、本実施の形態においては、電界効果
トランジスタを例示するＭＯＳ・ＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）をＭＯＳと
略し、ｐチャネル型のＭＯＳ・ＦＥＴをｐＭＯＳと略
し、ｎチャネル型のＭＯＳ・ＦＥＴをｎＭＯＳと略す。In the present embodiment, a MOS-FET (Metal Oxide) exemplifying a field-effect transistor is used.
Semiconductor Field Effect Transistor) is abbreviated as MOS, p-channel type MOS • FET is abbreviated as pMOS, and n-channel type MOS • FET is abbreviated as nMOS.
【００２３】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
【００２４】本実施の形態においては、本発明を、例え
ばＣＭＯＳ（Complementary MOS）回路を有する半導体
装置の製造方法に適用した場合について図１〜図７によ
って説明する。In the present embodiment, a case where the present invention is applied to a method of manufacturing a semiconductor device having a CMOS (Complementary MOS) circuit will be described with reference to FIGS.
【００２５】図１は、その半導体装置の製造工程中にお
ける要部断面図である。まず、例えば１〜１０Ωcm程度
の比抵抗を有するｐ型の単結晶シリコンからなる半導体
基板（以下、基板という）１に深さ３５０ｎｍ程度の素
子分離溝２をフォトリソグラフィとドライエッチングを
用いて形成した後、溝の内部を含む基板１上にＣＶＤ法
等で酸化シリコン膜３を堆積する。続いて、溝の上部の
酸化シリコン膜３を化学機械研磨（ＣＭＰ）によってそ
の表面を平坦化する。これにより、溝型の素子分離部２
Ａ（トレンチアイソレーション）を形成する。その後、
基板１のｎＭＯＳ形成領域にホウ素をイオン打ち込み
し、また、基板１のｐＭＯＳ形成領域にリンをイオン打
ち込みすることによって、ｎＭＯＳ形成領域にｐ型ウエ
ル４を形成し、ｐＭＯＳ形成領域にｎ型ウエル５を形成
する。FIG. 1 is a cross-sectional view of a principal part during a manufacturing process of the semiconductor device. First, a device isolation groove 2 having a depth of about 350 nm is formed in a semiconductor substrate (hereinafter, referred to as a substrate) 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm using photolithography and dry etching. Thereafter, a silicon oxide film 3 is deposited on the substrate 1 including the inside of the groove by a CVD method or the like. Subsequently, the surface of the silicon oxide film 3 above the groove is planarized by chemical mechanical polishing (CMP). Thereby, the groove type element isolation part 2
A (trench isolation) is formed. afterwards,
By implanting boron into the nMOS formation region of the substrate 1 and implanting phosphorus into the pMOS formation region of the substrate 1, a p-type well 4 is formed in the nMOS formation region and an n-type well 5 is formed in the pMOS formation region. To form
【００２６】次いで、基板１をスチーム酸化することに
よって、ｐ型ウエル４およびｎ型ウエル５の表面に、例
えば膜厚６ｎｍ程度のゲート絶縁膜６を形成する。な
お、ここでいうゲート絶縁膜６の膜厚とは、二酸化シリ
コン換算膜厚であり、実際の膜厚と一致しない場合もあ
る。Next, a gate insulating film 6 having a thickness of, for example, about 6 nm is formed on the surface of the p-type well 4 and the n-type well 5 by subjecting the substrate 1 to steam oxidation. Here, the thickness of the gate insulating film 6 is a silicon dioxide equivalent film thickness, and may not coincide with an actual film thickness.
【００２７】ゲート絶縁膜６は、酸化シリコン膜に代え
て酸窒化シリコン膜で構成しても良い。酸窒化シリコン
膜は、酸化シリコン膜に比べて膜中における界面準位の
発生を抑制したり、電子トラップを低減したりする効果
が高いので、ゲート絶縁膜６のホットキャリア耐性を向
上でき、絶縁耐性を向上させることができる。酸窒化シ
リコン膜を形成するには、例えば基板１をＮＯ、ＮＯ2
またはＮＨ3といった含窒素ガス雰囲気中で熱処理すれ
ば良い。また、ｐ型ウエル４およびｎ型ウエル５のそれ
ぞれの表面に酸化シリコンからなるゲート絶縁膜６を形
成した後、基板１を上記した含窒素ガス雰囲気中で熱処
理し、ゲート絶縁膜６と基板１との界面に窒素を偏析さ
せることによっても、上記と同様の効果を得ることがで
きる。The gate insulating film 6 may be formed of a silicon oxynitride film instead of the silicon oxide film. Since the silicon oxynitride film has a higher effect of suppressing the generation of interface states and reducing electron traps in the film than the silicon oxide film, the hot carrier resistance of the gate insulating film 6 can be improved, Resistance can be improved. To form a silicon oxynitride film, for example, the substrate 1 is made of NO, NO 2
Alternatively, the heat treatment may be performed in a nitrogen-containing gas atmosphere such as NH 3 . After a gate insulating film 6 made of silicon oxide is formed on each surface of the p-type well 4 and the n-type well 5, the substrate 1 is heat-treated in the above-described nitrogen-containing gas atmosphere. By segregating nitrogen at the interface with, the same effect as described above can be obtained.
【００２８】また、ゲート絶縁膜６を、例えば窒化シリ
コン膜または酸化シリコン膜と窒化シリコン膜との複合
絶縁膜で形成しても良い。酸化シリコンからなるゲート
絶縁膜６を二酸化シリコン換算膜厚で５ｎｍ未満、特に
３ｎｍ未満まで薄くすると、直接トンネル電流の発生や
ストレス起因のホットキャリア等による絶縁耐圧の低下
が顕在化する。窒化シリコン膜は、酸化シリコン膜より
も誘電率が高いためにその二酸化シリコン換算膜厚は実
際の膜厚よりも薄くなる。すなわち、窒化シリコン膜を
有する場合には、物理的に厚くても、相対的に薄い二酸
化シリコン膜と同等の容量を得ることができる。従っ
て、ゲート絶縁膜６を単一の窒化シリコン膜あるいはそ
れと酸化シリコン膜との複合膜で構成することにより、
その実効膜厚を、酸化シリコン膜で構成されたゲート絶
縁膜よりも厚くすることができるので、トンネル漏れ電
流の発生やホットキャリアによる絶縁耐圧の低下を改善
することができる。また、酸窒化シリコン膜は、酸化シ
リコン膜に比べて不純物が貫通し難いので、ゲート絶縁
膜６を酸窒化シリコン膜で構成することにより、ゲート
電極材料中の不純物が半導体基板側に拡散することに起
因するしきい値電圧の変動を抑制することができる。The gate insulating film 6 may be formed of, for example, a silicon nitride film or a composite insulating film of a silicon oxide film and a silicon nitride film. If the thickness of the gate insulating film 6 made of silicon oxide is reduced to less than 5 nm, particularly less than 3 nm in terms of silicon dioxide, a reduction in dielectric strength due to the generation of direct tunnel current and hot carriers due to stress becomes apparent. Since the silicon nitride film has a higher dielectric constant than the silicon oxide film, the equivalent silicon dioxide film thickness is smaller than the actual film thickness. That is, when a silicon nitride film is provided, a capacity equivalent to a relatively thin silicon dioxide film can be obtained even if it is physically thick. Therefore, by forming the gate insulating film 6 as a single silicon nitride film or a composite film of the silicon nitride film and the silicon oxide film,
Since the effective film thickness can be made larger than the gate insulating film made of a silicon oxide film, it is possible to improve the occurrence of a tunnel leakage current and a decrease in the dielectric strength voltage due to hot carriers. Further, since the silicon oxynitride film does not easily penetrate impurities as compared with the silicon oxide film, the impurity in the gate electrode material is diffused toward the semiconductor substrate by forming the gate insulating film 6 with the silicon oxynitride film. The fluctuation of the threshold voltage due to the above can be suppressed.
【００２９】ここで、単一絶縁膜または複合絶縁膜の二
酸化シリコン換算膜厚（以下、単に換算膜厚ともいう）
ｄrとは、対象となる絶縁膜の比誘電率をεi、その膜厚
をｄi、二酸化シリコンの比誘電率をεsとしたときに、
次式で定義される膜厚である。Here, the equivalent silicon dioxide film thickness of a single insulating film or a composite insulating film (hereinafter, also simply referred to as reduced film thickness).
dr is, when the relative dielectric constant of the target insulating film is εi, its thickness is di, and the relative dielectric constant of silicon dioxide is εs,
This is a film thickness defined by the following equation.
【００３０】[0030]
【数１】 (Equation 1)
【００３１】例えば酸化シリコン（ＳｉＯ2）および窒
化シリコン（Ｓｉ3Ｎ4）の誘電率は、それぞれ４〜４．
２および８である。そこで、窒化シリコンの誘電率を酸
化シリコンの誘電率の２倍として計算すると、例えば膜
厚６ｎｍの窒化シリコン膜の二酸化シリコン換算膜厚は
３ｎｍとなる。すなわち、膜厚６ｎｍの窒化シリコン膜
からなるゲート絶縁膜と膜厚３ｎｍの酸化シリコン膜か
らなるゲート絶縁膜とは容量が等しい。また、膜厚２ｎ
ｍの酸化シリコン膜と膜厚２ｎｍの窒化シリコン膜（換
算膜厚＝１ｎｍ）との複合膜からなるゲート絶縁膜の容
量は、膜厚３ｎｍの単一酸化シリコン膜からなるゲート
絶縁膜の容量と同じである。For example, the dielectric constants of silicon oxide (SiO 2 ) and silicon nitride (Si 3 N 4 ) are 4 to 4 .
2 and 8. Therefore, if the dielectric constant of silicon nitride is calculated as twice the dielectric constant of silicon oxide, for example, a silicon nitride film having a thickness of 6 nm has a silicon dioxide equivalent thickness of 3 nm. That is, the gate insulating film made of a 6-nm-thick silicon nitride film and the gate insulating film made of a 3-nm-thick silicon oxide film have the same capacitance. In addition, the film thickness 2n
The capacitance of a gate insulating film composed of a composite film of a silicon oxide film having a thickness of m and a silicon nitride film having a thickness of 2 nm (equivalent film thickness = 1 nm) is equal to the capacitance of a gate insulating film composed of a single silicon oxide film having a thickness of 3 nm. Is the same.
【００３２】次に、図２に示すように、ゲート絶縁膜６
の上に、ゲート電極７およびその上のキャップ膜８を通
常のフォトリソグラフィ技術およびドライエッチング技
術によって形成する。すなわち、まず、基板１上に、例
えば低抵抗多結晶シリコン膜、窒化タングステン（Ｗ
Ｎ）膜、タングステン（Ｗ）膜および窒化シリコン膜を
下層から順に堆積した後、その上に、ゲート電極形成領
域を覆い、それ以外が露出されるようなフォトレジスト
パターンを形成する。続いて、そのフォトレジストパタ
ーンをエッチングマスクとして、そこから露出する窒化
シリコン膜、タングステン膜、窒化タングステン膜およ
び低抵抗多結晶シリコン膜を除去することにより、窒化
シリコン膜等からなるキャップ膜８と、低抵抗多結晶シ
リコン膜、窒化タングステン膜およびタングステン膜か
らなる、いわゆるポリメタルゲート構造のゲート電極７
とを形成する。上記低抵抗多結晶シリコン膜はＣＶＤ法
により、窒化タングステン膜およびタングステン膜はス
パッタリング法により形成できる。窒化タングステン膜
に代えて窒化チタン（ＴｉＮ）膜を用いても良い。ま
た、タングステン膜に代えてモリブデン（Ｍｏ）膜を用
いても良い。また、ゲート電極７は、低抵抗多結晶シリ
コン膜上にタングステンシリサイド膜、チタンシリサイ
ド膜またはコバルト（Ｃｏ）シリサイド膜を堆積した積
層膜によって形成しても良い。また、ゲート電極７の材
料として多結晶または単結晶のシリコン（Ｓｉ）とゲル
マニウム（Ｇｅ）との合金を用いても良い。Next, as shown in FIG.
, A gate electrode 7 and a cap film 8 thereover are formed by ordinary photolithography technology and dry etching technology. That is, first, for example, a low-resistance polycrystalline silicon film, tungsten nitride (W
After depositing an N) film, a tungsten (W) film and a silicon nitride film in this order from the bottom, a photoresist pattern is formed thereon so as to cover the gate electrode formation region and expose the rest. Subsequently, by using the photoresist pattern as an etching mask, a silicon nitride film, a tungsten film, a tungsten nitride film, and a low-resistance polycrystalline silicon film exposed therefrom are removed to form a cap film 8 made of a silicon nitride film or the like. A gate electrode 7 having a so-called polymetal gate structure composed of a low-resistance polycrystalline silicon film, a tungsten nitride film and a tungsten film.
And are formed. The low-resistance polycrystalline silicon film can be formed by a CVD method, and the tungsten nitride film and the tungsten film can be formed by a sputtering method. A titanium nitride (TiN) film may be used instead of the tungsten nitride film. Further, a molybdenum (Mo) film may be used instead of the tungsten film. Further, the gate electrode 7 may be formed by a stacked film in which a tungsten silicide film, a titanium silicide film, or a cobalt (Co) silicide film is deposited on a low-resistance polycrystalline silicon film. Further, as the material of the gate electrode 7, an alloy of polycrystalline or single crystal silicon (Si) and germanium (Ge) may be used.
【００３３】次いで、本実施の形態においては、例えば
次のような枚葉洗浄処理を基板１に対して施す。Next, in the present embodiment, for example, the following single-wafer cleaning processing is performed on the substrate 1.
【００３４】まず、第１の枚葉洗浄処理は、基板１に付
着した微粒子（有機物）を除去することを主目的とした
洗浄処理である。この微粒子は、半導体製造装置、治具
または人体等から生じた発塵やエッチング処理または成
膜処理時に生じた反応生成物等であり、様々な物質が様
々な形態で基板に付着している。ここでは、例えば水酸
化アンモニウム（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）
と水（Ｈ2Ｏ）との混合液を用いて基板１を１枚ずつ洗
浄処理する。First, the first single-wafer cleaning process is a cleaning process whose main purpose is to remove fine particles (organic substances) attached to the substrate 1. The fine particles are dust generated from a semiconductor manufacturing apparatus, a jig, a human body, or the like, or a reaction product generated during an etching process or a film forming process, and various substances adhere to the substrate in various forms. Here, for example, ammonium hydroxide (NH 4 OH) and hydrogen peroxide (H 2 O 2 )
The substrate 1 is cleaned one by one using a mixed solution of water and water (H 2 O).
【００３５】続く、第２の枚葉洗浄処理は、基板に付着
した金属を除去することを主目的とした洗浄処理であ
る。この金属は、半導体製造装置、空気中、人体、薬液
または所定の材料から基板１に付着したもので、汚染形
態も、微粒子状に付着したもの、イオンとして吸着した
もの、さらにはプラズマプロセス中に基板１に打ち込ま
れたもの等がある。本実施の形態においては、この第２
の洗浄処理に際して、シリコン、酸化膜またはそれらの
両方をエッチングする性質を有するエッチング液と、ｐ
Ｈ調整剤と、酸化剤とを配合した洗浄液を用いた。具体
的には、例えば次の通りである。洗浄液は、例えばフッ
酸（ＨＦ；上記エッチング液）：塩酸（ＨＣｌ；ｐＨ調
整剤）：過酸化水素（Ｈ2Ｏ2；酸化剤）：水（Ｈ2Ｏ）
＝０．４：１０：１０：５００を用いた。処理温度は、
例えば室温（２３℃程度）である。また、処理時間は、
最長で５分程度、本実施の形態では、好ましくは１分程
度、４０〜５０秒程度としても良い。The second single-wafer cleaning process is a cleaning process mainly for removing metal adhering to the substrate. This metal is attached to the substrate 1 from a semiconductor manufacturing apparatus, air, a human body, a chemical solution, or a predetermined material. There are, for example, those that are driven into the substrate 1. In the present embodiment, the second
An etchant having a property of etching silicon, an oxide film or both at the time of the cleaning process,
A cleaning liquid containing an H adjuster and an oxidizing agent was used. Specifically, for example, it is as follows. The cleaning liquid is, for example, hydrofluoric acid (HF; the above etching liquid): hydrochloric acid (HCl; pH adjuster): hydrogen peroxide (H 2 O 2 ; oxidizing agent): water (H 2 O)
= 0.4: 10: 10: 500. The processing temperature is
For example, room temperature (about 23 ° C.). The processing time is
In the present embodiment, the time may be up to about 5 minutes, preferably about 1 minute, and about 40 to 50 seconds.
【００３６】この第２の枚葉洗浄処理に際し、本実施の
形態においては、過酸化水素による基板１（シリコン）
の表面の酸化と、フッ酸による酸化膜（酸化シリコン
膜）のモノレイヤ程度のエッチングとを同洗浄工程時に
起こすことにより、基板１（シリコン）の表層中におけ
る金属をも除去することができる。すなわち、洗浄能力
を向上させることができるので、半導体装置の歩留ま
り、信頼性および性能を工場させることができる。At the time of the second single wafer cleaning process, in the present embodiment, the substrate 1 (silicon) made of hydrogen peroxide is used.
Of the surface of the substrate 1 (silicon) and the etching of a monolayer of an oxide film (silicon oxide film) with hydrofluoric acid during the same cleaning step can also remove the metal in the surface layer of the substrate 1 (silicon). That is, since the cleaning ability can be improved, the yield, reliability, and performance of the semiconductor device can be made to be a factory.
【００３７】ここで、本実施の形態の洗浄処理を施した
場合と、本発明者らが本発明をするのに検討した洗浄処
理を施した場合とで、銅（Ｃｕ）および鉄（Ｆｅ）の除
去率を比較した実験結果を図３および図４に示す。図３
が銅の除去率を示し、図４が鉄の除去率を示している。
いずれの図においても、左側が本実施の形態を示し、右
側が本発明者らが検討した洗浄技術を示している。図３
から、本実施の形態の洗浄処理を用いた場合、銅の除去
率は、本発明者らが検討した洗浄処理に比べると若干落
ちるものの、充分な洗浄結果が得られている。また、図
４から、鉄の除去率は、本実施の形態の洗浄処理の方
が、本発明者らが検討した洗浄処理に比べて大幅に向上
していることが分かる。Here, copper (Cu) and iron (Fe) are used in the case where the cleaning process according to the present embodiment is performed and in the case where the cleaning process studied by the present inventors for carrying out the present invention is performed. 3 and 4 show the experimental results of comparing the removal rates of the compounds. FIG.
Shows the copper removal rate, and FIG. 4 shows the iron removal rate.
In each figure, the left side shows the present embodiment, and the right side shows the cleaning technique studied by the present inventors. FIG.
Therefore, when the cleaning process of the present embodiment is used, a sufficient cleaning result is obtained although the copper removal rate is slightly lower than the cleaning process examined by the present inventors. Also, from FIG. 4, it can be seen that the removal rate of iron is significantly improved in the cleaning process of the present embodiment as compared with the cleaning process studied by the present inventors.
【００３８】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、基板１の金属汚
染を素早く除去できるので、枚葉洗浄処理の処理時間を
短縮することが可能となる。このため、枚葉洗浄処理を
用いた場合であっても、半導体装置の開発、製造時間を
短縮させることができ、半導体装置の製造工程における
スループットを向上させることが可能となる。Further, in the cleaning process of the present embodiment, by having an etching action, metal contamination of the substrate 1 can be quickly removed, so that the processing time of the single wafer cleaning process can be shortened. Therefore, even when the single wafer cleaning process is used, the development and manufacturing time of the semiconductor device can be reduced, and the throughput in the semiconductor device manufacturing process can be improved.
【００３９】また、本実施の形態の洗浄処理において
は、エッチング作用を持つことにより、洗浄処理の低温
化が可能となり、室温中またはそれよりも低い処理温度
中において洗浄処理を行うことが可能となる。このた
め、洗浄処理装置の消費電力を低減することが可能とな
る。また、洗浄処理時の薬液の交換頻度を低減すること
が可能となる。また、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。さらに、加熱設備を不要とすることができるので、
洗浄処理装置のコストを低減することが可能となる。し
たがって、半導体装置の製造コストを低減することが可
能となる。また、低温で、しかも洗浄処理を短くできる
ので、ゲート電極７を構成するタングステン等の酸化速
度を遅くできる。すなわち、洗浄処理中にゲート電極７
の一部が酸化してしまうのを低減できる。したがって、
半導体装置の歩留まり、信頼性および性能を向上させる
ことが可能となる。Further, in the cleaning process of the present embodiment, the cleaning process can be performed at a low temperature due to the etching action, and the cleaning process can be performed at room temperature or at a lower processing temperature. Become. For this reason, it is possible to reduce the power consumption of the cleaning apparatus. In addition, it is possible to reduce the frequency of exchanging the chemical solution during the cleaning process. In addition, since the heating equipment can be eliminated, the space for the cleaning device can be reduced. Furthermore, since heating equipment can be eliminated,
The cost of the cleaning device can be reduced. Therefore, it becomes possible to reduce the manufacturing cost of the semiconductor device. Further, since the cleaning process can be performed at a low temperature and the cleaning process can be shortened, the oxidation rate of tungsten or the like forming the gate electrode 7 can be reduced. That is, during the cleaning process, the gate electrode 7
Can be prevented from being partially oxidized. Therefore,
The yield, reliability, and performance of the semiconductor device can be improved.
【００４０】また、本実施の形態の洗浄処理において
は、洗浄処理温度を低くすることができるので、酸化剤
を用いながらも、酸化剤とポリメタルゲート電極（タン
グステン膜や窒化タングステン膜）との反応速度を低減
させることができる。このため、洗浄処理によるゲート
電極７の消失を防止することが可能となる。したがっ
て、ポリメタルゲート電極構造を有する半導体装置の歩
留まり、信頼性および性能を向上させることが可能とな
る。In the cleaning process of this embodiment, since the cleaning temperature can be lowered, the oxidizing agent can be used while the oxidizing agent and the polymetal gate electrode (tungsten film or tungsten nitride film) are used. The reaction rate can be reduced. Therefore, it is possible to prevent the gate electrode 7 from disappearing due to the cleaning process. Therefore, the yield, reliability, and performance of the semiconductor device having the polymetal gate electrode structure can be improved.
【００４１】さらに、本実施の形態の洗浄処理において
は、洗浄液中にｐＨ調整剤（強酸）を含むことにより、
洗浄処理に際して、基板１の表面に水素イオンが吸着
し、基板１（シリコン）の表面の正の帯電を促進させる
ことができるので、例えば銅、金、アルミニウム、鉄ま
たはニッケル等のような正に帯電した金属イオンが再付
着する（例えば銅がシリコンに吸着しシリサイドを形成
する）のを抑制または防止することが可能となる。した
がって、半導体装置の歩留まり、信頼性および性能を向
上させることが可能となる。Further, in the cleaning treatment of the present embodiment, by including a pH adjuster (strong acid) in the cleaning solution,
At the time of the cleaning process, hydrogen ions are adsorbed on the surface of the substrate 1 and the positive charge on the surface of the substrate 1 (silicon) can be promoted, so that the positive electrode such as copper, gold, aluminum, iron or nickel can be used. It is possible to suppress or prevent the re-attachment of charged metal ions (for example, copper is adsorbed on silicon to form silicide). Therefore, the yield, reliability, and performance of the semiconductor device can be improved.
【００４２】上記エッチング液は、フッ酸に代えて、例
えばフッ化アンモニウムまたはトリメチルフッ化アンモ
ニウム（ＴＭＡＦ）を用いても良い。フッ酸を用いた場
合、構成が単純で、また、半導体装置の製造工程におい
て使用され経験的なデータも豊富なことから、使い勝手
が容易である、という効果がある。しかし、フッ酸の場
合、ＨＦ2 -が大量に生成されるので、フッ酸の量を少量
にしなければならない。洗浄液中にＨＦ2 -が大量に存在
すると、過剰なエッチングが生じてしまうからである。
したがって、フッ酸を用いる場合は、洗浄液（薬液）の
調合が難しい場合がある。一方、フッ化アンモニウムま
たはトリメチルフッ化アンモニウムの場合は、フッ酸と
同一量供給したとしてもＨＦ2 -の量を少なくできる。し
たがって、フッ化アンモニウムまたはトリメチルフッ化
アンモニウムの場合は、フッ酸よりも大量に供給できる
ので、洗浄液（薬液）の調合を容易にすることが可能と
なる。また、上記ｐＨ調整剤は、塩酸に代えて、硫酸
（Ｈ2ＳＯ4）または硝酸（ＨＮＯ3）を用いても良い。The etching solution may be, for example, ammonium fluoride or trimethylammonium fluoride (TMAF) instead of hydrofluoric acid. The use of hydrofluoric acid has an advantage that the structure is simple and the usability is easy because it is used in the manufacturing process of the semiconductor device and has abundant empirical data. However, in the case of hydrofluoric acid, a large amount of HF 2 - is generated, so the amount of hydrofluoric acid must be reduced. This is because if HF 2 - is present in a large amount in the cleaning solution, excessive etching occurs.
Therefore, when hydrofluoric acid is used, it may be difficult to prepare a cleaning liquid (chemical solution). On the other hand, in the case of ammonium fluoride or Torimechirufu' ammonium, HF 2 even if the same amount supplied and hydrofluoric acid - may reduce the amount of. Therefore, ammonium fluoride or trimethylammonium fluoride can be supplied in a larger amount than hydrofluoric acid, so that it is possible to easily prepare a cleaning liquid (chemical solution). The pH adjuster may be sulfuric acid (H 2 SO 4 ) or nitric acid (HNO 3 ) instead of hydrochloric acid.
【００４３】このような第２の洗浄処理の後、１枚の基
板１毎に、例えば純水や超純水等を用いた水洗処理を施
す。続いて、１枚の基板１毎に乾燥処理を施す。この乾
燥処理では、例えば窒素またはアルゴンガス等のような
不活性ガス雰囲気中においてスピン乾燥処理を施す。す
なわち、低酸素の雰囲気中において、基板１をその主面
内に平行に回転させながら乾燥処理を施す。これによ
り、基板１の表面にウォーターマークが形成されるのを
抑制または防止することができる。この乾燥処理方法
は、種々変更可能であり、例えばイソプロピルアルコー
ル雰囲気中で蒸気乾燥処理を行う方法、熱風乾燥方法ま
たは赤外線乾燥方法を用いても良い。After the second cleaning process, each substrate 1 is subjected to a water cleaning process using, for example, pure water or ultrapure water. Subsequently, a drying process is performed for each substrate 1. In this drying process, for example, spin drying is performed in an inert gas atmosphere such as nitrogen or argon gas. That is, the drying process is performed in a low oxygen atmosphere while rotating the substrate 1 in parallel with its main surface. Thereby, formation of a watermark on the surface of the substrate 1 can be suppressed or prevented. This drying treatment method can be variously changed, and for example, a method of performing a steam drying treatment in an isopropyl alcohol atmosphere, a hot air drying method, or an infrared drying method may be used.
【００４４】以上のような枚葉洗浄処理の後、図２に示
すように、ゲート電極７をマスクとして基板１に、例え
ばリンまたはヒ素をイオン打ち込みすることによって、
ｐ型ウエル４に低不純物濃度のｎ-型半導体領域１１を
形成し、例えばホウ素をイオン打ち込みすることによっ
て、ｎ型ウエル５に低不純物濃度のｐ-型半導体領域１
２を形成する。続いて、図５に示すように、例えば窒化
シリコン膜からなる絶縁膜をＣＶＤ法で堆積し、これを
異方的にエッチングすることによって、ゲート電極７の
側壁にサイドウォールスペーサ１３を形成する。その
後、ｐ型ウエル４にリンまたはヒ素等をイオン打ち込み
することによって高不純物濃度のｎ+ 型半導体領域１４
（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素
等をイオン打ち込みすることによって高不純物濃度のｐ
+ 型半導体領域１５（ソース、ドレイン）を形成する。After the above-described single wafer cleaning process, as shown in FIG. 2, for example, phosphorus or arsenic is ion-implanted into the substrate 1 using the gate electrode 7 as a mask.
The n - type semiconductor region 11 having a low impurity concentration is formed in the p-type well 4 and, for example, boron is ion-implanted, so that the p - type semiconductor region 1 having a low impurity concentration is formed in the n-type well 5.
Form 2 Subsequently, as shown in FIG. 5, an insulating film made of, for example, a silicon nitride film is deposited by a CVD method, and is etched anisotropically to form a sidewall spacer 13 on the side wall of the gate electrode 7. Then, phosphorus or arsenic is ion-implanted into the p-type well 4 to thereby form the n + -type semiconductor region 14 having a high impurity concentration.
(Source, drain) are formed, and boron or the like is ion-implanted into the n-type well 5 to form a p-type impurity having a high impurity concentration.
A + type semiconductor region 15 (source, drain) is formed.
【００４５】次いで、基板１上に、例えばチタン、コバ
ルト等のような金属膜をスパッタリング法等によって堆
積した後、熱処理の後に未反応の金属膜を除去すること
により、ｎ+型半導体領域１４（ソース、ドレイン）の
表面およびｐ+型半導体領域１５（ソース、ドレイン）
の表面にシリサイド層９を形成する。ここまでの工程
で、ｎＭＯＳＱｎおよびｐＭＯＳＱｐが完成する。Next, after depositing a metal film such as titanium, cobalt or the like on the substrate 1 by a sputtering method or the like, and removing the unreacted metal film after the heat treatment, the n + type semiconductor region 14 ( Surface of source and drain) and p + type semiconductor region 15 (source and drain)
A silicide layer 9 on the surface of the substrate. With the steps so far, the nMOS Qn and the pMOS Qp are completed.
【００４６】次いで、図６に示すように、基板１上に、
ＣＶＤ法で酸化シリコン膜等からなる絶縁膜１８を堆積
し、続いてフォトレジスト膜をマスクにして絶縁膜１８
をドライエッチングすることにより、ｎ+型半導体領域
１４（ソース、ドレイン）の上部にコンタクトホール２
０を形成し、ｐ+型半導体領域１５（ソース、ドレイ
ン）の上部にコンタクトホール２１を形成する。またこ
のとき、ゲート電極７の上部にもコンタクトホール２２
を形成する。絶縁膜１８は、ゲート電極７、７の狭いス
ペースを埋め込むことのできるリフロー性の高い膜、例
えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
で構成する。また、スピン塗布法によって形成されるＳ
ＯＧ(Spin On Glass)膜で構成しても良い。Next, as shown in FIG.
An insulating film 18 made of a silicon oxide film or the like is deposited by a CVD method, and then the insulating film 18 is formed using a photoresist film as a mask.
Is dry-etched to form a contact hole 2 above the n + type semiconductor region 14 (source, drain).
0 is formed, and a contact hole 21 is formed above the p + type semiconductor region 15 (source, drain). At this time, the contact hole 22 is also provided above the gate electrode 7.
To form The insulating film 18 is formed of a film having a high reflow property capable of filling a narrow space between the gate electrodes 7 and 7, for example, a BPSG (Boron-doped Phospho Silicate Glass) film. In addition, S formed by a spin coating method
An OG (Spin On Glass) film may be used.
【００４７】次に、コンタクトホール２０、２１、２２
の内部にプラグ２３を形成する。プラグ２３を形成する
には、例えばコンタクトホール２０、２１、２２の内部
を含む絶縁膜１８の上部にＣＶＤ法で窒化チタン膜およ
びタングステン膜等を堆積した後、絶縁膜１８の上部の
不要な窒化チタン膜およびタングステン膜等を化学機械
研磨（ＣＭＰ）法またはエッチバック法によって除去
し、コンタクトホール２０、２１、２２の内部のみにこ
れらの膜を残す。Next, contact holes 20, 21, and 22
The plug 23 is formed inside. In order to form the plug 23, for example, a titanium nitride film and a tungsten film are deposited on the insulating film 18 including the insides of the contact holes 20, 21, 22 by a CVD method, and then unnecessary nitride on the upper portion of the insulating film 18 is formed. The titanium film, the tungsten film, and the like are removed by a chemical mechanical polishing (CMP) method or an etch-back method, and these films are left only in the contact holes 20, 21, and 22.
【００４８】次に、図７に示すように、絶縁膜１８の上
部にタングステン等からなる第１層配線２４〜３０を形
成する。第１層配線２４〜３０を形成するには、例えば
絶縁膜１８の上部にスパッタリング法でタングステン膜
を堆積した後、フォトレジスト膜をマスクにしてこのタ
ングステン膜をドライエッチングする。第１層配線２４
〜３０は、コンタクトホール２０、２１、２２を通じて
ｎＭＯＳＱｎのソース、ドレイン（ｎ+ 型半導体領
域）、ｐＭＯＳＱｐのソース、ドレイン（ｐ+ 型半導体
領域）あるいはゲート電極７と電気的に接続される。こ
れ以降は、ＣＭＯＳ回路を有する半導体装置の通常のプ
ロセスに従って半導体装置を製造する。Next, as shown in FIG. 7, first layer wirings 24 to 30 made of tungsten or the like are formed on the insulating film 18. In order to form the first layer wirings 24 to 30, for example, a tungsten film is deposited on the insulating film 18 by a sputtering method, and then the tungsten film is dry-etched using the photoresist film as a mask. First layer wiring 24
Numerals 30 to 30 are electrically connected to the source and drain of the nMOS Qn (n + type semiconductor region), the source and drain of the pMOS Qp (p + type semiconductor region) or the gate electrode 7 through the contact holes 20, 21 and 22. Thereafter, the semiconductor device is manufactured in accordance with a normal process of a semiconductor device having a CMOS circuit.
【００４９】次に、上記枚葉洗浄処理で用いた洗浄装置
の一例を図８〜図１０に示す。なお、洗浄装置の構成は
下記のものに限定されるものではなく種々変更可能であ
る。Next, an example of the cleaning apparatus used in the above-mentioned single wafer cleaning processing is shown in FIGS. The configuration of the cleaning device is not limited to the following, and can be variously changed.
【００５０】図８に示す洗浄装置３５Ａは、シリアル型
の洗浄装置を例示している。ローダ３６と、アンローダ
３７との間には、第１〜第３の洗浄処理部３８〜４０が
設置されている。また、各部の間には、搬送アーム４１
ａ〜４１ｄが設置されている。ローダ３６には、ウエハ
カセット４２ａが収容されている。ウエハカセット４２
ａには、複数枚の基板１（半導体ウエハ）が収容されて
いる。ローダ３６内のウエハカセット４２ａに収められ
た基板１は、１枚毎に、搬送アーム４１ａによって取り
出され、第１の洗浄処理部３７に搬送される。第１の洗
浄処理部３７では、上記第１の枚葉洗浄処理が施され
る。この第１の枚葉洗浄処理が終了した基板１は、搬送
アーム４１ｂによって取り出され、後段の第２の洗浄処
理部３８に搬送される。第２の洗浄処理部３８では、上
記第２の枚葉洗浄処理が施される。すなわち、上記本実
施の形態の洗浄液を用いた洗浄処理である。この第２の
枚葉洗浄処理が終了した基板１は、搬送アーム４１ｃに
よって取り出され、後段の第３の洗浄処理部３９に搬送
される。ここでは、例えばフッ酸洗浄等が可能となって
いる。第１〜第３の洗浄処理部３７〜３９には、上記ス
ピン乾燥処理が可能な構造になっている。この第３の枚
葉洗浄処理が終了した基板１は、搬送アーム４１ｄによ
って取り出され、アンローダ３７内のウエハカセット４
２ｂ内に収容されるようになっている。The cleaning device 35A shown in FIG. 8 is an example of a serial type cleaning device. First to third cleaning units 38 to 40 are provided between the loader 36 and the unloader 37. A transfer arm 41 is provided between each part.
a to 41d are provided. The loader 36 houses a wafer cassette 42a. Wafer cassette 42
A contains a plurality of substrates 1 (semiconductor wafers). The substrates 1 stored in the wafer cassette 42a in the loader 36 are taken out one by one by the transfer arm 41a and transferred to the first cleaning processing unit 37. In the first cleaning section 37, the first single wafer cleaning processing is performed. The substrate 1 having been subjected to the first single-wafer cleaning processing is taken out by the transport arm 41b and transported to the second cleaning processing unit 38 at the subsequent stage. In the second cleaning processing section 38, the above-mentioned second single-wafer cleaning processing is performed. That is, the cleaning processing using the cleaning liquid of the present embodiment. The substrate 1 on which the second single-wafer cleaning process has been completed is taken out by the transport arm 41c and transported to the third cleaning unit 39 in the subsequent stage. Here, for example, hydrofluoric acid cleaning or the like is possible. The first to third cleaning units 37 to 39 have a structure capable of performing the spin drying process. The substrate 1 on which the third single-wafer cleaning process has been completed is taken out by the transfer arm 41d, and the wafer cassette 4 in the unloader 37 is removed.
2b.
【００５１】図９に示す洗浄装置３５Ｂは、マルチチャ
ンバ型の洗浄装置を例示している。基板搬入搬出部４３
には、複数のウエハカセット４２ａ〜４２ｄが収容され
ている。各ウエハカセット４２ａ〜４２ｄには、複数枚
の基板１を収容することが可能となっている。洗浄装置
３５Ｂのほぼ中央には、搬送路４４が設置され、その左
右両側（図９の上下）に、上記した第１〜第３の洗浄処
理部３７〜３９および処理部４５ａ〜４５ｃが設置され
ている。処理部４５ａ〜４５ｃは、例えばゲート絶縁膜
の形成処理や層間絶縁膜の形成処理等のような成膜処理
部や導体膜や孔のパターニングのためのエッチング処理
部等である。The cleaning device 35B shown in FIG. 9 illustrates a multi-chamber type cleaning device. Substrate loading / unloading section 43
Accommodates a plurality of wafer cassettes 42a to 42d. Each of the wafer cassettes 42 a to 42 d can accommodate a plurality of substrates 1. A transport path 44 is installed substantially at the center of the cleaning device 35B, and the above-described first to third cleaning processing units 37 to 39 and processing units 45a to 45c are installed on both left and right sides (up and down in FIG. 9). ing. The processing units 45a to 45c are, for example, a film forming processing unit such as a gate insulating film forming process or an interlayer insulating film forming process, or an etching processing unit for patterning a conductor film or a hole.
【００５２】ウエハカセット４２ａ〜４２ｄのいずれか
に収容された基板１は、搬送アーム等によって搬送路４
４の搬送体４４ａ上に搭載された後、その搬送体４４ａ
に搭載された状態で搬送路４４に沿って第１〜第３の洗
浄処理部３７〜３９または処理部４５ａ〜４５ｃに搬送
されるようになっている。所定の処理が終了した基板１
は、上記と同様に搬送路４４に沿って搬送され、それに
続く第１〜第３の洗浄処理部３７〜３９または処理部４
５ａ〜４５ｃに搬送される。搬送経路を窒素ガスやアル
ゴンガス等のような非酸化性の雰囲気とする構造として
も良い。全処理が終了した基板１は、再び搬送路４４に
沿って基板搬入搬出部４３に運ばれ、搬送アーム等を介
して所定のウエハカセット４２ａ〜４２ｄに収容され
る。この洗浄装置３５Ｂの場合は、並行処理が可能であ
り、また、所定の処理直後に洗浄処理が可能なので、半
導体装置の製造効率を大幅に向上させることができる。
また、所定の処理直後に洗浄処理が可能なので、異物の
付着等を低減でき、半導体装置の歩留まりや信頼性の向
上を図ることができる。The substrate 1 accommodated in any of the wafer cassettes 42a to 42d is transported by a transport arm or the like to a transport path 4
4 after being mounted on the carrier 44a
Is transported along the transport path 44 to the first to third cleaning processing units 37 to 39 or the processing units 45a to 45c. Substrate 1 after predetermined processing
Is transported along the transport path 44 in the same manner as described above, and the subsequent first to third cleaning processing units 37 to 39 or the processing unit 4
It is transported to 5a to 45c. The transfer path may be configured to have a non-oxidizing atmosphere such as nitrogen gas or argon gas. The substrate 1 on which all the processes have been completed is transported again to the substrate loading / unloading section 43 along the transport path 44 and stored in predetermined wafer cassettes 42a to 42d via a transport arm or the like. In the case of the cleaning device 35B, parallel processing is possible, and cleaning can be performed immediately after the predetermined processing, so that the manufacturing efficiency of the semiconductor device can be greatly improved.
In addition, since the cleaning process can be performed immediately after the predetermined process, adhesion of foreign substances and the like can be reduced, and the yield and reliability of the semiconductor device can be improved.
【００５３】また、図１０は、上記洗浄装置３５Ａ，３
５Ｂの第２の洗浄処理部３８の一例を示している。基板
１は、支持部４６上に搭載されている。支持部４６の先
端部には、ストッパ４６ａが設けられており、これによ
り基板１が支持されている。支持部４６は、基板１の洗
浄面に水平に回転可能なように軸部４７に軸支されてい
る。基板１の上方には、ノズル４８ａ，４８ｂが設置さ
れている。ノズル４８ａは、例えば上記本実施の形態の
洗浄液を基板１の洗浄面に供給するためのものである。
また、他方のノズル４８ｂは、純水や超純水等を基板１
の洗浄面に供給するためのものである。洗浄処理では、
１枚の基板１を支持部４６ａ上に搭載した後、基板１の
洗浄面にノズル４８ａから洗浄液を供給した状態で、支
持部４６を基板１の洗浄面に水平に回転させながら処理
を施す。水洗処理も同じである。また、第１の洗浄処理
部３７の構造もほぼ同じである。FIG. 10 shows the cleaning devices 35A, 35A.
5B shows an example of the second cleaning processing section 38 of FIG. 5B. The substrate 1 is mounted on the support 46. A stopper 46a is provided at the tip of the support portion 46, and thereby the substrate 1 is supported. The support part 46 is supported by a shaft part 47 so as to be rotatable horizontally on the cleaning surface of the substrate 1. Above the substrate 1, nozzles 48a and 48b are provided. The nozzle 48a is for supplying, for example, the cleaning liquid of the present embodiment to the cleaning surface of the substrate 1.
The other nozzle 48b supplies pure water or ultrapure water to the substrate 1.
To be supplied to the cleaning surface. In the cleaning process,
After one substrate 1 is mounted on the support portion 46a, a process is performed while the support portion 46 is horizontally rotated on the cleaning surface of the substrate 1 while the cleaning liquid is supplied from the nozzle 48a to the cleaning surface of the substrate 1. The same applies to the water washing process. The structure of the first cleaning processing unit 37 is also substantially the same.
【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,
【００５５】例えば前記実施の形態においては、ゲート
電極形成後の洗浄処理について説明したが、これに限定
されるものではなく種々変更可能であり、例えば層間絶
縁膜の成膜後等にも適用できる。For example, in the above-described embodiment, the cleaning process after the formation of the gate electrode has been described. However, the present invention is not limited to this and can be variously modified. For example, the cleaning process can be applied after the interlayer insulating film is formed. .
【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく種々
適用可能であり、例えばＤＲＡＭ（Dynamic Random Acc
ess Memory）、ＳＲＡＭ（Static Random Access Memor
y）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric
Erasable Programmable Read Only Memory）等のような
メモリ回路を有する半導体装置の製造方法、マイクロプ
ロセッサ等のような論理回路を有する半導体装置の製造
方法あるいは上記メモリ回路と論理回路とを同一半導体
基板に設けている混載型の半導体装置の製造方法にも適
用できる。また、液晶基板の製造方法にも適用できる。In the above description, the invention made mainly by the present inventor has been described by using the CMO which is the application field behind the invention.
The case where the present invention is applied to a method of manufacturing a semiconductor device having an S circuit has been described. However, the present invention is not limited thereto, and various applications are possible. For example, a DRAM (Dynamic Random Acc.)
ess Memory), SRAM (Static Random Access Memor)
y) or flash memory (EEPROM; Electric)
A method of manufacturing a semiconductor device having a memory circuit such as an Erasable Programmable Read Only Memory (Erasable Programmable Read Only Memory), a method of manufacturing a semiconductor device having a logic circuit such as a microprocessor, or a method in which the memory circuit and the logic circuit are provided on the same semiconductor substrate. The present invention can also be applied to a method of manufacturing a hybrid semiconductor device. Further, the present invention can be applied to a method for manufacturing a liquid crystal substrate.
【００５７】[0057]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることが可能となる。 (2).上記(1)により、洗浄処理装置の消費電力を低減す
ることが可能となる。 (3).上記(1)により、洗浄処理時の薬液の交換頻度を低
減することが可能となる。 (4).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のスペースを縮小することが可能とな
る。 (5).上記(1)により、加熱設備を不要とすることができ
るので、洗浄装置のコストを低減することが可能とな
る。 (6).上記(2)〜(5)により、半導体装置の製造コストを低
減することが可能となる。 (7).本発明によれば、洗浄処理に際して絶縁膜や半導体
ウエハの表面層の一部をエッチング除去することによ
り、短い処理時間で洗浄処理が可能となる。 (8).上記(7)により、半導体装置の開発、製造時間を短
縮することが可能となる。 (9).上記(7)により、半導体装置の製造工程におけるス
ループットを向上させることが可能となる。 (10).本発明によれば、洗浄処理に際して絶縁膜や半導
体ウエハの表面層の一部をエッチング除去することによ
り、洗浄処理時の温度を室温またはそれ以下の温度とす
ることができるので、ポリメタルゲート電極の反応速度
を下げることが可能となる。このため、ポリメタルゲー
ト電極をパターニングした後の洗浄処理に際して、ゲー
ト電極が消失するのを防止することが可能となる。 (11).上記(10)により、半導体装置の歩留まりを向上さ
せることが可能となる。 (12).上記(11)により、半導体装置のコストを低減する
ことが可能となる。 (13).本発明によれば、洗浄液がｐＨ調整剤を含むこと
により、半導体ウエハの表面の正の帯電を促進させるこ
とができるので、汚染物の再付着を抑制または防止する
ことが可能となる。 (14).上記(10),(13)により、半導体装置の信頼性を向上
させることが可能となる。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows. (1) According to the present invention, the temperature at the time of the cleaning process can be set to room temperature or lower by etching and removing a part of the insulating film and the surface layer of the semiconductor wafer during the cleaning process. . (2) According to the above (1), the power consumption of the cleaning apparatus can be reduced. (3) According to the above (1), it is possible to reduce the frequency of changing the chemical solution during the cleaning process. (4) According to the above (1), the heating equipment can be eliminated, so that the space for the cleaning device can be reduced. (5) According to the above (1), since the heating equipment can be eliminated, the cost of the cleaning device can be reduced. (6) According to the above (2) to (5), the manufacturing cost of the semiconductor device can be reduced. (7) According to the present invention, a cleaning process can be performed in a short processing time by etching and removing a part of the insulating film and the surface layer of the semiconductor wafer during the cleaning process. (8) According to the above (7), the development and manufacturing time of the semiconductor device can be reduced. (9) According to the above (7), it is possible to improve the throughput in the manufacturing process of the semiconductor device. (10) According to the present invention, the temperature at the time of the cleaning process can be set to room temperature or lower by etching and removing a part of the insulating film and the surface layer of the semiconductor wafer at the time of the cleaning process. The reaction speed of the polymetal gate electrode can be reduced. Therefore, it is possible to prevent the gate electrode from disappearing during the cleaning process after patterning the polymetal gate electrode. (11) According to the above (10), the yield of the semiconductor device can be improved. (12) According to the above (11), the cost of the semiconductor device can be reduced. (13). According to the present invention, since the cleaning liquid contains a pH adjuster, positive charging of the surface of the semiconductor wafer can be promoted, so that re-adhesion of contaminants can be suppressed or prevented. Become. (14) According to the above (10) and (13), the reliability of the semiconductor device can be improved.
【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor device according to an embodiment of the present invention during a manufacturing step thereof;
【図２】図１に続く半導体装置の製造工程中における要
部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1;
【図３】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、銅（Ｃｕ）の除去率を比較した実験結果を示す
グラフ図である。FIG. 3 is an experiment comparing the removal rate of copper (Cu) between the case where the cleaning treatment of the present embodiment is performed and the case where the cleaning treatment studied by the present inventors for carrying out the present invention is performed. It is a graph showing a result.
【図４】本実施の形態の洗浄処理を施した場合と、本発
明者らが本発明をするのに検討した洗浄処理を施した場
合とで、鉄（Ｆｅ）の除去率を比較した実験結果を示す
グラフ図である。FIG. 4 is an experiment comparing the removal rate of iron (Fe) between the case where the cleaning treatment of the present embodiment is performed and the case where the cleaning treatment studied by the present inventors for carrying out the present invention is performed. It is a graph showing a result.
【図５】図２に続く半導体装置の製造工程中における要
部断面図である。5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
【図６】図５に続く半導体装置の製造工程中における要
部断面図である。6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5;
【図７】図６に続く半導体装置の製造工程中における要
部断面図である。7 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6;
【図８】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の一例を示す説明図である。FIG. 8 is an explanatory diagram illustrating an example of a cleaning apparatus used in a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図９】本発明の一実施の形態である半導体装置の製造
工程で用いた洗浄装置の他の一例を示す説明図である。FIG. 9 is an explanatory view showing another example of the cleaning device used in the manufacturing process of the semiconductor device according to one embodiment of the present invention;
【図１０】図８または図９の洗浄処理部を示す説明図で
ある。FIG. 10 is an explanatory diagram showing a cleaning processing unit in FIG. 8 or FIG. 9;
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート絶縁膜 ７ ゲート電極 ９ シリサイド層 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ ｐ+ 型半導体領域 １８ 酸化シリコン膜 ２０〜２２ コンタクトホール ２３ プラグ ２４〜３０ 第１層配線 ３５Ａ 洗浄装置 ３５Ｂ 洗浄装置 ３６ ローダ ３７ アンローダ ３８ 第１の洗浄処理部 ３９ 第２の洗浄処理部 ４０ 第３の洗浄処理部 ４１ａ〜４１ｄ 搬送アーム ４２ａ〜４１ｄ ウエハカセット ４３ 基板搬入搬出部 ４４ 搬送路 ４４ａ 搬送体 ４５ａ〜４５ｃ 処理部 ４６ 支持部 ４６ａ ストッパ ４７ 軸部 ４８ａ ノズル ４８ｂ ノズルReference Signs List 1 semiconductor substrate 2 element isolation groove 3 silicon oxide film 4 p-type well 5 n-type well 6 gate insulating film 7 gate electrode 9 silicide layer 11 n - type semiconductor region 12 p - type semiconductor region 13 sidewall spacer 14 n + type semiconductor Region 15 p + type semiconductor region 18 silicon oxide film 20 to 22 contact hole 23 plug 24 to 30 first layer wiring 35A cleaning device 35B cleaning device 36 loader 37 unloader 38 first cleaning processing unit 39 second cleaning processing unit 40 Third cleaning processing units 41a to 41d Transfer arms 42a to 41d Wafer cassette 43 Substrate loading / unloading unit 44 Transport path 44a Transport bodies 45a to 45c Processing unit 46 Support unit 46a Stopper 47 Shaft unit 48a Nozzle 48b Nozzle
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 21/336 (72)発明者 舟橋 倫正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 賢治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC05 DD22 DD37 DD43 DD64 DD99 FF13 FF18 FF21 GG09 GG10 GG14 GG16 HH20 5F040 DB03 EA08 EA09 EB12 EC02 EC04 EC07 EC13 EC21 ED01 ED04 ED05 EF02 EH02 EH08 EK05 EL02 FA07 FA13 FA18 FB02 FB04 FC19 FC21 FC27 5F043 AA09 AA31 BB22 BB27 EE07 EE08 EE36 GG10 5F048 AB01 AC03 BB05 BB09 BB11 BB12 BC06 BE03 BF06 BF07 BG14 DA27 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 21/336 (72) Inventor Tomomasa Funabashi 5-20-1, Josuihoncho, Kodaira-shi, Tokyo Hitachi Semiconductor Co., Ltd. (72) Inventor Kenji Tanaka 3-16-6 Shinmachi, Ome-shi, Tokyo F-term in Hitachi Device Co., Ltd. F-term (reference) 4M104 AA01 BB01 BB20 BB25 CC05 DD22 DD37 DD43 DD64 DD99 FF13 FF18 FF21 GG09 GG10 GG14 GG16 HH20 5F040 DB03 EA08 EA09 EB12 EC02 EC04 EC07 EC13 EC21 ED01 ED04 ED05 EF02 EH02 EH08 EK05 EL02 FA07 FA13 FA18 FB02 FB04 FC19 FC21 FC27 5F04 EA22 BB01 ABB BB07F073AA09 BC06 BE03 BF06 BF07 BG14 DA27
Claims (1)
たはそれらの両方をエッチングする性質を有するエッチ
ング液と酸化剤とを有する洗浄液によって洗浄処理を施
す工程を有することを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device, comprising: performing a cleaning process on a semiconductor wafer with a cleaning solution having an etching solution having a property of etching an insulating film, a semiconductor, or both of them and an oxidizing agent. Method.
Priority Applications (4)
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