JP5507654B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造技術に関し、特に、絶縁膜に開口された接続孔の内部に金属膜を埋め込む半導体装置の製造工程に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to a manufacturing process of a semiconductor device in which a metal film is embedded in a connection hole opened in an insulating film.
日本特許公開２００３−３２４１０８号公報（対応米国はＵＳＰ６８６４１８３）には、三フッ化窒素ガス、フッ化水素ガス、六フッ化二炭素ガス、四フッ化炭素ガスおよび六フッ化硫黄ガスよりなる群から選ばれる少なくとも１種以上のフッ化系ガスとアルゴンガスとの混合ガスを用いてプラズマエッチングを行うことにより、シリコン基板およびゲート電極の表面に存在する自然酸化膜を除去する方法が開示されている（特許文献１参照）。 Japanese Patent Publication No. 2003-324108 (corresponding US is USP 6864183) includes a group consisting of nitrogen trifluoride gas, hydrogen fluoride gas, hexafluorocarbon gas, carbon tetrafluoride gas and sulfur hexafluoride gas. A method of removing a natural oxide film present on the surface of a silicon substrate and a gate electrode by performing plasma etching using a mixed gas of at least one selected fluorinated gas and argon gas is disclosed. (See Patent Document 1).
また、日本特許公開平２−２５６２３５号公報（対応米国はＵＳＰ５０３０３１９）には、ハロゲン元素を含むガスと塩基性ガスとによりハロゲン塩を生成し、これを被処置体の酸化膜と反応させる、あるいはハロゲン塩ガスを直接酸化膜と反応させて、下地にダメージを与えることなく酸化膜を選択的にエッチング、除去する方法が開示されている（特許文献２参照）。 JP-A-2-256235 (corresponding US is USP 5030319) discloses that a halogen salt is generated by a gas containing a halogen element and a basic gas, and this is reacted with an oxide film of an object to be treated. A method is disclosed in which a halogen salt gas is directly reacted with an oxide film to selectively etch and remove the oxide film without damaging the underlying layer (see Patent Document 2).
また、日本特許公開平３−１１６７２７号公報には、表面に酸化膜の形成された半導体基板をフッ素原子を含むガス中に曝したのち、還元性ガス中あるいは不活性ガス中あるいは真空中でアニールすることにより、該酸化膜を除去するクリーニング方法が開示されている（特許文献３参照）。 Japanese Patent Publication No. 3-116727 discloses that a semiconductor substrate having an oxide film formed on the surface thereof is exposed to a gas containing fluorine atoms and then annealed in a reducing gas, an inert gas, or in a vacuum. Thus, a cleaning method for removing the oxide film is disclosed (see Patent Document 3).
半導体装置の高集積化が進むにつれて、電界効果トランジスタはスケーリング則に従い微細化され、ゲートやソース・ドレインと配線とを繋ぐため、層間絶縁膜に形成される接続孔においては０．１μｍ以下の口径が要求されている。しかし、接続孔の底部に露出する導電材料の表面（例えばゲートを構成する導電膜、ソース・ドレインを構成する半導体領域、あるいは上記導電膜や半導体領域上に形成されるシリサイド層などの表面）には自然酸化膜が形成されやすく、上記接続孔の内部に金属膜を埋め込む際は、良好な導通をとるために自然酸化膜を除去する必要がある。特に、口径が０．１μｍ以下の微細な接続孔では、接続孔の底部の自然酸化膜の除去は難しく、従来から様々なクリーニング方法や処理装置等が提案されている。 As semiconductor devices become more highly integrated, field effect transistors are miniaturized according to the scaling law and connect gates, sources / drains, and wirings, so that connection holes formed in interlayer insulating films have a diameter of 0.1 μm or less. Is required. However, on the surface of the conductive material exposed at the bottom of the connection hole (for example, the surface of the conductive film constituting the gate, the semiconductor region constituting the source / drain, or the silicide layer formed on the conductive film or the semiconductor region). Is easy to form a natural oxide film, and when the metal film is embedded in the connection hole, it is necessary to remove the natural oxide film for good conduction. In particular, with a fine connection hole having a diameter of 0.1 μm or less, it is difficult to remove the natural oxide film at the bottom of the connection hole, and various cleaning methods and processing apparatuses have been proposed.
ところで、接続孔の底部に形成される自然酸化膜の厚さにはばらつきがある。このため、本発明者らは、オーバーエッチングすることなく接続孔の底部の自然酸化膜や不純物を完全に除去する方法として、接続孔を形成した後に、例えばＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスを用いたドライクリーニング処理、あるいはＮＦ３ガスとＮＨ３ガスまたはＮＦ３ガスとＨ２ガス等の還元ガスを含むＡｒガスの反応性プラズマを用いたドライクリーニング処理を行っている。 By the way, the thickness of the natural oxide film formed at the bottom of the connection hole varies. For this reason, as a method for completely removing the natural oxide film and impurities at the bottom of the connection hole without over-etching, the present inventors have formed, for example, HF gas and NH 3 gas or NF 3 gas after forming the connection hole. and NH 3 dry cleaning treatment with a reducing gas such as gas, or a dry cleaning process using a reactive plasma of Ar gas containing NF 3 gas and NH 3 gas or NF 3 gas and the reducing gas of the H 2 gas, etc. Is going.
しかしながら、上記ドライクリーニング処理については、以下に説明する種々の技術的課題が存在する。 However, the dry cleaning process has various technical problems described below.
ドライクリーニング処置を行った接続孔の底部および側面にはケイフッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が生成される。接続孔の内部には、一般にバリアメタル膜（例えばチタン膜上に窒化チタン膜を積み重ねた積層膜）を介して主導電材料となる金属膜が埋め込まれるが、上記生成物が残留していると、接続孔の底面においては、バリアメタル膜とその下の導電材料との接触抵抗がばらつき、接続孔の側面においては、バリアメタル膜が剥がれるなどの問題が生ずる。 Ammonium silicofluoride ((NH 4 ) 2 SiF 6 ) is generated at the bottom and side surfaces of the connection hole subjected to the dry cleaning treatment. Generally, a metal film as a main conductive material is embedded in the connection hole through a barrier metal film (for example, a laminated film in which a titanium nitride film is stacked on a titanium film), but the product remains The contact resistance between the barrier metal film and the underlying conductive material varies on the bottom surface of the connection hole, and the barrier metal film peels off on the side surface of the connection hole.
そこで、ドライクリーニング処理を行った接続孔部分を上記生成物の昇華温度である１００℃程度で暖めることによって接続孔の底面および側面から生成物を除去する検討を行った。ところが、１００℃程度の温度で接続孔部分を暖めても生成物を完全に昇華させることができず、上記問題を回避することはできないことが明らかとなった。これは、接続孔の底面および側面に生成する生成物の組成が全て（ＮＨ４）２ＳｉＦ６ではなく、（ＮＨ４）２ＳｉＦ６から僅かにずれた組成（非化学量論的組成の化合物、これらも混乱のないときは便宜的にケイフッ化アンモニウムまたは（（ＮＨ４）２ＳｉＦ６）で表示する）も含まれており、その組成が僅かにずれた生成物が１００℃程度の温度では昇華せずに接続孔の底面および側面に残留したためと考えられる。 Then, the examination which removes a product from the bottom face and side surface of a connection hole was performed by heating the connection hole part which performed the dry cleaning process at about 100 degreeC which is the sublimation temperature of the said product. However, it has been clarified that the product cannot be sublimated completely even when the connecting hole portion is heated at a temperature of about 100 ° C., and the above problem cannot be avoided. This connecting hole bottom and composition of the product produced in the side all (NH 4) rather than 2 SiF 6, (NH 4) 2 composition slightly deviates from SiF 6 (non-stoichiometric compound composition When these are not confused, for the sake of convenience, ammonium silicofluoride or ((NH 4 ) 2 SiF 6 ) is also included, and a product with a slightly deviated composition is about 100 ° C. This is considered to be due to remaining on the bottom and side surfaces of the connection hole without sublimation.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、絶縁膜に開口した接続孔の内部にバリアメタル膜を形成する前に、第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程と、ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、接続孔の内部をドライクリーニング処理する工程と、シャワーヘッドの加熱温度を利用した１００から１５０℃の第１の温度で半導体ウエハを熱処理する工程と、半導体ウエハを第１のチャンバから第２のチャンバへ搬送する工程と、第２のチャンバにおいて１５０から４００℃の第２の温度で半導体ウエハを熱処理する工程とを含むものである。 According to one embodiment, before forming the barrier metal film inside the connection hole opened in the insulating film, placing the semiconductor wafer on the wafer stage provided in the first chamber, and installing the semiconductor wafer above the wafer stage A step of supplying a reducing gas through the showerhead and dry-cleaning the inside of the connection hole; and a step of heat-treating the semiconductor wafer at a first temperature of 100 to 150 ° C. using the heating temperature of the showerhead; A step of transporting the semiconductor wafer from the first chamber to the second chamber and a step of heat-treating the semiconductor wafer at a second temperature of 150 to 400 ° C. in the second chamber.
一実施の形態によれば、接続孔部分における電気的特性のばらつきを低減することができるので、半導体装置の信頼性および製造歩留まりを向上させることができる。 According to one embodiment, since variation in electrical characteristics in the connection hole portion can be reduced, the reliability and manufacturing yield of the semiconductor device can be improved.
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In this embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Some or all of the modifications, details, supplementary explanations, and the like are related. Further, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. It is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。 In the present embodiment, a MIS • FET (Metal Insulator Semiconductor Field Effect Transistor) representing a field effect transistor is abbreviated as MIS, a p-channel type MIS • FET is abbreviated as pMIS, and an n-channel type MIS • FET. Is abbreviated as nMIS. In addition, the description of MOS for convenience does not exclude a non-oxide film. In this embodiment, the term “wafer” mainly refers to a Si (Silicon) single crystal wafer, but not only to this, but also to form an SOI (Silicon On Insulator) wafer and an integrated circuit thereon. It shall refer broadly to an insulating film substrate or the like. The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like. In addition, when referring to a silicon film, a silicon portion, a silicon member, etc., it is not only pure silicon but a substance containing impurities, silicon such as SiGe or SiGeC, unless clearly stated otherwise or otherwise. Needless to say, alloys containing one of the main components (including strained silicon) include additives. In addition, when it is called polycrystalline silicon or the like, it is needless to say that amorphous silicon or the like is included as well as typical ones, unless it is clearly not or is clearly stated otherwise.
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。 In all the drawings for explaining the embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, the present embodiment will be described in detail with reference to the drawings.
また、ドライクリーニング技術に関しては、一之瀬らの日本国特許出願第２００６−３７０４号（２００６．１．１１出願）、日本国特許出願第２００６−１２３５５号（２００６.１．２０出願）、日本国特許出願第２００６−１０７７８０号（２００６.４．１０出願）に開示されているので、それと重複する部分については、原則として繰り返さないこことする。 Regarding dry cleaning technology, Japanese Patent Application No. 2006-3704 (2006.1.11 application), Japanese Patent Application No. 2006-12355 (application for 2006.1.20), Japanese Patent by Ichinose et al. Since it is disclosed in Japanese Patent Application No. 2006-107780 (2006. 4.10 application), the overlapping part will not be repeated in principle.
（実施の形態１）
実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１から図１４を用いて説明する。図１から図５および図１１から図１４はＣＭＯＳデバイスの要部断面図、図６はバリアメタル成膜装置の概略平面図、図７はバリアメタル膜の成膜工程図、図８はバリアメタル成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図９（ａ）、（ｂ）および（ｃ）はそれぞれバリアメタル成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図、図１０はｎＭＩＳを形成した後に、ドライクリーニング処理および熱処理を半導体基板に施した場合のゲート電極と半導体基板との間に流れる電流と熱処理温度との関係を示すグラフ図である。
(Embodiment 1)
A method of manufacturing a complementary metal oxide semiconductor (CMOS) device according to the first embodiment will be described with reference to FIGS. 1 to 5 and FIGS. 11 to 14 are cross-sectional views of the main part of the CMOS device, FIG. 6 is a schematic plan view of a barrier metal film forming apparatus, FIG. 7 is a film forming process diagram of a barrier metal film, and FIG. FIGS. 9A, 9B, and 9C are schematic cross-sectional views of a dry cleaning processing chamber provided in the film forming apparatus, respectively. FIGS. 9A, 9B, and 9C illustrate a semiconductor wafer processing process in the dry cleaning processing chamber provided in the barrier metal film forming apparatus. FIG. 10 is a schematic cross-sectional view of a chamber for forming the nMIS, and FIG. 10 shows the relationship between the current flowing between the gate electrode and the semiconductor substrate and the heat treatment temperature when dry cleaning treatment and heat treatment are performed on the semiconductor substrate after forming the nMIS. FIG.
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離領域４を形成する。素子分離領域４は、半導体基板１をエッチングして深さ０．３５μｍの溝を形成し、続いて半導体基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えば酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去することによって形成する。
First, as shown in FIG. 1, a semiconductor substrate (semiconductor plate having a substantially planar shape called a semiconductor wafer) 1 made of, for example, p-type single crystal silicon is prepared. Next, the element isolation region 4 is formed on the main surface of the
次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル６を形成し、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリン（Ｐ）をイオン注入してｎ型ウェル８を形成する。この後、ｐ型ウェル６またはｎ型ウェル８にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
Next, a p-type impurity such as boron (B) is ion-implanted into the nMIS formation region of the
次に、例えばフッ酸水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍのゲート絶縁膜９を半導体基板１の表面（ｐ型ウェル６およびｎ型ウェル８のそれぞれの表面）に形成する。
Next, after cleaning the surface of the
次に、図２に示すように、ゲート絶縁膜９上に、例えば厚さ０．２μｍのゲート電極用の導体膜を形成した後、レジストパターンをマスクとしたドライエッチングによりゲート電極用の導体膜を加工して導体膜からなるゲート電極１０ｎ，１０ｐを形成する。ゲート電極用の導体膜は、例えばＣＶＤ法により形成された多結晶シリコン膜からなり、ｎＭＩＳ形成領域にはｎ型不純物が導入された多結晶シリコン膜からなるゲート電極１０ｎ、ｐＭＩＳ形成領域にはｐ型不純物が導入された多結晶シリコン膜からなるゲート電極１０ｐが形成される。
Next, as shown in FIG. 2, a gate electrode conductor film having a thickness of, for example, 0.2 μm is formed on the
次に、ｐ型ウェル６にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、ｎＭＩＳのゲート電極１０ｎに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１１を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入し、ｐＭＩＳのゲート電極１０ｐに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１２を形成する。上記ソース・ドレイン拡張領域１１，１２の深さは、例えば３０ｎｍである。
Next, an n-type impurity such as arsenic (As) is ion-implanted into the p-type well 6 to form a relatively low concentration source /
次に、図３に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍの酸化シリコン膜１３をＣＶＤ法により堆積した後、さらに酸化シリコン膜１３上に窒化シリコン膜をＣＶＤ法により堆積する。続いて窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１０ｎおよびｐＭＩＳのゲート電極１０ｐのそれぞれの側壁にサイドウォール１５を形成する。その後、ｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１０ｎおよびサイドウォール１５に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域１６を形成する。同様に、ｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１０ｐおよびサイドウォール１５に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域１７を形成する。上記ソース・ドレイン拡散領域１６，１７の深さは、例えば５０ｎｍである。
Next, as shown in FIG. 3, after a
次に、サリサイド技術によりｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド（ＮｉＳｉ）層１８を形成する。なお、ここではニッケルシリサイド層を例示したが、他のシリサイド層、例えばチタンシリサイド層またはコバルトシリサイド層等を形成してもよい。ニッケルシリサイド層１８は、例えば以下に説明する方法により形成される。
Next, a low resistance nickel silicide (NiSi)
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜および窒化チタン膜を順次堆積する。ニッケル膜の厚さは、例えば１０ｎｍ、窒化チタン膜の厚さは、例えば１５ｎｍである。窒化チタン膜はニッケル膜の酸化を防止するためにニッケル膜上に設けられ、窒化チタン膜に代えてチタン膜を用いてもよい。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて、例えば温度３２０℃の熱処理を３０秒施すことにより、ニッケル膜とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜およびニッケル膜とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層１８を形成する。同様に、ニッケル膜とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜およびニッケル膜とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてニッケルシリサイド層１８を形成する。続いて硫酸を用いたウエット洗浄、または硫酸と過酸化水素水とを用いたウエット洗浄等により、未反応のニッケル膜および窒化チタン膜を除去した後、半導体基板１にＲＴＡ法を用いて、例えば温度５５０℃の熱処置を３０秒施すことにより、ニッケルシリサイド層１８の低抵抗化を行う。
First, a nickel film and a titanium nitride film are sequentially deposited on the main surface of the
次に、図４に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜１９ａを形成する。続いて第１絶縁膜１９ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜１９ｂを形成し、第１および第２絶縁膜１９ａ，１９ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜１９ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜１９ａの表面に凹凸形状が形成されていても、第２絶縁膜１９ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
Next, as shown in FIG. 4, a silicon nitride film is deposited on the main surface of the
次に、レジストパターンをマスクとして第１および第２絶縁膜１９ａ，１９ｂをエッチングし、接続孔２０を所定の箇所、例えばｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の上方に位置する第１および第２絶縁膜１９ａ，１９ｂに形成する。接続孔２０の口径は０．１μｍ以下、例えば０．０８μｍである。
Next, the first and second insulating
次に、図５（ａ）に示すように、接続孔２０の内部を含む半導体基板１の主面上にチタン膜２１を堆積し、さらに図５（ｂ）に示すように、チタン膜２１上に窒化チタン膜２２を堆積する。チタン膜２１は酸素原子を２５ａｔ％まで固溶できることからニッケルシリサイド層１８表面の還元材として用いられて、ニッケルシリサイド層１８との接触抵抗を低減する機能を有する。また、窒化チタン膜２２は後の工程で接続孔２０の内部に埋め込まれる金属膜の構成原子が拡散するのを抑制または防止する機能を有する。なお、以下の説明においては、チタン膜２１上に窒化チタン膜２２を積み重ねた積層膜をバリアメタル膜と言い、接続孔２０の内部に埋め込まれて主導電材料となる金属膜とは区別する。
Next, as shown in FIG. 5A, a
チタン膜２１および窒化チタン膜２２の成膜には、図６に示す成膜装置５０が用いられる。以下に、チタン膜２１および窒化チタン膜２２の形成方法について図６から図９を用いて詳細に説明する。
A
成膜装置５０は、第１搬送室５１ａと第２搬送室５１ｂの２つの搬送室が配置され、第１搬送室５１ａの周囲に開閉手段であるゲートバルブ５２を介してローダ５３、アンローダ５４および３つのチャンバ５５，５６，５７が備わり、第２搬送室５１ｂの周囲に開閉手段であるゲートバルブ５２を介して２つのチャンバ５８，５９が備わったマルチチャンバタイプである。さらに、第１搬送室５１ａと第２搬送室５１ｂとの間には２つの搬送用のチャンバ６０，６１が備わっている。第１搬送室５１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６２ａが設けられている。同様に、第２搬送室５１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット６２ｂが設けられている。
The
第１搬送室５１ａに備わるチャンバ５５，５６は、例えば１５０℃以上の高温の加熱処理を行う加熱処理用チャンバ、チャンバ５７はドライクリーニング処置用チャンバである。第２搬送室５１ｂに備わるチャンバ５８は高指向性スパッタリング法またはプラズマＣＶＤ法によりチタン膜２１を堆積するチタン成膜用チャンバ、チャンバ５９はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはプラズマＣＶＤ法により窒化チタン膜２２を堆積する窒化チタン成膜用チャンバである。第１搬送室５１ａと第２搬送室５１ｂとの間に備わるチャンバ６０，６１は第１搬送室５１ａと第２搬送室５１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置５０では、第１搬送室５１ａのみに備わるチャンバを３つとし、第２搬送室５１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
The
まず、ローダ５３に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified Pod）を載せた後（図７の工程Ｐ１）、搬送用ロボット６２ａによってフープから１枚の半導体ウエハＳＷを取り出し、第１搬送室５１ａへ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープの扉を成膜装置５０の内部に引き込むことによって清浄さを保持した状態で行われる。
First, after placing a hoop (Front Open Unified Pod) on which a plurality of semiconductor wafers SW are mounted on the loader 53 (step P1 in FIG. 7), one semiconductor wafer SW is taken out from the hoop by the
次に、搬送用ロボット６２ａによって半導体ウエハＳＷを第１搬送室５１ａからドライクリーニング処理用のチャンバ５７へ真空搬送する（図７の工程Ｐ２）。図８にチャンバ５７の概略断面図を示す。チャンバ５７は主としてウエハステージ５７ａ、ウエハリフトピン５７ｂ、シャワーヘッド５７ｃおよびリモートプラズマ発生装置５７ｄによって構成される。ウエハステージ５７ａおよびウエハリフトピン５７ｂは独立した昇降機構を持ち、シャワーヘッド５７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ５７ａとの距離を任意に制御することができる。また、ウエハステージ５７ａの上方に設置されたシャワーヘッド５７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。
Next, the semiconductor wafer SW is vacuum-transferred from the
チャンバ５７へ半導体ウエハＳＷを搬入する時は、図９（ａ）に示すように、ウエハステージ５７ａを下降させ、ウエハリフトピン５７ｂを上昇させて、ウエハリフトピン５７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド５７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ５７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
When the semiconductor wafer SW is carried into the
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図９（ｂ）に示すように、ウエハステージ５７ａを上昇させ、ウエハリフトピン５７ｂを下降させて、ウエハステージ５７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド５７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。
Subsequently, when dry-cleaning the main surface of the semiconductor wafer SW, as shown in FIG. 9B, the
ドライクリーニング処理時には、リモートプラズマ発生装置５７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスまたはＮＦ３ガスおよびＨ２ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ５７内へ導入する。チャンバ５７内に導入されたプラズマをシャワーヘッド５７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとニッケルシリサイド層１８の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ３ガス流量１４ｓｃｃｍ、ＮＨ３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。
During the dry cleaning process, plasma is generated by exciting a reducing gas such as Ar gas added with NF 3 gas and NH 3 gas or Ar gas added with NF 3 gas and H 2 gas in the
ＳｉＯ２＋ＮＦ３＋ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋Ｏ２ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が接続孔２０の内部を含む半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ５７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処置に続いて、チャンバ５７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。
SiO 2 + NF 3 + NH 3 → (NH 4 ) 2 SiF 6 + O 2 Formula (1)
At this time, the product ((NH 4 ) 2 SiF 6 ) generated by the reduction reaction remains on the main surface of the semiconductor wafer SW including the inside of the
続いて半導体ウエハＳＷを熱処理する時は、図９（ｃ）に示すように、ウエハステージ５７ａを下降させ、ウエハリフトピン５７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド５７ｃへ近づける。シャワーヘッド５７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ５７ａとの距離は、例えば５．９ｍｍ以上に設定される。
Subsequently, when the semiconductor wafer SW is heat-treated, as shown in FIG. 9C, the
熱処理時には、シャワーヘッド５７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ４）２ＳｉＦ６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。
During the heat treatment, the semiconductor wafer SW is heated using the heating temperature (180 ° C.) of the
（ＮＨ４）２ＳｉＦ６→ ＳｉＦ４＋２ＮＨ３＋２ＨＦ 式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ４）２ＳｉＦ６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、接続孔２０の内部に微少でも生成物が残留していると、その後接続孔２０に内部に形成されるチタン膜２１とニッケルシリサイド層１８との接触抵抗のばらつきなどの問題が生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。
(NH 4 ) 2 SiF 6 → SiF 4 + 2NH 3 + 2HF Formula (2)
However, if the composition of the product formed on the semiconductor wafer SW during the dry cleaning process is slightly deviated from (NH 4 ) 2 SiF 6 , the reaction of formula (2) occurs in the heat treatment at a temperature of 100 to 150 ° C. It is difficult to completely remove the product, and a very small amount of product remains on the main surface of the semiconductor wafer SW. As described above, even if a small amount of product remains in the
次に、搬送用ロボット６２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ５７から加熱処理用のチャンバ５５（またはチャンバ５６）へ第１搬送室５１ａを介して真空搬送し、チャンバ５５（またはチャンバ５６）に備わるステージ上に載せる（図７の工程Ｐ３）。チャンバ５５（またはチャンバ５６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
Next, the semiconductor wafer SW is vacuum-transferred from the dry
図１０は、ｎＭＩＳ（図１０の挿入図）を形成した後に、ドライクリーニング処理および熱処理を半導体基板に施した場合のゲート電極と半導体基板との間に流れる電流（リーク電流）と熱処理温度との関係を示すグラフ図である。 FIG. 10 shows the current (leakage current) flowing between the gate electrode and the semiconductor substrate and the heat treatment temperature when dry cleaning treatment and heat treatment are performed on the semiconductor substrate after forming the nMIS (inset of FIG. 10). It is a graph which shows a relationship.
正常なｎＭＩＳのゲート電流は１×１０−１３Ａ／μｍ２程度であるが、ｎＭＩＳの表面にドライクリーニング処理により生成した生成物が残留すると、その生成物を通して５×１０−１１Ａ／μｍ２以上の表面リーク電流が流れる。しかし、１５０℃よりも高い温度で熱処理を行うと、温度の増加に従って表面リーク電流が減少し、例えば１６０℃程度の温度で熱処理をすると、リーク電流は１×１０−１２Ａ／μｍ２程度に減少し、さらに１８０℃程度の温度で熱処理をすると、リーク電流は１×１０−１３Ａ／μｍ２程度に減少する。このことから、１８０℃よりも高い温度で熱処理をすることにより、ｎＭＩＳの表面にリーク電流が流れない状態まで生成物を除去することができると考えられる。 The gate current of normal nMIS is about 1 × 10 −13 A / μm 2 , but if the product generated by the dry cleaning process remains on the surface of nMIS, 5 × 10 −11 A / μm 2 is passed through the product. The above surface leakage current flows. However, when heat treatment is performed at a temperature higher than 150 ° C., the surface leakage current decreases as the temperature increases. For example, when heat treatment is performed at a temperature of about 160 ° C., the leakage current is about 1 × 10 −12 A / μm 2 . When heat treatment is further performed at a temperature of about 180 ° C., the leakage current is reduced to about 1 × 10 −13 A / μm 2 . From this, it is considered that the product can be removed by performing the heat treatment at a temperature higher than 180 ° C. until no leakage current flows on the surface of the nMIS.
次に、搬送用ロボット６２ａによって半導体ウエハＳＷを加熱処理用のチャンバ５５（またはチャンバ５６）から冷却・受渡用のチャンバ６０（またはチャンバ６１）へ第１搬送室５１ａを介して真空搬送し、チャンバ６０（またはチャンバ６１）に備わるステージ上に載せる（図７の工程Ｐ４）。チャンバ６０（またはチャンバ６１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
Next, the semiconductor wafer SW is vacuum-transferred from the heat treatment chamber 55 (or the chamber 56) to the cooling / delivery chamber 60 (or the chamber 61) via the
次に、搬送用ロボット６２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ６０（またはチャンバ６１）からチタン成膜用のチャンバ５８へ第２搬送室５１ｂを介して真空搬送する（図７の工程Ｐ５）。チャンバ５８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａとした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ５８内へＡｒガスを所定の流量により導入して高指向性スパッタリング法により半導体ウエハＳＷの主面上へチタン膜２１を堆積する。チタン膜２１の厚さは、例えば２０ｎｍである。なお、チタン膜２１は高指向性スパッタリング法の他に、プラズマＣＶＤ法により堆積することができる。
Next, the semiconductor wafer SW is vacuum-transferred from the cooling / delivery chamber 60 (or chamber 61) to the titanium film-forming
次に、搬送用ロボット６２ｂによって半導体ウエハＳＷをチタン成膜用のチャンバ５８から窒化チタン成膜用のチャンバ５９へ第２搬送室５１ｂを介して真空搬送する（図７の工程Ｐ６）。チャンバ５９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ５９内へ所定のガスを所定の流量により導入してＭＯＣＶＤ法またはプラズマＣＶＤ法により半導体ウエハＳＷの主面上へ窒化チタン膜２２を堆積する。窒化チタン膜２２の厚さは、例えば５ｎｍである。
Next, the semiconductor wafer SW is vacuum-transferred from the titanium
次に、搬送用ロボット６２ｂによって半導体ウエハＳＷを窒化チタン成膜用のチャンバ５９から冷却・受渡用のチャンバ６０（またはチャンバ６１）へ第２搬送室５１ｂを介して真空搬送する（図７の工程Ｐ７）。
Next, the semiconductor wafer SW is vacuum-transferred from the titanium nitride
次に、搬送用ロボット６２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ６０（またはチャンバ６１）からアンローダ５４へ真空搬出し（図７の工程Ｐ８）、アンローダ５４に置かれたフープへ載せる。
Next, the semiconductor wafer SW is transferred from the cooling / delivery chamber 60 (or the chamber 61) to the
このように、ドライクリーニング処理の工程（図７の工程Ｐ２）とチタン膜２１を堆積する工程（図７の工程Ｐ５）との間に１５０から４００℃の熱処理を半導体基板１に施すことによって（図７の工程Ｐ３）、接続孔２０の底面および側面にドライクリーニング処置時に生成された生成物が除去されるので、接続孔２０の底面におけるチタン膜２１とニッケルシリサイド層１８との接触抵抗のばらつきを低減することができる。さらに、接続孔２０の側面におけるチタン膜２１の剥がれを防止することができる。
As described above, the
その後、図１１に示すように、接続孔２０の内部を含む半導体基板１の主面上にタングステン膜２３をＣＶＤ法により堆積し、例えばＣＭＰ法によりタングステン膜２３の表面を平坦化することによって接続孔２０の内部にタングステン膜２３を埋め込み、タングステン膜２３を主導電材料とするプラグを形成する。
Thereafter, as shown in FIG. 11, a
なお、前述した接続孔２０の内部にプラグを形成する工程では、プラグの主導電材料をタングステン膜２３とし、バリアメタル膜をチタン膜２１上に窒化チタン膜２２を積み重ねた積層膜としたが、これに限定されるものではなく、種々変更することは可能である。例えば（１）プラグの主導電材料をタングステン膜とし、バリアメタル膜を窒化タングステン膜とする。１台のタングステン成膜装置を用いて窒化タングステン膜およびタングステン膜を順次成膜することができるので、スループットが向上し、コストを低減することができる。（２）プラグの主導電材料を銅膜とし、バリアメタル膜を窒化チタン膜とする。（３）プラグの主導電材料を銅膜とし、バリアメタル膜を窒化タンタル膜とする。窒化タンタル膜を用いることにより、バリアメタル膜に窒化チタン膜を用いた場合よりも銅原子が拡散するのを抑制または防止することができる。（４）プラグの主導電材料を銅膜とし、バリアメタル膜を窒化タンタル膜上にタンタル膜を積み重ねた積層膜とする。銅膜と窒化タンタル膜との間にタンタル膜を挿入することにより、銅膜と窒化タンタル膜との密着性を向上させることができる。（５）プラグの主導電材料を銅膜とし、バリアメタル膜を窒化タンタル膜上にルテニウム膜を積み重ねた積層膜とする。銅膜と窒化タンタル膜との間にルテニウム膜を挿入することにより、銅膜と窒化タンタル膜との密着性を向上させることができる。（６）プラグの主導電材料をアルミニウム膜とし、バリアメタル膜をチタン膜上に窒化チタン膜を積み重ねた積層膜、または窒化タングステン膜とする。
In the step of forming the plug inside the
次に、図１２に示すように、半導体基板１の主面上にストッパ絶縁膜２４および配線形成用の絶縁膜２５を順次形成する。ストッパ絶縁膜２４は絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２４は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２５は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２４と絶縁膜２５には次に説明する第１層目の配線が形成される。
Next, as shown in FIG. 12, a
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２４および絶縁膜２５の所定の領域に配線溝２６を形成した後、半導体基板１の主面上にバリアメタル膜２７を形成する。バリアメタル膜２７は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜２７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝２６の内部を埋め込む。続いて配線溝２６以外の領域の銅めっき膜、シード層およびバリアメタル膜２７をＣＭＰ法により除去して、銅膜を主導電材料とする第１層目の配線Ｍ１を形成する。
Next, a first layer wiring is formed by a single damascene method. First, after forming a
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図１３に示すように、半導体基板１の主面上にキャップ絶縁膜２８、層間絶縁膜２９および配線形成用のストッパ絶縁膜３０を順次形成する。キャップ絶縁膜２８および層間絶縁膜２９には、後に説明するように接続孔が形成される。キャップ絶縁膜２８は、層間絶縁膜２９に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜２８は第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜２９は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜３０は、層間絶縁膜２９および後にストッパ絶縁膜３０の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
Next, a second layer wiring is formed by a dual damascene method. First, as shown in FIG. 13, a
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜３０を加工した後、ストッパ絶縁膜３０上に配線形成用の絶縁膜３１を形成する。絶縁膜３１は、例えばＴＥＯＳ膜とすることができる。
Next, after the
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３１を加工する。この際、ストッパ絶縁膜３０がエッチングストッパとして機能する。続いてストッパ絶縁膜３０および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜２９を加工する。この際、キャップ絶縁膜２８がエッチングストッパとして機能する。続いて露出したキャップ絶縁膜２８をドライエッチングにより除去することにより、キャップ絶縁膜２８および層間絶縁膜２９に接続孔３２が形成され、ストッパ絶縁膜３０および絶縁膜３１に配線溝３３が形成される。
Next, the insulating
次に、接続孔３２および配線溝３３の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル層および主導電材料である銅膜からなり、この配線と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線と一体に形成される。まず、接続孔３２および配線溝３３の内部を含む半導体基板１の主面上にバリアメタル膜３４を形成する。バリアメタル膜３４は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。バリアメタル膜３４を形成する前には前述したドライクリーニング処理が行われるが、このドライクリーニング処理においてもその後、前述した１００から１５０℃の温度での加熱と１５０℃よりも高い温度での加熱とを半導体ウエハに対して行い、接続孔３２の底面ならびに接続孔３２および配線溝３３の側壁に生成した生成物の除去を行ってもよい。これにより、バリアメタル膜３４と第１層目の配線Ｍ１との接触抵抗のばらつきを低減することができ、また、キャップ絶縁膜２８、層間絶縁膜２９、ストッパ絶縁膜３０および絶縁膜３１からのバリアメタル膜３４の剥がれを防止することができる。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３４上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔３２および配線溝３３の内部を埋め込む。続いて接続孔３２および配線溝３３以外の領域の銅めっき膜、シード層およびバリアメタル膜３４をＣＭＰ法により除去して、銅膜を主導電材料とする第２層目の配線Ｍ２を形成する。
Next, a second layer wiring is formed inside the
その後、図１４に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線を形成する。図１４では、第３層目から第６層目の配線Ｍ３，Ｍ４，Ｍ５，Ｍ６を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線Ｍ６上に窒化シリコン膜３５を形成し、窒化シリコン膜３５上に酸化シリコン膜３６を形成する。これら窒化シリコン膜３５および酸化シリコン膜３６は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
After that, as shown in FIG. 14, for example, an upper layer wiring is formed by the same method as the above-described second layer wiring M2. FIG. 14 illustrates a CMOS device in which wirings M3, M4, M5, and M6 from the third layer to the sixth layer are formed. Subsequently, a
次に、窒化シリコン膜３５および酸化シリコン膜３６をレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極３７を形成し、バンプ下地電極３７上に金または半田等からなるバンプ電極３８を形成することにより、実施の形態１であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極３８は外部接続用電極となる。この後、半導体ウエハＳＷから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
Next, the
なお、実施の形態１のドライクリーニング処理では、リモートプラズマ発生装置５７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ５７内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いずに、ＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスをチャンバ５７内へ導入して自然酸化膜を還元反応により除去してもよい。
In the dry cleaning process of the first embodiment, the
また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。 Further, the present invention is not limited to the remote plasma apparatus, and if there is no problem in other characteristics, there is no problem even if a normal plasma apparatus is used. Remote plasma has the advantage of not damaging the substrate.
また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガス含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。 In the case of processing using plasma, this process is not limited to the combination of the above gases, as long as it generates each radical or reactive species of nitrogen, hydrogen, and fluorine (including these complex radicals). Other gas combinations may be used as long as they are not harmful. That is, a mixed gas atmosphere of nitrogen, hydrogen, and fluorine radical generating gas (including mixed gas), plasma excitation gas, and other additive gases may be used as appropriate.
また、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。 Further, the reactive gas such as the reducing gas is not limited to the above gas, and any reactive gas that reacts with the oxide film at a relatively low temperature to generate vaporized species may be used.
このように、実施の形態１によれば、接続孔２０の内部にバリアメタル膜（チタン膜２１上に窒化チタン膜２２を積み重ねた積層膜）を形成する前に行うドライクリーニング処置により、接続孔２０の底面および側面に化学量論的組成から僅かにずれた生成物が残留するが、この生成物はドライクリーニング処理の後に行う１５０℃よりも高い温度の熱処理により除去されるので、接続孔２０の底面におけるバリアメタル膜とニッケルシリサイド層１８との接触抵抗のばらつきを低減することができ、また接続孔２０の側面におけるバリアメタル膜の剥がれを防ぐことができるので、接続孔２０部分における電気的特性のばらつきを低減することができる。また、実施の形態１は上下層の配線を接続する接続孔部分にも適用することができ、同様の効果を得ることができる。例えば実施の形態１に例示したデュアルダマシン配線の形成工程において、接続孔３２および配線溝３３の内部にバリアメタル膜３４を形成する前に行うドライクリーニング処理の後に実施の形態１を実施することにより、接続孔３２部分における電気的特性のばらつきを低減することができる。
As described above, according to the first embodiment, the connection hole is formed by the dry cleaning treatment performed before the barrier metal film (the laminated film in which the
（実施の形態２）
前述した実施の形態１で説明したように、バリアメタル膜の形成工程において行われるドライクリーニング処理では、半導体ウエハＳＷの主面上、側面および裏面の一部に生成物が残留する。このため、ドライクリーニング処理用のチャンバ５７に備わる１８０℃に設定されたシャワーヘッド５７ｃによって半導体ウエハＳＷを１００から１５０℃の温度で加熱して（ＮＨ４）２ＳｉＦ６の組成の生成物を除去し、さらに、加熱処理用のチャンバ５５，５６により半導体ウエハを１５０℃よりも高い温度で加熱して（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物の除去を行っている。
(Embodiment 2)
As described in the first embodiment, in the dry cleaning process performed in the barrier metal film forming process, the product remains on the main surface, side surface, and part of the back surface of the semiconductor wafer SW. For this reason, the semiconductor wafer SW is heated at a temperature of 100 to 150 ° C. by the
実施の形態２では、ドライクリーニング処理用のチャンバ５７に備わるシャワーヘッド５７ＣＨの温度を１８０℃よりも高い温度、例えば２５０℃に設定し、ドライクリーニング処理の直後に、シャワーヘッド５７ＣＨにより半導体ウエハＳＷを１８０から２２０℃の温度で加熱して（ＮＨ４）２ＳｉＦ６の組成の生成物および（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物の除去を行う。
In the second embodiment, the temperature of the shower head 57CH provided in the dry
実施の形態２によるバリアメタル膜の形成方法を図１５および図１６を用いて説明する。図１５はバリアメタル膜の成膜工程図、図１６（ａ）、（ｂ）および（ｃ）はそれぞれバリアメタル膜の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。なお、バリアメタル膜の成膜装置は、前述した実施の形態１の成膜装置５０を用いる。
A barrier metal film forming method according to the second embodiment will be described with reference to FIGS. FIG. 15 illustrates a barrier metal film deposition process, and FIGS. 16A, 16B, and 16C illustrate a semiconductor wafer processing process in a dry cleaning processing chamber provided in the barrier metal film deposition apparatus, respectively. It is a schematic sectional drawing of the chamber for. The barrier metal film forming apparatus uses the
まず、前述した実施の形態１と同様にして、半導体ウエハＳＷをローダ５３からドライクリーニング処理用のチャンバ５７へ真空搬送する（図１５の工程Ｐ１，Ｐ２）。チャンバ５７に備わるシャワーヘッド５７ＣＨは常に一定温度に維持されており、その温度は例えば２５０℃である。
First, as in the first embodiment, the semiconductor wafer SW is vacuum-transferred from the
チャンバ５７へ半導体ウエハＳＷを搬入する時は、図１６（ａ）に示すように、ウエハステージ５７ａを下降させ、ウエハリフトピン５７ｂを上昇させて、ウエハリフトピン５７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド５７ＣＨと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ５７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
When the semiconductor wafer SW is carried into the
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１６（ｂ）に示すように、ウエハステージ５７ａを上昇させ、ウエハリフトピン５７ｂを下降させて、ウエハステージ５７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド５７ＣＨと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。ドライクリーニング処理が行われた半導体ウエハＳＷの主面上、側面および裏面の一部には、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が残留する。
Subsequently, when the dry cleaning process is performed on the main surface of the semiconductor wafer SW, as shown in FIG. 16B, the
続いて半導体ウエハＳＷを熱処理する時は、図１６（ｃ）に示すように、ウエハステージ５７ａを下降させ、ウエハリフトピン５７ｂを上昇させて、半導体ウエハＳＷを温度２５０℃に設定されたシャワーヘッド５７ＣＨへ近づける。シャワーヘッド５７ＣＨと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ５７ａとの距離は、例えば５．９ｍｍ以上に設定される。
Subsequently, when the semiconductor wafer SW is heat-treated, as shown in FIG. 16C, the
熱処理時には、シャワーヘッド５７ＣＨの加熱温度（２５０℃）を利用して半導体ウエハＳＷが加熱されるので、半導体ウエハＳＷの温度は１５０℃よりも高くなり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上、側面および裏面の一部に残留した（ＮＨ４）２ＳｉＦ６の組成の生成物が除去され、さらに（ＮＨ４）２ＳｉＦ６から僅かに組成のずれた生成物も除去される。 At the time of heat treatment, the semiconductor wafer SW is heated using the heating temperature (250 ° C.) of the shower head 57CH, so that the temperature of the semiconductor wafer SW becomes higher than 150 ° C., and the main surface of the semiconductor wafer SW is subjected to the dry cleaning treatment. A product having a composition of (NH 4 ) 2 SiF 6 remaining on a part of the upper surface, the side surface and the back surface is removed, and a product slightly deviated from the composition of (NH 4 ) 2 SiF 6 is also removed.
次に、搬送用ロボット６２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ５７から冷却・受渡用のチャンバ６０（またはチャンバ６１）へ第１搬送室５１ａを介して真空搬送し、チャンバ６０（またはチャンバ６１）に備わるステージ上に載せる（図１５の工程Ｐ３）。チャンバ６０（またはチャンバ６１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
Next, the semiconductor wafer SW is vacuum-transferred from the dry
その後は前述した実施の形態１と同様に、搬送用ロボット６２ｂによってチタン成膜用のチャンバ５８においてチタン膜を堆積し（図１５の工程Ｐ４）、窒化チタン成膜用のチャンバ５９においてチタン膜上に窒化チタン膜を堆積した後（図１５の工程Ｐ５）、半導体ウエハＳＷを冷却・受渡用のチャンバ６０（またはチャンバ６１）へ真空搬送する（図１５の工程Ｐ６）。さらに、搬送用ロボット６２ａによって半導体ウエハＳＷをアンローダ５４へ真空搬出し（図１５の工程Ｐ７）、アンローダ５４に置かれたフープへ載せる。
Thereafter, as in the first embodiment described above, a titanium film is deposited in the titanium
このように、実施の形態２によれば、ドライクリーニング処理において半導体ウエハＳＷの側面および裏面の一部に生成した不要な生成物は、ドライクリーニング処理に続くシャワーヘッド５７ＣＨによる１８０から２２０℃の熱処理によって除去されるので、前述した実施の形態１で行う熱処理用のチャンバ５５，５６における熱処理工程が不要となり、前述した実施の形態１よりも製造工程数を削減することができる。
As described above, according to the second embodiment, unnecessary products generated on part of the side surface and the back surface of the semiconductor wafer SW in the dry cleaning process are heat-treated at 180 to 220 ° C. by the shower head 57CH following the dry cleaning process. Therefore, the heat treatment process in the
（実施の形態３）
前述した実施の形態１で説明したように、バリアメタル膜の形成工程において行われるドライクリーニング処理では、一般に半導体ウエハＳＷをウエハステージ５７ａに単に置くだけであり、このため、半導体ウエハＳＷの主面上のみならず、半導体ウエハＳＷの側面および裏面の一部にも（ＮＨ４）２ＳｉＦ６の組成の生成物が残留する。半導体ウエハＳＷの側面および裏面の一部に残留した生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれて、汚染や発塵の原因となる。そこで、前述した実施の形態１および２では、ドライクリーニング処置に続いて、同じチャンバ５７内で半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去している。
(Embodiment 3)
As described in the first embodiment, in the dry cleaning process performed in the barrier metal film forming process, the semiconductor wafer SW is generally simply placed on the
実施の形態３では、ドライクリーニング処理時において半導体ウエハＳＷの裏面へのドライクリーニングガスの回り込みを防ぐことにより、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する。従って、前述した実施の形態１においてドライクリーニング処理後に続いて行われるシャワーヘッド５７ｃによる半導体ウエハＳＷの熱処理、すなわちチャンバ５７に備わるウエハステージ５７ａを下降させ、ウエハリフトピン５７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド５７ｃへ近づけることによる熱処理（図９（ｃ））は不要となる。なお、ドライクリーニング処理により半導体ウエハＳＷの主面上に残留する生成物は、熱処理用のチャンバ５５，５６における１５０℃よりも高い温度の熱処理により除去することができる。
In the third embodiment, during the dry cleaning process, the generation of products on the side surface and part of the back surface of the semiconductor wafer SW is prevented by preventing the dry cleaning gas from flowing into the back surface of the semiconductor wafer SW. Accordingly, the heat treatment of the semiconductor wafer SW by the
実施の形態３によるドライクリーニング処理の方法を図１７を用いて説明する。図１７（ａ）、（ｂ）および（ｃ）はそれぞれバリアメタル膜の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。 A dry cleaning method according to the third embodiment will be described with reference to FIG. FIGS. 17A, 17B, and 17C are schematic cross-sectional views of a dry cleaning processing chamber provided in the barrier metal film forming apparatus, respectively.
図１７（ａ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第１のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷはウエハステージ５７ａ上に置かれており、昇降機構を有するシーリング５７ｅを半導体ウエハＳＷの主面上の周囲に接触させて押さえることにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
FIG. 17A is a view for explaining a first dry cleaning processing method for preventing the generation of products on part of the side surface and the back surface of the semiconductor wafer SW. The semiconductor wafer SW is placed on the
図１７（ｂ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第２のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷは静電チャック機能を有するウエハステージ５７ａ上に置かれており、半導体ウエハＳＷの裏面とウエハステージ５７ａとの間に隙間を形成することなく、ドライクリーニング処理を行うことができる。静電チャックは、ウエハステージ５７ａの上に誘電層を設けてウエハステージ５７ａと半導体ウエハＳＷとの間に電圧を印加し、両者間に発生した力によって半導体ウエハＳＷを吸着する機構である。吸着方式の違いによって誘電体として絶縁材料を使用するクーロン力型とジョンソン・ラベック力型とに分類されるが、低電圧で強い吸着力を有するジョンソン・ラベック力型はアルミナなどのセラミック製の静電チャックに多く、耐熱性と耐プラズマ性の面で有利であることから普及している。静電チャックは機械的な保持具を使用しないことから半導体ウエハＳＷの全面を均一に処理することができる。
FIG. 17B is a diagram for explaining a second dry cleaning processing method for preventing generation of a product on part of the side surface and the back surface of the semiconductor wafer SW. The semiconductor wafer SW is placed on a
さらに、昇降機構を有するシャドウリング５７ｆを半導体ウエハＳＷの主面上の周囲に備えており、半導体ウエハＳＷに接触させずに半導体ウエハＳＷの周囲をシャドウリング５７ｆによって覆い、ウエハステージ５７ａの周囲から上方に向けてＨｅガス等の不活性ガスを流す。これにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
Further, a
図１７（ｃ）は、半導体ウエハＳＷの側面および裏面の一部への生成物の生成を防止する第３のドライクリーニング処理方法を説明する図である。半導体ウエハＳＷはウエハステージ５７ａ上に置かれており、昇降機構を有するシーリング５７ｅを半導体ウエハＳＷの主面上の周囲に接触させて押さえることにより、半導体ウエハＳＷの周囲および裏面へのドライクリーニングガスの回り込みを防いでいる。
FIG. 17C is a diagram for explaining a third dry cleaning processing method for preventing generation of a product on part of the side surface and the back surface of the semiconductor wafer SW. The semiconductor wafer SW is placed on the
さらに、シーリング５７ｅの下部にはシーリング５７ｅにつながる排気室５７ｇが備わっており、ウエハステージ５７ａは排気室５７ｇ内に置かれている。排気室５７ｇにはＨｅガス等の不活性ガスを排気室５７ｇへ導入する配管と排気室５７ｇから排気する配管とが設けられており、半導体ウエハＳＷの周囲および裏面へ不活性ガスを流入できる構造となっている。
Further, an
このように、実施の形態３によれば、ドライクリーニング処理において半導体ウエハＳＷの側面および裏面の一部に不要な生成物が生成せず、ドライクリーニング処理に続くシャワーヘッド５７ｃによる半導体ウエハＳＷの熱処理が不要となるので、前述した実施の形態１よりも製造工程数を削減することができる。
As described above, according to the third embodiment, unnecessary products are not generated on the side surface and the back surface of the semiconductor wafer SW in the dry cleaning process, and the heat treatment of the semiconductor wafer SW by the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
以下に、本願に開示された発明の概要を項に分けて簡潔に示す。
１．絶縁膜に開口した接続孔の内部にバリアメタル膜を介して金属膜を埋め込む半導体装置の製造方法であって、前記絶縁膜に前記接続孔を形成した後、前記接続孔の内部に前記バリアメタル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記接続孔の内部をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用（シャワーヘッドの輻射等）した第１の温度で前記半導体ウエハに対して第１の熱処理する工程；
（ｄ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｅ）前記第２のチャンバにおいて、前記第１の温度よりも高い第２の温度で前記半導体ウエハに対して第２の熱処理する工程。
The outline of the invention disclosed in the present application will be briefly described below.
1. A method of manufacturing a semiconductor device in which a metal film is embedded in a connection hole opened in an insulating film via a barrier metal film, and the barrier metal is formed in the connection hole after the connection hole is formed in the insulating film. A semiconductor device manufacturing method including the following steps before depositing a film:
(A) placing a semiconductor wafer on a wafer stage provided in the first chamber;
(B) a step of supplying a reducing gas via a shower head installed above the wafer stage and performing a dry cleaning process on the inside of the connection hole;
(C) a step of performing a first heat treatment on the semiconductor wafer at a first temperature using a heating temperature of the shower head (such as radiation of the shower head);
(D) transporting the semiconductor wafer from the first chamber to a second chamber;
(E) performing a second heat treatment on the semiconductor wafer at a second temperature higher than the first temperature in the second chamber;
なお、本願では、主にバリアメタル形成前の接続孔内洗浄プロセスについて説明したが、本項１、８、または１１の各サブパラグラフのプロセスは、その他のウエハ処理の前処理（ドライ洗浄）として適用できることは言うまでもない。
In this application, the cleaning process in the connection hole before the formation of the barrier metal has been mainly described. However, the process of each sub-paragraph of this
すなわち、熱処理または各種の膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００度以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行する際に、ドライ洗浄の結果生成し、ウエハ表面（上面、側面、裏面を含む）に堆積、結露または凝結した洗浄残渣（洗浄処理生成物を含む）をドライ洗浄室と同室で、洗浄機構の一部または全部を利用して、第１の温度（ウエハ上面温度）で熱処理することによって前記洗浄残渣の一部を気化させて除去した後、ウエハを別の処理室に移動させ、そこで第１の温度よりも高い第２の温度（ウエハ上面温度）で熱処理することによって残留する残渣を気化させるものである。 That is, dry cleaning as cleaning before wafer processing such as heat treatment or formation of various films (for example, processing for converting a natural oxide film on a silicon surface into a substance that sublimes, evaporates or vaporizes at a relatively low temperature (for example, 400 degrees Celsius or lower) When cleaning is performed, cleaning residues (including cleaning processing products) that are generated as a result of dry cleaning and deposited, condensed or condensed on the wafer surface (including top, side, and back) are cleaned in the same room as the dry cleaning chamber. A part or all of the mechanism is used to heat and remove a part of the cleaning residue by heat treatment at a first temperature (wafer upper surface temperature), and then the wafer is moved to another processing chamber. Residual residues are vaporized by heat treatment at a second temperature (wafer upper surface temperature) higher than the first temperature.
第１の熱処理は比較的低温で出来るため、装置構造を比較的簡単に出来ること、またはスループットを確保できる利点がある。また、この処理によって、ハンドリングに必要な裏面、側面の残渣は比較的完全に（ハンドリングによる汚染の伝播を回避する限度で）除去できる利点がある。第２の熱処理が必要なのは、生成物が非化学量論的な組成を含むと気化温度が上昇する場合があるほか、複雑な構造を有する実際のウエハ上面では、地形学的特徴に依存して、実効的気化温度が上昇する場合があるからである。
２．前記項１記載の半導体装置の製造方法おいて、前記第１の温度は１００以上１５０℃未満である。
３．前記項１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
４．前記項１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
５．前記項１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
６．前記項１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
７．前記項１記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
８．絶縁膜に開口した接続孔の内部にバリアメタル膜を介して金属膜を埋め込む半導体装置の製造方法であって、前記絶縁膜に前記接続孔を形成した後、前記接続孔の内部に前記バリアメタル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記半導体ウエハの主面上のシリコンの表面をドライクリーニング処理する工程；
（ｃ）前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハに対して第１の熱処理する工程、
ここで、前記シャワーヘッドは１８０℃よりも高い温度に維持される。
Since the first heat treatment can be performed at a relatively low temperature, there is an advantage that the apparatus structure can be made relatively simple or the throughput can be secured. In addition, this process has an advantage that residues on the back and side surfaces necessary for handling can be removed relatively completely (to the extent that propagation of contamination due to handling is avoided). The second heat treatment is necessary because the vaporization temperature may increase if the product contains a non-stoichiometric composition, and the actual wafer top surface with a complex structure depends on topographical features. This is because the effective vaporization temperature may increase.
2. In the method of manufacturing a semiconductor device according to the
3. In the method of manufacturing a semiconductor device according to
4). In the method of manufacturing a semiconductor device according to
5. In the method of manufacturing a semiconductor device according to
6). In the method of manufacturing a semiconductor device according to
7). In the method for manufacturing a semiconductor device according to the
8). A method of manufacturing a semiconductor device in which a metal film is embedded in a connection hole opened in an insulating film via a barrier metal film, and the barrier metal is formed in the connection hole after the connection hole is formed in the insulating film. A semiconductor device manufacturing method including the following steps before depositing a film:
(A) placing a semiconductor wafer on a wafer stage provided in the first chamber;
(B) a step of supplying a reducing gas through a shower head installed above the wafer stage to dry-clean the silicon surface on the main surface of the semiconductor wafer;
(C) performing a first heat treatment on the semiconductor wafer at a first temperature using a heating temperature of the showerhead;
Here, the shower head is maintained at a temperature higher than 180 ° C.
すなわち、熱処理または各種の膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００度以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行する際に、ドライ洗浄の結果生成し、ウエハ表面（上面、側面、裏面を含む）に堆積、結露または凝結した洗浄残渣（洗浄処理生成物を含む）をドライ洗浄室と同室で、洗浄機構の一部または全部を利用して、十分に高い温度（ウエハ上面温度）で熱処理することによって前記洗浄残渣のほぼ全部を気化させて除去するものである。 That is, dry cleaning as cleaning before wafer processing such as heat treatment or formation of various films (for example, processing for converting a natural oxide film on a silicon surface into a substance that sublimes, evaporates or vaporizes at a relatively low temperature (for example, 400 degrees centigrade or less)). When cleaning is performed, cleaning residues (including cleaning processing products) that are generated as a result of dry cleaning and deposited, condensed or condensed on the wafer surface (including top, side, and back) are cleaned in the same room as the dry cleaning chamber. By using a part or all of the mechanism and performing heat treatment at a sufficiently high temperature (wafer upper surface temperature), almost all of the cleaning residue is vaporized and removed.
この場合は一回の熱処理でしかも同室で出来るため、装置の処理室を有効に利用できる利点がある。
９．前記項８記載の半導体装置の製造方法において、前記第１の温度は１８０から２２０℃である。
１０．前記項８記載の半導体装置の製造方法において、前記第１の温度は２００℃である。
１１．絶縁膜に開口した接続孔の内部にバリアメタル膜を介して金属膜を埋め込む半導体装置の製造方法であって、前記絶縁膜に前記接続孔を形成した後、前記接続孔の内部に前記バリアメタル膜を堆積する前に以下の工程を含む半導体装置の製造方法：
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介して還元ガスを供給し、前記接続孔の内部をドライクリーニング処理する工程；
（ｃ）前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｄ）前記第２のチャンバにおいて、第２の温度で前記半導体ウエハを熱処理（前記項１の第２の熱処理に対応）する工程、
ここで、前記工程（ｂ）では、前記半導体ウエハの側面および裏面に前記還元ガスが供給されない。
In this case, since it can be performed in a single heat treatment and in the same chamber, there is an advantage that the processing chamber of the apparatus can be used effectively.
9. 9. The method for manufacturing a semiconductor device according to Item 8, wherein the first temperature is 180 to 220 ° C.
10. 9. The method for manufacturing a semiconductor device according to Item 8, wherein the first temperature is 200.degree.
11. A method of manufacturing a semiconductor device in which a metal film is embedded in a connection hole opened in an insulating film via a barrier metal film, and the barrier metal is formed in the connection hole after the connection hole is formed in the insulating film. A semiconductor device manufacturing method including the following steps before depositing a film:
(A) placing a semiconductor wafer on a wafer stage provided in the first chamber;
(B) a step of supplying a reducing gas via a shower head installed above the wafer stage and performing a dry cleaning process on the inside of the connection hole;
(C) transferring the semiconductor wafer from the first chamber to a second chamber;
(D) a step of heat-treating the semiconductor wafer at a second temperature in the second chamber (corresponding to the second heat-treatment according to item 1);
Here, in the step (b), the reducing gas is not supplied to the side surface and the back surface of the semiconductor wafer.
すなわち、熱処理または各種の膜形成等のウエハ処理前の洗浄（例えばシリコン表面の自然酸化膜を比較的低温（例えば摂氏４００度以下）で昇華、蒸発または気化する物質に変換する処理）としてドライ洗浄を実行する際に、ドライ洗浄の結果生成し、ウエハ表面（このとき上面の周辺部、側面、裏面に堆積物が付着しないようにしてドライ洗浄を実行することが必要である）に堆積、結露または凝結した洗浄残渣（洗浄処理生成物を含む）をドライ洗浄室と別室で、十分に高い温度（ウエハ上面温度）で熱処理することによって前記洗浄残渣のほぼ全部を気化させて除去するものである。
１２．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１５０から４００℃である。
１３．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１６５から３５０℃である。
１４．前記項１１記載の半導体装置の製造方法において、前記第２の温度は１８０から２２０℃である。
１５．前記項１１記載の半導体装置の製造方法において、前記第２の温度は２００℃である。
１６．前記項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程。
１７．前記項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記半導体ウエハを静電チャックにより前記ウエハステージ上に吸着する工程；
（ｂ２）前記半導体ウエハの周辺部を前記半導体ウエハと接触させずにシャドウリングにより覆い、前記ウエハステージの周辺部から不活性ガスを流入させる工程。
１８．前記項１１記載の半導体装置の製造方法において、前記工程（ｂ）は以下の工程を含む：
（ｂ１）前記ウエハステージ上に置かれた前記半導体ウエハの周辺部をシーリングにより押さえる工程；
（ｂ２）前記ウエハステージの裏面側から不活性ガスを流入させる工程。
１９．前記項１１記載の半導体装置の製造方法において、前記第１のチャンバと前記第２のチャンバとの間の前記半導体ウエハの搬送は、真空搬送される。
２０．前記項１、８または１１記載の半導体装置の製造方法において、前記金属膜はタングステン膜であり、前記バリアメタル膜はチタン膜上に窒化チタン膜を積み重ねた積層膜、または窒化タングステン膜である。
２１．前記項１、８または１１記載の半導体装置の製造方法において、前記金属膜は銅膜であり、前記バリアメタル膜は窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。
２２．前記項１、８または１１記載の半導体装置の製造方法において、前記金属膜はアルミニウム膜であり、前記バリアメタル膜はチタン膜上に窒化チタン膜を積み重ねた積層膜、または窒化タングステン膜である。
That is, dry cleaning as cleaning before wafer processing such as heat treatment or formation of various films (for example, processing for converting a natural oxide film on a silicon surface into a substance that sublimes, evaporates or vaporizes at a relatively low temperature (for example, 400 degrees centigrade or less)). Is generated as a result of dry cleaning, and is deposited and condensed on the wafer surface (at this time, it is necessary to execute dry cleaning so that deposits do not adhere to the periphery, side and back of the upper surface). Alternatively, the condensed cleaning residue (including the cleaning processing product) is heat-treated at a sufficiently high temperature (wafer upper surface temperature) in a separate chamber from the dry cleaning chamber to vaporize and remove almost all of the cleaning residue. .
12 12. The method for manufacturing a semiconductor device according to
13. 12. The method for manufacturing a semiconductor device according to
14 12. The method for manufacturing a semiconductor device according to
15. 12. The method for manufacturing a semiconductor device according to
16. 12. The method for manufacturing a semiconductor device according to
(B1) A step of pressing a peripheral portion of the semiconductor wafer placed on the wafer stage by sealing.
17. 12. The method for manufacturing a semiconductor device according to
(B1) adsorbing the semiconductor wafer onto the wafer stage by an electrostatic chuck;
(B2) A step of covering the peripheral portion of the semiconductor wafer with a shadow ring without contacting the semiconductor wafer and allowing an inert gas to flow from the peripheral portion of the wafer stage.
18. 12. The method for manufacturing a semiconductor device according to
(B1) a step of pressing a peripheral portion of the semiconductor wafer placed on the wafer stage by sealing;
(B2) A step of flowing an inert gas from the back side of the wafer stage.
19. 12. The manufacturing method of a semiconductor device according to
20. 12. In the method for manufacturing a semiconductor device according to
21. 12. The manufacturing method of a semiconductor device according to
22. 12. In the method for manufacturing a semiconductor device according to
１ 半導体基板
４ 素子分離領域
６ ｐ型ウェル
８ ｎ型ウェル
９ ゲート絶縁膜
１０ｎ ゲート電極
１０ｐ ゲート電極
１１ ソース・ドレイン拡張領域
１２ ソース・ドレイン拡張領域
１３ 酸化シリコン膜
１５ サイドウォール
１６ ソース・ドレイン拡散領域
１７ ソース・ドレイン拡散領域
１８ ニッケルシリサイド層
１９ａ 第１絶縁膜
１９ｂ 第２絶縁膜
２０ 接続孔
２１ チタン膜
２２ 窒化チタン膜
２３ タングステン膜
２４ ストッパ絶縁膜
２５ 絶縁膜
２６ 配線溝
２７ バリアメタル膜
２８ キャップ絶縁膜
２９ 層間絶縁膜
３０ ストッパ絶縁膜
３１ 絶縁膜
３２ 接続孔
３３ 配線溝
３４ バリアメタル膜
３５ 窒化シリコン膜
３６ 酸化シリコン膜
３７ バンプ下地電極
３８ バンプ電極
５０ 成膜装置
５１ａ 第１搬送室
５１ｂ 第２搬送室
５２ ゲートバルブ
５３ ローダ
５４ アンローダ
５５，５６，５７ チャンバ
５７ａ ウエハステージ
５７ｂ ウエハリフトピン
５７ｃ，５７ＣＨ シャワーヘッド
５７ｄ リモートプラズマ発生装置
５７ｅ シーリング
５７ｆ シャドウリング
５７ｇ 排気室
５８，５９，６０，６１ チャンバ
６２ａ，６２ｂ 搬送用ロボット
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ 配線
ＳＷ 半導体ウエハ
1 semiconductor substrate 4 element isolation region 6 p-type well 8 n-type well 9
Claims (5)
（ａ）第１のチャンバに備わるウエハステージ上に半導体ウエハを置く工程；
（ｂ）前記ウエハステージの上方に設置されたシャワーヘッドを介してプラズマ励起された還元ガスを供給し、前記接続孔の内部にドライクリーニング処理を施して、前記接続孔の内部の自然酸化膜を還元反応により除去する工程；
（ｃ−１）前記（ｂ）工程の後、前記半導体ウエハを前記ウエハステージから上昇させて、前記半導体ウエハの主面を前記シャワーヘッドに近接させる工程；
（ｃ−２）前記（ｃ−１）工程の後、前記シャワーヘッドの加熱温度を利用した第１の温度で前記半導体ウエハを熱処理して、前記還元ガスと前記自然酸化膜との前記還元反応により生成され、前記接続孔の内部に残留する化学量論的組成の生成物を除去する工程；
（ｄ）前記（ｃ−２）工程の後、前記半導体ウエハを前記第１のチャンバから第２のチャンバへ搬送する工程；
（ｅ）前記（ｄ）工程の後、前記第２のチャンバにおいて、前記第１の温度よりも高い第２の温度で前記半導体ウエハを熱処理して、前記還元ガスと前記自然酸化膜との前記還元反応により生成され、前記接続孔の内部に残留する非化学量論的組成の生成物を除去する工程、
前記還元ガスはＮＦ３ガスとＮＨ３ガス、またはＮＦ３ガスとＨ２ガスであり、
前記第１の温度は１００から１５０℃であり、
前記第２の温度は１５０から４００℃であり、
前記金属膜は銅膜であり、
前記バリアメタル膜は窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。 A method of manufacturing a semiconductor device in which a metal film is embedded in a connection hole opened in an insulating film via a barrier metal film, and the barrier metal is formed in the connection hole after the connection hole is formed in the insulating film. A semiconductor device manufacturing method including the following steps before depositing a film:
(A) placing a semiconductor wafer on a wafer stage provided in the first chamber;
(B) Supplying a plasma-excited reducing gas through a shower head installed above the wafer stage, and performing a dry cleaning process on the inside of the connection hole, thereby forming a natural oxide film inside the connection hole. Removing by reduction reaction;
(C-1) After the step (b), the step of raising the semiconductor wafer from the wafer stage to bring the main surface of the semiconductor wafer close to the shower head;
(C-2) After the step (c-1), the semiconductor wafer is heat-treated at a first temperature using the heating temperature of the shower head, and the reduction reaction between the reducing gas and the natural oxide film Removing a product of stoichiometric composition produced by the method and remaining in the connection hole;
(D) a step of transferring the semiconductor wafer from the first chamber to the second chamber after the step (c-2);
(E) After the step (d), in the second chamber, the semiconductor wafer is heat-treated at a second temperature higher than the first temperature, and the reducing gas and the natural oxide film are heated. Removing a non-stoichiometric product produced by a reduction reaction and remaining inside the connection hole;
The reducing gas is NF 3 gas and NH 3 gas, or NF 3 gas and H 2 gas,
The first temperature is from 100 to 150 ° C .;
The second temperature is Ri 400 ° C. der 150,
The metal film is a copper film;
The barrier metal film is a tantalum nitride film, a stacked film in which a tantalum film is stacked on a tantalum nitride film, or a stacked film in which a ruthenium film is stacked on a tantalum nitride film.
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