JP2001289908A - 低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成 - Google Patents
低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成Info
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Abstract
(57)【要約】
【課題】 低電力走査ＢＩＳＴアーキテクチャに適合さ
れる走査ＢＩＳＴアーキテクチャを提供すること。 【解決手段】 ゼネレータ１０２、圧縮装置１０６、お
よびコントローラ１１０は、従来技術のものと同じもの
である。従来技術の走査ＢＩＳＴアーキテクチャと、低
電力走査ＢＩＳＴアーキテクチャとの間の違いとして
は、走査経路Ａ５０６、走査経路Ｂ５０８および走査経
路Ｃ５１０を挿入するために、周知の走査経路を走査経
路５０２に修正したこと、およびコントローラ１１０と
走査経路５０２との間の制御経路１１４内にアダプタ回
路５０４を挿入したこと等がある。
れる走査ＢＩＳＴアーキテクチャを提供すること。 【解決手段】 ゼネレータ１０２、圧縮装置１０６、お
よびコントローラ１１０は、従来技術のものと同じもの
である。従来技術の走査ＢＩＳＴアーキテクチャと、低
電力走査ＢＩＳＴアーキテクチャとの間の違いとして
は、走査経路Ａ５０６、走査経路Ｂ５０８および走査経
路Ｃ５１０を挿入するために、周知の走査経路を走査経
路５０２に修正したこと、およびコントローラ１１０と
走査経路５０２との間の制御経路１１４内にアダプタ回
路５０４を挿入したこと等がある。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＩ特許明細書Ｔ
Ｉ−２８０８５ＰＳ「非常に大型な回路の低電力試
験」、およびＴＩ特許「低電力動作への走査アーキテク
チャの適合」に関するもので、これらの特許は、引用に
よって本明細書の記載に援用する。
Ｉ−２８０８５ＰＳ「非常に大型な回路の低電力試
験」、およびＴＩ特許「低電力動作への走査アーキテク
チャの適合」に関するもので、これらの特許は、引用に
よって本明細書の記載に援用する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】図
１は、ある回路１００を試験中に構成することができる
従来の走査ＢＩＳＴアーキテクチャである。通常の機能
的構成の場合には、回路１００は、集積回路に内蔵され
ている機能的なサブ回路であるが、試験構成の場合に
は、回路１００は図１に示すような構成になっている。
走査ＢＩＳＴアーキテクチャは、通常、知的所有権コア
ＤＳＰ回路またはＣＰＵのサブ回路のような集積回路の
サブ回路で実行される。走査ＢＩＳＴアーキテクチャ
は、ゼネレータ回路１０２、圧縮装置回路１０６、走査
経路回路１０４、試験対象のロジック回路１０８、およ
びコントローラ回路１１０を含む。ゼネレータ１０２
は、動作することにより直列試験励振パターンを発生
し、それを経路１１８を通して走査経路１０４に出力す
る。圧縮装置１０６は、動作することにより、経路１２
０を通して、走査経路１０４からの直列試験レスポンス
・パターンを入力し、圧縮する。走査経路１０４は、そ
の直列入力モードおよび出力モードの他に、動作するこ
とにより並列試験励振パターンを、経路１２２を通して
ロジック１０８に出力し、経路１２４を通してロジック
１０８から並列レスポンス・パターンを入力する。コン
トローラ１１０は、動作することにより、経路１１２を
通してゼネレータ１０２を動作し、経路１１４を通して
走査経路１０４を動作し、経路１１６を通して、圧縮装
置１０６を動作するために必要な制御を発生し、出力す
る。ゼネレータ１０２は、リニア・フィードバック・シ
フト・レジスタのような励振パターンを発生するための
任意の適当なタイプの回路を使用して設計することがで
きる。圧縮装置１０６は、署名分析レジスタのようなレ
スポンス・パターンを署名に圧縮するための任意の適当
なタイプの回路を使用して設計することができる。コン
トローラ１１０は、試験中に、ゼネレータ１０２、走査
経路１０４、および圧縮装置１０６を自動的に動作する
ように設計された任意の適当なタイプのコントローラ、
または状態マシンを使用して設計することができる。
１は、ある回路１００を試験中に構成することができる
従来の走査ＢＩＳＴアーキテクチャである。通常の機能
的構成の場合には、回路１００は、集積回路に内蔵され
ている機能的なサブ回路であるが、試験構成の場合に
は、回路１００は図１に示すような構成になっている。
走査ＢＩＳＴアーキテクチャは、通常、知的所有権コア
ＤＳＰ回路またはＣＰＵのサブ回路のような集積回路の
サブ回路で実行される。走査ＢＩＳＴアーキテクチャ
は、ゼネレータ回路１０２、圧縮装置回路１０６、走査
経路回路１０４、試験対象のロジック回路１０８、およ
びコントローラ回路１１０を含む。ゼネレータ１０２
は、動作することにより直列試験励振パターンを発生
し、それを経路１１８を通して走査経路１０４に出力す
る。圧縮装置１０６は、動作することにより、経路１２
０を通して、走査経路１０４からの直列試験レスポンス
・パターンを入力し、圧縮する。走査経路１０４は、そ
の直列入力モードおよび出力モードの他に、動作するこ
とにより並列試験励振パターンを、経路１２２を通して
ロジック１０８に出力し、経路１２４を通してロジック
１０８から並列レスポンス・パターンを入力する。コン
トローラ１１０は、動作することにより、経路１１２を
通してゼネレータ１０２を動作し、経路１１４を通して
走査経路１０４を動作し、経路１１６を通して、圧縮装
置１０６を動作するために必要な制御を発生し、出力す
る。ゼネレータ１０２は、リニア・フィードバック・シ
フト・レジスタのような励振パターンを発生するための
任意の適当なタイプの回路を使用して設計することがで
きる。圧縮装置１０６は、署名分析レジスタのようなレ
スポンス・パターンを署名に圧縮するための任意の適当
なタイプの回路を使用して設計することができる。コン
トローラ１１０は、試験中に、ゼネレータ１０２、走査
経路１０４、および圧縮装置１０６を自動的に動作する
ように設計された任意の適当なタイプのコントローラ、
または状態マシンを使用して設計することができる。
【０００３】図１の回路は、図に示す走査ＢＩＳＴアー
キテクチャの形に構成し、下記の方法を含む種々の方法
に従って試験動作をスタートすることができるようにす
ることができる。下記の方法とは、（１）回路の電源オ
ンに応じる方法、（２）回路への外部入力の操作に応じ
る方法、または（３）ＩＥＥＥ１１４９．１ ＴＡＰ命
令レジスタのようなレジスタ内にロードされたデータに
応じる方法である。
キテクチャの形に構成し、下記の方法を含む種々の方法
に従って試験動作をスタートすることができるようにす
ることができる。下記の方法とは、（１）回路の電源オ
ンに応じる方法、（２）回路への外部入力の操作に応じ
る方法、または（３）ＩＥＥＥ１１４９．１ ＴＡＰ命
令レジスタのようなレジスタ内にロードされたデータに
応じる方法である。
【０００４】図２は、走査経路１０４内で使用すること
ができる従来の走査セルの一例である。（注：点線で示
す、オプションとしての走査セル・マルチプレクサ２１
８、および接続経路２２０および２２４は、ここでは説
明しないが、後で図７および図８のところで説明す
る。）走査セルは、Ｄ−ＦＦ２０４およびマルチプレク
サ２０２からなる。回路１００の通常の構成の場合に
は、マルチプレクサ２０２およびＤ−ＦＦ２０４は、制
御入力ＳＣＡＮＥＮＡ信号２１０およびＳＣＡＮＣＫ信
号２１２を受信し、それぞれ、経路２０６および２１６
を通してロジック１０８へ機能データを入力し、出力す
る。通常の構成の場合には、Ｄ−ＦＦ２０４へのＳＣＡ
ＮＣＫ信号は、通常、機能ブロックである。ＳＣＡＮＥ
ＮＡ信号は、Ｄ−ＦＦがいつでも機能データを、経路２
０６を通してロジック１０８からクロック制御するよう
に設定される。図２の試験構成の場合、マルチプレクサ
２０２およびＤ−ＦＦ２０４は、制御入力ＳＣＡＮＥＮ
Ａ信号２１０およびＳＣＡＮＣＫ信号２１２を受信し
て、経路２０６を通してロジック１０８から試験レスポ
ンスデータを捕捉し、データを走査入力経路２０８から
走査出力経路２１４にシフトし、試験励振データを経路
２１６を通してロジック１０８へ送る。試験構成の場
合、Ｄ−ＦＦへのＳＣＡＮＣＫ信号は、試験クロックで
あり、ＳＣＡＮＥＮＡ信号は、ロジック１０８からレス
ポンスデータを捕捉し、データを走査入力２０８から走
査出力２１４にシフトすることができるように動作す
る。試験構成の場合、ＳＣＡＮＥＮＡ信号は、コントロ
ーラ１１０により制御される。ＳＣＡＮＣＫ信号も、コ
ントローラにより制御されるか、または、例えば、機能
クロック・ソースのような他のソースにより制御され
る。動作の説明を簡単にするために、ＳＣＡＮＣＫ信号
は、コントローラにより制御されるものと仮定する。
ができる従来の走査セルの一例である。（注：点線で示
す、オプションとしての走査セル・マルチプレクサ２１
８、および接続経路２２０および２２４は、ここでは説
明しないが、後で図７および図８のところで説明す
る。）走査セルは、Ｄ−ＦＦ２０４およびマルチプレク
サ２０２からなる。回路１００の通常の構成の場合に
は、マルチプレクサ２０２およびＤ−ＦＦ２０４は、制
御入力ＳＣＡＮＥＮＡ信号２１０およびＳＣＡＮＣＫ信
号２１２を受信し、それぞれ、経路２０６および２１６
を通してロジック１０８へ機能データを入力し、出力す
る。通常の構成の場合には、Ｄ−ＦＦ２０４へのＳＣＡ
ＮＣＫ信号は、通常、機能ブロックである。ＳＣＡＮＥ
ＮＡ信号は、Ｄ−ＦＦがいつでも機能データを、経路２
０６を通してロジック１０８からクロック制御するよう
に設定される。図２の試験構成の場合、マルチプレクサ
２０２およびＤ−ＦＦ２０４は、制御入力ＳＣＡＮＥＮ
Ａ信号２１０およびＳＣＡＮＣＫ信号２１２を受信し
て、経路２０６を通してロジック１０８から試験レスポ
ンスデータを捕捉し、データを走査入力経路２０８から
走査出力経路２１４にシフトし、試験励振データを経路
２１６を通してロジック１０８へ送る。試験構成の場
合、Ｄ−ＦＦへのＳＣＡＮＣＫ信号は、試験クロックで
あり、ＳＣＡＮＥＮＡ信号は、ロジック１０８からレス
ポンスデータを捕捉し、データを走査入力２０８から走
査出力２１４にシフトすることができるように動作す
る。試験構成の場合、ＳＣＡＮＥＮＡ信号は、コントロ
ーラ１１０により制御される。ＳＣＡＮＣＫ信号も、コ
ントローラにより制御されるか、または、例えば、機能
クロック・ソースのような他のソースにより制御され
る。動作の説明を簡単にするために、ＳＣＡＮＣＫ信号
は、コントローラにより制御されるものと仮定する。
【０００５】複数の走査セルの走査入力２０８および走
査出力２１４は結合して、直列走査経路１０４を形成す
る。走査経路１０４内の複数の走査セルの励振経路２１
６およびレスポンス経路２０６は、走査経路１０４とロ
ジック１０８との間に、それぞれ、励振バス経路１２２
およびレスポンス・バス経路１２４を形成する。この走
査セルの説明を読めば、Ｄ−ＦＦが、通常の機能構成お
よび試験構成で使用される際に共有されることが分か
る。走査経路１０４を通しての走査動作中に、各走査セ
ルからの励振出力２１６はリップル波動を行う。何故な
ら、励振経路２１６は、走査出力経路２１４に接続して
いるからである。このリップル波動により、ロジック１
０８へのすべての入力は、走査動作中に、大きく状態が
変化する。ロジック１０８への入力がリップル波動する
と、ロジック１０８内の相互接続およびゲート・キャパ
シタンスにより電力が消費される。
査出力２１４は結合して、直列走査経路１０４を形成す
る。走査経路１０４内の複数の走査セルの励振経路２１
６およびレスポンス経路２０６は、走査経路１０４とロ
ジック１０８との間に、それぞれ、励振バス経路１２２
およびレスポンス・バス経路１２４を形成する。この走
査セルの説明を読めば、Ｄ−ＦＦが、通常の機能構成お
よび試験構成で使用される際に共有されることが分か
る。走査経路１０４を通しての走査動作中に、各走査セ
ルからの励振出力２１６はリップル波動を行う。何故な
ら、励振経路２１６は、走査出力経路２１４に接続して
いるからである。このリップル波動により、ロジック１
０８へのすべての入力は、走査動作中に、大きく状態が
変化する。ロジック１０８への入力がリップル波動する
と、ロジック１０８内の相互接続およびゲート・キャパ
シタンスにより電力が消費される。
【０００６】図３は、試験中のコントローラ１１０の動
作３００の簡単な例である。最初に、コントローラは、
アイドル状態３０２、すなわち、動作していない状態に
ある。例えば、上記の方法の中の一つによる、試験動作
スタート入力に応じて、コントローラは、アイドル状態
から動作状態３０４へ遷移する。動作状態になると、コ
ントローラは、ゼネレータ、走査経路および圧縮装置に
制御を発行する。この制御に応じて、ゼネレータは、走
査経路への励振データの形成をスタートし、走査経路
は、励振データの受け入れ、およびレスポンスデータの
出力をスタートし、圧縮装置は、走査経路からのレスポ
ンスデータの入力および圧縮をスタートする。コントロ
ーラは、走査経路が励振データで満たされ、レスポンス
データがなくなるまで動作状態を維持する。動作状態か
ら、コントローラは、捕捉状態３０６を経由してロジッ
ク１０８からのレスポンスデータをロードし、その後で
再び動作状態に入る。例えば、走査経路が、試験のスタ
ート時に初期化されない限り、走査経路からの最初のレ
スポンスデータは、未知のデータであるので、コントロ
ーラが、最初に、捕捉状態２０６を経由するまで圧縮装
置は遅延を起こすか、マスクオフされる。励振を走査経
路にロードし、走査経路からのレスポンスデータをゼロ
にするために、動作状態に入り、その後で、新しいレス
ポンスデータをロードするために捕捉状態を経由する方
法は、試験終了まで反復して行われる。試験が終了する
と、コントローラは、再びアイドル状態に入る。再びア
イドル状態に入ると、コントローラは、試験が終了した
ことを示すために、試験終了（ＥＯＴ）信号１１１を出
力することができる。圧縮装置は、試験により入手した
署名と比較するための予想レスポンス署名の数値を含む
ように設計することもできる。このような設計の場合に
は、圧縮装置は、通常、入手した署名が予想署名と一致
したかどうかを示すために、試験の終了時に、合格／不
合格信号１１７を出力する。図２および以降の図面は、
試験終了信号および合格／不合格信号使用していると仮
定した図面であるが、図にはそれを示していない。
作３００の簡単な例である。最初に、コントローラは、
アイドル状態３０２、すなわち、動作していない状態に
ある。例えば、上記の方法の中の一つによる、試験動作
スタート入力に応じて、コントローラは、アイドル状態
から動作状態３０４へ遷移する。動作状態になると、コ
ントローラは、ゼネレータ、走査経路および圧縮装置に
制御を発行する。この制御に応じて、ゼネレータは、走
査経路への励振データの形成をスタートし、走査経路
は、励振データの受け入れ、およびレスポンスデータの
出力をスタートし、圧縮装置は、走査経路からのレスポ
ンスデータの入力および圧縮をスタートする。コントロ
ーラは、走査経路が励振データで満たされ、レスポンス
データがなくなるまで動作状態を維持する。動作状態か
ら、コントローラは、捕捉状態３０６を経由してロジッ
ク１０８からのレスポンスデータをロードし、その後で
再び動作状態に入る。例えば、走査経路が、試験のスタ
ート時に初期化されない限り、走査経路からの最初のレ
スポンスデータは、未知のデータであるので、コントロ
ーラが、最初に、捕捉状態２０６を経由するまで圧縮装
置は遅延を起こすか、マスクオフされる。励振を走査経
路にロードし、走査経路からのレスポンスデータをゼロ
にするために、動作状態に入り、その後で、新しいレス
ポンスデータをロードするために捕捉状態を経由する方
法は、試験終了まで反復して行われる。試験が終了する
と、コントローラは、再びアイドル状態に入る。再びア
イドル状態に入ると、コントローラは、試験が終了した
ことを示すために、試験終了（ＥＯＴ）信号１１１を出
力することができる。圧縮装置は、試験により入手した
署名と比較するための予想レスポンス署名の数値を含む
ように設計することもできる。このような設計の場合に
は、圧縮装置は、通常、入手した署名が予想署名と一致
したかどうかを示すために、試験の終了時に、合格／不
合格信号１１７を出力する。図２および以降の図面は、
試験終了信号および合格／不合格信号使用していると仮
定した図面であるが、図にはそれを示していない。
【０００７】図４は、走査動作中に、コントローラ１１
０が、走査経路１０４に、ＳＣＡＮＥＮＡ信号およびＳ
ＣＡＮＣＫ信号を出力する方法のタイミング例である。
この例の場合には、時間的間隔４０２中に、ＳＣＡＮＣ
Ｋ信号が発生すると同時に、時点４０６において、ＳＣ
ＡＮＥＮＡ信号上で、高レベルから低レベルへの遷移が
起こると、ゼネレータ１０２からの励振データが走査経
路に入力され、一方、レスポンスデータは、圧縮装置１
０６に出力される。時点４０４において、ＳＣＡＮＣＫ
信号が発生すると同時に、時点４０８において、ＳＣＡ
ＮＥＮＡ信号上で、低レベルから高レベルへの遷移が起
こると、ロジック１０８からのレスポンスデータが、走
査経路にロードされる。時間的間隔４０２は、動作状態
３０４に関連し、時間的間隔４０４は、図３の捕捉状態
３０６に関連する。図３および４のタイミングおよび動
作図に示すように、時間的間隔シーケンス４０４（すな
わち、状態３０６）および４０２（すなわち、状態３０
４）は、ロジック１０８へすべての励振を入力し、ロジ
ック１０８からすべてのレスポンスを入手するために、
試験中、十分な回数反復される。
０が、走査経路１０４に、ＳＣＡＮＥＮＡ信号およびＳ
ＣＡＮＣＫ信号を出力する方法のタイミング例である。
この例の場合には、時間的間隔４０２中に、ＳＣＡＮＣ
Ｋ信号が発生すると同時に、時点４０６において、ＳＣ
ＡＮＥＮＡ信号上で、高レベルから低レベルへの遷移が
起こると、ゼネレータ１０２からの励振データが走査経
路に入力され、一方、レスポンスデータは、圧縮装置１
０６に出力される。時点４０４において、ＳＣＡＮＣＫ
信号が発生すると同時に、時点４０８において、ＳＣＡ
ＮＥＮＡ信号上で、低レベルから高レベルへの遷移が起
こると、ロジック１０８からのレスポンスデータが、走
査経路にロードされる。時間的間隔４０２は、動作状態
３０４に関連し、時間的間隔４０４は、図３の捕捉状態
３０６に関連する。図３および４のタイミングおよび動
作図に示すように、時間的間隔シーケンス４０４（すな
わち、状態３０６）および４０２（すなわち、状態３０
４）は、ロジック１０８へすべての励振を入力し、ロジ
ック１０８からすべてのレスポンスを入手するために、
試験中、十分な回数反復される。
【０００８】図１、図２、図３および図４のところで説
明した走査ＢＩＳＴアーキテクチャを見れば、走査動作
中に、データが走査経路１０４を通してシフトした場
合、励振１２２がリップル波動を出力し、ロジック１０
８に入力することが分かる。ロジック１０８の入力が、
リップル波動により変動すると、ロジック１０８の相互
接続およびゲートに関連するキャパシタンスによる充電
および放電が同時に起こる。例えば、ロジック１０８へ
の各走査セルの励振出力２１６は、走査セルを通して走
査中のデータ・ビットに関連する周波数で、ロジック１
０８内である量のキャパシタンスにより充電および放電
を行う。各走査セルの励振出力は、ロジック１０８内の
いくつかのゲートにだけ直接入力することができる。各
ゲートは、他のゲートの入力にファンアウトする出力、
およびさらに他のゲートの入力に再びファンアウトする
他のゲートの出力を持つ。以下同じ。それ故、一つの走
査セルの励振出力上の状態の遷移は、信号遷移ファンア
ウトの結果、ロジック１０８内で数百の遷移をスタート
させることができる。
明した走査ＢＩＳＴアーキテクチャを見れば、走査動作
中に、データが走査経路１０４を通してシフトした場
合、励振１２２がリップル波動を出力し、ロジック１０
８に入力することが分かる。ロジック１０８の入力が、
リップル波動により変動すると、ロジック１０８の相互
接続およびゲートに関連するキャパシタンスによる充電
および放電が同時に起こる。例えば、ロジック１０８へ
の各走査セルの励振出力２１６は、走査セルを通して走
査中のデータ・ビットに関連する周波数で、ロジック１
０８内である量のキャパシタンスにより充電および放電
を行う。各走査セルの励振出力は、ロジック１０８内の
いくつかのゲートにだけ直接入力することができる。各
ゲートは、他のゲートの入力にファンアウトする出力、
およびさらに他のゲートの入力に再びファンアウトする
他のゲートの出力を持つ。以下同じ。それ故、一つの走
査セルの励振出力上の状態の遷移は、信号遷移ファンア
ウトの結果、ロジック１０８内で数百の遷移をスタート
させることができる。
【０００９】所与の走査セル出力２１６のリップル波動
が消費した個々の電力（Ｐｉ）は、ＣＶ２Ｆにより近似
することができる。この場合、Ｃは走査セル出力が充電
または放電中のキャパシタンス（すなわち、上記の信号
遷移ファンアウトのキャパシタンス）であり、Ｖは、ス
イッチング電圧レベルであり、Ｆは走査セル出力のスイ
ッチング周波数である。走査経路１０４内で、同時に走
査を行うすべての走査セルが消費する全部の電力（Ｐ
ｔ）は、ほぼ、各走査セル電力の合計に等しい。すなわ
ち、Ｐｔ＝Ｐｉ1＋Ｐｉ2＋．．ＰｉNである。図１の走
査ＢＩＳＴアーキテクチャの構成の場合に、回路１００
が消費する全部の電力は、通常の機能モードに構成され
た場合の回路１００の消費電力を超える場合がある。こ
のことは、上記の走査ＢＩＳＴ試験動作中に行われる走
査動作中には、すべてのＤ−ＦＦ２０４が同時に動作す
るが、回路１００が通常の機能モードの場合には、すべ
てのＤ−ＦＦ２０４が、同時に動作しないという事実か
ら理解することができる。さらに、複数の回路１００を
内蔵する集積回路の場合、その集積回路を試験する際に
は、上記試験電力消費が制限されているために、各回路
１００を個々に試験しなければならない。そのため、集
積回路の試験時間が長くなり、その結果、集積回路の製
造コストが高くなる。このため、携帯用のバッテリーに
より作動するシステム内の、集積回路の電力供給自己試
験の時間が長くなる。
が消費した個々の電力（Ｐｉ）は、ＣＶ２Ｆにより近似
することができる。この場合、Ｃは走査セル出力が充電
または放電中のキャパシタンス（すなわち、上記の信号
遷移ファンアウトのキャパシタンス）であり、Ｖは、ス
イッチング電圧レベルであり、Ｆは走査セル出力のスイ
ッチング周波数である。走査経路１０４内で、同時に走
査を行うすべての走査セルが消費する全部の電力（Ｐ
ｔ）は、ほぼ、各走査セル電力の合計に等しい。すなわ
ち、Ｐｔ＝Ｐｉ1＋Ｐｉ2＋．．ＰｉNである。図１の走
査ＢＩＳＴアーキテクチャの構成の場合に、回路１００
が消費する全部の電力は、通常の機能モードに構成され
た場合の回路１００の消費電力を超える場合がある。こ
のことは、上記の走査ＢＩＳＴ試験動作中に行われる走
査動作中には、すべてのＤ−ＦＦ２０４が同時に動作す
るが、回路１００が通常の機能モードの場合には、すべ
てのＤ−ＦＦ２０４が、同時に動作しないという事実か
ら理解することができる。さらに、複数の回路１００を
内蔵する集積回路の場合、その集積回路を試験する際に
は、上記試験電力消費が制限されているために、各回路
１００を個々に試験しなければならない。そのため、集
積回路の試験時間が長くなり、その結果、集積回路の製
造コストが高くなる。このため、携帯用のバッテリーに
より作動するシステム内の、集積回路の電力供給自己試
験の時間が長くなる。
【００１０】試験動作中の電力消費を低減する周知の第
一の方法は、走査動作中、ロジック１０８への入力が、
走査リップル波動の影響を受けないようにするために、
各走査セルの励振経路２１６内に、阻止回路を挿入する
方法である。この第一の方法が抱える問題は、Ｄ−ＦＦ
２０４とロジック１０８との間の励振経路２１６内に、
不必要な遅延（すなわち、阻止回路遅延）が新たに発生
することである。この遅延は、通常の機能モードに構成
されている場合、回路１００の性能に悪影響を与える恐
れがある。周知の第二の方法は、リップル周波数（Ｆ）
が低くなるように、走査クロック速度を低減する方法で
ある。この第二の方法が抱える問題は、試験時間が長く
なることである。何故なら、走査動作が、遅い走査クロ
ック速度で行われるからである。
一の方法は、走査動作中、ロジック１０８への入力が、
走査リップル波動の影響を受けないようにするために、
各走査セルの励振経路２１６内に、阻止回路を挿入する
方法である。この第一の方法が抱える問題は、Ｄ−ＦＦ
２０４とロジック１０８との間の励振経路２１６内に、
不必要な遅延（すなわち、阻止回路遅延）が新たに発生
することである。この遅延は、通常の機能モードに構成
されている場合、回路１００の性能に悪影響を与える恐
れがある。周知の第二の方法は、リップル周波数（Ｆ）
が低くなるように、走査クロック速度を低減する方法で
ある。この第二の方法が抱える問題は、試験時間が長く
なることである。何故なら、走査動作が、遅い走査クロ
ック速度で行われるからである。
【００１１】現在、図１の走査ＢＩＳＴアーキテクチャ
に構造が類似している、走査ＢＩＳＴアーキテクチャを
合成し、集積回路に挿入することができる、試験合成ベ
ンダ・ツールは多数ある。カスタマイズされた走査ＢＩ
ＳＴ設計の代わりに、このような「プッシュ・ボタン」
走査ＢＩＳＴ挿入ツールを使用するということは、魅力
のあることである。何故なら、その場合、プロセスが自
動的に行われるからである。以下に説明するように、本
発明は、必要な低電力モードで動作できるように、これ
らの合成された走査ＢＩＳＴアーキテクチャを適合する
方法を提供する。低電力動作用の走査ＢＩＳＴアーキテ
クチャを適合する方法も容易に自動化することができ
る。
に構造が類似している、走査ＢＩＳＴアーキテクチャを
合成し、集積回路に挿入することができる、試験合成ベ
ンダ・ツールは多数ある。カスタマイズされた走査ＢＩ
ＳＴ設計の代わりに、このような「プッシュ・ボタン」
走査ＢＩＳＴ挿入ツールを使用するということは、魅力
のあることである。何故なら、その場合、プロセスが自
動的に行われるからである。以下に説明するように、本
発明は、必要な低電力モードで動作できるように、これ
らの合成された走査ＢＩＳＴアーキテクチャを適合する
方法を提供する。低電力動作用の走査ＢＩＳＴアーキテ
クチャを適合する方法も容易に自動化することができ
る。
【００１２】本発明は、低電力モードでの動作を行うよ
うに合成走査ＢＩＳＴアーキテクチャを適合する方法を
提供する。
うに合成走査ＢＩＳＴアーキテクチャを適合する方法を
提供する。
【００１３】
【発明を解決するための手段】低電力動作用の走査ＢＩ
ＳＴアーキテクチャを適合させる方法は、上記合成コン
トローラ１１０、ゼネレータ１０２、または圧縮装置１
０６の修正を行わなくても達成される。また、低電力動
作用に走査ＢＩＳＴアーキテクチャを適合させる方法
は、上記問題、すなわち、（１）信号の遅延をさらに増
大する阻止回路を励振経路内に挿入しなければならない
問題、および（２）走査クロック速度を遅くしなければ
ならないために、試験時間が長くなる問題を起こさない
で達成される。
ＳＴアーキテクチャを適合させる方法は、上記合成コン
トローラ１１０、ゼネレータ１０２、または圧縮装置１
０６の修正を行わなくても達成される。また、低電力動
作用に走査ＢＩＳＴアーキテクチャを適合させる方法
は、上記問題、すなわち、（１）信号の遅延をさらに増
大する阻止回路を励振経路内に挿入しなければならない
問題、および（２）走査クロック速度を遅くしなければ
ならないために、試験時間が長くなる問題を起こさない
で達成される。
【００１４】
【発明の実施の形態】図５は、本発明の低電力走査ＢＩ
ＳＴアーキテクチャにすでに適合させた、図１の走査Ｂ
ＩＳＴアーキテクチャである。図５を見れば、ゼネレー
タ１０２、圧縮装置１０６、およびコントローラ１１０
が、図１のものと同じであることが分かる。図１の走査
ＢＩＳＴアーキテクチャと、図５の低電力走査ＢＩＳＴ
アーキテクチャとの間の違いは、走査経路１０４が走査
経路５０２に修正されていること、およびコントローラ
１１０と走査経路５０２との間の、制御経路１１４内に
アダプタ回路５０４が挿入されていること等である。
ＳＴアーキテクチャにすでに適合させた、図１の走査Ｂ
ＩＳＴアーキテクチャである。図５を見れば、ゼネレー
タ１０２、圧縮装置１０６、およびコントローラ１１０
が、図１のものと同じであることが分かる。図１の走査
ＢＩＳＴアーキテクチャと、図５の低電力走査ＢＩＳＴ
アーキテクチャとの間の違いは、走査経路１０４が走査
経路５０２に修正されていること、およびコントローラ
１１０と走査経路５０２との間の、制御経路１１４内に
アダプタ回路５０４が挿入されていること等である。
【００１５】走査経路１０４を走査経路５０２に適合さ
せる方法は、走査経路１０４を、すべての走査セル
（Ｍ）を含む一本の走査経路から、必要な数の選択可能
な個々の走査経路を持つ走査経路へ再編成するステップ
を含む。図５の場合には、走査経路５０２は、三つの個
々の走査経路Ａ、ＢおよびＣ、５０６−５１０にすでに
再編成されている。この時点において、三つの個々の走
査経路Ａ、ＢおよびＣが、等しい数の走査セル（Ｍ／
３）を含むように、走査経路１０４内の走査セルの数
（Ｍ）を３で割ることができると仮定する。走査経路１
０４が、必要な個々の走査経路の数で割った場合に、個
々の各走査経路内の走査セルの数を等しくすることがで
きない、多数の走査セル（Ｍ）を含んでいる場合につい
ては、図９のところで後で説明する。
せる方法は、走査経路１０４を、すべての走査セル
（Ｍ）を含む一本の走査経路から、必要な数の選択可能
な個々の走査経路を持つ走査経路へ再編成するステップ
を含む。図５の場合には、走査経路５０２は、三つの個
々の走査経路Ａ、ＢおよびＣ、５０６−５１０にすでに
再編成されている。この時点において、三つの個々の走
査経路Ａ、ＢおよびＣが、等しい数の走査セル（Ｍ／
３）を含むように、走査経路１０４内の走査セルの数
（Ｍ）を３で割ることができると仮定する。走査経路１
０４が、必要な個々の走査経路の数で割った場合に、個
々の各走査経路内の走査セルの数を等しくすることがで
きない、多数の走査セル（Ｍ）を含んでいる場合につい
ては、図９のところで後で説明する。
【００１６】走査経路Ａ、ＢおよびＣは、走査経路５０
２内で、下記のように構成されている。各走査経路Ａ、
ＢおよびＣの直列入力は、通常、接続１１８を通して、
ゼネレータ１０２に送られる。走査経路Ａの直列出力
は、三状態バッファ５１２の入力に送られ、走査経路Ｂ
の直列出力は、三状態バッファ５１４の入力に送られ、
走査経路Ｃの直列出力は、三状態バッファ５１６の入力
に送られる。三状態バッファ５１２−５１６の出力は、
共通に、接続１２０を通して、圧縮装置１０６に送られ
る。走査経路Ａ、ＢおよびＣは、それぞれ、ロジック１
０８に対して、等しい数の並列励振入力５２６、５３
０、５３４を出力し、各入力は、ロジック１０８から、
等しい数の並列レスポンス５２４、５２８、５３２を出
力する。図１および図５のロジック１０８に対する、励
振出力信号の数は同じである。図１および図５のロジッ
ク１０８からのレスポンス入力信号の数は同じである。
走査経路Ａおよびバッファ５１２は、バス５１８を通し
てアダプタ回路５０４から制御入力を受信し、走査経路
Ｂおよびバッファ５１４は、バス５２０を通してアダプ
タ回路５０４から制御入力を受信し、走査経路Ｃおよび
バッファ５１６は、バス５２２を通してアダプタ回路５
０４から制御入力を受信する。
２内で、下記のように構成されている。各走査経路Ａ、
ＢおよびＣの直列入力は、通常、接続１１８を通して、
ゼネレータ１０２に送られる。走査経路Ａの直列出力
は、三状態バッファ５１２の入力に送られ、走査経路Ｂ
の直列出力は、三状態バッファ５１４の入力に送られ、
走査経路Ｃの直列出力は、三状態バッファ５１６の入力
に送られる。三状態バッファ５１２−５１６の出力は、
共通に、接続１２０を通して、圧縮装置１０６に送られ
る。走査経路Ａ、ＢおよびＣは、それぞれ、ロジック１
０８に対して、等しい数の並列励振入力５２６、５３
０、５３４を出力し、各入力は、ロジック１０８から、
等しい数の並列レスポンス５２４、５２８、５３２を出
力する。図１および図５のロジック１０８に対する、励
振出力信号の数は同じである。図１および図５のロジッ
ク１０８からのレスポンス入力信号の数は同じである。
走査経路Ａおよびバッファ５１２は、バス５１８を通し
てアダプタ回路５０４から制御入力を受信し、走査経路
Ｂおよびバッファ５１４は、バス５２０を通してアダプ
タ回路５０４から制御入力を受信し、走査経路Ｃおよび
バッファ５１６は、バス５２２を通してアダプタ回路５
０４から制御入力を受信する。
【００１７】アダプタ回路５０４は、バス５１８−５２
２を通して、走査経路Ａ、ＢおよびＣに接続していて、
バス１１４を通してコントローラ１１０に接続してい
る。このアダプタの目的は、コントローラ１１０からの
走査制御出力１１４を傍受し、この走査制御出力１１４
を、それぞれ、走査経路Ａ、ＢおよびＣへの、個々の走
査制御出力５１８−５２２のシーケンスに変換すること
である。個々の各走査制御出力５１８−５２２は、走査
経路Ａ、ＢおよびＣの中の一つを動作するために使用さ
れる。
２を通して、走査経路Ａ、ＢおよびＣに接続していて、
バス１１４を通してコントローラ１１０に接続してい
る。このアダプタの目的は、コントローラ１１０からの
走査制御出力１１４を傍受し、この走査制御出力１１４
を、それぞれ、走査経路Ａ、ＢおよびＣへの、個々の走
査制御出力５１８−５２２のシーケンスに変換すること
である。個々の各走査制御出力５１８−５２２は、走査
経路Ａ、ＢおよびＣの中の一つを動作するために使用さ
れる。
【００１８】図６は、試験中、コントローラ１１０およ
びアダプタ回路５０４の、結合動作６００の簡単な例で
ある。コントローラ１１０の動作は、図３のところです
でに説明した動作と同じである。コントローラが動作状
態３０４に遷移すると、このコントローラは、ゼネレー
タ１０２、アダプタ５０４、および圧縮装置１０６への
制御の出力をスタートする。ゼネレータおよび圧縮装置
は、図１および図３のところですでに説明したように制
御入力に応答する。アダプタは、走査経路Ａ、Ｂおよび
Ｃを走査するために、それを個々の制御出力５１８、５
２０、５２２に変換することによって制御入力に応答す
る。アダプタ動作ブロック６０２に示すように、アダプ
タは、最初、制御５１８を出力するために、アダプタが
動作状態６０４にある間にコントローラ１１４に応答す
るが、上記制御５１８は、ゼネレータ１０２から励振デ
ータを入力し、圧縮装置１０６へレスポンスデータを出
力するために、バッファ５１２を動作可能にし、走査経
路Ａを動作させる。走査経路Ａが励振で満たされ、レス
ポンスがゼロになると、アダプタ５０４は、制御５２０
を出力するために、動作状態６０６にある間に制御１１
４に応答するが、上記制御５２０は、ゼネレータ１０２
から励振データを入力し、圧縮装置１０６へレスポンス
データを出力するために、バッファ５１４を動作可能に
し、走査経路Ｂを動作させる。走査経路Ｂが励振で満た
され、レスポンスが空になると、アダプタ５０４は、制
御５２２を出力するために、動作状態６０８にある間に
制御１１４に応答するが、上記制御５２２は、ゼネレー
タ１０２から励振データを入力し、圧縮装置１０６へレ
スポンスデータを出力するために、バッファ５１６を動
作可能にし、走査経路Ｃを動作させる。走査経路Ａ、Ｂ
およびＣが励振で満たされ、そして空になると、コント
ローラ１１０は、捕捉状態３０６を通して、動作状態３
０４から遷移して、動作状態３０４に戻る。この遷移状
態において、アダプタは捕捉状態３０６中は、アイドル
状態になるが、動作状態３０４に再び入ると、その走査
制御順次実行動作を再開する。その後で、レスポンスデ
ータをロードするために捕捉動作を実行する、逐次走査
走査経路Ａ、ＢおよびＣのこのプロセスは、試験が実行
され、コントローラ１１０がアイドル状態３０２に入る
まで、反復して行われる。
びアダプタ回路５０４の、結合動作６００の簡単な例で
ある。コントローラ１１０の動作は、図３のところです
でに説明した動作と同じである。コントローラが動作状
態３０４に遷移すると、このコントローラは、ゼネレー
タ１０２、アダプタ５０４、および圧縮装置１０６への
制御の出力をスタートする。ゼネレータおよび圧縮装置
は、図１および図３のところですでに説明したように制
御入力に応答する。アダプタは、走査経路Ａ、Ｂおよび
Ｃを走査するために、それを個々の制御出力５１８、５
２０、５２２に変換することによって制御入力に応答す
る。アダプタ動作ブロック６０２に示すように、アダプ
タは、最初、制御５１８を出力するために、アダプタが
動作状態６０４にある間にコントローラ１１４に応答す
るが、上記制御５１８は、ゼネレータ１０２から励振デ
ータを入力し、圧縮装置１０６へレスポンスデータを出
力するために、バッファ５１２を動作可能にし、走査経
路Ａを動作させる。走査経路Ａが励振で満たされ、レス
ポンスがゼロになると、アダプタ５０４は、制御５２０
を出力するために、動作状態６０６にある間に制御１１
４に応答するが、上記制御５２０は、ゼネレータ１０２
から励振データを入力し、圧縮装置１０６へレスポンス
データを出力するために、バッファ５１４を動作可能に
し、走査経路Ｂを動作させる。走査経路Ｂが励振で満た
され、レスポンスが空になると、アダプタ５０４は、制
御５２２を出力するために、動作状態６０８にある間に
制御１１４に応答するが、上記制御５２２は、ゼネレー
タ１０２から励振データを入力し、圧縮装置１０６へレ
スポンスデータを出力するために、バッファ５１６を動
作可能にし、走査経路Ｃを動作させる。走査経路Ａ、Ｂ
およびＣが励振で満たされ、そして空になると、コント
ローラ１１０は、捕捉状態３０６を通して、動作状態３
０４から遷移して、動作状態３０４に戻る。この遷移状
態において、アダプタは捕捉状態３０６中は、アイドル
状態になるが、動作状態３０４に再び入ると、その走査
制御順次実行動作を再開する。その後で、レスポンスデ
ータをロードするために捕捉動作を実行する、逐次走査
走査経路Ａ、ＢおよびＣのこのプロセスは、試験が実行
され、コントローラ１１０がアイドル状態３０２に入る
まで、反復して行われる。
【００１９】動作状態６０４−６０８が順次実行されて
いる間にバッファ５１２−５１６に中の一つだけが、圧
縮装置１０６へレスポンスデータを出力した時点で動作
可能になる。また、アダプタ動作状態６０４−６０８の
逐次実行は、ゼネレータ１０２からの励振データが、走
査経路１０４に入力されたように、上記励振データが走
査経路５０２に入力され、また圧縮装置１０４へのレス
ポンスデータが、走査経路１０４から出力されたよう
に、上記レスポンスデータが、走査経路５０２から出力
されるように継目無しに行われる。コントローラ、ゼネ
レータおよび圧縮装置への走査経路５０２およびアダプ
タ５０４の両者の行動は、図１の走査経路１０４の行動
と区別することはできない。それ故、図５のロジック１
０８の試験時間１０８は、図１のロジック１０８の試験
時間と同じである。
いる間にバッファ５１２−５１６に中の一つだけが、圧
縮装置１０６へレスポンスデータを出力した時点で動作
可能になる。また、アダプタ動作状態６０４−６０８の
逐次実行は、ゼネレータ１０２からの励振データが、走
査経路１０４に入力されたように、上記励振データが走
査経路５０２に入力され、また圧縮装置１０４へのレス
ポンスデータが、走査経路１０４から出力されたよう
に、上記レスポンスデータが、走査経路５０２から出力
されるように継目無しに行われる。コントローラ、ゼネ
レータおよび圧縮装置への走査経路５０２およびアダプ
タ５０４の両者の行動は、図１の走査経路１０４の行動
と区別することはできない。それ故、図５のロジック１
０８の試験時間１０８は、図１のロジック１０８の試験
時間と同じである。
【００２０】上記説明から、ロジック１０８への励振入
力バス１２２の、一つのサブセットだけ（すなわち、サ
ブセットＡ５２６、Ｂ５３０、またはＣ５３４だけ）
が、図５および図６のアダプタ作動走査動作中の任意の
所与の時点で、リップル波動を起こすことができる。対
照的に、ロジック１０８への全励振入力バス１２２は、
図１および図３のコントローラによる走査動作中にリッ
プル波動する。本発明を使用した場合には、ロジック１
０８への励振入力の中の一つのサブセットだけが、任意
の時点でリップル波動することができるので、走査動作
中に、同時に充電および放電するロジック１０８の、上
記の相互接続およびゲート動作キャパシタンスは少なく
なる。ロジック１０８の量を低減することにより、本発
明は、走査動作中に、同時に充電および放電中の、キャ
パシタンスを有利に低減する。
力バス１２２の、一つのサブセットだけ（すなわち、サ
ブセットＡ５２６、Ｂ５３０、またはＣ５３４だけ）
が、図５および図６のアダプタ作動走査動作中の任意の
所与の時点で、リップル波動を起こすことができる。対
照的に、ロジック１０８への全励振入力バス１２２は、
図１および図３のコントローラによる走査動作中にリッ
プル波動する。本発明を使用した場合には、ロジック１
０８への励振入力の中の一つのサブセットだけが、任意
の時点でリップル波動することができるので、走査動作
中に、同時に充電および放電するロジック１０８の、上
記の相互接続およびゲート動作キャパシタンスは少なく
なる。ロジック１０８の量を低減することにより、本発
明は、走査動作中に、同時に充電および放電中の、キャ
パシタンスを有利に低減する。
【００２１】＜アダプタ回路の例＞図７は、アダプタ回
路５０４のある実施形態である。アダプタ５０４は、Ｓ
ＣＡＮＣＫ信号２１２およびＳＣＡＮＥＮＡ信号２１０
を、バス１１４を通して、コントローラ１１０から入力
する。アダプタ５０４は、ＳＣＡＮＣＫ−Ａ信号７１
２、ＳＣＡＮＥＮＡ−Ｂ信号７１４、ＳＣＡＮＣＫ−Ｃ
信号７１６、ＥＮＡＢＵＦ−Ａ信号７１８、ＥＮＡＢＵ
Ｆ−Ｂ信号７２０、ＥＮＡＢＵＦ−Ｃ信号７２２、およ
びＳＣＡＮＥＮＡ信号２１０を出力する。ＳＣＡＮＥＮ
Ａ信号２１０は、図２に示すように、すべての走査セル
２００のマルチプレクサ２０２に送られる。ＳＣＡＮＣ
Ｋ−Ａ信号７１２は、ＳＣＡＮＣＫ信号２１２の代わり
に、走査経路Ａのすべての走査セル２００のＤ−ＦＦ２
０４のクロック入力に送られる。ＳＣＡＮＣＫ−Ｂ信号
７１４は、ＳＣＡＮＣＫ信号２１２の代わりに、走査経
路Ｂのすべての走査セル２００のＤ−ＦＦ２０４のクロ
ック入力に送られる。ＳＣＡＮＣＫ−Ｃ信号７１６は、
ＳＣＡＮＣＫ信号２１２の代わりに、走査経路Ｃのすべ
ての走査セル２００のＤ−ＦＦ２０４のクロック入力に
送られる。ＥＮＡＢＵＦ−Ａ信号７１８は、バッファ５
１２のイネーブル入力に送られる。ＥＮＡＢＵＦ−Ｂ信
号７２０は、バッファ５１４のイネーブル入力に送られ
る。ＥＮＡＢＵＦ−Ｃ信号７２２は、バッファ５１６の
イネーブル入力に送られる。
路５０４のある実施形態である。アダプタ５０４は、Ｓ
ＣＡＮＣＫ信号２１２およびＳＣＡＮＥＮＡ信号２１０
を、バス１１４を通して、コントローラ１１０から入力
する。アダプタ５０４は、ＳＣＡＮＣＫ−Ａ信号７１
２、ＳＣＡＮＥＮＡ−Ｂ信号７１４、ＳＣＡＮＣＫ−Ｃ
信号７１６、ＥＮＡＢＵＦ−Ａ信号７１８、ＥＮＡＢＵ
Ｆ−Ｂ信号７２０、ＥＮＡＢＵＦ−Ｃ信号７２２、およ
びＳＣＡＮＥＮＡ信号２１０を出力する。ＳＣＡＮＥＮ
Ａ信号２１０は、図２に示すように、すべての走査セル
２００のマルチプレクサ２０２に送られる。ＳＣＡＮＣ
Ｋ−Ａ信号７１２は、ＳＣＡＮＣＫ信号２１２の代わり
に、走査経路Ａのすべての走査セル２００のＤ−ＦＦ２
０４のクロック入力に送られる。ＳＣＡＮＣＫ−Ｂ信号
７１４は、ＳＣＡＮＣＫ信号２１２の代わりに、走査経
路Ｂのすべての走査セル２００のＤ−ＦＦ２０４のクロ
ック入力に送られる。ＳＣＡＮＣＫ−Ｃ信号７１６は、
ＳＣＡＮＣＫ信号２１２の代わりに、走査経路Ｃのすべ
ての走査セル２００のＤ−ＦＦ２０４のクロック入力に
送られる。ＥＮＡＢＵＦ−Ａ信号７１８は、バッファ５
１２のイネーブル入力に送られる。ＥＮＡＢＵＦ−Ｂ信
号７２０は、バッファ５１４のイネーブル入力に送られ
る。ＥＮＡＢＵＦ−Ｃ信号７２２は、バッファ５１６の
イネーブル入力に送られる。
【００２２】アダプタ５０４は、状態マシン７０２、カ
ウンタ７０４、およびゲート７０６−７１０を含む。回
路５００の機能モード中、ＳＣＡＮＥＮＡ信号は、図８
のアダプタ・タイミング図内の時点８１０に示すように
高レベルである。ＳＣＡＮＥＮＡ信号が高レベルになっ
ている間は、状態マシン７０２は、ＳＣＡＮＣＫ−Ａ信
号、ＳＣＡＮＣＫ−Ｂ信号、およびＳＣＡＮＣＫ−Ｃ信
号により、走査経路Ａ、ＢおよびＣの、すべてのＤ−Ｆ
Ｆ２０４を機能的にクロックするために、ＳＣＡＮＣＫ
信号が、ゲート７０６−７１０を通過することができる
ようにする制御信号７２４−７２８を出力する。この例
の場合には、ＳＣＡＮＣＫ信号は、回路５００が機能モ
ードである間、機能クロックであると見なされ、回路５
００が試験モード中は、試験クロックであると見なされ
る。ＳＣＡＮＥＮＡ信号が高レベルである場合には、状
態マシン７０２は、バッファ５１２−５１６を動作不能
にするために、制御信号７１８−７２２を出力する。図
８の時点８１２に示すように、ＳＣＡＮＥＮＡ信号が低
レベルになると、モードは、走査動作モードに入る。Ｓ
ＣＡＮＥＮＡ信号は、コントローラ１１０が、図６に示
すように、アイドル状態３０２から、動作状態３０４に
遷移すると低レベルになる。
ウンタ７０４、およびゲート７０６−７１０を含む。回
路５００の機能モード中、ＳＣＡＮＥＮＡ信号は、図８
のアダプタ・タイミング図内の時点８１０に示すように
高レベルである。ＳＣＡＮＥＮＡ信号が高レベルになっ
ている間は、状態マシン７０２は、ＳＣＡＮＣＫ−Ａ信
号、ＳＣＡＮＣＫ−Ｂ信号、およびＳＣＡＮＣＫ−Ｃ信
号により、走査経路Ａ、ＢおよびＣの、すべてのＤ−Ｆ
Ｆ２０４を機能的にクロックするために、ＳＣＡＮＣＫ
信号が、ゲート７０６−７１０を通過することができる
ようにする制御信号７２４−７２８を出力する。この例
の場合には、ＳＣＡＮＣＫ信号は、回路５００が機能モ
ードである間、機能クロックであると見なされ、回路５
００が試験モード中は、試験クロックであると見なされ
る。ＳＣＡＮＥＮＡ信号が高レベルである場合には、状
態マシン７０２は、バッファ５１２−５１６を動作不能
にするために、制御信号７１８−７２２を出力する。図
８の時点８１２に示すように、ＳＣＡＮＥＮＡ信号が低
レベルになると、モードは、走査動作モードに入る。Ｓ
ＣＡＮＥＮＡ信号は、コントローラ１１０が、図６に示
すように、アイドル状態３０２から、動作状態３０４に
遷移すると低レベルになる。
【００２３】走査動作モードのスタート時に、状態マシ
ンは、制御（ＣＴＬ）信号によりカウンタ７０４を初期
化し、信号７２６および７２８によりＳＣＡＮＣＫゲー
ト７０８および７１０を動作不能にすることにより、走
査経路ＢおよびＣへの走査アクセスを不能にし、（１）
信号７２４によりＳＣＡＮＣＫゲート７０６を動作可能
にし、（２）信号７１８によりバッファ５１２を動作可
能にすることにより、走査経路Ａへの走査アクセスを可
能にする。走査経路Ａの走査アクセスは、図８の時間的
間隔８０２中に起こる。時間的間隔８０２中に、ゼネレ
ータ１０２から励振データをロードし、圧縮装置１０６
にレスポンスをアンロードするために、走査経路Ａがア
クセスされる。走査経路Ａがアクセスされている間に、
状態マシンは、走査経路Ａに出力する目的で、ＳＣＡＮ
ＣＫ信号−Ａ’の数（Ｍ／３）を決定するために、制御
信号７３０により、カウンタ７０４を動作させる。カウ
ンタが、正しい数（Ｍ／３）のＳＣＡＮＣＫ−Ａ入力を
受信中の走査経路Ａを示す、あるカウントに近づくと、
カウンタは、状態マシン７０２に、第一のカウント終了
１（ＣＣ１）信号７３２を出力する。
ンは、制御（ＣＴＬ）信号によりカウンタ７０４を初期
化し、信号７２６および７２８によりＳＣＡＮＣＫゲー
ト７０８および７１０を動作不能にすることにより、走
査経路ＢおよびＣへの走査アクセスを不能にし、（１）
信号７２４によりＳＣＡＮＣＫゲート７０６を動作可能
にし、（２）信号７１８によりバッファ５１２を動作可
能にすることにより、走査経路Ａへの走査アクセスを可
能にする。走査経路Ａの走査アクセスは、図８の時間的
間隔８０２中に起こる。時間的間隔８０２中に、ゼネレ
ータ１０２から励振データをロードし、圧縮装置１０６
にレスポンスをアンロードするために、走査経路Ａがア
クセスされる。走査経路Ａがアクセスされている間に、
状態マシンは、走査経路Ａに出力する目的で、ＳＣＡＮ
ＣＫ信号−Ａ’の数（Ｍ／３）を決定するために、制御
信号７３０により、カウンタ７０４を動作させる。カウ
ンタが、正しい数（Ｍ／３）のＳＣＡＮＣＫ−Ａ入力を
受信中の走査経路Ａを示す、あるカウントに近づくと、
カウンタは、状態マシン７０２に、第一のカウント終了
１（ＣＣ１）信号７３２を出力する。
【００２４】第一のＣＣ１信号に応じて、状態マシン
は、制御信号７３０により、カウンタ７０４を初期化
し、走査経路ＡおよびＣへの走査アクセスを不能にし、
時間的間隔８０４の間に、走査経路Ｂへの走査アクセス
を可能にする。状態マシンは、（１）信号７２６によ
り、ＳＣＡＮＣＫゲート７０８を動作可能にし、（２）
信号７２０により、バッファ５１４を動作可能にするこ
とにより、走査経路Ｂへの走査アクセスを可能にする。
走査経路Ｂがアクセスされている間に、状態マシンは、
走査経路Ｂに出力する目的で、ＳＣＡＮＣＫ信号−Ｂ’
の数を決定するために、制御信号７３０により、カウン
タ７０４を動作させる。カウンタが、正しい数（Ｍ／
３）のＳＣＡＮＣＫ−Ｃ入力を受信中の走査経路Ｂを示
す、あるカウントに近づくと、カウンタは、状態マシン
７０２に、第二のカウント終了１（ＣＣ１）信号７３２
を出力する。
は、制御信号７３０により、カウンタ７０４を初期化
し、走査経路ＡおよびＣへの走査アクセスを不能にし、
時間的間隔８０４の間に、走査経路Ｂへの走査アクセス
を可能にする。状態マシンは、（１）信号７２６によ
り、ＳＣＡＮＣＫゲート７０８を動作可能にし、（２）
信号７２０により、バッファ５１４を動作可能にするこ
とにより、走査経路Ｂへの走査アクセスを可能にする。
走査経路Ｂがアクセスされている間に、状態マシンは、
走査経路Ｂに出力する目的で、ＳＣＡＮＣＫ信号−Ｂ’
の数を決定するために、制御信号７３０により、カウン
タ７０４を動作させる。カウンタが、正しい数（Ｍ／
３）のＳＣＡＮＣＫ−Ｃ入力を受信中の走査経路Ｂを示
す、あるカウントに近づくと、カウンタは、状態マシン
７０２に、第二のカウント終了１（ＣＣ１）信号７３２
を出力する。
【００２５】第二のＣＣ１信号に応じて、状態マシン
は、制御信号７３０によりカウンタ７０４を初期化し、
走査経路ＡおよびＢへの走査アクセスを不能にし、時間
的間隔８０６の間に走査経路Ｃへの走査アクセスを可能
にする。状態マシンは、（１）信号７２８により、ＳＣ
ＡＮＣＫゲート７１０を動作可能にし、（２）信号７２
２により、バッファ５１６を動作可能にすることによ
り、走査経路Ｃへの走査アクセスを可能にする。走査経
路Ｃがアクセスされている間に、状態マシンは、走査経
路Ｃに出力目的で、ＳＣＡＮＣＫ−Ｃ’信号の数を決定
するために、制御信号７３０により、カウンタ７０４を
動作させる。カウンタが、正しい数（Ｍ／３）のＳＣＡ
ＮＣＫ−Ｂ入力を受信中の走査経路Ｃを示す、あるカウ
ントに近づくと、カウンタは、状態マシン７０２に第三
のカウント終了１（ＣＣ１）信号７３２を出力する。
は、制御信号７３０によりカウンタ７０４を初期化し、
走査経路ＡおよびＢへの走査アクセスを不能にし、時間
的間隔８０６の間に走査経路Ｃへの走査アクセスを可能
にする。状態マシンは、（１）信号７２８により、ＳＣ
ＡＮＣＫゲート７１０を動作可能にし、（２）信号７２
２により、バッファ５１６を動作可能にすることによ
り、走査経路Ｃへの走査アクセスを可能にする。走査経
路Ｃがアクセスされている間に、状態マシンは、走査経
路Ｃに出力目的で、ＳＣＡＮＣＫ−Ｃ’信号の数を決定
するために、制御信号７３０により、カウンタ７０４を
動作させる。カウンタが、正しい数（Ｍ／３）のＳＣＡ
ＮＣＫ−Ｂ入力を受信中の走査経路Ｃを示す、あるカウ
ントに近づくと、カウンタは、状態マシン７０２に第三
のカウント終了１（ＣＣ１）信号７３２を出力する。
【００２６】第三のＣＣ１信号に応じて、状態マシン
は、走査経路Ａ、ＢおよびＣのすべての走査セルへＳＣ
ＡＮＣＫ信号を送るために、信号７１８−７２２を通し
てすべてのバッファ５１２−５１６を動作不能にし、ゲ
ート７０６−７１０を動作可能にする。走査経路Ａ、Ｂ
およびＣは、等しい数の走査セル（Ｍ／３）を持ってい
ると見なされていて、走査経路Ａ、ＢおよびＣ内の走査
セルの合計は、走査経路１０４内の走査セルの数（Ｍ）
に等しいので、第三のＣＣ１は、コントローラ１１０
が、ＳＣＡＮＣＫ信号を高レベルに設定する前に、一つ
のＳＣＡＮＣＫ信号を、それが、図６の動作状態３０４
から、捕捉状態３０６に遷移中の時点８１４で発生す
る。ＳＣＡＮＥＮＡ信号が高レベルである間は、時点８
０８において、すべての走査経路Ａ、ＢおよびＣは、Ｓ
ＣＡＮＣＫ信号を受信し、これら走査経路に、図５のロ
ジック１０８からレスポンスデータをロードさせる。時
点８０８におけるレスポンスデータのロード動作の後
で、コントローラ１１０からのＳＣＡＮＥＮＡ信号は、
時点８１２において、低レベルに戻り、試験が終了し、
コントローラ１１０が図６のアイドル状態３０２に遷移
するまで、走査経路Ａ、ＢおよびＣに個々にアクセスす
る上記シーケンスが反復して実行される。
は、走査経路Ａ、ＢおよびＣのすべての走査セルへＳＣ
ＡＮＣＫ信号を送るために、信号７１８−７２２を通し
てすべてのバッファ５１２−５１６を動作不能にし、ゲ
ート７０６−７１０を動作可能にする。走査経路Ａ、Ｂ
およびＣは、等しい数の走査セル（Ｍ／３）を持ってい
ると見なされていて、走査経路Ａ、ＢおよびＣ内の走査
セルの合計は、走査経路１０４内の走査セルの数（Ｍ）
に等しいので、第三のＣＣ１は、コントローラ１１０
が、ＳＣＡＮＣＫ信号を高レベルに設定する前に、一つ
のＳＣＡＮＣＫ信号を、それが、図６の動作状態３０４
から、捕捉状態３０６に遷移中の時点８１４で発生す
る。ＳＣＡＮＥＮＡ信号が高レベルである間は、時点８
０８において、すべての走査経路Ａ、ＢおよびＣは、Ｓ
ＣＡＮＣＫ信号を受信し、これら走査経路に、図５のロ
ジック１０８からレスポンスデータをロードさせる。時
点８０８におけるレスポンスデータのロード動作の後
で、コントローラ１１０からのＳＣＡＮＥＮＡ信号は、
時点８１２において、低レベルに戻り、試験が終了し、
コントローラ１１０が図６のアイドル状態３０２に遷移
するまで、走査経路Ａ、ＢおよびＣに個々にアクセスす
る上記シーケンスが反復して実行される。
【００２７】図４と図８の走査タイミング図を対比すれ
ば、コントローラ１１０が、両方の図面において、同じ
ＳＣＡＮＥＮＡタイミングを供給していることが分か
る。例えば、（１）図４の時点４０６における、ＳＣＡ
ＮＥＮＡ信号の高レベルから低レベルへの遷移は、図８
の時点８１２における、ＳＣＡＮＥＮＡ信号の高レベル
から低レベルへの遷移と同じものであり、（２）図４の
時点４０８における、ＳＣＡＮＥＮＡ信号の低レベルか
ら高レベルへの遷移は、図８の時点８１４における、Ｓ
ＣＡＮＥＮＡ信号の低レベルから高レベルへの遷移と同
じものであり、（３）同じ数のＳＣＡＮＣＫ信号が、両
方の図面の時点４０６／８１２と時点４０８／８１４の
間に発生し、（４）図４の時点４０４および図８の時点
８０８において、同じレスポンス・ロードＳＣＡＮＣＫ
信号が発生している。二つのタイミング図の間の差は、
アダプタ５０４が、一度に走査経路の中の一本だけがア
クセスされるように、時間的間隔８０２、８０４、およ
び８０６中に、走査経路Ａ、ＢおよびＣに、Ｍ／３ＳＣ
ＡＮＣＫ信号のバーストが、逐次供給される方法にあ
る。
ば、コントローラ１１０が、両方の図面において、同じ
ＳＣＡＮＥＮＡタイミングを供給していることが分か
る。例えば、（１）図４の時点４０６における、ＳＣＡ
ＮＥＮＡ信号の高レベルから低レベルへの遷移は、図８
の時点８１２における、ＳＣＡＮＥＮＡ信号の高レベル
から低レベルへの遷移と同じものであり、（２）図４の
時点４０８における、ＳＣＡＮＥＮＡ信号の低レベルか
ら高レベルへの遷移は、図８の時点８１４における、Ｓ
ＣＡＮＥＮＡ信号の低レベルから高レベルへの遷移と同
じものであり、（３）同じ数のＳＣＡＮＣＫ信号が、両
方の図面の時点４０６／８１２と時点４０８／８１４の
間に発生し、（４）図４の時点４０４および図８の時点
８０８において、同じレスポンス・ロードＳＣＡＮＣＫ
信号が発生している。二つのタイミング図の間の差は、
アダプタ５０４が、一度に走査経路の中の一本だけがア
クセスされるように、時間的間隔８０２、８０４、およ
び８０６中に、走査経路Ａ、ＢおよびＣに、Ｍ／３ＳＣ
ＡＮＣＫ信号のバーストが、逐次供給される方法にあ
る。
【００２８】走査経路Ａ、ＢおよびＣの走査セル２００
への、アクセスを制御するためのゲート付きクロック制
御スキームを使用して、図７の例示としてのアダプタ回
路を説明してきたが、同じ走査経路Ａ、ＢおよびＣ内で
使用している、他のタイプの走査セルへのアクセスを制
御するために、他の例示としての設計のアダプタ５０４
を使用することができる。例えば、図２の走査セル２０
０は、マルチプレクサ２０２の出力と、Ｄ−ＦＦ２０４
の入力との間に、状態保持マルチプレクサ２１８を含む
ように設計することができる。状態保持マルチプレクサ
２１８は、状態保持マルチプレクサ２１８が、マルチプ
レクサ２０２の出力と、Ｄ−ＦＦの入力との間に接続２
２２を供給するように、または状態保持マルチプレクサ
２１８が、ＤＦＦ２０４の出力とＤＦＦ−２０４への入
力との間に状態保持接続２２４を供給するように、状態
マシン７０２からのＥＮＡＣＫ−Ａ７２４、ＥＮＡＣＫ
−Ｂ７２６信号、およびＥＮＡＣＫ−Ｃ７２８信号への
接続２２０を通して制御することができる。走査経路
Ａ、ＢおよびＣ内に、このタイプの走査セル２００を使
用した場合には、ＳＣＡＮＣＫ信号２１２を、図７のア
ダプタ５０４のところで説明したように、ＳＣＡＮＣＫ
−Ａ信号、ＳＣＡＮＣＫ−Ｂ信号、ＳＣＡＮＣＫ−Ｃ信
号により、Ｄ−ＦＦ２０４のクロック入力にゲートする
代わりに、すべてのＤ−ＦＦ２０４のクロック入力に直
接送ることができる。アダプタ５０４は、ゲート７０６
−７１０、およびＳＣＡＮＣＫ−Ａ信号出力、ＳＣＡＮ
ＣＫ−Ｂ信号出力およびＳＣＡＮＣＫ−Ｃ信号出力を除
去し、出力として、状態マシン７０２からのＥＮＡＣＫ
−Ａ７２４、ＥＮＡＣＫ−Ｂ７２６、およびＥＮＡＣＫ
−Ａ７２８を供給することにより、状態保持走査セルを
動作するように修正することができる。ＥＮＡＣＫ−Ａ
の出力は、制御入力２２０として、走査経路Ａの走査セ
ル内の、状態保持マルチプレクサ２１８に送ることがで
きる。ＥＮＡＣＫ−Ｂの出力は、制御入力２２０とし
て、走査経路Ｂの走査セル内の、状態保持マルチプレク
サ２１８に送ることができる。ＥＮＡＣＫ−Ｃの出力
は、制御入力２２０として、走査経路Ｃの走査セル内
の、状態保持マルチプレクサ２１８に送ることができ
る。
への、アクセスを制御するためのゲート付きクロック制
御スキームを使用して、図７の例示としてのアダプタ回
路を説明してきたが、同じ走査経路Ａ、ＢおよびＣ内で
使用している、他のタイプの走査セルへのアクセスを制
御するために、他の例示としての設計のアダプタ５０４
を使用することができる。例えば、図２の走査セル２０
０は、マルチプレクサ２０２の出力と、Ｄ−ＦＦ２０４
の入力との間に、状態保持マルチプレクサ２１８を含む
ように設計することができる。状態保持マルチプレクサ
２１８は、状態保持マルチプレクサ２１８が、マルチプ
レクサ２０２の出力と、Ｄ−ＦＦの入力との間に接続２
２２を供給するように、または状態保持マルチプレクサ
２１８が、ＤＦＦ２０４の出力とＤＦＦ−２０４への入
力との間に状態保持接続２２４を供給するように、状態
マシン７０２からのＥＮＡＣＫ−Ａ７２４、ＥＮＡＣＫ
−Ｂ７２６信号、およびＥＮＡＣＫ−Ｃ７２８信号への
接続２２０を通して制御することができる。走査経路
Ａ、ＢおよびＣ内に、このタイプの走査セル２００を使
用した場合には、ＳＣＡＮＣＫ信号２１２を、図７のア
ダプタ５０４のところで説明したように、ＳＣＡＮＣＫ
−Ａ信号、ＳＣＡＮＣＫ−Ｂ信号、ＳＣＡＮＣＫ−Ｃ信
号により、Ｄ−ＦＦ２０４のクロック入力にゲートする
代わりに、すべてのＤ−ＦＦ２０４のクロック入力に直
接送ることができる。アダプタ５０４は、ゲート７０６
−７１０、およびＳＣＡＮＣＫ−Ａ信号出力、ＳＣＡＮ
ＣＫ−Ｂ信号出力およびＳＣＡＮＣＫ−Ｃ信号出力を除
去し、出力として、状態マシン７０２からのＥＮＡＣＫ
−Ａ７２４、ＥＮＡＣＫ−Ｂ７２６、およびＥＮＡＣＫ
−Ａ７２８を供給することにより、状態保持走査セルを
動作するように修正することができる。ＥＮＡＣＫ−Ａ
の出力は、制御入力２２０として、走査経路Ａの走査セ
ル内の、状態保持マルチプレクサ２１８に送ることがで
きる。ＥＮＡＣＫ−Ｂの出力は、制御入力２２０とし
て、走査経路Ｂの走査セル内の、状態保持マルチプレク
サ２１８に送ることができる。ＥＮＡＣＫ−Ｃの出力
は、制御入力２２０として、走査経路Ｃの走査セル内
の、状態保持マルチプレクサ２１８に送ることができ
る。
【００２９】機能動作およびレスポンス捕捉動作中、修
正したアダプタ５０４からの、ＥＮＡＣＫ−Ａ出力、Ｅ
ＮＡＣＫ−Ｂ出力、およびＥＮＡＣＫ−Ｃ出力は、マル
チプレクサ２０２および状態保持マルチプレクサ２１８
を通して、レスポンス信号２０６と各走査セルのＤ−Ｆ
Ｆ２０４への入力との間の接続を動作可能にするように
設定される。走査経路Ａへの走査動作中（タイミング間
隔８０２中）、ＥＮＡＣＫ−Ｂ出力およびＥＮＡＣＫ−
Ｃ出力は、走査経路ＢおよびＣの走査セルを、その状態
保持接続構成にするように設定され、ＥＮＡＣＫ−Ａ
は、走査経路Ａの走査アクセスができるように、走査経
路Ａ内の走査セルの走査入力２０８と、Ｄ−ＦＦ２０４
への入力との間に、接続が形成されるように設定され
る。走査経路Ｂへの走査動作中（タイミング間隔８０４
中）、ＥＮＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｃ出力
は、走査経路ＡおよびＣの走査セルを、その状態保持接
続構成にするように設定され、ＥＮＡＣＫ−Ｂは、走査
経路Ｂの走査アクセスができるように、走査経路Ｂ内の
走査セルの走査入力２０８と、Ｄ−ＦＦ２０４への入力
との間に、接続が形成されるように設定される。走査経
路Ｃへの走査動作中（タイミング間隔８０６中）、ＥＮ
ＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｂ出力は、走査経路
ＡおよびＢの走査セルを、その状態保持接続構成にする
ように設定され、ＥＮＡＣＫ−Ｃは、走査経路Ｃの走査
アクセスができるように、走査経路Ｃ内の走査セルの走
査入力２０８とＤ−ＦＦ２０４への入力との間に接続が
形成されるように設定される。
正したアダプタ５０４からの、ＥＮＡＣＫ−Ａ出力、Ｅ
ＮＡＣＫ−Ｂ出力、およびＥＮＡＣＫ−Ｃ出力は、マル
チプレクサ２０２および状態保持マルチプレクサ２１８
を通して、レスポンス信号２０６と各走査セルのＤ−Ｆ
Ｆ２０４への入力との間の接続を動作可能にするように
設定される。走査経路Ａへの走査動作中（タイミング間
隔８０２中）、ＥＮＡＣＫ−Ｂ出力およびＥＮＡＣＫ−
Ｃ出力は、走査経路ＢおよびＣの走査セルを、その状態
保持接続構成にするように設定され、ＥＮＡＣＫ−Ａ
は、走査経路Ａの走査アクセスができるように、走査経
路Ａ内の走査セルの走査入力２０８と、Ｄ−ＦＦ２０４
への入力との間に、接続が形成されるように設定され
る。走査経路Ｂへの走査動作中（タイミング間隔８０４
中）、ＥＮＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｃ出力
は、走査経路ＡおよびＣの走査セルを、その状態保持接
続構成にするように設定され、ＥＮＡＣＫ−Ｂは、走査
経路Ｂの走査アクセスができるように、走査経路Ｂ内の
走査セルの走査入力２０８と、Ｄ−ＦＦ２０４への入力
との間に、接続が形成されるように設定される。走査経
路Ｃへの走査動作中（タイミング間隔８０６中）、ＥＮ
ＡＣＫ−Ａ出力およびＥＮＡＣＫ−Ｂ出力は、走査経路
ＡおよびＢの走査セルを、その状態保持接続構成にする
ように設定され、ＥＮＡＣＫ−Ｃは、走査経路Ｃの走査
アクセスができるように、走査経路Ｃ内の走査セルの走
査入力２０８とＤ−ＦＦ２０４への入力との間に接続が
形成されるように設定される。
【００３０】修正したアダプタ５０４および上記状態保
持タイプの走査セルは、修正前のアダプタ５０４および
走査セル２００のところですでに説明したように、走査
経路Ａ、ＢおよびＣへの走査アクセスの低電力モードを
達成するために動作する。上記の二つのアダプタ／走査
セルの組合せの間の違いは、修正前のアダプタ／走査セ
ルの組合せは、ゲート付きクロック・モードで動作する
が、（すなわち、ゲート付きクロック、ＳＣＡＮＣＫ−
Ａ信号、ＳＣＡＮＣＫ−Ｂ信号およびＳＣＡＮＣＫ−Ｃ
信号を使用する）が、修正しアダプタ／走査セルの組合
せは、同期クロック・モードＣで動作することである
（すなわち、ＳＣＡＮＣＫ信号を使用することであ
る。）。
持タイプの走査セルは、修正前のアダプタ５０４および
走査セル２００のところですでに説明したように、走査
経路Ａ、ＢおよびＣへの走査アクセスの低電力モードを
達成するために動作する。上記の二つのアダプタ／走査
セルの組合せの間の違いは、修正前のアダプタ／走査セ
ルの組合せは、ゲート付きクロック・モードで動作する
が、（すなわち、ゲート付きクロック、ＳＣＡＮＣＫ−
Ａ信号、ＳＣＡＮＣＫ−Ｂ信号およびＳＣＡＮＣＫ−Ｃ
信号を使用する）が、修正しアダプタ／走査セルの組合
せは、同期クロック・モードＣで動作することである
（すなわち、ＳＣＡＮＣＫ信号を使用することであ
る。）。
【００３１】＜走査経路の適合＞すでに説明したよう
に、図１のものに類似の走査ＢＩＳＴアーキテクチャの
実例を自動的に示すことができる、試験合成ツールが開
発されている。これらのツールは、（１）ゼネレータ１
０２がどんな励振データを発生し、走査経路１０４を通
してロジック１０８へ供給しなければならないかを決定
し、（２）走査経路１０６からのレスポンス出力から、
圧縮装置１０６によりどんな試験署名の入手が期待でき
るのかを決定し、（３）走査経路１０４を通してのロジ
ック１０８への励振データ、およびロジック１０８から
のレスポンスデータの通信を組織的に行うには、どんな
タイプのコントローラ１１０が必要なのかを決定するた
めに、ロジック１０８および走査経路１０４への、その
励振インターフェースおよびレスポンス・インターフェ
ースを分析することができる。この分析から、上記ツー
ルは、適当なコントローラ回路１１０、適当なゼネレー
タ回路１０２、および圧適当な縮装置回路１０６を生成
し、図１に示すように、これら回路を走査経路１０４に
接続する。図１の合成した走査ＢＩＳＴアーキテクチャ
を、図５の低電力走査ＢＩＳＴアーキテクチャに適合す
るための労力を軽減するために、好適には、以下に説明
する走査経路適合方法を実行することが好ましい。
に、図１のものに類似の走査ＢＩＳＴアーキテクチャの
実例を自動的に示すことができる、試験合成ツールが開
発されている。これらのツールは、（１）ゼネレータ１
０２がどんな励振データを発生し、走査経路１０４を通
してロジック１０８へ供給しなければならないかを決定
し、（２）走査経路１０６からのレスポンス出力から、
圧縮装置１０６によりどんな試験署名の入手が期待でき
るのかを決定し、（３）走査経路１０４を通してのロジ
ック１０８への励振データ、およびロジック１０８から
のレスポンスデータの通信を組織的に行うには、どんな
タイプのコントローラ１１０が必要なのかを決定するた
めに、ロジック１０８および走査経路１０４への、その
励振インターフェースおよびレスポンス・インターフェ
ースを分析することができる。この分析から、上記ツー
ルは、適当なコントローラ回路１１０、適当なゼネレー
タ回路１０２、および圧適当な縮装置回路１０６を生成
し、図１に示すように、これら回路を走査経路１０４に
接続する。図１の合成した走査ＢＩＳＴアーキテクチャ
を、図５の低電力走査ＢＩＳＴアーキテクチャに適合す
るための労力を軽減するために、好適には、以下に説明
する走査経路適合方法を実行することが好ましい。
【００３２】図９においては、走査経路１０４は、接続
１１８を通してゼネレータから励振フレーム９２０を受
信し、接続１２０を通して圧縮装置１０６にレスポンス
・フレーム９２２を出力する。「フレーム」という用語
は、単に、図３の動作状態３０４中に、ゼネレータ１０
２からの励振データにより走査経路１０４を満たし、圧
縮装置１０６へのレスポンスデータの走査経路１０４を
空にするために必要な走査ビットの数（Ｍ）を示す。試
験は、試験ロジック１０８へ、多数の励振およびレスポ
ンス・フレームの、送信を必要とする場合がある。本発
明の低電力モードの動作を達成するためには、走査経路
１０４を、複数の個々の走査経路に再編成することが望
ましい。この例の場合には、走査経路１０４を再編成す
ると、すでに説明した、三つの個々の走査経路５０６−
５１０を含む、走査経路５０２が形成される。また、合
成ゼネレータ１０２、合成圧縮装置１０６または合成コ
ントローラ１１０にするために、いかなる修正を行う必
要がないような方法で、走査経路１０４を走査経路５０
２に適合させることが望ましい。
１１８を通してゼネレータから励振フレーム９２０を受
信し、接続１２０を通して圧縮装置１０６にレスポンス
・フレーム９２２を出力する。「フレーム」という用語
は、単に、図３の動作状態３０４中に、ゼネレータ１０
２からの励振データにより走査経路１０４を満たし、圧
縮装置１０６へのレスポンスデータの走査経路１０４を
空にするために必要な走査ビットの数（Ｍ）を示す。試
験は、試験ロジック１０８へ、多数の励振およびレスポ
ンス・フレームの、送信を必要とする場合がある。本発
明の低電力モードの動作を達成するためには、走査経路
１０４を、複数の個々の走査経路に再編成することが望
ましい。この例の場合には、走査経路１０４を再編成す
ると、すでに説明した、三つの個々の走査経路５０６−
５１０を含む、走査経路５０２が形成される。また、合
成ゼネレータ１０２、合成圧縮装置１０６または合成コ
ントローラ１１０にするために、いかなる修正を行う必
要がないような方法で、走査経路１０４を走査経路５０
２に適合させることが望ましい。
【００３３】図５のところですでに説明したように、走
査経路１０４内の走査セルの数（Ｍ）は、走査経路１０
４が、三つの個々の走査セグメントＡ、ＢおよびＣから
なり、各走査セグメントが、走査経路１０４内に、走査
セル（Ｍ）の１／３（Ｍ／３）を含むように、三つに分
割することができるものと仮定する。走査経路１０４の
走査セグメントＡは、それぞれ、全部の励振バス１２２
およびレスポンス・バス１２４の励振信号およびレスポ
ンス信号のサブセット９１２を含む。走査経路１０４の
走査セグメントＢは、それぞれ、全部の励振バス１２２
およびレスポンス・バス１２４の、励振信号およびレス
ポンス信号のサブセット９１０を含む。走査経路１０４
の走査セグメントＣは、それぞれ、全部の励振バス１２
２およびレスポンス・バス１２４の、励振信号およびレ
スポンス信号のサブセット９１２を含む。
査経路１０４内の走査セルの数（Ｍ）は、走査経路１０
４が、三つの個々の走査セグメントＡ、ＢおよびＣから
なり、各走査セグメントが、走査経路１０４内に、走査
セル（Ｍ）の１／３（Ｍ／３）を含むように、三つに分
割することができるものと仮定する。走査経路１０４の
走査セグメントＡは、それぞれ、全部の励振バス１２２
およびレスポンス・バス１２４の励振信号およびレスポ
ンス信号のサブセット９１２を含む。走査経路１０４の
走査セグメントＢは、それぞれ、全部の励振バス１２２
およびレスポンス・バス１２４の、励振信号およびレス
ポンス信号のサブセット９１０を含む。走査経路１０４
の走査セグメントＣは、それぞれ、全部の励振バス１２
２およびレスポンス・バス１２４の、励振信号およびレ
スポンス信号のサブセット９１２を含む。
【００３４】ゼネレータ１０２から、走査経路１０４内
に走査した各励振走査フレーム９２０は、それぞれ、走
査セグメントＡ、ＢおよびＣを満たす、ビット位置フィ
ールド（ＣＢＡ）を持っていると見なすことができる。
例えば、走査動作の後で、ビット位置フィールドＡは、
セグメントＡ内にロードされ、ビット位置フィールドＢ
は、セグメントＢ内にロードされ、ビット位置フィール
ドＣは、セグメントＣ内にロードされる。同様に、走査
経路１０４から圧縮装置１０６へ走査された各レスポン
ス走査フレーム９２２は、それぞれ、走査セグメント
Ａ、ＢおよびＣを空にする、ビット位置フィールド（Ｃ
ＢＡ）を持っていると見なすことができる。例えば、走
査動作の後で、ビット位置フィールドＡは、セグメント
Ａからアンロードされ、ビット位置フィールドＢは、セ
グメントＢからアンロードされ、ビット位置フィールド
Ｃは、セグメントＣからアンロードされる。走査経路１
０４が、低電力構成に再編成された場合に、ゼネレータ
１０２から圧縮装置１０６へ、励振フレーム９２０およ
びレスポンス・フレーム９２２が、それぞれ、確実に再
利用することができるようにするために、以下に説明す
るように、再編成プロセスが実行される。
に走査した各励振走査フレーム９２０は、それぞれ、走
査セグメントＡ、ＢおよびＣを満たす、ビット位置フィ
ールド（ＣＢＡ）を持っていると見なすことができる。
例えば、走査動作の後で、ビット位置フィールドＡは、
セグメントＡ内にロードされ、ビット位置フィールドＢ
は、セグメントＢ内にロードされ、ビット位置フィール
ドＣは、セグメントＣ内にロードされる。同様に、走査
経路１０４から圧縮装置１０６へ走査された各レスポン
ス走査フレーム９２２は、それぞれ、走査セグメント
Ａ、ＢおよびＣを空にする、ビット位置フィールド（Ｃ
ＢＡ）を持っていると見なすことができる。例えば、走
査動作の後で、ビット位置フィールドＡは、セグメント
Ａからアンロードされ、ビット位置フィールドＢは、セ
グメントＢからアンロードされ、ビット位置フィールド
Ｃは、セグメントＣからアンロードされる。走査経路１
０４が、低電力構成に再編成された場合に、ゼネレータ
１０２から圧縮装置１０６へ、励振フレーム９２０およ
びレスポンス・フレーム９２２が、それぞれ、確実に再
利用することができるようにするために、以下に説明す
るように、再編成プロセスが実行される。
【００３５】走査経路１０４のセグメントＡは、点線９
１４で示すように、個々の走査経路Ａ５０６として構成
される。走査経路１０４のセグメントＢは、点線９１６
で示すように、個々の走査経路Ｂ５０８として構成され
る。走査経路１０４のセグメントＣは、点線９１８で示
すように、個々の走査経路Ｃ５１０として構成される。
走査経路Ａ、ＢおよびＣ５０６−５１０への走査入力
は、接続１１８を通して、ゼネレータ１０２に送られ
る。走査経路Ａ、ＢおよびＣ５０６−５１０からの走査
出力は、すでに説明した三状態バッファ５１２−５１６
を通して、また、接続１２０を通して圧縮装置１０６に
送られる。個々の各走査経路５０６−５１０は、ロジッ
ク１０８への、励振バス接続およびレスポンス・バス接
続９０８−９１２を維持する。
１４で示すように、個々の走査経路Ａ５０６として構成
される。走査経路１０４のセグメントＢは、点線９１６
で示すように、個々の走査経路Ｂ５０８として構成され
る。走査経路１０４のセグメントＣは、点線９１８で示
すように、個々の走査経路Ｃ５１０として構成される。
走査経路Ａ、ＢおよびＣ５０６−５１０への走査入力
は、接続１１８を通して、ゼネレータ１０２に送られ
る。走査経路Ａ、ＢおよびＣ５０６−５１０からの走査
出力は、すでに説明した三状態バッファ５１２−５１６
を通して、また、接続１２０を通して圧縮装置１０６に
送られる。個々の各走査経路５０６−５１０は、ロジッ
ク１０８への、励振バス接続およびレスポンス・バス接
続９０８−９１２を維持する。
【００３６】走査経路１０４を動作するために使用する
同じゼネレータ回路１０２および圧縮装置回路１０６を
使用して、再編成した走査経路５０２を動作させると、
下記の行動が行われる。この行動は、図５、図６、図７
および図８のところで説明したように、走査経路５０２
を制御するために、アダプタ５０４が、すでにコントロ
ーラ１１０と走査経路５０２の間に挿入されているとの
仮定のもとに行われる。励振フレーム９２０およびレス
ポンス・フレーム９２２［ＣＢＡ］の、それぞれの入力
および出力中、（１）励振ビット・フィールドＡは、レ
スポンス・ビット・フィールドＡが、走査経路Ａから圧
縮装置１０６に直接アンロードされる時に、ゼネレータ
１０２から走査経路Ａ内に直接ロードされ、（２）励振
ビット・フィールドＢは、レスポンス・ビット・フィー
ルドＢが、走査経路Ｂから圧縮装置１０６に直接アンロ
ードされる時に、ゼネレータ１０２から走査経路Ｂ内に
直接ロードされ、（３）励振ビット・フィールドＣは、
レスポンス・ビット・フィールドＣが、走査経路Ｃから
圧縮装置１０６に直接アンロードされる時に、ゼネレー
タ１０２から走査経路Ｃ内に直接ロードされる。この説
明から分かるように、走査経路１０４が、すでに説明し
たように、走査経路５０２に再構成された場合には、走
査経路５０２は、元来走査経路１０４により使用される
はずの、同じ励振フレーム、およびレスポンス・フレー
ムを使用することができる。それ故、合成ゼネレータ回
路１０２、合成圧縮装置回路１０６、または合成コント
ローラ回路１１０にするために修正する必要はない。
同じゼネレータ回路１０２および圧縮装置回路１０６を
使用して、再編成した走査経路５０２を動作させると、
下記の行動が行われる。この行動は、図５、図６、図７
および図８のところで説明したように、走査経路５０２
を制御するために、アダプタ５０４が、すでにコントロ
ーラ１１０と走査経路５０２の間に挿入されているとの
仮定のもとに行われる。励振フレーム９２０およびレス
ポンス・フレーム９２２［ＣＢＡ］の、それぞれの入力
および出力中、（１）励振ビット・フィールドＡは、レ
スポンス・ビット・フィールドＡが、走査経路Ａから圧
縮装置１０６に直接アンロードされる時に、ゼネレータ
１０２から走査経路Ａ内に直接ロードされ、（２）励振
ビット・フィールドＢは、レスポンス・ビット・フィー
ルドＢが、走査経路Ｂから圧縮装置１０６に直接アンロ
ードされる時に、ゼネレータ１０２から走査経路Ｂ内に
直接ロードされ、（３）励振ビット・フィールドＣは、
レスポンス・ビット・フィールドＣが、走査経路Ｃから
圧縮装置１０６に直接アンロードされる時に、ゼネレー
タ１０２から走査経路Ｃ内に直接ロードされる。この説
明から分かるように、走査経路１０４が、すでに説明し
たように、走査経路５０２に再構成された場合には、走
査経路５０２は、元来走査経路１０４により使用される
はずの、同じ励振フレーム、およびレスポンス・フレー
ムを使用することができる。それ故、合成ゼネレータ回
路１０２、合成圧縮装置回路１０６、または合成コント
ローラ回路１１０にするために修正する必要はない。
【００３７】走査経路１０４が、走査経路５０２内で、
必要な数の個々の走査経路（Ｎ）により等しく分割され
ない多数の走査セル（Ｍ）を含んでいる場合には、個々
の走査経路の中の一つの長さを、走査フレーム９２０お
よび９２２が正しい入力および出力を行うように、走査
経路５０２を補償するために調整することができる。例
えば、走査経路１０４内の走査セルの数（Ｍ）が、必要
な低電力モードの動作を行うために必要な、個々の走査
経路の数（Ｎ）で等しく分割できない場合には、Ｍ＋Ｙ
がＮにより等しく分割できるように、数値（Ｙ）を加え
ることにより、Ｍの数値を増大することができる。この
ようにした場合には、Ｎ個の個々の走査経路を形成する
ことができる。Ｎ−１個の個々の走査経路は、（Ｍ＋
Ｙ）／Ｎという長さを持ち、個々の走査経路の中の一つ
は、（（Ｍ＋Ｙ）／Ｎ）−Ｙの長さを持つ。例えば、走
査経路１０４が９７個の走査セル（Ｍ）を持つ場合に
は、５０２の走査経路ＡおよびＢは、それぞれ、３３個
［（Ｍ＋Ｙ）／Ｎ＝（９７＋２）／３＝３３］の走査セ
ルを含むように構成することができ、一方、走査経路Ｃ
は、３１個［（（Ｍ＋Ｙ）／Ｎ）−Ｙ＝（（９７＋２）
／３）−２＝３１］の走査セルを含むように構成され
る。この例の場合には、走査フレーム９２０および９２
２［ＣＢＡ］のセグメントは、セグメントＡ＝３３ビッ
ト、セグメントＢ＝３３ビット、およびセグメントＣ＝
３１ビットのように見える。
必要な数の個々の走査経路（Ｎ）により等しく分割され
ない多数の走査セル（Ｍ）を含んでいる場合には、個々
の走査経路の中の一つの長さを、走査フレーム９２０お
よび９２２が正しい入力および出力を行うように、走査
経路５０２を補償するために調整することができる。例
えば、走査経路１０４内の走査セルの数（Ｍ）が、必要
な低電力モードの動作を行うために必要な、個々の走査
経路の数（Ｎ）で等しく分割できない場合には、Ｍ＋Ｙ
がＮにより等しく分割できるように、数値（Ｙ）を加え
ることにより、Ｍの数値を増大することができる。この
ようにした場合には、Ｎ個の個々の走査経路を形成する
ことができる。Ｎ−１個の個々の走査経路は、（Ｍ＋
Ｙ）／Ｎという長さを持ち、個々の走査経路の中の一つ
は、（（Ｍ＋Ｙ）／Ｎ）−Ｙの長さを持つ。例えば、走
査経路１０４が９７個の走査セル（Ｍ）を持つ場合に
は、５０２の走査経路ＡおよびＢは、それぞれ、３３個
［（Ｍ＋Ｙ）／Ｎ＝（９７＋２）／３＝３３］の走査セ
ルを含むように構成することができ、一方、走査経路Ｃ
は、３１個［（（Ｍ＋Ｙ）／Ｎ）−Ｙ＝（（９７＋２）
／３）−２＝３１］の走査セルを含むように構成され
る。この例の場合には、走査フレーム９２０および９２
２［ＣＢＡ］のセグメントは、セグメントＡ＝３３ビッ
ト、セグメントＢ＝３３ビット、およびセグメントＣ＝
３１ビットのように見える。
【００３８】上記走査フレーム補償技術を含むように、
走査経路５０２を形成した場合には、アダプタ５０４の
動作は、アダプタ５０４が、補償走査経路５０２を正し
く制御することができるように調整される。図７および
図８は、アダプタ５０４の回路および動作を詳細に示
す。上記３３ビットの走査経路Ａ、３３ビットの走査経
路Ｂ、および３１ビットの走査経路Ｃからなる、走査経
路５０２に、走査フレームを送信するために、図８のア
ダプタのタイミング図が使用されていると仮定した場
合、アダプタ５０４を下記の用に変更する必要がある。
アダプタの状態マシン７０２は、図８において、それぞ
れ、時間的間隔８０２および８０４において、走査経路
ＡおよびＢに対する、３３ビット走査動作を何時停止す
べきかを決定するために、すでに説明したように、カウ
ンタ７０４からのＣＣ１ ７３２出力を引き続くモニタ
する。しかし、走査経路Ｃへの走査タイミング間隔８０
６は、走査タイミング間隔８０２および８０４とは異な
っているので、状態マシンの動作は、走査経路Ｃに対す
る３１ビットの走査動作の停止するために、カウンタ７
０４からの、カウント終了２（ＣＣ２）出力７３４をモ
ニタするように変更される。走査経路Ｃに対するＣＣ２
７３４出力は、３１ビットの走査動作を停止すべき時
間を示すように設計され、一方、ＣＣ１ ７３２は、走
査経路ＡおよびＢに対する、３３ビットの走査動作を停
止すべき時間を表示するように設計される。
走査経路５０２を形成した場合には、アダプタ５０４の
動作は、アダプタ５０４が、補償走査経路５０２を正し
く制御することができるように調整される。図７および
図８は、アダプタ５０４の回路および動作を詳細に示
す。上記３３ビットの走査経路Ａ、３３ビットの走査経
路Ｂ、および３１ビットの走査経路Ｃからなる、走査経
路５０２に、走査フレームを送信するために、図８のア
ダプタのタイミング図が使用されていると仮定した場
合、アダプタ５０４を下記の用に変更する必要がある。
アダプタの状態マシン７０２は、図８において、それぞ
れ、時間的間隔８０２および８０４において、走査経路
ＡおよびＢに対する、３３ビット走査動作を何時停止す
べきかを決定するために、すでに説明したように、カウ
ンタ７０４からのＣＣ１ ７３２出力を引き続くモニタ
する。しかし、走査経路Ｃへの走査タイミング間隔８０
６は、走査タイミング間隔８０２および８０４とは異な
っているので、状態マシンの動作は、走査経路Ｃに対す
る３１ビットの走査動作の停止するために、カウンタ７
０４からの、カウント終了２（ＣＣ２）出力７３４をモ
ニタするように変更される。走査経路Ｃに対するＣＣ２
７３４出力は、３１ビットの走査動作を停止すべき時
間を示すように設計され、一方、ＣＣ１ ７３２は、走
査経路ＡおよびＢに対する、３３ビットの走査動作を停
止すべき時間を表示するように設計される。
【００３９】＜並列走査ＢＩＳＴアーキテクチャ＞図１
０は、従来の並列走査ＢＩＳＴアーキテクチャにより試
験を行うように、すでに構成済みの回路１０００であ
る。図１の一つの走査ＢＩＳＴアーキテクチャの場合に
ように、並列走査ＢＩＳＴアーキテクチャを合成し、埋
設試験機構として機能するように、集積回路内に自動的
に挿入することができる。並列走査ＢＩＳＴアーキテク
チャは、ゼネレータ１００２、圧縮装置１００４、コン
トローラ１００８、および走査経路１−Ｎ、１０１０−
１１６を含む。回路１０００の機能モード中、走査経路
１−ＮのＤ−ＦＦ２０４は、回路１０００に機能性を与
えるために、ロジック１００６と一緒に動作するように
構成される。試験モード中、走査経路１−ＮのＤ−ＦＦ
２０４は、ロジック１００６を試験するために、ゼネレ
ータ１００２、圧縮装置１００４、およびコントローラ
１００８と一緒に動作する。走査経路、１−Ｎは、経路
１０４０−１０４６を通して、ロジック１００６からレ
スポンスを受信し、経路１０４８−１０５４を通して、
ロジック１００６に励振を出力する。走査経路、１−Ｎ
は、経路１０１０−１０２４を通して、ゼネレータ１０
０２から直列励振を受信し、経路１０２６−１０３２を
通して、圧縮装置１００４に直列レスポンスを出力す
る。走査経路、１−Ｎは、経路１０３４を通して、コン
トローラ１００８から、制御入力を受信し、ゼネレータ
１００２は、経路１０３８を通してコントローラ１００
８から制御入力を受信し、圧縮装置１００４は、回路１
０３６を通して、コントローラ１００８から、制御入力
を受信する。
０は、従来の並列走査ＢＩＳＴアーキテクチャにより試
験を行うように、すでに構成済みの回路１０００であ
る。図１の一つの走査ＢＩＳＴアーキテクチャの場合に
ように、並列走査ＢＩＳＴアーキテクチャを合成し、埋
設試験機構として機能するように、集積回路内に自動的
に挿入することができる。並列走査ＢＩＳＴアーキテク
チャは、ゼネレータ１００２、圧縮装置１００４、コン
トローラ１００８、および走査経路１−Ｎ、１０１０−
１１６を含む。回路１０００の機能モード中、走査経路
１−ＮのＤ−ＦＦ２０４は、回路１０００に機能性を与
えるために、ロジック１００６と一緒に動作するように
構成される。試験モード中、走査経路１−ＮのＤ−ＦＦ
２０４は、ロジック１００６を試験するために、ゼネレ
ータ１００２、圧縮装置１００４、およびコントローラ
１００８と一緒に動作する。走査経路、１−Ｎは、経路
１０４０−１０４６を通して、ロジック１００６からレ
スポンスを受信し、経路１０４８−１０５４を通して、
ロジック１００６に励振を出力する。走査経路、１−Ｎ
は、経路１０１０−１０２４を通して、ゼネレータ１０
０２から直列励振を受信し、経路１０２６−１０３２を
通して、圧縮装置１００４に直列レスポンスを出力す
る。走査経路、１−Ｎは、経路１０３４を通して、コン
トローラ１００８から、制御入力を受信し、ゼネレータ
１００２は、経路１０３８を通してコントローラ１００
８から制御入力を受信し、圧縮装置１００４は、回路１
０３６を通して、コントローラ１００８から、制御入力
を受信する。
【００４０】回路１０００の構成が、最初に、図１０の
試験構成になると、並列走査ＢＩＳＴアーキテクチャ
は、図１１の動作図１１００のアイドル状態１１０２に
なる。試験スタート信号に応じて、図１のところですで
に説明したように、並列走査ＢＩＳＴアーキテクチャ
は、アイドル状態１１０２から動作状態１１０４に遷移
する。動作状態の場合には、コントローラ１００８は、
試験をスタートさせるために、ゼネレータ１００２、走
査経路、１−Ｎ、および圧縮装置１００４に制御を出力
する。動作状態中、走査経路１−Ｎは、ゼネレータ１０
０２からロジック１００６へ入力される、励振により満
たされ、ロジック１００６から圧縮装置１００４へのレ
スポンスをゼロにする。走査経路１−Ｎが満たされ、空
になると、コントローラ１００８は、次のレスポンスデ
ータをロードするために、捕捉状態１１０６へ遷移し、
その後で、ゼネレータ１００２から次の励振を入力し、
圧縮装置１００４に次のレスポンスを送るために、動作
状態１１０４に戻る。すべての励振パターンおよびレス
ポンス・パターンが適用された後で、動作状態と捕捉状
態の間で遷移を繰り返し行うことにより、試験が終了
し、コントローラは、アイドル状態１１０２に戻る。
試験構成になると、並列走査ＢＩＳＴアーキテクチャ
は、図１１の動作図１１００のアイドル状態１１０２に
なる。試験スタート信号に応じて、図１のところですで
に説明したように、並列走査ＢＩＳＴアーキテクチャ
は、アイドル状態１１０２から動作状態１１０４に遷移
する。動作状態の場合には、コントローラ１００８は、
試験をスタートさせるために、ゼネレータ１００２、走
査経路、１−Ｎ、および圧縮装置１００４に制御を出力
する。動作状態中、走査経路１−Ｎは、ゼネレータ１０
０２からロジック１００６へ入力される、励振により満
たされ、ロジック１００６から圧縮装置１００４へのレ
スポンスをゼロにする。走査経路１−Ｎが満たされ、空
になると、コントローラ１００８は、次のレスポンスデ
ータをロードするために、捕捉状態１１０６へ遷移し、
その後で、ゼネレータ１００２から次の励振を入力し、
圧縮装置１００４に次のレスポンスを送るために、動作
状態１１０４に戻る。すべての励振パターンおよびレス
ポンス・パターンが適用された後で、動作状態と捕捉状
態の間で遷移を繰り返し行うことにより、試験が終了
し、コントローラは、アイドル状態１１０２に戻る。
【００４１】図１０の並列走査ＢＩＳＴアーキテクチャ
の構造および動作は、図１の一つの走査ＢＩＳＴアーキ
テクチャの構造および動作に非常によく似ている。図１
と図１０の走査ＢＩＳＴアーキテクチャとの間の最も注
目すべき違いとしては、下記の違い等がある。（１）図
１の試験構成中に、一つの走査経路１０４が形成された
のに対して、図１０の場合には、試験構成中に、複数の
並列走査経路、１−Ｎが形成される。（２）ゼネレータ
１０２が、走査経路１０４に、一つの励振出力１１８を
出力するのに対して、図１０の場合には、ゼネレータ１
００２は、走査経路、１−Ｎに対して、複数の並列励振
出力１０１８−１０２４を出力する。（３）圧縮装置１
０６が、走査経路１０４から、一つのレスポンス出力１
２０を入力するのに対して、図１０の場合には、圧縮装
置１００４は、走査経路、１−Ｎから、複数の並列レス
ポンス出力１０２６−１０３２を入力する。
の構造および動作は、図１の一つの走査ＢＩＳＴアーキ
テクチャの構造および動作に非常によく似ている。図１
と図１０の走査ＢＩＳＴアーキテクチャとの間の最も注
目すべき違いとしては、下記の違い等がある。（１）図
１の試験構成中に、一つの走査経路１０４が形成された
のに対して、図１０の場合には、試験構成中に、複数の
並列走査経路、１−Ｎが形成される。（２）ゼネレータ
１０２が、走査経路１０４に、一つの励振出力１１８を
出力するのに対して、図１０の場合には、ゼネレータ１
００２は、走査経路、１−Ｎに対して、複数の並列励振
出力１０１８−１０２４を出力する。（３）圧縮装置１
０６が、走査経路１０４から、一つのレスポンス出力１
２０を入力するのに対して、図１０の場合には、圧縮装
置１００４は、走査経路、１−Ｎから、複数の並列レス
ポンス出力１０２６−１０３２を入力する。
【００４２】図１０の並列走査ＢＩＳＴアーキテクチャ
は、図１の走査ＢＩＳＴアーキテクチャのところで説明
したのと同じ電力消費の問題を抱えている。走査動作以
降、ロジック１００６は、走査経路１−Ｎから、同時に
リップル波動を行う励振入力を受信する。それ故、図１
０の並列走査ＢＩＳＴアーキテクチャは、以下に説明す
るように、低電力並列走査ＢＩＳＴアーキテクチャに適
合させることにより、試験中、より少ない電力を消費す
るように改善することができる。
は、図１の走査ＢＩＳＴアーキテクチャのところで説明
したのと同じ電力消費の問題を抱えている。走査動作以
降、ロジック１００６は、走査経路１−Ｎから、同時に
リップル波動を行う励振入力を受信する。それ故、図１
０の並列走査ＢＩＳＴアーキテクチャは、以下に説明す
るように、低電力並列走査ＢＩＳＴアーキテクチャに適
合させることにより、試験中、より少ない電力を消費す
るように改善することができる。
【００４３】＜低電力並列走査ＢＩＳＴアーキテクチャ
＞図１２は、低電力動作用に適合させた図１０の並列走
査ＢＩＳＴアーキテクチャである。適合方法は、図１走
査ＢＩＳＴアーキテクチャの低電力適合のところですで
に説明したように下記のステップを含む。ステップ１
は、図１０の走査経路１−Ｎ、１０１０−１０１６を、
図１２の走査経路１−Ｎ、１２０２−１２０８への再構
成を含む。この場合、各走査経路１−Ｎ、１２０２−１
２０８は、そのそれぞれの入力１０１８−１０２４と、
その各出力１０２６−１０３２との間に、複数の個々の
走査経路を含む。この例の場合には、各走査経路１−
Ｎ、１２０２−１２０８は、図１の走査経路１０４が図
５の走査経路５０２に再構成されたように、個々の走査
経路Ａ、ＢおよびＣに、すでに再構成されているものと
仮定する。ステップ２は、コントローラ１００８と走査
経路１−Ｎ、１２０２−１２０８との間への、アダプタ
１２１０の挿入を含む。この例の場合には、アダプタ１
２１０は、それが各走査経路１−Ｎ、１２０２−１２０
８内の、個々の走査経路Ａ、ＢおよびＣを動作するとい
う点で、アダプタ５０４に非常によく似ている。それ
故、アダプタ１２１０の動作については、以下に簡単に
説明する。
＞図１２は、低電力動作用に適合させた図１０の並列走
査ＢＩＳＴアーキテクチャである。適合方法は、図１走
査ＢＩＳＴアーキテクチャの低電力適合のところですで
に説明したように下記のステップを含む。ステップ１
は、図１０の走査経路１−Ｎ、１０１０−１０１６を、
図１２の走査経路１−Ｎ、１２０２−１２０８への再構
成を含む。この場合、各走査経路１−Ｎ、１２０２−１
２０８は、そのそれぞれの入力１０１８−１０２４と、
その各出力１０２６−１０３２との間に、複数の個々の
走査経路を含む。この例の場合には、各走査経路１−
Ｎ、１２０２−１２０８は、図１の走査経路１０４が図
５の走査経路５０２に再構成されたように、個々の走査
経路Ａ、ＢおよびＣに、すでに再構成されているものと
仮定する。ステップ２は、コントローラ１００８と走査
経路１−Ｎ、１２０２−１２０８との間への、アダプタ
１２１０の挿入を含む。この例の場合には、アダプタ１
２１０は、それが各走査経路１−Ｎ、１２０２−１２０
８内の、個々の走査経路Ａ、ＢおよびＣを動作するとい
う点で、アダプタ５０４に非常によく似ている。それ
故、アダプタ１２１０の動作については、以下に簡単に
説明する。
【００４４】図１３の動作図が示すように、アダプタ１
２１０は、コントローラ１００８に応答して、動作状態
１１０４に入り、（１）ゼネレータ１００２から励振を
入力し、圧縮装置１００４にレスポンスを出力するため
に、制御バス１２１２を通して、走査経路１２０２−１
２０８の走査経路Ａを同時に動作し、その後で、（２）
ゼネレータ１００２から励振を入力し、圧縮装置１００
４にレスポンスを出力するために、制御バス１２１２を
通して、走査経路１２０２−１２０８の走査経路Ｂを同
時に動作し、（３）ゼネレータ１００２から励振を入力
し、圧縮装置１００４にレスポンスを出力するために、
制御バス１２１２を通して、走査経路１２０２−１２０
８の走査経路Ｃを同時に動作する。アダプタ１２１０
は、コントローラが捕捉状態に入った場合に、走査経路
１２０２−１２０８の走査を中止し、コントローラが、
動作状態１１０４に再度入った場合に、走査経路１２０
２−１２０８の走査経路Ａ、ＢおよびＣに対して、上記
走査動作シーケンスを再開する。試験が終了すると、コ
ントローラ１００８は、アイドル状態１１０２に入り、
アダプタ１２１０は動作不能になる。この説明から、ア
ダプタ１２１０の動作は、アダプタ１２１０が、その制
御状態図のシーケンス１３０２中に、複数の走査経路、
複数の走査経路Ｂ、および複数の走査経路Ｃを制御する
点を除けば、アダプタ５０４の動作と同じものであるこ
とが分かる。反対に、アダプタ５０４は、その制御状態
図のシーケンス６０２中に、一本の走査経路Ａ、一本の
走査経路Ｂ、および一本の走査経路Ｃだけを制御する。
２１０は、コントローラ１００８に応答して、動作状態
１１０４に入り、（１）ゼネレータ１００２から励振を
入力し、圧縮装置１００４にレスポンスを出力するため
に、制御バス１２１２を通して、走査経路１２０２−１
２０８の走査経路Ａを同時に動作し、その後で、（２）
ゼネレータ１００２から励振を入力し、圧縮装置１００
４にレスポンスを出力するために、制御バス１２１２を
通して、走査経路１２０２−１２０８の走査経路Ｂを同
時に動作し、（３）ゼネレータ１００２から励振を入力
し、圧縮装置１００４にレスポンスを出力するために、
制御バス１２１２を通して、走査経路１２０２−１２０
８の走査経路Ｃを同時に動作する。アダプタ１２１０
は、コントローラが捕捉状態に入った場合に、走査経路
１２０２−１２０８の走査を中止し、コントローラが、
動作状態１１０４に再度入った場合に、走査経路１２０
２−１２０８の走査経路Ａ、ＢおよびＣに対して、上記
走査動作シーケンスを再開する。試験が終了すると、コ
ントローラ１００８は、アイドル状態１１０２に入り、
アダプタ１２１０は動作不能になる。この説明から、ア
ダプタ１２１０の動作は、アダプタ１２１０が、その制
御状態図のシーケンス１３０２中に、複数の走査経路、
複数の走査経路Ｂ、および複数の走査経路Ｃを制御する
点を除けば、アダプタ５０４の動作と同じものであるこ
とが分かる。反対に、アダプタ５０４は、その制御状態
図のシーケンス６０２中に、一本の走査経路Ａ、一本の
走査経路Ｂ、および一本の走査経路Ｃだけを制御する。
【００４５】＜低電力走査ＢＩＳＴアーキテクチャの直
接合成＞低電力動作用の従来の走査ＢＩＳＴアーキテク
チャを適合する方法について説明してきたが、本発明の
低電力の利点を理解すれば、試験合成ツールは、低電力
走査ＢＩＳＴアーキテクチャに直接合成するように改善
される。低電力走査ＢＩＳＴアーキテクチャの直接合成
の場合には、上記適合ステップを行う必要がなくなる。
何故なら、上記ステップを合成プロセスに内蔵させるこ
とができるからである。下記の例は、本発明の低電力走
査ＢＩＳＴアーキテクチャを説明している。何故なら、
図１４および図１６の合成した低電力走査ＢＩＳＴアー
キテクチャ内に、内蔵させることができるからである。
接合成＞低電力動作用の従来の走査ＢＩＳＴアーキテク
チャを適合する方法について説明してきたが、本発明の
低電力の利点を理解すれば、試験合成ツールは、低電力
走査ＢＩＳＴアーキテクチャに直接合成するように改善
される。低電力走査ＢＩＳＴアーキテクチャの直接合成
の場合には、上記適合ステップを行う必要がなくなる。
何故なら、上記ステップを合成プロセスに内蔵させるこ
とができるからである。下記の例は、本発明の低電力走
査ＢＩＳＴアーキテクチャを説明している。何故なら、
図１４および図１６の合成した低電力走査ＢＩＳＴアー
キテクチャ内に、内蔵させることができるからである。
【００４６】図１４は、一つの走査経路の低電力走査Ｂ
ＩＳＴアーキテクチャの、例示としての合成を示す。こ
の図は、走査ＢＩＳＴアーキテクチャの合成に含まれ
る、走査経路１０４を走査経路５０２に再構成する、上
記適合ステップを示す。この図は、また、走査ＢＩＳＴ
アーキテクチャの合成内に含まれる、走査経路５０２の
走査経路Ａ、ＢおよびＣに個々にアクセスするように、
動作することができる制御を行う上記適合ステップも示
す。合成した低電力コントローラ１４０２は、図５の上
記コントローラ１１０およびアダプタ５０４の制御機能
を、一つの制御回路に統合する。コントローラ１４０２
は、図１５のコントローラ状態図に従って動作する。コ
ントローラ１４０２は、図６のアイドル状態３０２に対
応するアイドル状態１５０２を含み、図６の動作状態３
０４および６０４−６０８に対応する状態１５０４−１
５０８、および図６の捕捉状態３０６に対応する捕捉状
態１５１０を含む。
ＩＳＴアーキテクチャの、例示としての合成を示す。こ
の図は、走査ＢＩＳＴアーキテクチャの合成に含まれ
る、走査経路１０４を走査経路５０２に再構成する、上
記適合ステップを示す。この図は、また、走査ＢＩＳＴ
アーキテクチャの合成内に含まれる、走査経路５０２の
走査経路Ａ、ＢおよびＣに個々にアクセスするように、
動作することができる制御を行う上記適合ステップも示
す。合成した低電力コントローラ１４０２は、図５の上
記コントローラ１１０およびアダプタ５０４の制御機能
を、一つの制御回路に統合する。コントローラ１４０２
は、図１５のコントローラ状態図に従って動作する。コ
ントローラ１４０２は、図６のアイドル状態３０２に対
応するアイドル状態１５０２を含み、図６の動作状態３
０４および６０４−６０８に対応する状態１５０４−１
５０８、および図６の捕捉状態３０６に対応する捕捉状
態１５１０を含む。
【００４７】図１６は、並列走査経路低電力走査ＢＩＳ
Ｔアーキテクチャの例示としての合成である。走査ＢＩ
ＳＴアーキテクチャの合成内に含まれる走査経路１０１
０−１０１６を走査経路１２０２−１２０８に再構成す
る、上記適合ステップを示す。この図は、また、走査Ｂ
ＩＳＴアーキテクチャの合成内に含まれる走査経路１２
０２−１２０８の走査経路Ａ、ＢおよびＣに個々にアク
セスするように、動作することができる制御を行う上記
適合ステップも示す。合成した低電力コントローラ１６
０２は、図１２の上記コントローラ１００８およびアダ
プタ１２１０の制御機能を一つの制御回路に統合する。
コントローラ１６０２は、図１７のコントローラ状態図
に従って動作する。このコントローラ１６０２は、図１
３のアイドル状態１１０２に対応するアイドル状態１７
０２を含み、図１３の動作状態１１０４および１３０４
−１３０８に対応する動作状態１７０４−１７０８、お
よび図１３の捕捉状態１１０６に対応する捕捉状態１７
１０を含む。
Ｔアーキテクチャの例示としての合成である。走査ＢＩ
ＳＴアーキテクチャの合成内に含まれる走査経路１０１
０−１０１６を走査経路１２０２−１２０８に再構成す
る、上記適合ステップを示す。この図は、また、走査Ｂ
ＩＳＴアーキテクチャの合成内に含まれる走査経路１２
０２−１２０８の走査経路Ａ、ＢおよびＣに個々にアク
セスするように、動作することができる制御を行う上記
適合ステップも示す。合成した低電力コントローラ１６
０２は、図１２の上記コントローラ１００８およびアダ
プタ１２１０の制御機能を一つの制御回路に統合する。
コントローラ１６０２は、図１７のコントローラ状態図
に従って動作する。このコントローラ１６０２は、図１
３のアイドル状態１１０２に対応するアイドル状態１７
０２を含み、図１３の動作状態１１０４および１３０４
−１３０８に対応する動作状態１７０４−１７０８、お
よび図１３の捕捉状態１１０６に対応する捕捉状態１７
１０を含む。
【００４８】＜スケール可能な走査ＢＩＳＴアーキテク
チャ＞本発明の上記説明から予想することができるよう
に、低電力走査ＢＩＳＴアーキテクチャにより試験中
の、ロジック回路の電力消費は、低電力走査経路内の個
々の走査経路の数が増大するにつれて低減する。例え
ば、所与の従来の走査経路を、二つの個々の走査経路を
備える、一つの低電力走査経路に内蔵させると、最大５
０％電力消費を低減することができる。何故なら、動作
中、二つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の１／２だけを潜在的に別々に充電し、放電するからで
ある。さらに、同じ従来の走査経路を、三つの個々の走
査経路を備える低電力走査経路にまとめると、最大６６
％電力消費を低減することができる。何故なら、動作
中、三つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の、１／３だけを潜在的に別々に充電し、放電するから
である。さらに、同じ従来の走査経路を、四つの個々の
走査経路を備える低電力走査経路にまとめると、最大７
５％電力消費を低減することができる。何故なら、動作
中、四つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の、１／４だけを潜在的に別々に充電し、放電するから
である。このことから、本発明を使用すれば、合成ツー
ルに、ある回路の試験動作の必要な低電力モードに適合
するように、所与の合成走査ＢＩＳＴアーキテクチャの
電力消費をスケーリングする能力を与えることができる
ことが分かる。
チャ＞本発明の上記説明から予想することができるよう
に、低電力走査ＢＩＳＴアーキテクチャにより試験中
の、ロジック回路の電力消費は、低電力走査経路内の個
々の走査経路の数が増大するにつれて低減する。例え
ば、所与の従来の走査経路を、二つの個々の走査経路を
備える、一つの低電力走査経路に内蔵させると、最大５
０％電力消費を低減することができる。何故なら、動作
中、二つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の１／２だけを潜在的に別々に充電し、放電するからで
ある。さらに、同じ従来の走査経路を、三つの個々の走
査経路を備える低電力走査経路にまとめると、最大６６
％電力消費を低減することができる。何故なら、動作
中、三つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の、１／３だけを潜在的に別々に充電し、放電するから
である。さらに、同じ従来の走査経路を、四つの個々の
走査経路を備える低電力走査経路にまとめると、最大７
５％電力消費を低減することができる。何故なら、動作
中、四つの個々の各走査経路は、従来の走査経路により
充電および放電された、ロジック回路のキャパシタンス
の、１／４だけを潜在的に別々に充電し、放電するから
である。このことから、本発明を使用すれば、合成ツー
ルに、ある回路の試験動作の必要な低電力モードに適合
するように、所与の合成走査ＢＩＳＴアーキテクチャの
電力消費をスケーリングする能力を与えることができる
ことが分かる。
【００４９】＜スケール可能な走査ＢＩＳＴノイズ低減
＞本発明の上記説明から予想することができるように、
低電力走査ＢＩＳＴアーキテクチャにより試験中のロジ
ック回路の電力消費は、低電力走査経路内の個々の走査
経路の数が増大するにつれて低減する。例えば、所与の
従来の走査経路を、二つの個々の走査経路を備える一つ
の低電力走査経路に内蔵させると、最大５０％電力消費
を低減することができる。何故なら、動作中、二つの個
々の各走査経路は、従来の走査経路により充電および放
電されたロジック回路のキャパシタンスの１／２だけを
潜在的に別々に充電し、放電するからである。さらに、
同じ従来の走査経路を、三つの個々の走査経路を備える
低電力走査経路にまとめると、最大６６％電力消費を低
減することができる。何故なら、動作中、三つの個々の
各走査経路は、従来の走査経路により充電および放電さ
れた、ロジック回路のキャパシタンスの１／３だけを潜
在的に別々に充電し、放電するからである。さらに、同
じ従来の走査経路を、四つの個々の走査経路を備える低
電力走査経路にまとめると、最大７５％電力消費を低減
することができる。何故なら、動作中、四つの個々の各
走査経路は、従来の走査経路により充電および放電され
た、ロジック回路のキャパシタンスの１／４だけを潜在
的に別々に充電し、放電するからである。このことか
ら、本発明を使用すれば、合成ツールに、ある回路の試
験動作の必要な低電力モードに適合するように、所与の
合成走査ＢＩＳＴアーキテクチャの電力消費をスケーリ
ングする能力を与えることができることが分かる。
＞本発明の上記説明から予想することができるように、
低電力走査ＢＩＳＴアーキテクチャにより試験中のロジ
ック回路の電力消費は、低電力走査経路内の個々の走査
経路の数が増大するにつれて低減する。例えば、所与の
従来の走査経路を、二つの個々の走査経路を備える一つ
の低電力走査経路に内蔵させると、最大５０％電力消費
を低減することができる。何故なら、動作中、二つの個
々の各走査経路は、従来の走査経路により充電および放
電されたロジック回路のキャパシタンスの１／２だけを
潜在的に別々に充電し、放電するからである。さらに、
同じ従来の走査経路を、三つの個々の走査経路を備える
低電力走査経路にまとめると、最大６６％電力消費を低
減することができる。何故なら、動作中、三つの個々の
各走査経路は、従来の走査経路により充電および放電さ
れた、ロジック回路のキャパシタンスの１／３だけを潜
在的に別々に充電し、放電するからである。さらに、同
じ従来の走査経路を、四つの個々の走査経路を備える低
電力走査経路にまとめると、最大７５％電力消費を低減
することができる。何故なら、動作中、四つの個々の各
走査経路は、従来の走査経路により充電および放電され
た、ロジック回路のキャパシタンスの１／４だけを潜在
的に別々に充電し、放電するからである。このことか
ら、本発明を使用すれば、合成ツールに、ある回路の試
験動作の必要な低電力モードに適合するように、所与の
合成走査ＢＩＳＴアーキテクチャの電力消費をスケーリ
ングする能力を与えることができることが分かる。
【００５０】図の実施形態を参照しながら本発明を説明
してきたが、通常の当業者であれば、これら実施形態を
種々に変更することができ、またこれらの変更も本発明
の精神および範囲内に含まれることを理解することがで
きるだろう。従って、通常の当業者であれば、特許請求
の範囲に記載する精神および範囲から逸脱することなし
に、種々に修正することができる。
してきたが、通常の当業者であれば、これら実施形態を
種々に変更することができ、またこれらの変更も本発明
の精神および範囲内に含まれることを理解することがで
きるだろう。従って、通常の当業者であれば、特許請求
の範囲に記載する精神および範囲から逸脱することなし
に、種々に修正することができる。
【００５１】走査ＢＩＳＴアーキテクチャは、通常、集
積回路内のデジタル回路を試験するために使用される。
本発明は、従来の走査ＢＩＳＴアーキテクチャを、低電
力走査ＢＩＳＴアーキテクチャに適合する方法を記載す
る。本発明の低電力走査ＢＩＳＴアーキテクチャは、走
査ＢＩＳＴアーキテクチャの試験時間を維持する一方
で、従来の走査ＢＩＳＴアーキテクチャと比較した場
合、動作電力をかなり低減することができる。低電力走
査ＢＩＳＴアーキテクチャは、集積回路／ダイの製造業
者にとって有利なものである。何故なら、この低電力走
査ＢＩＳＴアーキテクチャにより、集積回路／ダイ内に
埋設されている、（ＤＳＰまたはＣＰＵのコア回路のよ
うな）、多数の回路を、集積回路／ダイ内であまり多く
の電力を消費しないで、平行して試験することができる
からである。この低電力走査ＢＩＳＴアーキテクチャ
は、無線電話のような携帯用のバッテリーで動作するシ
ステムの設計者にとっても有利なものである。何故な
ら、システム内の集積回路を、従来の走査ＢＩＳＴアー
キテクチャが必要とする、バッテリーの内蔵エネルギー
の一部を使用するだけで、この低電力走査ＢＩＳＴアー
キテクチャにより、電力を供給して、自分自身で試験す
ることができるからである。
積回路内のデジタル回路を試験するために使用される。
本発明は、従来の走査ＢＩＳＴアーキテクチャを、低電
力走査ＢＩＳＴアーキテクチャに適合する方法を記載す
る。本発明の低電力走査ＢＩＳＴアーキテクチャは、走
査ＢＩＳＴアーキテクチャの試験時間を維持する一方
で、従来の走査ＢＩＳＴアーキテクチャと比較した場
合、動作電力をかなり低減することができる。低電力走
査ＢＩＳＴアーキテクチャは、集積回路／ダイの製造業
者にとって有利なものである。何故なら、この低電力走
査ＢＩＳＴアーキテクチャにより、集積回路／ダイ内に
埋設されている、（ＤＳＰまたはＣＰＵのコア回路のよ
うな）、多数の回路を、集積回路／ダイ内であまり多く
の電力を消費しないで、平行して試験することができる
からである。この低電力走査ＢＩＳＴアーキテクチャ
は、無線電話のような携帯用のバッテリーで動作するシ
ステムの設計者にとっても有利なものである。何故な
ら、システム内の集積回路を、従来の走査ＢＩＳＴアー
キテクチャが必要とする、バッテリーの内蔵エネルギー
の一部を使用するだけで、この低電力走査ＢＩＳＴアー
キテクチャにより、電力を供給して、自分自身で試験す
ることができるからである。
【００５２】以上の説明に関して更に以下の項を開示す
る。 （１） 低電力動作用の合成走査ＢＩＳＴアーキテクチ
ャを適合する方法であって、前記走査ＢＩＳＴアーキテ
クチャの走査経路を、それぞれが、一つの走査入力と一
つの走査出力を持つ多数の個々の走査経路セクションに
分割するステップと、各走査経路セクションの前記走査
入力の間に一つの接続を形成するステップと、各走査経
路セクションの前記走査出力の間に一つの接続を形成す
るステップと、個々の走査制御出力を持つ走査制御回路
を供給するステップと、前記個々の各制御出力と前記走
査経路セクションの中の一つの間に個々の接続を形成す
るステップとを含む方法。 （２） 集積回路内の回路の走査ＢＩＳＴ試験構成であ
って、それぞれが、一つの走査入力と、一つの走査出力
と、一つの制御入力を持つ複数の走査経路と、一つの制
御入力と一つの励振データ出力を持つゼネレータ回路
と、一つの制御入力および一つのレスポンスデータ入力
を持つ圧縮装置回路と、前記走査経路、ゼネレータ回
路、および圧縮装置回路の前記制御入力に制御出力を供
給する制御回路と、前記ゼネレータ回路の前記励振デー
タ出力と前記複数の走査経路の前記走査入力との間に形
成された第一の接続と、前記圧縮装置回路の前記レスポ
ンスデータ入力と前記複数の走査経路の前記走査入力と
の間に形成された第二の接続とを備える走査ＢＩＳＴ試
験構成。 （３） 集積回路内の回路の走査ＢＩＳＴ試験構成であ
って、第一の制御入力を持つ走査経路と、第二の制御入
力を持つゼネレータと、第三の制御入力を持つ圧縮装置
と、第一の制御出力を持つ第一のコントローラと、第四
の制御入力と第二の制御出力を持つ第二のコントローラ
と、前記第一の制御出力と、前記第二、第三、および第
四の制御入力との間の接続と、前記第二の制御出力と前
記第一の制御入力との間の接続を備える走査ＢＩＳＴ試
験構成。 （４） 低電力走査ＢＩＳＴアーキテクチャに適合され
る走査ＢＩＳＴアーキテクチャ。ゼネレータ１０２、圧
縮装置１０６、およびコントローラ１１０は、従来技術
のものと同じものである。従来技術の走査ＢＩＳＴアー
キテクチャと、低電力走査ＢＩＳＴアーキテクチャとの
間の違いとしては、走査経路Ａ ５０６、走査経路Ｂ
５０８および走査経路Ｃ ５１０を挿入するために、周
知の走査経路を走査経路５０２に修正したこと、および
コントローラ１１０と走査経路５０２との間の制御経路
１１４内にアダプタ回路５０４を挿入したこと等があ
る。
る。 （１） 低電力動作用の合成走査ＢＩＳＴアーキテクチ
ャを適合する方法であって、前記走査ＢＩＳＴアーキテ
クチャの走査経路を、それぞれが、一つの走査入力と一
つの走査出力を持つ多数の個々の走査経路セクションに
分割するステップと、各走査経路セクションの前記走査
入力の間に一つの接続を形成するステップと、各走査経
路セクションの前記走査出力の間に一つの接続を形成す
るステップと、個々の走査制御出力を持つ走査制御回路
を供給するステップと、前記個々の各制御出力と前記走
査経路セクションの中の一つの間に個々の接続を形成す
るステップとを含む方法。 （２） 集積回路内の回路の走査ＢＩＳＴ試験構成であ
って、それぞれが、一つの走査入力と、一つの走査出力
と、一つの制御入力を持つ複数の走査経路と、一つの制
御入力と一つの励振データ出力を持つゼネレータ回路
と、一つの制御入力および一つのレスポンスデータ入力
を持つ圧縮装置回路と、前記走査経路、ゼネレータ回
路、および圧縮装置回路の前記制御入力に制御出力を供
給する制御回路と、前記ゼネレータ回路の前記励振デー
タ出力と前記複数の走査経路の前記走査入力との間に形
成された第一の接続と、前記圧縮装置回路の前記レスポ
ンスデータ入力と前記複数の走査経路の前記走査入力と
の間に形成された第二の接続とを備える走査ＢＩＳＴ試
験構成。 （３） 集積回路内の回路の走査ＢＩＳＴ試験構成であ
って、第一の制御入力を持つ走査経路と、第二の制御入
力を持つゼネレータと、第三の制御入力を持つ圧縮装置
と、第一の制御出力を持つ第一のコントローラと、第四
の制御入力と第二の制御出力を持つ第二のコントローラ
と、前記第一の制御出力と、前記第二、第三、および第
四の制御入力との間の接続と、前記第二の制御出力と前
記第一の制御入力との間の接続を備える走査ＢＩＳＴ試
験構成。 （４） 低電力走査ＢＩＳＴアーキテクチャに適合され
る走査ＢＩＳＴアーキテクチャ。ゼネレータ１０２、圧
縮装置１０６、およびコントローラ１１０は、従来技術
のものと同じものである。従来技術の走査ＢＩＳＴアー
キテクチャと、低電力走査ＢＩＳＴアーキテクチャとの
間の違いとしては、走査経路Ａ ５０６、走査経路Ｂ
５０８および走査経路Ｃ ５１０を挿入するために、周
知の走査経路を走査経路５０２に修正したこと、および
コントローラ１１０と走査経路５０２との間の制御経路
１１４内にアダプタ回路５０４を挿入したこと等があ
る。
【図１】図１は、ある回路を試験中に構成することがで
きる従来の走査ＢＩＳＴアーキテクチャである。
きる従来の走査ＢＩＳＴアーキテクチャである。
【図２】図２は、走査経路内で使用することができる従
来の走査セルの一例である。
来の走査セルの一例である。
【図３】図３は、試験中のコントローラの動作の簡単な
例である。
例である。
【図４】図４は、走査動作中に、コントローラが、走査
経路に、ＳＣＡＮＥＮＡ信号およびＳＣＡＮＣＫ信号を
出力する方法のタイミング例である。
経路に、ＳＣＡＮＥＮＡ信号およびＳＣＡＮＣＫ信号を
出力する方法のタイミング例である。
【図５】図５は、本発明の低電力走査ＢＩＳＴアーキテ
クチャにすでに適合させた、図１の走査ＢＩＳＴアーキ
テクチャである。
クチャにすでに適合させた、図１の走査ＢＩＳＴアーキ
テクチャである。
【図６】図６は、試験中、コントローラおよびアダプタ
回路の結合動作の簡単な例である。
回路の結合動作の簡単な例である。
【図７】図７は、アダプタ回路のある実施形態である。
【図８】図８は、走査タイミング図である。
【図９】図９は、走査経路である。
【図１０】図１０は、構成済みの回路を示す。
【図１１】図１１は、動作図である。
【図１２】図１２は、低電力動作用に適合させた図１０
の並列走査ＢＩＳＴアーキテクチャである。
の並列走査ＢＩＳＴアーキテクチャである。
【図１３】図１３は、動作図である。
【図１４】図１４は、一つの走査経路の低電力走査ＢＩ
ＳＴアーキテクチャの例示としての合成を示す。
ＳＴアーキテクチャの例示としての合成を示す。
【図１５】図１５は、コントローラ状態図である。
【図１６】図１６は、並列走査経路低電力走査ＢＩＳＴ
アーキテクチャの例示としての合成である。
アーキテクチャの例示としての合成である。
【図１７】図１７は、コントローラ状態図である。
１０８ 口ジック ２０８ デンタ走査入力 ２１４ 走査出力 ２１６ 励振経路 ４０２ 時間的間隔 ４０４ 時間的間隔 ５０２ 走査回路 ５１２ バッファ ５１４ バッファ ５１６ バッファ ５２６ 並列共振入力 ５３０ 並列共振入力 ５３４ 並列共振入力 ５２８ 並列レスポンス ５３０ 並列レスポンス ５３２ 並列レスポンス
Claims (2)
- 【請求項１】 低電力動作用の合成走査ＢＩＳＴアーキ
テクチャを適合する方法であって、 前記走査ＢＩＳＴアーキテクチャの走査経路を、それぞ
れが、一つの走査入力と一つの走査出力を持つ多数の個
々の走査経路セクションに分割するステップと、 各走査経路セクションの前記走査入力の間に一つの接続
を形成するステップと、 各走査経路セクションの前記走査出力の間に一つの接続
を形成するステップと、 個々の走査制御出力を持つ走査制御回路を供給するステ
ップと、 前記個々の各制御出力と前記走査経路セクションの中の
一つの間に個々の接続を形成するステップとを含む方
法。 - 【請求項２】 集積回路内の回路の走査ＢＩＳＴ試験構
成であって、 それぞれが、一つの走査入力と、一つの走査出力と、一
つの制御入力を持つ複数の走査経路と、 一つの制御入力と一つの励振データ出力を持つゼネレー
タ回路と、 一つの制御入力および一つのレスポンスデータ入力を持
つ圧縮装置回路と、 前記走査経路、ゼネレータ回路、および圧縮装置回路の
前記制御入力に制御出力を供給する制御回路と、 前記ゼネレータ回路の前記励振データ出力と前記複数の
走査経路の前記走査入力との間に形成された第一の接続
と、 前記圧縮装置回路の前記レスポンスデータ入力と前記複
数の走査経路の前記走査入力との間に形成された第二の
接続とを備える走査ＢＩＳＴ試験構成。
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