JP2001285038A - ウインドウコンパレータ - Google Patents
ウインドウコンパレータInfo
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Abstract
(57)【要約】
【課題】 入力電圧の比較動作を短縮できて出力までの
処理動作が短縮可能になる上に、基準電圧発生用の抵抗
のばらつきによる入力電圧の比較精度のばらつきを低減
できるウインドウコンパレータの提供。 【解決手段】 ＭＯＳトランジスタＰ２１、Ｐ２２の各
ゲートに異なる基準電圧ＲＥＦ１、ＲＥＦ２がそれぞれ
入力されると、その両基準電圧の差に応じて所定の基準
電流Ｉ１、Ｉ２が出力される。ＭＯＳトランジスタＰ３
１、Ｐ３２の各ゲートに入力電圧ＩＮＮ、ＩＮＰがそれ
ぞれ入力されると、その両入力電圧の差に応じて出力電
流Ｉ３、Ｉ４が出力される。電流電圧変換回路４は、そ
の基準電流Ｉ１、Ｉ２と出力電流Ｉ３、Ｉ４の大小に応
じて、高レベルまたは低レベルの電圧を発生する。この
電圧がインバータ５を介して出力される。
処理動作が短縮可能になる上に、基準電圧発生用の抵抗
のばらつきによる入力電圧の比較精度のばらつきを低減
できるウインドウコンパレータの提供。 【解決手段】 ＭＯＳトランジスタＰ２１、Ｐ２２の各
ゲートに異なる基準電圧ＲＥＦ１、ＲＥＦ２がそれぞれ
入力されると、その両基準電圧の差に応じて所定の基準
電流Ｉ１、Ｉ２が出力される。ＭＯＳトランジスタＰ３
１、Ｐ３２の各ゲートに入力電圧ＩＮＮ、ＩＮＰがそれ
ぞれ入力されると、その両入力電圧の差に応じて出力電
流Ｉ３、Ｉ４が出力される。電流電圧変換回路４は、そ
の基準電流Ｉ１、Ｉ２と出力電流Ｉ３、Ｉ４の大小に応
じて、高レベルまたは低レベルの電圧を発生する。この
電圧がインバータ５を介して出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの基準電圧を
有し、例えば、差動入力がその両基準電圧の差よりも小
さい場合には「Ｌ」レベルの電圧を出力し、その差より
も大きな場合には「Ｈ」レベルの電圧を出力するウイン
ドウコンパレータに関する。
有し、例えば、差動入力がその両基準電圧の差よりも小
さい場合には「Ｌ」レベルの電圧を出力し、その差より
も大きな場合には「Ｈ」レベルの電圧を出力するウイン
ドウコンパレータに関する。
【０００２】
【従来の技術】従来、この種のウインドウコンパレータ
の一例としては、図３に示すものが知られている。
の一例としては、図３に示すものが知られている。
【０００３】このウインドウコンパレータは、図３に示
すように、電源電圧ＶＤＤを抵抗Ｒ１〜Ｒ３で分割して
基準電圧ＲＥＦ１、ＲＥＦ２をそれぞれ生成し、その基
準電圧ＲＥＦ１、ＲＥＦ２が、オペアンプＯＰ１、ＯＰ
２の一方の各入力端子に入力されるようになっている。
また、オペアンプＯＰ１、ＯＰ２の他方の各入力端子に
は、差動の入力電圧ＩＮＰ、ＩＮＮが入力するようにな
っている。
すように、電源電圧ＶＤＤを抵抗Ｒ１〜Ｒ３で分割して
基準電圧ＲＥＦ１、ＲＥＦ２をそれぞれ生成し、その基
準電圧ＲＥＦ１、ＲＥＦ２が、オペアンプＯＰ１、ＯＰ
２の一方の各入力端子に入力されるようになっている。
また、オペアンプＯＰ１、ＯＰ２の他方の各入力端子に
は、差動の入力電圧ＩＮＰ、ＩＮＮが入力するようにな
っている。
【０００４】さらに、オペアンプＯＰ１の出力はＰＭＯ
ＳトランジスタＰ１のゲートに入力され、オペアンプＯ
Ｐ２の出力はＮＭＯＳトランジスタＮ１のゲートに入力
されるようになっている。ＰＭＯＳトランジスタＰ１
は、そのソースに電源電圧ＶＤＤが供給され、そのドレ
インがＮＭＯＳトランジスタＮ１のドレインに接続され
ている。ＮＭＯＳトランジスタＮ１は、そのドレインが
インバータＩＮ１の入力端子に接続され、そのソースが
接地されている。そして、インバータＩＮ１の出力端子
から出力電圧ＯＵＴを取り出すようになっている。
ＳトランジスタＰ１のゲートに入力され、オペアンプＯ
Ｐ２の出力はＮＭＯＳトランジスタＮ１のゲートに入力
されるようになっている。ＰＭＯＳトランジスタＰ１
は、そのソースに電源電圧ＶＤＤが供給され、そのドレ
インがＮＭＯＳトランジスタＮ１のドレインに接続され
ている。ＮＭＯＳトランジスタＮ１は、そのドレインが
インバータＩＮ１の入力端子に接続され、そのソースが
接地されている。そして、インバータＩＮ１の出力端子
から出力電圧ＯＵＴを取り出すようになっている。
【０００５】このような構成からなるウインドウコンパ
レータでは、電源電圧ＶＤＤを抵抗Ｒ１〜Ｒ３で分割し
て基準電圧ＲＥＦ１、ＲＥＦ２をそれぞれ生成し、その
基準電圧ＲＥＦ１、ＲＥＦ２がウインドウの幅として設
定される。入力電圧ＩＮＰはオペアンプＯＰ１で基準電
圧ＲＥＦ１と比較され、入力電圧ＩＮＮはオペアンプＯ
Ｐ２で基準電圧ＲＥＦ２と比較される。そして、その比
較結果に応じてオペアンプＯＰ１、ＯＰ２の出力が
「Ｈ」または「Ｌ」レベルとなり、これによりＭＯＳト
ランジスタＰ１、Ｎ１がオンオフされ、その結果、イン
バータＩＮ１から「Ｈ」または「Ｌ」レベルの出力電圧
ＯＵＴが出力される。
レータでは、電源電圧ＶＤＤを抵抗Ｒ１〜Ｒ３で分割し
て基準電圧ＲＥＦ１、ＲＥＦ２をそれぞれ生成し、その
基準電圧ＲＥＦ１、ＲＥＦ２がウインドウの幅として設
定される。入力電圧ＩＮＰはオペアンプＯＰ１で基準電
圧ＲＥＦ１と比較され、入力電圧ＩＮＮはオペアンプＯ
Ｐ２で基準電圧ＲＥＦ２と比較される。そして、その比
較結果に応じてオペアンプＯＰ１、ＯＰ２の出力が
「Ｈ」または「Ｌ」レベルとなり、これによりＭＯＳト
ランジスタＰ１、Ｎ１がオンオフされ、その結果、イン
バータＩＮ１から「Ｈ」または「Ｌ」レベルの出力電圧
ＯＵＴが出力される。
【０００６】
【発明が解決しようとする課題】ところで、従来のウイ
ンドウコンパレータでは、上記のように、オペアンプＯ
Ｐ１が入力電圧ＩＮＰを基準電圧ＲＥＦ１と比較し、オ
ペアンプＯＰ２が入力電圧ＩＮＮを基準電圧ＲＥＦ２と
比較する。
ンドウコンパレータでは、上記のように、オペアンプＯ
Ｐ１が入力電圧ＩＮＰを基準電圧ＲＥＦ１と比較し、オ
ペアンプＯＰ２が入力電圧ＩＮＮを基準電圧ＲＥＦ２と
比較する。
【０００７】しかし、オペアンプＯＰ１、ＯＰ２は、一
般に、差動入力段、中間段、出力段から構成され、電圧
−電流変換及び電流−電圧変換を繰り返し、結果的に入
力電圧ＩＮＰ、ＩＮＮの比較動作に時間がかかるという
不都合がある。また、オペアンプＯＰ１、ＯＰ２の各出
力によりＭＯＳトランジスタＰ１、Ｎ１が駆動され、こ
の駆動状態に応じてインバータＩＮ１の出力電圧が変化
する。このため、入力電圧の比較から最終出力までの処
理動作に時間がかかるという不都合が生じていた。
般に、差動入力段、中間段、出力段から構成され、電圧
−電流変換及び電流−電圧変換を繰り返し、結果的に入
力電圧ＩＮＰ、ＩＮＮの比較動作に時間がかかるという
不都合がある。また、オペアンプＯＰ１、ＯＰ２の各出
力によりＭＯＳトランジスタＰ１、Ｎ１が駆動され、こ
の駆動状態に応じてインバータＩＮ１の出力電圧が変化
する。このため、入力電圧の比較から最終出力までの処
理動作に時間がかかるという不都合が生じていた。
【０００８】さらに、従来のウインドウコンパレータで
は、オペアンプＯＰ１、ＯＰ２が行う比較は電圧値の絶
対値比較である。このため、基準電圧発生用の抵抗Ｒ１
〜Ｒ３の抵抗値のばらつきに起因して、入力電圧の比較
精度にばらつきが生じるという不都合が生じていた。
は、オペアンプＯＰ１、ＯＰ２が行う比較は電圧値の絶
対値比較である。このため、基準電圧発生用の抵抗Ｒ１
〜Ｒ３の抵抗値のばらつきに起因して、入力電圧の比較
精度にばらつきが生じるという不都合が生じていた。
【０００９】そこで、本発明の目的は、上記の点に鑑
み、入力電圧の比較動作を短縮できて最終出力までの処
理動作が短縮可能になる上に、基準電圧発生用の抵抗の
ばらつきによる入力電圧の比較精度のばらつきを低減で
きるウインドウコンパレータを提供することにある。
み、入力電圧の比較動作を短縮できて最終出力までの処
理動作が短縮可能になる上に、基準電圧発生用の抵抗の
ばらつきによる入力電圧の比較精度のばらつきを低減で
きるウインドウコンパレータを提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１から請求項３に記
載の発明は以下のように構成した。
明の目的を達成するために、請求項１から請求項３に記
載の発明は以下のように構成した。
【００１１】すなわち、請求項１に記載の発明は、２つ
の異なる基準電圧を差動入力とし、その両基準電圧の差
に応じた２つの基準電流を生成する第１差動増幅手段
と、２つ入力電圧を差動入力とし、その両入力電圧の差
に応じた２つの出力電流を生成する第２差動増幅手段
と、前記第１差動増幅手段で生成される２つの基準電流
と前記第２差動増幅手段で生成される２つの出力電流の
大小に応じて、所定の電圧を発生する電流電圧変換手段
と、を備えたことを特徴とするものである。
の異なる基準電圧を差動入力とし、その両基準電圧の差
に応じた２つの基準電流を生成する第１差動増幅手段
と、２つ入力電圧を差動入力とし、その両入力電圧の差
に応じた２つの出力電流を生成する第２差動増幅手段
と、前記第１差動増幅手段で生成される２つの基準電流
と前記第２差動増幅手段で生成される２つの出力電流の
大小に応じて、所定の電圧を発生する電流電圧変換手段
と、を備えたことを特徴とするものである。
【００１２】この発明によれば、第２差動増幅手段で入
力電圧と出力電流の変換を行い、電流電圧変換手段でそ
の出力電流の大小に応じて所定の電圧を発生するように
した。このため、入力電圧の比較動作が短縮できる上
に、比較から最終出力までの処理動作の短縮が可能とな
る。
力電圧と出力電流の変換を行い、電流電圧変換手段でそ
の出力電流の大小に応じて所定の電圧を発生するように
した。このため、入力電圧の比較動作が短縮できる上
に、比較から最終出力までの処理動作の短縮が可能とな
る。
【００１３】また、請求項２に記載の発明は、ＭＯＳト
ランジスタの差動対で少なくとも構成し、その両ＭＯＳ
トランジスタに異なる基準電圧をそれぞれ入力し、その
両基準電圧の差に応じた２つの基準電流を出力する第１
差動増幅回路と、ＭＯＳトランジスタの差動対で少なく
とも構成し、その両ＭＯＳトランジスタに入力電圧をそ
れぞれ入力し、その両入力電圧の差に応じた２つの出力
電流を出力する第２差動増幅回路と、前記第１差動増幅
回路から出力される２つの基準電流と前記第２差動増幅
回路から出力される２つの出力電流の大小に応じて、高
レベルまたは低レベルの電圧を発生する電流電圧変換回
路と、を備えたことを特徴とするものである。
ランジスタの差動対で少なくとも構成し、その両ＭＯＳ
トランジスタに異なる基準電圧をそれぞれ入力し、その
両基準電圧の差に応じた２つの基準電流を出力する第１
差動増幅回路と、ＭＯＳトランジスタの差動対で少なく
とも構成し、その両ＭＯＳトランジスタに入力電圧をそ
れぞれ入力し、その両入力電圧の差に応じた２つの出力
電流を出力する第２差動増幅回路と、前記第１差動増幅
回路から出力される２つの基準電流と前記第２差動増幅
回路から出力される２つの出力電流の大小に応じて、高
レベルまたは低レベルの電圧を発生する電流電圧変換回
路と、を備えたことを特徴とするものである。
【００１４】この発明によれば、第２差動増幅回路で入
力電圧と出力電流の変換を行い、電流電圧変換回路でそ
の出力電流の大小に応じて、高レベルまたは低レベルの
電圧を発生するようにした。このため、入力電圧の比較
動作が短縮できる上に、比較から最終出力までの処理動
作の短縮が可能となる。
力電圧と出力電流の変換を行い、電流電圧変換回路でそ
の出力電流の大小に応じて、高レベルまたは低レベルの
電圧を発生するようにした。このため、入力電圧の比較
動作が短縮できる上に、比較から最終出力までの処理動
作の短縮が可能となる。
【００１５】さらに、請求項３に記載の発明は、請求項
１または請求項２に記載のウインドウコンパレータにお
いて、前記異なる２つの基準電圧を生成する基準電圧生
成手段をさらに備え、前記２つの基準電圧は所定電圧を
抵抗分割により生成するようにしたことを特徴とするも
のである。
１または請求項２に記載のウインドウコンパレータにお
いて、前記異なる２つの基準電圧を生成する基準電圧生
成手段をさらに備え、前記２つの基準電圧は所定電圧を
抵抗分割により生成するようにしたことを特徴とするも
のである。
【００１６】この発明によれば、２つの基準電圧の電位
差でウインドウ（幅）を作り、その電位差と２つの入力
電圧の電位差との比較を行い、かつ、基準電圧を抵抗分
割により生成するようにした。このため、その抵抗の値
にばらつきがあっても、その電位差の幅の精度を上げる
ことが可能となり、もって入力電圧の比較精度のばらつ
きを低減することが可能となる。
差でウインドウ（幅）を作り、その電位差と２つの入力
電圧の電位差との比較を行い、かつ、基準電圧を抵抗分
割により生成するようにした。このため、その抵抗の値
にばらつきがあっても、その電位差の幅の精度を上げる
ことが可能となり、もって入力電圧の比較精度のばらつ
きを低減することが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】本発明のウインドウコンパレータの実施形
態の構成について、図１の回路図を参照して説明する。
態の構成について、図１の回路図を参照して説明する。
【００１９】この実施形態にかかるウインドウコンパレ
ータは、図１に示すように、基準電圧生成回路１と、第
１差動増幅回路２と、第２差動増幅回路３と、電流電圧
変換回路４と、インバータ５とを少なくとも備えてい
る。
ータは、図１に示すように、基準電圧生成回路１と、第
１差動増幅回路２と、第２差動増幅回路３と、電流電圧
変換回路４と、インバータ５とを少なくとも備えてい
る。
【００２０】基準電圧生成回路１は、電源電圧ＶＤＤを
直列接続した抵抗Ｒ１〜Ｒ３で抵抗分割し、抵抗Ｒ１と
抵抗Ｒ２の共通接続部から高電位の基準電圧ＲＥＦ１を
取り出すとともに、抵抗Ｒ２と抵抗Ｒ３の共通接続部か
ら低電位の基準電圧ＲＥＦ２を取り出すようになってい
る。
直列接続した抵抗Ｒ１〜Ｒ３で抵抗分割し、抵抗Ｒ１と
抵抗Ｒ２の共通接続部から高電位の基準電圧ＲＥＦ１を
取り出すとともに、抵抗Ｒ２と抵抗Ｒ３の共通接続部か
ら低電位の基準電圧ＲＥＦ２を取り出すようになってい
る。
【００２１】第１差動増幅回路２は、定電流源として機
能するＰＭＯＳトランジスタＰ１１と、差動対を構成す
るＰＭＯＳトランジスタＰ２１、Ｐ２２とから少なくと
も構成され、ＰＭＯＳトランジスタＰ２１、Ｐ２２の各
ゲートに異なる基準電圧ＲＥＦ１、ＲＥＦ２がそれぞれ
供給され、その両基準電圧ＲＥＦ１、ＲＥＦ２の電位差
に応じた所定値の基準電流Ｉ１、Ｉ２を出力するように
なっている。
能するＰＭＯＳトランジスタＰ１１と、差動対を構成す
るＰＭＯＳトランジスタＰ２１、Ｐ２２とから少なくと
も構成され、ＰＭＯＳトランジスタＰ２１、Ｐ２２の各
ゲートに異なる基準電圧ＲＥＦ１、ＲＥＦ２がそれぞれ
供給され、その両基準電圧ＲＥＦ１、ＲＥＦ２の電位差
に応じた所定値の基準電流Ｉ１、Ｉ２を出力するように
なっている。
【００２２】さらに詳述すると、ＰＭＯＳトランジスタ
Ｐ１１は、そのゲートにバイアス電圧ＢＰ１が供給さ
れ、そのソースに電源電圧ＶＤＤが供給され、かつその
ドレインがＰＭＯＳトランジスタＰ２１、Ｐ２２の各ソ
ースを共通接続した共通接続部に接続されている。ＰＭ
ＯＳトランジスタＰ２１は、そのゲートに高電位の基準
電圧ＲＥＦ１が供給され、そのドレインが後述する電流
電圧変換回路４のノードＡに接続されている。さらに、
ＰＭＯＳトランジスタＰ２２は、そのゲートに低電位の
基準電圧ＲＥＦ２が供給され、そのドレインが後述する
電流電圧変換回路４のノードＢに接続されている。
Ｐ１１は、そのゲートにバイアス電圧ＢＰ１が供給さ
れ、そのソースに電源電圧ＶＤＤが供給され、かつその
ドレインがＰＭＯＳトランジスタＰ２１、Ｐ２２の各ソ
ースを共通接続した共通接続部に接続されている。ＰＭ
ＯＳトランジスタＰ２１は、そのゲートに高電位の基準
電圧ＲＥＦ１が供給され、そのドレインが後述する電流
電圧変換回路４のノードＡに接続されている。さらに、
ＰＭＯＳトランジスタＰ２２は、そのゲートに低電位の
基準電圧ＲＥＦ２が供給され、そのドレインが後述する
電流電圧変換回路４のノードＢに接続されている。
【００２３】第２差動増幅回路３は、定電流源として機
能するＰＭＯＳトランジスタＰ１２と、差動対を構成す
るＰＭＯＳトランジスタＰ３１、Ｐ３２とから少なくと
も構成され、そのＰＭＯＳトランジスタＰ３１、Ｐ３２
の各ゲートに差動形態の入力電圧ＩＮＮ、ＩＮＰが供給
され、その両入力電圧ＩＮＮ、ＩＮＰの電位差に応じた
電流を出力するようになっている。
能するＰＭＯＳトランジスタＰ１２と、差動対を構成す
るＰＭＯＳトランジスタＰ３１、Ｐ３２とから少なくと
も構成され、そのＰＭＯＳトランジスタＰ３１、Ｐ３２
の各ゲートに差動形態の入力電圧ＩＮＮ、ＩＮＰが供給
され、その両入力電圧ＩＮＮ、ＩＮＰの電位差に応じた
電流を出力するようになっている。
【００２４】さらに詳述すると、ＰＭＯＳトランジスタ
Ｐ１２は、そのゲートにＰＭＯＳトランジスタＰ１１の
ゲートに供給されるのと同一のバイアス電圧ＢＰ１が供
給され、そのソースに電源電圧ＶＤＤが供給され、かつ
そのドレインがＰＭＯＳトランジスタＰ３１、Ｐ３２の
各ソースを共通接続した共通接続部に接続されている。
ＰＭＯＳトランジスタＰ３１は、そのゲートに入力電圧
ＩＮＮが供給され、そのドレインが後述する電流電圧変
換回路４のノードＡに接続されている。さらに、ＰＭＯ
ＳトランジスタＰ３２は、そのゲートに入力電圧ＩＮＰ
が供給され、そのドレインが後述する電流電圧変換回路
４のノードＢに接続されている。
Ｐ１２は、そのゲートにＰＭＯＳトランジスタＰ１１の
ゲートに供給されるのと同一のバイアス電圧ＢＰ１が供
給され、そのソースに電源電圧ＶＤＤが供給され、かつ
そのドレインがＰＭＯＳトランジスタＰ３１、Ｐ３２の
各ソースを共通接続した共通接続部に接続されている。
ＰＭＯＳトランジスタＰ３１は、そのゲートに入力電圧
ＩＮＮが供給され、そのドレインが後述する電流電圧変
換回路４のノードＡに接続されている。さらに、ＰＭＯ
ＳトランジスタＰ３２は、そのゲートに入力電圧ＩＮＰ
が供給され、そのドレインが後述する電流電圧変換回路
４のノードＢに接続されている。
【００２５】電流電圧変換回路４は、図１に示すよう
に、定電流源として機能するＮＭＯＳトランジスタＮ４
１〜Ｎ４４と、電流を電圧に変換するとともに負荷とし
て機能するＰＭＯＳトランジスタＰ５１〜Ｐ５４とから
少なくとも構成され、第１差動増幅回路２と第２差動増
幅回路３とからノードＡ、Ｂに流れ込む電流に応じて、
ノードＣに所定の電圧を生成するようになっている。
に、定電流源として機能するＮＭＯＳトランジスタＮ４
１〜Ｎ４４と、電流を電圧に変換するとともに負荷とし
て機能するＰＭＯＳトランジスタＰ５１〜Ｐ５４とから
少なくとも構成され、第１差動増幅回路２と第２差動増
幅回路３とからノードＡ、Ｂに流れ込む電流に応じて、
ノードＣに所定の電圧を生成するようになっている。
【００２６】さらに詳述すると、電源ラインとアースと
の間に、ＭＯＳトランジスタＰ５１、Ｐ５３、Ｎ４１、
Ｎ４３が直列に接続されるとともに、その間にＭＯＳト
ランジスタＰ５２、Ｐ５４、Ｎ４２、Ｎ４４が直列に接
続されている。また、ＮＭＯＳトランジスタＮ４１、Ｎ
４２の各ゲートに同一のバイアス電圧ＢＮ１が供給さ
れ、ＮＭＯＳトランジスタＮ４３、Ｎ４４の各ゲートに
同一のバイアス電圧ＢＮ２が供給されている。さらに、
ＰＭＯＳトランジスタＰ５１、Ｐ５２は、その各ゲート
同士が接続され、かつ、ＰＭＯＳトランジスタＰ５２は
ゲートとドレインが接続されている。また、ＰＭＯＳト
ランジスタＰ５３、Ｐ５４は、その各ゲート同士が接続
され、かつ、ＰＭＯＳトランジスタＰ５３はゲートとド
レインが接続されている。
の間に、ＭＯＳトランジスタＰ５１、Ｐ５３、Ｎ４１、
Ｎ４３が直列に接続されるとともに、その間にＭＯＳト
ランジスタＰ５２、Ｐ５４、Ｎ４２、Ｎ４４が直列に接
続されている。また、ＮＭＯＳトランジスタＮ４１、Ｎ
４２の各ゲートに同一のバイアス電圧ＢＮ１が供給さ
れ、ＮＭＯＳトランジスタＮ４３、Ｎ４４の各ゲートに
同一のバイアス電圧ＢＮ２が供給されている。さらに、
ＰＭＯＳトランジスタＰ５１、Ｐ５２は、その各ゲート
同士が接続され、かつ、ＰＭＯＳトランジスタＰ５２は
ゲートとドレインが接続されている。また、ＰＭＯＳト
ランジスタＰ５３、Ｐ５４は、その各ゲート同士が接続
され、かつ、ＰＭＯＳトランジスタＰ５３はゲートとド
レインが接続されている。
【００２７】インバータ５は、その入力側がノードＣと
接続され、そのノードＣの電位を反転して出力するよう
になっている。
接続され、そのノードＣの電位を反転して出力するよう
になっている。
【００２８】次に、このような構成からなる実施形態に
かかるウインドウコンパレータの動作の一例について、
図１および図２を参照して説明する。
かかるウインドウコンパレータの動作の一例について、
図１および図２を参照して説明する。
【００２９】基準電圧生成回路１は、電源電圧ＶＤＤを
抵抗Ｒ１〜Ｒ３で分割し、例えば図２（Ａ）に示すよう
な異なる基準電圧ＲＥＦ１、ＲＥＦ２を生成し、この基
準電圧ＲＥＦ１、ＲＥＦ２は、ＭＯＳトランジスタＰ２
１、Ｐ２２の各ゲートに入力される。その基準電圧ＲＥ
Ｆ１と基準電圧ＲＥＦ２の電位差に応じて、ＭＯＳトラ
ンジスタＰ２１、Ｐ２２には所定値の基準電流Ｉ１、Ｉ
２が流れ、基準電流Ｉ１はノードＡに流れ込み、基準電
流Ｉ２はノードＢに流れ込む。
抵抗Ｒ１〜Ｒ３で分割し、例えば図２（Ａ）に示すよう
な異なる基準電圧ＲＥＦ１、ＲＥＦ２を生成し、この基
準電圧ＲＥＦ１、ＲＥＦ２は、ＭＯＳトランジスタＰ２
１、Ｐ２２の各ゲートに入力される。その基準電圧ＲＥ
Ｆ１と基準電圧ＲＥＦ２の電位差に応じて、ＭＯＳトラ
ンジスタＰ２１、Ｐ２２には所定値の基準電流Ｉ１、Ｉ
２が流れ、基準電流Ｉ１はノードＡに流れ込み、基準電
流Ｉ２はノードＢに流れ込む。
【００３０】また、図２（Ａ）に示すような差動の入力
電圧ＩＮＮ、ＩＮＰがＭＯＳトランジスタＰ３１、Ｐ３
２の各ゲートに入力されると、その入力電圧ＩＮＮと入
力電圧ＩＮＰの電位差に応じてＭＯＳトランジスタＰ３
１、Ｐ３２に出力電流（ドレイン電流）Ｉ３、Ｉ４が流
れ、出力電流Ｉ３はノードＡに流れ込み、出力電流Ｉ４
はノードＢに流れ込む。
電圧ＩＮＮ、ＩＮＰがＭＯＳトランジスタＰ３１、Ｐ３
２の各ゲートに入力されると、その入力電圧ＩＮＮと入
力電圧ＩＮＰの電位差に応じてＭＯＳトランジスタＰ３
１、Ｐ３２に出力電流（ドレイン電流）Ｉ３、Ｉ４が流
れ、出力電流Ｉ３はノードＡに流れ込み、出力電流Ｉ４
はノードＢに流れ込む。
【００３１】図２に示すように、時刻ｔ１の以前では、
両基準電圧ＲＥＦ１、ＲＥＦ２の電位差と両入力電圧Ｉ
ＮＮ、ＩＮＰの電位差の関係は、ＲＥＦ１−ＲＥＦ２＜
ＩＮＰ−ＩＮＮとなる。このときには、出力電流Ｉ３が
増加して出力電流Ｉ４が減少するので、ノードＡに流れ
込む基準電流Ｉ１と出力電流Ｉ３の和の電流（Ｉ１＋Ｉ
３）が相対的に増加し、ノードＢに流れ込む基準電流Ｉ
２と出力電流Ｉ４の和の電流（Ｉ２＋Ｉ４）が相対的に
減少する。
両基準電圧ＲＥＦ１、ＲＥＦ２の電位差と両入力電圧Ｉ
ＮＮ、ＩＮＰの電位差の関係は、ＲＥＦ１−ＲＥＦ２＜
ＩＮＰ−ＩＮＮとなる。このときには、出力電流Ｉ３が
増加して出力電流Ｉ４が減少するので、ノードＡに流れ
込む基準電流Ｉ１と出力電流Ｉ３の和の電流（Ｉ１＋Ｉ
３）が相対的に増加し、ノードＢに流れ込む基準電流Ｉ
２と出力電流Ｉ４の和の電流（Ｉ２＋Ｉ４）が相対的に
減少する。
【００３２】この結果、ノードＡの電位が上昇し、ＮＭ
ＯＳトランジスタＮ４１のゲート・ソース間の電圧が低
下するので、ＮＭＯＳトランジスタＮ４１に流れる電流
が減少し、そのドレインの電位が上昇する。一方、ノー
ドＢの電位が低下し、ＮＭＯＳトランジスタＮ４２のゲ
ート・ソース間の電圧が増加するので、ＮＭＯＳトラン
ジスタＮ４２に流れる電流が増加し、ノードＣの電位が
低下する。このため、ノードＣの電位が「Ｌ」レベルに
なり、これがインバータ５で反転されるので、インバー
タ５の出力ＯＵＴは、図２（Ｂ）に示すように「Ｈ」レ
ベルとなる。次に、図２に示すように、時刻ｔ１から時
刻ｔ２の期間では、基準電圧ＲＥＦ１、ＲＥＦ２は一定
のまま、入力電圧ＩＮＮは徐々に増加していき、入力電
圧ＩＮＰは徐々に低下していく。そして、両基準電圧Ｒ
ＥＦ１、ＲＥＦ２の電位差と両入力電圧ＩＮＮ、ＩＮＰ
の電位差との関係は、図２（Ａ）からわかるように、Ｒ
ＥＦ１−ＲＥＦ２＜ＩＮＰ−ＩＮＮ、ＲＥＦ１−ＲＥＦ
２＝ＩＮＰ−ＩＮＮ、ＲＥＦ１−ＲＥＦ２＞ＩＮＰ−Ｉ
ＮＮの順で変化する。
ＯＳトランジスタＮ４１のゲート・ソース間の電圧が低
下するので、ＮＭＯＳトランジスタＮ４１に流れる電流
が減少し、そのドレインの電位が上昇する。一方、ノー
ドＢの電位が低下し、ＮＭＯＳトランジスタＮ４２のゲ
ート・ソース間の電圧が増加するので、ＮＭＯＳトラン
ジスタＮ４２に流れる電流が増加し、ノードＣの電位が
低下する。このため、ノードＣの電位が「Ｌ」レベルに
なり、これがインバータ５で反転されるので、インバー
タ５の出力ＯＵＴは、図２（Ｂ）に示すように「Ｈ」レ
ベルとなる。次に、図２に示すように、時刻ｔ１から時
刻ｔ２の期間では、基準電圧ＲＥＦ１、ＲＥＦ２は一定
のまま、入力電圧ＩＮＮは徐々に増加していき、入力電
圧ＩＮＰは徐々に低下していく。そして、両基準電圧Ｒ
ＥＦ１、ＲＥＦ２の電位差と両入力電圧ＩＮＮ、ＩＮＰ
の電位差との関係は、図２（Ａ）からわかるように、Ｒ
ＥＦ１−ＲＥＦ２＜ＩＮＰ−ＩＮＮ、ＲＥＦ１−ＲＥＦ
２＝ＩＮＰ−ＩＮＮ、ＲＥＦ１−ＲＥＦ２＞ＩＮＰ−Ｉ
ＮＮの順で変化する。
【００３３】このため、時刻ｔ１から時刻ｔ２の期間で
は、ノードＡに流れ込む電流（Ｉ１＋Ｉ３）は徐々に減
少していき、ノードＡの電位は徐々に低下していく。こ
のため、ＮＭＯＳトランジスタＮ４１のゲート・ソース
間の電圧が徐々に増加し、ＮＭＯＳトランジスタＮ４１
に流れる電流が徐々に増加し、そのドレインの電位は徐
々に低下していき、時刻ｔ２以後は所定値になる。
は、ノードＡに流れ込む電流（Ｉ１＋Ｉ３）は徐々に減
少していき、ノードＡの電位は徐々に低下していく。こ
のため、ＮＭＯＳトランジスタＮ４１のゲート・ソース
間の電圧が徐々に増加し、ＮＭＯＳトランジスタＮ４１
に流れる電流が徐々に増加し、そのドレインの電位は徐
々に低下していき、時刻ｔ２以後は所定値になる。
【００３４】また、時刻ｔ１から時刻ｔ２の期間では、
ノードＢに流れ込む電流（Ｉ２＋Ｉ４）は徐々に増加し
ていき、ノードＢの電位は徐々に増加していく。このた
め、ＮＭＯＳトランジスタＮ４２のゲート・ソース間の
電圧が徐々に減少し、ＮＭＯＳトランジスタＮ４２に流
れる電流が徐々に減少し、ノードＣの電位は徐々に増加
していき、時刻ｔ２以後は所定値となる。ノードＣの電
位はインバータ５で反転されるので、インバータ５の出
力ＯＵＴは、図２（Ｂ）に示すように時刻ｔ２からｔ３
に期間では「Ｌ」レベルとなる。
ノードＢに流れ込む電流（Ｉ２＋Ｉ４）は徐々に増加し
ていき、ノードＢの電位は徐々に増加していく。このた
め、ＮＭＯＳトランジスタＮ４２のゲート・ソース間の
電圧が徐々に減少し、ＮＭＯＳトランジスタＮ４２に流
れる電流が徐々に減少し、ノードＣの電位は徐々に増加
していき、時刻ｔ２以後は所定値となる。ノードＣの電
位はインバータ５で反転されるので、インバータ５の出
力ＯＵＴは、図２（Ｂ）に示すように時刻ｔ２からｔ３
に期間では「Ｌ」レベルとなる。
【００３５】その後、時刻ｔ３から時刻ｔ４の期間は、
時刻ｔ１から時刻ｔ２の期間と逆の動作が行われ、時刻
ｔ４以後は時刻ｔ１以前の状態に戻る。
時刻ｔ１から時刻ｔ２の期間と逆の動作が行われ、時刻
ｔ４以後は時刻ｔ１以前の状態に戻る。
【００３６】以上説明したように、この実施形態にかか
るウインドウコンパレータによれば、第２差動増幅回路
３で入力電圧と出力電流の変換を行い、電流電圧変換回
路４でその出力電流の大小に応じて、高レベルまたは低
レベルの電圧を発生するようにした。このため、入力電
圧の比較動作が短縮できる上に、第２差動増幅回路３に
よる比較からインバータ５による最終出力までの信号処
理を短縮できる。
るウインドウコンパレータによれば、第２差動増幅回路
３で入力電圧と出力電流の変換を行い、電流電圧変換回
路４でその出力電流の大小に応じて、高レベルまたは低
レベルの電圧を発生するようにした。このため、入力電
圧の比較動作が短縮できる上に、第２差動増幅回路３に
よる比較からインバータ５による最終出力までの信号処
理を短縮できる。
【００３７】また、この実施形態にかかるウインドウコ
ンパレータによれば、２つの基準電圧ＲＥＦ１、ＲＥＦ
２の電位差でウインドウ（幅）を作り、その電位差と入
力電位ＩＮＰ、ＩＮＮの電位差との比較を行うようにし
た。このため、基準電圧を発生する抵抗Ｒ１〜Ｒ３にば
らつきがあっても、その電位差の幅の精度を上げること
が可能となり、もって入力電圧の比較精度のばらつきを
低減することが可能となる。
ンパレータによれば、２つの基準電圧ＲＥＦ１、ＲＥＦ
２の電位差でウインドウ（幅）を作り、その電位差と入
力電位ＩＮＰ、ＩＮＮの電位差との比較を行うようにし
た。このため、基準電圧を発生する抵抗Ｒ１〜Ｒ３にば
らつきがあっても、その電位差の幅の精度を上げること
が可能となり、もって入力電圧の比較精度のばらつきを
低減することが可能となる。
【００３８】なお、上記の実施形態では、第１差動増幅
回路２および第２差動増幅回路３をＰＭＯＳトランジス
タで構成するようにしたが、これに代えてＮＭＯＳトラ
ンジスタで構成することが可能である。そして、この場
合には、電流電圧変換回路４の構成をその構成に合わせ
て変更すれば良い。
回路２および第２差動増幅回路３をＰＭＯＳトランジス
タで構成するようにしたが、これに代えてＮＭＯＳトラ
ンジスタで構成することが可能である。そして、この場
合には、電流電圧変換回路４の構成をその構成に合わせ
て変更すれば良い。
【００３９】
【発明の効果】以上述べたように、本発明によれば、第
２差動増幅手段で入力電圧と出力電流の変換を行い、電
流電圧変換手段でその出力電流の大小に応じて、所定の
電圧（例えば、高レベルまたは低レベルの電圧）を発生
するようにした。このため、入力電圧の比較動作が短縮
できる上に、比較から最終出力までの処理動作の短縮が
可能となる。
２差動増幅手段で入力電圧と出力電流の変換を行い、電
流電圧変換手段でその出力電流の大小に応じて、所定の
電圧（例えば、高レベルまたは低レベルの電圧）を発生
するようにした。このため、入力電圧の比較動作が短縮
できる上に、比較から最終出力までの処理動作の短縮が
可能となる。
【００４０】また、本発明によれば、２つの基準電圧の
電位差でウインドウ（幅）を作り、その電位差と２つの
入力電圧の電位差との比較を行うようにした。このた
め、基準電圧を抵抗分割により生成するような場合であ
って、その抵抗の値にばらつきがあるような場合でも、
その電位差の幅の精度を上げることが可能となり、もっ
て入力電圧の比較精度のばらつきを低減することが可能
となる。
電位差でウインドウ（幅）を作り、その電位差と２つの
入力電圧の電位差との比較を行うようにした。このた
め、基準電圧を抵抗分割により生成するような場合であ
って、その抵抗の値にばらつきがあるような場合でも、
その電位差の幅の精度を上げることが可能となり、もっ
て入力電圧の比較精度のばらつきを低減することが可能
となる。
【図１】本発明のウインドウコンパレータの実施形態の
構成を示す回路図である。
構成を示す回路図である。
【図２】その動作を説明する波形図である。
【図３】従来装置の回路図である。
１ 基準電圧生成回路 ２ 第１差動増幅回路 ３ 第２差動増幅回路 ４ 電流電圧変換回路 ５ インバータ Ｒ１〜Ｒ３ 抵抗（基準電圧生成用の抵抗） Ｐ２１、Ｐ２２ 差動対のＰＭＯＳトランジスタ Ｐ３１、Ｐ３２ 差動対のＰＭＯＳトランジスタ ＲＥＦ１、ＲＥＦ２ 基準電圧 ＩＮＮ、ＩＮＰ 入力電圧
Claims (3)
- 【請求項１】 ２つの異なる基準電圧を差動入力とし、
その両基準電圧の差に応じた２つの基準電流を生成する
第１差動増幅手段と、 ２つ入力電圧を差動入力とし、その両入力電圧の差に応
じた２つの出力電流を生成する第２差動増幅手段と、 前記第１差動増幅手段で生成される２つの基準電流と前
記第２差動増幅手段で生成される２つの出力電流の大小
に応じて、所定の電圧を発生する電流電圧変換手段と、 を備えたことを特徴とするウインドウコンパレータ。 - 【請求項２】 ＭＯＳトランジスタの差動対で少なくと
も構成し、その両ＭＯＳトランジスタに異なる基準電圧
をそれぞれ入力し、その両基準電圧の差に応じた２つの
基準電流を出力する第１差動増幅回路と、 ＭＯＳトランジスタの差動対で少なくとも構成し、その
両ＭＯＳトランジスタに入力電圧をそれぞれ入力し、そ
の両入力電圧の差に応じた２つの出力電流を出力する第
２差動増幅回路と、 前記第１差動増幅回路から出力される２つの基準電流と
前記第２差動増幅回路から出力される２つの出力電流の
大小に応じて、高レベルまたは低レベルの電圧を発生す
る電流電圧変換回路と、 を備えたことを特徴とするウインドウコンパレータ。 - 【請求項３】 前記異なる２つの基準電圧を生成する基
準電圧生成手段をさらに備え、前記２つの基準電圧は所
定電圧を抵抗分割により生成するようにしたことを特徴
とする請求項１または請求項２に記載のウインドウコン
パレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100774A JP2001285038A (ja) | 2000-04-03 | 2000-04-03 | ウインドウコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100774A JP2001285038A (ja) | 2000-04-03 | 2000-04-03 | ウインドウコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285038A true JP2001285038A (ja) | 2001-10-12 |
Family
ID=18614924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000100774A Withdrawn JP2001285038A (ja) | 2000-04-03 | 2000-04-03 | ウインドウコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001285038A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010169562A (ja) * | 2009-01-23 | 2010-08-05 | Denso Corp | ウィンドウコンパレータ回路 |
| US8421504B2 (en) | 2009-11-18 | 2013-04-16 | Renesas Electronics Corporation | Microcomputer, hysteresis comparator circuit, and voltage monitoring apparatus |
| CN104007399A (zh) * | 2013-02-21 | 2014-08-27 | 精工电子有限公司 | 磁传感器装置 |
-
2000
- 2000-04-03 JP JP2000100774A patent/JP2001285038A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010169562A (ja) * | 2009-01-23 | 2010-08-05 | Denso Corp | ウィンドウコンパレータ回路 |
| JP4655154B2 (ja) * | 2009-01-23 | 2011-03-23 | 株式会社デンソー | ウィンドウコンパレータ回路 |
| US8421504B2 (en) | 2009-11-18 | 2013-04-16 | Renesas Electronics Corporation | Microcomputer, hysteresis comparator circuit, and voltage monitoring apparatus |
| CN104007399A (zh) * | 2013-02-21 | 2014-08-27 | 精工电子有限公司 | 磁传感器装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050617 |