JP3958586B2 - Signal processing apparatus and signal processing method - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、信号処理装置及び信号処理方法に関し、特に、入力クロック信号に同期して動作する信号処理回路の出力信号の位相を、該入力クロックの位相に対して調整する処理に関するものである。
【０００２】
【従来の技術】
半導体装置に搭載する複数の信号処理装置（以下、信号処理回路ともいう。）は、そのすべての回路の内部状態が基本クロックの立ち上がりエッジにおいて同時に変化する同期化回路であることが多い。近年、半導体装置では動作周波数の高速化が図られている。半導体装置では、動作周波数が低い場合には、電源電圧や周囲温度などの動作使用条件に拘わらず、基本クロックに合わせて出力が変化するが、その動作が高速になると、動作使用条件に変動があったとき、基本サイクルに合わせて出力が変化せず、基本サイクルに対応する出力の変化が次サイクルにて生ずることとなる。そのため、半導体装置の検査におけるマージン不足、周辺機器に対する設計マージンの確保などが課題となる。
【０００３】
以下、図６、図７を用いて従来の信号処理回路の一例について説明をする。
図６は、従来の信号処理回路を搭載した半導体装置を説明するブロック図、図７は、図６に示す半導体装置の動作を説明する図である。
従来の半導体装置２００は、外部からクロック信号（外部クロック信号）Ｃｋが入力されるクロック入力端子２０ａと、データ信号（入力データ信号）Ｄinが入力されるデータ入力端子２０ｂと、上記入力データ信号Ｄin及び外部クロック信号Ｃｋを受け、外部クロック信号Ｃｋの立ち上がりエッジに同期して内部状態が変化する信号処理回路１０３と、該信号処理回路１０３から出力されるデータ信号（出力データ信号）Ｄoutを外部に出力するためのデータ出力端子２０ｃとを有している。
【０００４】
ここで、上記信号処理回路１０３は、外部クロック信号Ｃｋの立ち上がりエッジ毎に、上記入力データ信号Ｄinに応じて変化するフリップフロップ（以下、ＦＦ回路という。）と、入力信号の状態により出力信号の状態が決まる組み合わせ回路とから構成されている。具体的には、この信号処理回路１０３は上記外部クロック信号Ｃｋと上記入力データ信号Ｄinとを入力とし、外部クロック信号Ｃｋの立ち上がりエッジに同期して変化する出力データ信号Ｄoutを出力するものである。
【０００５】
次に動作について説明する。
クロック入力端子２０ａに外部クロック信号Ｃｋとしてクロック信号３００が入力され、データ入力端子２０ｂにデータ信号Ｄinが入力されると、データ出力端子２０ｃには、上記クロック信号３００の立ち上がりエッジに同期して変化する出力データ信号（Ｄout1）３０４が得られる。
【０００６】
この時、クロック信号３００の立ち上がりタイミングＴ２から、その立ち上がりエッジをトリガとしてデータ出力信号３０４が変化するまでのデータ遅延時間Ｄde（＝ｄ１）は、次式（１）により表される。
ｄ１＝Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ ・・・（１）
ここで、時間Ｔａは、クロック信号３００が半導体装置の外部からデータ入力端子２０ａに入力されてから、信号処理回路１０３に到達するまでの時間、時間Ｔｂは、クロック信号３００が信号処理回路１０３に到達してから、信号処理回路１０３の内部のＦＦ回路に到達するまでの時間、時間Ｔｃは、クロック信号３００がＦＦ回路に到達してからＦＦ回路の出力が確定するまでの時間、時間Ｔｄは、信号処理回路１０３の出力状態が確定してから出力データ信号として半導体装置の外部に伝わるまでの時間である。
従って、上記データ遅延時間ｄ１は、半導体装置の動作使用条件（電源電圧、周囲温度）や、製造上生じる特性ばらつきにより変化するものである。
【０００７】
【発明が解決しようとする課題】
ところが、従来の信号処理回路を搭載した半導体装置では、上記データ遅延時間がクロック信号の周期より大きくなると、クロック信号のあるサイクルの立ち上がりタイミングに対応する出力データの変化が、次にサイクルに生ずることとなり、上述した課題、つまり、半導体装置の検査マージンが不足したり、周辺機器に対する設計マージンを大きく確保することが必要となったりするという問題が生ずる。
【０００８】
以下、この問題について具体的に説明する。
図７は、データ遅延時間Ｄdeが小さい場合（Ｄde＝ｄ１）のデータ出力信号３０４と、データ遅延時間Ｄdeが大きい場合（Ｄde＝ｄ２＞ｄ１）のデータ出力信号３０５とを対比して示している。ここで、上記データ遅延時間の差Δｄ（＝ｄ２−ｄ１）は半導体装置の動作使用条件や、製造上生じる特性ばらつきによる出力データ信号のばらつき幅である。
【０００９】
上記信号処理回路１０３の動作周波数が高くなった場合、クロック信号の立ち上がりエッジＴ２からＴ４までの期間が短くなるが、データ遅延時間Ｄdeは変わらない。従って、この場合、例えば、クロック信号３００の立ち上がりエッジＴ２で確定したデータ出力信号３０４の出力値Ｑ２は、該エッジＴ２からその次の立ち上がりエッジＴ４までの期間に出力されるのに対して、データ出力信号３０５の出力値Ｑ２は、上記立ち上がりエッジＴ２の次の立ち上がりエッジＴ４からその次のクロックの立ち上がりエッジＴ６までの期間に出力されることとなる。
【００１０】
そこで、このような信号処理回路を搭載した半導体装置の機能検査を行う場合には、データ出力信号３０４にもデータ出力信号３０５にも対応できるよう対処する必要がある。
【００１１】
以下、クロック信号３００の立ち下がりタイミングＴ３で、信号処理回路１０３の出力データ信号Ｄoutの出力値とその期待値との比較を行なった場合について簡単に説明する。この場合、上記出力データ信号Ｄoutとして、出力データ信号３０４が出力されているときは、このタイミングＴ３での出力値は、期待値と一致した正しい出力値Ｑ２であると判定できる。ところが、上記出力データ信号Ｄoutとして出力データ信号３０５が出力されているときには、上記信号処理回路１０３からは、上記タイミングＴ２をトリガーとする正しい出力値Ｑ２が出力されているにもかかわらず、タイミングＴ３での出力値は、期待値と一致しない出力値Ｑ１であると判定されてしまい、歩留の低下を招くこととなる。
【００１２】
従来、半導体装置の検査では、上記のように出力データ信号３０４が出力される場合と出力データ信号３０５が出力される場合とで、半導体装置の検査を制御するプログラム（以下、検査プログラムという。）により検査条件を変更していた。このように検査条件を変更する検査プログラムは機械的に自動発生することができないため、検査プログラムの開発期間の長期化につながっていた。
【００１３】
また、１つの半導体装置のために開発した検査プログラムは、別の半導体装置のための検査プログラムとしてそのまま流用することができない。これは、半導体装置が異なると、検査を行う信号本数、基準とする信号、検査の対象となる信号、検査規格、検査プログラム言語の種類などが異なるためである。
【００１４】
また、図６に示す従来の半導体装置の周辺機器の設計を行なう場合、データ遅延時間Ｄdeが小さい場合のデータ出力信号３０４にも、データ遅延時間Ｄdeが大きい場合のデータ出力信号３０５にも対応できるようにする必要があり、データ遅延時間ＤdeのばらつきΔｄを許容できるだけの設計マージンの確保が必要になる。
【００１５】
本発明は上記のような問題点を解決するためになされたもので、クロック信号をトリガーとして変化する出力データ信号の遅延時間のばらつきを抑制することができる信号処理装置及び信号処理方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】
この発明（請求項１）に係る信号処理装置は、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、上記外部クロック信号の位相を、該外部クロック信号と上記モニタ信号との位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路と、上記位相調整クロック信号を基準クロック信号として受け、入力信号に対して該位相調整クロック信号に同期した信号処理を施す信号処理回路と、を備え、前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号であることを特徴とするものである。
【００１７】
この発明（請求項２）に係る信号処理装置は、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、上記外部クロック信号と上記モニタ信号との位相差を検出する位相差検出回路と、上記外部クロック信号を基準クロック信号として受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路と、該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、を備え、前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号であることを特徴とするものである。
【００１８】
この発明（請求項３）に係る信号処理装置は、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出し、上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路を備え、上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給することを特徴とするものである。
【００１９】
この発明（請求項４）に係る信号処理装置は、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、上記外部クロック信号と上記信号処理回路の出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相差検出回路と、該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、を備えたことを特徴とするものである。
【００２０】
この発明（請求項５）は、請求項１記載の信号処理装置において、上記クロック位相調整回路は、上記外部クロック信号と上記モニタ信号の位相差の最大値を記憶する記憶部を有し、上記位相調整クロック信号として、上記外部クロック信号と上記モニタ信号との位相差が、常にその最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を出力するものであることを特徴とするものである。
【００２１】
この発明（請求項６）は、請求項３記載の信号処理装置において、上記クロック位相調整回路は、上記外部クロック信号により上記信号処理回路が駆動する場合の、上記外部クロック信号と上記出力信号との位相差の最大値を記憶する記憶部を有し、上記位相調整クロック信号として、上記外部クロック信号と上記出力信号との位相差が、常にその最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を出力するものであることを特徴とするものである。
【００２２】
この発明（請求項７）に係る信号処理方法は、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とに基づいて、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理方法であって、上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相検出ステップと、上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整ステップとを含み、上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給することを特徴とするものである。
【００２３】
この発明（請求項８）は、請求項７記載の信号処理方法において、上記クロック位相調整ステップは、上記外部クロック信号により上記信号処理回路が駆動する場合の、上記外部クロック信号と上記出力信号との位相差の最大値を記憶し、上記位相調整クロック信号として、上記外部クロック信号と上記出力信号との位相差が、常に、その最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を発生するものであることを特徴とするものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１は本発明の実施の形態１による信号処理装置を説明するためのブロック図であり、該信号処理装置を搭載した半導体装置を示している。
この実施の形態１の半導体装置１００ａは、クロック信号（外部クロック信号）Ｃｋが入力されるクロック入力端子１０ａと、データ信号（入力データ信号）Ｄinが入力されるデータ入力端子１０ｂと、入力されたデータ信号Ｄinに対応するデータ信号（出力データ信号）Ｄoutを出力するデータ出力端子１０ｃとを有している。
【００２５】
また、上記半導体装置１００ａは、上記外部クロック信号Ｃｋを、モニタ信号Ｄmonに基づいて遅延して、クロック遅延信号（位相調整クロック信号）Ｃkadjを出力する遅延時間調整回路１１０ａと、上記外部クロック信号Ｃｋ，クロック遅延信号Ｃkadj及び入力データ信号Ｄinを受け、上記出力データ信号Ｄoutを出力するとともに、上記モニタ信号Ｄmonを出力する信号処理部１０１とを有している。
【００２６】
また、上記信号処理部１０１は、上記モニタ信号Ｄmonとして、上記外部クロック信号Ｃｋの立ち上がりエッジに同期してレベルが変化する信号を出力するモニター出力回路１０２と、上記クロック遅延信号Ｃkadj及び入力データ信号Ｄinを受け、外部クロック信号Ｃｋの立ち上がりエッジに同期して内部状態が変化する信号処理回路１０３とから構成されている。
【００２７】
ここで、上記モニター出力回路１０２及び信号処理回路１０３はともに、外部クロックＣｋに基づいて動作する同期回路である。また、モニタ信号Ｄmonは従来の半導体装置２００における出力データ信号と同様、外部クロック信号の立ち上がりエッジに対応する変化が、動作使用条件や、製造上生じる特性ばらつきによって遅延するものである。
【００２８】
また、上記遅延時間調整回路１１０ａは、上記モニタ信号Ｄmonの変化が、外部クロック信号Ｃｋの立ち上がりエッジに対してどれだけ遅れているか、つまり、外部クロック信号Ｃｋの立ち上がりタイミングとモニタ信号Ｄmonの変化との位相差を検出し、外部クロック信号Ｃｋを、検出した位相差に相当する位相だけ遅延したクロック遅延信号Ｃkadjを出力するものである。
【００２９】
なお、この実施の形態１では、上記信号処理部１０１及び遅延時間調整回路１１０ａは、半導体装置１００ａに搭載されたものであり、上記信号処理部１０１及び遅延時間調整回路１１０ａにより信号処理装置１ａが構成されている。また、この実施の形態１では、上記遅延時間調整回路１１０ａ及びモニター出力回路１０２により、外部クロック信号の位相を調整する位相調整手段１２０ａが構成されている。
【００３０】
次に動作について説明する。
図２は、上記半導体装置の動作を説明するための図であり、外部クロック信号Ｃｋ，モニタ信号Ｄmon，クロック遅延信号Ckadj，及び出力データ信号Ｄoutの波形を示している。
【００３１】
半導体装置１００ａのクロック入力端子１０ａに外部クロック信号Ｃｋとしてクロック信号３００が入力されると、該クロック信号３００は、遅延時間調整回路１１０ａ及びモニター出力回路１０２に入力される。
【００３２】
該モニター出力回路１０２では、クロック信号３００の立ち上がりエッジ毎にレベルが変化するモニタ信号Ｄmonが生成され、該モニタ信号Ｄmonが出力される。このモニタ信号Ｄmonは上記クロック信号３００の立ち上がりエッジからデータ遅延時間ｄ３だけ遅れてレベル変化している。このデータ遅延時間ｄ３は、図７におけるデータ遅延時間ｄ１と同様、半導体装置の動作使用条件（電源電圧や周囲温度）、製造上生じる特性ばらつきなどにより変化するものであり、次式（２）により表される。
ｄ３＝Ｔａ’＋Ｔｂ’＋Ｔｃ’＋Ｔｄ’ ・・・（２）
ここで、時間Ｔａ’は、クロック信号３００がクロック入力端子１０ａに入力されてから、モニター出力回路１０２に到達するまでの時間、Ｔｂ’は、クロック信号３００がモニター出力回路１０２に到達してから、モニター出力回路１０２の内部のＦＦ回路に到達するまでの時間、Ｔｃ’は、クロック信号３００がＦＦ回路に到達してからＦＦ回路の出力が変化するまでの時間、Ｔｄ’は、モニター出力回路１０２の出力状態が変化してからモニタ信号として外部に伝わるまでの時間である。
【００３３】
上記遅延時間調整回路１１０ａでは、クロック信号３００とモニタ信号（Ｄmon）３０１の位相差として、上記データ遅延時間ｄ３が検出される。また、この遅延時間調整回路１１０ａの内部では、クロック信号３００を、その周期に対して十分短い微小時間ΔＴを単位として少しずつ遅延させた、遅延時間が異なる複数のクロック遅延信号が生成される。そして、遅延時間調整回路１１０ａでは、上記遅延時間が、クロック信号３００とモニタ信号Ｄmonの位相差ｄ３に相当するクロック遅延信号が、上記複数のクロック遅延信号のうちから選択され、選択されたクロック遅延信号が位相調整クロック信号Ｃkadjとして出力される。
【００３４】
そして、信号処理回路１０３では、入力データ信号Ｄin及び位相調整クロック信号Ｃkadjが入力されると、入力データ信号Ｄinに対応する出力データ信号Ｄoutとして、位相調整クロック信号Ｃkadjの立ち上がりエッジに同期して変化する出力データ信号（Ｄout）３０３が出力される。
【００３５】
このように本実施の形態１では、動作クロックに基づいて入力データ信号Ｄinを処理する信号処理回路１０３を搭載した半導体装置１０１を、外部からのクロック信号Ｃｋと同期して変化するモニタ信号Ｄmonを発生するモニタ出力回路１０２を有するものとし、外部クロック信号Ｃｋと、外部からのクロック信号Ｃｋと同期して変化するモニタ信号Ｄmonとの位相差ｄ３に基づいて外部クロック信号の位相を調整して、該位相差ｄ３に相当する時間だけ外部クロック信号を遅延したクロック遅延信号Ｃkadjを出力する遅延時間調整回路１１０ａを備え、該クロック遅延信号Ｃkadjを、信号処理回路１０３の動作クロックとして供給するので、半導体装置の動作使用条件や、製造上の特性ばらつきに拘わらず、外部クロック信号３００の立ち上がりエッジと、このエッジに対応する出力データ信号Ｄoutの変化タイミングとの位相差を、常に一定にすることができる。
【００３６】
この結果、個々の半導体装置の検査を、それぞれのデータ遅延時間のばらつきにより検査条件を変更することなく、しかも、高い動作検証効率でもって行うことができる。
また、基準とする動作クロックに対するデータ出力タイミングのばらつきが抑えられるので、上記半導体装置の周辺機器に対する設計マージンを小さくして、周辺機器の設計効率を高めることができる。
【００３７】
なお、上記実施の形態１では、上記遅延時間調整回路１１０ａは、外部クロック信号Ｃｋとモニタ信号Ｄmonとの位相差を検出し、この位相差に相当する時間だけ外部クロック信号を遅延するものとしているが、外部クロック信号の遅延時間を調整する方法はこれに限るものではない。
【００３８】
例えば、上記遅延時間調整回路１１０ａは、外部クロック信号Ｃｋとモニタ信号Ｄmonとの位相差として検出した位相差の最大値を記憶する記憶部を有し、現時点での位相差と、記憶されている位相差の最大値との比較により、その差分を求め、その差分に相当する時間だけ外部クロック信号を遅延させて、位相調整クロック信号を生成するものであってもよい。
【００３９】
この場合、出力データ信号Ｄoutは、外部クロック信号Ｃｋに対して、常に、データ遅延時間Ｄdeが最大であるときと同じタイミングで変化することとなる。
【００４０】
（実施の形態２）
図３は本発明の実施の形態２による信号処理装置を説明するためのブロック図であり、該信号処理装置を搭載した半導体装置を示している。
この実施の形態２の半導体装置１００ｂは、実施の形態１の半導体装置１００ａにおける遅延時間調整回路１１０ａに代えて、外部クロック信号Ｃｋと、モニタ信号Ｄmonとの位相差を検出し、該位相差に応じた遅延制御信号Ｓcontを出力する位相検出回路１０４ｂを備え、さらに、信号処理回路１０３から出力される出力データ信号Ｄoutを、上記遅延制御信号Ｓcontに基づいて遅延して、出力データ遅延信号Ｄdelをデータ出力端子１０ｃに出力する遅延回路１０５を備えたものである。上記実施の形態２の半導体装置１００ｂにおけるその他の部分は、実施の形態１の半導体装置１００ａにおけるものと同一である。
【００４１】
ここで、上記位相差検出回路１０４ｂは、検出した位相差の最大値、つまり外部クロック信号Ｃｋとモニタ信号Ｄmonの位相差の最大値を記憶する記憶部（図示せず）を有し、現時点で検出されている位相差と、記憶されている位相差の最大値との差分情報を遅延制御信号Ｓcontとして出力するものである。また上記遅延回路１０５は、信号処理回路１０３からの出力データ信号Ｄoutを、上記遅延制御信号Ｓcontに基づいて上記最大位相差と現在の位相差との差分に相当する遅延時間だけ遅延して、上記出力データ遅延信号Ｄdelを出力するものである。
【００４２】
なお、この実施の形態２では、上記信号処理部１０１，位相差検出回路１０４ｂ及び遅延回路１０５は、半導体装置１００ｂに搭載されたものであり、上記信号処理部１０１，位相差検出回路１０４ｂ及び遅延回路１０５により、信号処理装置１ｂが構成されている。また、この実施の形態２では、上記位相差検出回路１０４ｂ，モニター出力回路１０２，及び遅延回路１０５により、外部クロック信号Ｃｋの位相に対して、信号処理回路１０３の出力データ信号Ｄoutの位相を調整する位相調整手段１２０ｂが構成されている。
【００４３】
次に動作について説明する。
この実施の形態２では、位相検出回路１０４ｂ及び遅延回路１０５以外の動作は実施の形態１の半導体装置と同一であるので、以下、主として、位相検出回路１０４ｂ及び遅延回路１０５の動作について説明する。
【００４４】
上記位相検出回路１０４ｂでは、外部クロック信号Ｃｋとモニタ信号Ｄmonとの位相差が検出され、該位相差の最大値は、その記憶部（図示せず）に記憶される。そして、該位相検出回路１０４ｂからは、現時点で検出された位相差と、その最大値との差分を示す情報が遅延制御信号Ｓcontとして遅延回路１０５に出力される。
【００４５】
すると、遅延回路１０５では、信号処理回路１０３からの出力データ信号Ｄoutを、上記遅延制御信号Ｓcontに基づいて上記最大位相差と現在の位相差との差分に相当する遅延時間だけ遅延させる遅延処理が行われ、上記出力データ遅延信号Ｄdelが出力される。
【００４６】
このようにこの実施の形態２では、外部クロック信号Ｃｋと、そのモニタ信号Ｄmonとの位相差を検出する位相差検出回路１０４ｂと、該位相差とその最大値との差分に応じた遅延時間だけ、信号処理回路１０３からの出力データ信号Ｄoutを遅延する遅延回路１０５とを備えたので、上記遅延回路１０５から出力される出力データ遅延信号Ｄdelは、常に、外部クロック信号Ｃｋに対して、動作使用条件や製造上の特性ばらつきにより変動する、外部クロック信号Ｃｋと出力データ信号Ｄoutとの位相差の最大値に相当する時間だけ遅延したものとなる。
【００４７】
このため、上記実施の形態１と同様、半導体装置の使用条件や特性ばらつきによりデータ遅延時間Ｄdeが変動しても、外部クロック信号３００の立ち上がりエッジと、このエッジに対応する出力データ信号Ｄdelの変化タイミングとの位相差を、常に一定にすることができる効果がある。
【００４８】
また、この実施の形態２では、出力データ信号の位相を調整して、出力データ信号と外部クロック信号Ｃｋの位相差を常に一定にするので、特に出力データ信号の数が少ない半導体装置では有効である。
【００４９】
（実施の形態３）
図４は本発明の実施の形態３による信号処理装置を説明するためのブロック図である。
この実施の形態３の信号処理装置１ｃは、実施の形態１の信号処理装置１ａにおける位相調整手段１２０ａを構成する遅延時間調整回路１１０ａを、半導体装置１００ａの外部に配置したものであり、その他の部分は、上記実施の形態１の信号処理装置１ａのものと同一である。
【００５０】
つまり、この実施の形態３の位相調整手段１２０ｃは、半導体装置１００ｃに搭載され、外部クロック信号Ｃｋに応じて信号レベルが変化するモニタ信号Ｄmonを出力するモニター出力回路１０２と、上記半導体装置１００ｃの外部に配置され、上記モニタ信号Ｄmonに基づいて外部クロック信号Ｃｋを遅延する遅延時間調整回路１１０ｃとから構成されている。
【００５１】
ここで、上記半導体装置１００ｃは、実施の形態１の半導体装置１００ａと同様、モニター出力回路１０２及び信号処理回路１０３からなる信号処理装置１０１を有している。また、この半導体装置１００ｃは、上記半導体装置１００ａにおける、クロック入力端子１０ａ，データ入力端子１０ｂ，及びデータ出力端子１０ｃの他に、上記遅延時間調整回路１１０ｃから出力される位相調整クロック信号Ｃkadjを入力するための遅延クロック入力端子１０ｄ及び上記モニタ信号Ｄmonを上記遅延時間調整回路１１０ｃへ出力するためのモニタ信号出力端子１０ｅとを有している。
【００５２】
この実施の形態３では、遅延時間調整回路１１０ｃを半導体装置の外部に構成しているため、上記実施の形態１と同様な効果に加えて、実施の形態１のように遅延時間調整回路１００ａを搭載した半導体装置１００ａに比べて、半導体装置のコスト低減を図ることができるという効果がある。
【００５３】
（実施の形態４）
図５は本発明の実施の形態４による信号処理装置を説明するためのブロック図である。
この実施の形態４の信号処理装置１ｄは、実施の形態２の信号処理装置１ｂにおける位相調整手段１２０ｂを構成する位相差検出回路１０４ｂ及び遅延回路１０５を、半導体装置１００ｄの外部に配置したものであり、その他の部分は、上記実施の形態２の信号処理装置１ｂのものと同一である。
【００５４】
つまり、この実施の形態４の位相調整回路１２０ｄは、半導体装置１００ｄに搭載され、外部クロック信号Ｃｋに応じて信号レベルが変化するモニタ信号Ｄmonを出力するモニター出力回路１０２と、半導体装置１００ｄの外部に配置され、上記外部クロック信号Ｃｋと上記モニタ信号Ｄmonとの位相差を検出する位相差検出回路１０４ｄと、半導体装置１００ｄの外部に配置され、半導体装置の信号処理回路１０３からの出力データ信号Ｄoutを遅延して、遅延出力データ信号Ｄdelを出力する遅延回路１０５とから構成されている。
【００５５】
ここで、上記半導体装置１００ｄは、実施の形態２の半導体装置１００ｃと同様、モニター出力回路１０２及び信号処理回路１０３からなる信号処理部１０１を有している。また、この半導体装置１００ｄは、上記半導体装置１００ｂにおける、クロック入力端子１０ａ，データ入力端子１０ｂ，及びデータ出力端子１０ｃの他に、上記モニタ信号Ｄmonを上記位相差検出回路１０４ｄへ出力するためのモニタ信号出力端子１０ｅを有している。
【００５６】
この実施の形態４では、位相差検出回路１０４ｄ及び遅延回路１０５を半導体装置１００ｄの外部に構成しているため、実施の形態２の効果の他に、実施の形態２のように位相差検出回路１０４ｂ及び遅延回路１０５を搭載した半導体装置１００ｂに比べて、半導体装置のコスト低減を図ることができる効果がある。
【００５７】
【発明の効果】
以上のように、この発明（請求項１，５）に係る信号処理装置によれば、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、上記外部クロック信号の位相を、該外部クロック信号と上記モニタ信号との位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路と、上記位相調整クロック信号を基準クロック信号として受け、入力信号に対して該位相調整クロック信号に同期した信号処理を施す信号処理回路と、を備え、前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号であることを特徴とするので、半導体装置の動作使用条件や製造上の特性ばらつきに拘わらず、外部クロック信号と信号処理回路の出力データ信号との位相差を、ほぼ一定にすることができる。
【００５８】
これにより、半導体装置の検査を、機械的に自動発生した検査プログラムを使用して行うことが可能となる。また、外部クロック信号に対する半導体装置の出力データ信号の位相のばらつき範囲が狭くなるため、半導体装置の周辺機器の設計を行う際の設計マージンを小さくすることができる。
【００５９】
この発明（請求項２）に係る信号処理装置によれば、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、上記外部クロック信号と上記モニタ信号との位相差を検出する位相差検出回路と、上記外部クロック信号を基準クロック信号として受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路と、該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、を備え、前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号であることを特徴とするので、半導体装置の動作使用条件や製造上の特性ばらつきに拘わらず、信号処理回路の出力データ信号の位相が、該出力データ信号と外部クロック信号と位相差がほぼ一定になるよう調整されることとなる。
【００６０】
これにより、半導体装置の検査を、機械的に自動発生した検査プログラムを使用して行うことができる。また、外部クロック信号に対する半導体装置の出力データ信号の位相のばらつき範囲が狭まり、半導体装置の周辺機器の設計を行う際の設計マージンを小さくすることができる。
【００６１】
この発明（請求項３，６）に係る信号処理装置によれば、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出し、上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路を備え、上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給することを特徴とするので、半導体装置の動作使用条件や製造上の特性ばらつきに拘わらず、半導体装置を駆動する外部クロック信号と、半導体装置から出力される出力データ信号との位相差を、ほぼ一定にすることができる。
【００６２】
この結果、個々の半導体装置の検査を、それぞれのデータ遅延時間のばらつきにより検査条件を変更することなく、しかも、高い動作検証効率でもって行うことができる。また、上記クロック位相調整回路は半導体装置の外部に配置することにより、半導体装置のコスト低減を図ることができる。
【００６３】
この発明（請求項４）に係る信号処理装置によれば、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、上記外部クロック信号と上記信号処理回路の出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相差検出回路と、該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、を備えたことを特徴とするので、半導体装置の動作使用条件や製造上の特性ばらつきに拘わらず、信号処理回路の出力データ信号の位相が、該出力データ信号と外部クロック信号と位相差がほぼ一定になるよう調整されることとなる。
【００６４】
この結果、個々の半導体装置の検査を、それぞれのデータ遅延時間のばらつきにより検査条件を変更することなく、しかも、高い動作検証効率でもって行うことができる。また、上記クロック位相調整回路は半導体装置の外部に配置することにより、半導体装置のコスト低減を図ることができる。
【００６５】
この発明（請求項７，８）に係る信号処理方法によれば、外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とに基づいて、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理方法であって、上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相検出ステップと、上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整ステップとを含み、上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給することを特徴とするので、半導体装置の動作使用条件や製造上の特性ばらつきに拘わらず、半導体装置を駆動する外部クロック信号と、半導体装置から出力される出力データ信号との位相差を、ほぼ一定にすることができる。
【００６６】
この結果、個々の半導体装置の検査を、それぞれのデータ遅延時間のばらつきにより検査条件を変更することなく、しかも、高い動作検証効率でもって行うことができる。また、上記クロック位相調整回路は半導体装置の外部に配置することにより、半導体装置のコスト低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による信号処理装置を説明するためのブロック図である。
【図２】上記実施の形態１の信号処理装置の動作を説明するための図であり、該信号処理装置内部での信号の波形を示している。
【図３】本発明の実施の形態２による信号処理装置を説明するためのブロック図である。
【図４】本発明の実施の形態３による信号処理装置を説明するためのブロック図である。
【図５】本発明の実施の形態４による信号処理装置を説明するためのブロック図である。
【図６】従来の信号処理装置の一例を示すブロック図である。
【図７】上記従来の信号処理装置の動作を説明するための信号波形図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ 信号処理装置
１０ａ クロック入力端子
１０ｂ データ入力端子
１０ｃ データ出力端子
１０ｄ 遅延クロック入力端子
１０ｅ モニタ信号出力端子
１００ａ，１００ｂ，１００ｃ，１００ｄ 半導体装置
１０１ 信号処理部
１０２ モニター出力回路
１０３ 信号処理回路
１０４ｂ，１０４ｄ 位相差検出回路
１０５ 遅延回路
１１０ａ，１１０ｃ 遅延時間調整回路
１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ 位相調整手段
Ｃｋ 外部クロック信号
Ｃkadj 位相調整クロック信号（クロック遅延信号）
Ｄdel 出力データ遅延信号
Ｄin 入力データ信号
Ｄmon モニタ信号
Ｄout 出力データ信号
Ｓcont 遅延制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal processing apparatus and a signal processing method, and more particularly to a process for adjusting the phase of an output signal of a signal processing circuit that operates in synchronization with an input clock signal with respect to the phase of the input clock.
[0002]
[Prior art]
A plurality of signal processing devices (hereinafter also referred to as signal processing circuits) mounted on a semiconductor device are often synchronization circuits in which the internal states of all the circuits change simultaneously at the rising edge of the basic clock. In recent years, the operating frequency of semiconductor devices has been increased. In semiconductor devices, when the operating frequency is low, the output changes according to the basic clock regardless of operating conditions such as power supply voltage and ambient temperature, but when the operation speed increases, the operating conditions vary. When this happens, the output does not change in accordance with the basic cycle, and the output corresponding to the basic cycle changes in the next cycle. Therefore, there are problems such as a shortage of margin in the inspection of the semiconductor device and securing a design margin for peripheral devices.
[0003]
Hereinafter, an example of a conventional signal processing circuit will be described with reference to FIGS.
FIG. 6 is a block diagram illustrating a semiconductor device equipped with a conventional signal processing circuit, and FIG. 7 is a diagram illustrating the operation of the semiconductor device shown in FIG.
The conventional semiconductor device 200 includes a clock input terminal 20a to which a clock signal (external clock signal) Ck is input from the outside, a data input terminal 20b to which a data signal (input data signal) Din is input, and the input data signal Din. And the external clock signal Ck, the signal processing circuit 103 whose internal state changes in synchronization with the rising edge of the external clock signal Ck, and the data signal (output data signal) Dout output from the signal processing circuit 103 to the outside And a data output terminal 20c for output.
[0004]
Here, the signal processing circuit 103 has a flip-flop (hereinafter referred to as FF circuit) that changes in accordance with the input data signal Din at each rising edge of the external clock signal Ck, and the output signal depending on the state of the input signal. And a combinational circuit whose state is determined. Specifically, the signal processing circuit 103 receives the external clock signal Ck and the input data signal Din, and outputs an output data signal Dout that changes in synchronization with the rising edge of the external clock signal Ck. .
[0005]
Next, the operation will be described.
When the clock signal 300 is input to the clock input terminal 20a as the external clock signal Ck and the data signal Din is input to the data input terminal 20b, the data output terminal 20c changes in synchronization with the rising edge of the clock signal 300. An output data signal (Dout1) 304 is obtained.
[0006]
At this time, the data delay time Dde (= d1) from the rising timing T2 of the clock signal 300 until the data output signal 304 changes with the rising edge as a trigger is expressed by the following equation (1).
d1 = Ta + Tb + Tc + Td (1)
Here, the time Ta is the time from when the clock signal 300 is input from the outside of the semiconductor device to the data input terminal 20a until it reaches the signal processing circuit 103, and the time Tb is the time Tb from the clock signal 300 to the signal processing circuit 103. The time Tc from reaching the FF circuit inside the signal processing circuit 103 until the time Tc is the time from when the clock signal 300 reaches the FF circuit until the output of the FF circuit is determined, the time Td is This is the time from when the output state of the signal processing circuit 103 is established until it is transmitted to the outside of the semiconductor device as an output data signal.
Therefore, the data delay time d1 varies depending on the operating usage conditions (power supply voltage, ambient temperature) of the semiconductor device and variations in characteristics that occur in manufacturing.
[0007]
[Problems to be solved by the invention]
However, in a semiconductor device equipped with a conventional signal processing circuit, when the data delay time becomes longer than the cycle of the clock signal, a change in output data corresponding to the rising timing of a certain cycle of the clock signal occurs in the next cycle. Thus, the above-mentioned problem, that is, the problem that the inspection margin of the semiconductor device is insufficient or a large design margin for the peripheral device needs to be secured arises.
[0008]
Hereinafter, this problem will be described in detail.
FIG. 7 shows a comparison between the data output signal 304 when the data delay time Dde is small (Dde = d1) and the data output signal 305 when the data delay time Dde is large (Dde = d2> d1). . Here, the difference Δd (= d2−d1) in the data delay time is a variation width of the output data signal due to an operation use condition of the semiconductor device and a characteristic variation caused in manufacturing.
[0009]
When the operating frequency of the signal processing circuit 103 is increased, the period from the rising edge T2 to T4 of the clock signal is shortened, but the data delay time Dde is not changed. Therefore, in this case, for example, the output value Q2 of the data output signal 304 determined at the rising edge T2 of the clock signal 300 is output in the period from the edge T2 to the next rising edge T4, whereas the data The output value Q2 of the output signal 305 is output in the period from the next rising edge T4 of the rising edge T2 to the rising edge T6 of the next clock.
[0010]
Therefore, when performing a function test of a semiconductor device equipped with such a signal processing circuit, it is necessary to cope with both the data output signal 304 and the data output signal 305.
[0011]
Hereinafter, the case where the output value of the output data signal Dout of the signal processing circuit 103 is compared with the expected value at the falling timing T3 of the clock signal 300 will be briefly described. In this case, when the output data signal 304 is output as the output data signal Dout, it can be determined that the output value at the timing T3 is the correct output value Q2 that matches the expected value. However, when the output data signal 305 is output as the output data signal Dout, the signal processing circuit 103 outputs the timing T3 despite the fact that the correct output value Q2 triggered by the timing T2 is output. The output value at is determined to be an output value Q1 that does not match the expected value, leading to a decrease in yield.
[0012]
Conventionally, in the inspection of a semiconductor device, a program for controlling the inspection of a semiconductor device (hereinafter referred to as an inspection program) depending on whether the output data signal 304 is output or the output data signal 305 is output as described above. The inspection conditions were changed. Since the inspection program for changing the inspection condition cannot be automatically generated mechanically, the development period of the inspection program has been prolonged.
[0013]
Also, an inspection program developed for one semiconductor device cannot be used as it is as an inspection program for another semiconductor device. This is because different semiconductor devices have different numbers of signals to be inspected, reference signals, signals to be inspected, inspection standards, types of inspection program languages, and the like.
[0014]
Further, when designing the peripheral device of the conventional semiconductor device shown in FIG. 6, both the data output signal 304 when the data delay time Dde is small and the data output signal 305 when the data delay time Dde is large can be supported. Therefore, it is necessary to secure a design margin that allows the variation Δd of the data delay time Dde.
[0015]
The present invention has been made to solve the above-described problems, and provides a signal processing apparatus and a signal processing method capable of suppressing variations in delay time of an output data signal that changes using a clock signal as a trigger. With the goal.
[0016]
[Means for Solving the Problems]
A signal processing apparatus according to the present invention (Claim 1) is a signal processing apparatus that performs signal processing on an input signal in synchronization with a reference clock signal, receives the external clock signal input from the outside, and receives the external clock A monitor output circuit that outputs a monitor signal that changes in synchronization with a single edge of the signal; and the phase of the external clock signal, the external clock signal and the monitor signal When The phase adjustment clock signal that is shifted by an amount corresponding to the phase difference between the phase adjustment clock signal and a signal that receives the phase adjustment clock signal as a reference clock signal and is synchronized with the input signal relative to the phase adjustment clock signal. A signal processing circuit for performing processing The monitor signal changes between the external clock signal and the output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the external clock signal. This signal is delayed by the time corresponding to the phase difference. It is characterized by this.
[0017]
A signal processing device according to the present invention (Claim 2) is a signal processing device that performs signal processing on an input signal in synchronization with a reference clock signal, receives an external clock signal input from the outside, and receives the external clock signal. A monitor output circuit that outputs a monitor signal that changes in synchronization with a single edge of the signal; the external clock signal; and the monitor signal When A phase difference detection circuit that detects a phase difference between the external clock signal, a signal processing circuit that receives the external clock signal as a reference clock signal, performs signal processing on the input signal in synchronization with the external clock signal, and outputs from the signal processing circuit Delay means for delaying the phase of the output signal in accordance with the phase difference detected by the phase difference detection circuit. The monitor signal changes between the external clock signal and the output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the external clock signal. This signal is delayed by the time corresponding to the phase difference. It is characterized by this.
[0018]
A signal processing apparatus according to the present invention (Claim 3) Receiving an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal; A signal processing device that adjusts the phase of an output signal of a signal processing circuit that performs signal processing on an input signal in synchronization with a reference clock signal, of External clock signal By The signal processing circuit Drive The external clock signal and the output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A clock phase adjustment circuit that detects and shifts the external clock signal by an amount corresponding to the phase difference to generate a phase adjustment clock signal, and supplies the phase adjustment clock signal as the reference clock signal to the signal processing circuit It is characterized by doing.
[0019]
A signal processing apparatus according to the present invention (claim 4) is provided. Receiving an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal; For input signal The outside A signal processing device that adjusts the phase of an output signal of a signal processing circuit that performs signal processing in synchronization with a clock signal, the external clock signal and Of signal processing circuit Output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A phase difference detection circuit for detecting, and delay means for delaying the phase of the output signal output from the signal processing circuit according to the phase difference detected by the phase difference detection circuit, To do.
[0020]
According to a fifth aspect of the present invention, in the signal processing device according to the first aspect, the clock phase adjustment circuit includes a storage unit that stores a maximum value of a phase difference between the external clock signal and the monitor signal. External clock signal and monitor signal as phase adjustment clock signal When A clock signal in which the phase of the external clock signal is delayed so as to always have the maximum phase difference is output.
[0021]
According to a sixth aspect of the present invention, in the signal processing device according to the third aspect, the clock phase adjusting circuit includes the external clock signal. By The signal processing circuit Drive If the external clock signal and the output signal When A storage unit for storing a maximum value of the phase difference between the external clock signal and the output signal as the phase adjustment clock signal. When A clock signal in which the phase of the external clock signal is delayed so as to always have the maximum phase difference is output.
[0022]
The signal processing method according to the present invention (invention 7) is as follows: Based on the external clock signal and the output signal of the monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal, A signal processing method for adjusting the phase of an output signal of a signal processing circuit that performs signal processing on an input signal in synchronization with a reference clock signal, of External clock signal By The signal processing circuit Drive The external clock signal and the output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A phase detection step for detecting, and a clock phase adjustment step for generating a phase adjustment clock signal by shifting the external clock signal by an amount corresponding to the phase difference, wherein the phase adjustment clock signal is used as the reference clock signal. The signal processing circuit is supplied to the signal processing circuit.
[0023]
The present invention (invention 8) is the signal processing method according to claim 7, wherein the clock phase adjusting step includes the external clock signal. By The signal processing circuit Drive If the external clock signal and the output signal When The maximum value of the phase difference between the external clock signal and the output signal is stored as the phase adjustment clock signal. When The clock signal is generated by delaying the phase of the external clock signal so that the phase difference is always the maximum value.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
(Embodiment 1)
FIG. 1 is a block diagram for explaining a signal processing apparatus according to Embodiment 1 of the present invention, and shows a semiconductor device on which the signal processing apparatus is mounted.
In the semiconductor device 100a of the first embodiment, a clock input terminal 10a to which a clock signal (external clock signal) Ck is input, and a data input terminal 10b to which a data signal (input data signal) Din is input are input. And a data output terminal 10c for outputting a data signal (output data signal) Dout corresponding to the data signal Din.
[0025]
The semiconductor device 100a delays the external clock signal Ck based on the monitor signal Dmon and outputs a clock delay signal (phase adjustment clock signal) Ckadj, and the external clock signal Ck. The signal processing unit 101 receives the clock delay signal Ckadj and the input data signal Din, outputs the output data signal Dout, and outputs the monitor signal Dmon.
[0026]
The signal processing unit 101 outputs, as the monitor signal Dmon, a monitor output circuit 102 that outputs a signal whose level changes in synchronization with the rising edge of the external clock signal Ck, the clock delay signal Ckadj, and the input data signal. The signal processing circuit 103 receives Din and changes its internal state in synchronization with the rising edge of the external clock signal Ck.
[0027]
Here, the monitor output circuit 102 and the signal processing circuit 103 are both synchronous circuits that operate based on the external clock Ck. Similarly to the output data signal in the conventional semiconductor device 200, the monitor signal Dmon is a signal in which the change corresponding to the rising edge of the external clock signal is delayed due to operation usage conditions and variations in characteristics caused in manufacturing.
[0028]
The delay time adjusting circuit 110a determines how much the change in the monitor signal Dmon is delayed with respect to the rising edge of the external clock signal Ck, that is, the rising timing of the external clock signal Ck and the change in the monitor signal Dmon. The clock delay signal Ckadj obtained by delaying the external clock signal Ck by a phase corresponding to the detected phase difference is output.
[0029]
In the first embodiment, the signal processing unit 101 and the delay time adjusting circuit 110a are mounted on the semiconductor device 100a, and the signal processing device 1a is configured by the signal processing unit 101 and the delay time adjusting circuit 110a. It is configured. In the first embodiment, the delay time adjusting circuit 110a and the monitor output circuit 102 constitute phase adjusting means 120a for adjusting the phase of the external clock signal.
[0030]
Next, the operation will be described.
FIG. 2 is a diagram for explaining the operation of the semiconductor device, and shows waveforms of the external clock signal Ck, the monitor signal Dmon, the clock delay signal Ckadj, and the output data signal Dout.
[0031]
When the clock signal 300 is input as the external clock signal Ck to the clock input terminal 10a of the semiconductor device 100a, the clock signal 300 is input to the delay time adjustment circuit 110a and the monitor output circuit 102.
[0032]
The monitor output circuit 102 generates a monitor signal Dmon whose level changes every rising edge of the clock signal 300, and outputs the monitor signal Dmon. The level of the monitor signal Dmon changes with a delay of the data delay time d3 from the rising edge of the clock signal 300. Similar to the data delay time d1 in FIG. 7, the data delay time d3 varies depending on the operating usage conditions (power supply voltage and ambient temperature) of the semiconductor device, variations in characteristics caused in manufacturing, and the like. expressed.
d3 = Ta ′ + Tb ′ + Tc ′ + Td ′ (2)
Here, the time Ta ′ is the time from when the clock signal 300 is input to the clock input terminal 10a until it reaches the monitor output circuit 102, and Tb ′ is the time after the clock signal 300 reaches the monitor output circuit 102. The time until the FF circuit inside the monitor output circuit 102 is reached, Tc ′ is the time until the output of the FF circuit changes after the clock signal 300 reaches the FF circuit, and Td ′ is the monitor output circuit This is the time from when the output state 102 changes to when it is transmitted to the outside as a monitor signal.
[0033]
The delay time adjusting circuit 110a detects the data delay time d3 as a phase difference between the clock signal 300 and the monitor signal (Dmon) 301. In the delay time adjustment circuit 110a, a plurality of clock delay signals having different delay times are generated by delaying the clock signal 300 little by little with respect to a sufficiently short minute time ΔT. In the delay time adjusting circuit 110a, the clock delay signal corresponding to the phase difference d3 between the clock signal 300 and the monitor signal Dmon is selected from the plurality of clock delay signals, and the selected clock delay is selected. The signal is output as the phase adjustment clock signal Ckadj.
[0034]
When the input data signal Din and the phase adjustment clock signal Ckadj are input to the signal processing circuit 103, the output data signal Dout corresponding to the input data signal Din changes in synchronization with the rising edge of the phase adjustment clock signal Ckadj. An output data signal (Dout) 303 is output.
[0035]
As described above, in the first embodiment, the monitor signal Dmon that changes in synchronization with the clock signal Ck from the outside is applied to the semiconductor device 101 that includes the signal processing circuit 103 that processes the input data signal Din based on the operation clock. The monitor output circuit 102 is generated, and the phase of the external clock signal is adjusted based on the phase difference d3 between the external clock signal Ck and the monitor signal Dmon that changes in synchronization with the external clock signal Ck. A delay time adjustment circuit 110a that outputs a clock delay signal Ckadj obtained by delaying an external clock signal by a time corresponding to the phase difference d3 is provided, and the clock delay signal Ckadj is supplied as an operation clock of the signal processing circuit 103. Regardless of the operating conditions of the device and variations in manufacturing characteristics, the rising edge of the external clock signal 300 And the phase difference between the change timing of the output data signal Dout corresponding to this edge can be made constant at all times.
[0036]
As a result, individual semiconductor devices can be inspected without changing inspection conditions due to variations in data delay times and with high operation verification efficiency.
In addition, since variations in data output timing with respect to the reference operation clock can be suppressed, the design margin for the peripheral device of the semiconductor device can be reduced, and the design efficiency of the peripheral device can be increased.
[0037]
In the first embodiment, the delay time adjustment circuit 110a detects the phase difference between the external clock signal Ck and the monitor signal Dmon, and delays the external clock signal by a time corresponding to the phase difference. However, the method of adjusting the delay time of the external clock signal is not limited to this.
[0038]
For example, the delay time adjustment circuit 110a has a storage unit that stores the maximum value of the phase difference detected as the phase difference between the external clock signal Ck and the monitor signal Dmon, and stores the current phase difference. The phase adjustment clock signal may be generated by obtaining the difference by comparison with the maximum value of the phase difference and delaying the external clock signal by a time corresponding to the difference.
[0039]
In this case, the output data signal Dout always changes with respect to the external clock signal Ck at the same timing as when the data delay time Dde is maximum.
[0040]
(Embodiment 2)
FIG. 3 is a block diagram for explaining a signal processing apparatus according to the second embodiment of the present invention, and shows a semiconductor device on which the signal processing apparatus is mounted.
The semiconductor device 100b according to the second embodiment detects the phase difference between the external clock signal Ck and the monitor signal Dmon instead of the delay time adjustment circuit 110a in the semiconductor device 100a according to the first embodiment, and determines the phase difference. A phase detection circuit 104b for outputting a delay control signal Scont corresponding thereto, and further delaying the output data signal Dout output from the signal processing circuit 103 based on the delay control signal Scont to generate an output data delay signal Ddel. A delay circuit 105 for outputting to the data output terminal 10c is provided. Other parts of the semiconductor device 100b of the second embodiment are the same as those of the semiconductor device 100a of the first embodiment.
[0041]
Here, the phase difference detection circuit 104b has a storage unit (not shown) for storing the detected maximum value of the phase difference, that is, the maximum value of the phase difference between the external clock signal Ck and the monitor signal Dmon. Difference information between the detected phase difference and the stored maximum value of the phase difference is output as the delay control signal Scont. The delay circuit 105 delays the output data signal Dout from the signal processing circuit 103 by a delay time corresponding to the difference between the maximum phase difference and the current phase difference based on the delay control signal Scont. The output data delay signal Ddel is output.
[0042]
In the second embodiment, the signal processing unit 101, the phase difference detection circuit 104b, and the delay circuit 105 are mounted on the semiconductor device 100b, and the signal processing unit 101, the phase difference detection circuit 104b and the delay circuit 105 are delayed. The circuit 105 constitutes the signal processing device 1b. In the second embodiment, the phase of the output data signal Dout of the signal processing circuit 103 is adjusted with respect to the phase of the external clock signal Ck by the phase difference detection circuit 104b, the monitor output circuit 102, and the delay circuit 105. The phase adjusting means 120b is configured.
[0043]
Next, the operation will be described.
In the second embodiment, the operations other than the phase detection circuit 104b and the delay circuit 105 are the same as those of the semiconductor device of the first embodiment. Therefore, the operations of the phase detection circuit 104b and the delay circuit 105 will be mainly described below.
[0044]
In the phase detection circuit 104b, the phase difference between the external clock signal Ck and the monitor signal Dmon is detected, and the maximum value of the phase difference is stored in its storage unit (not shown). The phase detection circuit 104b outputs information indicating the difference between the currently detected phase difference and the maximum value to the delay circuit 105 as a delay control signal Scont.
[0045]
Then, the delay circuit 105 performs delay processing for delaying the output data signal Dout from the signal processing circuit 103 by a delay time corresponding to the difference between the maximum phase difference and the current phase difference based on the delay control signal Scont. The output data delay signal Ddel is output.
[0046]
As described above, in this second embodiment, the phase difference detection circuit 104b that detects the phase difference between the external clock signal Ck and the monitor signal Dmon, and the delay time corresponding to the difference between the phase difference and the maximum value thereof. And the delay circuit 105 for delaying the output data signal Dout from the signal processing circuit 103, the output data delay signal Ddel output from the delay circuit 105 is always used for the external clock signal Ck. It is delayed by a time corresponding to the maximum value of the phase difference between the external clock signal Ck and the output data signal Dout, which fluctuates due to variations in characteristics and manufacturing characteristics.
[0047]
Therefore, as in the first embodiment, even if the data delay time Dde varies due to variations in the usage conditions and characteristics of the semiconductor device, the rising edge of the external clock signal 300 and the change in the output data signal Ddel corresponding to this edge There is an effect that the phase difference from the timing can always be made constant.
[0048]
In the second embodiment, the phase of the output data signal is adjusted so that the phase difference between the output data signal and the external clock signal Ck is always constant, which is effective particularly in a semiconductor device having a small number of output data signals. is there.
[0049]
(Embodiment 3)
FIG. 4 is a block diagram for explaining a signal processing apparatus according to Embodiment 3 of the present invention.
In the signal processing device 1c according to the third embodiment, the delay time adjustment circuit 110a constituting the phase adjustment means 120a in the signal processing device 1a according to the first embodiment is arranged outside the semiconductor device 100a. The portion is the same as that of the signal processing device 1a of the first embodiment.
[0050]
That is, the phase adjusting means 120c of the third embodiment is mounted on the semiconductor device 100c, and the monitor output circuit 102 that outputs the monitor signal Dmon whose signal level changes according to the external clock signal Ck, and the semiconductor device 100c. The delay time adjustment circuit 110c is arranged outside and delays the external clock signal Ck based on the monitor signal Dmon.
[0051]
Here, the semiconductor device 100 c includes the signal processing device 101 including the monitor output circuit 102 and the signal processing circuit 103, similarly to the semiconductor device 100 a of the first embodiment. In addition to the clock input terminal 10a, the data input terminal 10b, and the data output terminal 10c in the semiconductor device 100a, the semiconductor device 100c receives the phase adjustment clock signal Ckadj output from the delay time adjustment circuit 110c. And a monitor signal output terminal 10e for outputting the monitor signal Dmon to the delay time adjustment circuit 110c.
[0052]
In the third embodiment, since the delay time adjusting circuit 110c is configured outside the semiconductor device, the delay time adjusting circuit 100a is added as in the first embodiment in addition to the same effects as in the first embodiment. Compared to the mounted semiconductor device 100a, there is an effect that the cost of the semiconductor device can be reduced.
[0053]
(Embodiment 4)
FIG. 5 is a block diagram for explaining a signal processing apparatus according to Embodiment 4 of the present invention.
In the signal processing device 1d of the fourth embodiment, the phase difference detection circuit 104b and the delay circuit 105 constituting the phase adjusting means 120b in the signal processing device 1b of the second embodiment are arranged outside the semiconductor device 100d. The other parts are the same as those of the signal processing device 1b of the second embodiment.
[0054]
In other words, the phase adjustment circuit 120d according to the fourth embodiment is mounted on the semiconductor device 100d, and outputs the monitor signal Dmon whose signal level changes according to the external clock signal Ck, and the outside of the semiconductor device 100d. And a phase difference detection circuit 104d for detecting a phase difference between the external clock signal Ck and the monitor signal Dmon, and an output data signal Dout from the signal processing circuit 103 of the semiconductor device. And a delay circuit 105 that outputs a delayed output data signal Ddel.
[0055]
Here, the semiconductor device 100d includes the signal processing unit 101 including the monitor output circuit 102 and the signal processing circuit 103, like the semiconductor device 100c of the second embodiment. The semiconductor device 100d is a monitor for outputting the monitor signal Dmon to the phase difference detection circuit 104d in addition to the clock input terminal 10a, the data input terminal 10b, and the data output terminal 10c in the semiconductor device 100b. It has a signal output terminal 10e.
[0056]
In the fourth embodiment, since the phase difference detection circuit 104d and the delay circuit 105 are configured outside the semiconductor device 100d, in addition to the effects of the second embodiment, the phase difference detection circuit as in the second embodiment. There is an effect that the cost of the semiconductor device can be reduced as compared with the semiconductor device 100b on which the 104b and the delay circuit 105 are mounted.
[0057]
【The invention's effect】
As described above, according to the signal processing device of the present invention (claims 1 and 5), the signal processing device performs signal processing in synchronization with the reference clock signal on the input signal, and is input from the outside. A monitor output circuit that receives an external clock signal and outputs a monitor signal that changes in synchronization with a single edge of the external clock signal; and the phase of the external clock signal, the external clock signal and the monitor signal When The phase adjustment clock signal that is shifted by an amount corresponding to the phase difference between the phase adjustment clock signal and a signal that receives the phase adjustment clock signal as a reference clock signal and is synchronized with the input signal relative to the phase adjustment clock signal. A signal processing circuit for performing processing The monitor signal changes between the external clock signal and the output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the external clock signal. This signal is delayed by the time corresponding to the phase difference. Therefore, the phase difference between the external clock signal and the output data signal of the signal processing circuit can be made substantially constant regardless of the operation use conditions of the semiconductor device and variations in manufacturing characteristics.
[0058]
As a result, the semiconductor device can be inspected using an inspection program generated automatically mechanically. In addition, since the variation range of the phase of the output data signal of the semiconductor device with respect to the external clock signal is narrowed, the design margin when designing peripheral devices of the semiconductor device can be reduced.
[0059]
According to the signal processing device of the present invention (claim 2), the signal processing device performs signal processing on the input signal in synchronization with the reference clock signal, receives the external clock signal input from the outside, A monitor output circuit that outputs a monitor signal that changes in synchronization with a single edge of the external clock signal, and the external clock signal and the monitor signal When A phase difference detection circuit that detects a phase difference between the external clock signal, a signal processing circuit that receives the external clock signal as a reference clock signal, performs signal processing on the input signal in synchronization with the external clock signal, and outputs from the signal processing circuit Delay means for delaying the phase of the output signal in accordance with the phase difference detected by the phase difference detection circuit. The monitor signal changes between the external clock signal and the output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the external clock signal. This signal is delayed by the time corresponding to the phase difference. Therefore, the phase of the output data signal of the signal processing circuit is substantially constant between the output data signal and the external clock signal, regardless of the operating usage conditions of the semiconductor device and variations in manufacturing characteristics. Will be adjusted.
[0060]
As a result, the semiconductor device can be inspected using an inspection program that is automatically generated mechanically. Further, the variation range of the phase of the output data signal of the semiconductor device with respect to the external clock signal is narrowed, and the design margin when designing peripheral devices of the semiconductor device can be reduced.
[0061]
According to the signal processing apparatus according to the present invention (claims 3 and 6), Receiving an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal; A signal processing device that adjusts the phase of an output signal of a signal processing circuit that performs signal processing on an input signal in synchronization with a reference clock signal, of External clock signal By The signal processing circuit Drive The external clock signal and the output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A clock phase adjustment circuit that detects and shifts the external clock signal by an amount corresponding to the phase difference to generate a phase adjustment clock signal, and supplies the phase adjustment clock signal as the reference clock signal to the signal processing circuit Therefore, the phase difference between the external clock signal for driving the semiconductor device and the output data signal output from the semiconductor device is almost equal, regardless of the operational usage conditions of the semiconductor device and variations in manufacturing characteristics. Can be constant.
[0062]
As a result, individual semiconductor devices can be inspected without changing inspection conditions due to variations in data delay times and with high operation verification efficiency. Further, the cost of the semiconductor device can be reduced by arranging the clock phase adjusting circuit outside the semiconductor device.
[0063]
According to the signal processing apparatus of the present invention (claim 4), Receiving an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal; For input signal The outside A signal processing device that adjusts the phase of an output signal of a signal processing circuit that performs signal processing in synchronization with a clock signal, the external clock signal and Of signal processing circuit Output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A phase difference detection circuit for detecting, and delay means for delaying the phase of the output signal output from the signal processing circuit according to the phase difference detected by the phase difference detection circuit, Therefore, the phase of the output data signal of the signal processing circuit is adjusted so that the phase difference between the output data signal and the external clock signal is substantially constant regardless of the operation use conditions of the semiconductor device and the variation in manufacturing characteristics. It will be.
[0064]
As a result, individual semiconductor devices can be inspected without changing inspection conditions due to variations in data delay times and with high operation verification efficiency. Further, the cost of the semiconductor device can be reduced by arranging the clock phase adjusting circuit outside the semiconductor device.
[0065]
According to the signal processing method of the present invention (Claims 7 and 8), Based on the external clock signal and the output signal of the monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal, A signal processing method for adjusting the phase of an output signal of a signal processing circuit that performs signal processing on an input signal in synchronization with a reference clock signal, of External clock signal By The signal processing circuit Drive The external clock signal and the output signal When The phase difference of , Based on the delay amount of the output signal of the monitor output circuit with respect to the external clock signal, indicating a value corresponding to the phase difference A phase detecting step for detecting, and a clock phase adjusting step for generating a phase adjusted clock signal by shifting the external clock signal by an amount corresponding to the phase difference, wherein the phase adjusted clock signal is used as the reference clock signal. Since it is supplied to the signal processing circuit, an external clock signal for driving the semiconductor device and an output data signal output from the semiconductor device regardless of operating conditions of the semiconductor device and variations in manufacturing characteristics. The phase difference can be made substantially constant.
[0066]
As a result, individual semiconductor devices can be inspected without changing inspection conditions due to variations in data delay times and with high operation verification efficiency. Further, the cost of the semiconductor device can be reduced by arranging the clock phase adjusting circuit outside the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining a signal processing apparatus according to a first embodiment of the present invention.
FIG. 2 is a diagram for explaining an operation of the signal processing apparatus according to the first embodiment, and shows a waveform of a signal inside the signal processing apparatus.
FIG. 3 is a block diagram for explaining a signal processing apparatus according to a second embodiment of the present invention.
FIG. 4 is a block diagram for explaining a signal processing apparatus according to a third embodiment of the present invention.
FIG. 5 is a block diagram for explaining a signal processing apparatus according to a fourth embodiment of the present invention.
FIG. 6 is a block diagram illustrating an example of a conventional signal processing apparatus.
FIG. 7 is a signal waveform diagram for explaining the operation of the conventional signal processing apparatus.
[Explanation of symbols]
1a, 1b, 1c, 1d Signal processing device
10a Clock input terminal
10b Data input terminal
10c Data output terminal
10d Delay clock input terminal
10e Monitor signal output terminal
100a, 100b, 100c, 100d Semiconductor device
101 Signal processor
102 Monitor output circuit
103 Signal processing circuit
104b, 104d phase difference detection circuit
105 Delay circuit
110a, 110c delay time adjustment circuit
120a, 120b, 120c, 120d Phase adjusting means
Ck External clock signal
Ckadj Phase adjustment clock signal (clock delay signal)
Ddel output data delay signal
Din input data signal
Dmon monitor signal
Dout output data signal
Scont Delay control signal

Claims (8)

入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、
外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、
上記外部クロック信号の位相を、該外部クロック信号と上記モニタ信号との位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路と、
上記位相調整クロック信号を基準クロック信号として受け、入力信号に対して該位相調整クロック信号に同期した信号処理を施す信号処理回路と、
を備え、
前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号である、
ことを特徴とする信号処理装置。A signal processing device that performs signal processing in synchronization with a reference clock signal on an input signal,
A monitor output circuit that receives an external clock signal input from the outside and outputs a monitor signal that changes in synchronization with a single edge of the external clock signal;
The phase of the external clock signal, by shifting by an amount corresponding to the phase difference between the external clock signal and the monitor signal, a clock phase adjusting circuit for generating a phase adjusted clock signal,
A signal processing circuit that receives the phase-adjusted clock signal as a reference clock signal and applies signal processing to the input signal in synchronization with the phase-adjusted clock signal;
Equipped with a,
The monitor signal has a phase difference between the external clock signal and an output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the signal processing circuit by the external clock signal. Is a signal delayed by a time corresponding to
A signal processing apparatus. 入力信号に対して基準クロック信号に同期した信号処理を施す信号処理装置であって、
外部から入力される外部クロック信号を受け、該外部クロック信号の単一エッジに同期して変化するモニタ信号を出力するモニタ出力回路と、
上記外部クロック信号と上記モニタ信号との位相差を検出する位相差検出回路と、
上記外部クロック信号を基準クロック信号として受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路と、
該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、
を備え、
前記モニタ信号は、前記外部クロック信号の単一エッジに対応する変化が、該外部クロック信号により前記信号処理回路が駆動する場合の、該外部クロック信号と該信号処理回路の出力信号との位相差に応じた時間だけ遅延する信号である、
ことを特徴とする信号処理装置。A signal processing device that performs signal processing in synchronization with a reference clock signal on an input signal,
A monitor output circuit that receives an external clock signal input from the outside and outputs a monitor signal that changes in synchronization with a single edge of the external clock signal;
A phase difference detecting circuit for detecting a phase difference between the external clock signal and the monitor signal,
A signal processing circuit that receives the external clock signal as a reference clock signal and performs signal processing on the input signal in synchronization with the external clock signal;
Delay means for delaying the phase of the output signal output from the signal processing circuit in accordance with the phase difference detected by the phase difference detection circuit;
Equipped with a,
The monitor signal has a phase difference between the external clock signal and an output signal of the signal processing circuit when a change corresponding to a single edge of the external clock signal is driven by the signal processing circuit by the external clock signal. Is a signal delayed by a time corresponding to
A signal processing apparatus. 外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、
上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出し、上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整回路を備え、
上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給することを特徴とする信号処理装置。 A signal processing circuit which receives an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal, and performs signal processing in synchronization with the reference clock signal on the input signal A signal processing device for adjusting the phase of the output signal of
When the signal processing circuit is driven by an external clock signal as the reference clock signal , the phase difference between the external clock signal and the output signal indicates a value corresponding to the phase difference, A clock phase adjustment circuit that detects a delay amount of the output signal of the monitor output circuit and shifts the external clock signal by an amount corresponding to the phase difference to generate a phase adjustment clock signal;
The signal processing apparatus, wherein the phase adjustment clock signal is supplied to the signal processing circuit as the reference clock signal. 外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とを受け、入力信号に対して該外部クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理装置であって、
上記外部クロック信号と上記信号処理回路の出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相差検出回路と、
該信号処理回路から出力される出力信号の位相を、上記位相差検出回路にて検出された位相差に応じて遅延する遅延手段と、
を備えたことを特徴とする信号処理装置。 Signal processing that receives an external clock signal and an output signal of a monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal, and performs signal processing in synchronization with the external clock signal on the input signal A signal processing device for adjusting a phase of an output signal of a circuit,
The phase difference between the output signal of the external clock signal and the signal processing circuit, the phase difference indicates a value corresponding to the phase difference detected based on the amount of delay of the output signal of the monitor output circuit for external clock signal A detection circuit;
Delay means for delaying the phase of the output signal output from the signal processing circuit in accordance with the phase difference detected by the phase difference detection circuit;
A signal processing apparatus comprising: 請求項１記載の信号処理装置において、
上記クロック位相調整回路は、上記外部クロック信号と上記モニタ信号の位相差の最大値を記憶する記憶部を有し、上記位相調整クロック信号として、上記外部クロック信号と上記モニタ信号との位相差が、常にその最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を出力するものであることを特徴とする信号処理装置。The signal processing device according to claim 1,
The clock phase adjustment circuit includes a storage unit that stores a maximum value of a phase difference between the external clock signal and the monitor signal, and the phase difference between the external clock signal and the monitor signal is the phase adjustment clock signal. A signal processing apparatus for outputting a clock signal obtained by delaying the phase of the external clock signal so as to always have the maximum value. 請求項３記載の信号処理装置において、
上記クロック位相調整回路は、上記外部クロック信号により上記信号処理回路が駆動する場合の、上記外部クロック信号と上記出力信号との位相差の最大値を記憶する記憶部を有し、上記位相調整クロック信号として、上記外部クロック信号と上記出力信号との位相差が、常にその最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を出力するものであることを特徴とする信号処理装置。The signal processing device according to claim 3,
The clock phase adjustment circuit has a storage unit for storing when by the external clock signal the signal processing circuit is driven, the maximum value of the phase difference between the external clock signal and the output signal, the phase adjusted clock A signal processing apparatus for outputting, as a signal, a clock signal obtained by delaying the phase of the external clock signal so that the phase difference between the external clock signal and the output signal is always the maximum value. 外部クロック信号と、該外部クロック信号の単一エッジに同期して出力レベルが変化するモニタ出力回路の出力信号とに基づいて、入力信号に対して基準クロック信号に同期した信号処理を施す信号処理回路の出力信号の位相を調整する信号処理方法であって、
上記基準クロック信号としての外部クロック信号により上記信号処理回路が駆動する場合の、該外部クロック信号と上記出力信号との位相差を、該位相差に応じた値を示す、該外部クロック信号に対する上記モニタ出力回路の出力信号の遅延量に基づいて検出する位相検出ステップと、
上記外部クロック信号を該位相差に相当する分だけずらせて、位相調整クロック信号を発生するクロック位相調整ステップとを含み、
上記位相調整クロック信号を上記基準クロック信号として上記信号処理回路に供給する ことを特徴とする信号処理方法。Signal processing that performs signal processing synchronized with the reference clock signal on the input signal based on the external clock signal and the output signal of the monitor output circuit whose output level changes in synchronization with a single edge of the external clock signal A signal processing method for adjusting a phase of an output signal of a circuit,
When the signal processing circuit is driven by an external clock signal as the reference clock signal , the phase difference between the external clock signal and the output signal indicates a value corresponding to the phase difference, A phase detection step for detecting based on the delay amount of the output signal of the monitor output circuit ;
A clock phase adjusting step for generating a phase adjusted clock signal by shifting the external clock signal by an amount corresponding to the phase difference;
A signal processing method comprising supplying the phase adjustment clock signal as the reference clock signal to the signal processing circuit. 請求項７記載の信号処理方法において、
上記クロック位相調整ステップは、上記外部クロック信号により上記信号処理回路が駆動する場合の、上記外部クロック信号と上記出力信号との位相差の最大値を記憶し、上記位相調整クロック信号として、上記外部クロック信号と上記出力信号との位相差が、常に、その最大値となるよう上記外部クロック信号の位相を遅らせたクロック信号を発生するものであることを特徴とする信号処理方法。The signal processing method according to claim 7, wherein
The clock phase adjustment step, when by the external clock signal the signal processing circuit is driven, and stores the maximum value of the phase difference between the external clock signal and the output signal, as the phase adjusted clock signal, the external signal processing method phase difference between the clock signal and the output signal is always and characterized in that for generating a clock signal obtained by delaying the phase of the external clock signal so that its maximum value.
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