JP2001035159A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2001035159A JP2001035159A JP11208212A JP20821299A JP2001035159A JP 2001035159 A JP2001035159 A JP 2001035159A JP 11208212 A JP11208212 A JP 11208212A JP 20821299 A JP20821299 A JP 20821299A JP 2001035159 A JP2001035159 A JP 2001035159A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- activation
- circuit
- sense amplifier
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、クロック信号に同期して直列デー
タを取り込み、並列データとしてメモリセルに書き込む
半導体集積回路に関し、書き込み動作を高速に行うこと
を目的とする。 【解決手段】 メモリセルと、メモリセルに接続される
ビット線と、ビット線を所定の電位にリセットするリセ
ット回路と、ビット線に伝達されたデータを増幅するセ
ンスアンプと、ビット線にデータを伝達するコラムスイ
ッチと、リセット回路を活性化するビット線制御信号、
メモリセルとビット線との接続を制御するワード線信
号、センスアンプを活性化するセンスアンプ活性化信
号、およびコラムスイッチを活性化するコラム線信号を
生成する制御信号生成部とを備え、書き込み動作時に、
制御信号生成部は、各信号のうち所定の信号を書き込み
動作の開始時に活性化し、残りの信号を書き込みデータ
の取り込み後に活性化することを特徴とする。
タを取り込み、並列データとしてメモリセルに書き込む
半導体集積回路に関し、書き込み動作を高速に行うこと
を目的とする。 【解決手段】 メモリセルと、メモリセルに接続される
ビット線と、ビット線を所定の電位にリセットするリセ
ット回路と、ビット線に伝達されたデータを増幅するセ
ンスアンプと、ビット線にデータを伝達するコラムスイ
ッチと、リセット回路を活性化するビット線制御信号、
メモリセルとビット線との接続を制御するワード線信
号、センスアンプを活性化するセンスアンプ活性化信
号、およびコラムスイッチを活性化するコラム線信号を
生成する制御信号生成部とを備え、書き込み動作時に、
制御信号生成部は、各信号のうち所定の信号を書き込み
動作の開始時に活性化し、残りの信号を書き込みデータ
の取り込み後に活性化することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期して直列データを取り込み、並列データとしてメモリ
セルに書き込む半導体集積回路に関し、特に、書き込み
動作を高速に行う技術に関する。
期して直列データを取り込み、並列データとしてメモリ
セルに書き込む半導体集積回路に関し、特に、書き込み
動作を高速に行う技術に関する。
【０００２】
【従来の技術】この種の半導体集積回路として、FCRAM
（Fast Cycle RAM）が開発されている。FCRAMには、単
相のクロック信号の立ち上がりに同期してデータを取り
込むSDRAM（Synchronous DRAM）型インタフェースを持
つタイプと、相補のクロック信号の立ち上がりにそれぞ
れ同期して（あるいは、単相のクロック信号の立ち上が
り、立ち下がりの両方に同期して）直列データを取り込
むDDR（Double Data Rate）インタフェースを持つタイ
プとがある。FCRAMの概要は、日経エレクトロニクス１
９９８年６月１５日号（日経ＢＰ社）に記載されてい
る。
（Fast Cycle RAM）が開発されている。FCRAMには、単
相のクロック信号の立ち上がりに同期してデータを取り
込むSDRAM（Synchronous DRAM）型インタフェースを持
つタイプと、相補のクロック信号の立ち上がりにそれぞ
れ同期して（あるいは、単相のクロック信号の立ち上が
り、立ち下がりの両方に同期して）直列データを取り込
むDDR（Double Data Rate）インタフェースを持つタイ
プとがある。FCRAMの概要は、日経エレクトロニクス１
９９８年６月１５日号（日経ＢＰ社）に記載されてい
る。
【０００３】図１８は、SDRAM型インタフェースを持っ
たFCRAMにおける書き込み動作に関係する主要部の構成
を示している。FCRAMは、書き込み動作に関係する回路
として、入力制御部１、コアタイミング制御部２、コア
制御信号発生部３、およびメモリコア部４を備えてい
る。入力制御部１は、クロックバッファ５と、入力バッ
ファ６と、コマンドデコーダ７と、RASZ発生回路８と、
直列並列制御回路９と、DQバッファ１０と、直列並列変
換回路１１とを備えて構成されている。
たFCRAMにおける書き込み動作に関係する主要部の構成
を示している。FCRAMは、書き込み動作に関係する回路
として、入力制御部１、コアタイミング制御部２、コア
制御信号発生部３、およびメモリコア部４を備えてい
る。入力制御部１は、クロックバッファ５と、入力バッ
ファ６と、コマンドデコーダ７と、RASZ発生回路８と、
直列並列制御回路９と、DQバッファ１０と、直列並列変
換回路１１とを備えて構成されている。
【０００４】クロックバッファ５は、外部からクロック
信号CLKを受け、内部クロック信号ICLKZを出力してい
る。入力バッファ６は、内部クロック信号ICLKZに同期
してコマンド信号CMDを取り込み、取り込んだ信号を内
部コマンド信号ICMDとして出力している。コマンドデコ
ーダ７は、内部コマンド信号ICMDを受け、コマンドの解
析を行い、コマンド活性化信号ACTZを出力している。RA
SZ発生回路８は、コマンド活性化信号ACTZおよびセルフ
プリチャージ信号SPRZを受け、行アクセス系の基幹信号
BRASZを出力している。直列並列制御回路９は、内部ク
ロック信号ICLKZを受け、ライトスイッチ信号WSWZを出
力している。DQバッファ１０は、内部クロック信号ICLK
Zに同期して直列のデータ信号DQを順次受け、内部デー
タ信号DI0、DI1として出力している。直列並列変換回路
１１は、ライトスイッチ信号WSWZに同期して内部データ
信号DI0、DI1を取り込み、コモンデータ信号CDB0Z、CDB
1Zとして出力している。
信号CLKを受け、内部クロック信号ICLKZを出力してい
る。入力バッファ６は、内部クロック信号ICLKZに同期
してコマンド信号CMDを取り込み、取り込んだ信号を内
部コマンド信号ICMDとして出力している。コマンドデコ
ーダ７は、内部コマンド信号ICMDを受け、コマンドの解
析を行い、コマンド活性化信号ACTZを出力している。RA
SZ発生回路８は、コマンド活性化信号ACTZおよびセルフ
プリチャージ信号SPRZを受け、行アクセス系の基幹信号
BRASZを出力している。直列並列制御回路９は、内部ク
ロック信号ICLKZを受け、ライトスイッチ信号WSWZを出
力している。DQバッファ１０は、内部クロック信号ICLK
Zに同期して直列のデータ信号DQを順次受け、内部デー
タ信号DI0、DI1として出力している。直列並列変換回路
１１は、ライトスイッチ信号WSWZに同期して内部データ
信号DI0、DI1を取り込み、コモンデータ信号CDB0Z、CDB
1Zとして出力している。
【０００５】コアタイミング制御部２は、BLT活性化タ
イミング生成回路１２と、ワード線活性化タイミング生
成回路１３と、SA活性化タイミング生成回路１４と、CL
活性化タイミング生成回路１５とを備えて構成されてい
る。BLT活性化タイミング生成回路１２は、基幹信号BRA
SZ、ライトスイッチ信号WSWZ、およびワード線非活性化
信号WLRZを受け、ビット線活性化信号BLSZおよびビット
線非活性化信号BLRZを出力している。ワード線活性化タ
イミング生成回路１３は、ビット線活性化信号BLSZおよ
び基幹信号BRASZを受け、ワード線活性化信号WLSZおよ
びワード線非活性化信号WLRZを出力している。SA活性化
タイミング生成回路１４は、ワード線活性化信号WLSZお
よびワード線非活性化信号WLRZを受け、センスアンプ活
性化タイミング信号BLEZを出力している。CL活性化タイ
ミング生成回路１５は、センスアンプ活性化タイミング
信号BLEZを受け、コラム線活性化信号BCLZおよびセルフ
プリチャージ信号SPRZを出力している。
イミング生成回路１２と、ワード線活性化タイミング生
成回路１３と、SA活性化タイミング生成回路１４と、CL
活性化タイミング生成回路１５とを備えて構成されてい
る。BLT活性化タイミング生成回路１２は、基幹信号BRA
SZ、ライトスイッチ信号WSWZ、およびワード線非活性化
信号WLRZを受け、ビット線活性化信号BLSZおよびビット
線非活性化信号BLRZを出力している。ワード線活性化タ
イミング生成回路１３は、ビット線活性化信号BLSZおよ
び基幹信号BRASZを受け、ワード線活性化信号WLSZおよ
びワード線非活性化信号WLRZを出力している。SA活性化
タイミング生成回路１４は、ワード線活性化信号WLSZお
よびワード線非活性化信号WLRZを受け、センスアンプ活
性化タイミング信号BLEZを出力している。CL活性化タイ
ミング生成回路１５は、センスアンプ活性化タイミング
信号BLEZを受け、コラム線活性化信号BCLZおよびセルフ
プリチャージ信号SPRZを出力している。
【０００６】コア制御信号発生部３は、BLT発生回路１
６と、主ワードデコーダ１７と、センスアンプ制御回路
１８と、コラムデコーダ１９とを備えて構成されてい
る。BLT発生回路１６は、ビット線活性化信号BLSZ、ビ
ット線活性化信号BLRZを受け、ビット線制御信号BLTX、
BLTZ、およびビット線BL、/BLをプリチャージするビッ
ト線制御信号BRSXを出力している。主ワードデコーダ１
７は、ワード線活性化信号WLSZ、ワード線非活性化信号
WLRZを受け、ワード線信号WLZを出力している。センス
アンプ制御回路１８は、センスアンプ活性化タイミング
信号BLEZを受け、センスアンプ活性化信号LEX、LEZを出
力している。コラムデコーダ１９は、コラム線活性化信
号BCLZ受け、コラム線信号CLZを出力している。
６と、主ワードデコーダ１７と、センスアンプ制御回路
１８と、コラムデコーダ１９とを備えて構成されてい
る。BLT発生回路１６は、ビット線活性化信号BLSZ、ビ
ット線活性化信号BLRZを受け、ビット線制御信号BLTX、
BLTZ、およびビット線BL、/BLをプリチャージするビッ
ト線制御信号BRSXを出力している。主ワードデコーダ１
７は、ワード線活性化信号WLSZ、ワード線非活性化信号
WLRZを受け、ワード線信号WLZを出力している。センス
アンプ制御回路１８は、センスアンプ活性化タイミング
信号BLEZを受け、センスアンプ活性化信号LEX、LEZを出
力している。コラムデコーダ１９は、コラム線活性化信
号BCLZ受け、コラム線信号CLZを出力している。
【０００７】メモリコア部４は、センスアンプ２０およ
びメモリセル２１等を備えて構成されている。メモリコ
ア部４には、ビット線制御信号BLTX、BLTZ、BRSX、ワー
ド線信号WLZ、センスアンプ活性化信号LEX、LEZ、コラ
ム線信号CLZ、およびコモンデータ信号CDB0Z、CDB1Zが
供給されている。上記の信号のうち、最後に”Ｚ”の付
く信号は、正論理の信号であり、最後に”Ｘ”の付く信
号は、負論理の信号である。なお、図１８では、アドレ
ス信号を省略している。実際の回路では、アドレス信号
に応じて上記回路が活性化され、所定のメモリセルが選
択される。
びメモリセル２１等を備えて構成されている。メモリコ
ア部４には、ビット線制御信号BLTX、BLTZ、BRSX、ワー
ド線信号WLZ、センスアンプ活性化信号LEX、LEZ、コラ
ム線信号CLZ、およびコモンデータ信号CDB0Z、CDB1Zが
供給されている。上記の信号のうち、最後に”Ｚ”の付
く信号は、正論理の信号であり、最後に”Ｘ”の付く信
号は、負論理の信号である。なお、図１８では、アドレ
ス信号を省略している。実際の回路では、アドレス信号
に応じて上記回路が活性化され、所定のメモリセルが選
択される。
【０００８】図１９は、メモリコア部４の主要部を示し
ている。メモリコア部４には、相補のビット線BL、/BL
が複数組形成されている。ビット線BLは、nMOS４ａ、４
ｂを介して相互に接続されている。ビット線/BLは、nMO
S４ｃ、４ｄを介して相互に接続されている。ビット線B
L、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチ
ャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイ
ッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２
１とが接続されている。
ている。メモリコア部４には、相補のビット線BL、/BL
が複数組形成されている。ビット線BLは、nMOS４ａ、４
ｂを介して相互に接続されている。ビット線/BLは、nMO
S４ｃ、４ｄを介して相互に接続されている。ビット線B
L、/BLには、イコライズ用のnMOS４ｅ、４ｆと、プリチ
ャージ用のnMOS４ｇ、４ｈと、nMOSからなるコラムスイ
ッチ４ｉ、４ｊと、センスアンプ２０と、メモリセル２
１とが接続されている。
【０００９】nMOS４ａ、４ｃのゲートには、ビット線制
御信号BLTXが供給されている。nMOS４ｂ、４ｄのゲート
には、ビット線制御信号BLTZが供給されている。nMOS４
ｅのゲートには、ビット線制御信号BLTZが供給され、nM
OS４ｆのゲートには、ビット線制御信号BLTXが供給され
ている。
御信号BLTXが供給されている。nMOS４ｂ、４ｄのゲート
には、ビット線制御信号BLTZが供給されている。nMOS４
ｅのゲートには、ビット線制御信号BLTZが供給され、nM
OS４ｆのゲートには、ビット線制御信号BLTXが供給され
ている。
【００１０】nMOS４ｇ、４ｈのソース・ドレインの一方
には、それぞれビット線BL、/BLが接続され、他方に
は、プリチャージ線VPRが接続されている。nMOS４ｇ、
４ｈのゲートには、ビット線制御信号BRSXが供給されて
いる。コラムスイッチ４ｉ、４ｊのソース・ドレインの
一方には、それぞれビット線BL、/BLが接続され、他方
には、それぞれデータ信号LDBX、LDBZが接続されてい
る。コラムスイッチ４ｉ、４ｊのゲートには、コラム線
信号CLZが供給されている。データ信号LDBX、LDBZは、
相補の信号である。データ信号LDBZおよびデータ信号LD
BXには、コモンデータ信号CDB0Zと同一の論理および反
転論理が伝達される。図示しない別のデータ信号LDBZお
よびデータ信号LDBXには、コモンデータ信号CDB1Zと同
一の論理および反転論理が伝達される。
には、それぞれビット線BL、/BLが接続され、他方に
は、プリチャージ線VPRが接続されている。nMOS４ｇ、
４ｈのゲートには、ビット線制御信号BRSXが供給されて
いる。コラムスイッチ４ｉ、４ｊのソース・ドレインの
一方には、それぞれビット線BL、/BLが接続され、他方
には、それぞれデータ信号LDBX、LDBZが接続されてい
る。コラムスイッチ４ｉ、４ｊのゲートには、コラム線
信号CLZが供給されている。データ信号LDBX、LDBZは、
相補の信号である。データ信号LDBZおよびデータ信号LD
BXには、コモンデータ信号CDB0Zと同一の論理および反
転論理が伝達される。図示しない別のデータ信号LDBZお
よびデータ信号LDBXには、コモンデータ信号CDB1Zと同
一の論理および反転論理が伝達される。
【００１１】センスアンプ２０は、pMOS２０ａ、nMOS２
０ｂからなるCMOSインバータと、pMOS２０ｃ、nMOS２０
ｄからなるCMOSインバータと、各CMOSインバータのソー
スに接続された電源供給用のpMOS２０ｅ、nMOS２０ｆと
で構成されている。各CMOSインバータの入力と出力と
は、互いに接続されており、各出力は、それぞれビット
線/BL、BLに接続されている。pMOS２０ｅのソース・ド
レインの一方には、それぞれpMOS２０ａ、pMOS２０ｃの
ソースが接続され、他方には、電源線VIIが接続されて
いる。pMOS２０ｅのゲートには、センスアンプ活性化信
号LEXが供給されている。nMOS２０ｆのソース・ドレイ
ンの一方には、それぞれnMOS２０ｂ、nMOS２０ｄのソー
スが接続され、他方には、接地線VSSが接続されてい
る。nMOS２０ｆのゲートには、センスアンプ活性化信号
LEZが供給されている。
０ｂからなるCMOSインバータと、pMOS２０ｃ、nMOS２０
ｄからなるCMOSインバータと、各CMOSインバータのソー
スに接続された電源供給用のpMOS２０ｅ、nMOS２０ｆと
で構成されている。各CMOSインバータの入力と出力と
は、互いに接続されており、各出力は、それぞれビット
線/BL、BLに接続されている。pMOS２０ｅのソース・ド
レインの一方には、それぞれpMOS２０ａ、pMOS２０ｃの
ソースが接続され、他方には、電源線VIIが接続されて
いる。pMOS２０ｅのゲートには、センスアンプ活性化信
号LEXが供給されている。nMOS２０ｆのソース・ドレイ
ンの一方には、それぞれnMOS２０ｂ、nMOS２０ｄのソー
スが接続され、他方には、接地線VSSが接続されてい
る。nMOS２０ｆのゲートには、センスアンプ活性化信号
LEZが供給されている。
【００１２】メモリセル２１は、データ転送用のnMOS２
１ａとキャパシタ２１ｂとで構成されている。nMOS２１
ａのゲートには、ワード線信号WLZが供給されている。
次に、上述したFCRAMの動作について説明する。図２０
は、書き込み動作が連続して行われるときのタイミング
を示している。この例では、２ビットの直列データが連
続して書き込まれる。
１ａとキャパシタ２１ｂとで構成されている。nMOS２１
ａのゲートには、ワード線信号WLZが供給されている。
次に、上述したFCRAMの動作について説明する。図２０
は、書き込み動作が連続して行われるときのタイミング
を示している。この例では、２ビットの直列データが連
続して書き込まれる。
【００１３】書き込み動作を開始する場合、外部から書
き込みコマンドWRが供給される。図１８に示した入力バ
ッファ６は、内部クロック信号ICLKZの立ち上がりに同
期してコマンド信号CMD（書き込みコマンドWR）を取り
込む。コマンドデコーダ７は、内部コマンド信号ICMDを
受けて、コマンド活性化信号ACTZを活性化する（図２０
(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを
受けて基幹信号BRASZを活性化する（図２０(b)）。DQバ
ッファ１０は、内部クロック信号ICLKZの立ち上がりに
同期して、データ信号DQを順次取り込み、それぞれ内部
データ信号DI0、DI1として出力する（図２０(c)）。
き込みコマンドWRが供給される。図１８に示した入力バ
ッファ６は、内部クロック信号ICLKZの立ち上がりに同
期してコマンド信号CMD（書き込みコマンドWR）を取り
込む。コマンドデコーダ７は、内部コマンド信号ICMDを
受けて、コマンド活性化信号ACTZを活性化する（図２０
(a)）。RASZ発生回路８は、コマンド活性化信号ACTZを
受けて基幹信号BRASZを活性化する（図２０(b)）。DQバ
ッファ１０は、内部クロック信号ICLKZの立ち上がりに
同期して、データ信号DQを順次取り込み、それぞれ内部
データ信号DI0、DI1として出力する（図２０(c)）。
【００１４】直列並列変換回路９は、書き込みコマンド
WRを受けた後の内部クロック信号ICLKZの立ち上がりエ
ッジを検出してライトスイッチ信号WSWZを活性化する
（図２０(d)）。直列並列変換回路１１は、ライトスイ
ッチ信号WSWZに同期して内部データ信号DI0、DI1を取り
込み、直列並列変換し、それぞれコモンデータ信号CDB0
Z、CDB1Zとして出力する（図２０(e)）。
WRを受けた後の内部クロック信号ICLKZの立ち上がりエ
ッジを検出してライトスイッチ信号WSWZを活性化する
（図２０(d)）。直列並列変換回路１１は、ライトスイ
ッチ信号WSWZに同期して内部データ信号DI0、DI1を取り
込み、直列並列変換し、それぞれコモンデータ信号CDB0
Z、CDB1Zとして出力する（図２０(e)）。
【００１５】BLT活性化タイミング生成回路１２は、ラ
イトスイッチ信号WSWZの活性化を受け、ビット線活性化
信号BLSZを所定の期間活性化する（図２０(f)）。BLT発
生回路１６は、ビット線活性化信号BLSZを受け、ビット
線制御信号BLTXおよびビット線制御信号BRSXを非活性化
する（図２０(g)）。ビット線制御信号BLTXの非活性
化、ビット線制御信号BLTZの活性化により、図１９に示
したメモリセル２１側のビット線BL、/BLは、イコライ
ズが解除され、センスアンプ２０に接続される。メモリ
セル２１と反対側のビット線BL、/BLは、イコライズさ
れ、センスアンプ２０との接続が解除される。ビット線
制御信号BRSXの非活性化により、ビット線BL、/BLのプ
リチャージ動作がリセットされる。
イトスイッチ信号WSWZの活性化を受け、ビット線活性化
信号BLSZを所定の期間活性化する（図２０(f)）。BLT発
生回路１６は、ビット線活性化信号BLSZを受け、ビット
線制御信号BLTXおよびビット線制御信号BRSXを非活性化
する（図２０(g)）。ビット線制御信号BLTXの非活性
化、ビット線制御信号BLTZの活性化により、図１９に示
したメモリセル２１側のビット線BL、/BLは、イコライ
ズが解除され、センスアンプ２０に接続される。メモリ
セル２１と反対側のビット線BL、/BLは、イコライズさ
れ、センスアンプ２０との接続が解除される。ビット線
制御信号BRSXの非活性化により、ビット線BL、/BLのプ
リチャージ動作がリセットされる。
【００１６】図１８に示したワード線活性化タイミング
生成回路１３は、ビット線活性化信号BLSZを受け、ワー
ド線活性化信号WLSZを所定の期間活性化する（図２０
(h)）。主ワードデコーダ１７は、ワード線活性化信号W
LSZを受け、ワード線信号WLZを活性化する（図２０
(i)）。ワード線信号WLZの活性化により、メモリセル２
１に保持されているデータが微少信号としてビット線B
L、/BLに出力される（図２０(j)）。
生成回路１３は、ビット線活性化信号BLSZを受け、ワー
ド線活性化信号WLSZを所定の期間活性化する（図２０
(h)）。主ワードデコーダ１７は、ワード線活性化信号W
LSZを受け、ワード線信号WLZを活性化する（図２０
(i)）。ワード線信号WLZの活性化により、メモリセル２
１に保持されているデータが微少信号としてビット線B
L、/BLに出力される（図２０(j)）。
【００１７】SA活性化タイミング生成回路１４は、ワー
ド線活性化信号WLSZを受け、センスアンプ活性化タイミ
ング信号BLEZを活性化する（図２０(k)）。センスアン
プ制御回路１８は、センスアンプ活性化タイミング信号
BLEZを受け、センスアンプ活性化信号LEX、LEZを活性化
する（図２０(l)）。センスアンプ２０は、センスアン
プ活性化信号LEX、LEZを受けて活性化され、ビット線B
L、/BLに出力された微少信号を増幅する。
ド線活性化信号WLSZを受け、センスアンプ活性化タイミ
ング信号BLEZを活性化する（図２０(k)）。センスアン
プ制御回路１８は、センスアンプ活性化タイミング信号
BLEZを受け、センスアンプ活性化信号LEX、LEZを活性化
する（図２０(l)）。センスアンプ２０は、センスアン
プ活性化信号LEX、LEZを受けて活性化され、ビット線B
L、/BLに出力された微少信号を増幅する。
【００１８】CL活性化タイミング生成回路１５は、セン
スアンプ活性化タイミング信号BLEZを受け、コラム線活
性化信号BCLZを所定の期間活性化する（図２０(m)）。
コラムデコーダ１９は、コラム線活性化信号BCLZを受
け、コラム線信号CLZを所定の期間活性化する（図２０
(n)）。コラム線信号CLZの活性化により、コモンデータ
信号CDB0Zが、相補のデータ信号LDBX、LDBZを介してビ
ット線BL、/BLに供給され、メモリセル２１への書き込
みが行われる（図２０(o)）。また、コモンデータ信号C
DB1Zが、相補のデータ信号LDBX、LDBZを介して別のビッ
ト線BL、/BLに供給され、別のメモリセル２１への書き
込みが行われる。すなわち、直列入力されたデータ信号
DQが並列データとしてメモリセル２１に書き込まれる。
このとき、メモリセル２１から出力された微少信号とデ
ータ信号LDBX、LDBZとの論理が逆の場合には、信号の反
転動作が必要になる。
スアンプ活性化タイミング信号BLEZを受け、コラム線活
性化信号BCLZを所定の期間活性化する（図２０(m)）。
コラムデコーダ１９は、コラム線活性化信号BCLZを受
け、コラム線信号CLZを所定の期間活性化する（図２０
(n)）。コラム線信号CLZの活性化により、コモンデータ
信号CDB0Zが、相補のデータ信号LDBX、LDBZを介してビ
ット線BL、/BLに供給され、メモリセル２１への書き込
みが行われる（図２０(o)）。また、コモンデータ信号C
DB1Zが、相補のデータ信号LDBX、LDBZを介して別のビッ
ト線BL、/BLに供給され、別のメモリセル２１への書き
込みが行われる。すなわち、直列入力されたデータ信号
DQが並列データとしてメモリセル２１に書き込まれる。
このとき、メモリセル２１から出力された微少信号とデ
ータ信号LDBX、LDBZとの論理が逆の場合には、信号の反
転動作が必要になる。
【００１９】なお、書き込みコマンドWRを受けた後の７
番目のクロック信号CLKに同期して、次のコマンド信号
（書き込みコマンドWR）が取り込まれる。すなわち、こ
の例では、１回の書き込み動作に必要なクロック数は、
７クロックである（レイテンシ＝７）。RASZ発生回路８
は、CL活性化タイミング生成回路１５が出力するセルフ
プリチャージ信号SPRZ（図示せず）を受け、基幹信号BR
ASZを非活性化する（図２０(p)）。ワード線活性化タイ
ミング生成回路１３は、基幹信号BRASZを受け、ワード
線非活性化信号WLRZを所定の期間活性化する（図２０
(q)）。主ワードデコーダ１７は、ワード線非活性化信
号WLRZを受けて、ワード線信号WLZを非活性化する（図
２０(r)）。ワード線信号WLZの非活性化により、メモリ
セル２１が閉じ、書き込まれたデータが保持される。
番目のクロック信号CLKに同期して、次のコマンド信号
（書き込みコマンドWR）が取り込まれる。すなわち、こ
の例では、１回の書き込み動作に必要なクロック数は、
７クロックである（レイテンシ＝７）。RASZ発生回路８
は、CL活性化タイミング生成回路１５が出力するセルフ
プリチャージ信号SPRZ（図示せず）を受け、基幹信号BR
ASZを非活性化する（図２０(p)）。ワード線活性化タイ
ミング生成回路１３は、基幹信号BRASZを受け、ワード
線非活性化信号WLRZを所定の期間活性化する（図２０
(q)）。主ワードデコーダ１７は、ワード線非活性化信
号WLRZを受けて、ワード線信号WLZを非活性化する（図
２０(r)）。ワード線信号WLZの非活性化により、メモリ
セル２１が閉じ、書き込まれたデータが保持される。
【００２０】SA活性化タイミング生成回路１４は、ワー
ド線非活性化信号WLRZを受け、センスアンプ活性化タイ
ミング信号BLEZを非活性化する（図２０(s)）。センス
アンプ制御回路１８は、センスアンプ活性化タイミング
信号BLEZを受け、センスアンプ活性化信号LEX、LEZを非
活性化する（図２０(t)）。センスアンプ活性化信号LE
X、LEZの非活性化により、センスアンプ２０は、増幅動
作を停止する。
ド線非活性化信号WLRZを受け、センスアンプ活性化タイ
ミング信号BLEZを非活性化する（図２０(s)）。センス
アンプ制御回路１８は、センスアンプ活性化タイミング
信号BLEZを受け、センスアンプ活性化信号LEX、LEZを非
活性化する（図２０(t)）。センスアンプ活性化信号LE
X、LEZの非活性化により、センスアンプ２０は、増幅動
作を停止する。
【００２１】BLT活性化タイミング生成回路１２は、ワ
ード線非活性化信号WLRZを受け、ビット線非活性化信号
BLRZを所定の期間活性化する（図２０(u)）。BLT発生回
路１６は、ビット線非活性化信号BLRZを受け、ビット線
制御信号BLTXを活性化し、ビット線制御信号BRSXを活性
化する（図２０(v)）。ビット線制御信号BLTXの活性化
により、図１９に示したメモリセル２１側のビット線B
L、/BLは、イコライズされる。メモリセル２１と反対側
のビット線BL、/BLは、イコライズが解除され、センス
アンプ２０に接続される。ビット線制御信号BRSXの活性
化により、ビット線BL、/BLがプリチャージされる。
ード線非活性化信号WLRZを受け、ビット線非活性化信号
BLRZを所定の期間活性化する（図２０(u)）。BLT発生回
路１６は、ビット線非活性化信号BLRZを受け、ビット線
制御信号BLTXを活性化し、ビット線制御信号BRSXを活性
化する（図２０(v)）。ビット線制御信号BLTXの活性化
により、図１９に示したメモリセル２１側のビット線B
L、/BLは、イコライズされる。メモリセル２１と反対側
のビット線BL、/BLは、イコライズが解除され、センス
アンプ２０に接続される。ビット線制御信号BRSXの活性
化により、ビット線BL、/BLがプリチャージされる。
【００２２】そして、上述した動作を繰り返すことで、
書き込み動作が連続して実行される。図２１は、書き込
み動作後に読み出し動作を行う場合のタイミングを示し
ている。書き込み動作時の回路動作は、上述した図２０
と同一のタイミングで行われる。しかし、書き込み動作
においては、データ信号DQの取り込みに合わせてメモリ
コア部４を動作させる必要がある。このため、メモリコ
ア部４の動作は、２ビットのデータ信号DQを内部データ
信号DI0、DI1として取り込んだ後、ライトスイッチ信号
WSWZの活性化に同期してビット線活性化信号BLSZ、ワー
ド線活性化信号WLSZ等を活性化することで行われる。す
なわち、書き込み動作においては、読み出し動作に比
べ、メモリコア部４の動作の開始が遅れる。したがっ
て、この例では、メモリコア部４の制御が書き込み動作
と読み出し動作とで重ならないようにするために、読み
出し動作の前の書き込み動作には、１０クロックが必要
になる。なお、各動作に必要なクロック数（レイテン
シ）は、クロック信号の周波数により変化する。
書き込み動作が連続して実行される。図２１は、書き込
み動作後に読み出し動作を行う場合のタイミングを示し
ている。書き込み動作時の回路動作は、上述した図２０
と同一のタイミングで行われる。しかし、書き込み動作
においては、データ信号DQの取り込みに合わせてメモリ
コア部４を動作させる必要がある。このため、メモリコ
ア部４の動作は、２ビットのデータ信号DQを内部データ
信号DI0、DI1として取り込んだ後、ライトスイッチ信号
WSWZの活性化に同期してビット線活性化信号BLSZ、ワー
ド線活性化信号WLSZ等を活性化することで行われる。す
なわち、書き込み動作においては、読み出し動作に比
べ、メモリコア部４の動作の開始が遅れる。したがっ
て、この例では、メモリコア部４の制御が書き込み動作
と読み出し動作とで重ならないようにするために、読み
出し動作の前の書き込み動作には、１０クロックが必要
になる。なお、各動作に必要なクロック数（レイテン
シ）は、クロック信号の周波数により変化する。
【００２３】書き込み動作の後、読み出し動作では、図
１８に示した入力バッファ６は、内部クロック信号ICLK
Zの立ち上がりで読み出しコマンドRDを取り込む。コマ
ンドデコーダ７は、内部コマンド信号ICMDを受けて、コ
マンド活性化信号ACTZを活性化する（図２１(a)）。RAS
Z発生回路８は、コマンド活性化信号ACTZを受けて基幹
信号BRASZを活性化する（図２１(b)）。BLT活性化タイ
ミング生成回路１２は、基幹信号BRASZを受けて、ビッ
ト線活性化信号BLSZを活性化する（図２１(c)）。
１８に示した入力バッファ６は、内部クロック信号ICLK
Zの立ち上がりで読み出しコマンドRDを取り込む。コマ
ンドデコーダ７は、内部コマンド信号ICMDを受けて、コ
マンド活性化信号ACTZを活性化する（図２１(a)）。RAS
Z発生回路８は、コマンド活性化信号ACTZを受けて基幹
信号BRASZを活性化する（図２１(b)）。BLT活性化タイ
ミング生成回路１２は、基幹信号BRASZを受けて、ビッ
ト線活性化信号BLSZを活性化する（図２１(c)）。
【００２４】この後、書き込み動作と同じタイミング
で、ビット線制御信号BLTX、BLTZ、ビット線制御信号BR
SX、ワード線信号WLZ、センスアンプ活性化信号LEX、LE
Z、およびコラム線信号CLZの活性化・非活性化が行わ
れ、読み出し動作が行われる。読み出し動作の場合、ワ
ード線信号WLZの活性化によりメモリセル２１からビッ
ト線BL、/BLに出力された微少信号が、そのまま読み出
しデータとして増幅される。このため、読み出し動作中
にデータが反転することはない。
で、ビット線制御信号BLTX、BLTZ、ビット線制御信号BR
SX、ワード線信号WLZ、センスアンプ活性化信号LEX、LE
Z、およびコラム線信号CLZの活性化・非活性化が行わ
れ、読み出し動作が行われる。読み出し動作の場合、ワ
ード線信号WLZの活性化によりメモリセル２１からビッ
ト線BL、/BLに出力された微少信号が、そのまま読み出
しデータとして増幅される。このため、読み出し動作中
にデータが反転することはない。
【００２５】増幅された信号は、コモンデータ信号CDB0
Zに転送される（図２１(d)）。転送された信号は、読み
出しコマンドRDの取り込みから７番目のクロック信号CL
Kに同期してデータ信号DQとして出力される（図２１
(e)）。同様に、別のビット線BL、/BL上で増幅された信
号は、コモンデータ信号CDB1Zに転送され、読み出しコ
マンドRDの取り込みから８番目のクロック信号CLKに同
期してデータ信号DQとして出力される。
Zに転送される（図２１(d)）。転送された信号は、読み
出しコマンドRDの取り込みから７番目のクロック信号CL
Kに同期してデータ信号DQとして出力される（図２１
(e)）。同様に、別のビット線BL、/BL上で増幅された信
号は、コモンデータ信号CDB1Zに転送され、読み出しコ
マンドRDの取り込みから８番目のクロック信号CLKに同
期してデータ信号DQとして出力される。
【００２６】
【発明が解決しようとする課題】上述したように、書き
込み動作を読み出し動作の前に行う場合には、通常より
３クロック多い１０クロックが必要である。
込み動作を読み出し動作の前に行う場合には、通常より
３クロック多い１０クロックが必要である。
【００２７】この結果、例えば、FCRAMを搭載したシス
テムにおいて、書き込み動作と読み出し動作とを交互に
繰り返すことが頻繁に行われる場合には、システム全体
の処理時間が増大するという問題があった。また、メモ
リコア部４の制御タイミングは、書き込み動作と読み出
し動作とで同一である。このため、書き込み動作におい
ては、書き込みデータをビット線BL、/BLに与える前
に、メモリセル２１から出力された微少信号がセンスア
ンプ２０により増幅される。このため、データの反転動
作が必要になり、書き込み時間が長くなるという問題が
あった。
テムにおいて、書き込み動作と読み出し動作とを交互に
繰り返すことが頻繁に行われる場合には、システム全体
の処理時間が増大するという問題があった。また、メモ
リコア部４の制御タイミングは、書き込み動作と読み出
し動作とで同一である。このため、書き込み動作におい
ては、書き込みデータをビット線BL、/BLに与える前
に、メモリセル２１から出力された微少信号がセンスア
ンプ２０により増幅される。このため、データの反転動
作が必要になり、書き込み時間が長くなるという問題が
あった。
【００２８】一方、増幅時間を短縮するために、センス
アンプ２０に代えて、図２２に示すセンスアンプ２２が
提案されている。このセンスアンプ２２では、各CMOSイ
ンバータのpMOS２２ａ、２２ｂのソースに、電源線VII
を接続するpMOS２２ｃと、電源線VDDを接続するpMOS２
２ｄとが接続されている。電源線VDDは、電源線VIIより
高い電位を有している。pMOS２２ｄのゲートには、セン
スアンプ活性化信号LEPXが供給されている。センスアン
プ活性化信号LEX、LEZ、LEPXは、センスアンプ制御回路
（図示せず）により生成される信号である。他の回路構
成は、上述したセンスアンプ２０と同一である。
アンプ２０に代えて、図２２に示すセンスアンプ２２が
提案されている。このセンスアンプ２２では、各CMOSイ
ンバータのpMOS２２ａ、２２ｂのソースに、電源線VII
を接続するpMOS２２ｃと、電源線VDDを接続するpMOS２
２ｄとが接続されている。電源線VDDは、電源線VIIより
高い電位を有している。pMOS２２ｄのゲートには、セン
スアンプ活性化信号LEPXが供給されている。センスアン
プ活性化信号LEX、LEZ、LEPXは、センスアンプ制御回路
（図示せず）により生成される信号である。他の回路構
成は、上述したセンスアンプ２０と同一である。
【００２９】図２３は、このセンスアンプ２２の読み出
し時の増幅動作を示している。まず、ワード線信号WLZ
が活性化され、ビット線BL、/BLにメモリセルからの読
み出しデータである微少信号が出力される。次に、セン
スアンプ制御回路（図示せず）は、センスアンプ活性化
信号LEZ、LEPXを活性化する。センスアンプ活性化信号L
EZ、LEPXの活性化により、ビット線BL、/BLの微少信号
は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレ
ベル側が電源電圧VDDに向けて増幅される（オーバード
ライブ期間）。次に、センスアンプ制御回路は、センス
アンプ活性化信号LEPXを非活性化し、センスアンプ活性
化信号LEXを活性化する。図２２に示したpMOS２２ｃの
オンにより、Ｈレベル側の電位は、電源電圧VIIまで低
下する。Ｈレベル側の電位が電源電圧VDDに向けて引き
上げられるため、読み出し動作時の増幅は、通常のセン
スアンプの増幅（図の一点鎖線）に比べ早く行われる。
し時の増幅動作を示している。まず、ワード線信号WLZ
が活性化され、ビット線BL、/BLにメモリセルからの読
み出しデータである微少信号が出力される。次に、セン
スアンプ制御回路（図示せず）は、センスアンプ活性化
信号LEZ、LEPXを活性化する。センスアンプ活性化信号L
EZ、LEPXの活性化により、ビット線BL、/BLの微少信号
は、Ｌレベル側が接地電圧VSSに向けて増幅され、Ｈレ
ベル側が電源電圧VDDに向けて増幅される（オーバード
ライブ期間）。次に、センスアンプ制御回路は、センス
アンプ活性化信号LEPXを非活性化し、センスアンプ活性
化信号LEXを活性化する。図２２に示したpMOS２２ｃの
オンにより、Ｈレベル側の電位は、電源電圧VIIまで低
下する。Ｈレベル側の電位が電源電圧VDDに向けて引き
上げられるため、読み出し動作時の増幅は、通常のセン
スアンプの増幅（図の一点鎖線）に比べ早く行われる。
【００３０】図２４は、このセンスアンプ２２の書き込
み時の増幅動作を示している。まず、ワード線信号WLZ
が活性化され、メモリセルから書き込みデータとは関係
のないの微少信号が出力される。次に、センスアンプ制
御回路（図示せず）は、センスアンプ活性化信号LEZ、L
EPXを活性化する。センスアンプ活性化信号LEZ、LEPXの
活性化により、ビット線BL、/BLの微少信号は、Ｌレベ
ル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電
源電圧VDDに向けて増幅されるこの後、コラム線信号CLZ
の活性化により、書き込みデータがビット線BL、/BLに
供給され、増幅された微少信号が反転される。微少信号
の増幅レベルは、通常のセンスアンプの増幅レベル（図
の一点鎖線）より大きくなるため、データを反転するた
めの時間が増大する。この結果、書き込み時間が増大す
るという問題があった。
み時の増幅動作を示している。まず、ワード線信号WLZ
が活性化され、メモリセルから書き込みデータとは関係
のないの微少信号が出力される。次に、センスアンプ制
御回路（図示せず）は、センスアンプ活性化信号LEZ、L
EPXを活性化する。センスアンプ活性化信号LEZ、LEPXの
活性化により、ビット線BL、/BLの微少信号は、Ｌレベ
ル側が接地電圧VSSに向けて増幅され、Ｈレベル側が電
源電圧VDDに向けて増幅されるこの後、コラム線信号CLZ
の活性化により、書き込みデータがビット線BL、/BLに
供給され、増幅された微少信号が反転される。微少信号
の増幅レベルは、通常のセンスアンプの増幅レベル（図
の一点鎖線）より大きくなるため、データを反転するた
めの時間が増大する。この結果、書き込み時間が増大す
るという問題があった。
【００３１】本発明の目的は、メモリセルへのデータの
書き込み時間を短縮することができる半導体集積回路を
提供することにある。
書き込み時間を短縮することができる半導体集積回路を
提供することにある。
【００３２】
【課題を解決するための手段】図１は、請求項１ないし
請求項５に記載の発明の基本原理を示すブロック図であ
る。
請求項５に記載の発明の基本原理を示すブロック図であ
る。
【００３３】請求項１の半導体集積回路では、制御信号
生成部２２は、ビット線制御信号BLTZ、BLTX、BRSX、ワ
ード線信号WLZ、センスアンプ活性化信号LEZ、LEX、お
よびコラム線信号CLZを生成する。ビット線制御信号BLT
Z、BLTX、BRSXは、ビット線BL、/BLをリセットするリセ
ット回路２５を活性化する。ワード線信号WLZは、メモ
リセル２３にデータを伝えるビット線BL、/BLとメモリ
セル２３との接続を制御する。センスアンプ活性化信号
LEZ、LEXは、ビット線BL、/BLに伝達されたデータを増
幅するセンスアンプ２４を活性化する。コラム線信号CL
Zは、ビット線BL、/BLにデータを伝達するコラムスイッ
チ２６を活性化する。
生成部２２は、ビット線制御信号BLTZ、BLTX、BRSX、ワ
ード線信号WLZ、センスアンプ活性化信号LEZ、LEX、お
よびコラム線信号CLZを生成する。ビット線制御信号BLT
Z、BLTX、BRSXは、ビット線BL、/BLをリセットするリセ
ット回路２５を活性化する。ワード線信号WLZは、メモ
リセル２３にデータを伝えるビット線BL、/BLとメモリ
セル２３との接続を制御する。センスアンプ活性化信号
LEZ、LEXは、ビット線BL、/BLに伝達されたデータを増
幅するセンスアンプ２４を活性化する。コラム線信号CL
Zは、ビット線BL、/BLにデータを伝達するコラムスイッ
チ２６を活性化する。
【００３４】制御信号生成部２２は、ワード線信号WL
Z、センスアンプ活性化信号LEZ、LEX、ビット線制御信
号BLTZ、BLTX、BRSX、およびコラム線信号CLZのうち所
定の信号を書き込み動作の開始時に活性化する。制御信
号生成部２２は、残りの信号を書き込みデータDI0、DI1
の取り込み後に活性化する。所定の信号の活性化が、書
き込みデータDI0、DI1の取り込みを待たずに行われるた
め、残りの信号の活性化タイミングを早くすることが可
能になる。この結果、書き込み動作に必要な時間が短縮
される。
Z、センスアンプ活性化信号LEZ、LEX、ビット線制御信
号BLTZ、BLTX、BRSX、およびコラム線信号CLZのうち所
定の信号を書き込み動作の開始時に活性化する。制御信
号生成部２２は、残りの信号を書き込みデータDI0、DI1
の取り込み後に活性化する。所定の信号の活性化が、書
き込みデータDI0、DI1の取り込みを待たずに行われるた
め、残りの信号の活性化タイミングを早くすることが可
能になる。この結果、書き込み動作に必要な時間が短縮
される。
【００３５】請求項２の半導体集積回路では、直列並列
変換回路２７は、メモリセル２３に書き込むデータDI
0、DI1を直列データとして取り込み、並列データCDB0
Z、CDB1Zに変換する。制御信号生成部２２は、直列並列
変換回路２７の取り込み信号WSWZに同期して上記残りの
信号を活性化する。このため、新たに制御信号を生成す
ることなく、残りの信号の活性化が確実に行われる。
変換回路２７は、メモリセル２３に書き込むデータDI
0、DI1を直列データとして取り込み、並列データCDB0
Z、CDB1Zに変換する。制御信号生成部２２は、直列並列
変換回路２７の取り込み信号WSWZに同期して上記残りの
信号を活性化する。このため、新たに制御信号を生成す
ることなく、残りの信号の活性化が確実に行われる。
【００３６】請求項３の半導体集積回路では、制御信号
生成部２２の第１の制御回路２２ａは、書き込み動作時
に、取り込み信号に同期して第１の活性化信号ACT1を活
性化する。制御信号生成部２２の第１の制御回路２２ａ
は、読み出し動作時には、常に第１の活性化信号ACT1を
活性化する。また、制御信号生成部２２の第２の制御回
路２２ｂは、書き込み動作の開始時および読み出し動作
の開始時に同期して、第２の活性化信号ACT2を生成す
る。論理合成部２２ｃは、第１の活性化信号ACT1と第２
の活性化信号ACT2とのアンド論理をとる。そして、制御
信号生成部２２は、論理合成部２２ｃの演算結果を使用
して上記残りの信号を生成する。
生成部２２の第１の制御回路２２ａは、書き込み動作時
に、取り込み信号に同期して第１の活性化信号ACT1を活
性化する。制御信号生成部２２の第１の制御回路２２ａ
は、読み出し動作時には、常に第１の活性化信号ACT1を
活性化する。また、制御信号生成部２２の第２の制御回
路２２ｂは、書き込み動作の開始時および読み出し動作
の開始時に同期して、第２の活性化信号ACT2を生成す
る。論理合成部２２ｃは、第１の活性化信号ACT1と第２
の活性化信号ACT2とのアンド論理をとる。そして、制御
信号生成部２２は、論理合成部２２ｃの演算結果を使用
して上記残りの信号を生成する。
【００３７】このため、書き込み動作時と、読み出し動
作時とで異なる残りの信号の生成タイミングを容易に生
成することができる。請求項４の半導体集積回路では、
書き込み動作時には、コラムスイッチ２６が読み出し動
作時に比べ早く活性化さる。このため、メモリセル２３
から出力される微少信号の増幅前または増幅直後に、ビ
ット線BL、/BLに書き込みデータCDB0Z、CDB1Zを与える
ことが可能になる。微少信号が書き込みデータCDB0Z、C
DB1Zと異なる場合には、データを反転する必要がある。
しかし、上記のように微少信号の増幅が最小限にされる
ため、反転動作に必要な時間は低減される。したがっ
て、書き込み動作に必要な時間が短縮される。
作時とで異なる残りの信号の生成タイミングを容易に生
成することができる。請求項４の半導体集積回路では、
書き込み動作時には、コラムスイッチ２６が読み出し動
作時に比べ早く活性化さる。このため、メモリセル２３
から出力される微少信号の増幅前または増幅直後に、ビ
ット線BL、/BLに書き込みデータCDB0Z、CDB1Zを与える
ことが可能になる。微少信号が書き込みデータCDB0Z、C
DB1Zと異なる場合には、データを反転する必要がある。
しかし、上記のように微少信号の増幅が最小限にされる
ため、反転動作に必要な時間は低減される。したがっ
て、書き込み動作に必要な時間が短縮される。
【００３８】請求項５の半導体集積回路では、センスア
ンプ２４は、増幅開始時の所定の期間に高電圧を使用す
るオーバードライブ機能２４ａを有している。書き込み
動作時には、コラムスイッチ２６の活性化の開始は、オ
ーバードライブの開始前に行われる。このため、オーバ
ードライブ機能２４ａによる微少信号の増幅前にビット
線BL、/BLに書き込みデータが与えられる。したがっ
て、オーバードライブ機能２４ａによる書き込みデータ
CDB0Z、CDB1Zと関係のない微少信号の増幅が最小限にさ
れる。この結果、読み出し動作時には、オーバードライ
ブを十分機能させ、書き込み動作時には、オーバードラ
イブを行わないようにすることが可能になる。この結
果、読み出し動作時間を増大することなく、書き込み動
作に必要な時間が短縮される。
ンプ２４は、増幅開始時の所定の期間に高電圧を使用す
るオーバードライブ機能２４ａを有している。書き込み
動作時には、コラムスイッチ２６の活性化の開始は、オ
ーバードライブの開始前に行われる。このため、オーバ
ードライブ機能２４ａによる微少信号の増幅前にビット
線BL、/BLに書き込みデータが与えられる。したがっ
て、オーバードライブ機能２４ａによる書き込みデータ
CDB0Z、CDB1Zと関係のない微少信号の増幅が最小限にさ
れる。この結果、読み出し動作時には、オーバードライ
ブを十分機能させ、書き込み動作時には、オーバードラ
イブを行わないようにすることが可能になる。この結
果、読み出し動作時間を増大することなく、書き込み動
作に必要な時間が短縮される。
【００３９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。なお、従来技術で説明した回路と同一
の回路については、同一の符号を付し、これ等の回路に
ついては、詳細な説明を省略する。また、従来技術で説
明した信号と同一の信号については、同一の符号を付し
ている。
用いて説明する。なお、従来技術で説明した回路と同一
の回路については、同一の符号を付し、これ等の回路に
ついては、詳細な説明を省略する。また、従来技術で説
明した信号と同一の信号については、同一の符号を付し
ている。
【００４０】図２は、本発明の半導体集積回路の第１の
実施形態における書き込み動作に関係する主要部の構成
を示している。この実施形態は、請求項１ないし請求項
３に対応している。この実施形態の半導体集積回路は、
シリコン基板上に、CMOSプロセス技術を使用して、例え
ば、６４ＭビットのFCRAMとして形成されている。
実施形態における書き込み動作に関係する主要部の構成
を示している。この実施形態は、請求項１ないし請求項
３に対応している。この実施形態の半導体集積回路は、
シリコン基板上に、CMOSプロセス技術を使用して、例え
ば、６４ＭビットのFCRAMとして形成されている。
【００４１】FCRAMは、書き込み動作に関係する回路と
して、入力制御部３０、コアタイミング制御部３２、コ
ア制御信号発生部３、メモリコア部４を備えている。コ
アタイミング制御部３２、コア制御信号発生部３は図１
に示した制御信号生成部２２に対応している。入力制御
部３０は、クロックバッファ５と、入力バッファ６と、
コマンドデコーダ３４と、RASZ発生回路８と、直列並列
制御回路３６と、DQバッファ１０と、直列並列変換回路
３８とを備えて構成されている。
して、入力制御部３０、コアタイミング制御部３２、コ
ア制御信号発生部３、メモリコア部４を備えている。コ
アタイミング制御部３２、コア制御信号発生部３は図１
に示した制御信号生成部２２に対応している。入力制御
部３０は、クロックバッファ５と、入力バッファ６と、
コマンドデコーダ３４と、RASZ発生回路８と、直列並列
制御回路３６と、DQバッファ１０と、直列並列変換回路
３８とを備えて構成されている。
【００４２】クロックバッファ５は、外部からクロック
信号CLKを受け、内部クロック信号ICLKZを出力してい
る。入力バッファ６は、内部クロック信号ICLKZに同期
してコマンド信号CMDを取り込み、取り込んだ信号を内
部コマンド信号ICMDとして出力している。コマンドデコ
ーダ３４は、内部コマンド信号ICMDを受け、コマンドの
解析を行い、コマンド活性化信号ACTZ、および書き込み
コマンド信号WRBPZ、WRTZを出力している。RASZ発生回
路８は、コマンド活性化信号ACTZおよびセルフプリチャ
ージ信号SPRZを受け、行アクセス系の基幹信号BRASZを
出力している。直列並列制御回路３６は、内部クロック
信号ICLKZおよび書き込みコマンド信号WRBPZを受け、ラ
イトスイッチ信号WSWZ等を出力している。DQバッファ１
０は、内部クロック信号ICLKZに同期して直列のデータ
信号DQを順次受け、内部データ信号DI0、DI1として出力
している。直列並列変換回路３８は、ライトスイッチ信
号WSWZに同期して内部データ信号DI0、DI1を取り込み、
並列のコモンデータ信号CDB0Z、CDB1Zとして出力してい
る。
信号CLKを受け、内部クロック信号ICLKZを出力してい
る。入力バッファ６は、内部クロック信号ICLKZに同期
してコマンド信号CMDを取り込み、取り込んだ信号を内
部コマンド信号ICMDとして出力している。コマンドデコ
ーダ３４は、内部コマンド信号ICMDを受け、コマンドの
解析を行い、コマンド活性化信号ACTZ、および書き込み
コマンド信号WRBPZ、WRTZを出力している。RASZ発生回
路８は、コマンド活性化信号ACTZおよびセルフプリチャ
ージ信号SPRZを受け、行アクセス系の基幹信号BRASZを
出力している。直列並列制御回路３６は、内部クロック
信号ICLKZおよび書き込みコマンド信号WRBPZを受け、ラ
イトスイッチ信号WSWZ等を出力している。DQバッファ１
０は、内部クロック信号ICLKZに同期して直列のデータ
信号DQを順次受け、内部データ信号DI0、DI1として出力
している。直列並列変換回路３８は、ライトスイッチ信
号WSWZに同期して内部データ信号DI0、DI1を取り込み、
並列のコモンデータ信号CDB0Z、CDB1Zとして出力してい
る。
【００４３】コアタイミング制御部３２は、BLT活性化
タイミング生成回路３９と、ワード線活性化タイミング
生成回路４０と、SA活性化タイミング生成回路１４と、
CL活性化タイミング生成回路１５とを備えて構成されて
いる。BLT活性化タイミング生成回路３９は、基幹信号B
RASZおよびワード線活性化信号WLSZを受け、ビット線活
性化信号BLSZおよびビット線非活性化信号BLRZを出力し
ている。
タイミング生成回路３９と、ワード線活性化タイミング
生成回路４０と、SA活性化タイミング生成回路１４と、
CL活性化タイミング生成回路１５とを備えて構成されて
いる。BLT活性化タイミング生成回路３９は、基幹信号B
RASZおよびワード線活性化信号WLSZを受け、ビット線活
性化信号BLSZおよびビット線非活性化信号BLRZを出力し
ている。
【００４４】ワード線活性化タイミング生成回路４０
は、ビット線活性化信号BLSZ、基幹信号BRASZ、書き込
みコマンド信号WRBPZ、およびライトスイッチ信号WSWZ
を受け、ワード線活性化信号WLSZおよびワード線非活性
化信号WLRZを出力している。SA活性化タイミング生成回
路１４は、ワード線活性化信号WLSZおよびワード線非活
性化信号WLRZを受け、センスアンプ活性化タイミング信
号BLEZを出力している。CL活性化タイミング生成回路１
５は、センスアンプ活性化タイミング信号BLEZを受け、
コラム線活性化信号BCLZおよびセルフプリチャージ信号
SPRZを出力している。
は、ビット線活性化信号BLSZ、基幹信号BRASZ、書き込
みコマンド信号WRBPZ、およびライトスイッチ信号WSWZ
を受け、ワード線活性化信号WLSZおよびワード線非活性
化信号WLRZを出力している。SA活性化タイミング生成回
路１４は、ワード線活性化信号WLSZおよびワード線非活
性化信号WLRZを受け、センスアンプ活性化タイミング信
号BLEZを出力している。CL活性化タイミング生成回路１
５は、センスアンプ活性化タイミング信号BLEZを受け、
コラム線活性化信号BCLZおよびセルフプリチャージ信号
SPRZを出力している。
【００４５】コア制御信号発生部３およびメモリコア部
４の回路構成および信号の接続関係は、従来と同一であ
り、メモリコア部４の主要部は、図１９に示した回路と
同一である。すなわち、メモリコア部４には、ビット線
BL、/BLを制御するビット線制御信号BLTX、BLTZ、BRS
X、メモリセル２１を制御するワード線信号WLZ、センス
アンプ２０を制御するセンスアンプ活性化信号LEX、LE
Z、および図１９に示したコラムスイッチ４ｉ、４ｊを
制御するコラム線信号CLZが供給されている。図１９に
示したように、ビット線BLは、nMOS４ａ、４ｂを介して
相互に接続されている。ビット線/BLは、nMOS４ｃ、４
ｄを介して相互に接続されている。ビット線BL、/BLに
は、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用
のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４
ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが
接続されている。nMOS４ｅ、４ｆ、４ｇ、４ｈは、リセ
ット回路に対応している。
４の回路構成および信号の接続関係は、従来と同一であ
り、メモリコア部４の主要部は、図１９に示した回路と
同一である。すなわち、メモリコア部４には、ビット線
BL、/BLを制御するビット線制御信号BLTX、BLTZ、BRS
X、メモリセル２１を制御するワード線信号WLZ、センス
アンプ２０を制御するセンスアンプ活性化信号LEX、LE
Z、および図１９に示したコラムスイッチ４ｉ、４ｊを
制御するコラム線信号CLZが供給されている。図１９に
示したように、ビット線BLは、nMOS４ａ、４ｂを介して
相互に接続されている。ビット線/BLは、nMOS４ｃ、４
ｄを介して相互に接続されている。ビット線BL、/BLに
は、イコライズ用のnMOS４ｅ、４ｆと、プリチャージ用
のnMOS４ｇ、４ｈと、nMOSからなるコラムスイッチ４
ｉ、４ｊと、センスアンプ２０と、メモリセル２１とが
接続されている。nMOS４ｅ、４ｆ、４ｇ、４ｈは、リセ
ット回路に対応している。
【００４６】なお、図２では、アドレス信号を省略して
いる。実際の回路では、アドレス信号に応じて上記回路
が活性化され、所定のメモリセルが選択される。図３
は、直列並列制御回路３６を示している。直列並列制御
回路３６は、遅延回路４２と、２入力のNANDゲート４４
ａ、４４ｂおよびインバータ４４ｃからなるフリップフ
ロップ回路４４と、遅延回路４６と、２入力のANDゲー
ト３６ａと、２つのインバータからなるバッファ３６ｂ
と、インバータ３６ｃと、分周回路３６ｄとで構成され
ている。
いる。実際の回路では、アドレス信号に応じて上記回路
が活性化され、所定のメモリセルが選択される。図３
は、直列並列制御回路３６を示している。直列並列制御
回路３６は、遅延回路４２と、２入力のNANDゲート４４
ａ、４４ｂおよびインバータ４４ｃからなるフリップフ
ロップ回路４４と、遅延回路４６と、２入力のANDゲー
ト３６ａと、２つのインバータからなるバッファ３６ｂ
と、インバータ３６ｃと、分周回路３６ｄとで構成され
ている。
【００４７】分周回路３６ｄは、内部クロック信号ICLK
Zを信号を受け、周波数を２分の１にした信号をインバ
ータ３６ｃに出力している。インバータ３６ｃは、受け
た信号を反転しノードN0に出力している。遅延回路４２
は、縦属接続された３つのインバータ４２ａの間に２つ
のCR時定数回路４２ｂを配置して構成されている。CR時
定数回路４２ｂは、例えば、拡散抵抗とnMOSのソースと
ドレインとを接地線VSSに接続したMOS容量とで構成され
ている。遅延回路４２は、ノードN0の信号を受け、反転
した信号をノードN1に出力している。遅延回路４６は、
遅延回路４２と同一の論理の回路である。遅延回路４６
は、ANDゲート３６ａの出力を受け、遅延した信号をノ
ードN3に出力している。
Zを信号を受け、周波数を２分の１にした信号をインバ
ータ３６ｃに出力している。インバータ３６ｃは、受け
た信号を反転しノードN0に出力している。遅延回路４２
は、縦属接続された３つのインバータ４２ａの間に２つ
のCR時定数回路４２ｂを配置して構成されている。CR時
定数回路４２ｂは、例えば、拡散抵抗とnMOSのソースと
ドレインとを接地線VSSに接続したMOS容量とで構成され
ている。遅延回路４２は、ノードN0の信号を受け、反転
した信号をノードN1に出力している。遅延回路４６は、
遅延回路４２と同一の論理の回路である。遅延回路４６
は、ANDゲート３６ａの出力を受け、遅延した信号をノ
ードN3に出力している。
【００４８】フリップフロップ回路４４のNANDゲート４
４ａの入力には、インバータ４４ｃを介して書き込みコ
マンド信号WRBPZが供給されている。NANDゲート４４ｂ
の入力には、ノードN3が接続されている。フリップフロ
ップ回路４４の出力は、ノードN2に接続されている。AN
Dゲート３６ａの入力は、ノードN1およびノードN2に接
続されている。ANDゲート４６ａの出力は、インバータ
３６ｂを介してライトスイッチ信号WSWZとして出力され
ている。
４ａの入力には、インバータ４４ｃを介して書き込みコ
マンド信号WRBPZが供給されている。NANDゲート４４ｂ
の入力には、ノードN3が接続されている。フリップフロ
ップ回路４４の出力は、ノードN2に接続されている。AN
Dゲート３６ａの入力は、ノードN1およびノードN2に接
続されている。ANDゲート４６ａの出力は、インバータ
３６ｂを介してライトスイッチ信号WSWZとして出力され
ている。
【００４９】図４は、直列並列変換回路３８を示してい
る。直列並列変換回路３８は、nMOSおよびpMOSのソース
・ドレインを互いに接続して形成したMOSスイッチ４８
ａ、４８ｂ、４８ｃ、４８ｄと、インバータの入力・出
力とを互いに接続したラッチ５０ａ、５０ｂ、５０ｃ、
５０ｄと、インバータ５２とで構成されている。
る。直列並列変換回路３８は、nMOSおよびpMOSのソース
・ドレインを互いに接続して形成したMOSスイッチ４８
ａ、４８ｂ、４８ｃ、４８ｄと、インバータの入力・出
力とを互いに接続したラッチ５０ａ、５０ｂ、５０ｃ、
５０ｄと、インバータ５２とで構成されている。
【００５０】MOSスイッチ４８ａは、内部データ信号DI0
を受け、この信号をラッチ５０ａに出力している。ラッ
チ５０ａは、内部データ信号DI0の反転論理をMOSスイッ
チ４８ｂに出力している。MOSスイッチ４８ｂは、受け
た信号をラッチ５０ｂに出力している。ラッチ５０ｂ
は、受けた信号を反転し、コモンデータ信号CDB0Zとし
て出力している。MOSスイッチ４８ｃは、内部データ信
号DI1を受け、この信号をラッチ５０ｃに出力してい
る。ラッチ５０ｃは、内部データ信号DI1の反転論理をM
OSスイッチ４８ｄに出力している。MOSスイッチ４８ｄ
は、受けた信号をラッチ５０ｄに出力している。ラッチ
５０ｄは、受けた信号を反転し、コモンデータ信号CDB1
Zとして出力している。
を受け、この信号をラッチ５０ａに出力している。ラッ
チ５０ａは、内部データ信号DI0の反転論理をMOSスイッ
チ４８ｂに出力している。MOSスイッチ４８ｂは、受け
た信号をラッチ５０ｂに出力している。ラッチ５０ｂ
は、受けた信号を反転し、コモンデータ信号CDB0Zとし
て出力している。MOSスイッチ４８ｃは、内部データ信
号DI1を受け、この信号をラッチ５０ｃに出力してい
る。ラッチ５０ｃは、内部データ信号DI1の反転論理をM
OSスイッチ４８ｄに出力している。MOSスイッチ４８ｄ
は、受けた信号をラッチ５０ｄに出力している。ラッチ
５０ｄは、受けた信号を反転し、コモンデータ信号CDB1
Zとして出力している。
【００５１】MOSスイッチ４８ａ、４８ｃのpMOSのゲー
トおよびMOSスイッチ４８ｂ、４８ｄのnMOSのゲートに
は、ライトスイッチ信号WSWZが供給されている。MOSス
イッチ４８ａ、４８ｃのnMOSのゲートおよびMOSスイッ
チ４８ｂ、４８ｄのpMOSのゲートには、インバータ５２
を介してライトスイッチ信号WSWZの反転信号が供給され
ている。
トおよびMOSスイッチ４８ｂ、４８ｄのnMOSのゲートに
は、ライトスイッチ信号WSWZが供給されている。MOSス
イッチ４８ａ、４８ｃのnMOSのゲートおよびMOSスイッ
チ４８ｂ、４８ｄのpMOSのゲートには、インバータ５２
を介してライトスイッチ信号WSWZの反転信号が供給され
ている。
【００５２】直列並列変換回路３８は、ライトスイッチ
信号WSWZのＬレベル期間に内部データ信号DI0、DI1を取
り込み、ライトスイッチ信号WSWZのＨレベル期間に取り
込んだデータをラッチし、並列のコモンデータ信号CDB0
Z、CDB1Zとして出力する回路である。図５は、ワード線
活性化タイミング生成回路４０の要部を示している。
信号WSWZのＬレベル期間に内部データ信号DI0、DI1を取
り込み、ライトスイッチ信号WSWZのＨレベル期間に取り
込んだデータをラッチし、並列のコモンデータ信号CDB0
Z、CDB1Zとして出力する回路である。図５は、ワード線
活性化タイミング生成回路４０の要部を示している。
【００５３】ワード線活性化タイミング生成回路４０
は、ライトデータモニタ部５２と、２入力のNORゲート
からなる論理合成部５４と、フリップフロップ回路５６
と、遅延回路５８ａ、５８ｂと、インバータ６０ａ、６
０ｂ、６０ｃとを備えて構成されている。ライトデータ
モニタ部５２は、第１の制御回路に対応している。ライ
トデータモニタ部５２の出力信号（ノードN4）は、第１
の活性化信号に対応している。フリップフロップ回路５
６は、第２の制御回路に対応している。フリップフロッ
プ回路５６の出力信号（ノードN5）は、第２の活性化信
号に対応している。
は、ライトデータモニタ部５２と、２入力のNORゲート
からなる論理合成部５４と、フリップフロップ回路５６
と、遅延回路５８ａ、５８ｂと、インバータ６０ａ、６
０ｂ、６０ｃとを備えて構成されている。ライトデータ
モニタ部５２は、第１の制御回路に対応している。ライ
トデータモニタ部５２の出力信号（ノードN4）は、第１
の活性化信号に対応している。フリップフロップ回路５
６は、第２の制御回路に対応している。フリップフロッ
プ回路５６の出力信号（ノードN5）は、第２の活性化信
号に対応している。
【００５４】フリップフロップ回路５６は、図３に示し
たフリップフロップ回路４４と同一の回路である。遅延
回路５８ａ、５８ｂは、図３に示した遅延回路４２と同
一の論理を有する回路である。遅延回路５８ａ、５８ｂ
の遅延時間は、CR時定数回路の抵抗値、容量値により決
められている。
たフリップフロップ回路４４と同一の回路である。遅延
回路５８ａ、５８ｂは、図３に示した遅延回路４２と同
一の論理を有する回路である。遅延回路５８ａ、５８ｂ
の遅延時間は、CR時定数回路の抵抗値、容量値により決
められている。
【００５５】ライトデータモニタ部５２は、フリップフ
ロップ回路５２ａと、２入力のNORゲート５２ｂと、イ
ンバータ５２ｃ、５２ｄとで構成されている。フリップ
フロップ回路５２ａは、フリップフロップ回路５６と同
一の回路である。フリップフロップ回路５２ａの一方の
入力には、インバータ５２ｃを介してライトスイッチ信
号WSWZの反転信号が供給されている。フリップフロップ
回路５２ａの他方の入力は、ノードN7に接続されてい
る。NORゲート５２ｂの入力には、インバータ５２ｄを
介して書き込みコマンド信号WRTZの反転論理と、フリッ
プフロップ回路５２の出力とが接続されている。NORゲ
ート５２ｂの出力は、ノードN4に接続されている。ライ
トデータモニタ部５２は、ライトスイッチ信号WSWZおよ
びライトコマンド信号WRTZの活性化時、すなわち書き込
み動作時に、ワード線活性化信号WLSZの活性化を所定時
間遅延させる回路である。
ロップ回路５２ａと、２入力のNORゲート５２ｂと、イ
ンバータ５２ｃ、５２ｄとで構成されている。フリップ
フロップ回路５２ａは、フリップフロップ回路５６と同
一の回路である。フリップフロップ回路５２ａの一方の
入力には、インバータ５２ｃを介してライトスイッチ信
号WSWZの反転信号が供給されている。フリップフロップ
回路５２ａの他方の入力は、ノードN7に接続されてい
る。NORゲート５２ｂの入力には、インバータ５２ｄを
介して書き込みコマンド信号WRTZの反転論理と、フリッ
プフロップ回路５２の出力とが接続されている。NORゲ
ート５２ｂの出力は、ノードN4に接続されている。ライ
トデータモニタ部５２は、ライトスイッチ信号WSWZおよ
びライトコマンド信号WRTZの活性化時、すなわち書き込
み動作時に、ワード線活性化信号WLSZの活性化を所定時
間遅延させる回路である。
【００５６】論理合成部５４の入力には、それぞれライ
トデータモニタ部５２の出力であるノードN4と、インバ
ータ６０ｂを介してフリップフロップ回路５６の反転論
理であるノードN5が接続されている。論理合成部５４の
出力であるノードN6は、インバータ６０ｃおよび遅延回
路５８ａの入力に接続されている。論理合成部５４は、
負論理のアンド論理を演算する回路である。すなわち、
論理合成部５４は、ノードN4の信号レベルとノードN5の
信号レベルとが、ともにＬレベルのときに、Ｈレベルを
出力する。
トデータモニタ部５２の出力であるノードN4と、インバ
ータ６０ｂを介してフリップフロップ回路５６の反転論
理であるノードN5が接続されている。論理合成部５４の
出力であるノードN6は、インバータ６０ｃおよび遅延回
路５８ａの入力に接続されている。論理合成部５４は、
負論理のアンド論理を演算する回路である。すなわち、
論理合成部５４は、ノードN4の信号レベルとノードN5の
信号レベルとが、ともにＬレベルのときに、Ｈレベルを
出力する。
【００５７】フリップフロップ回路５６の一方の入力に
は、インバータ６０ａを介してビット線活性化信号BLSZ
の反転論理が接続されている。フリップフロップ回路５
６の他方の入力には、遅延回路５８ａの出力であるノー
ドN7が接続されている。遅延回路５８ｂは、インバータ
６０ｃの出力を受け、ワード線活性化信号WLSZを出力し
ている。
は、インバータ６０ａを介してビット線活性化信号BLSZ
の反転論理が接続されている。フリップフロップ回路５
６の他方の入力には、遅延回路５８ａの出力であるノー
ドN7が接続されている。遅延回路５８ｂは、インバータ
６０ｃの出力を受け、ワード線活性化信号WLSZを出力し
ている。
【００５８】ワード線活性化タイミング生成回路４０
は、図５に示した回路以外に、基幹信号BRASZを受けて
ワード線非活性化信号WLRZを生成する回路を有してい
る。次に、上述したFCRAMの動作について説明する。
は、図５に示した回路以外に、基幹信号BRASZを受けて
ワード線非活性化信号WLRZを生成する回路を有してい
る。次に、上述したFCRAMの動作について説明する。
【００５９】図６は、直列並列制御回路３６および直列
並列変換回路３８の動作タイミングを示している。図３
に示した分周回路３６ｄは、内部クロック信号ICLKZを
受け、分周した信号をノードN0に出力している（図６
(a)）。遅延回路４２は、ノードN0の信号を所定時間遅
らせた信号を反転しノードN1に出力する（図６(b)）。
図２に示したクロックバッファ６は、内部クロック信号
ICLKZの立ち上がりに同期してコマンド信号CMDを取り込
む。コマンドデコーダ３４は、受けたコマンドが書き込
みコマンドWRであることを解析し、書き込みコマンド信
号WRBPZを出力する（図６(c)）。
並列変換回路３８の動作タイミングを示している。図３
に示した分周回路３６ｄは、内部クロック信号ICLKZを
受け、分周した信号をノードN0に出力している（図６
(a)）。遅延回路４２は、ノードN0の信号を所定時間遅
らせた信号を反転しノードN1に出力する（図６(b)）。
図２に示したクロックバッファ６は、内部クロック信号
ICLKZの立ち上がりに同期してコマンド信号CMDを取り込
む。コマンドデコーダ３４は、受けたコマンドが書き込
みコマンドWRであることを解析し、書き込みコマンド信
号WRBPZを出力する（図６(c)）。
【００６０】図３に示したフリップフロップ４４は、書
き込みコマンド信号WRBPZを受けて、ノードN2をＨレベ
ルにする（図６(d)）。また、図２に示したDQバッファ
１０は、内部クロックICLKZの立ち上がりに同期して、
書き込みデータを順次内部データ信号DI0、DI1として取
り込む（図６(e)、(f)）。ノードN1のＨレベルにより、
ライトスイッチ信号WSWZは活性化される（図６(g)）。
図４に示した直列並列変換回路３８は、ライトスイッチ
信号WSWZの立ち上がりに同期して内部データ信号DI0、D
I1をラッチし、コモンデータ信号CDB0Z、CDB1Zとして出
力する。すなわち、直列データとして入力された書き込
みデータは、並列データになる。ここで、直列並列変換
回路３８に内部データ信号DI1が供給された後、ライト
スイッチ信号WSWZの活性化までのタイミング余裕T1は、
遅延回路４２の遅延時間により確保される。
き込みコマンド信号WRBPZを受けて、ノードN2をＨレベ
ルにする（図６(d)）。また、図２に示したDQバッファ
１０は、内部クロックICLKZの立ち上がりに同期して、
書き込みデータを順次内部データ信号DI0、DI1として取
り込む（図６(e)、(f)）。ノードN1のＨレベルにより、
ライトスイッチ信号WSWZは活性化される（図６(g)）。
図４に示した直列並列変換回路３８は、ライトスイッチ
信号WSWZの立ち上がりに同期して内部データ信号DI0、D
I1をラッチし、コモンデータ信号CDB0Z、CDB1Zとして出
力する。すなわち、直列データとして入力された書き込
みデータは、並列データになる。ここで、直列並列変換
回路３８に内部データ信号DI1が供給された後、ライト
スイッチ信号WSWZの活性化までのタイミング余裕T1は、
遅延回路４２の遅延時間により確保される。
【００６１】ノードN1のＨレベルから遅延回路４６の遅
延時間後にノードN3はＬレベルになる（図６(h)）。ノ
ードN3のＬレベルにより、フリップフロップ回路４４は
リセットされ、ノードN2はＬレベルになり、ライトスイ
ッチ信号WSWZは非活性化される（図６(j)）。ここで、
直列並列変換回路３８のコモンデータ信号CDB0Z、CDB1Z
の出力からライトスイッチ信号WSWZの非活性化までのタ
イミング余裕T2は、遅延回路４６の遅延時間により確保
される。ライトスイッチ信号WSWZの非活性化により、ノ
ードN3はＨレベルになる（図６(k)）。
延時間後にノードN3はＬレベルになる（図６(h)）。ノ
ードN3のＬレベルにより、フリップフロップ回路４４は
リセットされ、ノードN2はＬレベルになり、ライトスイ
ッチ信号WSWZは非活性化される（図６(j)）。ここで、
直列並列変換回路３８のコモンデータ信号CDB0Z、CDB1Z
の出力からライトスイッチ信号WSWZの非活性化までのタ
イミング余裕T2は、遅延回路４６の遅延時間により確保
される。ライトスイッチ信号WSWZの非活性化により、ノ
ードN3はＨレベルになる（図６(k)）。
【００６２】直列並列制御回路３６は、遅延回路４２お
よび遅延回路４６を使用してライトスイッチ信号WSWZを
生成している。このため、遅延量の調整により、内部デ
ータ信号DI0、DI1およびコモンデータ信号CDB0Z、CDB1Z
に対するライトスイッチ信号WSWZのタイミング余裕を容
易に確保することができる。図７は、書き込み動作時お
よび読み出し動作時におけるワード線活性化タイミング
生成回路４０の動作タイミングを示している。
よび遅延回路４６を使用してライトスイッチ信号WSWZを
生成している。このため、遅延量の調整により、内部デ
ータ信号DI0、DI1およびコモンデータ信号CDB0Z、CDB1Z
に対するライトスイッチ信号WSWZのタイミング余裕を容
易に確保することができる。図７は、書き込み動作時お
よび読み出し動作時におけるワード線活性化タイミング
生成回路４０の動作タイミングを示している。
【００６３】書き込み動作時において、図５に示したラ
イトデータモニタ部５２は、書き込みコマンドWRの取り
込みに同期した書き込みコマンド信号WRTZのＨレベルを
受け、ノードN4をＨレベルにする（図７(a)）。また、
フリップフロップ回路５６は、ビット線活性化信号BLSZ
のＨレベルを受けてセットされ、ノードN5をＬレベルに
する（図７(b)）。
イトデータモニタ部５２は、書き込みコマンドWRの取り
込みに同期した書き込みコマンド信号WRTZのＨレベルを
受け、ノードN4をＨレベルにする（図７(a)）。また、
フリップフロップ回路５６は、ビット線活性化信号BLSZ
のＨレベルを受けてセットされ、ノードN5をＬレベルに
する（図７(b)）。
【００６４】次に、ライトデータモニタ部５２は、ライ
トスイッチ信号WSWZのＨレベルを受け、フリップフロッ
プ５２ａをセットし、ノードN4をＬレベルにする（図７
(c)）。論理合成部５４は、ノードN4のＬレベルを受
け、ノードN6をＨレベルにする（図７(d)）。ノードN6
のＨレベルにより、ワード線活性化信号WLSZが活性化さ
れる（図７(e)）。すなわち、ワード線活性化信号WLSZ
は、ライトスイッチ信号WSWZに同期して活性化される。
また、ノードN6のＨレベルにより、ノードN7がＬレベル
になる（図７(f)）。
トスイッチ信号WSWZのＨレベルを受け、フリップフロッ
プ５２ａをセットし、ノードN4をＬレベルにする（図７
(c)）。論理合成部５４は、ノードN4のＬレベルを受
け、ノードN6をＨレベルにする（図７(d)）。ノードN6
のＨレベルにより、ワード線活性化信号WLSZが活性化さ
れる（図７(e)）。すなわち、ワード線活性化信号WLSZ
は、ライトスイッチ信号WSWZに同期して活性化される。
また、ノードN6のＨレベルにより、ノードN7がＬレベル
になる（図７(f)）。
【００６５】フリップフロップ５２ａは、ノードN7のＬ
レベルを受けてリセットされ、ノードN4をＨレベルにす
る。フリップフロップ５６は、ノードN7のＬレベルを受
けてリセットされ、ノードN5をＨレベルにする（図７
(g)）。論理合成部５４は、ノードN4、N5のＨレベルを
受け、ノードN6をＬレベルにする（図７(h)）。ノードN
6のＬレベルにより、ワード線活性化信号WLSZが非活性
化される（図７(i)）。また、ノードN6のＬレベルによ
り、ノードN7がＨレベルになる（図７(j)）。
レベルを受けてリセットされ、ノードN4をＨレベルにす
る。フリップフロップ５６は、ノードN7のＬレベルを受
けてリセットされ、ノードN5をＨレベルにする（図７
(g)）。論理合成部５４は、ノードN4、N5のＨレベルを
受け、ノードN6をＬレベルにする（図７(h)）。ノードN
6のＬレベルにより、ワード線活性化信号WLSZが非活性
化される（図７(i)）。また、ノードN6のＬレベルによ
り、ノードN7がＨレベルになる（図７(j)）。
【００６６】一方、読み出し動作時においては、書き込
みコマンド信号WRTZが活性化されないため、ノードN4
は、Ｌレベルを保持する。フリップフロップ回路５６
は、ビット線活性化信号BLSZのＨレベルを受けてセット
され、ノードN5をＬレベルにする（図７(k)）。論理合
成部５４は、ノードN5のＬレベルを受け、ノードN6をＨ
レベルにする（図７(l)）。すなわち、ノードN6は、ビ
ット線活性化信号BLSZに同期してＨレベルになる。この
後、書き込み動作時と同様に、ワード線活性化信号WLSZ
が所定のタイミングで活性化される（図７(m)）。
みコマンド信号WRTZが活性化されないため、ノードN4
は、Ｌレベルを保持する。フリップフロップ回路５６
は、ビット線活性化信号BLSZのＨレベルを受けてセット
され、ノードN5をＬレベルにする（図７(k)）。論理合
成部５４は、ノードN5のＬレベルを受け、ノードN6をＨ
レベルにする（図７(l)）。すなわち、ノードN6は、ビ
ット線活性化信号BLSZに同期してＨレベルになる。この
後、書き込み動作時と同様に、ワード線活性化信号WLSZ
が所定のタイミングで活性化される（図７(m)）。
【００６７】上述したように、ワード線活性化信号WLSZ
は、書き込み動作時にライトスイッチ信号WSWZに同期し
て活性化され、読み出し動作時には、ビット線活性化信
号BLSZに同期して活性化される。これは、論理合成部５
４により、書き込み動作時には、ノードN4の論理がノー
ドN6に伝えられ、読み出し動作時には、ノードN5の論理
がノードN6に伝えられるためである。
は、書き込み動作時にライトスイッチ信号WSWZに同期し
て活性化され、読み出し動作時には、ビット線活性化信
号BLSZに同期して活性化される。これは、論理合成部５
４により、書き込み動作時には、ノードN4の論理がノー
ドN6に伝えられ、読み出し動作時には、ノードN5の論理
がノードN6に伝えられるためである。
【００６８】図８は、書き込み動作後に読み出し動作を
行う場合のタイミングを示している。この例では、２ビ
ットの直列データが連続して書き込まれる。まず、図２
に示した入力バッファ６は、内部クロック信号ICLKZの
立ち上がりに同期してコマンド信号（書き込みコマンド
WR）を取り込む。コマンドデコーダ３４は、内部コマン
ド信号ICMDを受けて、コマンド活性化信号ACTZを活性化
する（図８(a)）。また、コマンドデコーダ３４は、書
き込みコマンド信号WRBPZ、WRTZを活性化する（図示せ
ず）。RASZ発生回路８は、コマンド活性化信号ACTZを受
けて基幹信号BRASZを活性化する（図８(b)）。DQバッフ
ァ１０は、内部クロック信号ICLKZの立ち上がりに同期
して、データ信号DQを順次取り込み、それぞれ内部デー
タ信号DI0、DI1として出力する（図８(c)）。
行う場合のタイミングを示している。この例では、２ビ
ットの直列データが連続して書き込まれる。まず、図２
に示した入力バッファ６は、内部クロック信号ICLKZの
立ち上がりに同期してコマンド信号（書き込みコマンド
WR）を取り込む。コマンドデコーダ３４は、内部コマン
ド信号ICMDを受けて、コマンド活性化信号ACTZを活性化
する（図８(a)）。また、コマンドデコーダ３４は、書
き込みコマンド信号WRBPZ、WRTZを活性化する（図示せ
ず）。RASZ発生回路８は、コマンド活性化信号ACTZを受
けて基幹信号BRASZを活性化する（図８(b)）。DQバッフ
ァ１０は、内部クロック信号ICLKZの立ち上がりに同期
して、データ信号DQを順次取り込み、それぞれ内部デー
タ信号DI0、DI1として出力する（図８(c)）。
【００６９】BLT活性化タイミング生成回路３９は、基
幹信号BRASZの活性化を受け、ビット線活性化信号BLSZ
を所定の期間活性化する（図８(d)）。すなわち、ビッ
ト線活性化信号BLSZは、従来に比べ早く活性化される。
BLT発生回路１６は、ビット線活性化信号BLSZを受け、
ビット線制御信号BLTXおよびビット線制御信号BRSXを非
活性化する（図８(e)）。ビット線制御信号BLTXの非活
性化により、ビット線BL、/BLのイコライズおよびプリ
チャージ動作が解除される。
幹信号BRASZの活性化を受け、ビット線活性化信号BLSZ
を所定の期間活性化する（図８(d)）。すなわち、ビッ
ト線活性化信号BLSZは、従来に比べ早く活性化される。
BLT発生回路１６は、ビット線活性化信号BLSZを受け、
ビット線制御信号BLTXおよびビット線制御信号BRSXを非
活性化する（図８(e)）。ビット線制御信号BLTXの非活
性化により、ビット線BL、/BLのイコライズおよびプリ
チャージ動作が解除される。
【００７０】図２に示した直列並列変換回路３６は、書
き込みコマンドWRを受けた後の内部クロック信号ICLKZ
の立ち上がりエッジを検出してライトスイッチ信号WSWZ
を活性化する（図８(f)）。直列並列変換回路３８は、
ライトスイッチ信号WSWZに同期して内部データ信号DI
0、DI1を取り込み、直列並列変換し、それぞれコモンデ
ータ信号CDB0Z、CDB1Zとして出力する（図８(g)）。
き込みコマンドWRを受けた後の内部クロック信号ICLKZ
の立ち上がりエッジを検出してライトスイッチ信号WSWZ
を活性化する（図８(f)）。直列並列変換回路３８は、
ライトスイッチ信号WSWZに同期して内部データ信号DI
0、DI1を取り込み、直列並列変換し、それぞれコモンデ
ータ信号CDB0Z、CDB1Zとして出力する（図８(g)）。
【００７１】ワード線活性化タイミング生成回路４０
は、ライトスイッチ信号WSWZを受け、ワード線活性化信
号WLSZを所定の期間活性化する（図８(h)）。ここで、
ビット線制御信号BLTが既に非活性化されているため、
ライトスイッチ信号WSWZにより、ワード線活性化信号WL
SZを直接活性化することが可能になる。このため、ワー
ド線活性化信号WLSZの活性化タイミングは、従来に比べ
約１クロック早くなる。
は、ライトスイッチ信号WSWZを受け、ワード線活性化信
号WLSZを所定の期間活性化する（図８(h)）。ここで、
ビット線制御信号BLTが既に非活性化されているため、
ライトスイッチ信号WSWZにより、ワード線活性化信号WL
SZを直接活性化することが可能になる。このため、ワー
ド線活性化信号WLSZの活性化タイミングは、従来に比べ
約１クロック早くなる。
【００７２】主ワードデコーダ１７は、ワード線活性化
信号WLSZを受け、ワード線信号WLZを活性化する（図８
(i)）。ワード線信号WLZの活性化により、メモリセル２
１に保持されているデータが微少信号としてビット線B
L、/BLに出力される（図８(j)）。この後、従来と同じ
タイミングで、センスアンプ活性化信号LEX、LEZ、コラ
ム線信号CLZの活性化・非活性化、およびビット線制御
信号BLTX、BLTZ、BRSX、ワード線信号WLZの非活性化が
行われ、書き込み動作が行われる。上述したように、ワ
ード線活性化信号WLSZの活性化タイミングが約１クロッ
ク分早くなるため、１回の書き込み動作に必要なクロッ
ク数は、従来より１クロック少ない９クロックになる
（レイテンシ＝９）。
信号WLSZを受け、ワード線信号WLZを活性化する（図８
(i)）。ワード線信号WLZの活性化により、メモリセル２
１に保持されているデータが微少信号としてビット線B
L、/BLに出力される（図８(j)）。この後、従来と同じ
タイミングで、センスアンプ活性化信号LEX、LEZ、コラ
ム線信号CLZの活性化・非活性化、およびビット線制御
信号BLTX、BLTZ、BRSX、ワード線信号WLZの非活性化が
行われ、書き込み動作が行われる。上述したように、ワ
ード線活性化信号WLSZの活性化タイミングが約１クロッ
ク分早くなるため、１回の書き込み動作に必要なクロッ
ク数は、従来より１クロック少ない９クロックになる
（レイテンシ＝９）。
【００７３】次に、従来と同じタイミングで、ビット線
制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センス
アンプ活性化信号LEX、LEZ、およびコラム線信号CLZの
活性化・非活性化が行われ、読み出し動作が行われる。
以上のように構成された半導体集積回路では、メモリコ
ア部４の制御信号であるビット線活性化信号BLSZを書き
込みコマンドWRの取り込みに同期して活性化した。この
ため、メモリコア部４の別の制御信号であるワード線活
性化信号WLSZを、直接ライトスイッチ信号WSWZで活性化
することができる。したがって、ワード線活性化信号WL
SZ、センスアンプ活性化タイミング信号BLEZ、およびコ
ラム線信号CLZの活性化タイミングを、約１クロック早
くすることができる。この結果、読み出し動作の前の書
き込み動作に必要なクロック数を、従来より１クロック
少ない９クロックにすることができる。
制御信号BLTX、BLTZ、BRSX、ワード線信号WLZ、センス
アンプ活性化信号LEX、LEZ、およびコラム線信号CLZの
活性化・非活性化が行われ、読み出し動作が行われる。
以上のように構成された半導体集積回路では、メモリコ
ア部４の制御信号であるビット線活性化信号BLSZを書き
込みコマンドWRの取り込みに同期して活性化した。この
ため、メモリコア部４の別の制御信号であるワード線活
性化信号WLSZを、直接ライトスイッチ信号WSWZで活性化
することができる。したがって、ワード線活性化信号WL
SZ、センスアンプ活性化タイミング信号BLEZ、およびコ
ラム線信号CLZの活性化タイミングを、約１クロック早
くすることができる。この結果、読み出し動作の前の書
き込み動作に必要なクロック数を、従来より１クロック
少ない９クロックにすることができる。
【００７４】ワード線活性化信号WLSZ、センスアンプ活
性化タイミング信号BLEZ、およびコラム線信号CLZを、
データの取り込み信号WSWZを使用して順次活性化した。
このため、新たな制御信号を生成することなく、これ等
制御信号WLSZ、BLEZ、CLZを確実に活性化することがで
きる。ライトデータモニタ部５２の出力ノードN4と、フ
リップフロップ回路５６の出力の反転ノードN5とを論理
合成部５４で論理演算し、ワード線活性化信号WLSZを生
成した。このため、書き込み動作時と読み出し動作時と
でそれぞれタイミングの異なるワード線活性化信号WLSZ
を容易に生成することができる。
性化タイミング信号BLEZ、およびコラム線信号CLZを、
データの取り込み信号WSWZを使用して順次活性化した。
このため、新たな制御信号を生成することなく、これ等
制御信号WLSZ、BLEZ、CLZを確実に活性化することがで
きる。ライトデータモニタ部５２の出力ノードN4と、フ
リップフロップ回路５６の出力の反転ノードN5とを論理
合成部５４で論理演算し、ワード線活性化信号WLSZを生
成した。このため、書き込み動作時と読み出し動作時と
でそれぞれタイミングの異なるワード線活性化信号WLSZ
を容易に生成することができる。
【００７５】図９は、本発明の半導体集積回路の第２の
実施形態における書き込み動作に関係する主要部の構成
を示している。この実施形態は、請求項１ないし請求項
３に対応している。この実施形態のFCRAMでは、コマン
ドデコーダ３４から出力された書き込みコマンド信号WR
TZおよび直列並列制御回路３６から出力されたライトス
イッチ信号WSWZは、SA活性化タイミング生成回路６２に
供給されている。SA活性化タイミング生成回路６２およ
びワード線活性化タイミング生成回路１３以外の回路構
成、信号の接続関係は第１の実施形態と同一である。コ
アタイミング制御部３２ａは、図１に示した制御信号生
成部２２に対応している。
実施形態における書き込み動作に関係する主要部の構成
を示している。この実施形態は、請求項１ないし請求項
３に対応している。この実施形態のFCRAMでは、コマン
ドデコーダ３４から出力された書き込みコマンド信号WR
TZおよび直列並列制御回路３６から出力されたライトス
イッチ信号WSWZは、SA活性化タイミング生成回路６２に
供給されている。SA活性化タイミング生成回路６２およ
びワード線活性化タイミング生成回路１３以外の回路構
成、信号の接続関係は第１の実施形態と同一である。コ
アタイミング制御部３２ａは、図１に示した制御信号生
成部２２に対応している。
【００７６】図１０は、SA活性化タイミング生成回路６
２を示している。SA活性化タイミング生成回路６２は、
図５に示したワード線活性化タイミング生成回路４０と
ほぼ同一の回路構成をしている。すなわち、SA活性化タ
イミング生成回路６２は、ライトデータモニタ部５２
と、論理合成部５４と、フリップフロップ回路５６と、
遅延回路５８ｂと、インバータ６０ａ、６０ｂ、６０
ｃ、６０ｄとで構成されている。
２を示している。SA活性化タイミング生成回路６２は、
図５に示したワード線活性化タイミング生成回路４０と
ほぼ同一の回路構成をしている。すなわち、SA活性化タ
イミング生成回路６２は、ライトデータモニタ部５２
と、論理合成部５４と、フリップフロップ回路５６と、
遅延回路５８ｂと、インバータ６０ａ、６０ｂ、６０
ｃ、６０ｄとで構成されている。
【００７７】ライトデータモニタ部５２には、書き込み
コマンド信号WRTZ、ライトスイッチ信号WSWZ、およびイ
ンバータ６０ｄを介してワード線非活性化信号WLRZが供
給されている。フリップフロップ回路５６の一方の入力
には、インバータ６０ａを介してワード線活性化信号WL
SZが供給されている。フリップフロップ回路５６の他方
の入力には、インバータ６０ｄを介してワード線非活性
化信号WLRZが供給されている。遅延回路５８ｂからはセ
ンスアンプ活性化タイミング信号BLEZが出力されてい
る。
コマンド信号WRTZ、ライトスイッチ信号WSWZ、およびイ
ンバータ６０ｄを介してワード線非活性化信号WLRZが供
給されている。フリップフロップ回路５６の一方の入力
には、インバータ６０ａを介してワード線活性化信号WL
SZが供給されている。フリップフロップ回路５６の他方
の入力には、インバータ６０ｄを介してワード線非活性
化信号WLRZが供給されている。遅延回路５８ｂからはセ
ンスアンプ活性化タイミング信号BLEZが出力されてい
る。
【００７８】SA活性化タイミング生成回路６２は、書き
込み動作時に、ライトデータモニタ部５２を機能させて
センスアンプ活性化タイミング信号BLEZの活性化を所定
時間遅らせる回路である。次に、上述したFCRAMの動作
について説明する。図１１は、書き込み動作後に読み出
し動作を行う場合のタイミングを示している。この例で
は、２ビットの直列データが連続して書き込まれる。
込み動作時に、ライトデータモニタ部５２を機能させて
センスアンプ活性化タイミング信号BLEZの活性化を所定
時間遅らせる回路である。次に、上述したFCRAMの動作
について説明する。図１１は、書き込み動作後に読み出
し動作を行う場合のタイミングを示している。この例で
は、２ビットの直列データが連続して書き込まれる。
【００７９】まず、図８と同様に、コマンド活性化信号
ACTZ、基幹信号BRASZ、ビット線活性化信号BLSZ、ビッ
ト線制御信号BLTX、BRSXの非活性化が行われる。次に、
図９に示したワード線活性化タイミング生成回路１３
は、ビット線活性化信号BLSZを受け、ワード線活性化信
号WLSZを活性化する（図１１(a)）。すなわち、ビット
線活性化信号BLSZおよびワード線活性化信号WLSZは、従
来に比べ早く活性化される。主ワードデコーダ１７は、
ワード線活性化信号WLSZを受け、ワード線信号WLZを活
性化する（図１１(b)）図９に示した直列並列変換回路
３６は、書き込みコマンドWRを受けた後の内部クロック
信号ICLKZの立ち上がりエッジを検出してライトスイッ
チ信号WSWZを活性化する（図１１(c)）。直列並列変換
回路３８は、ライトスイッチ信号WSWZに同期して内部デ
ータ信号DI0、DI1を取り込み、直列並列変換し、それぞ
れコモンデータ信号CDB0Z、CDB1Zとして出力する（図１
１(d)）。SA活性化タイミング生成回路６２は、ライト
スイッチ信号WSWZを受けて、センスアンプ活性化タイミ
ング信号BLEZを活性化する（図１１(e)）。ここで、ビ
ット線活性化信号BLSZおよびワード線活性化信号WLSZが
既に活性化されているため、ライトスイッチ信号WSWZに
より、センスアンプ活性化タイミング信号BLEZを直接活
性化することが可能になる。このため、センスアンプ活
性化タイミング信号BLEZの活性化タイミングは、従来に
比べ約２クロック早くなる。
ACTZ、基幹信号BRASZ、ビット線活性化信号BLSZ、ビッ
ト線制御信号BLTX、BRSXの非活性化が行われる。次に、
図９に示したワード線活性化タイミング生成回路１３
は、ビット線活性化信号BLSZを受け、ワード線活性化信
号WLSZを活性化する（図１１(a)）。すなわち、ビット
線活性化信号BLSZおよびワード線活性化信号WLSZは、従
来に比べ早く活性化される。主ワードデコーダ１７は、
ワード線活性化信号WLSZを受け、ワード線信号WLZを活
性化する（図１１(b)）図９に示した直列並列変換回路
３６は、書き込みコマンドWRを受けた後の内部クロック
信号ICLKZの立ち上がりエッジを検出してライトスイッ
チ信号WSWZを活性化する（図１１(c)）。直列並列変換
回路３８は、ライトスイッチ信号WSWZに同期して内部デ
ータ信号DI0、DI1を取り込み、直列並列変換し、それぞ
れコモンデータ信号CDB0Z、CDB1Zとして出力する（図１
１(d)）。SA活性化タイミング生成回路６２は、ライト
スイッチ信号WSWZを受けて、センスアンプ活性化タイミ
ング信号BLEZを活性化する（図１１(e)）。ここで、ビ
ット線活性化信号BLSZおよびワード線活性化信号WLSZが
既に活性化されているため、ライトスイッチ信号WSWZに
より、センスアンプ活性化タイミング信号BLEZを直接活
性化することが可能になる。このため、センスアンプ活
性化タイミング信号BLEZの活性化タイミングは、従来に
比べ約２クロック早くなる。
【００８０】この後、第１の実施形態と同様に、センス
アンプ活性化信号LEX、LEZが活性化され、コラム線信号
CLZが活性化され、書き込み動作が行われる。次に、従
来と同じタイミングで読み出し動作が行われる。以上の
ように構成された半導体集積回路においても上述した第
１の実施形態と同様の効果を得ることができる。さら
に、本実施形態では、ビット線活性化信号BLSZおよびワ
ード線活性化信号WLSZを書き込みコマンドWRの取り込み
に同期して順次活性化した。このため、センスアンプ活
性化タイミング信号BLEZを直接ライトスイッチ信号WSWZ
で活性化することができ、その活性化タイミングを、約
２クロック早くすることができる。したがって、読み出
し動作の前の書き込み動作に必要なクロック数を、従来
より２クロック少ない８クロックにすることができる。
アンプ活性化信号LEX、LEZが活性化され、コラム線信号
CLZが活性化され、書き込み動作が行われる。次に、従
来と同じタイミングで読み出し動作が行われる。以上の
ように構成された半導体集積回路においても上述した第
１の実施形態と同様の効果を得ることができる。さら
に、本実施形態では、ビット線活性化信号BLSZおよびワ
ード線活性化信号WLSZを書き込みコマンドWRの取り込み
に同期して順次活性化した。このため、センスアンプ活
性化タイミング信号BLEZを直接ライトスイッチ信号WSWZ
で活性化することができ、その活性化タイミングを、約
２クロック早くすることができる。したがって、読み出
し動作の前の書き込み動作に必要なクロック数を、従来
より２クロック少ない８クロックにすることができる。
【００８１】図１２は、本発明の半導体集積回路の第３
の実施形態における書き込み動作に関係する主要部の構
成を示している。この実施形態は、請求項１ないし請求
項３に対応している。
の実施形態における書き込み動作に関係する主要部の構
成を示している。この実施形態は、請求項１ないし請求
項３に対応している。
【００８２】この実施形態のFCRAMでは、コマンドデコ
ーダ３４から出力された書き込みコマンド信号WRTZおよ
び直列並列制御回路３６から出力されたライトスイッチ
信号WSWZは、CL活性化タイミング生成回路６４に供給さ
れている。また、SA活性化タイミング生成回路６６の回
路構成が第１の実施形態と異なっている。SA活性化タイ
ミング生成回路６６、CL活性化タイミング生成回路６４
以外の回路構成、信号の接続関係は第１の実施形態と同
一である。コアタイミング制御部３２ｂおよびコア制御
信号発生部３は、図１に示した制御信号生成部２２に対
応している。
ーダ３４から出力された書き込みコマンド信号WRTZおよ
び直列並列制御回路３６から出力されたライトスイッチ
信号WSWZは、CL活性化タイミング生成回路６４に供給さ
れている。また、SA活性化タイミング生成回路６６の回
路構成が第１の実施形態と異なっている。SA活性化タイ
ミング生成回路６６、CL活性化タイミング生成回路６４
以外の回路構成、信号の接続関係は第１の実施形態と同
一である。コアタイミング制御部３２ｂおよびコア制御
信号発生部３は、図１に示した制御信号生成部２２に対
応している。
【００８３】図１３は、CL活性化タイミング生成回路６
４およびSA活性化タイミング生成回路６６を示してい
る。CL活性化タイミング生成回路６４は、ライトデータ
モニタ部５２と、論理合成部５４と、遅延回路６４ａ、
６４ｂとで構成されている。遅延回路６４ａ、６４ｂ
は、図３に示した遅延回路４２と同一の論理の回路であ
る。ライトデータモニタ部５２には、書き込みコマンド
信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６
４ｂを介してセルフプリチャージ信号SPRZが供給されて
いる。ライトデータモニタ部５２の出力は、論理合成部
５４の一方の入力に接続されている。論理合成部５４の
他方の入力には、センスアンプ活性化タイミング信号BL
E0Zが供給されている。センスアンプ活性化タイミング
信号BLE0Xは、第２の活性化信号に対応している。遅延
回路６４ａは、論理合成部５４の出力を受け、反転した
信号をコラム線活性化信号BCLZとして出力している。
４およびSA活性化タイミング生成回路６６を示してい
る。CL活性化タイミング生成回路６４は、ライトデータ
モニタ部５２と、論理合成部５４と、遅延回路６４ａ、
６４ｂとで構成されている。遅延回路６４ａ、６４ｂ
は、図３に示した遅延回路４２と同一の論理の回路であ
る。ライトデータモニタ部５２には、書き込みコマンド
信号WRTZ、ライトスイッチ信号WSWZ、および遅延回路６
４ｂを介してセルフプリチャージ信号SPRZが供給されて
いる。ライトデータモニタ部５２の出力は、論理合成部
５４の一方の入力に接続されている。論理合成部５４の
他方の入力には、センスアンプ活性化タイミング信号BL
E0Zが供給されている。センスアンプ活性化タイミング
信号BLE0Xは、第２の活性化信号に対応している。遅延
回路６４ａは、論理合成部５４の出力を受け、反転した
信号をコラム線活性化信号BCLZとして出力している。
【００８４】SA活性化タイミング生成回路６６は、遅延
回路６６ａ、６６ｂとフリップフロップ回路６６ｄと、
インバータ６６ｅ、６６ｆとで構成されている。フリッ
プフロップ回路６６ｄは、第２の制御回路に対応してい
る。遅延回路６６ａ、６６ｂは、図３に示した遅延回路
４２と同一の論理の回路である。フリップフロップ回路
６６ｄの一方の入力には、遅延回路６６ａを介してワー
ド線活性化信号WLSZが供給されている。フリップフロッ
プ回路６６ｄの他方の入力には、インバータ６６ｆを介
してワード線非活性化信号WLRZが供給されている。イン
バータ６６ｅは、フリップフロップ回路６６ｄの出力を
受け、センスアンプ活性化タイミング信号BLE0Xを出力
している。遅延回路６６ｃは、センスアンプ活性化タイ
ミング信号BLE0Xを受け、反転した信号をセンスアンプ
活性化タイミング信号BLEZとして出力している。
回路６６ａ、６６ｂとフリップフロップ回路６６ｄと、
インバータ６６ｅ、６６ｆとで構成されている。フリッ
プフロップ回路６６ｄは、第２の制御回路に対応してい
る。遅延回路６６ａ、６６ｂは、図３に示した遅延回路
４２と同一の論理の回路である。フリップフロップ回路
６６ｄの一方の入力には、遅延回路６６ａを介してワー
ド線活性化信号WLSZが供給されている。フリップフロッ
プ回路６６ｄの他方の入力には、インバータ６６ｆを介
してワード線非活性化信号WLRZが供給されている。イン
バータ６６ｅは、フリップフロップ回路６６ｄの出力を
受け、センスアンプ活性化タイミング信号BLE0Xを出力
している。遅延回路６６ｃは、センスアンプ活性化タイ
ミング信号BLE0Xを受け、反転した信号をセンスアンプ
活性化タイミング信号BLEZとして出力している。
【００８５】次に、上述したFCRAMの動作について説明
する。図１４は、書き込み動作後に読み出し動作を行う
場合のタイミングを示している。この例では、２ビット
の直列データが連続して書き込まれる。まず、図１１と
同様に、ワード線活性化信号WLSZの活性化までが行われ
る。次に、図１３に示したSA活性化タイミング生成回路
６６は、ワード線活性化信号WLSZを受け、センスアンプ
活性化タイミング信号BLEZを活性化する（図１４
(a)）。
する。図１４は、書き込み動作後に読み出し動作を行う
場合のタイミングを示している。この例では、２ビット
の直列データが連続して書き込まれる。まず、図１１と
同様に、ワード線活性化信号WLSZの活性化までが行われ
る。次に、図１３に示したSA活性化タイミング生成回路
６６は、ワード線活性化信号WLSZを受け、センスアンプ
活性化タイミング信号BLEZを活性化する（図１４
(a)）。
【００８６】図１２に示した直列並列変換回路３６は、
書き込みコマンドWRを受けた後の内部クロック信号ICLK
Zの立ち上がりエッジを検出してライトスイッチ信号WSW
Zを活性化する（図１４(b)）。CL活性化タイミング生成
回路６４は、ライトスイッチ信号WSWZを受けて、コラム
線活性化信号BCLZを活性化する（図１４(c)）。ここ
で、ビット線活性化信号BLSZ、ワード線活性化信号WLS
Z、およびセンスアンプ活性化タイミング信号BLEZが既
に活性化されているため、ライトスイッチ信号WSWZによ
り、コラム線活性化信号BCLZを直接活性化することが可
能になる。このため、コラム線活性化信号BCLZの活性化
タイミングは、従来に比べ約３クロック早くなる。
書き込みコマンドWRを受けた後の内部クロック信号ICLK
Zの立ち上がりエッジを検出してライトスイッチ信号WSW
Zを活性化する（図１４(b)）。CL活性化タイミング生成
回路６４は、ライトスイッチ信号WSWZを受けて、コラム
線活性化信号BCLZを活性化する（図１４(c)）。ここ
で、ビット線活性化信号BLSZ、ワード線活性化信号WLS
Z、およびセンスアンプ活性化タイミング信号BLEZが既
に活性化されているため、ライトスイッチ信号WSWZによ
り、コラム線活性化信号BCLZを直接活性化することが可
能になる。このため、コラム線活性化信号BCLZの活性化
タイミングは、従来に比べ約３クロック早くなる。
【００８７】この後、第１の実施形態と同様に、コラム
線信号CLZが活性化され、書き込み動作が行われる。次
に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述
した第１の実施形態と同様の効果を得ることができる。
さらに、本実施形態では、ビット線活性化信号BLSZ、ワ
ード線活性化信号WLSZ、およびセンスアンプ活性化タイ
ミング信号BLEZを書き込みコマンドWRの取り込みに同期
して順次活性化した。このため、コラム線活性化信号BC
LZを直接ライトスイッチ信号WSWZで活性化することがで
き、その活性化タイミングを、約３クロック早くするこ
とができる。したがって、読み出し動作の前の書き込み
動作に必要なクロック数を、従来より３クロック少ない
７クロックにすることができる。すなわち、ランダムア
クセス時の書き込み動作を、常に読み出し動作と同じク
ロック数で行うことができる。
線信号CLZが活性化され、書き込み動作が行われる。次
に、従来と同じタイミングで読み出し動作が行われる。
以上のように構成された半導体集積回路においても上述
した第１の実施形態と同様の効果を得ることができる。
さらに、本実施形態では、ビット線活性化信号BLSZ、ワ
ード線活性化信号WLSZ、およびセンスアンプ活性化タイ
ミング信号BLEZを書き込みコマンドWRの取り込みに同期
して順次活性化した。このため、コラム線活性化信号BC
LZを直接ライトスイッチ信号WSWZで活性化することがで
き、その活性化タイミングを、約３クロック早くするこ
とができる。したがって、読み出し動作の前の書き込み
動作に必要なクロック数を、従来より３クロック少ない
７クロックにすることができる。すなわち、ランダムア
クセス時の書き込み動作を、常に読み出し動作と同じク
ロック数で行うことができる。
【００８８】図１５は、本発明の半導体集積回路の第４
の実施形態における書き込み動作に関係する主要部の構
成を示している。この実施形態は、請求項４および請求
項５に対応している。この実施形態のFCRAMでは、CL活
性化タイミング生成回路６８は、コラム線活性化信号BC
LZの他に、センスアンプ活性化タイミング信号BLEPZを
出力している。また、コア制御信号発生部７０のセンス
アンプ制御回路７２は、センスアンプ活性化信号LEX、L
EZの他に、センスアンプ活性化信号LEPXを出力してい
る。センスアンプは、図２２に示したセンスアンプ２２
と同一のものが使用されている。CL活性化タイミング生
成回路６８、センスアンプ制御回路７２、およびセンス
アンプ２２以外の回路構成、信号の接続関係は第３の実
施形態と同一である。コアタイミング制御部３２ｃおよ
びコア制御信号発生部７０は、図１に示した制御信号生
成部２２に対応している。
の実施形態における書き込み動作に関係する主要部の構
成を示している。この実施形態は、請求項４および請求
項５に対応している。この実施形態のFCRAMでは、CL活
性化タイミング生成回路６８は、コラム線活性化信号BC
LZの他に、センスアンプ活性化タイミング信号BLEPZを
出力している。また、コア制御信号発生部７０のセンス
アンプ制御回路７２は、センスアンプ活性化信号LEX、L
EZの他に、センスアンプ活性化信号LEPXを出力してい
る。センスアンプは、図２２に示したセンスアンプ２２
と同一のものが使用されている。CL活性化タイミング生
成回路６８、センスアンプ制御回路７２、およびセンス
アンプ２２以外の回路構成、信号の接続関係は第３の実
施形態と同一である。コアタイミング制御部３２ｃおよ
びコア制御信号発生部７０は、図１に示した制御信号生
成部２２に対応している。
【００８９】図１６は、CL活性化タイミング生成回路６
８およびSA活性化タイミング生成回路６６を示してい
る。CL活性化タイミング生成回路６８は、ライトデータ
モニタ部５２と、論理合成部５４と、遅延回路６８ａ、
７４ａ、７４ｂ、７４ｃ、７４ｄと、MOSスイッチ７６
ａ、７６ｂ、７６ｃ、７６ｄとインバータ７８とで構成
されている。
８およびSA活性化タイミング生成回路６６を示してい
る。CL活性化タイミング生成回路６８は、ライトデータ
モニタ部５２と、論理合成部５４と、遅延回路６８ａ、
７４ａ、７４ｂ、７４ｃ、７４ｄと、MOSスイッチ７６
ａ、７６ｂ、７６ｃ、７６ｄとインバータ７８とで構成
されている。
【００９０】ライトデータモニタ部５２には、書き込み
コマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅
延回路６８ａを介して論理合成部５４の出力信号である
セルフプリチャージ信号SPRZが供給されている。ライト
データモニタ部５２の出力は、論理合成部５４の一方の
入力に接続されている。論理合成部５４の他方の入力に
は、センスアンプ活性化タイミング信号BLE0Xが供給さ
れている。遅延回路７４ａ、７４ｂ、７４ｃ、７４ｄ
は、論理合成部５４の出力信号であるセルフプリチャー
ジ信号SPRZを受け、それぞれ反転した信号をMOSスイッ
チ７６ａ、７６ｂ、７６ｃ、７６ｄに出力している。
コマンド信号WRTZ、ライトスイッチ信号WSWZ、および遅
延回路６８ａを介して論理合成部５４の出力信号である
セルフプリチャージ信号SPRZが供給されている。ライト
データモニタ部５２の出力は、論理合成部５４の一方の
入力に接続されている。論理合成部５４の他方の入力に
は、センスアンプ活性化タイミング信号BLE0Xが供給さ
れている。遅延回路７４ａ、７４ｂ、７４ｃ、７４ｄ
は、論理合成部５４の出力信号であるセルフプリチャー
ジ信号SPRZを受け、それぞれ反転した信号をMOSスイッ
チ７６ａ、７６ｂ、７６ｃ、７６ｄに出力している。
【００９１】MOSスイッチ７６ａ、７６ｂからはコラム
線活性化信号BCLZが出力されている。MOSスイッチ７６
ｃ、７６ｄからはセンスアンプ活性化タイミング信号BL
EPZが出力されている。MOSスイッチ７６ａ、７６ｃのpM
OSのゲート、MOSスイッチ７６ｂ、７６ｄのnMOSのゲー
トには、書き込みコマンド信号WRTZが供給されている。
MOSスイッチ７６ａ、７６ｃのnMOSのゲート、MOSスイッ
チ７６ｂ、７６ｄのpMOSのゲートには、インバータ７８
を介して、書き込みコマンド信号WRTZの反転信号が供給
されている。
線活性化信号BCLZが出力されている。MOSスイッチ７６
ｃ、７６ｄからはセンスアンプ活性化タイミング信号BL
EPZが出力されている。MOSスイッチ７６ａ、７６ｃのpM
OSのゲート、MOSスイッチ７６ｂ、７６ｄのnMOSのゲー
トには、書き込みコマンド信号WRTZが供給されている。
MOSスイッチ７６ａ、７６ｃのnMOSのゲート、MOSスイッ
チ７６ｂ、７６ｄのpMOSのゲートには、インバータ７８
を介して、書き込みコマンド信号WRTZの反転信号が供給
されている。
【００９２】遅延回路６８ａ、７４ａ、７４ｂ、７４
ｃ、７４ｄは、図３に示した遅延回路４２と同一の論理
の回路である。遅延回路７４ａ、７４ｄは、遅延時間が
相対的に長く設定され（図中に添え字“Ｌ”を記載）、
遅延回路７４ｂ、７４ｃは、遅延時間が相対的に短く設
定されている（図中に添え字“Ｓ”を記載）。このた
め、書き込み動作時には、コラム線活性化信号BCLZの活
性化タイミングが早くなり、センスアンプ活性化タイミ
ング信号BLEPZの活性化タイミングが遅くなる。この結
果、コラム線信号CLZの活性化が早く行われ、センスア
ンプのオーバードライブを行うセンスアンプ活性化信号
LEPXの活性化が遅延される。
ｃ、７４ｄは、図３に示した遅延回路４２と同一の論理
の回路である。遅延回路７４ａ、７４ｄは、遅延時間が
相対的に長く設定され（図中に添え字“Ｌ”を記載）、
遅延回路７４ｂ、７４ｃは、遅延時間が相対的に短く設
定されている（図中に添え字“Ｓ”を記載）。このた
め、書き込み動作時には、コラム線活性化信号BCLZの活
性化タイミングが早くなり、センスアンプ活性化タイミ
ング信号BLEPZの活性化タイミングが遅くなる。この結
果、コラム線信号CLZの活性化が早く行われ、センスア
ンプのオーバードライブを行うセンスアンプ活性化信号
LEPXの活性化が遅延される。
【００９３】図１７は、書き込み動作を行う場合のタイ
ミングを示している。まず、第３の実施形態と同様に、
ビット線制御信号BLTXが非活性化され、次にワード線信
号WLZが活性化される。次に、センスアンプ活性化タイ
ミング信号BLEZの活性化により、センスアンプ活性化信
号LEZが活性化され、ビット線BL、/BLの微少信号の増幅
が始まる（図１７(a)）。次に、コラム線活性化信号BCL
Zを受けてコラム線信号CLZが活性化され、ビット線BL、
/BLに書き込みデータが与えられる（図１７(b)）。ここ
で、コラム線信号CLZの活性化は、図１６に示したCL活
性化タイミング生成回路６８の遅延回路７４ｂにより、
従来（図の一点鎖線）より早く行われる。コラム線信号
CLZの活性化時にオーバードライブは行われていない。
したがって、書き込みデータが到達していない状態でビ
ット線BL、/BLの微少信号がオーバードライブにより増
幅されることはなく、データの反転は短時間に行われ
る。
ミングを示している。まず、第３の実施形態と同様に、
ビット線制御信号BLTXが非活性化され、次にワード線信
号WLZが活性化される。次に、センスアンプ活性化タイ
ミング信号BLEZの活性化により、センスアンプ活性化信
号LEZが活性化され、ビット線BL、/BLの微少信号の増幅
が始まる（図１７(a)）。次に、コラム線活性化信号BCL
Zを受けてコラム線信号CLZが活性化され、ビット線BL、
/BLに書き込みデータが与えられる（図１７(b)）。ここ
で、コラム線信号CLZの活性化は、図１６に示したCL活
性化タイミング生成回路６８の遅延回路７４ｂにより、
従来（図の一点鎖線）より早く行われる。コラム線信号
CLZの活性化時にオーバードライブは行われていない。
したがって、書き込みデータが到達していない状態でビ
ット線BL、/BLの微少信号がオーバードライブにより増
幅されることはなく、データの反転は短時間に行われ
る。
【００９４】次に、センスアンプ活性化タイミング信号
BLEPZの活性化により、センスアンプ活性化信号LEPXが
活性化され、書き込みデータの増幅（オーバードライ
ブ）が行われる（図１７(c)）。ここで、センスアンプ
活性化タイミング信号BLEPZの活性化は、図１６に示し
たCL活性化タイミング生成回路６８の遅延回路７４ｄに
より、従来（図の一点鎖線）より遅く行われる。このた
め、センスアンプ活性化信号LEPXの活性化は、従来（図
の一点鎖線）より遅く行われる。
BLEPZの活性化により、センスアンプ活性化信号LEPXが
活性化され、書き込みデータの増幅（オーバードライ
ブ）が行われる（図１７(c)）。ここで、センスアンプ
活性化タイミング信号BLEPZの活性化は、図１６に示し
たCL活性化タイミング生成回路６８の遅延回路７４ｄに
より、従来（図の一点鎖線）より遅く行われる。このた
め、センスアンプ活性化信号LEPXの活性化は、従来（図
の一点鎖線）より遅く行われる。
【００９５】次に、センスアンプ活性化タイミング信号
BLEPZの非活性化により、センスアンプ活性化信号LEPX
が非活性化され、オーバードライブが終了する（図１７
(d)）。同時に、センスアンプ活性化信号LEXが活性化さ
れ、Ｈレベル側の電位は、電源電圧VIIまで低下する。
この結果、オーバードライブ期間は、従来に比べて遅い
にもかかわらず、データのメモリセルへの書き込み動作
は、従来に比べて時間T3だけ早くなる。
BLEPZの非活性化により、センスアンプ活性化信号LEPX
が非活性化され、オーバードライブが終了する（図１７
(d)）。同時に、センスアンプ活性化信号LEXが活性化さ
れ、Ｈレベル側の電位は、電源電圧VIIまで低下する。
この結果、オーバードライブ期間は、従来に比べて遅い
にもかかわらず、データのメモリセルへの書き込み動作
は、従来に比べて時間T3だけ早くなる。
【００９６】この後、センスアンプ活性化タイミング信
号BLEZの非活性化により、センスアンプ活性化信号LE
X、LEZが非活性化され、センスアンプの増幅動作が終了
する。この実施形態の半導体集積回路においても上述し
た第３の実施形態と同様の効果を得ることができる。さ
らに、この実施形態では、書き込み動作時のコラムスイ
ッチ４ｉ、４ｊの活性化を、読み出し動作時に比べ早く
した。このため、書き込みデータと関係のない微少信号
の増幅期間を最小限にすることができる。この結果、ビ
ット線BL、/BLのデータの反転を短時間に行うことがで
き、書き込み動作に必要な時間を短縮することができ
る。
号BLEZの非活性化により、センスアンプ活性化信号LE
X、LEZが非活性化され、センスアンプの増幅動作が終了
する。この実施形態の半導体集積回路においても上述し
た第３の実施形態と同様の効果を得ることができる。さ
らに、この実施形態では、書き込み動作時のコラムスイ
ッチ４ｉ、４ｊの活性化を、読み出し動作時に比べ早く
した。このため、書き込みデータと関係のない微少信号
の増幅期間を最小限にすることができる。この結果、ビ
ット線BL、/BLのデータの反転を短時間に行うことがで
き、書き込み動作に必要な時間を短縮することができ
る。
【００９７】また、センスアンプのオーバードライブ期
間より前に、コラムスイッチ４ｉ、４ｊをオンにし、ビ
ット線BL、/BLに書き込みデータを与えた。このため、
書き込み動作時には、書き込みデータと関係のない微少
信号の増幅がオーバードライブにより行われることを防
止することができる。したがって、読み出し動作に必要
な時間を増大することなく、書き込み動作に必要な時間
を短縮することができる。
間より前に、コラムスイッチ４ｉ、４ｊをオンにし、ビ
ット線BL、/BLに書き込みデータを与えた。このため、
書き込み動作時には、書き込みデータと関係のない微少
信号の増幅がオーバードライブにより行われることを防
止することができる。したがって、読み出し動作に必要
な時間を増大することなく、書き込み動作に必要な時間
を短縮することができる。
【００９８】なお、上述した実施形態では、本発明をFC
RAMに適用した例について述べた。しかしながら、本発
明はかかる実施形態に限定されるものではない。例え
ば、DDR-FCRAM、あるいはFCRAMのメモリコアおよび周辺
回路を搭載したシステムLSIに適用してもよい。また、
上述した実施形態では、論理合成部５４をNORゲートで
構成し、負論理のアンド論理を演算した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、論理合成部をNANDゲートで構
成し、負論理のオア論理を演算してもよい。このときに
は、論理合成部の各入力には、書き込み動作時に取込信
号に同期してＬレベルになる信号と、読み出し動作の開
始時にＬレベルになる信号とがそれぞれ供給される。
RAMに適用した例について述べた。しかしながら、本発
明はかかる実施形態に限定されるものではない。例え
ば、DDR-FCRAM、あるいはFCRAMのメモリコアおよび周辺
回路を搭載したシステムLSIに適用してもよい。また、
上述した実施形態では、論理合成部５４をNORゲートで
構成し、負論理のアンド論理を演算した例について述べ
た。しかしながら、本発明はかかる実施形態に限定され
るものではない。例えば、論理合成部をNANDゲートで構
成し、負論理のオア論理を演算してもよい。このときに
は、論理合成部の各入力には、書き込み動作時に取込信
号に同期してＬレベルになる信号と、読み出し動作の開
始時にＬレベルになる信号とがそれぞれ供給される。
【００９９】以上の実施形態において説明した発明を整
理して以下の項を開示する。 （１）請求項１記載の半導体集積回路において、制御信
号生成部は、書き込み動作の開始に同期して、ビット線
制御信号を活性化することを特徴とする半導体集積回
路。 （２）請求項１記載の半導体集積回路において、制御信
号生成部は、書き込み動作の開始に同期して、ビット線
制御信号およびワード線信号を活性化することを特徴と
する半導体集積回路。
理して以下の項を開示する。 （１）請求項１記載の半導体集積回路において、制御信
号生成部は、書き込み動作の開始に同期して、ビット線
制御信号を活性化することを特徴とする半導体集積回
路。 （２）請求項１記載の半導体集積回路において、制御信
号生成部は、書き込み動作の開始に同期して、ビット線
制御信号およびワード線信号を活性化することを特徴と
する半導体集積回路。
【０１００】（３）請求項１記載の半導体集積回路にお
いて、制御信号生成部は、書き込み動作の開始に同期し
て、ビット線制御信号、ワード線信号およびセンスアン
プ活性化信号を活性化することを特徴とする半導体集積
回路。上記（１）ないし（３）の半導体集積回路では、
所定の信号の活性化が、書き込みデータの取り込みを待
たずに行われ、残りの信号の活性化タイミングを早くす
ることが可能になる。この結果、書き込み動作に必要な
時間が短縮される。
いて、制御信号生成部は、書き込み動作の開始に同期し
て、ビット線制御信号、ワード線信号およびセンスアン
プ活性化信号を活性化することを特徴とする半導体集積
回路。上記（１）ないし（３）の半導体集積回路では、
所定の信号の活性化が、書き込みデータの取り込みを待
たずに行われ、残りの信号の活性化タイミングを早くす
ることが可能になる。この結果、書き込み動作に必要な
時間が短縮される。
【０１０１】（４）請求項２記載の半導体集積回路にお
いて、前記制御信号生成部は、書き込み動作時に前記取
り込み信号に同期して活性化される第１の活性化信号を
生成する第１の制御回路と、読み出し動作の開始時に同
期して活性化される第２の活性化信号を生成する第２の
制御回路と、前記第１の活性化信号と前記第２の活性化
信号とのオア論理をとる論理合成部とを備え、前記残り
の信号は、前記論理合成部の出力を使用して生成される
ことを特徴とする半導体集積回路。
いて、前記制御信号生成部は、書き込み動作時に前記取
り込み信号に同期して活性化される第１の活性化信号を
生成する第１の制御回路と、読み出し動作の開始時に同
期して活性化される第２の活性化信号を生成する第２の
制御回路と、前記第１の活性化信号と前記第２の活性化
信号とのオア論理をとる論理合成部とを備え、前記残り
の信号は、前記論理合成部の出力を使用して生成される
ことを特徴とする半導体集積回路。
【０１０２】この半導体集積回路では、図１に示した制
御信号生成部２２の第１の制御回路２２ａは、書き込み
動作時に、取り込み信号に同期して第１の活性化信号AC
T1を活性化する。読み出し動作時に、制御信号生成部２
２の第２の制御回路２２ｂは、読み出し動作の開始時に
同期して第２の活性化信号ACT2を活性化する。論理合成
部２２ｃは、第１の活性化信号ACT1と第２の活性化信号
ACT2とのオア論理をとる。そして、制御信号生成部２２
は、論理合成部２２ｃの演算結果を使用して上記残りの
信号を生成する。
御信号生成部２２の第１の制御回路２２ａは、書き込み
動作時に、取り込み信号に同期して第１の活性化信号AC
T1を活性化する。読み出し動作時に、制御信号生成部２
２の第２の制御回路２２ｂは、読み出し動作の開始時に
同期して第２の活性化信号ACT2を活性化する。論理合成
部２２ｃは、第１の活性化信号ACT1と第２の活性化信号
ACT2とのオア論理をとる。そして、制御信号生成部２２
は、論理合成部２２ｃの演算結果を使用して上記残りの
信号を生成する。
【０１０３】このため、書き込み動作時と、読み出し動
作時とで異なる残りの信号の生成タイミングを容易に生
成することができる。
作時とで異なる残りの信号の生成タイミングを容易に生
成することができる。
【０１０４】
【発明の効果】請求項１の半導体集積回路では、所定の
信号の活性化を書き込みデータの取り込みを待たずに行
うことができ、残りの信号の活性化タイミングを早くす
ることができる。この結果、書き込み動作に必要な時間
を短縮することができる。
信号の活性化を書き込みデータの取り込みを待たずに行
うことができ、残りの信号の活性化タイミングを早くす
ることができる。この結果、書き込み動作に必要な時間
を短縮することができる。
【０１０５】請求項２の半導体集積回路では、取り込み
信号に同期して残りの信号を活性化することで、新たに
制御信号を生成することなく、残りの信号の活性化を確
実に行うことができる。請求項３の半導体集積回路で
は、書き込み動作時と、読み出し動作時とで異なる残り
の信号の生成タイミングを第１および第２の制御回路と
論理合成部とにより容易に生成することができる。
信号に同期して残りの信号を活性化することで、新たに
制御信号を生成することなく、残りの信号の活性化を確
実に行うことができる。請求項３の半導体集積回路で
は、書き込み動作時と、読み出し動作時とで異なる残り
の信号の生成タイミングを第１および第２の制御回路と
論理合成部とにより容易に生成することができる。
【０１０６】請求項４の半導体集積回路では、書き込み
データと関係のない微少信号の増幅期間を最小限にする
ことができる。このため、ビット線のデータの反転に必
要な時間を低減することができ、書き込み動作に必要な
時間を短縮することができる。請求項５の半導体集積回
路では、読み出し動作時には、オーバードライブを十分
機能させ、書き込み動作時には、書き込みデータと関係
のない微少信号のオーバードライブを行わないようにす
ることができる。したがって、読み出し動作時間を増大
することなく、書き込み動作に必要な時間を短縮するこ
とができる。
データと関係のない微少信号の増幅期間を最小限にする
ことができる。このため、ビット線のデータの反転に必
要な時間を低減することができ、書き込み動作に必要な
時間を短縮することができる。請求項５の半導体集積回
路では、読み出し動作時には、オーバードライブを十分
機能させ、書き込み動作時には、書き込みデータと関係
のない微少信号のオーバードライブを行わないようにす
ることができる。したがって、読み出し動作時間を増大
することなく、書き込み動作に必要な時間を短縮するこ
とができる。
【図１】請求項１ないし請求項５に記載の発明の基本原
理を示すブロック図である。
理を示すブロック図である。
【図２】第１の実施形態における書き込み動作に関係す
る回路を示すブロック図である。
る回路を示すブロック図である。
【図３】図２の直列並列制御回路を示す回路図である。
【図４】図２の直列並列変換回路を示す回路図である。
【図５】図２のワード線活性化タイミング生成回路の要
部を示す回路図である。
部を示す回路図である。
【図６】直列並列制御回路および直列並列変換回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図７】ワード線活性化タイミング生成回路の動作を示
すタイミング図である。
すタイミング図である。
【図８】第１の実施形態における書き込み動作後に読み
出し動作を行う場合のタイミング図である。
出し動作を行う場合のタイミング図である。
【図９】第２の実施形態における書き込み動作に関係す
る回路を示すブロック図である。
る回路を示すブロック図である。
【図１０】図９のSA活性化タイミング生成回路を示す回
路図である。
路図である。
【図１１】第２の実施形態における書き込み動作後に読
み出し動作を行う場合のタイミング図である。
み出し動作を行う場合のタイミング図である。
【図１２】第３の実施形態における書き込み動作に関係
する回路を示すブロック図である。
する回路を示すブロック図である。
【図１３】図１２のCL活性化タイミング生成回路および
SA活性化タイミング生成回路を示す回路図である。
SA活性化タイミング生成回路を示す回路図である。
【図１４】第３の実施形態における書き込み動作後に読
み出し動作を行う場合のタイミング図である。
み出し動作を行う場合のタイミング図である。
【図１５】第４の実施形態における書き込み動作に関係
する回路を示すブロック図である。
する回路を示すブロック図である。
【図１６】第４の実施形態におけるCL活性化タイミング
生成回路およびSA活性化タイミング生成回路を示す回路
図である。
生成回路およびSA活性化タイミング生成回路を示す回路
図である。
【図１７】第４の実施形態における書き込み動作時のタ
イミング図である。
イミング図である。
【図１８】従来のFCRAMにおける書き込み動作に関係す
る回路を示すブロック図である。
る回路を示すブロック図である。
【図１９】図１８のメモリコア部の主要部を示す回路図
である。
である。
【図２０】従来のFCRAMにおいて、書き込み動作が連続
して行われるときのタイミング図である。
して行われるときのタイミング図である。
【図２１】従来のFCRAMにおいて、書き込み動作後に読
み出し動作を行う場合のタイミング図である。
み出し動作を行う場合のタイミング図である。
【図２２】従来提案されている増幅時間を短縮するため
のセンスアンプを示す回路図である。
のセンスアンプを示す回路図である。
【図２３】図２２のセンスアンプにおける読み出し時の
増幅動作を示すタイミング図である。
増幅動作を示すタイミング図である。
【図２４】図２２のセンスアンプにおける書き込み時の
増幅動作を示すタイミング図である。
増幅動作を示すタイミング図である。
３ コア制御信号発生部 ４ メモリコア部 ５ クロックバッファ ６ 入力バッファ ８ RASZ発生回路 １０ DQバッファ １２ BLT活性化タイミング生成回路 １４ SA活性化タイミング生成回路 １５ CL活性化タイミング生成回路 １６ BLT発生回路 １７ 主ワードデコーダ １８ センスアンプ制御回路 １９ コラムデコーダ ２０ センスアンプ ２１ メモリセル ３０ 入力制御部 ３２ コアタイミング制御部 ３４ コマンドデコーダ ３６ 直列並列制御回路 ３８ 直列並列変換回路 ３９ BLT活性化タイミング生成回路 ４０ ワード線活性化タイミング生成回路 ５２ ライトデータモニタ部 ５４ 論理合成部 ６２ SA活性化タイミング生成回路 ６４ CL活性化タイミング生成回路 ６６ SA活性化タイミング生成回路 ６８ CL活性化タイミング生成回路 ７０ コア制御信号発生部 ７２ センスアンプ制御回路 ACTZ コマンド活性化信号 BCLZ コラム線活性化信号 BLEZ センスアンプ活性化タイミング信号 BLSZ ビット線活性化信号 BLRZ ビット線非活性化信号 BLTX ビット線制御信号 BLTZ ビット線制御信号 BRASZ 基幹信号 BRSX ビット線制御信号 CDB0Z、CDB1Z コモンデータ信号 CLKZ クロック信号 CLZ コラム線信号 CMD コマンド信号 DI0、DI1 内部データ信号 DQ データ信号 ICLKZ 内部クロック信号 ICMD 内部コマンド信号 LEX、LEZ、LEPX センスアンプ活性化信号 SPRZ セルフプリチャージ信号 WLRZ ワード線非活性化信号 WLSZ ワード線活性化信号 WLZ ワード線信号 WSWZ ライトスイッチ信号
Claims (5)
- 【請求項１】 メモリセルと、 前記メモリセルに接続されるビット線と、 前記ビット線を所定の電位にリセットするリセット回路
と、 前記ビット線に伝達されたデータを増幅するセンスアン
プと、 前記ビット線にデータを伝達するコラムスイッチと、 前記リセット回路を活性化するビット線制御信号、前記
メモリセルと前記ビット線との接続を制御するワード線
信号、前記センスアンプを活性化するセンスアンプ活性
化信号、および前記コラムスイッチを活性化するコラム
線信号を生成する制御信号生成部とを備え、 書き込み動作時に、前記制御信号生成部は、前記各信号
のうち所定の信号を該書き込み動作の開始時に活性化
し、残りの信号を書き込みデータの取り込み後に活性化
することを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記メモリセルに書き込むデータを直列データとして取
り込み、並列データに変換する直列並列変換回路を備
え、 前記制御信号生成部は、前記直列並列変換回路の取り込
み信号に同期して前記残りの信号を活性化することを特
徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記制御信号生成部は、 書き込み動作時に前記取り込み信号に同期して活性化さ
れ、読み出し動作時に常に活性化される第１の活性化信
号を生成する第１の制御回路と、 書き込み動作の開始時および読み出し動作の開始時にそ
れぞれ同期して活性化される第２の活性化信号を生成す
る第２の制御回路と、 前記第１の活性化信号と前記第２の活性化信号とのアン
ド論理をとる論理合成部とを備え、 前記残りの信号は、前記論理合成部の出力を使用して生
成されることを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記制御信号生成部は、前記書き込み動作時に、前記コ
ラム線信号を、読み出し動作時に比べ早く活性化するこ
とを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記センスアンプは、増幅開始時の所定期間に高電圧を
使用するオーバードライブ機能を有し、 前記制御信号生成部は、前記書き込み動作時に、前記コ
ラム線信号を、オーバードライブ期間より前に活性化す
ることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821299A JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
| KR1020000021927A KR100572845B1 (ko) | 1999-07-22 | 2000-04-25 | 반도체 집적 회로 |
| US09/575,363 US6341100B1 (en) | 1999-07-22 | 2000-05-22 | Semiconductor integrated circuit having circuit for writing data to memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821299A JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035159A true JP2001035159A (ja) | 2001-02-09 |
| JP4220621B2 JP4220621B2 (ja) | 2009-02-04 |
Family
ID=16552541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20821299A Expired - Fee Related JP4220621B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6341100B1 (ja) |
| JP (1) | JP4220621B2 (ja) |
| KR (1) | KR100572845B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2012113793A (ja) * | 2010-11-26 | 2012-06-14 | Elpida Memory Inc | 半導体装置およびその制御方法 |
| US8745288B2 (en) | 2011-02-28 | 2014-06-03 | Hynix Semiconductor Inc. | Data transfer circuit and memory device having the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174881A1 (en) * | 2000-06-22 | 2002-01-23 | STMicroelectronics S.r.l. | Integrated circuit for memory card and memory card using the circuit |
| US6636939B1 (en) * | 2000-06-29 | 2003-10-21 | Intel Corporation | Method and apparatus for processor bypass path to system memory |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
| JP4459527B2 (ja) * | 2002-12-18 | 2010-04-28 | パナソニック株式会社 | 半導体記憶装置 |
| KR100550632B1 (ko) * | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치 |
| JP2022163688A (ja) * | 2021-04-14 | 2022-10-26 | ▲ゆ▼創科技股▲ふん▼有限公司 | 持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
-
1999
- 1999-07-22 JP JP20821299A patent/JP4220621B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-25 KR KR1020000021927A patent/KR100572845B1/ko not_active IP Right Cessation
- 2000-05-22 US US09/575,363 patent/US6341100B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2012113793A (ja) * | 2010-11-26 | 2012-06-14 | Elpida Memory Inc | 半導体装置およびその制御方法 |
| US8745288B2 (en) | 2011-02-28 | 2014-06-03 | Hynix Semiconductor Inc. | Data transfer circuit and memory device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100572845B1 (ko) | 2006-04-24 |
| KR20010029660A (ko) | 2001-04-06 |
| JP4220621B2 (ja) | 2009-02-04 |
| US6341100B1 (en) | 2002-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI383394B (zh) | 半導體記憶裝置 | |
| US6064625A (en) | Semiconductor memory device having a short write time | |
| US7102939B2 (en) | Semiconductor memory device having column address path therein for reducing power consumption | |
| JP2006309913A (ja) | 半導体メモリ素子 | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| JP4236903B2 (ja) | 半導体記憶装置及びその制御方法 | |
| JPH10188555A (ja) | 半導体記憶装置とデータ読み出し及び書き込み方法 | |
| JP2000163956A (ja) | 半導体記憶装置 | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JP3789173B2 (ja) | 半導体記憶装置及び半導体記憶装置のアクセス方法 | |
| WO2005004164A1 (ja) | 半導体記憶装置 | |
| JP2000322886A (ja) | 半導体記憶装置 | |
| JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
| US6288928B1 (en) | Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| JP4220621B2 (ja) | 半導体集積回路 | |
| US7388417B2 (en) | Output circuit of a semiconductor memory device and method of outputting data in a semiconductor memory device | |
| JPH11306758A (ja) | 半導体記憶装置 | |
| KR20040022379A (ko) | 입출력 단자를 삭감 가능한 반도체 기억 장치 | |
| US6434058B2 (en) | Semiconductor integrated circuit | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| US6714471B2 (en) | Semiconductor memory device having preamplifier with improved data propagation speed | |
| US6310825B1 (en) | Data writing method for semiconductor memory device | |
| US6552954B2 (en) | Semiconductor integrated circuit device | |
| US7263026B2 (en) | Semiconductor memory device and method for controlling the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071116 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081016 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |