JP2001267969A - マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置 - Google Patents
マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置Info
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- JP2001267969A JP2001267969A JP2000081261A JP2000081261A JP2001267969A JP 2001267969 A JP2001267969 A JP 2001267969A JP 2000081261 A JP2000081261 A JP 2000081261A JP 2000081261 A JP2000081261 A JP 2000081261A JP 2001267969 A JP2001267969 A JP 2001267969A
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Abstract
(57)【要約】
【課題】 同期検出精度を低下させることなく回路の小
型化を可能とし、これにより小型でかつ消費電力の少な
いマッチドフィルタを提供する。 【解決手段】 拡散コード長の1/4に相当する数の相
関検出回路60〜615を設け、これらの相関検出回路
60〜615において、チップレートに同期して入力さ
れるデータと、拡散コードレジスタ50がチップレート
に同期してシフトしながら発生する1/4コード長の拡
散コードとを乗算器71で乗算し、その乗算値を加算器
72で順次加算する。そして、これらの加算器72,7
2,…において、イネーブル信号発生部51から発生さ
れるイネーブル信号により指定された1拡散コード期間
に渡り加算された値をそれぞれレジスタ73に記憶し、
この各レジスタ73に記憶した最終加算値を出力セレク
タ52により順次読み出して相関検出データとして出力
するようにしたものである。
型化を可能とし、これにより小型でかつ消費電力の少な
いマッチドフィルタを提供する。 【解決手段】 拡散コード長の1/4に相当する数の相
関検出回路60〜615を設け、これらの相関検出回路
60〜615において、チップレートに同期して入力さ
れるデータと、拡散コードレジスタ50がチップレート
に同期してシフトしながら発生する1/4コード長の拡
散コードとを乗算器71で乗算し、その乗算値を加算器
72で順次加算する。そして、これらの加算器72,7
2,…において、イネーブル信号発生部51から発生さ
れるイネーブル信号により指定された1拡散コード期間
に渡り加算された値をそれぞれレジスタ73に記憶し、
この各レジスタ73に記憶した最終加算値を出力セレク
タ52により順次読み出して相関検出データとして出力
するようにしたものである。
Description
【0001】
【発明の属する技術分野】この発明は、符号分割多重
(CDM:Code Division Multiplex)方式を採用した
ディジタル放送システムやディジタル移動通信システム
において、受信ディジタル信号の拡散コードに対する同
期を確立するために用いるマッチドフィルタ及びこのマ
ッチドフィルタを備えたディジタル信号受信装置に関す
る。
(CDM:Code Division Multiplex)方式を採用した
ディジタル放送システムやディジタル移動通信システム
において、受信ディジタル信号の拡散コードに対する同
期を確立するために用いるマッチドフィルタ及びこのマ
ッチドフィルタを備えたディジタル信号受信装置に関す
る。
【0002】
【従来の技術】従来、この種のマッチドフィルタは例え
ば次のように構成されている。図9はその構成を示す回
路ブロック図である。すなわち、図示しない受信回路か
ら出力された入力データはシフトレジスタ100に直列
にシフト入力され、ここで並列データに変換される。そ
して、この並列データは、拡散コード保持部200から
発生された拡散コードと乗算部300で乗算されたのち
加算部400で加算され、これにより入力データと拡散
コードとの相関出力が得られる。
ば次のように構成されている。図9はその構成を示す回
路ブロック図である。すなわち、図示しない受信回路か
ら出力された入力データはシフトレジスタ100に直列
にシフト入力され、ここで並列データに変換される。そ
して、この並列データは、拡散コード保持部200から
発生された拡散コードと乗算部300で乗算されたのち
加算部400で加算され、これにより入力データと拡散
コードとの相関出力が得られる。
【0003】ところで、上記入力データは同期検出精度
を高めるために事前にチップレートの整数倍、つまりオ
ーバサンプリング倍数の速度でサンプリングされてい
る。このため、シフトレジスタ100の段数は拡散コー
ドの長さとオーバサンプリング倍数の積に相当する分だ
け必要となる。例えば、拡散コード長が64、オーバサ
ンプリング倍数が4倍の場合には、シフトレジスタ10
0の段数は256段となる。図9はこの場合の構成を例
示したもので、拡散コード保持部200はシフトレジス
タ100の各レジスタに対し4個おきに配置される。な
お、シフトレジスタ100のビット幅については、A/
D変換の精度等をもとに最適化する必要がある。
を高めるために事前にチップレートの整数倍、つまりオ
ーバサンプリング倍数の速度でサンプリングされてい
る。このため、シフトレジスタ100の段数は拡散コー
ドの長さとオーバサンプリング倍数の積に相当する分だ
け必要となる。例えば、拡散コード長が64、オーバサ
ンプリング倍数が4倍の場合には、シフトレジスタ10
0の段数は256段となる。図9はこの場合の構成を例
示したもので、拡散コード保持部200はシフトレジス
タ100の各レジスタに対し4個おきに配置される。な
お、シフトレジスタ100のビット幅については、A/
D変換の精度等をもとに最適化する必要がある。
【0004】
【発明が解決しようとする課題】以上述べたように従来
のマッチドフィルタは、シフトレジスタに拡散コードの
長さとオーバサンプリング倍数との積に相当する段数が
必要である。また、オーバサンプリングの有無に拘わら
ず、拡散コード長に相当する数の乗算器が必要である。
このため、回路規模が大きくなると共に消費電力も大き
くなると云う問題点があった。この問題点は、特に可搬
型の受信機のように電源としてバッテリを使用している
装置にあってその影響が大きく、改善が切望されてい
た。
のマッチドフィルタは、シフトレジスタに拡散コードの
長さとオーバサンプリング倍数との積に相当する段数が
必要である。また、オーバサンプリングの有無に拘わら
ず、拡散コード長に相当する数の乗算器が必要である。
このため、回路規模が大きくなると共に消費電力も大き
くなると云う問題点があった。この問題点は、特に可搬
型の受信機のように電源としてバッテリを使用している
装置にあってその影響が大きく、改善が切望されてい
た。
【0005】この発明は上記事情に着目してなされたも
ので、その目的とするところは、同期検出精度を低下さ
せることなく回路の小型化を可能とし、これにより小型
でかつ消費電力の少ないマッチドフィルタ及びこのマッ
チドフィルタを備えたディジタル信号受信装置を提供す
ることにある。
ので、その目的とするところは、同期検出精度を低下さ
せることなく回路の小型化を可能とし、これにより小型
でかつ消費電力の少ないマッチドフィルタ及びこのマッ
チドフィルタを備えたディジタル信号受信装置を提供す
ることにある。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係わるマッチドフィルタは次のように構
成したものである。
に、この発明に係わるマッチドフィルタは次のように構
成したものである。
【0007】すなわち、一般に無線伝搬路環境では、送
信局から受信装置に直接到達する直接波以外に、ビルや
山などで反射して到達するマルチパスと呼ばれる複数の
遅延波が発生する。マッチドフィルタを用いてこれらの
受信波を検出すると、その波形が例えば図7に示すよう
に拡散コードの周期ごとにある限定された時間領域に集
中して現れる。この各受信波の波形が検出される時間領
域は、受信装置の移動速度や電波の到達距離により多少
変化するが、拡散コードの1周期内のある限定された時
間領域に集中する傾向は変わらない。
信局から受信装置に直接到達する直接波以外に、ビルや
山などで反射して到達するマルチパスと呼ばれる複数の
遅延波が発生する。マッチドフィルタを用いてこれらの
受信波を検出すると、その波形が例えば図7に示すよう
に拡散コードの周期ごとにある限定された時間領域に集
中して現れる。この各受信波の波形が検出される時間領
域は、受信装置の移動速度や電波の到達距離により多少
変化するが、拡散コードの1周期内のある限定された時
間領域に集中する傾向は変わらない。
【0008】この発明は、以上の点に着目してなされた
もので、拡散コードの1周期内の限定された時間領域に
のみ相関値の検出を行うようにマッチドフィルタを構成
したものである。
もので、拡散コードの1周期内の限定された時間領域に
のみ相関値の検出を行うようにマッチドフィルタを構成
したものである。
【0009】すなわち、この発明に係わるマッチドフィ
ルタは、第1のコード長Nを有する拡散コードをそれよ
り短い第2のコード長Mずつチップレートに同期してシ
フトしながら発生する拡散コード発生手段と、上記第2
のコード長Mに対応して設けられたM個の相関検出手段
と、これらの相関検出手段から相関検出結果を選択的に
出力する選択手段とを備えている。
ルタは、第1のコード長Nを有する拡散コードをそれよ
り短い第2のコード長Mずつチップレートに同期してシ
フトしながら発生する拡散コード発生手段と、上記第2
のコード長Mに対応して設けられたM個の相関検出手段
と、これらの相関検出手段から相関検出結果を選択的に
出力する選択手段とを備えている。
【0010】そして、上記M個の相関検出手段には、チ
ップレートに同期してデータが入力されるごとに当該デ
ータを上記拡散コード発生手段が発生する第2のコード
長Mの拡散コードと乗算する乗算手段と、この乗算手段
の乗算出力をそれぞれ1チップずつタイミングがシフト
された上記第1のコード長Nの期間に渡り加算する加算
手段と、この加算手段による加算課程においてその加算
値をそれぞれ記憶する記憶手段とを備え、上記第1のコ
ード長Nの期間に渡る加算処理の終了後に、上記選択手
段により、その加算結果を上記記憶手段から選択的に読
み出して出力するように構成している。
ップレートに同期してデータが入力されるごとに当該デ
ータを上記拡散コード発生手段が発生する第2のコード
長Mの拡散コードと乗算する乗算手段と、この乗算手段
の乗算出力をそれぞれ1チップずつタイミングがシフト
された上記第1のコード長Nの期間に渡り加算する加算
手段と、この加算手段による加算課程においてその加算
値をそれぞれ記憶する記憶手段とを備え、上記第1のコ
ード長Nの期間に渡る加算処理の終了後に、上記選択手
段により、その加算結果を上記記憶手段から選択的に読
み出して出力するように構成している。
【0011】したがってこの発明のマッチドフィルタに
よれば、データ保持用の記憶手段はM個用意すればよい
ことになり、これにより拡散コード長に相当する数のレ
ジスタを必要とした従来の構成に比べてレジスタの数を
減らすことができ、これにより回路規模の小型化を図る
ことができる。また、従来では拡散コードのコード長に
相当する数の乗算器を必要としていたのに対し、この発
明ではM個用意すればよいことになり、これによっても
回路規模の小型化が図れ、さらに低消費電力化を図るこ
とができる。
よれば、データ保持用の記憶手段はM個用意すればよい
ことになり、これにより拡散コード長に相当する数のレ
ジスタを必要とした従来の構成に比べてレジスタの数を
減らすことができ、これにより回路規模の小型化を図る
ことができる。また、従来では拡散コードのコード長に
相当する数の乗算器を必要としていたのに対し、この発
明ではM個用意すればよいことになり、これによっても
回路規模の小型化が図れ、さらに低消費電力化を図るこ
とができる。
【0012】またこの発明に係わるマッチドフィルタ
は、入力データを拡散コードのチップレートのL倍でオ
ーバサンプリングしたのち同期検出を行う場合に、加算
制御手段をさらに設け、この加算制御手段により、M個
の加算手段の各々を上記オーバサンプリングの倍数Lに
相当するL個の期間に時分割して動作させ、乗算手段か
らチップレートのL倍に相当する周期で出力される乗算
出力の加算処理を、上記L個の期間に振り分けて行わせ
るように構成することも特徴としている。
は、入力データを拡散コードのチップレートのL倍でオ
ーバサンプリングしたのち同期検出を行う場合に、加算
制御手段をさらに設け、この加算制御手段により、M個
の加算手段の各々を上記オーバサンプリングの倍数Lに
相当するL個の期間に時分割して動作させ、乗算手段か
らチップレートのL倍に相当する周期で出力される乗算
出力の加算処理を、上記L個の期間に振り分けて行わせ
るように構成することも特徴としている。
【0013】このような構成によれば、各乗算手段から
出力される乗算出力の加算処理がそれぞれ1個の加算手
段において時分割で行われることになる。このため、本
来ならばオーバサンプリング倍数Lだけ増やす必要があ
る加算手段の数を増やすことなく実現できる。
出力される乗算出力の加算処理がそれぞれ1個の加算手
段において時分割で行われることになる。このため、本
来ならばオーバサンプリング倍数Lだけ増やす必要があ
る加算手段の数を増やすことなく実現できる。
【0014】一方この発明に係わるマッチドフィルタを
備えたディジタル信号受信装置は、間欠動作制御手段を
備え、この制御手段によりマッチドフィルタを受信拡散
コードの周期の複数倍の周期で間欠的に動作させること
を特徴としている。
備えたディジタル信号受信装置は、間欠動作制御手段を
備え、この制御手段によりマッチドフィルタを受信拡散
コードの周期の複数倍の周期で間欠的に動作させること
を特徴としている。
【0015】この様に構成すると次のような作用効果が
奏せられる。すなわち、受信装置を移動局としてではな
く固定して使用するような場合には、マッチドフィルタ
により得られる相関値のパターンはそれほど変動しな
い。したがって、この様な場合には各拡散コード周期ご
とに相関値を検出する必要性は低い。そこでこの発明の
ように、マッチドフィルタを拡散コードの周期の複数倍
で間欠的に動作させるようにすると、マッチドフィルタ
による消費電力をより一層低減することが可能となる。
奏せられる。すなわち、受信装置を移動局としてではな
く固定して使用するような場合には、マッチドフィルタ
により得られる相関値のパターンはそれほど変動しな
い。したがって、この様な場合には各拡散コード周期ご
とに相関値を検出する必要性は低い。そこでこの発明の
ように、マッチドフィルタを拡散コードの周期の複数倍
で間欠的に動作させるようにすると、マッチドフィルタ
による消費電力をより一層低減することが可能となる。
【0016】また、上記動間欠動作制御手段は、受信デ
ィジタル信号の受信品質及びディジタル信号受信装置の
移動速度の少なくとも一方を検出し、この検出結果に応
じて上記間欠動作周期を適応的に可変設定することも特
徴としている。この様に構成することで、マルチパスの
検出精度の保持と消費電力の低減との両立を図ることが
可能となる。
ィジタル信号の受信品質及びディジタル信号受信装置の
移動速度の少なくとも一方を検出し、この検出結果に応
じて上記間欠動作周期を適応的に可変設定することも特
徴としている。この様に構成することで、マルチパスの
検出精度の保持と消費電力の低減との両立を図ることが
可能となる。
【0017】
【発明の実施の形態】(第1の実施形態)図1は、この
発明に係わるマッチドフィルタを備えたディジタル信号
受信装置の第1の実施形態を示す回路ブロック図であ
る。
発明に係わるマッチドフィルタを備えたディジタル信号
受信装置の第1の実施形態を示す回路ブロック図であ
る。
【0018】同図において、アンテナ1で受信された無
線信号は、アナログ・フロントエンド2において低雑音
増幅されるとともに中間周波数またはベースバンド周波
数にダウンコンバートされる。そして、このアナログ・
フロントエンド2から出力された受信信号は、アナログ
−ディジタル変換器(A−D)3で所定のサンプリング
周波数でディジタル信号に変換されたのち、RAKE受
信機4、サーチ受信機5及び自動利得制御(AGC)回
路6にそれぞれ入力される。
線信号は、アナログ・フロントエンド2において低雑音
増幅されるとともに中間周波数またはベースバンド周波
数にダウンコンバートされる。そして、このアナログ・
フロントエンド2から出力された受信信号は、アナログ
−ディジタル変換器(A−D)3で所定のサンプリング
周波数でディジタル信号に変換されたのち、RAKE受
信機4、サーチ受信機5及び自動利得制御(AGC)回
路6にそれぞれ入力される。
【0019】RAKE受信機4は、受信信号に含まれる
異なる複数のパスの信号を相互に分離して再生する複数
のフィンガ回路と、これらのフィンガ回路の出力信号を
シンボル合成するシンボル合成器とを有する。
異なる複数のパスの信号を相互に分離して再生する複数
のフィンガ回路と、これらのフィンガ回路の出力信号を
シンボル合成するシンボル合成器とを有する。
【0020】サーチ受信機5は、図示しない放送局或い
は中継局から各無線周波数ごとに放送されているパイロ
ット信号の拡散コードをサーチすることで、この拡散コ
ードに対する同期を確立するためのものである。この拡
散コードのサーチ動作により得られる相関データは制御
回路10に取り込まれる。
は中継局から各無線周波数ごとに放送されているパイロ
ット信号の拡散コードをサーチすることで、この拡散コ
ードに対する同期を確立するためのものである。この拡
散コードのサーチ動作により得られる相関データは制御
回路10に取り込まれる。
【0021】上記RAKE受信機4から出力された復調
シンボルは、タイミング情報と共にデインタリーブ回路
7に入力され、このデインタリーブ回路7においてデイ
ンタリーブ処理が施される。続いて、このデインタリー
ブ後の復調シンボルは、誤り検出回路8で符号誤りが検
出されたのち誤り訂正回路28に入力され、ここで誤り
訂正復号処理が施される。そして、この誤り訂正復号処
理された受信データは制御回路10に入力される。制御
回路10では、上記入力された受信データが音声・オー
ディオデータと制御データとに分離される。このうち音
声・オーディオデータは、音声・オーディオデコーダ1
1で復号されたのちディジタル−アナログ変換器(D−
A)12でアナログ信号に変換され、しかるのちスピー
カ13から拡声出力される。
シンボルは、タイミング情報と共にデインタリーブ回路
7に入力され、このデインタリーブ回路7においてデイ
ンタリーブ処理が施される。続いて、このデインタリー
ブ後の復調シンボルは、誤り検出回路8で符号誤りが検
出されたのち誤り訂正回路28に入力され、ここで誤り
訂正復号処理が施される。そして、この誤り訂正復号処
理された受信データは制御回路10に入力される。制御
回路10では、上記入力された受信データが音声・オー
ディオデータと制御データとに分離される。このうち音
声・オーディオデータは、音声・オーディオデコーダ1
1で復号されたのちディジタル−アナログ変換器(D−
A)12でアナログ信号に変換され、しかるのちスピー
カ13から拡声出力される。
【0022】なお、キーパッド/ディスプレイ14は、
ユーザがダイヤルデータや制御データ等の入力を行なっ
たり、またディジタル放送受信機の動作状態に係わる種
々情報を表示するために設けられている。このキーパッ
ド・ディスプレイ14の動作は制御回路10により制御
される。
ユーザがダイヤルデータや制御データ等の入力を行なっ
たり、またディジタル放送受信機の動作状態に係わる種
々情報を表示するために設けられている。このキーパッ
ド・ディスプレイ14の動作は制御回路10により制御
される。
【0023】ところで、上記サーチ受信機5は次のよう
に構成される。図2はその構成を示す回路ブロック図で
ある。なお、ここでは入力データに対するオーバサンプ
リングは行わず、拡散コードとしてコード長が64チッ
プ、チップレートが16MHzのPNコードを使用し、か
つ拡散コード長の1/4の期間に限定して連続的な相関
出力を得る場合を例にとって説明する。
に構成される。図2はその構成を示す回路ブロック図で
ある。なお、ここでは入力データに対するオーバサンプ
リングは行わず、拡散コードとしてコード長が64チッ
プ、チップレートが16MHzのPNコードを使用し、か
つ拡散コード長の1/4の期間に限定して連続的な相関
出力を得る場合を例にとって説明する。
【0024】マッチドフィルタは、拡散コード発生器と
しての拡散コードレジスタ50と、上記拡散コード長の
1/4に対応して設けられた15個の相関検出回路60
〜615と、イネーブル信号生成部51と、出力セレク
タ52とを備えている。
しての拡散コードレジスタ50と、上記拡散コード長の
1/4に対応して設けられた15個の相関検出回路60
〜615と、イネーブル信号生成部51と、出力セレク
タ52とを備えている。
【0025】拡散コードレジスタ50は、段数が64段
からなる巡回型のシフトレジスタからなる。そして、受
信装置に設けられたクロック生成回路(図示せず)から
発生されるクロックに同期して、この巡回型シフトレジ
スタによりコード長が64チップの拡散コードをその1
/4コード長分ずつチップレート16MHzで発生する。
からなる巡回型のシフトレジスタからなる。そして、受
信装置に設けられたクロック生成回路(図示せず)から
発生されるクロックに同期して、この巡回型シフトレジ
スタによりコード長が64チップの拡散コードをその1
/4コード長分ずつチップレート16MHzで発生する。
【0026】相関検出回路60〜615はそれぞれ、乗
算器71と、加算器72と、レジスタ73とから構成さ
れる。このうち先ず乗算器71,71,…は、チップレ
ート16MHzに同期して受信ディジタル信号のデータが
入力されるごとに、このデータを上記拡散コードレジス
タ50から発生される1/4コード長の拡散コードと乗
算して逆拡散する。
算器71と、加算器72と、レジスタ73とから構成さ
れる。このうち先ず乗算器71,71,…は、チップレ
ート16MHzに同期して受信ディジタル信号のデータが
入力されるごとに、このデータを上記拡散コードレジス
タ50から発生される1/4コード長の拡散コードと乗
算して逆拡散する。
【0027】加算器72,72,…はそれぞれ、チップ
レート16MHzに同期して上記各乗算器71,71,…
から出力される乗算値を、1拡散コード長(64チッ
プ)に渡り順次加算して出力する。
レート16MHzに同期して上記各乗算器71,71,…
から出力される乗算値を、1拡散コード長(64チッ
プ)に渡り順次加算して出力する。
【0028】レジスタ73,73,…はそれぞれ、イネ
ーブル信号生成部51からイネーブル信号E0,E1,
…,E15が出力されている期間に動作状態となり、こ
の期間に上記加算器72から加算値が出力されるごとに
この加算値を1チップ期間保持して加算器72に帰還す
る。
ーブル信号生成部51からイネーブル信号E0,E1,
…,E15が出力されている期間に動作状態となり、こ
の期間に上記加算器72から加算値が出力されるごとに
この加算値を1チップ期間保持して加算器72に帰還す
る。
【0029】出力セレクタ52は、上記各相関検出回路
60〜615による1拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路10から供給される選択制御信号に従い、上記
各相関検出回路60〜615をチップレート16MHzで
順次選択してその相関値を出力する。
60〜615による1拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路10から供給される選択制御信号に従い、上記
各相関検出回路60〜615をチップレート16MHzで
順次選択してその相関値を出力する。
【0030】次に、以上のように構成されたマッチドフ
ィルタの動作を説明する。図3及び図4はその動作タイ
ミングを示す図である。相関検出動作の開始に先立ち、
レジスタ73の記憶内容は「0」にリセットされてい
る。また、拡散コードレジスタ50には拡散コードが図
2に示す状態に初期設定されている。
ィルタの動作を説明する。図3及び図4はその動作タイ
ミングを示す図である。相関検出動作の開始に先立ち、
レジスタ73の記憶内容は「0」にリセットされてい
る。また、拡散コードレジスタ50には拡散コードが図
2に示す状態に初期設定されている。
【0031】この状態で相関検出動作が開始されると、
拡散コードレジスタ50では拡散コードがチップレート
16MHzで矢印方向にシフトされながら、15チップ分
のみが出力されてそれぞれ相関検出回路60〜615の
各乗算器71,71,…に入力される。乗算器71,7
1,…では、拡散コードのチップレートに同期して入力
された受信ディジタル信号のデータと、上記拡散コード
レジスタ50から出力された拡散コードとが乗算され、
その乗算値がそれぞれ加算器72,72,…に入力され
る。加算器72,72,…は、上記乗算器71,71,
…から新たな乗算値が出力されるごとに、この乗算値を
その直前までレジスタ73,73,…に保持されていた
値に加算し、この新たな加算値をレジスタ73,73,
…へ出力する。
拡散コードレジスタ50では拡散コードがチップレート
16MHzで矢印方向にシフトされながら、15チップ分
のみが出力されてそれぞれ相関検出回路60〜615の
各乗算器71,71,…に入力される。乗算器71,7
1,…では、拡散コードのチップレートに同期して入力
された受信ディジタル信号のデータと、上記拡散コード
レジスタ50から出力された拡散コードとが乗算され、
その乗算値がそれぞれ加算器72,72,…に入力され
る。加算器72,72,…は、上記乗算器71,71,
…から新たな乗算値が出力されるごとに、この乗算値を
その直前までレジスタ73,73,…に保持されていた
値に加算し、この新たな加算値をレジスタ73,73,
…へ出力する。
【0032】このとき各レジスタ73,73,…は、イ
ネーブル信号生成部51から発生されるイネーブル信号
EN0,EN1,…,EN15が“H”レベルの期間に、記
憶中の値を加算器72,72,…から新たに入力された
加算値に更新する。ここで、イネーブル信号EN0,E
N1,…,EN15は、図3に示すように拡散コードの1
チップずつシフトされたタイミングで“H”レベルとな
り、以後この状態が1拡散符号コード長の期間に渡り保
持される。
ネーブル信号生成部51から発生されるイネーブル信号
EN0,EN1,…,EN15が“H”レベルの期間に、記
憶中の値を加算器72,72,…から新たに入力された
加算値に更新する。ここで、イネーブル信号EN0,E
N1,…,EN15は、図3に示すように拡散コードの1
チップずつシフトされたタイミングで“H”レベルとな
り、以後この状態が1拡散符号コード長の期間に渡り保
持される。
【0033】このため、レジスタ73,73,…にはそ
れぞれ、図4に示すように1チップずつシフトされた1
拡散符号コード長の期間に加算された値の合計値が最終
的に保持されることになる。
れぞれ、図4に示すように1チップずつシフトされた1
拡散符号コード長の期間に加算された値の合計値が最終
的に保持されることになる。
【0034】例えば、いま相関検出回路60のレジスタ
73に注目する。なお、マッチドフィルタが相関検出動
作を開始する時刻をt0とし、この時刻t0以降に入力さ
れるデータをD0,D1,D2,…とする。また、拡散コ
ードレジスタ50が発生する拡散コードをCi(i=0,…,
64)とする。
73に注目する。なお、マッチドフィルタが相関検出動
作を開始する時刻をt0とし、この時刻t0以降に入力さ
れるデータをD0,D1,D2,…とする。また、拡散コ
ードレジスタ50が発生する拡散コードをCi(i=0,…,
64)とする。
【0035】時刻t0に入力されたデータD0は乗算器7
1で拡散コードC0と乗算され、その乗算結果が加算器
72に入力される。加算器72では、レジスタ73に記
憶されている値に乗算器71の出力C0D0が加算され、
この新たな加算値はレジスタ73に入力されて直前の記
憶値に代わり記憶される。
1で拡散コードC0と乗算され、その乗算結果が加算器
72に入力される。加算器72では、レジスタ73に記
憶されている値に乗算器71の出力C0D0が加算され、
この新たな加算値はレジスタ73に入力されて直前の記
憶値に代わり記憶される。
【0036】次の時刻t1においては、入力データD1が
乗算器71で拡散コードC1と乗算され、その結果が加
算器72に入力される。加算器72では、レジスタ73
に記憶されている値C0D0に乗算器71の出力C1D1が
加算され、この新たな加算値C0D0+C1D1はレジスタ
73に入力されて、直前の記憶値C0D0に代わり記憶さ
れる。以後、時刻t2以降においても、同様に乗算処理
及び加算処理が行われ、その加算結果がレジスタ73に
記憶される。
乗算器71で拡散コードC1と乗算され、その結果が加
算器72に入力される。加算器72では、レジスタ73
に記憶されている値C0D0に乗算器71の出力C1D1が
加算され、この新たな加算値C0D0+C1D1はレジスタ
73に入力されて、直前の記憶値C0D0に代わり記憶さ
れる。以後、時刻t2以降においても、同様に乗算処理
及び加算処理が行われ、その加算結果がレジスタ73に
記憶される。
【0037】同様に、他の各相関検出回路61〜615
においても同様の処理が行われ、レジスタ73にはイネ
ーブル信号EN1,…,EN15により指定された1拡散
コード期間に渡り加算された値がそれぞれ相関値として
記憶される。
においても同様の処理が行われ、レジスタ73にはイネ
ーブル信号EN1,…,EN15により指定された1拡散
コード期間に渡り加算された値がそれぞれ相関値として
記憶される。
【0038】ここで、時刻t0から1拡散コード長に相
当するt63までの期間に入力されるデータD0〜D63と
拡散コードC0〜C63との相関値をX0、また時刻t1か
ら1拡散コード長に相当するt64までの期間に入力され
るデータD1〜D64と拡散コードC0〜C63との相関値を
X1、以下同様に時刻t2以降t15までの各時刻から1拡
散コード長に相当する期間に入力されるデータと拡散コ
ードC0〜C63との相関値をX2,…,X15とそれぞれ定
義すると、これらの相関値Xi(i=0,…,15)は X0=C0D0+C1D1+C2D2+C3D3+…+C63D63 X1=C0D1+C1D2+C2D3+C3D4+…+C63D64 X2=C0D2+C1D3+C2D4+C3D5+…+C63D65 : X15=C0D15+C1D16+C2D17+C3D18+…+C63D78 のように表すことができる。
当するt63までの期間に入力されるデータD0〜D63と
拡散コードC0〜C63との相関値をX0、また時刻t1か
ら1拡散コード長に相当するt64までの期間に入力され
るデータD1〜D64と拡散コードC0〜C63との相関値を
X1、以下同様に時刻t2以降t15までの各時刻から1拡
散コード長に相当する期間に入力されるデータと拡散コ
ードC0〜C63との相関値をX2,…,X15とそれぞれ定
義すると、これらの相関値Xi(i=0,…,15)は X0=C0D0+C1D1+C2D2+C3D3+…+C63D63 X1=C0D1+C1D2+C2D3+C3D4+…+C63D64 X2=C0D2+C1D3+C2D4+C3D5+…+C63D65 : X15=C0D15+C1D16+C2D17+C3D18+…+C63D78 のように表すことができる。
【0039】以上のように各相関検出回路60〜615
においてそれぞれ、イネーブル信号EN0,…,EN15
により指定された1拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。
においてそれぞれ、イネーブル信号EN0,…,EN15
により指定された1拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。
【0040】すなわち、出力ゲート期間になると出力セ
レクタ52は、制御回路10から供給される選択制御信
号に従い、相関検出回路60〜615のレジスタ73,
73,…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路10に供給する。
レクタ52は、制御回路10から供給される選択制御信
号に従い、相関検出回路60〜615のレジスタ73,
73,…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路10に供給する。
【0041】以上述べたように第1の実施形態では、拡
散コード長の1/4に相当する数の相関検出回路60〜
615を設け、これらの相関検出回路60〜615にお
いて、チップレートに同期して入力されるデータと、拡
散コードレジスタ50がチップレートに同期してシフト
しながら発生する1/4コード長の拡散コードとを乗算
器71で乗算し、その乗算値を加算器72で順次加算す
る。そして、これらの加算器72,72,…において、
イネーブル信号発生部51から発生されるイネーブル信
号EN1,…,EN15により指定された1拡散コード期
間に渡り加算された値をそれぞれレジスタ73,73,
…に記憶し、この各レジスタ73,73,…に記憶した
最終加算値を出力セレクタ52により順次読み出して相
関検出データとして出力するようにしている。
散コード長の1/4に相当する数の相関検出回路60〜
615を設け、これらの相関検出回路60〜615にお
いて、チップレートに同期して入力されるデータと、拡
散コードレジスタ50がチップレートに同期してシフト
しながら発生する1/4コード長の拡散コードとを乗算
器71で乗算し、その乗算値を加算器72で順次加算す
る。そして、これらの加算器72,72,…において、
イネーブル信号発生部51から発生されるイネーブル信
号EN1,…,EN15により指定された1拡散コード期
間に渡り加算された値をそれぞれレジスタ73,73,
…に記憶し、この各レジスタ73,73,…に記憶した
最終加算値を出力セレクタ52により順次読み出して相
関検出データとして出力するようにしている。
【0042】したがって第1の実施形態によれば、加算
値記憶用のレジスタ73は15個用意すればよいことに
なり、これにより拡散コード長に相当する数(64個)
のレジスタを必要とした従来の構成に比べてレジスタの
数1/4にを減らすことができる。また、乗算器につい
ても、従来では拡散コードのコード長に相当する数(6
4個)を必要としていたのに対し、この実施形態では1
5個用意すれば済むことになる。このため、加算器72
や出力セレクタ52を新たに設けることになることを差
し引いても、回路規模の小型化が図れ、さらに低消費電
力化を図ることができる。
値記憶用のレジスタ73は15個用意すればよいことに
なり、これにより拡散コード長に相当する数(64個)
のレジスタを必要とした従来の構成に比べてレジスタの
数1/4にを減らすことができる。また、乗算器につい
ても、従来では拡散コードのコード長に相当する数(6
4個)を必要としていたのに対し、この実施形態では1
5個用意すれば済むことになる。このため、加算器72
や出力セレクタ52を新たに設けることになることを差
し引いても、回路規模の小型化が図れ、さらに低消費電
力化を図ることができる。
【0043】(第2の実施形態)この発明に係わるマッ
チドフィルタの第2の実施形態は、チップレートの4倍
のオーバサンプリングがなされたデータを入力し、この
入力データに対し、コード長が64チップ、チップレー
トが16MHzの拡散コードを使用し、かつこの拡散コー
ド長の1/4の期間に限定して連続的な相関出力を得る
ものである。
チドフィルタの第2の実施形態は、チップレートの4倍
のオーバサンプリングがなされたデータを入力し、この
入力データに対し、コード長が64チップ、チップレー
トが16MHzの拡散コードを使用し、かつこの拡散コー
ド長の1/4の期間に限定して連続的な相関出力を得る
ものである。
【0044】図5は、この発明に係わるマッチドフィル
タの第2の実施形態を示す回路ブロック図である。な
お、同図において、前記図2と同一部分には同一符号を
付して詳しい説明は省略する。また、このマッチドフィ
ルタが使用されるディジタル信号受信装置の構成につい
ては、前記図1に示した構成と同一なのでここでの説明
は省略する。
タの第2の実施形態を示す回路ブロック図である。な
お、同図において、前記図2と同一部分には同一符号を
付して詳しい説明は省略する。また、このマッチドフィ
ルタが使用されるディジタル信号受信装置の構成につい
ては、前記図1に示した構成と同一なのでここでの説明
は省略する。
【0045】この実施形態のマッチドフィルタは、拡散
コード発生器としての拡散コードレジスタ50と、上記
拡散コード長の1/4に対応して設けられた15個の相
関検出回路ブロック80〜815と、イネーブル信号生
成部53と、出力セレクタ54とを備えている。
コード発生器としての拡散コードレジスタ50と、上記
拡散コード長の1/4に対応して設けられた15個の相
関検出回路ブロック80〜815と、イネーブル信号生
成部53と、出力セレクタ54とを備えている。
【0046】このうち相関検出回路80〜815はそれ
ぞれ、乗算器91と、加算器92と、上記オーバサンプ
リング倍数(4倍)に対応して設けられた4個のレジス
タ93と、加算セレクタ94とから構成される。
ぞれ、乗算器91と、加算器92と、上記オーバサンプ
リング倍数(4倍)に対応して設けられた4個のレジス
タ93と、加算セレクタ94とから構成される。
【0047】このうち乗算器91は、チップレート×オ
ーバサンプリング倍数(16MHz×4)に同期して受信
ディジタル信号のデータが入力されるごとに、このデー
タを上記拡散コードレジスタ50から発生される1/4
コード長の拡散コードと乗算して逆拡散する。
ーバサンプリング倍数(16MHz×4)に同期して受信
ディジタル信号のデータが入力されるごとに、このデー
タを上記拡散コードレジスタ50から発生される1/4
コード長の拡散コードと乗算して逆拡散する。
【0048】加算器92は、上記チップレート×オーバ
サンプリング倍数(16MHz×4)に同期して上記乗算
器91から出力される乗算値を、1拡散コード長(64
チップ)に渡り順次加算して出力する。
サンプリング倍数(16MHz×4)に同期して上記乗算
器91から出力される乗算値を、1拡散コード長(64
チップ)に渡り順次加算して出力する。
【0049】レジスタ93はそれぞれ、イネーブル信号
生成部53からイネーブル信号E0,E1,…,E63
が出力されている期間に動作状態となり、この期間に上
記加算器92から加算値が出力されるごとにこの加算値
を1チップ期間保持して加算器92に帰還する。
生成部53からイネーブル信号E0,E1,…,E63
が出力されている期間に動作状態となり、この期間に上
記加算器92から加算値が出力されるごとにこの加算値
を1チップ期間保持して加算器92に帰還する。
【0050】出力セレクタ54は、上記各相関検出回路
80〜815による1拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路10から供給される選択制御信号に従い、上記
各相関検出回路80〜815をチップレート×オーバサ
ンプリング倍数(16MHz×4)で順次選択してその相
関値を出力する。
80〜815による1拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路10から供給される選択制御信号に従い、上記
各相関検出回路80〜815をチップレート×オーバサ
ンプリング倍数(16MHz×4)で順次選択してその相
関値を出力する。
【0051】次に、以上のように構成されたマッチドフ
ィルタの動作を説明する。図6はその動作タイミングを
示す図である。相関検出動作の開始に先立ち、各レジス
タ93の記憶内容は「0」にリセットされている。ま
た、拡散コードレジスタ50には拡散コードが図5に示
す状態に初期設定されている。
ィルタの動作を説明する。図6はその動作タイミングを
示す図である。相関検出動作の開始に先立ち、各レジス
タ93の記憶内容は「0」にリセットされている。ま
た、拡散コードレジスタ50には拡散コードが図5に示
す状態に初期設定されている。
【0052】この状態で相関検出動作が開始されると、
拡散コードレジスタ50では拡散コードがチップレート
16MHzで矢印方向にシフトされながら、15チップ分
のみが出力されてそれぞれ相関検出回路80〜815の
各乗算器91,91,…に入力される。乗算器91,9
1,…では、拡散コードのチップレート×オーバサンプ
リング倍数(16MHz×4)に同期して入力された受信
ディジタル信号のデータと、上記拡散コードレジスタ5
0から出力された拡散コードとが乗算され、その乗算値
がそれぞれ加算器92,92,…に入力される。
拡散コードレジスタ50では拡散コードがチップレート
16MHzで矢印方向にシフトされながら、15チップ分
のみが出力されてそれぞれ相関検出回路80〜815の
各乗算器91,91,…に入力される。乗算器91,9
1,…では、拡散コードのチップレート×オーバサンプ
リング倍数(16MHz×4)に同期して入力された受信
ディジタル信号のデータと、上記拡散コードレジスタ5
0から出力された拡散コードとが乗算され、その乗算値
がそれぞれ加算器92,92,…に入力される。
【0053】加算器92,92,…はそれぞれ、上記乗
算器91,91,…から新たな乗算値が出力されるごと
に、この乗算値を対応するレジスタ93に記憶されてい
た加算値にさらに加算し、この新たな加算値を当該レジ
スタへ記憶させる。
算器91,91,…から新たな乗算値が出力されるごと
に、この乗算値を対応するレジスタ93に記憶されてい
た加算値にさらに加算し、この新たな加算値を当該レジ
スタへ記憶させる。
【0054】ところで、上記乗算器91によりチップレ
ートのオーバサンプリング倍(4倍)の周期で得られる
乗算値を別々に累積加算するためには、通常であればオ
ーバサンプリング倍数に相当する4組の加算器及びレジ
スタが必要となる。しかしこの実施形態では、加算セレ
クタ94を設けることで1個の加算器により実現してい
る。
ートのオーバサンプリング倍(4倍)の周期で得られる
乗算値を別々に累積加算するためには、通常であればオ
ーバサンプリング倍数に相当する4組の加算器及びレジ
スタが必要となる。しかしこの実施形態では、加算セレ
クタ94を設けることで1個の加算器により実現してい
る。
【0055】すなわち、加算セレクタ94では、チップ
レートのオーバサンプリング倍(4倍)の周期で上記4
個のレジスタ93が順次選択され、その記憶値が加算器
92に入力される。このため加算器92では、拡散コー
ドの1チップ期間にオーバサンプリングの倍数に相当す
る4回の加算処理を時分割で行うことが可能となる。
レートのオーバサンプリング倍(4倍)の周期で上記4
個のレジスタ93が順次選択され、その記憶値が加算器
92に入力される。このため加算器92では、拡散コー
ドの1チップ期間にオーバサンプリングの倍数に相当す
る4回の加算処理を時分割で行うことが可能となる。
【0056】また、上記加算処理おいて各レジスタ9
3,93,…は、イネーブル信号生成部52から発生さ
れるイネーブル信号EN0,EN1,…,EN63が“H”
レベルの期間に、記憶中の値を加算器72,72,…か
ら新たに入力された加算値に更新する。ここで、イネー
ブル信号EN0,EN1,…,EN63は、図6に示すよう
に拡散コードの1チップずつシフトされたタイミングで
“H”レベルとなり、以後この状態が1拡散符号コード
長の期間に渡り保持される。
3,93,…は、イネーブル信号生成部52から発生さ
れるイネーブル信号EN0,EN1,…,EN63が“H”
レベルの期間に、記憶中の値を加算器72,72,…か
ら新たに入力された加算値に更新する。ここで、イネー
ブル信号EN0,EN1,…,EN63は、図6に示すよう
に拡散コードの1チップずつシフトされたタイミングで
“H”レベルとなり、以後この状態が1拡散符号コード
長の期間に渡り保持される。
【0057】このため、レジスタ93,93,…にはそ
れぞれ、1チップずつシフトされた1拡散符号コード長
の期間に加算された値の合計値が最終的に記憶されるこ
とになる。
れぞれ、1チップずつシフトされた1拡散符号コード長
の期間に加算された値の合計値が最終的に記憶されるこ
とになる。
【0058】例えば、いま相関検出回路80のレジスタ
(Reg0)に注目する。なお、マッチドフィルタが相
関検出動作を開始する時刻をt0とし、この時刻t0以降
に入力されるデータをD0,D1,D2,…とする。ま
た、拡散コードレジスタ50が発生する拡散コードをC
i(i=0,…,64)とする。
(Reg0)に注目する。なお、マッチドフィルタが相
関検出動作を開始する時刻をt0とし、この時刻t0以降
に入力されるデータをD0,D1,D2,…とする。ま
た、拡散コードレジスタ50が発生する拡散コードをC
i(i=0,…,64)とする。
【0059】時刻t0に入力されたデータD0は乗算器9
1で拡散コードC0と乗算され、その乗算結果が加算器
92に入力される。加算器92では、レジスタ(Reg
0)に記憶されている値「0」に乗算器91の出力C0
D0が加算される。このときイネーブル信号EN0は
“1”レベルとなるため、レジスタ(Reg0)は動作
状態になって、上記加算器92で得られた新たな加算値
が記憶される。次の時刻t1から時刻t3までは、イネー
ブル信号EN0が“0”レベルとなるため、レジスタ
(Reg0)の記憶値は更新されない。
1で拡散コードC0と乗算され、その乗算結果が加算器
92に入力される。加算器92では、レジスタ(Reg
0)に記憶されている値「0」に乗算器91の出力C0
D0が加算される。このときイネーブル信号EN0は
“1”レベルとなるため、レジスタ(Reg0)は動作
状態になって、上記加算器92で得られた新たな加算値
が記憶される。次の時刻t1から時刻t3までは、イネー
ブル信号EN0が“0”レベルとなるため、レジスタ
(Reg0)の記憶値は更新されない。
【0060】続いて時刻t4になると、入力データD4が
乗算器91で拡散コードC1と乗算され、その結果が加
算器92に入力される。加算器92では、レジスタ(R
eg0)に記憶されている値C0D0に乗算器91の出力
C1D4が加算される。そして、この新たな加算値C0D0
+C1D4は、レジスタ(Reg0)に入力されて、直前
の記憶値C0D0に代わり記憶される。以後、時刻t8,
t12,…t255においても、同様に乗算処理及び加算処
理が行われ、その加算結果がレジスタ(Reg0)に記
憶される。
乗算器91で拡散コードC1と乗算され、その結果が加
算器92に入力される。加算器92では、レジスタ(R
eg0)に記憶されている値C0D0に乗算器91の出力
C1D4が加算される。そして、この新たな加算値C0D0
+C1D4は、レジスタ(Reg0)に入力されて、直前
の記憶値C0D0に代わり記憶される。以後、時刻t8,
t12,…t255においても、同様に乗算処理及び加算処
理が行われ、その加算結果がレジスタ(Reg0)に記
憶される。
【0061】同様に、他のレジスタ(Reg1),(R
eg2),…においても同様の処理が行われ、各レジス
タ93にはイネーブル信号EN1,…,EN63により指
定された1拡散コード期間に渡り加算された値がそれぞ
れ相関値として記憶される。
eg2),…においても同様の処理が行われ、各レジス
タ93にはイネーブル信号EN1,…,EN63により指
定された1拡散コード期間に渡り加算された値がそれぞ
れ相関値として記憶される。
【0062】ここで、時刻t0から1拡散コード長に相
当するt255までの期間に入力されるデータD0〜D255
と拡散コードC0〜C63との相関値をX0、また時刻t1
から1拡散コード長に相当するt255までの期間に入力
されるデータD1〜D256と拡散コードC0〜C63との相
関値をX1、以下同様に時刻t2以降t255までの各時刻
から1拡散コード長に相当する期間に入力されるデータ
と拡散コードC0〜C63との相関値をX2,…,X63とそ
れぞれ定義すると、これらの相関値Xi(i=0,…,63)は X0=C0D0+C1D4+C2D8+C3D12+…+C63D252 X1=C0D4+C1D8+C2D12+C3D16+…+C63D256 X0=C0D8+C1D12+C2D16+C3D20+…+C63D260 : X15=C0D60+C1D64+C2D68+C3D72+…+C63D312 のように表すことができる。
当するt255までの期間に入力されるデータD0〜D255
と拡散コードC0〜C63との相関値をX0、また時刻t1
から1拡散コード長に相当するt255までの期間に入力
されるデータD1〜D256と拡散コードC0〜C63との相
関値をX1、以下同様に時刻t2以降t255までの各時刻
から1拡散コード長に相当する期間に入力されるデータ
と拡散コードC0〜C63との相関値をX2,…,X63とそ
れぞれ定義すると、これらの相関値Xi(i=0,…,63)は X0=C0D0+C1D4+C2D8+C3D12+…+C63D252 X1=C0D4+C1D8+C2D12+C3D16+…+C63D256 X0=C0D8+C1D12+C2D16+C3D20+…+C63D260 : X15=C0D60+C1D64+C2D68+C3D72+…+C63D312 のように表すことができる。
【0063】以上のように各相関検出回路60〜615
においてそれぞれ、イネーブル信号EN0,…,EN63
により指定された1拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。
においてそれぞれ、イネーブル信号EN0,…,EN63
により指定された1拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。
【0064】すなわち、出力ゲート期間になると出力セ
レクタ54は、制御回路10から供給される選択制御信
号に従い、相関検出回路80〜815のレジスタ93,
93,…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路10に供給する。
レクタ54は、制御回路10から供給される選択制御信
号に従い、相関検出回路80〜815のレジスタ93,
93,…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路10に供給する。
【0065】以上のように第2の実施形態においても、
拡散コード長の1/4に相当する数の相関検出回路ブロ
ック80〜815を設け、これらの相関検出回路ブロッ
ク80〜815において、チップレートの4倍でオーバ
サンプリングされたのち入力されるデータと、拡散コー
ドレジスタ50がチップレートに同期してシフトしなが
ら発生する1/4コード長の拡散コードとの相関値を検
出するようにしている。
拡散コード長の1/4に相当する数の相関検出回路ブロ
ック80〜815を設け、これらの相関検出回路ブロッ
ク80〜815において、チップレートの4倍でオーバ
サンプリングされたのち入力されるデータと、拡散コー
ドレジスタ50がチップレートに同期してシフトしなが
ら発生する1/4コード長の拡散コードとの相関値を検
出するようにしている。
【0066】したがって、加算値記憶用のレジスタ93
は15×4=64個用意すればよいことになり、これに
より拡散コード長に相当する数×オーバサンプリング倍
数(64×4=256)個のレジスタを必要とした従来
の構成に比べてレジスタの数を1/4に減らすことがで
きる。また、乗算器91についても、従来では拡散コー
ドのコード長に相当する数(64個)を必要としていた
のに対し、この実施形態では15個用意すれば済むこと
になる。このため、加算器92や出力セレクタ54を新
たに設けることになることを差し引いても、回路規模の
小型化が図れ、さらに低消費電力化を図ることができ
る。
は15×4=64個用意すればよいことになり、これに
より拡散コード長に相当する数×オーバサンプリング倍
数(64×4=256)個のレジスタを必要とした従来
の構成に比べてレジスタの数を1/4に減らすことがで
きる。また、乗算器91についても、従来では拡散コー
ドのコード長に相当する数(64個)を必要としていた
のに対し、この実施形態では15個用意すれば済むこと
になる。このため、加算器92や出力セレクタ54を新
たに設けることになることを差し引いても、回路規模の
小型化が図れ、さらに低消費電力化を図ることができ
る。
【0067】しかもこの実施形態では、加算セレクタ9
4を設け、この加算セレクタ94により4個のレジスタ
の出力を順次選択して加算器92に入力するようにして
いるので、1個の加算器92を時分割動作させることが
可能となり、これにより加算器の数を1/4に減らして
回路規模をさらに小型化することができる。
4を設け、この加算セレクタ94により4個のレジスタ
の出力を順次選択して加算器92に入力するようにして
いるので、1個の加算器92を時分割動作させることが
可能となり、これにより加算器の数を1/4に減らして
回路規模をさらに小型化することができる。
【0068】(その他の実施形態)前記各実施形態で
は、各拡散コード周期ごとにマルチパスの相関値を検出
することを前提として説明したが、必ずしも各拡散コー
ド周期ごとに相関値を検出しなくてもよい。
は、各拡散コード周期ごとにマルチパスの相関値を検出
することを前提として説明したが、必ずしも各拡散コー
ド周期ごとに相関値を検出しなくてもよい。
【0069】すなわち、ディジタル信号受信装置を移動
局としてではなく固定局として使用するような場合に
は、マッチドフィルタにより得られる相関値のパターン
はそれほど変動しない。したがって、この様な場合には
各拡散コード周期ごとに相関値を検出する必要性は低
い。
局としてではなく固定局として使用するような場合に
は、マッチドフィルタにより得られる相関値のパターン
はそれほど変動しない。したがって、この様な場合には
各拡散コード周期ごとに相関値を検出する必要性は低
い。
【0070】そこで、例えば図8に示すように、マッチ
ドフィルタを拡散コードの周期の複数倍で間欠的に動作
させるようにする制御する。この間欠動作の制御は、制
御回路10において行うことが可能である。この様にす
ると、マッチドフィルタによる消費電力をより一層低減
することが可能となる。
ドフィルタを拡散コードの周期の複数倍で間欠的に動作
させるようにする制御する。この間欠動作の制御は、制
御回路10において行うことが可能である。この様にす
ると、マッチドフィルタによる消費電力をより一層低減
することが可能となる。
【0071】また、その際間欠動作の周期は固定値に設
定しておくことももちろん可能であるが、受信ディジタ
ル信号の受信品質またはディジタル信号受信装置の移動
速度を検出し、この検出結果に応じて上記間欠動作周期
を適応的に可変設定することも可能である。
定しておくことももちろん可能であるが、受信ディジタ
ル信号の受信品質またはディジタル信号受信装置の移動
速度を検出し、この検出結果に応じて上記間欠動作周期
を適応的に可変設定することも可能である。
【0072】上記受信品質は、受信電界強度や符号誤り
率をもとに制御回路10において検出することが可能で
あり、また移動速度は搭載車両の速度計の情報を制御回
路10に取り込むことで検出可能である。そして、これ
らの検出結果を基に制御回路10で最適な間欠動作周期
を適応的に決定し、この決定結果に基づいて例えば上記
マッチドフィルタへの電源供給を間欠的にオンオフする
ことで、実現できる。
率をもとに制御回路10において検出することが可能で
あり、また移動速度は搭載車両の速度計の情報を制御回
路10に取り込むことで検出可能である。そして、これ
らの検出結果を基に制御回路10で最適な間欠動作周期
を適応的に決定し、この決定結果に基づいて例えば上記
マッチドフィルタへの電源供給を間欠的にオンオフする
ことで、実現できる。
【0073】その他、出力ゲート期間の長さ、マッチド
フィルタの回路構成やディジタル信号受信装置の種類及
びその構成等についても、この発明の要旨を逸脱しない
範囲で種々変形して実施できる。
フィルタの回路構成やディジタル信号受信装置の種類及
びその構成等についても、この発明の要旨を逸脱しない
範囲で種々変形して実施できる。
【0074】
【発明の効果】以上詳述したようにこの発明では、第1
のコード長Nを有する拡散コードをそれより短い第2の
コード長Mずつチップレートに同期してシフトしながら
発生する拡散コード発生手段と、上記第2のコード長M
に対応して設けられたM個の相関検出手段と、これらの
相関検出手段から相関検出結果を選択的に出力する選択
手段とを備えている。
のコード長Nを有する拡散コードをそれより短い第2の
コード長Mずつチップレートに同期してシフトしながら
発生する拡散コード発生手段と、上記第2のコード長M
に対応して設けられたM個の相関検出手段と、これらの
相関検出手段から相関検出結果を選択的に出力する選択
手段とを備えている。
【0075】したがってこの発明によれば、同期検出精
度を低下させることなく回路の小型化を可能とし、これ
により小型でかつ消費電力の少ないマッチドフィルタを
提供することができる。
度を低下させることなく回路の小型化を可能とし、これ
により小型でかつ消費電力の少ないマッチドフィルタを
提供することができる。
【図1】 この発明に係わるマッチドフィルタを備えた
ディジタル信号受信装置の第1の実施形態を示す回路ブ
ロック図。
ディジタル信号受信装置の第1の実施形態を示す回路ブ
ロック図。
【図2】 図1に示したディジタル信号受信装置のマッ
チドフィルタの構成を示す回路ブロック図。
チドフィルタの構成を示す回路ブロック図。
【図3】 図2に示したマッチドフィルタの動作説明に
使用するタイミング図。
使用するタイミング図。
【図4】 図2に示したマッチドフィルタの動作を説明
するための図。
するための図。
【図5】 この発明に係わるマッチドフィルタの第2の
実施形態を示す回路ブロック図。
実施形態を示す回路ブロック図。
【図6】 図5に示したマッチドフィルタの動作説明に
使用するタイミング図。
使用するタイミング図。
【図7】 マッチドフィルタの相関出力を示す信号波形
図。
図。
【図8】 この発明に係わるマッチドフィルタの第3の
実施形態の動作説明に使用するタイミング図。
実施形態の動作説明に使用するタイミング図。
【図9】 従来のマッチドフィルタの構成を示す回路ブ
ロック図。
ロック図。
1…アンテナ 2…アナログ・フロントエンド 3…アナログ−ディジタル変換器(A−D) 4…RAKE受信機 5…サーチ受信機 6…AGC回路 7…デインタフェースリーブ回路 8…誤り検出回路 9…誤り訂正回路 10…制御回路 11…音声・オーディオデコーダ 12…ディジタル−アナログ変換器(D−A) 13…スピーカ 14…キーパッド/ディスプレイ 50…拡散コードレジスタ 51,53…イネーブル信号生成部 52,54…出力セレクタ 60〜615,80〜815…相関検出回路 71,91…乗算器 72,92…加算器 73,93…レジスタ 94…加算セレクタ
Claims (6)
- 【請求項1】 第1のコード長Nを有する拡散コード
を、この第1のコード長Nより短い第2のコード長M分
ずつチップレートに同期してシフトしながら発生する拡
散コード発生手段と、 前記チップレートに同期してデータが入力されるごと
に、当該データを前記拡散コード発生手段が発生する第
2のコード長Mの拡散コードとそれぞれ乗算するM個の
乗算手段と、 このM個の乗算手段の乗算出力をそれぞれ1チップずつ
タイミングがシフトされた前記第1のコード長Nの期間
に渡り加算するM個の加算手段と、 このM個の加算手段による加算課程においてその加算値
をそれぞれ記憶する記憶手段と、 前記第1のコード長Nの期間に渡る加算処理の終了後
に、その加算結果を前記記憶手段から選択的に読み出し
て出力する選択手段とを具備したことを特徴とするマッ
チドフィルタ。 - 【請求項2】 データを拡散コードのチップレートのL
倍でオーバサンプリングしたのち同期検出を行う場合
に、 前記M個の加算手段の各々を前記オーバサンプリングの
倍数Lに相当するL個の期間に時分割して動作させ、前
記乗算手段からチップレートのL倍に相当する周期で出
力される乗算出力の加算処理を、前記L個の期間に振り
分けて行わせる加算制御手段を、さらに具備したことを
特徴とする請求項1記載のマッチドフィルタ。 - 【請求項3】 送信拡散コードによりスペクトラム拡散
されたディジタル信号を受信し、この受信ディジタル信
号の送信拡散コードに対する同期を確立するサーチ受信
機を備えたディジタル信号受信装置において、 第1のコード長Nを有する受信拡散コードを、この第1
のコード長Nより短い第2のコード長M分ずつチップレ
ートに同期してシフトしながら発生する拡散コード発生
手段と、 前記チップレートに同期して前記受信ディジタル信号の
データが入力されるごとに、当該データを前記拡散コー
ド発生手段が発生する第2のコード長Mの受信拡散コー
ドとそれぞれ乗算するM個の乗算手段と、 このM個の乗算手段の乗算出力をそれぞれ1チップずつ
タイミングがシフトされた前記第1のコード長Nの期間
に渡り加算するM個の加算手段と、 このM個の加算手段による加算課程においてその加算値
をそれぞれ記憶する記憶手段と、 前記第1のコード長Nの期間に渡る加算処理の終了後
に、その加算結果を前記記憶手段から選択的に読み出し
て出力する選択手段とを備えるマッチドフィルタを、前
記サーチ受信機として具備したことを特徴とするディジ
タル信号受信装置。 - 【請求項4】 前記マッチドフィルタは、 前記受信ディジタル信号の各データを拡散コードのチッ
プレートのL倍でオーバサンプリングするオーバサンプ
リング手段と、 前記M個の加算手段の各々を前記オーバサンプリングの
倍数に相当するL個の期間に時分割して動作させ、前記
乗算手段からチップレートのL倍に相当する周期で出力
される乗算出力の加算処理を、前記L個の期間に振り分
けて行わせる加算制御手段とを、さらに備えたことを特
徴とする請求項3記載のディジタル信号受信装置。 - 【請求項5】 前記マッチドフィルタを前記受信拡散コ
ードの周期の複数倍の周期で間欠的に動作させる動作制
御手段を、さらに具備したことを特徴とする請求項3記
載のディジタル信号受信装置。 - 【請求項6】 前記動作制御手段は、 受信ディジタル信号の受信品質及び前記ディジタル信号
受信装置の移動速度の少なくとも一方を検出する検出手
段と、 この検出手段の検出結果に応じて、前記間欠動作周期を
適応的に可変設定する周期可変手段とを備えたことを特
徴とする請求項5記載のディジタル信号受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081261A JP2001267969A (ja) | 2000-03-23 | 2000-03-23 | マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081261A JP2001267969A (ja) | 2000-03-23 | 2000-03-23 | マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001267969A true JP2001267969A (ja) | 2001-09-28 |
Family
ID=18598221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000081261A Pending JP2001267969A (ja) | 2000-03-23 | 2000-03-23 | マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001267969A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1960370B (zh) * | 2005-11-01 | 2013-03-27 | 北京华旗资讯数码科技有限公司 | 便携式信息交换装置的信息交换方法 |
JP2016519455A (ja) * | 2013-03-15 | 2016-06-30 | クアルコム,インコーポレイテッド | チャネル推定を計算するためのデバイスおよび方法 |
-
2000
- 2000-03-23 JP JP2000081261A patent/JP2001267969A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1960370B (zh) * | 2005-11-01 | 2013-03-27 | 北京华旗资讯数码科技有限公司 | 便携式信息交换装置的信息交换方法 |
JP2016519455A (ja) * | 2013-03-15 | 2016-06-30 | クアルコム,インコーポレイテッド | チャネル推定を計算するためのデバイスおよび方法 |
JP2017147730A (ja) * | 2013-03-15 | 2017-08-24 | クアルコム,インコーポレイテッド | チャネル推定を計算するためのデバイスおよび方法 |
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