JP2001267565A - Mosfetデバイスを形成する方法 - Google Patents
Mosfetデバイスを形成する方法Info
- Publication number
- JP2001267565A JP2001267565A JP2001017484A JP2001017484A JP2001267565A JP 2001267565 A JP2001267565 A JP 2001267565A JP 2001017484 A JP2001017484 A JP 2001017484A JP 2001017484 A JP2001017484 A JP 2001017484A JP 2001267565 A JP2001267565 A JP 2001267565A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- gate
- substrate
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 125
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 59
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 59
- 239000012212 insulator Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000126 substance Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 63
- 150000004767 nitrides Chemical class 0.000 claims description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 29
- 238000005137 deposition process Methods 0.000 claims description 25
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 5
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 5
- 229910002113 barium titanate Inorganic materials 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims description 3
- 238000006731 degradation reaction Methods 0.000 claims description 3
- 230000008016 vaporization Effects 0.000 claims 1
- 238000001459 lithography Methods 0.000 abstract description 9
- 230000000295 complement effect Effects 0.000 abstract description 2
- 230000005669 field effect Effects 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 26
- 239000003989 dielectric material Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 10
- 238000000137 annealing Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
体と、低オーバーラップ容量(0.35fF/μm以
下)と、リソグラフィーにより定められたゲート長より
短いチャネル長とを有する金属酸化膜半導体電界効果型
(MOSFET)デバイスを提供する。 【解決手段】 この方法は、ダマシン処理工程と化学的
酸化物除去(COR)工程とを含む。COR工程は、パ
ッド酸化物層上に大きなテーパを形成する。パッド酸化
物層は、高誘電率のゲート絶縁体と組み合わされると、
普通の相補形金属酸化膜半導体(CMOS)方法を用い
て形成されるMOSFETデバイスに比べて、低オーバ
ーラップ容量,短チャネル長,および良好なデバイス性
能を生じる。
Description
関し、特に、高誘電率(7より大きい誘電率k)ゲート
絶縁体,低オーバーラップ容量(0.35fF/μm以
下)、およびリソグラフィにより定められたゲート長よ
り短いチャネル長(サブリソグラフィック、例えば0.
1μm以下)を有する金属酸化膜半導体電界効果トラン
ジスタ(MOSFET)デバイスを製造する方法に関す
る。
m以下の寸法までスケールダウンされると、また、ゲー
ト酸化物の厚さが、1.5nmより薄い厚さまでスケー
ルダウンされると、1A/cm2 より大きいトンネル電
流が、SiO2 をゲート誘電体層として使用することを
妨げる。従って、高誘電率ゲート絶縁体を用いる相補形
金属酸化膜半導体(CMOS)技術の開発を、0.1μ
m以下の状況にまでCMOSスケーリングを続けること
が重要要件である。
トCMOS技術では、ソース/ドレインのイオン注入の
活性化アニールは、典型的には、ゲート絶縁体が形成さ
れた後に行われる。このことは、高誘電率絶縁体の特性
の劣化を防ぐために、アニール温度を800℃より低い
温度に制限する。このような低温アニールは、ソース/
ドレイン接合の部分的活性化、および、ポリシリコン・
ゲートの空乏を生じる。上述した特徴は共に、しばしば
デバイス性能の劣化を生じるので望ましくない。
ソース/ドレイン拡張部は、デバイスのゲート領域をオ
ーバーラップしなければならない。このオーバーラップ
は、デバイス内に容量を生じる。ソース/ドレイン拡張
部のゲート領域とのオーバーラップが大きくなるほど、
オーバーラップ容量が大きくなる。同様に、ソース/ド
レイン拡張部のゲート領域とのオーバーラップがあまり
にも小さいと、信頼できないMOSFETデバイスが製
造される。
問題は、ゲートが、リソグラフィおよびエッチングを用
いて製造されることである。CMOSデバイスのゲート
領域を形成する際にリソグラフィおよびエッチングを用
いることは、チャネル長がリソグラフィック・ツールと
同じオーダーであるMOSFETデバイスを与える。す
なわち、リソグラフィにより定められたゲート長は、サ
ブリソグラフィック・デバイスの形成を妨げる。
高誘電率ゲート絶縁体,低オーバーラップ容量,および
サブリソグラフィック・チャネル長を有するMOSFE
Tデバイスの製造を可能にする新規かつ改良された方法
を開発する必要性が絶えず存在している。
は、デバイスのゲート絶縁体として高誘電率誘電体材料
を含む、非常に信頼できるMOSFETデバイスを製造
する方法を提供することにある。
絶縁体および低オーバーラップ容量を含む、非常に信頼
できるMOSFETデバイスを製造する方法を提供する
ことにある。
ト絶縁体,低オーバーラップ容量,および短チャネル長
を有する、非常に信頼できるMOSFETデバイスを製
造する方法を提供することにある。
ップ容量および短チャネル長を有し、デバイスのゲート
絶縁体として、高誘電率,低温金属酸化物または高誘電
率,高温金属酸化物を用いる、非常に信頼できるMOS
FETデバイスを製造する方法を提供することにある。
N4 の誘電率より大きい、すなわち7.0より大きい誘
電率を有する誘電体材料を示すために用いられる。より
好適には、用語“高誘電率”は、15以上の誘電率を有
する誘電体材料を示す。
では、0.35fF/μm以下の容量を示すために用い
られる。
さが0.1μm以下、すなわちサブリソグラフィックで
あるゲート領域の下にあるゲートチャネルを示すために
用いられる。
050℃、好適には1000℃の温度で10秒間アニー
ルを受けるときに劣化しない金属酸化物を示す。このク
ラスの金属酸化物の例は、限定はされないが、Al2 O
3 およびTiO2 を含む。
50℃、好適には1000℃で10秒間アニールする
と、金属に転換されるか、あるいは、漏出しやすい(l
eaky)金属酸化物を示す。この種の金属酸化物の例
は、限定はされないが、ZrO 2 ,チタン酸バリウム,
チタン酸ストロンチウム,およびチタン酸バリウムスト
ロンチウムを含む。
および利点は、ゲート電極の形成のためのダマシン処理
工程と、パッド酸化物層内に大きなテーパを設けるため
の化学的酸化物除去(COR)処理工程とを含む方法を
用いることによって本発明において実現することができ
る。これらの2つの処理工程を、高誘電率誘電体材料と
組み合わせて用いると、低オーバーラップ容量および短
チャネル長を有するMOSFETデバイスを製造するこ
とができる。
て、高誘電率,高温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
た積層膜を有する半導体構造を準備する工程を含み、前
記積層膜は、少なくとも、前記基板の前記表面上に形成
されたパッド酸化物層と、前記パッド酸化物層上に形成
された窒化物層とを有し、(b)前記窒化物層内に、前
記パッド酸化物層上で停止するゲートホールを形成する
工程と、(c)前記ゲートホール内の前記窒化物層上
に、酸化膜を形成する工程と、(d)前記ゲートホール
内に、前記基板の一部を露出させる開口を設けるため
に、前記酸化物層と前記パッド酸化物層の一部とをエッ
チングする工程とを含み、このエッチング工程によっ
て、前記パッド酸化物層に、テーパが設けられ、(e)
前記ゲートホールの周囲、および前記露出された基板上
に、高誘電率,高温金属酸化物層を形成する工程と、
(f)前記ゲートホールを、ゲート導体で充填する工程
と、(g)前記窒化物層を除去して、前記高誘電率,高
温金属酸化物の一部を露出させる工程と、(h)前記M
OSFETデバイスの製造を完成する工程とを含む。
板内に活性ソース/ドレイン拡張部を形成する工程と、
前記高誘電率,高温金属酸化物の露出された側壁上にス
ペーサを形成する工程と、前記基板内に活性ソース/ド
レイン領域を形成する工程と、前記パッド酸化物層の一
部内および前記ゲート導体内にシリサイド領域を形成す
る工程とを含む。
て、高誘電率,低温金属酸化物を用い、この発明の処理
工程は、次の工程を含む。
たダミー積層膜を有する半導体構造を準備する工程を含
み、前記ダミー積層膜は、少なくとも、前記基板の前記
表面上に形成されたパッド酸化物層と、前記パッド酸化
物層上に形成されたポリシリコン層と、前記ポリシリコ
ン層上に形成されたSiO2 層とを有し、(B)パター
ニングされたダミー・ゲート領域を設けるために、前記
パッド酸化物層上で停止する前記ダミー積層膜の選択部
分を除去する工程と、(C)前記パターニングされたダ
ミー・ゲート領域から、前記SiO2 層を除去する工程
と、(D)前記ダミー・ゲート領域下の前記基板内に、
活性ソース/ドレイン拡張部を形成する工程と、(E)
前記ダミー・ゲート領域の側壁上に、スペーサを形成す
る工程と、(F)前記基板内に、活性ソース/ドレイン
領域を形成する工程と、(G)前記パッド酸化物層の一
部内および前記ダミー・ゲート領域の前記ポリシリコン
層内に、シリサイド領域を形成する工程と、(H)前記
ダミー・ゲート領域を取り囲む絶縁層を形成する工程
と、(I)前記ダミー・ゲート領域内の前記ポリシリコ
ン層で停止する前記絶縁体を平坦化する工程と、(J)
前記基板の一部を露出させるために、開口を形成する工
程とを含み、前記開口は、前記ダミー・ゲート領域の前
記ポリシリコン層を除去することによって、および、前
記ダミー・ゲート領域の前記パッド酸化物層の一部にテ
ーパを設けることによって形成され、(K)前記開口内
に、高誘電率,低温金属酸化物を形成する工程と、
(L)前記開口を、低温で付着されたゲート導体で充填
する工程とを含む。
いて行うことができる。
ずれかを用いて製造されるMOSFETデバイスに関す
る。本発明のMOSFETデバイスは、低オーバーラッ
プ容量および短チャネル長を有することを特徴とする。
特に、本発明のMOSFETデバイスは、少なくとも、
テーパが設けられたパッド酸化物層の一部上に形成され
た高誘電率ゲート絶縁体を有する1つのゲート領域を備
え、前記ゲート領域は、長さがサブリソグラフィック
な、好適には0.1μm以下であるチャネルをさらに有
する。
て、高誘電率ゲート絶縁体,低オーバーラップ容量,お
よび短チャネル長を有するMOSFETデバイスを製造
する方法を提供する本発明をより詳細に説明する。図面
の中で、同じ参照番号は、同じおよび/または対応する
要素を説明するために用いられる。
施例で用いられる基本的な処理工程を示す。特に、図1
〜図7は、本発明の第1の方法を用いて形成することが
できる1つの可能なMOSFETデバイスの断面図であ
る。上述したように、ゲート絶縁体として、高誘電率,
高温金属酸化物を用いるときに、第1の方法が、適用さ
れる。
る初期構造を示す。初期構造は、基板10と積層膜12
とを有する。積層膜12は、基板10の表面上に形成さ
れるSiO2 のようなパッド酸化物層14と、パッド酸
化物層14上に形成されるSi3 N4 のような窒化物層
16とを有する。図面は、2つの材料層を有する積層膜
を示すが、積層膜はまた、追加の材料層を有することが
できる。この実施例では、図面の中で、窒化物層16
は、分離溝を画成する際に用いられる窒化物層とは異な
り、従って、窒化物層16は、次のエッチング工程によ
って除去され、構造のゲート領域を露出し、パッド酸化
物層は、窒化物層の除去後、基板部分上に残る。
セスを用いて基板10の表面上に形成されるか、あるい
はまた、パッド酸化物層は、限定はされないが、化学的
気相成長(CVD),プラズマCVD,スパッタリン
グ,蒸着のような普通の付着プロセス、および他の同様
の付着プロセスによって形成することができる。パッド
酸化物層の厚さは、変えることができるが、次の処理工
程で形成される対応するゲート絶縁体よりも厚くするべ
きである。典型的には、パッド酸化物層は、約8〜約2
0nmの厚さを有する。
6は、パッド酸化物層を形成する際に上述したような同
じプロセスを含む、技術上周知の普通の付着プロセスを
用いてパッド酸化物層14の表面上に形成される。窒化
物層の厚さは、変えることができるが、窒化物層が上に
形成されるパッド酸化物よりも厚くするべきである。典
型的には、本発明では、積層膜12の窒化物層16は、
約50〜約200nmの厚さを有する。
うな半導電性材料が含まれる全ての普通の半導体基板と
することができる。本発明で用いることができる幾つか
の半導体基板の例は、限定はされないが、Si,Ge,
SiGe,GaP,InAs,InP、および他のII
I族/V族化合物半導体を含む。また、基板は、Si/
SiGeのような層状の半導体より構成することができ
る。基板は、製造されるべき所望のデバイスに基づい
て、n型またはp型とすることができる。基板は、種々
の活性領域および/または分離領域を含むことができ
る。これらは、技術上周知の処理技術を用いて、基板上
に形成されるか、あるいは、基板内に形成される。本発
明で用いられる好適な基板は、Siウエハまたはチップ
である。
基板内に分離溝が形成される。分離溝は、前に付着され
た窒化物層(これは、窒化物層16とは異なる),パッ
ド酸化物層14,および基板10の一部を経て形成され
る。分離溝は、普通のリソグラフィおよびエッチング
(反応性イオンエッチング(RIE),プラズマエッチ
ング,イオンビームエッチング、および他の同様のドラ
イエッチ・プロセス)を用いて形成される。図示はしな
いが、リソグラフィ工程は、普通のフォトレジストと、
任意の反射防止膜とを用い、フォトレジストおよび反射
防止膜は共に、分離溝が基板内に形成された後に除去さ
れる。
離溝の側壁および底部に沿うようにして、分離溝内に形
成され、次に、分離溝は、分離溝誘電体材料で充填され
る(図面では、分離領域18は、酸化物ライナーおよび
分離溝誘電体材料の両方を含むことを意味する)。任意
の高密度化工程および/または平坦化工程を、分離溝充
填の後に行うことができる。分離溝充填,平坦化,積層
膜12形成後に形成される構造を、図1に示す。酸化物
ライナーは、パッド酸化物の上面で連続層を形成し、従
って、分離溝の底部全体が、基板10から分離する。
形成する際に、上述したような同じプロセスを含む全て
の普通の付着または熱成長プロセスを用いて形成するこ
とができる。酸化物ライナーの厚さは、酸化物ライナー
を形成する際に用いられる処理技術に基づいて変えるこ
とができるが、酸化物ライナーの典型的な厚さの範囲
は、約5〜約20nmである。
形成された後に、分離溝誘電体材料が、前に形成された
窒化物層の表面上、および分離溝内に形成される。本発
明で用いられる充填プロセスは、限定はされないが、C
VDおよびプラズマCVDを含む普通の付着プロセスを
含む。本発明のこの工程で用いることができる適切な分
離溝誘電体材料は、普通の誘電体材料を含む。本発明で
用いることができる幾つかの適切な分離溝誘電体材料の
例は、限定はされないが、テトラエチルオルトシリケー
ト(TEOS),SiO2 ,流動性酸化物、および他の
同様の誘電体材料を含む。TEOSが分離溝誘電体材料
として用いられると、平坦化の前に、任意の高密度化工
程を用いることができる。
学機械研磨(CMP),および研削を含む、当業者に周
知の普通の平坦化技術を含む。分離領域を形成した後
は、窒化物層を除去することができ、新しい窒化物層1
6が形成されるか、あるいはまた、追加の窒化物材料を
付着して、新しい窒化物層16を形成する。
層16内に、パッド酸化物14上で停止するゲートホー
ル20の形成を含む(図2に示す)。特に、ゲートホー
ルは、普通のリソグラフィ,エッチング(反応性イオン
エッチング(RIE),プラズマエッチング,イオンビ
ームエッチング、および他の同様のドライエッチング・
プロセス)を用いて形成され、図2に示す構造を与え
る。普通のフォトレジストは、ゲートホールを画成する
際に用いられ、ゲートホールを製造した後に除去され
る。図面には、構造内に1つのゲートホールのみの形成
を示すが、複数のゲートホールもまた、含まれる。
ョルド調整イオン注入工程を、普通のイオン注入および
活性アニールを用いて行うことができ、これらのプロセ
スは共に、当業者に周知である。
ド調整イオン注入形成の後に、酸化膜22が、ゲートホ
ール20内の窒化物層上に形成され、図3に示す構造を
与える。酸化物層は、ゲートホール内の窒化物層上に酸
化物層を形成することができるCVDのような付着プロ
セスを用いることによって形成される。酸化物は、TE
OSのような普通の材料より構成される。
にテーパが設けられたパッド酸化物層を設けるために、
ゲートホール20の底部のパッド酸化物層14内に開口
24が形成される。“テーパ(taper)”によっ
て、パッド酸化物の側壁が、垂直ではないことを意味し
ている。パッド酸化物の側壁は、90°からかなりそれ
る。好適には、テーパ状のパッド酸化物の側壁は、約4
5°以下である。テーパは、本発明では、酸化物を除去
する際に非常に選択的な化学的酸化物除去(COR)工
程を用いることによって与えられる。本発明のこの工程
は、前にゲートホール内の窒化物層上に形成された酸化
物層を完全に除去しながら、パッド酸化物層をテーパ状
にすることによって、ゲートホール内に基板10の一部
を露出させる。COR工程は、気相の化学的酸化物除去
プロセスであり、HFおよびNH3の蒸気を、エッチャ
ントとして用い、低圧(約1.0666Pa(約8m
Torr)以下、好ましくは、約0.7999Pa(約
6m Torr)以下)を用いる。
た後、高誘電率,高温金属酸化物層26(図5を参照)
が、ゲートホールの周囲(テーパが設けられたパッド酸
化物層および基板の露出面を含む)に形成される。高誘
電率,高温金属酸化物は、限定はされないが、CVD,
プラズマCVD,原子層付着,スパッタリング、および
他の同様の付着プロセスを含む普通の付着プロセスを用
いて形成される。前述したように、高誘電率,高温材料
は、950〜1050℃、好適には1000℃で10秒
間アニールされても劣化しない金属酸化物を含む。本発
明で用いることができる高誘電率,高温金属酸化物の幾
つかの例は、Al2 O3 およびTiO2を含む。
明にとって重要ではないが、典型的には、約5〜約30
Åである。
て、ゲートホールが、CVD,プラズマCVD,蒸着,
およびスパッタリングのような、当業者に周知の普通の
付着プロセスを用いて、ゲート導体28で充填される。
本発明で用いることができる適切なゲート導体は、限定
はされないが、ポリシリコン,W,Ta,TiN、およ
び他の同様の導電材料を含む。また、ゲート導体を含む
構造を、図5に示す。必要ならば、ゲートホールをゲー
ト導体で充填した後に、普通の平坦化プロセスを用い
る。
が、普通のダマシン・エッチバック・プロセスを用いて
構造から除去される。特に、他の周囲の材料層に比較し
て窒化物層を除去する際に非常に選択的な熱燐酸のよう
な化学エッチャントを、ダマシン・エッチバック・プロ
セスに用いる。本発明で用いられるダマシン・エッチバ
ック・プロセスは、上述したパッド酸化物層上で停止す
る。
Tデバイスに典型的に存在する他の領域が、当業者に周
知の技術を用いて製造される。本発明の1つの完成され
たMOSFETデバイスを、図7に示す。図7は、MO
SFETデバイス領域の周囲の拡大図である。特に、図
7は、ソース/ドレイン拡張部30,スペーサ32,ソ
ース/ドレイン領域34,シリサイド領域36を含む。
ソース/ドレイン拡張部は、普通のイオン注入およびア
ニールを用いて形成される。ソース/ドレイン領域を活
性化する際に用いられるアニール温度は、典型的には約
950℃以上であり、アニール時間は、典型的には、約
5秒以内である。
Si3 N4 )または酸化物(例えば、SiO2 )より構
成され、技術上周知の普通の付着プロセスを用いて形成
され、その後、RIEまたは他の同様のエッチ・プロセ
スによってエッチングされる。スペーサ32の厚さは、
変えることができるが、典型的には、約100〜150
nmの厚さを有する。
ン注入およびアニールによって形成される。ソース/ド
レイン領域を活性化する際に用いられるアニール温度
は、典型的には、約1000℃以上,約5秒以内の期間
である。
サリサイド処理工程を用いて構造内に形成される。この
ような処理工程は、周知であるので、同じ処理工程の詳
細な説明は、行わない。
の普通のCMOS処理工程を受けることができ、CMO
S処理工程は、例えば、R.Colclaserの“M
icro Electronics processi
ng and DeviceDesign”,Chap
ter 10,page 266−269,John
Wiley and Sons publisher,
1980に説明されている。
明の方法を例示し、ゲート絶縁体として、高誘電率,高
温金属酸化物を用いている。以下の説明、および図8〜
図13は、ゲート絶縁体として、高誘電率,低温金属酸
化物を用いるときの本発明の方法を示す。図8〜図13
に示す第2の実施例は、本発明の好適な実施例を示すこ
とに注意されたい。
を、図8に示す。特に、図8は、基板10と、分離溝1
8と、ダミー積層膜50とを有する。ダミー積層膜50
は、パッド酸化物層14,ポリシリコン層52,および
SiO2 層54を有する。分離溝およびパッド酸化物層
は、本発明の第1の実施例に関連して前述した処理工程
を用いて形成される。ダミー積層膜50のポリシリコン
層は、CVD,プラズマCVD,スパッタリングのよう
な普通の付着プロセスを用いて形成され、低圧CVDプ
ロセスが、非常に好適である。ポリシリコン層52の厚
さは、本発明にとっては重要ではないが、典型的には、
約1000〜約2000Åである。
エチルオルトシリケート(TEOS)のオゾン付着、あ
るいはSiO2 層を形成できる他の付着プロセスを用い
て形成される。SiO2 層54の厚さは、本発明にとっ
ては重要ではないが、典型的には、約300〜約500
Åである。
・ゲート領域を製造する際に用いられるパターニングさ
れたレジスト56の存在を示す。本発明で用いられるレ
ジストは、リソグラフィで用いられる普通のレジストで
あり、このレジストは、普通の付着プロセス,露光,現
像を用いて、SiO2 層上に形成される。
は、ダミー積層膜50の一部を保護するために用いられ
る。ダミー積層膜50の保護されない領域は、RIEま
たはプラズマエッチングのような普通のドライエッチン
グ・プロセスを用いて除去され、パッド酸化物層14上
で停止する。保護されない層、すなわち、ダミー積層膜
のポリシリコン層52およびSiO2 層54を除去した
後に、パターニングされたレジストが、当業者に周知の
普通の剥離技術を用いて剥離され、前に保護されていた
ダミー・ゲート領域のSiO2 層が、普通のウェットエ
ッチ・プロセスを用いて除去される。
れたレジストおよびSiO2 層54を除去した後に、ソ
ース/ドレイン拡張部30,スペーサ32,ソース/ド
レイン領域34,およびシリサイド領域36(ソース/
ドレイン領域上、およびダミー・ゲートのポリシリコン
上の)が形成され、図9に示す構造が与えられる。領域
30,32,34,36は、上述した技術と同じ処理技
術を用いて形成される。図9は、ポリシリコン層52を
有するダミー・ゲート領域58を含む構造を示すことに
注意されたい。ダミー・ゲート領域の使用、および領域
30,32,34,36の連続形成は、ゲート絶縁体と
して高誘電率,低温金属酸化物を用いることを可能にす
る。
を、CVD,低圧CVD,プラズマCVDのような普通
の付着プロセス、および構造上にコンフォーマルな層を
形成できる他の同様の付着プロセスを用いて、構造上に
形成することができる。SiO2 のような絶縁体材料を
絶縁体層60として用いることができる。絶縁体層の厚
さは、用いられる材料の種類に基づいて変えることがで
きるが、典型的には、約2000〜約3000Åの厚さ
である。
研磨または研削のような普通の平坦化プロセスを用いる
ことができる。本発明のこの工程で用いられる平坦化プ
ロセスは、ポリシリコン層52上に形成されたシリサイ
ド領域36が除去された後に、停止されることに注意さ
れたい。従って、平坦化は、ダミー・ゲート領域のポリ
シリコン層52を露出する。上記平坦化工程を行った後
に形成された構造を、図11に示す。
は化学的ダウンストリーム型エッチング・プロセスを用
いて除去され、パッド酸化物層14を露出させる。次
に、露出されたパッド酸化物は、上述したCORプロセ
スを用いてエッチングされ、パッド酸化物層内にテーパ
が形成される(図12に示す)。組み合わされたエッチ
ング工程は、構造内に開口24を形成する。上記開口
は、テーパが形成されたパッド酸化物層を含む。
ZrO2 ,チタン酸バリウム・チタン酸ストロンチウ
ム,チタン酸バリウムストロンチウムなどのような高誘
電率,低温金属酸化物層62が、高誘電率,高温金属酸
化物に関連して前述した普通の付着プロセスを用いて開
口内に形成される。高誘電率,低温金属酸化物の厚さ
は、約5〜約30Åである。
電率,低温金属酸化物の付着の前に開口内に形成するこ
とができる。任意のバリア層が、構造内に形成される
と、CVDのような普通の付着プロセスを用いることが
でき、その厚さは、バリア層を形成する際に用いられる
材料の種類に基づいて変えることができる。
した後に、約950℃以下の温度および約30秒間以内
でN2 による急速熱アニールが用いられる。この急速熱
アニールは、単一のランプ(ramp)およびソーク
(soak)サイクルを用いて行うことができ、あるい
は、複数のランプおよびソーク・サイクルを用いること
ができる。
述した処理工程を用いて開口内に形成される。次に、こ
の構造は、普通の平坦化プロセス、例えばCMPによっ
て平坦化することができ、図13に示す構造を与える。
して高誘電率の金属酸化物を用いるMOSFETデバイ
スを示している。さらに、図7および図13に示すMO
SFETデバイスは、低オーバーラップ容量および短チ
ャネル長を有する。短チャネル長は、パッド酸化物層に
テーパを設けることの直接の結果である。上述したよう
に、パッド酸化物層にテーパを設けることによって、チ
ャネル38は、リソグラフィック・プロセスにより得る
ことができるチャネルよりもかなり小さい。
の事項を開示する。 (1)低オーバーラップ容量および短チャネル長を有す
るMOSFETデバイスを形成する方法であって、
(a)基板の表面上に形成された積層膜を有する半導体
構造を準備する工程を含み、前記積層膜は、少なくと
も、前記基板の前記表面上に形成されたパッド酸化物層
と、前記パッド酸化物層上に形成された窒化物層とを有
し、(b)前記窒化物層内に、前記パッド酸化物層上で
停止するゲートホールを形成する工程と、(c)前記ゲ
ートホール内の前記窒化物層上に酸化物層を形成する工
程と、(d)前記ゲートホール内に、前記基板を露出さ
せる開口を設けるために、前記酸化物層と前記パッド酸
化物層の一部とをエッチングする工程とを含み、このエ
ッチング工程によって、前記パッド酸化物層に、テーパ
が設けられ、(e)前記ゲートホールの周囲および前記
露出された基板上に、高誘電率,高温金属酸化物層を形
成する工程と、(f)前記ゲートホールを、ゲート導体
で充填する工程と、(g)前記窒化物層を除去して、前
記高誘電率,高温金属酸化物の一部を露出させる工程
と、(h)前記MOSFETデバイスの製造を完成する
工程とを含む、MOSFETデバイスを形成する方法。 (2)工程(h)は、前記ゲート導体下の前記基板内に
活性ソース/ドレイン拡張部を形成する工程と、前記露
出された高誘電率,高温金属酸化物上にスペーサを形成
する工程と、前記基板内に活性ソース/ドレイン領域を
形成する工程と、前記パッド酸化物の一部内および前記
ゲート導体内にシリサイド領域を形成する工程とを含
む、上記(1)に記載の方法。 (3)前記基板は、基板内に形成された分離領域を含
む、上記(1)に記載の方法。 (4)前記分離領域は、酸化物ライナーと分離溝誘電体
材料とを含む、上記(3)に記載の方法。 (5)前記基板は、Si,Ge,SiGe,GaAs,
InS,InPからなる群より選択された半導電性材料
であり、層状の半導体である、上記(1)に記載の方
法。 (6)前記ゲートホールを、リソグラフィおよびエッチ
ングによって形成する、上記(1)に記載の方法。 (7)前記酸化物層を、酸化物材料の付着によって形成
する、上記(1)に記載の方法。 (8)工程(d)を、化学的酸化物除去プロセスを用い
て行う、上記(1)に記載の方法。 (9)前記化学的酸化物除去プロセスは、HFおよびN
H3 の蒸気で行う、上記(8)に記載の方法。 (10)前記化学的酸化物除去プロセスは、約1.06
66Pa(約8m Torr)以下の圧力で行う、上記
(8)に記載の方法。 (11)前記高誘電率,高温金属酸化物は、Al2 O3
またはTiO2 、あるいは950〜1050℃で10秒
間のアニールを用いる劣化に耐えることができる他の酸
化物である、上記(1)に記載の方法。 (12)前記高誘電率,高温金属酸化物は、化学的気相
成長(CVD),プラズマCVD,スパッタリング,原
子層付着,および他の同様の付着プロセスからなる群よ
り選択された付着プロセスによって形成される、上記
(1)に記載の方法。 (13)前記高誘電率,高温金属酸化物は、約5〜約3
0Åの厚さを有する、上記(1)に記載の方法。 (14)前記ゲート導体は、ポリシリコン,W,Ta,
TiN,および他の同様の導体である、上記(1)に記
載の方法。 (15)工程(g)は、化学エッチャントを用いるダマ
シン処理工程を含む、上記(1)に記載の方法。 (16)低オーバーラップ容量および短チャネル長を有
するMOSFETデバイスを形成する方法であって、
(A)基板の表面上に形成されたダミー積層膜を有する
半導体構造を準備する工程を含み、前記ダミー積層膜
は、少なくとも、前記基板の前記表面上に形成されたパ
ッド酸化物層と、前記パッド酸化物層上に形成されたポ
リシリコン層と、前記ポリシリコン層上に形成されたS
iO2 層とを有し、(B)パターニングされたダミー・
ゲート領域を設けるために、前記パッド酸化物層上で停
止する前記ダミー積層膜の選択部分を除去する工程と、
(C)前記パターニングされたダミー・ゲート領域か
ら、前記SiO2 層を除去する工程と、(D)前記ダミ
ー・ゲート領域下の前記基板内に、活性ソース/ドレイ
ン拡張部を形成する工程と、(E)前記ダミー・ゲート
領域の側壁上にスペーサを形成する工程と、(F)前記
基板内に、活性ソース/ドレイン領域を形成する工程
と、(G)前記パッド酸化物層の一部内および前記ダミ
ー・ゲート領域の前記ポリシリコン層内に、シリサイド
領域を形成する工程と、(H)前記ダミー・ゲート領域
を取り囲む絶縁体層を形成する工程と、(I)前記ダミ
ー・ゲート領域内の前記ポリシリコン層で停止する前記
絶縁体層を平坦化する工程と、(J)前記基板の一部を
露出させるために、開口を形成する工程とを含み、前記
開口は、前記ダミー・ゲート領域の前記ポリシリコン層
を除去することによって、および、前記ダミー・ゲート
領域の前記パッド酸化物層の一部にテーパを設けること
によって形成され、(K)前記開口内に、高誘電率,低
温金属酸化物を形成する工程と、(L)前記開口を、低
温で付着されたゲート導体で充填する工程とを含む、M
OSFETデバイスを形成する方法。 (17)前記基板は、基板内に形成された分離領域を含
む、上記(16)に記載の方法。 (18)前記分離領域は、酸化物ライナーおよび分離溝
誘電体材料を含む、上記(17)に記載の方法。 (19)前記基板は、Si,Ge,SiGe,GaA
s,InAs,InPからなる群より選択された半導電
性材料であり、層状の半導体である、上記(16)に記
載の方法。 (20)工程(B)は、レジストを設ける工程と、前記
レジストをパターニングする工程と、前記パターニング
されたレジストを含まない領域をエッチングする工程と
を含む、上記(16)に記載の方法。 (21)前記SiO2 層は、化学エッチャントを用いて
除去される、上記(16)に記載の方法。 (22)前記絶縁体層は、CVD,低圧CVD,プラズ
マCVDからなる群より選択された付着プロセス、およ
びコンフォーマル層を形成することができる他の同様の
付着プロセスによって形成される、上記(16)に記載
の方法。 (23)前記平坦化する工程は、化学機械研磨または研
削によって行う、上記(16)に記載の方法。 (24)工程(J)は、化学的酸化物除去プロセスを用
いて行う、上記(16)に記載の方法。 (25)前記化学的酸化物除去プロセスは、HFおよび
NH3 の蒸気で行う、上記(24)に記載の方法。 (26)前記化学的酸化物除去プロセスは、約1.06
66Pa(約8m Torr)以下の圧力で行う、上記
(24)に記載の方法。 (27)前記高誘電率,低温金属酸化物は、ZrO2 ,
チタン酸バリウム,チタン酸ストロンチウム,チタン酸
バリウムストロンチウム、または、950〜1050
℃,10秒のアニールが用いられると劣化する他の酸化
物である、上記(16)に記載の方法。 (28)前記高誘電率,低温金属酸化物は、化学的気相
成長(CVD),プラズマCVD,スパッタリング,原
子層付着からなる群より選択された付着プロセス、およ
び他の同様の付着プロセスによって形成される、上記
(16)に記載の方法。 (29)前記高誘電率,低温金属酸化物は、約5〜約3
0Åの厚さを有する、上記(16)に記載の方法。 (30)前記高誘電率,低温金属酸化物は、約950℃
以下の温度で約30秒以内の期間、N2 でアニールされ
る、上記(16)に記載の方法。 (31)前記ゲート導体は、ポリシリコン,W,Ta,
TiN,および他の同様の導体である、上記(16)に
記載の方法。 (32)半導体基板上に形成された少なくとも1つのゲ
ート領域を有するMOSFETデバイスであって、前記
ゲート領域は、ゲート導体とゲート絶縁体とスペーサと
を有し、前記ゲート絶縁体は、7.0より大きい誘電率
を有する高誘電率の金属酸化物であり、前記ゲート領域
は、前記ゲート絶縁体下に形成されたサブリソグラフィ
ック・チャネルをさらに有し、前記チャネル長は、テー
パが設けられたパッド酸化物層上に前記ゲート絶縁体の
一部を形成することによって決定される、MOSFET
デバイス。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
のMOSFETデバイスを示す図である。
のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
明のMOSFETデバイスを示す図である。
Claims (17)
- 【請求項1】低オーバーラップ容量および短チャネル長
を有するMOSFETデバイスを形成する方法であっ
て、(a)基板の表面上に形成された積層膜を有する半
導体構造を準備する工程を含み、前記積層膜は、少なく
とも、前記基板の前記表面上に形成されたパッド酸化物
層と、前記パッド酸化物層上に形成された窒化物層とを
有し、(b)前記窒化物層内に、前記パッド酸化物層上
で停止するゲートホールを形成する工程と、(c)前記
ゲートホール内の前記窒化物層上に酸化物層を形成する
工程と、(d)前記ゲートホール内に、前記基板を露出
させる開口を設けるために、前記酸化物層と前記パッド
酸化物層の一部とをエッチングする工程とを含み、この
エッチング工程によって、前記パッド酸化物層に、テー
パが設けられ、(e)前記ゲートホールの周囲および前
記露出された基板上に、高誘電率,高温金属酸化物層を
形成する工程と、(f)前記ゲートホールを、ゲート導
体で充填する工程と、(g)前記窒化物層を除去して、
前記高誘電率,高温金属酸化物の一部を露出させる工程
と、(h)前記MOSFETデバイスの製造を完成する
工程とを含む、MOSFETデバイスを形成する方法。 - 【請求項2】工程(h)は、前記ゲート導体下の前記基
板内に活性ソース/ドレイン拡張部を形成する工程と、
前記露出された高誘電率,高温金属酸化物上にスペーサ
を形成する工程と、前記基板内に活性ソース/ドレイン
領域を形成する工程と、前記パッド酸化物の一部内およ
び前記ゲート導体内にシリサイド領域を形成する工程と
を含む、請求項1に記載の方法。 - 【請求項3】工程(d)を、化学的酸化物除去プロセス
を用いて行う、請求項1に記載の方法。 - 【請求項4】前記化学的酸化物除去プロセスは、HFお
よびNH3 の蒸気で約1.0666Pa(約8m To
rr)以下の圧力で行う、請求項3に記載の方法。 - 【請求項5】前記高誘電率,高温金属酸化物は、Al2
O3 またはTiO2 、あるいは950〜1050℃で1
0秒間のアニールを用いる劣化に耐えることができる他
の酸化物である、請求項1に記載の方法。 - 【請求項6】前記高誘電率,高温金属酸化物は、化学的
気相成長(CVD),プラズマCVD,スパッタリン
グ,原子層付着,および他の同様の付着プロセスからな
る群より選択された付着プロセスによって形成される、
請求項1に記載の方法。 - 【請求項7】前記高誘電率,高温金属酸化物は、約5〜
約30Åの厚さを有する、請求項1に記載の方法。 - 【請求項8】前記ゲート導体は、ポリシリコン,W,T
a,TiN,および他の同様の導体である、請求項1に
記載の方法。 - 【請求項9】低オーバーラップ容量および短チャネル長
を有するMOSFETデバイスを形成する方法であっ
て、(A)基板の表面上に形成されたダミー積層膜を有
する半導体構造を準備する工程を含み、前記ダミー積層
膜は、少なくとも、前記基板の前記表面上に形成された
パッド酸化物層と、前記パッド酸化物層上に形成された
ポリシリコン層と、前記ポリシリコン層上に形成された
SiO2 層とを有し、(B)パターニングされたダミー
・ゲート領域を設けるために、前記パッド酸化物層上で
停止する前記ダミー積層膜の選択部分を除去する工程
と、(C)前記パターニングされたダミー・ゲート領域
から、前記SiO2 層を除去する工程と、(D)前記ダ
ミー・ゲート領域下の前記基板内に、活性ソース/ドレ
イン拡張部を形成する工程と、(E)前記ダミー・ゲー
ト領域の側壁上にスペーサを形成する工程と、(F)前
記基板内に、活性ソース/ドレイン領域を形成する工程
と、(G)前記パッド酸化物層の一部内および前記ダミ
ー・ゲート領域の前記ポリシリコン層内に、シリサイド
領域を形成する工程と、(H)前記ダミー・ゲート領域
を取り囲む絶縁体層を形成する工程と、(I)前記ダミ
ー・ゲート領域内の前記ポリシリコン層で停止する前記
絶縁体層を平坦化する工程と、(J)前記基板の一部を
露出させるために、開口を形成する工程とを含み、前記
開口は、前記ダミー・ゲート領域の前記ポリシリコン層
を除去することによって、および、前記ダミー・ゲート
領域の前記パッド酸化物層の一部にテーパを設けること
によって形成され、(K)前記開口内に、高誘電率,低
温金属酸化物を形成する工程と、(L)前記開口を、低
温で付着されたゲート導体で充填する工程とを含む、M
OSFETデバイスを形成する方法。 - 【請求項10】工程(J)は、化学的酸化物除去プロセ
スを用いて行う、請求項9に記載の方法。 - 【請求項11】前記化学的酸化物除去プロセスは、HF
およびNH3 の蒸気で約1.0666Pa(約8m T
orr)以下の圧力で行う、請求項10に記載の方法。 - 【請求項12】前記高誘電率,低温金属酸化物は、Zr
O2 ,チタン酸バリウム,チタン酸ストロンチウム,チ
タン酸バリウムストロンチウム、または、950〜10
50℃,10秒のアニールが用いられると劣化する他の
酸化物である、請求項9に記載の方法。 - 【請求項13】前記高誘電率,低温金属酸化物は、化学
的気相成長(CVD),プラズマCVD,スパッタリン
グ,原子層付着からなる群より選択された付着プロセ
ス、および他の同様の付着プロセスによって形成され
る、請求項9に記載の方法。 - 【請求項14】前記高誘電率,低温金属酸化物は、約5
〜約30Åの厚さを有する、請求項9に記載の方法。 - 【請求項15】前記高誘電率,低温金属酸化物は、約9
50℃以下の温度で約30秒以内の期間、N2 でアニー
ルされる、請求項9に記載の方法。 - 【請求項16】前記ゲート導体は、ポリシリコン,W,
Ta,TiN,および他の同様の導体である、請求項9
に記載の方法。 - 【請求項17】半導体基板上に形成された少なくとも1
つのゲート領域を有するMOSFETデバイスであっ
て、前記ゲート領域は、ゲート導体とゲート絶縁体とス
ペーサとを有し、前記ゲート絶縁体は、7.0より大き
い誘電率を有する高誘電率の金属酸化物であり、前記ゲ
ート領域は、前記ゲート絶縁体下に形成されたサブリソ
グラフィック・チャネルをさらに有し、前記チャネル長
は、テーパが設けられたパッド酸化物層上に前記ゲート
絶縁体の一部を形成することによって決定される、MO
SFETデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/503,926 US6271094B1 (en) | 2000-02-14 | 2000-02-14 | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
US09/503926 | 2000-02-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267565A true JP2001267565A (ja) | 2001-09-28 |
JP3529732B2 JP3529732B2 (ja) | 2004-05-24 |
Family
ID=24004103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001017484A Expired - Fee Related JP3529732B2 (ja) | 2000-02-14 | 2001-01-25 | Mosfetデバイスを形成する方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6271094B1 (ja) |
JP (1) | JP3529732B2 (ja) |
KR (1) | KR100354115B1 (ja) |
CN (1) | CN1177357C (ja) |
SG (1) | SG90231A1 (ja) |
TW (1) | TW478162B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014003050A (ja) * | 2012-06-15 | 2014-01-09 | Dainippon Screen Mfg Co Ltd | 熱処理方法および熱処理装置 |
Families Citing this family (168)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6355580B1 (en) | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
JP2002539638A (ja) * | 1999-03-17 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Mis電界効果型トランジスタの製造方法 |
US6273951B1 (en) | 1999-06-16 | 2001-08-14 | Micron Technology, Inc. | Precursor mixtures for use in preparing layers on substrates |
JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Mosトランジスタ、トランジスタ製造方法 |
FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
US6444512B1 (en) * | 2000-06-12 | 2002-09-03 | Motorola, Inc. | Dual metal gate transistors for CMOS process |
JP2002110966A (ja) | 2000-09-26 | 2002-04-12 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
JP2002110967A (ja) * | 2000-09-26 | 2002-04-12 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
JP2002110965A (ja) * | 2000-09-26 | 2002-04-12 | Seiko Epson Corp | 半導体装置の製造方法および半導体装置 |
US6440808B1 (en) * | 2000-09-28 | 2002-08-27 | International Business Machines Corporation | Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly |
US6589866B1 (en) * | 2000-10-19 | 2003-07-08 | Advanced Micro Devices, Inc. | Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process |
JP3940565B2 (ja) * | 2001-03-29 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6448192B1 (en) * | 2001-04-16 | 2002-09-10 | Motorola, Inc. | Method for forming a high dielectric constant material |
US6509612B2 (en) * | 2001-05-04 | 2003-01-21 | International Business Machines Corporation | High dielectric constant materials as gate dielectrics (insulators) |
US6762463B2 (en) * | 2001-06-09 | 2004-07-13 | Advanced Micro Devices, Inc. | MOSFET with SiGe source/drain regions and epitaxial gate dielectric |
US6900094B2 (en) * | 2001-06-14 | 2005-05-31 | Amberwave Systems Corporation | Method of selective removal of SiGe alloys |
US6417056B1 (en) * | 2001-10-18 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd. | Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge |
US6541351B1 (en) * | 2001-11-20 | 2003-04-01 | International Business Machines Corporation | Method for limiting divot formation in post shallow trench isolation processes |
US6743683B2 (en) * | 2001-12-04 | 2004-06-01 | Intel Corporation | Polysilicon opening polish |
KR100449324B1 (ko) * | 2001-12-26 | 2004-09-18 | 동부전자 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
KR100442784B1 (ko) * | 2001-12-26 | 2004-08-04 | 동부전자 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
KR100449323B1 (ko) * | 2001-12-26 | 2004-09-18 | 동부전자 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
US6479403B1 (en) | 2002-02-28 | 2002-11-12 | Taiwan Semiconductor Manufacturing Company | Method to pattern polysilicon gates with high-k material gate dielectric |
KR20030073338A (ko) * | 2002-03-11 | 2003-09-19 | 주식회사 다산 씨.앤드.아이 | 높은 유전 상수를 갖는 게이트 유전막을 이용한 반도체소자 및 그의 제조방법 |
US7378356B2 (en) * | 2002-03-16 | 2008-05-27 | Springworks, Llc | Biased pulse DC reactive sputtering of oxide films |
US7087480B1 (en) * | 2002-04-18 | 2006-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process to make high-k transistor dielectrics |
US6541336B1 (en) | 2002-05-15 | 2003-04-01 | International Business Machines Corporation | Method of fabricating a bipolar transistor having a realigned emitter |
US6818553B1 (en) * | 2002-05-15 | 2004-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etching process for high-k gate dielectrics |
KR100439034B1 (ko) * | 2002-08-02 | 2004-07-03 | 삼성전자주식회사 | 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법 |
US6642117B1 (en) | 2002-08-05 | 2003-11-04 | Taiwan Semiconductor Manufacturing Co. Ltd | Method for forming composite dielectric layer |
US6995081B2 (en) * | 2002-08-28 | 2006-02-07 | Micron Technology, Inc. | Systems and methods for forming tantalum silicide layers |
US8617312B2 (en) * | 2002-08-28 | 2013-12-31 | Micron Technology, Inc. | Systems and methods for forming layers that contain niobium and/or tantalum |
US6967159B2 (en) * | 2002-08-28 | 2005-11-22 | Micron Technology, Inc. | Systems and methods for forming refractory metal nitride layers using organic amines |
US6794284B2 (en) * | 2002-08-28 | 2004-09-21 | Micron Technology, Inc. | Systems and methods for forming refractory metal nitride layers using disilazanes |
US6730164B2 (en) * | 2002-08-28 | 2004-05-04 | Micron Technology, Inc. | Systems and methods for forming strontium- and/or barium-containing layers |
KR100479231B1 (ko) * | 2002-09-17 | 2005-03-25 | 동부아남반도체 주식회사 | 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법 |
US6756284B2 (en) * | 2002-09-18 | 2004-06-29 | Silicon Storage Technology, Inc. | Method for forming a sublithographic opening in a semiconductor process |
US6770536B2 (en) | 2002-10-03 | 2004-08-03 | Agere Systems Inc. | Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate |
US6656824B1 (en) * | 2002-11-08 | 2003-12-02 | International Business Machines Corporation | Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch |
US6762114B1 (en) | 2002-12-31 | 2004-07-13 | Texas Instruments Incorporated | Methods for transistor gate fabrication and for reducing high-k gate dielectric roughness |
US6750126B1 (en) | 2003-01-08 | 2004-06-15 | Texas Instruments Incorporated | Methods for sputter deposition of high-k dielectric films |
US7029536B2 (en) * | 2003-03-17 | 2006-04-18 | Tokyo Electron Limited | Processing system and method for treating a substrate |
US7214274B2 (en) * | 2003-03-17 | 2007-05-08 | Tokyo Electron Limited | Method and apparatus for thermally insulating adjacent temperature controlled processing chambers |
US6951821B2 (en) * | 2003-03-17 | 2005-10-04 | Tokyo Electron Limited | Processing system and method for chemically treating a substrate |
US7079760B2 (en) * | 2003-03-17 | 2006-07-18 | Tokyo Electron Limited | Processing system and method for thermally treating a substrate |
US6806517B2 (en) * | 2003-03-17 | 2004-10-19 | Samsung Electronics Co., Ltd. | Flash memory having local SONOS structure using notched gate and manufacturing method thereof |
US6790733B1 (en) * | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
US7115528B2 (en) * | 2003-04-29 | 2006-10-03 | Micron Technology, Inc. | Systems and method for forming silicon oxide layers |
US8728285B2 (en) | 2003-05-23 | 2014-05-20 | Demaray, Llc | Transparent conductive oxides |
DE10324448B3 (de) * | 2003-05-28 | 2005-02-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiter-Gate-Struktur |
US6924517B2 (en) * | 2003-08-26 | 2005-08-02 | International Business Machines Corporation | Thin channel FET with recessed source/drains and extensions |
US7041601B1 (en) * | 2003-09-03 | 2006-05-09 | Advanced Micro Devices, Inc. | Method of manufacturing metal gate MOSFET with strained channel |
US7205185B2 (en) * | 2003-09-15 | 2007-04-17 | International Busniess Machines Corporation | Self-aligned planar double-gate process by self-aligned oxidation |
US6838347B1 (en) * | 2003-09-23 | 2005-01-04 | International Business Machines Corporation | Method for reducing line edge roughness of oxide material using chemical oxide removal |
US7064027B2 (en) | 2003-11-13 | 2006-06-20 | International Business Machines Corporation | Method and structure to use an etch resistant liner on transistor gate structure to achieve high device performance |
US7049662B2 (en) * | 2003-11-26 | 2006-05-23 | International Business Machines Corporation | Structure and method to fabricate FinFET devices |
KR100707169B1 (ko) * | 2003-12-12 | 2007-04-13 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
US7351994B2 (en) * | 2004-01-21 | 2008-04-01 | Taiwan Semiconductor Manufacturing Company | Noble high-k device |
US20050242387A1 (en) * | 2004-04-29 | 2005-11-03 | Micron Technology, Inc. | Flash memory device having a graded composition, high dielectric constant gate insulator |
US7148099B2 (en) * | 2004-06-24 | 2006-12-12 | Intel Corporation | Reducing the dielectric constant of a portion of a gate dielectric |
KR100642898B1 (ko) * | 2004-07-21 | 2006-11-03 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 장치의 트랜지스터 및 그 제조방법 |
US7301185B2 (en) * | 2004-11-29 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage |
KR101127370B1 (ko) | 2004-12-08 | 2012-03-29 | 인피니트 파워 솔루션스, 인크. | LiCoO2의 증착 |
US7071047B1 (en) * | 2005-01-28 | 2006-07-04 | International Business Machines Corporation | Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions |
US7745296B2 (en) * | 2005-06-08 | 2010-06-29 | Globalfoundries Inc. | Raised source and drain process with disposable spacers |
US20070120199A1 (en) * | 2005-11-30 | 2007-05-31 | Advanced Micro Devices, Inc. | Low resistivity compound refractory metal silicides with high temperature stability |
CN100435350C (zh) * | 2006-01-25 | 2008-11-19 | 南京大学 | 高介电系数栅电介质材料铝酸钛薄膜及其制备方法 |
US7631898B2 (en) * | 2006-01-25 | 2009-12-15 | Chrysler Group Llc | Power release and locking adjustable steering column apparatus and method |
US20070224745A1 (en) * | 2006-03-21 | 2007-09-27 | Hui-Chen Chang | Semiconductor device and fabricating method thereof |
US8343280B2 (en) | 2006-03-28 | 2013-01-01 | Tokyo Electron Limited | Multi-zone substrate temperature control system and method of operating |
US7368393B2 (en) * | 2006-04-20 | 2008-05-06 | International Business Machines Corporation | Chemical oxide removal of plasma damaged SiCOH low k dielectrics |
US7407890B2 (en) * | 2006-04-21 | 2008-08-05 | International Business Machines Corporation | Patterning sub-lithographic features with variable widths |
US7718032B2 (en) | 2006-06-22 | 2010-05-18 | Tokyo Electron Limited | Dry non-plasma treatment system and method of using |
US7582549B2 (en) | 2006-08-25 | 2009-09-01 | Micron Technology, Inc. | Atomic layer deposited barium strontium titanium oxide films |
US20080079084A1 (en) * | 2006-09-28 | 2008-04-03 | Micron Technology, Inc. | Enhanced mobility MOSFET devices |
US7384852B2 (en) * | 2006-10-25 | 2008-06-10 | International Business Machines Corporation | Sub-lithographic gate length transistor using self-assembling polymers |
US7552152B2 (en) * | 2007-03-05 | 2009-06-23 | International Business Machines Corporation | Risk-modulated proactive data migration for maximizing utility in storage systems |
US7435636B1 (en) * | 2007-03-29 | 2008-10-14 | Micron Technology, Inc. | Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods |
JP5462161B2 (ja) * | 2007-07-20 | 2014-04-02 | アイメック | Iii−v族mesfetでのダマシンコンタクト製造方法 |
US7812370B2 (en) * | 2007-07-25 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling |
US7674669B2 (en) * | 2007-09-07 | 2010-03-09 | Micron Technology, Inc. | FIN field effect transistor |
DE102007046849B4 (de) * | 2007-09-29 | 2014-11-06 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung |
US7745295B2 (en) * | 2007-11-26 | 2010-06-29 | Micron Technology, Inc. | Methods of forming memory cells |
US8115140B2 (en) * | 2008-07-31 | 2012-02-14 | Tokyo Electron Limited | Heater assembly for high throughput chemical treatment system |
US8287688B2 (en) | 2008-07-31 | 2012-10-16 | Tokyo Electron Limited | Substrate support for high throughput chemical treatment system |
US8303715B2 (en) * | 2008-07-31 | 2012-11-06 | Tokyo Electron Limited | High throughput thermal treatment system and method of operating |
US8303716B2 (en) | 2008-07-31 | 2012-11-06 | Tokyo Electron Limited | High throughput processing system for chemical treatment and thermal treatment and method of operating |
US8323410B2 (en) * | 2008-07-31 | 2012-12-04 | Tokyo Electron Limited | High throughput chemical treatment system and method of operating |
US7834345B2 (en) * | 2008-09-05 | 2010-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistors with superlattice channels |
US8587075B2 (en) * | 2008-11-18 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistor with metal source |
JP2010245366A (ja) * | 2009-04-08 | 2010-10-28 | Fujifilm Corp | 電子素子及びその製造方法、並びに表示装置 |
US8093117B2 (en) * | 2010-01-14 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a metal gate |
US8535998B2 (en) * | 2010-03-09 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a gate structure |
CN101864556A (zh) * | 2010-05-14 | 2010-10-20 | 南京大学 | 一种高介电系数钛铝氧薄膜和制备方法及其应用 |
CN102280375B (zh) * | 2010-06-08 | 2013-10-16 | 中国科学院微电子研究所 | 一种先栅工艺中叠层金属栅结构的制备方法 |
CN102456558B (zh) * | 2010-10-25 | 2013-10-23 | 中芯国际集成电路制造(上海)有限公司 | 一种高介电常数介质-金属栅极的制造方法 |
CN102569076B (zh) * | 2010-12-08 | 2015-06-10 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
KR20120081832A (ko) * | 2011-01-12 | 2012-07-20 | 삼성전자주식회사 | 금속 실리사이드층의 제조 방법 및 이를 이용하는 반도체 장치의 제조 방법 |
CN102800631B (zh) * | 2011-05-26 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
CN102916038B (zh) * | 2011-08-04 | 2015-12-16 | 北大方正集团有限公司 | 一种场效应晶体管及其制造方法 |
US8445345B2 (en) | 2011-09-08 | 2013-05-21 | International Business Machines Corporation | CMOS structure having multiple threshold voltage devices |
KR20130127257A (ko) * | 2012-05-14 | 2013-11-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US8941177B2 (en) | 2012-06-27 | 2015-01-27 | International Business Machines Corporation | Semiconductor devices having different gate oxide thicknesses |
US9385044B2 (en) * | 2012-12-31 | 2016-07-05 | Texas Instruments Incorporated | Replacement gate process |
RU2531122C1 (ru) * | 2013-04-18 | 2014-10-20 | Открытое Акционерное Общество "Воронежский Завод Полупроводниковых Приборов-Сборка" | Способ изготовления полупроводникового прибора |
US9728623B2 (en) * | 2013-06-19 | 2017-08-08 | Varian Semiconductor Equipment Associates, Inc. | Replacement metal gate transistor |
US10084060B2 (en) * | 2014-08-15 | 2018-09-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
US9812577B2 (en) | 2014-09-05 | 2017-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and fabricating method thereof |
CN104465323A (zh) * | 2014-11-28 | 2015-03-25 | 上海华力微电子有限公司 | 一种缩小有源区关键尺寸的方法 |
US9276013B1 (en) * | 2015-01-21 | 2016-03-01 | International Business Machines Corporation | Integrated formation of Si and SiGe fins |
US9656093B2 (en) | 2015-07-16 | 2017-05-23 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using connector contact arrays for electrical stimulation systems |
US10232169B2 (en) | 2015-07-23 | 2019-03-19 | Boston Scientific Neuromodulation Corporation | Burr hole plugs for electrical stimulation systems and methods of making and using |
US9956394B2 (en) | 2015-09-10 | 2018-05-01 | Boston Scientific Neuromodulation Corporation | Connectors for electrical stimulation systems and methods of making and using |
US9986989B2 (en) | 2016-01-08 | 2018-06-05 | Boston Scientific Neuromodulation Corporation | Surgical retractor for implanting leads and methods of making and using |
US10342983B2 (en) | 2016-01-14 | 2019-07-09 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using connector contact arrays for electrical stimulation systems |
US10814127B2 (en) | 2016-02-05 | 2020-10-27 | Boston Scientific Neuromodulation Corporation | Slotted sleeve neurostimulation device |
US10335607B2 (en) | 2016-02-05 | 2019-07-02 | Boston Scientific Neuromodulation Corporation | Implantable optical stimulation lead and methods of making and using |
US10485969B2 (en) | 2016-02-19 | 2019-11-26 | Boston Scientific Neuromodulation Corporation | Electrical stimulation cuff devices and systems |
US10071242B2 (en) | 2016-02-29 | 2018-09-11 | Boston Scientific Neuromodulation Corporation | Lead anchor for an electrical stimulation system |
US10124161B2 (en) | 2016-03-31 | 2018-11-13 | Boston Scientific Neuromodulation Corporation | Neurostimulation lead with conductive elements and methods for making the same |
EP3429679B1 (en) | 2016-05-17 | 2022-11-23 | Boston Scientific Neuromodulation Corporation | Systems for anchoring a lead for neurostimulation of a target anatomy |
US10493269B2 (en) | 2016-06-02 | 2019-12-03 | Boston Scientific Neuromodulation Corporation | Leads for electrostimulation of peripheral nerves and other targets |
US10201713B2 (en) | 2016-06-20 | 2019-02-12 | Boston Scientific Neuromodulation Corporation | Threaded connector assembly and methods of making and using the same |
US10307602B2 (en) | 2016-07-08 | 2019-06-04 | Boston Scientific Neuromodulation Corporation | Threaded connector assembly and methods of making and using the same |
WO2018022455A1 (en) | 2016-07-29 | 2018-02-01 | Boston Scientific Neuromodulation Corporation | Connector assembly with contact rings comprising biased ball-spring contacts |
EP3452163A1 (en) | 2016-07-29 | 2019-03-13 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using an electrical stimulation system for peripheral nerve stimulation |
US10543374B2 (en) | 2016-09-30 | 2020-01-28 | Boston Scientific Neuromodulation Corporation | Connector assemblies with bending limiters for electrical stimulation systems and methods of making and using same |
US10625072B2 (en) | 2016-10-21 | 2020-04-21 | Boston Scientific Neuromodulation Corporation | Electrical stimulation methods with optical observation and devices therefor |
WO2018102773A1 (en) | 2016-12-02 | 2018-06-07 | Boston Scientific Neuromodulation Corporation | Methods and systems for selecting stimulation parameters for electrical stimulation devices |
US10905871B2 (en) | 2017-01-27 | 2021-02-02 | Boston Scientific Neuromodulation Corporation | Lead assemblies with arrangements to confirm alignment between terminals and contacts |
WO2018160495A1 (en) | 2017-02-28 | 2018-09-07 | Boston Scientific Neuromodulation Corporation | Toolless connector for latching stimulation leads and methods of making and using |
US10709886B2 (en) | 2017-02-28 | 2020-07-14 | Boston Scientific Neuromodulation Corporation | Electrical stimulation leads and systems with elongate anchoring elements and methods of making and using |
US10835739B2 (en) | 2017-03-24 | 2020-11-17 | Boston Scientific Neuromodulation Corporation | Electrical stimulation leads and systems with elongate anchoring elements and methods of making and using |
US10603499B2 (en) | 2017-04-07 | 2020-03-31 | Boston Scientific Neuromodulation Corporation | Tapered implantable lead and connector interface and methods of making and using |
KR102342550B1 (ko) | 2017-06-09 | 2021-12-23 | 삼성전자주식회사 | 반도체 장치 |
WO2019005689A1 (en) | 2017-06-26 | 2019-01-03 | Boston Scientific Neuromodulation Corporation | SYSTEMS AND METHODS FOR VISUALIZING AND CONTROLLING OPTOGENETIC STIMULATION USING OPTICAL STIMULATION SYSTEMS |
WO2019005684A1 (en) | 2017-06-26 | 2019-01-03 | Boston Scientific Neuromodulation Corporation | SYSTEMS AND METHODS FOR MANUFACTURING AND UTILIZING IMPLANTABLE OPTICAL STIMULATION WIRES AND ASSEMBLIES |
US10918873B2 (en) | 2017-07-25 | 2021-02-16 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using an enhanced connector of an electrical stimulation system |
WO2019055846A1 (en) | 2017-09-15 | 2019-03-21 | Boston Scientific Neuromodulation Corporation | SOLIDITY WIRE CONNECTOR FOR OPERATING ROOM CABLE ASSEMBLY AND METHODS OF MANUFACTURE AND USE |
US10639485B2 (en) | 2017-09-15 | 2020-05-05 | Boston Scientific Neuromodulation Corporation | Actuatable lead connector for an operating room cable assembly and methods of making and using |
US11139603B2 (en) | 2017-10-03 | 2021-10-05 | Boston Scientific Neuromodulation Corporation | Connectors with spring contacts for electrical stimulation systems and methods of making and using same |
US11103716B2 (en) | 2017-11-13 | 2021-08-31 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using a low-profile control module for an electrical stimulation system |
US10229983B1 (en) * | 2017-11-16 | 2019-03-12 | International Business Machines Corporation | Methods and structures for forming field-effect transistors (FETs) with low-k spacers |
US11135438B2 (en) | 2018-01-11 | 2021-10-05 | Boston Scientific Neuromodulation Corporation | Methods and systems for stimulation for glial modulation |
US11103712B2 (en) | 2018-01-16 | 2021-08-31 | Boston Scientific Neuromodulation Corporation | Connector assemblies with novel spacers for electrical stimulation systems and methods of making and using same |
US11497914B2 (en) | 2018-01-16 | 2022-11-15 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using an electrical stimulation system with a case-neutral battery |
EP3762087B1 (en) | 2018-03-09 | 2023-04-26 | Boston Scientific Neuromodulation Corporation | Burr hole plugs for electrical stimulation systems |
US11013913B2 (en) | 2018-03-16 | 2021-05-25 | Boston Scientific Neuromodulation Corporation | Kits and methods for securing a burr hole plugs for stimulation systems |
WO2019183078A1 (en) | 2018-03-23 | 2019-09-26 | Boston Scientific Neuromodulation Corporation | Optical stimulation systems using therapy cycling and methods of using |
WO2019183068A1 (en) | 2018-03-23 | 2019-09-26 | Boston Scientific Neuromodulation Corporation | An optical stimulation system with on-demand monitoring and methods of making and using |
WO2019183075A1 (en) | 2018-03-23 | 2019-09-26 | Boston Scientific Neuromodulation Corporation | An optical stimulation system with automated monitoring and methods of making and using |
US11565131B2 (en) | 2018-03-23 | 2023-01-31 | Boston Scientific Neuromodulation Corporation | Optical stimulation systems with calibration and methods of making and using |
WO2019217415A1 (en) | 2018-05-11 | 2019-11-14 | Boston Scientific Neuromodulation Corporation | Connector assembly for an electrical stimulation system |
WO2020014083A1 (en) | 2018-07-09 | 2020-01-16 | Boston Scientific Neuromodulation Corporation | Directional electrical stimulation leads and systems for spinal cord stimulation |
US11224743B2 (en) | 2018-09-21 | 2022-01-18 | Boston Scientific Neuromodulation Corporation | Systems and methods for making and using modular leads for electrical stimulation systems |
WO2020102039A1 (en) | 2018-11-16 | 2020-05-22 | Boston Scientific Neuromodulation Corporation | An optical stimulation system with on-demand monitoring and methods of making |
US11152384B2 (en) * | 2019-01-15 | 2021-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Boundary structure for embedded memory |
US11529510B2 (en) | 2019-02-19 | 2022-12-20 | Boston Scientific Neuromodulation Corporation | Lead introducers and systems and methods including the lead introducers |
US11357992B2 (en) | 2019-05-03 | 2022-06-14 | Boston Scientific Neuromodulation Corporation | Connector assembly for an electrical stimulation system and methods of making and using |
US11806547B2 (en) | 2020-09-04 | 2023-11-07 | Boston Scientific Neuromodulation Corporation | Stimulation systems with a lens arrangement for light coupling and methods of making and using |
AU2022210245A1 (en) | 2021-01-19 | 2023-06-29 | Boston Scientific Neuromodulation Corporation | Electrical stimulation cuff devices and systems with directional electrode configurations |
WO2022216844A1 (en) | 2021-04-08 | 2022-10-13 | Boston Scientific Neuromodulation Corporation | Photobiomodulation system and delivery device |
US20220370793A1 (en) | 2021-05-21 | 2022-11-24 | Boston Scientific Neuromodulation Corporation | Electrical stimulation cuff devices and systems with helical arrangement of electrodes |
US20240226596A1 (en) | 2022-08-22 | 2024-07-11 | Boston Scientific Neuromodulation Corporation | Photobiomodulation systems including an electrode disposed on or over a light emitter and methods of making and using |
US20240058619A1 (en) | 2022-08-22 | 2024-02-22 | Boston Scientific Neuromodulation Corporation | Implantable photobiomodulation systems employing thermal monitoring or control and methods of making and using |
WO2024136949A1 (en) | 2022-12-20 | 2024-06-27 | Boston Scientific Neuromodulation Corporation | Optical modulation cuff devices, systems, and methods of making and using |
WO2024141768A2 (en) | 2022-12-29 | 2024-07-04 | Benabid Alim Louis | Optical stimulation systems and methods for implanting and using |
EP4398258A2 (en) | 2023-01-04 | 2024-07-10 | Boston Scientific Neuromodulation Corporation | Systems and methods incorporating a light therapy user interface for optical modulation |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100198674B1 (ko) * | 1996-10-18 | 1999-06-15 | 구본준 | 씨모스펫 및 그 제조방법 |
US5872038A (en) * | 1997-01-08 | 1999-02-16 | Advanced Micro Devices | Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof |
US6218276B1 (en) * | 1997-12-22 | 2001-04-17 | Lsi Logic Corporation | Silicide encapsulation of polysilicon gate and interconnect |
TW454254B (en) * | 1998-05-20 | 2001-09-11 | Winbond Electronics Corp | Method to manufacture devices with elevated source/drain |
US6140677A (en) * | 1998-06-26 | 2000-10-31 | Advanced Micro Devices, Inc. | Semiconductor topography for a high speed MOSFET having an ultra narrow gate |
US6008095A (en) * | 1998-08-07 | 1999-12-28 | Advanced Micro Devices, Inc. | Process for formation of isolation trenches with high-K gate dielectrics |
US6188110B1 (en) * | 1998-10-15 | 2001-02-13 | Advanced Micro Devices | Integration of isolation with epitaxial growth regions for enhanced device formation |
US6087231A (en) * | 1999-08-05 | 2000-07-11 | Advanced Micro Devices, Inc. | Fabrication of dual gates of field transistors with prevention of reaction between the gate electrode and the gate dielectric with a high dielectric constant |
US6300172B1 (en) * | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
-
2000
- 2000-02-14 US US09/503,926 patent/US6271094B1/en not_active Expired - Lifetime
- 2000-10-25 TW TW089122492A patent/TW478162B/zh not_active IP Right Cessation
-
2001
- 2001-01-25 JP JP2001017484A patent/JP3529732B2/ja not_active Expired - Fee Related
- 2001-01-31 KR KR1020010004445A patent/KR100354115B1/ko not_active IP Right Cessation
- 2001-02-01 SG SG200100583A patent/SG90231A1/en unknown
- 2001-02-13 CN CNB011029927A patent/CN1177357C/zh not_active Expired - Lifetime
- 2001-05-25 US US09/866,239 patent/US6353249B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014003050A (ja) * | 2012-06-15 | 2014-01-09 | Dainippon Screen Mfg Co Ltd | 熱処理方法および熱処理装置 |
Also Published As
Publication number | Publication date |
---|---|
US20020028555A1 (en) | 2002-03-07 |
SG90231A1 (en) | 2002-07-23 |
US6271094B1 (en) | 2001-08-07 |
CN1309419A (zh) | 2001-08-22 |
CN1177357C (zh) | 2004-11-24 |
KR20010082029A (ko) | 2001-08-29 |
JP3529732B2 (ja) | 2004-05-24 |
US6353249B1 (en) | 2002-03-05 |
TW478162B (en) | 2002-03-01 |
KR100354115B1 (ko) | 2002-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3529732B2 (ja) | Mosfetデバイスを形成する方法 | |
US6872627B2 (en) | Selective formation of metal gate for dual gate oxide application | |
US7012027B2 (en) | Zirconium oxide and hafnium oxide etching using halogen containing chemicals | |
US6512266B1 (en) | Method of fabricating SiO2 spacers and annealing caps | |
US6905941B2 (en) | Structure and method to fabricate ultra-thin Si channel devices | |
JP4027064B2 (ja) | Mosfetデバイスの製造方法 | |
KR100354119B1 (ko) | 0.05마이크로미터 모스 디바이스용 처치가능-스페이서대머신-게이트 공정 | |
US20050253173A1 (en) | Dual work-function metal gates | |
JP3600476B2 (ja) | 半導体装置の製造方法 | |
KR100467021B1 (ko) | 반도체 소자의 콘택 구조체 및 그 제조방법 | |
JP2004221556A (ja) | Cmosトランジスタを製作するためのゲート・パターン形成用の3層ハードマスク | |
TW201108352A (en) | Silicon nitride hardstop encapsulation layer for STI region | |
US7323419B2 (en) | Method of fabricating semiconductor device | |
US20120068270A1 (en) | Semiconductor device and manufacturing method of the device | |
US20020028554A1 (en) | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist | |
US6436746B1 (en) | Transistor having an improved gate structure and method of construction | |
US20080268589A1 (en) | Shallow trench divot control post | |
US10312150B1 (en) | Protected trench isolation for fin-type field-effect transistors | |
TWI240375B (en) | Integrated circuit structure and method of fabrication | |
JP2005093816A (ja) | 半導体装置の製造方法および半導体装置 | |
KR100564432B1 (ko) | 트랜지스터 제조 방법 | |
JP2000188325A (ja) | 半導体装置の製造方法 | |
JP2004363628A (ja) | 半導体装置及びその製造方法 | |
JP2001237417A (ja) | 半導体装置の製造方法 | |
JPH065696A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040225 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |