JP2001244382A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001244382A JP2000051150A JP2000051150A JP2001244382A JP 2001244382 A JP2001244382 A JP 2001244382A JP 2000051150 A JP2000051150 A JP 2000051150A JP 2000051150 A JP2000051150 A JP 2000051150A JP 2001244382 A JP2001244382 A JP 2001244382A
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Abstract

(57)【要約】 【課題】 複数段の積層構造を容易に得られる構成を有
しながらも、パッケージ外形が半導体チップよりあまり
大きくなく、高密度実装に適した構造の半導体装置を提
供する。 【解決手段】 半導体装置は、半導体チップ１と、内面
に絶縁層３が形成され半導体チップ１を収容する収容凹
部５を有するリードフレーム２とを備えている。リード
フレーム２は、絶縁層３を貫通する導電性バンプ４ａに
よって収容凹部５内の半導体チップ１の電極パッドに電
気的且つ機械的に結合されるインナリード部と、収容凹
部５の開口部近傍に配置されるアウタリード部６とを備
える。これにより、収容凹部５を、半導体チップ１の厚
みと略同等の深さを有する形状にすることができ、しか
も半導体チップ周囲の絶縁層３及びリードフレーム２を
極めて薄く形成できるので、パッケージ外形の寸法を半
導体チップ外形よりあまり大きくすることなく、高密度
実装に適した小型形状を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、複数段の積層が可能
でコンパクトな半導体装置、及び該半導体装置を製造す
る製造方法に関する。
【０００２】
【従来の技術】図１８及び図１９は、特許第2765823号
公報に記載された三次元積層型の半導体装置を単体で示
す断面図である。図１９に示す半導体装置は最下段に配
置される形態であり、図１８に示す半導体装置は最下段
以外の形態である。
【０００３】図１８に示す半導体装置は、所定パターン
を有し所定形状に折曲されたリードフレーム１０７と、
リードフレーム１０７に接着剤１０６で接着された半導
体チップ１０５とを有し、リードフレーム１０７及び半
導体チップ１０５が樹脂製のパッケージ胴体１０８で封
止されている。リードフレーム１０７の内部リード部１
０２に、半導体チップ１０５の対応するボンディングパ
ッド１０１が接続されている。リードフレーム１０７は
更に、先端がパッケージ胴体１０８の外部に露出する外
部リード部１０９と、内部リード部１０２と外部リード
部１０９との間に形成された結合リード部１０３とを有
する。
【０００４】結合リード部１０３は上方に屈曲してパッ
ケージ胴体１０８の上面から露出しており、結合リード
部１０３の裏面には、先端がパッケージ胴体１０８の下
面から露出する垂直接続手段１０４が接続される。結合
リード部１０３及び垂直接続手段１０４を介して、上下
方向に積層される複数の半導体装置が相互に電気的且つ
機械的に結合される。図１９に示す半導体装置は、図１
８の半導体装置とほぼ同様の構成を有するが、外部リー
ド部１０９の露出端が折曲形成されて外部リード１１０
を形成している。
【０００５】図１８の半導体装置を積層して相互に接続
し、図１９の半導体装置を最下段に接続する場合には、
ハンダや導電性ペースト等の導電性物質を垂直接続手段
１０４の露出端に設け、この導電性物質と結合リード部
分１０３とを接合させて電気的且つ機械的に結合する。
【０００６】
【発明が解決しようとする課題】上記従来の半導体装置
では、リードフレーム１０７はその半導体チップ搭載ラ
ンドがディンプル構造となっているが、半導体チップ１
０５の外形サイズや厚さとは無関係に半導体チップ１０
５よりも大きく形成されている。また、垂直接続手段１
０４の位置が、半導体チップ１０７の外周側の離れた位
置にある。この構造により、パッケージサイズが半導体
チップ１０７よりも大幅に大きく、標準の半導体モール
ドパッケージよりも一層大きくなっている。
【０００７】樹脂封止によるパッケージ胴体１０８は、
垂直接続手段１０４部分のパッケージ胴体用樹脂を除く
特殊な構造を備えた成型金型を用いて形成されるので、
設計変更がある際には長時間を要し、リソースが大とな
る。また、成型金型を用いるため、垂直接続手段１０４
の加工精度には限度があり、150μm以下の狭ピッチに対
応することが極めて困難である。このため、パッケージ
の小型化に限界があり、その結果として高密度実装が極
めて困難になる。更に、積層時の位置によって外部リー
ド部１０９の露出端の形状が異なるなど、特殊加工が必
要であり、高価格を招く。従来のリードフレームは0.12
mm程度と比較的厚く形成されているので、パッケージ全
体が厚くなっていた。
【０００８】三次元積層構造においては、電気的に各段
の半導体チップを個別に選択する手段が必須であるが、
上記特許公報にはその構造についての記載がない。各段
の半導体装置毎に適合する種類のリードフレームが必要
になると、各種リードフレームの開発工数、日程等のリ
ソースが大きくなると同時に、各段数毎の製品管理や資
材管理等の管理費用が増大する。また、三次元半導体装
置の製造数が、歩留まりが最も低い段における製品発生
数によって制限されることになり、その他の段数の製品
が不動在庫品として残り、これに伴い高コストを招く。
【０００９】本発明は、上記に鑑み、複数段の積層構造
が容易に得られる構成を有しながらも、パッケージ外形
が半導体チップよりあまり大きくなく、高密度実装に適
した構造の半導体装置を提供することを目的とする。
【００１０】本発明は更に、上記目的を達成した上で、
特殊加工が必要なリードフレームを不要とし、複数種類
のリードフレームが必要であった従来の半導体装置で生
じていたようなコスト高を抑えることができる半導体装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体チップと、内面に絶
縁層が形成され前記半導体チップを収容する収容凹部を
有するリードフレームとを備え、前記リードフレーム
が、前記絶縁層を貫通する接続部材によって前記収容凹
部内の半導体チップの電極パッドに電気的且つ機械的に
結合されるインナリード部と、前記収容凹部の開口部近
傍に配置されるアウタリード部とを備えることを特徴と
する。
【００１２】本発明の半導体装置では、収容凹部を、半
導体チップの厚みと略同等の深さを有する形状にするこ
とができ、しかも半導体チップ周囲の絶縁層及びリード
フレームを極めて薄く形成することができるので、パッ
ケージ外形の寸法を半導体チップ外形よりあまり大きく
することなく、高密度実装に適した小型形状が得られ
る。本発明の半導体装置を複数段積層する際には、相互
に隣接する半導体装置のアウタリード部とインナリード
部とを、熱圧着法又はリフロー法で一括して電気的且つ
機械的に結合することができ、三次元積層型の半導体装
置を簡便に形成することができる。
【００１３】ここで、前記リードフレームにおける前記
絶縁層と逆の面に別の絶縁層を更に備え、前記収容凹部
内の半導体チップが樹脂封止されていることが好まし
い。この場合、半導体チップが実装されたリードフレー
ムを別の絶縁層で封止し、絶縁性を良好にすると共に、
機械的な強度を高めることができる。
【００１４】具体的には、前記絶縁層及び別の絶縁層の
双方が1〜50μmの厚みを有する。また、前記リードフレ
ームが0.05〜0.125mmの厚みを有する。この場合、半導
体チップを覆う部分を極めて薄くし、半導体装置を半導
体チップの外形サイズと略同等のパッケージとして構成
できる。
【００１５】また、前記別の絶縁層を貫通し前記インナ
リード部に導通する部分を露出させる開口部を備えるこ
とが好ましい。これにより、複数段積層した半導体装置
を相互に容易に接続することができる。
【００１６】更に、前記半導体装置が複数段積層された
三次元積層型の半導体装置であって、１の半導体装置に
おける前記アウタリード部が、次の段の半導体装置にお
ける前記インナリード部と導通する部分に電気的且つ機
械的に結合され、最下段の半導体装置の前記アウタリー
ド部を除き全体的に樹脂封止されることが好ましい。こ
の場合、パッケージ外形が半導体チップよりあまり大き
くなく高密度実装に適し、全体的に絶縁性が良好な三次
元積層型半導体装置を得ることができる。
【００１７】或いは、上記に代えて、前記半導体装置が
複数段積層された三次元積層型の半導体装置であって、
１の半導体装置における前記リードフレームが、前記イ
ンナリード部の一部を次の段の半導体装置の前記インナ
リード部に１ピッチ分ずれた状態で接続可能な形状を有
することも好ましい態様である。この場合、１種類の形
態のリードフレームを用いながらも、複数段の半導体装
置の各半導体チップに備えたチップセレクタ端子を個別
にマザーボードに導通させ、各段の半導体チップを電気
的に個別に選択するチップセレクタ機能を実現すること
が可能になる。このため、特殊加工が必要な複数種類の
リードフレームを不要にして、コストアップを抑えるこ
とができる。
【００１８】本発明の半導体装置の製造方法は、リード
フレームの一部を凹形状に形成し、前記凹形状部分の内
面側に絶縁層を設けて、半導体チップの厚みと略同等の
深さを有し半導体チップを収容する収容凹部に形成し、
前記リードフレームに所定のリードパターンを形成し、
前記絶縁層に、前記収容凹部内の半導体チップの電極パ
ッドと前記リードパターンとを接続するための開口部を
形成し、前記開口部内に導電性接続部材を設け、前記収
容凹部に半導体チップを挿入し、前記導電性接続部材に
よって前記電極パッドと前記リードパターンとを電気的
且つ機械的に結合することを特徴とする。
【００１９】本発明の半導体装置の製造方法では、リー
ドフレームのインナリード部となる領域に対応する面に
絶縁層を形成してからリードフレームにリードパターン
を形成できるので、インナリード部において電気的に絶
縁され浮島状態になる部分を絶縁層で保持しつつ、後続
の工程を実施することができる。
【００２０】ここで、前記リードパターンの形成工程に
後続して、前記リードフレームにおける前記絶縁層と逆
の面に別の絶縁層を形成して前記収容凹部内の半導体チ
ップを樹脂封止する工程を更に含むことが好ましい。こ
の場合、インナリード部に導通するアウタリード部を露
出した状態で樹脂封止される構造が得られ、パッケージ
外周部を有効に絶縁して製品信頼性を向上させることが
できる。
【００２１】また、前記開口部の形成工程に先行又は後
続して、前記別の絶縁層に別の開口部を形成する工程を
更に含むことも好ましい態様である。この場合、アウタ
リード部を露出した状態で樹脂封止された構造の半導体
装置を複数段積層して相互に接続する工程が簡便にな
る。
【００２２】更に、前記凹形状の形成工程では、前記リ
ードフレームにプレス加工又はハーフエッチングを施す
ことによって前記凹形状に形成することが好ましい。こ
の場合、例えば１つのリードフレームに凹形状部分を複
数形成し、このリードフレームに対して一連の工程を施
してから、収容凹部に収容された半導体チップ単位で分
割し、半導体装置の製造工程を簡略化することができ
る。
【００２３】また、前記リードパターンの形成工程で
は、前記絶縁層に結合した前記リードフレームにエッチ
ング法で、所定パターンを形成すると共に該パターンの
一部を分離して浮島状態のリードパターンに形成するこ
とが好ましい。
【００２４】或いは、上記に代えて、前記リードパター
ンの形成工程では、前記絶縁層に結合した前記リードフ
レームにエッチング法で所定パターンを形成してから、
レーザビームを用いて前記パターンの一部を切除して浮
島状態のリードパターンに形成することも好ましい態様
である。
【００２５】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１実施形態例に係るディンプルリードフ
レーム構造の半導体装置を示す断面図である。
【００２６】半導体装置は、半導体チップ１と、内面に
絶縁層３が形成され半導体チップ１を収容する収容凹部
５を有するリードフレーム２とを備えている。このリー
ドフレーム２は、絶縁層３を貫通する導電性バンプ４ａ
（接続部材、導電性接続部材）によって収容凹部５内の
半導体チップ１の電極パッドに接続されるインナリード
部と、収容凹部５の開口部近傍に配置されるアウタリー
ド部とを備える。収容凹部５は、半導体チップ１の厚み
と略同等の深さを有する。絶縁層３には、表裏を貫通
し、導電性バンプ４ａを埋め込むための開口部４が形成
されている。
【００２７】図１の半導体装置は更に、図２に示すよう
に、多段接続性及び実装性を考慮して、リードフレーム
２の下端部分が、収容凹部５の開口部近傍に設けられイ
ンナリード部に導通するアウタリード部６となるように
加工される。アウタリード部６は、同様の構成を有する
他の半導体装置のリードフレーム２に接続可能な形状を
有する。
【００２８】図２の半導体装置は更に、図３に示すよう
に、絶縁性を考慮して、リードフレーム２の外面にトラ
ンスファモールド法やキャスティング法等によって、絶
縁性の封止樹脂７（別の絶縁層）が形成される。これに
より、アウタリード部６を突出させた状態で樹脂封止さ
れるので、パッケージ外周部が有効に絶縁され、製品信
頼性が向上する。
【００２９】図３の半導体装置は更に、図４に示すよう
に、上段に位置する他の半導体装置のアウタリード部６
との接続手段が封止樹脂７に形成される。この接続手段
として、封止樹脂７における、上段の半導体装置のアウ
タリード部６に対応する位置に、エッチングやレーザ法
等で封止樹脂開口部１１が形成される。
【００３０】図５は、図４に示す半導体装置を所望の段
数積層し、ディンプルリードフレーム構造の三次元積層
型半導体装置とした状態を示す断面図である。つまり、
同じタイプの半導体装置が４段積層され、下段側の半導
体装置の封止樹脂開口部１１に、上段側の半導体装置の
アウタリード部６が電気的且つ機械的に結合されること
で、三次元積層型半導体装置が構成される。この場合、
半導体装置を複数段積層し、各封止樹脂開口部１１にハ
ンダ、導電性ペースト又は導電性接着材等を注入した
後、熱圧着やリフロー法等で各段の半導体装置を一括し
て結合する。なお、図５における最上段の半導体装置に
は封止樹脂開口部１１が形成されていない。また、図１
〜図５には、複数の開口部４のうちの１個のみを示し
た。
【００３１】図６は、第１実施形態例とはやや異なる構
成を備えたディンプルリードフレーム構造の半導体装置
の製造工程を示す断面図であり、(a)〜(f)は各工程を段
階的に示す。
【００３２】まず、図６(a)に示すような平坦状のリー
ドフレーム２を用意し、図６(b)に示すように、プレス
法等でリードフレーム２をディンプル加工し、収容凹部
５となるべき凹形状部分２ａを形成する。凹形状部分２
ａの深さＡは、半導体チップ１の厚さに極力近い寸法と
する。リードフレーム２には、厚さが例えば0.05〜0.12
5mの42合金又はCu合金を使用することができる。
【００３３】次いで、図６(c)に示すように、凹形状部
分２ａの内面に絶縁層３ａを形成して、半導体チップ１
の厚みと略同等の深さを有し半導体チップ１を収容する
収容凹部５として形成する。更に、リードフレーム２に
所定のリードパターン（図示せず）を形成してから、リ
ードフレーム２における収容凹部５の外面に絶縁層３ｂ
を形成する。絶縁層３ａ、３ｂは、フィルム貼付、スピ
ンコート、スパッタ、或いは蒸着法等によって形成で
き、各厚みを1〜50μmとすることができる。絶縁層３
ａ、３ｂの材料には、例えば無機系のアルミナ或いは有
機系のエポキシ樹脂やポリイミド樹脂等を使用すること
ができる。
【００３４】引き続き、図６(d)に示すように、絶縁層
３ａにおける半導体チップ１の各電極パッドに対応する
位置に開口部４を、絶縁層３ｂにおける他の半導体装置
のアウタリード部に対応する位置に封止樹脂開口部１１
を、リソグラフィ技術又はレーザ加工法等で夫々形成す
る。
【００３５】次いで、図６(e)に示すように、各開口部
４の内部に、Ａｕの単一材料や、Sn/Pb、Sn/Zn、Sn/A
g、Sn/Bi等の合金材料を充填して、導電性バンプ４ａを
形成する。導電性バンプ４ａは、半導体チップ１側に形
成することもできる。各封止樹脂開口部１１の内部に
は、ハンダや導電性樹脂等から成る導電接続材１３を設
ける。
【００３６】更に、図６(f)に示すように、リードフレ
ーム２を所定の位置で切断してから、収容凹部５内に、
各電極パッドがその対応する導電性バンプ４ａに接触す
る正規の状態で半導体チップ１を挿入する。この後、熱
圧着法又はリフロー法等によって、絶縁層３ａを挟んで
半導体チップ１の電極パッドとリードフレーム２のリー
ドパターンとを導電性バンプ４ａで電気的且つ機械的に
結合する。
【００３７】本実施形態例では、収容凹部５内に半導体
チップ１を収容した搭載エリアが連続するリードフレー
ム２を用いることにより、周知の半導体パッケージの実
装技術をそのまま適用できる。これにより、大きなリソ
ースを必要とせずに、軽薄短小化に対応した低コストな
三次元積層型の半導体装置を簡便に製作することが出来
る。
【００３８】図７は、本発明の第２実施形態例に係るキ
ャビティリードフレーム構造の半導体装置を示す断面図
である。この半導体装置は、半導体チップ１と、内面に
絶縁層３が形成され半導体チップ１を収容する収容凹部
９を有するリードフレーム８とを備えている。リードフ
レーム８は、絶縁層３を貫通する導電性バンプ４ａによ
って収容凹部５内の半導体チップ１の電極パッドに接続
されるインナリード部と、収容凹部５の開口部近傍に配
置されるアウタリード部とを備える。収容凹部９は、半
導体チップ１の厚みと略同等の深さを有する。絶縁層３
には、表裏を貫通し、導電性バンプ４ａを埋め込むため
の開口部４が形成される。
【００３９】図７の半導体装置は更に、図８に示すよう
に、多段接続性及び実装性を考慮して、リードフレーム
８の下端部分が、収容凹部９の開口部近傍に設けられイ
ンナリード部に導通するアウタリード部１０となるよう
に加工される。アウタリード部１０は、同様の構成を有
する他の半導体装置の、リードフレーム８に導通する部
分に接続可能な形状を有する。
【００４０】図８の半導体装置は更に、図９に示すよう
に、絶縁性を考慮して、リードフレーム外面にトランス
ファモールド法やキャスティング法等によって封止樹脂
７が形成される。これにより、アウタリード部６を突出
した状態で樹脂封止されるので、パッケージ外周部が有
効に電気絶縁され、製品信頼性が向上する。
【００４１】図９の半導体装置は更に、図１０に示すよ
うに、上段に配置される他の半導体装置のアウタリード
部１０との接続手段が封止樹脂７に形成される。この接
続手段として、封止樹脂７における、上段の半導体装置
のアウタリード部１０に対応する位置に、第１実施形態
例と同様の手法で封止樹脂開口部１４が形成される。
【００４２】図１１は、図１０に示す半導体装置を所望
の段数積層し、ディンプルリードフレーム構造の三次元
積層型半導体装置とした状態を示す断面図である。つま
り、同じタイプの半導体装置が４段積層され、下段側の
半導体装置の封止樹脂開口部１４に、上段側の半導体装
置のアウタリード部１０が電気的且つ機械的に結合され
ることで、三次元積層型半導体装置が構成される。この
結合は、第１実施形態例と同様に実施される。
【００４３】図１２は、第２実施形態例とはやや異なる
構成を備えたキャビティリードフレーム構造の半導体装
置の製造工程を示す断面図であり、(a)〜(f)は各工程を
段階的に示す。
【００４４】まず、図１２(a)に示すような平坦状のリ
ードフレーム８を用意し、図１２(b)に示すように、ハ
ーフエッチング法等でリードフレーム８をキャビティ加
工し、収容凹部９となるべき凹形状部分８ａを形成す
る。凹形状部分８ａの深さＢは、半導体チップ１の厚さ
に極力近い寸法とする。リードフレーム８には、厚さが
例えば0.05〜0.125mの42合金又はCu合金が用いられる。
【００４５】次いで、図１２(c)に示すように、凹形状
部分８ａの内面に絶縁層３ａを形成して、収容凹部９を
形成する。更に、リードフレーム８に所定のリードパタ
ーン（図示せず）を形成してから、リードフレーム８に
おける収容凹部９の外面に絶縁層３ｂを形成する。絶縁
層３ａ、３ｂの製造手法、厚み、材質は第１実施形態例
と同様である。
【００４６】引き続き、図１２(d)に示すように、絶縁
層３ａにおける半導体チップ１の各電極パッドに対応す
る位置に開口部４を、絶縁層３ｂにおける他の半導体装
置のアウタリード部に対応する位置に封止樹脂開口部１
４を、リソグラフィ技術又はレーザ加工法等で夫々形成
する。
【００４７】次いで、図１２(e)に示すように、第１実
施形態例と同様に、各開口部４の内部に導電性バンプ４
ａを形成し、各封止樹脂開口部１４の内部に導電接続材
１３を設ける。
【００４８】更に、図１２(f)に示すように、リードフ
レーム８を所定の位置で切断してから、収容凹部９内に
半導体チップ１を正規の状態で挿入した後、熱圧着法又
はリフロー法等で、絶縁層３ａを挟んで半導体チップ１
の電極パッドとリードフレーム８のリードパターンとを
導電性バンプ４ａで電気的且つ機械的に結合する。
【００４９】本実施形態例によっても、収容凹部９内に
半導体チップ１を収容した搭載エリアが連続するリード
フレーム８を用いることで、第１実施形態例と同様の作
用効果を得ることができる。
【００５０】図１３は、本発明の第３実施形態例に係る
チップセレクタリード構造の半導体装置を示し、(a)〜
(c)は夫々、平面展開図、正面図、側面断面図である。
【００５１】図１３(a)に示すように、リードフレーム
１５には、チップセレクタ構造を有しない通常パターン
のリード部１６と、リード部１６から分離されたリード
部１７、１８、１９とが、エッチング法やプレス法等で
相互に対向して形成されている。リード部１６〜１９は
夫々、第１及び第２実施形態例で説明したインナリード
部及びアウタリード部を含んでいる。
【００５２】図１３(b)に示すように、各リード部１７
は、或る半導体装置における半導体チップ１の電極パッ
ドに接続された側から、次の段の半導体装置における結
合リード部に１ピッチ分ずれた状態で接続されるリード
形状を有する。この構成によると、チップセレクタ形状
のリード部１７のみが他の部分と切り離されて浮島状に
される。
【００５３】上記構成は、図１３(c)に示すように、リ
ードフレーム１５の片面に絶縁層３を形成してから、エ
ッチング法でリードフレーム１５にパターニングを施す
ことで得られる。この場合、浮島状のリード部１７が絶
縁層３によって保持されるので、所望形状のリードフレ
ームが容易に実現出来る。
【００５４】図１４は、図１３で説明したチップセレク
タ構造をより詳細に示す図であり、(a)は平面図、(b)は
正面図である。この例では、図１４(b)に示すように、
上側部分だけでなく次段の半導体装置に接する下側部分
にも、封止樹脂開口部１１（１４）がアウタリード部に
対応して形成されている。
【００５５】図１４(a)に示すように、図１３と同様
に、リードフレーム１５には、通常パターンのリード部
１６と、リード部１７〜１９とが対向して形成される。
リード部１６〜１９における各インナリード部が、図示
しない導電性バンプによって、半導体チップ１の対応す
る電極パッドと電気的且つ機械的に結合されている。半
導体チップ１の外周部、素子形成領域面及び外周４辺に
対応する個所に絶縁層３が形成されている。図１４(b)
に示すように、絶縁層３により、リード部１７〜１９が
相互に絶縁されて信頼性が高められている。
【００５６】本例の半導体装置を用いて三次元積層型半
導体装置を構成する場合には、各半導体装置における封
止樹脂開口部１１（１４）に、ハンダや導電性樹脂等か
ら成る導電接続材１３を設けた後、各半導体装置を所望
の段数積み重ね、熱圧着法やリフロー法等によって電気
的且つ機械的に相互に結合する。
【００５７】ここで、リード部１７は、チップ側面にお
いて、半導体チップ１のチップセレクタ電極（図示せ
ず）に接続されたリード（図の最も左のリード）が、次
の段の半導体装置に接続される側に１ピッチ分ずれた状
態で導通し、且つこれに隣接する他の２本のリードも同
様に１ピッチ分ずれた状態で導通するチップセレクタ構
造を備える。
【００５８】次に、図１４に示した半導体装置を実際に
複数段積層する際のチップセレクタ構造について、図１
５を参照して説明する。図１５は、図１４における半導
体装置による三次元積層型半導体装置をマザーボードに
実装する形態を示し、(a)は三次元積層型半導体装置の
平面図、(b)はマザーボードの正面図である。
【００５９】図１５(a)に示すように、チップセレクタ
構造を有する同じパターンのリードフレームが用いられ
た半導体装置２３〜２６を順次に積層し、前述した接続
方法によって相互に電気的且つ機械的に結合し、三次元
積層型半導体装置１２を形成する。
【００６０】図１５(b)に示すように、マザーボード２
８には、チップセレクタ対応の搭載パターン２９が形成
されており、上記三次元積層型半導体装置１２の最下段
のリード部１７を搭載パターン２９に接続する。
【００６１】本構成によると、図１５(a)における破線
の電気経路２７で示すように、１〜４段目の各半導体装
置２３〜２６に全て同じパターンのリードフレームを備
えながらも、搭載パターン２９における端子２９ａが１
段目の半導体チップのチップセレクタ電極に、端子２９
ｂが２段目の半導体チップのチップセレクタ電極に、端
子２９ｃが３段目の半導体チップのチップセレクタ電極
に、端子２９ｄが４段目の半導体チップのチップセレク
タ電極に夫々チップセレクタ信号を送信できる構造が実
現できる。これにより、各半導体チップ１におけるチッ
プセレクタ電極と導通するパターンが、電気的に並列回
路になる。
【００６２】以上のように、或る半導体装置におけるリ
ードフレームが、インナリード部の一部を次の段の半導
体装置のインナリード部に１ピッチ分ずれた状態で接続
可能な形状を有するので、１種類の形態のリードフレー
ムを用いながらも、複数段の各半導体装置２３〜２６の
半導体チップ１におけるチップセレクタ端子をマザーボ
ードの搭載パターン２９に個別に接続し、各段の半導体
チップ１を電気的に個別に選択するチップセレクタ機能
を備えることができる。このため、特殊加工が必要な複
数種類のリードフレームが不要になり、コストアップを
抑止できる。
【００６３】図１６は、ディンプル構造のリードフレー
ム２或いはキャビティ構造のリードフレーム８に対して
チップセレクタ構造のパターンを形成する工程を示し、
(a)はリードフレーム２（８）の平面図、(b)は正面図、
(c)はパターン形成後の状態を示す平面図である。
【００６４】まず、図１６(a)、(b)に示すように、リー
ドフレーム２（８）のインナリード領域の片面に絶縁層
３を形成してから、エッチング法によってリードフレー
ム２（８）をパターン化する。この際、予め絶縁層３が
形成された状態でパターン化を実施するので、図１６
(c)に示すように、浮島状態になったチップセレクタ構
造のリード１７、１８等のパターンを絶縁層３で保持し
つつ処理を進めることができる。
【００６５】図１７は、図１６(a)、(b)から図１６(c)
に移行するまでの間でレーザビームによるパターン処理
を実施する例を示し、(a)はリードフレーム２（８）の
平面図、(b)は正面図、(c)はエッチング後の状態を示す
平面図、(d)はレーザビーム照射後の状態を示す平面図
である。
【００６６】本例では、まず、図１６の場合と同様に、
図１７(a)、(b)に示すように、リードフレーム２（８）
のインナリード領域の片面に絶縁層３を形成し、図１７
(c)に示すように、エッチング法で、リードフレーム２
（８）のパターン化を実施する。このパターン化では、
リード１７、１８を浮島状態にするまでには至らず、リ
ード１７、１８もリード１６と同様の形状にする。
【００６７】次いで、図１７(d)に示すように、炭酸ガ
スレーザ或いはＹＡＧレーザ等のレーザビームを照射し
て、リード１７、１８側のパターンのみをカットし、電
気回路に対応するパターンとなるように加工する。これ
により、図１６の場合と同様に、チップセレクタ構造の
リードパターンを簡便に得ることができる。
【００６８】以上のように、本発明の各実施形態例で
は、半導体チップ１の厚みと略同等の深さを有する収容
凹部５、９に半導体チップ１を収容でき、しかも半導体
チップ周囲の絶縁層３及びリードフレーム２、８が極め
て薄く形成され、積層される他の半導体装置との接続手
段であるアウタリード部６、１０が薄いリードフレーム
２、８の一部で形成される。これにより、パッケージ外
形の寸法が半導体チップ１の外形よりあまり大きくな
く、高密度実装に適した小型形状が得られる。本発明の
半導体装置を複数段積層する際には、相互に隣接する半
導体装置の一方におけるインナリード部に導通する部分
と、他方におけるアウタリード部とを、熱圧着法又はリ
フロー法によって一括して電気的且つ機械的に結合する
ことができる。
【００６９】また、上述のリードフレーム構造としたこ
とにより、リードフレーム２、８の製造、及びこれを用
いた三次元積層型半導体装置の製造に、今までに蓄積さ
れたリードフレーム２、８を用いた半導体装置の組立
て、選別検査、その他のプロセス技術、設備を流用する
ことが可能になる。このため、リソースが小さく、低コ
ストでありながらも、半導体チップサイズと同等の高密
度実装が可能な三次元積層型半導体装置を実現出来る。
更に、接続段数に拘わらず、１種類のリードフレームで
対応することが出来るので、初期開発コストや開発工数
の低減と、製造のための管理工数の削減とが実現出来る
と同時に、各接続段数の歩留まりによる三次元積層型半
導体装置の構成可能数に制限がなくなる。このため、歩
留まりのアンバランスによる単品の三次元積層型半導体
装置の不動在庫をなくし、製品全数を有効に活用するこ
とが出来る。
【００７０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施した半導体装置及びその製造方法も、本発明の範囲に
含まれる。
【００７１】
【発明の効果】以上説明したように、本発明の半導体装
置によると、複数段の積層構造を容易に得られる構成を
有しながらも、パッケージ外形が半導体チップよりあま
り大きくなく、高密度実装に適した構造を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例に係る半導体装置を示
す断面図である。
【図２】第１実施形態例に係る半導体装置を示す断面図
である。
【図３】第１実施形態例に係る半導体装置を示す断面図
である。
【図４】第１実施形態例に係る半導体装置を示す断面図
である。
【図５】第１実施形態例に係る半導体装置の単品を複数
段積層した三次元積層型半導体装置を示す断面図であ
る。
【図６】第１実施形態例とはやや異なる構成を備えたデ
ィンプルリードフレーム構造の半導体装置の製造工程を
示す断面図であり、(a)〜(f)は各工程を段階的に示す。
【図７】本発明の第２実施形態例に係る半導体装置を示
す断面図である。
【図８】第２実施形態例に係る半導体装置を示す断面図
である。
【図９】第２実施形態例に係る半導体装置を示す断面図
である。
【図１０】第２実施形態例に係る半導体装置を示す断面
図である。
【図１１】第２実施形態例に係る半導体装置の単品を複
数段積層した三次元積層型半導体装置を示す断面図であ
る。
【図１２】第２実施形態例とはやや異なる構成を備えた
キャビティリードフレーム構造の半導体装置の製造工程
を示す断面図であり、(a)〜(f)は各工程を段階的に示
す。
【図１３】本発明の第３実施形態例に係るチップセレク
タリード構造の半導体装置を示し、(a)〜(c)は夫々、平
面展開図、正面図、側面断面図である。
【図１４】図１３で説明したチップセレクタ構造をより
詳細に示す図であり、(a)は平面図、(b)は正面図であ
る。
【図１５】図１４の半導体装置による三次元積層型半導
体装置をマザーボードに実装する形態を示し、(a)は三
次元積層型半導体装置の平面図、(b)はマザーボードの
正面図である。
【図１６】ディンプル構造又はキャビティ構造のリード
フレームに対してチップセレクタ構造のパターンを形成
する工程を示し、(a)はリードフレームの平面図、(b)は
正面図、(c)はパターン形成後の状態を示す平面図であ
る。
【図１７】図１６(a)、(b)から図１６(c)に移行するま
での間でレーザビームによるパターン処理を実施する例
を示し、(a)はリードフレームの平面図、(b)は正面図、
(c)はエッチング後の状態を示す平面図、(d)はレーザビ
ーム照射後の状態を示す平面図である。
【図１８】従来の三次元積層型の半導体装置を単体で示
す断面図である。
【図１９】従来の三次元積層型の半導体装置を単体で示
す断面図である。
【符号の説明】
１：半導体チップ ２、８、１５：リードフレーム ２ａ、８ａ：凹形状部分 ３、３ａ、３ｂ：絶縁層 ４：開口部 ４ａ：導電性バンプ（接続部材、導電性接続部材） ５、９：収容凹部 ６、１０：アウタリード部 ７：封止樹脂（別の絶縁層） １１、１４：封止樹脂開口部 １３：導電接続材 １６〜１９：リード部 ２３〜２６：半導体装置 ２９：搭載パターン ２９ａ〜２９ｄ：端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/52 Ｈ０１Ｌ 23/52 Ｃ 25/065 25/08 Ｚ 25/07 25/14 Ｚ 25/18 25/10 25/11 (72)発明者 嶋田 勇三 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M109 AA01 BA02 FA04 FA09 GA10 5F067 AA01 AA02 BB11 BC12 BE02 CB02 CC03 DA11 DA16

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、内面に絶縁層が形成さ
    れ前記半導体チップを収容する収容凹部を有するリード
    フレームとを備え、 前記リードフレームが、前記絶縁層を貫通する接続部材
    によって前記収容凹部内の半導体チップの電極パッドに
    電気的且つ機械的に結合されるインナリード部と、前記
    収容凹部の開口部近傍に配置されるアウタリード部とを
    備えることを特徴とする半導体装置。
  2. 【請求項２】 前記リードフレームにおける前記絶縁層
    と逆の面に別の絶縁層を更に備え、前記収容凹部内の半
    導体チップが樹脂封止されていることを特徴とする、請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記絶縁層及び別の絶縁層の双方が1〜5
    0μmの厚みを有することを特徴とする、請求項１又は２
    に記載の半導体装置。
  4. 【請求項４】 前記リードフレームが0.05〜0.125mmの
    厚みを有することを特徴とする、請求項１〜３の何れか
    に記載の半導体装置。
  5. 【請求項５】 前記別の絶縁層を貫通し前記インナリー
    ド部に導通する部分を露出させる開口部を備えることを
    特徴とする、請求項２〜４の何れかに記載の半導体装
    置。
  6. 【請求項６】 請求項１〜５の何れかに記載の半導体装
    置が複数段積層された三次元積層型の半導体装置であっ
    て、 １の半導体装置における前記アウタリード部が、次の段
    の半導体装置における前記インナリード部と導通する部
    分に電気的且つ機械的に結合され、最下段の半導体装置
    の前記アウタリード部を除き全体的に樹脂封止されるこ
    とを特徴とする三次元積層型の半導体装置。
  7. 【請求項７】 請求項１〜５の何れかに記載の半導体装
    置が複数段積層された三次元積層型の半導体装置であっ
    て、 １の半導体装置における前記リードフレームが、前記イ
    ンナリード部の一部を次の段の半導体装置の前記インナ
    リード部に１ピッチ分ずれた状態で接続可能な形状を有
    することを特徴とする三次元積層型の半導体装置。
  8. 【請求項８】 リードフレームの一部を凹形状に形成
    し、 前記凹形状部分の内面側に絶縁層を設けて、半導体チッ
    プの厚みと略同等の深さを有し半導体チップを収容する
    収容凹部に形成し、 前記リードフレームに所定のリードパターンを形成し、 前記絶縁層に、前記収容凹部内の半導体チップの電極パ
    ッドと前記リードパターンとを接続するための開口部を
    形成し、 前記開口部内に導電性接続部材を設け、 前記収容凹部に半導体チップを挿入し、前記導電性接続
    部材によって前記電極パッドと前記リードパターンとを
    電気的且つ機械的に結合することを特徴とする半導体装
    置の製造方法。
  9. 【請求項９】 前記リードパターンの形成工程に後続し
    て、前記リードフレームにおける前記絶縁層と逆の面に
    別の絶縁層を形成して前記収容凹部内の半導体チップを
    樹脂封止する工程を更に含むことを特徴とする、請求項
    ８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記開口部の形成工程に先行又は後続
    して、前記別の絶縁層に別の開口部を形成する工程を更
    に含むことを特徴とする、請求項８又は９に記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記凹形状の形成工程では、前記リー
    ドフレームにプレス加工又はハーフエッチングを施すこ
    とによって前記凹形状に形成することを特徴とする、請
    求項８〜１０の何れかに記載の半導体装置の製造方法。
  12. 【請求項１２】 前記リードパターンの形成工程では、
    前記絶縁層に結合した前記リードフレームにエッチング
    法で、所定パターンを形成すると共に該パターンの一部
    を分離して浮島状態のリードパターンに形成することを
    特徴とする、請求項８〜１１の何れかに記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記リードパターンの形成工程では、
    前記絶縁層に結合した前記リードフレームにエッチング
    法で所定パターンを形成してから、レーザビームを用い
    て前記パターンの一部を切除して浮島状態のリードパタ
    ーンに形成することを特徴とする、請求項８〜１１の何
    れかに記載の半導体装置の製造方法。
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