JP2001230222A - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
- Publication number
- JP2001230222A JP2001230222A JP2000036287A JP2000036287A JP2001230222A JP 2001230222 A JP2001230222 A JP 2001230222A JP 2000036287 A JP2000036287 A JP 2000036287A JP 2000036287 A JP2000036287 A JP 2000036287A JP 2001230222 A JP2001230222 A JP 2001230222A
- Authority
- JP
- Japan
- Prior art keywords
- dicing
- semiconductor chip
- semiconductor
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 各側面及び下面を絶縁膜Ｅ１，Ｅ２，Ｂにて
被覆した半導体チップ１を低コストで製造する。 【解決手段】 半導体チップ１の多数個を一体化した半
導体基板Ａの下面に絶縁膜Ｂを形成する工程と、前記半
導体基板Ａをその下面全体にダイシング用シートＣを貼
着した状態で一次ダイシング溝Ｄ１，Ｄ２の刻設にて各
半導体チップ１ごとに分割する工程と、前記各一次ダイ
シング溝内に絶縁材Ｅを充填する工程と、この各絶縁材
Ｅに、前記一次ダイシング溝と平行に延びる二次ダイシ
ング溝Ｆ１，Ｆ２を、当該二次ダイシング溝の左右両側
面に前記絶縁材Ｅの一部を半導体チップの側面に対する
絶縁膜Ｅ１，Ｅ２として残すように刻設する工程とを有
する。
被覆した半導体チップ１を低コストで製造する。 【解決手段】 半導体チップ１の多数個を一体化した半
導体基板Ａの下面に絶縁膜Ｂを形成する工程と、前記半
導体基板Ａをその下面全体にダイシング用シートＣを貼
着した状態で一次ダイシング溝Ｄ１，Ｄ２の刻設にて各
半導体チップ１ごとに分割する工程と、前記各一次ダイ
シング溝内に絶縁材Ｅを充填する工程と、この各絶縁材
Ｅに、前記一次ダイシング溝と平行に延びる二次ダイシ
ング溝Ｆ１，Ｆ２を、当該二次ダイシング溝の左右両側
面に前記絶縁材Ｅの一部を半導体チップの側面に対する
絶縁膜Ｅ１，Ｅ２として残すように刻設する工程とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオード又はト
ランジスター等の半導体装置に使用される半導体チップ
のうちその各側面及び下面を絶縁膜にて被覆して成る半
導体チップを、シリコンウエハー等の半導体基板から低
コストで製造する方法に関するものである。
ランジスター等の半導体装置に使用される半導体チップ
のうちその各側面及び下面を絶縁膜にて被覆して成る半
導体チップを、シリコンウエハー等の半導体基板から低
コストで製造する方法に関するものである。
【０００２】
【従来の技術と発明が解決しようとする課題】一般に、
半導体装置における半導体チップは、リードフレーム又
はプリント回路基板等に搭載されるもので、その上面の
うち各接続用電極を除く部分は、絶縁膜に被覆されてい
るものの、各側面及び下面は、絶縁膜で被覆されていな
いので、この複数個をリードフレーム又は回路基板等に
並べて搭載した場合に、各半導体チップの相互間にショ
ートが発生するのであり、また、リードフレームにおけ
る各種のリードフレーム端子又はプリント回路基板にお
ける配線パターンとの間にショートが発生するのであっ
た。
半導体装置における半導体チップは、リードフレーム又
はプリント回路基板等に搭載されるもので、その上面の
うち各接続用電極を除く部分は、絶縁膜に被覆されてい
るものの、各側面及び下面は、絶縁膜で被覆されていな
いので、この複数個をリードフレーム又は回路基板等に
並べて搭載した場合に、各半導体チップの相互間にショ
ートが発生するのであり、また、リードフレームにおけ
る各種のリードフレーム端子又はプリント回路基板にお
ける配線パターンとの間にショートが発生するのであっ
た。
【０００３】これらショートの発生を回避するには、半
導体チップにおける各側面及び下面の全てを、上面と同
様に絶縁膜にて被覆するように構成にすれば良いが、各
側面及び下面を絶縁膜にて被覆することには、これに多
大の手数を必要として、コストが大幅にアップするとい
う問題があった。
導体チップにおける各側面及び下面の全てを、上面と同
様に絶縁膜にて被覆するように構成にすれば良いが、各
側面及び下面を絶縁膜にて被覆することには、これに多
大の手数を必要として、コストが大幅にアップするとい
う問題があった。
【０００４】本発明は、各側面及び下面を絶縁膜にて被
覆した半導体チップを、低コストで製造できる方法を提
供することを技術課題とするものである。
覆した半導体チップを、低コストで製造できる方法を提
供することを技術課題とするものである。
【０００５】
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「半導体チップの多数個をマトリック
ス状に並べて一体化して成る半導体基板の下面に絶縁膜
を形成する工程と、前記半導体基板をその下面全体にダ
イシング用シートを貼着した状態で一次ダイシング溝の
刻設にて各半導体チップごとに分割する工程と、次い
で、前記各一次ダイシング溝内に絶縁材を充填する工程
と、この各絶縁材に、前記一次ダイシング溝と平行に延
びる二次ダイシング溝を、当該二次ダイシング溝の左右
両側面に前記絶縁材の一部を前記半導体チップの側面に
対する絶縁膜として残すように刻設する工程とから成る
ことを特徴とする。」という方法を採用した。
るため本発明は、「半導体チップの多数個をマトリック
ス状に並べて一体化して成る半導体基板の下面に絶縁膜
を形成する工程と、前記半導体基板をその下面全体にダ
イシング用シートを貼着した状態で一次ダイシング溝の
刻設にて各半導体チップごとに分割する工程と、次い
で、前記各一次ダイシング溝内に絶縁材を充填する工程
と、この各絶縁材に、前記一次ダイシング溝と平行に延
びる二次ダイシング溝を、当該二次ダイシング溝の左右
両側面に前記絶縁材の一部を前記半導体チップの側面に
対する絶縁膜として残すように刻設する工程とから成る
ことを特徴とする。」という方法を採用した。
【０００６】
【発明の作用・効果】このような方法を採用することに
より、一枚の半導体基板から多数個の半導体チップを同
時に製造する場合に、この各半導体チップの下面を、前
記半導体基板の下面に形成した絶縁膜にて被覆すること
ができる一方、前記各半導体チップにおける各側面を、
一次ダイシング溝内に充填した絶縁材の残した絶縁膜に
て被覆することができる。
より、一枚の半導体基板から多数個の半導体チップを同
時に製造する場合に、この各半導体チップの下面を、前
記半導体基板の下面に形成した絶縁膜にて被覆すること
ができる一方、前記各半導体チップにおける各側面を、
一次ダイシング溝内に充填した絶縁材の残した絶縁膜に
て被覆することができる。
【０００７】つまり、本発明によると、半導体基板を、
その下面にダイシング用シートを貼着した状態でダイシ
ング溝の刻設にて各半導体チップごとに分割するという
半導体チップの製造方法に、前記半導体基板の下面に絶
縁膜を形成する工程、前記ダイシング溝内に絶縁材を充
填する工程、及び、この絶縁材に二次ダイシング溝を刻
設する工程を付加するだけで、多数個の半導体チップ
を、その各側面及び下面を絶縁膜にて被覆した状態にし
て同時に製造することができるから、各側面及び下面を
絶縁膜にて被覆した半導体チップを低コストで製造する
ことができる効果を有する。
その下面にダイシング用シートを貼着した状態でダイシ
ング溝の刻設にて各半導体チップごとに分割するという
半導体チップの製造方法に、前記半導体基板の下面に絶
縁膜を形成する工程、前記ダイシング溝内に絶縁材を充
填する工程、及び、この絶縁材に二次ダイシング溝を刻
設する工程を付加するだけで、多数個の半導体チップ
を、その各側面及び下面を絶縁膜にて被覆した状態にし
て同時に製造することができるから、各側面及び下面を
絶縁膜にて被覆した半導体チップを低コストで製造する
ことができる効果を有する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を、図
面に従って説明する。
面に従って説明する。
【０００９】図１及び図２において、符号Ａは、半導体
チップ１の多数個をマトリックス状に並べて一体化して
成る半導体基板を示し、この半導体基板Ａの上面のうち
前記各半導体チップ１の箇所には、図示しない回路素子
が形成されていることに加えて、この回路素子に対する
バンプ状の接続用電極２が設けられ、更に、前記接続用
電極２を除く部分に、絶縁膜（パシベーション膜）３が
形成されている。
チップ１の多数個をマトリックス状に並べて一体化して
成る半導体基板を示し、この半導体基板Ａの上面のうち
前記各半導体チップ１の箇所には、図示しない回路素子
が形成されていることに加えて、この回路素子に対する
バンプ状の接続用電極２が設けられ、更に、前記接続用
電極２を除く部分に、絶縁膜（パシベーション膜）３が
形成されている。
【００１０】なお、半導体基板Ａにおける各半導体チッ
プ１に対して回路素子、接続用電極２及び絶縁膜（パシ
ベーション膜）３を形成する方法は、従来から良く知ら
れているので、ここでは省略する。
プ１に対して回路素子、接続用電極２及び絶縁膜（パシ
ベーション膜）３を形成する方法は、従来から良く知ら
れているので、ここでは省略する。
【００１１】そして、前記半導体基板Ａの下面の全体
に、図３に示すように、エポキシ樹脂等による絶縁膜Ｂ
を形成したのち、図４及び図５に示すように、ダイシン
グ用シートＣを貼着する。
に、図３に示すように、エポキシ樹脂等による絶縁膜Ｂ
を形成したのち、図４及び図５に示すように、ダイシン
グ用シートＣを貼着する。
【００１２】次いで、前記半導体基板Ａを、その下面全
体にダイシング用シートＣを貼着した状態で、図６、図
７及び図８に示すように、図示しない高速回転のダイシ
ングカッターによる切削にて各半導体チップ１ことに分
割する。この分割は、ダイシングカッターの切削による
適宜溝幅寸法Ｗの一次ダイシング溝Ｄ１，Ｄ２を半導体
基板Ａのうち各半導体チップ１間における縦方向の分割
線Ａ１及び横方向の分割線Ａ２に沿って刻設することに
よって行う。
体にダイシング用シートＣを貼着した状態で、図６、図
７及び図８に示すように、図示しない高速回転のダイシ
ングカッターによる切削にて各半導体チップ１ことに分
割する。この分割は、ダイシングカッターの切削による
適宜溝幅寸法Ｗの一次ダイシング溝Ｄ１，Ｄ２を半導体
基板Ａのうち各半導体チップ１間における縦方向の分割
線Ａ１及び横方向の分割線Ａ２に沿って刻設することに
よって行う。
【００１３】次いで、前記各一次ダイシング溝Ｄ１，Ｄ
２内に、図９（Ａ）及び図９（Ｂ）に示すように、エポ
キシ樹脂等の絶縁材Ｅを液体の状態で充填したのち乾燥
・硬化する。
２内に、図９（Ａ）及び図９（Ｂ）に示すように、エポ
キシ樹脂等の絶縁材Ｅを液体の状態で充填したのち乾燥
・硬化する。
【００１４】そして、前記各一次ダイシング溝Ｄ１，Ｄ
２内に充填した絶縁材Ｅに、図１０（Ａ) 及び図１０
（Ｂ）に示すように、同じく図示しない高速回転のダイ
シングカッターの切削による二次ダイシング溝Ｆ１，Ｆ
２を前記一次ダイシング溝Ｄ１，Ｄ２と平行に延びるよ
うに刻設することにより、各半導体チップ１ごとに分割
する。
２内に充填した絶縁材Ｅに、図１０（Ａ) 及び図１０
（Ｂ）に示すように、同じく図示しない高速回転のダイ
シングカッターの切削による二次ダイシング溝Ｆ１，Ｆ
２を前記一次ダイシング溝Ｄ１，Ｄ２と平行に延びるよ
うに刻設することにより、各半導体チップ１ごとに分割
する。
【００１５】この各二次ダイシング溝Ｆ１，Ｆ２の刻設
による分割に際しては、この各二次ダイシング溝Ｆ１，
Ｆ２における溝幅寸法Ｗ′を、前記一次ダイシング溝Ｄ
１，Ｄ２における溝幅寸法Ｗより小さくすることによ
り、この各二次ダイシング溝Ｆ１，Ｆ２の左右両側に、
前記絶縁材Ｅの一部を半導体チップ１の側面に対する絶
縁膜Ｅ１，Ｅ２として残すようにする。
による分割に際しては、この各二次ダイシング溝Ｆ１，
Ｆ２における溝幅寸法Ｗ′を、前記一次ダイシング溝Ｄ
１，Ｄ２における溝幅寸法Ｗより小さくすることによ
り、この各二次ダイシング溝Ｆ１，Ｆ２の左右両側に、
前記絶縁材Ｅの一部を半導体チップ１の側面に対する絶
縁膜Ｅ１，Ｅ２として残すようにする。
【００１６】この各二次ダイシング溝Ｆ１，Ｆ２の刻設
による分割が完了すると、各半導体チップ１を、前記ダ
イシング用シートＣから剥離するのである。
による分割が完了すると、各半導体チップ１を、前記ダ
イシング用シートＣから剥離するのである。
【００１７】このようにして得られた半導体チップ１
は、図１１、図１２及び図１３に示すように、その下面
が、前記半導体基板Ａの下面に形成した絶縁膜Ｂにて被
覆されている一方、その各側面が、一次ダイシング溝Ｄ
１，Ｄ２内に充填した絶縁材Ｅの一部を残した絶縁膜Ｅ
１，Ｅ２にて被覆されている。
は、図１１、図１２及び図１３に示すように、その下面
が、前記半導体基板Ａの下面に形成した絶縁膜Ｂにて被
覆されている一方、その各側面が、一次ダイシング溝Ｄ
１，Ｄ２内に充填した絶縁材Ｅの一部を残した絶縁膜Ｅ
１，Ｅ２にて被覆されている。
【００１８】ところで、半導体基板Ａから半導体チップ
１を製造にするに際して、従来は、良く知られているよ
うに、前記半導体基板Ａを、その下面にダイシング用シ
ートＣを貼着した状態で、高速回転のダイシングカッタ
ーの切削によるダイシング溝Ｄ１，Ｄ２を刻設すること
により、各半導体チップ１ごとに分割するという方法が
採用されているから、本発明は、この方法に、半導体基
板Ａの下面に絶縁膜Ｂを形成する工程、前記ダイシング
溝Ｄ１，Ｄ２内に絶縁材Ｅを充填する工程、及び、この
絶縁材Ｅに二次ダイシング溝Ｆ１，Ｆ２を刻設する工程
を付加するだけで、多数個の半導体チップを、その各側
面及び下面を絶縁膜にて被覆した状態にして同時に製造
することができるのである。
１を製造にするに際して、従来は、良く知られているよ
うに、前記半導体基板Ａを、その下面にダイシング用シ
ートＣを貼着した状態で、高速回転のダイシングカッタ
ーの切削によるダイシング溝Ｄ１，Ｄ２を刻設すること
により、各半導体チップ１ごとに分割するという方法が
採用されているから、本発明は、この方法に、半導体基
板Ａの下面に絶縁膜Ｂを形成する工程、前記ダイシング
溝Ｄ１，Ｄ２内に絶縁材Ｅを充填する工程、及び、この
絶縁材Ｅに二次ダイシング溝Ｆ１，Ｆ２を刻設する工程
を付加するだけで、多数個の半導体チップを、その各側
面及び下面を絶縁膜にて被覆した状態にして同時に製造
することができるのである。
【００１９】なお、前記実施の形態は、半導体基板Ａの
上面に、予め絶縁膜（パシベーション膜）３を形成して
おく場合を示したが、これに代えて、この上面における
絶縁膜（パシベーション膜）３を、前記一次Ｄ１，Ｄ２
内に絶縁材Ｅを充填するとき、同時にこの絶縁材にて形
成するようにしても良いのである。
上面に、予め絶縁膜（パシベーション膜）３を形成して
おく場合を示したが、これに代えて、この上面における
絶縁膜（パシベーション膜）３を、前記一次Ｄ１，Ｄ２
内に絶縁材Ｅを充填するとき、同時にこの絶縁材にて形
成するようにしても良いのである。
【００２０】また、前記実施の形態は、バンプ状の接続
用電極を備えた半導体チップの場合であったが、本発明
は、これに限らず、図１４及び図１５の示すように、半
導体チップ１′における接続用電極２′を、金属線がワ
イヤボンディングされる平面状にし、前記した実施の形
態と同様に、半導体チップ１′の上面のうち各電極２′
を除く部分を絶縁膜（パシベーション膜）３′にて被覆
することに加えて、半導体チップ１′の各側面及び下面
を絶縁膜Ｂ′，Ｅ１′にて被覆する場合にも適用できる
ことはいうまでもない。
用電極を備えた半導体チップの場合であったが、本発明
は、これに限らず、図１４及び図１５の示すように、半
導体チップ１′における接続用電極２′を、金属線がワ
イヤボンディングされる平面状にし、前記した実施の形
態と同様に、半導体チップ１′の上面のうち各電極２′
を除く部分を絶縁膜（パシベーション膜）３′にて被覆
することに加えて、半導体チップ１′の各側面及び下面
を絶縁膜Ｂ′，Ｅ１′にて被覆する場合にも適用できる
ことはいうまでもない。
【図１】本発明の実施の形態に使用する半導体基板の斜
視図である。
視図である。
【図２】図１のII−II視拡大断面図である。
【図３】前記半導体基板の下面に絶縁膜を形成した状態
の断面図である。
の断面図である。
【図４】前記半導体基板の下面にダイシング用シートを
貼着した状態の断面図である。
貼着した状態の断面図である。
【図５】図４のＶ−Ｖ視拡大断面図である。
【図６】前記半導体基板をダイシング溝の刻設で多数個
の半導体チップの分割した状態を示す斜視図である。
の半導体チップの分割した状態を示す斜視図である。
【図７】図６のVII −VII 視拡大断面図である。
【図８】図６のVIII−VIII視拡大断面図である。
【図９】前記ダイシング溝に絶縁材を充填した状態を示
す断面図である。
す断面図である。
【図１０】前記絶縁材に二次ダイシング溝を刻設した状
態を示す断面図である。
態を示す断面図である。
【図１１】本発明の製造方法にて得た半導体チップの一
部切欠斜視図である。
部切欠斜視図である。
【図１２】図１１のXII −XII 視断面図である。
【図１３】図１１のXIII−XIII視断面図である。
【図１４】本発明の他の実施の形態における半導体チッ
プの斜視図である。
プの斜視図である。
【図１５】図１４のXV−XV視断面図である。
Ａ 半導体基板 １ 半導体チップ ２ 接続用電極 ３ 絶縁膜 Ｂ 絶縁膜 Ｃ ダイシング用シート Ｄ１，Ｄ２ 一次ダイシング溝 Ｅ 絶縁材 Ｅ１，Ｅ２ 絶縁膜 Ｆ１，Ｆ２ 二次ダイシング溝
Claims (1)
- 【請求項１】半導体チップの多数個をマトリックス状に
並べて一体化して成る半導体基板の下面に絶縁膜を形成
する工程と、前記半導体基板をその下面全体にダイシン
グ用シートを貼着した状態で一次ダイシング溝の刻設に
て各半導体チップごとに分割する工程と、次いで、前記
各一次ダイシング溝内に絶縁材を充填する工程と、この
各絶縁材に、前記一次ダイシング溝と平行に延びる二次
ダイシング溝を、当該二次ダイシング溝の左右両側面に
前記絶縁材の一部を前記半導体チップの側面に対する絶
縁膜として残すように刻設する工程とから成ることを特
徴とする半導体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000036287A JP2001230222A (ja) | 2000-02-15 | 2000-02-15 | 半導体チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000036287A JP2001230222A (ja) | 2000-02-15 | 2000-02-15 | 半導体チップの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230222A true JP2001230222A (ja) | 2001-08-24 |
Family
ID=18560350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000036287A Pending JP2001230222A (ja) | 2000-02-15 | 2000-02-15 | 半導体チップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230222A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019102599A (ja) * | 2017-11-30 | 2019-06-24 | 新日本無線株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125633A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 集積回路 |
| JPH11121507A (ja) * | 1997-10-08 | 1999-04-30 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
2000
- 2000-02-15 JP JP2000036287A patent/JP2001230222A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125633A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 集積回路 |
| JPH11121507A (ja) * | 1997-10-08 | 1999-04-30 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019102599A (ja) * | 2017-11-30 | 2019-06-24 | 新日本無線株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5108496B2 (ja) | 回路基板およびその製造方法、回路装置およびその製造方法 | |
| US7208821B2 (en) | Multichip leadframe package | |
| US7737565B2 (en) | Stackable semiconductor package and method for its fabrication | |
| US6625036B1 (en) | Infrared data communication module and method of making the same | |
| JP3544895B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| US6479887B1 (en) | Circuit pattern tape for wafer-scale production of chip size semiconductor packages | |
| WO2005122251A1 (ja) | 面実装型電子部品とその製造方法 | |
| JP4799385B2 (ja) | 樹脂封止型半導体装置の製造方法およびそのための配線基板 | |
| JP3837215B2 (ja) | 個別半導体装置およびその製造方法 | |
| US9842794B2 (en) | Semiconductor package with integrated heatsink | |
| JPH06244360A (ja) | 半導体装置 | |
| TW201239998A (en) | Method for mold array process to prevent peripheries of substrate exposed | |
| JP2007019394A (ja) | 半導体パッケージの製造方法及びこの製造方法により形成された半導体パッケージ | |
| US6885086B1 (en) | Reduced copper lead frame for saw-singulated chip package | |
| KR20000035739A (ko) | 반도체 장치의 제조 방법 | |
| US7511366B2 (en) | Multi-row substrate strip and method for manufacturing the same | |
| JP3139613B2 (ja) | 表面実装型半導体発光装置及びその製造方法 | |
| JP2001230222A (ja) | 半導体チップの製造方法 | |
| JP4497304B2 (ja) | 半導体装置及びその製造方法 | |
| TW478058B (en) | Method for dicing wafer from the back side | |
| JP2000021906A (ja) | 半導体チップの製造方法 | |
| US20090021921A1 (en) | Memory card and its manufacturing method | |
| JP2003188199A (ja) | 半導体パッケージ集合物 | |
| KR100576886B1 (ko) | 반도체패키지의 제조 방법 | |
| TWM407485U (en) | Device of stackable semiconductor package having whole surface molding |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040520 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070425 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070905 |