JP2001223208A

JP2001223208A - 半導体素子製造装置および半導体素子の製造方法

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Publication number: JP2001223208A
Application number: JP2000030756A
Authority: JP
Inventors: Seiichiro Azuma; 清一郎東
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2001-08-17
Anticipated expiration: 2020-02-08
Also published as: JP3680677B2

Abstract

(57)【要約】【課題】低いプロセス温度で高品質のＭＯＳ界面を形
成可能な製造装置および製造方法。【解決手段】酸素ラジカル処理により低界面順位密度
のＭＯＳ界面を形成し、更に低ダメージなＳｉＯ蒸着に
よる絶縁膜形成を酸素ラジカル雰囲気中で連続しておこ
なう一連のプロセスを、基板走査型の装置により大面積
基板に適用可能ならしめる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単結晶半導体基板上
に形成される電界効果トランジスタ、絶縁体上に形成さ
れる薄膜トランジスタおよびこれにより形成したロジッ
ク回路、メモリ回路、液晶表示装置の表示画素または液
晶駆動回路の構成素子として利用される薄膜トランジス
タ等の半導体素子の製造装置および製造方法に関するも
のである。

【０００２】

【従来の技術】多結晶シリコン等の半導体膜は薄膜トラ
ンジスタ（以下本願明細書中ではＴＦＴと称する）や太
陽電池に広く利用されている。とりわけ多結晶シリコン
（ｐｏｌｙ−Ｓｉ）ＴＦＴは高移動度化が可能であり
ながらガラス基板のように透明で絶縁性の基板上に作成
できるという特徴を生かして、液晶表示装置（ＬＣＤ）
や液晶プロジェクターなどの光変調素子あるいは液晶駆
動用内蔵ドライバーの構成素子として広く用いられ、新
しい市場の創出に成功している。

【０００３】ガラス基板上に高性能なＴＦＴを作成する
方法としては高温プロセスと呼ばれる製造方法がすでに
実用化されている。ＴＦＴの製造方法として工程最高温
度が１０００℃程度の高温を用いるプロセスを一般的に
高温プロセスと呼んでいる。高温プロセスの特徴は、シ
リコンの固相成長により比較的良質のｐｏｌｙ−Ｓｉを
作成する事ができることと、熱酸化により良質のゲート
絶縁膜（一般的に二酸化珪素）および清浄なｐｏｌｙ−
Ｓｉとゲート絶縁膜の界面を形成できることである。高
温プロセスではこれらの特徴により、高移動度でしかも
信頼性の高い高性能ＴＦＴを安定的に製造することがで
きる。しかし、高温プロセスを用いるためにはＴＦＴを
作成する基板が１０００℃以上の高温の熱工程に耐え得
る必要がある。この条件を満たす透明な基板は現在のと
ころ石英ガラスしかない。このため昨今のｐｏｌｙ−Ｓ
ｉＴＦＴは総て高価で小さい石英ガラス基板上に作成
されており、コストの問題上大型化には向かないとされ
ている。また、固相成長法では十数時間という長時間の
熱処理が必要であり、生産性が極めて低いとの課題があ
る。また、この方法では基板全体が長時間加熱されてい
る事に起因して基板の熱変形が大きな問題と化し実質的
に安価な大型ガラス基板を使用し得ないとの課題が生じ
ており、これもまた低コスト化の妨げとなっている。

【０００４】一方、高温プロセスが持つ上記欠点を解消
し、尚且つ高移動度のｐｏｌｙ−ＳｉＴＦＴを実現し
ようとしているのが低温プロセスと呼ばれる技術であ
る。比較的安価な耐熱性ガラス基板を使うために、工程
最高温度としておおむね６００℃以下のｐｏｌｙ−Ｓｉ
ＴＦＴ製造プロセスを一般に低温プロセスと呼ぶ。低
温プロセスでは発振時間が極短時間のパルスレーザーを
用いてシリコン膜の結晶化をおこなうレーザー結晶化技
術が広く使われている。レーザー結晶化とは、ガラス基
板上のアモルファスシリコン膜に高出力のパルスレーザ
ー光を照射することによって瞬時に溶融させ、これが凝
固する過程で結晶化する性質を利用する技術である。最
近ではガラス基板上のアモルファスシリコン膜にエキシ
マレーザービームをくり返し照射しながらスキャンする
ことによって大面積のｐｏｌｙ−Ｓｉ膜を作成する技術
が広く使われるようになった。また、ゲート絶縁膜とし
てはプラズマＣＶＤをもちいた成膜方法で比較的高品質
の二酸化珪素（ＳｉＯ２）膜が成膜可能となり実用化へ
の見通しが得られるほどになった。これらの技術によっ
て、現在では一辺が数十センチほどもある大型のガラス
基板上にｐｏｌｙ−ＳｉＴＦＴが作成可能となってい
る。

【０００５】しかし、この低温プロセスで問題となるの
はレーザー結晶化したｐｏｌｙ−Ｓｉ膜は高い欠陥密度
を有しており、これがＴＦＴの移動度、閾値電圧を大き
く左右する要因となることである。詳細に調べた結果、
レーザー結晶化ｐｏｌｙ−Ｓｉ膜中には１０¹⁸〜１０¹⁹
（ｃｍ^-3）の高い密度で欠陥が存在していることが分か
った。これは現在よく使われる５０ｎｍのｐｏｌｙ−Ｓ
ｉ膜を想定した場合、面密度にして５×１０¹¹〜５×１
０¹²（ｃｍ^-2）の値になる。更に重大な課題として、Ｔ
ＦＴのＭＯＳ界面にも高密度の界面順位が存在する。そ
の値はおよそ１０¹²（ｃｍ^-2）程度である。これからわ
かるように、ＭＯＳ界面およびｐｏｌｙ−Ｓｉ膜中の両
方に同程度の高い密度で欠陥が存在している。電界効果
トランジスタの場合、ゲート電極に電圧を印加するとＭ
ＯＳキャパシタ容量によって決まるキャリアが半導体側
に誘起される。しかし半導体側、すなわちｐｏｌｙ−Ｓ
ｉ膜およびＭＯＳ界面に欠陥があると、誘起されたキャ
リアがこれら欠陥に捕獲され伝導に寄与できない。結果
として、より高いゲート電圧を印加し、欠陥よりも多く
のキャリアを誘起してやらないとドレイン電流が得られ
ないことになる。これがＴＦＴの閾値電圧を高くしてい
る原因である。現状では上記欠陥を積極的に制御する有
効な手段がないため、ＴＦＴの閾値電圧が高い、あるい
はロット間でのばらつきが大きいという結果を招き、こ
れが現在の製造プロセスでの最大の問題となっている。
現状としてレーザー結晶化ｐｏｌｙ−Ｓｉ膜を用いて作
製したＴＦＴの閾値電圧はおおむね３〜４Ｖ程度であ
る。閾値電圧を例えば１Ｖ程度に下げることができれば
ＴＦＴで作製した回路の駆動電圧を現在の３分の１以下
に下げることができる。回路の消費電力は駆動電圧の２
乗に比例するので、駆動電圧を３分の１以下に下げるこ
とができれば消費電力を１０分の１ちかくに飛躍的に下
げることが可能となるのである。こうすることによっ
て、例えば携帯情報機器向けのディスプレイに適した超
低消費電力の液晶ディスプレイが実現できるのである。
このような目的を達成するためには、ｐｏｌｙ−Ｓｉお
よびＭＯＳ界面の欠陥面密度を共に１０¹⁰（ｃｍ^-2）程
度にまで低減することが求められる。

【０００６】前述の課題を解決するために従来技術とし
て、例えば特開昭６１−２６０６２５がある。これはシ
リコン膜と絶縁膜の積層構造にレーザー照射をおこなう
ことによって、シリコン−絶縁膜界面の改質をおこなう
技術を開示したものである。レーザーによってシリコン
膜を加熱し界面改質をおこなうものであるが、このよう
な方法では既にシリコン−絶縁膜の構造が形成されてい
る状態で局所的加熱をおこなうので、界面におけるシリ
コン原子と酸素原子の結合の再構成化が難しく界面順位
密度を十分には低減できないと言う欠点がある。

【０００７】

【発明が解決しようとする課題】そこで本発明は上述の
諸課題を鑑み、低温プロセスでレーザー結晶化ｐｏｌｙ
−Ｓｉの膜中欠陥およびＭＯＳ界面の欠陥の両方を共に
低減せしめ、ｐｏｌｙ−ＳｉＴＦＴおよび回路の特性向
上を大面積基板に適用可能ならしめる半導体素子製造装
置および半導体素子の製造方法を与えるものである。

【０００８】

【課題を解決するための手段】上記課題を解決する為に
請求項１記載の半導体素子製造装置は、真空中で基板を
２次元的に走査できる基板ステージおよびＳｉＯ真空蒸
着セルを具備することを特徴とする。ここで真空中とは
少なくとも大気圧より減圧状態にあることを意味する。
またここで２次元的に走査できるとは基板を第１の方向
に動かすことが可能であると同時に、これに直行する第
２の方向にも基板を動かすことが可能であることを言
う。またここでＳｉＯ真空蒸着セルとは真空中において
雰囲気圧力より高い蒸気圧をもつＳｉＯ分子線を基板方
向に拡散せしめることにより基板上に成膜をおこなう機
能を有する装置を意味する。

【０００９】上記課題を解決する為に請求項２記載の発
明は請求項１記載の半導体素子製造装置において、前記
ＳｉＯ真空蒸着セルは、該ＳｉＯ真空蒸着セルの形状を
基板面への投影したとき中心軸が前記ステージのどちら
かの走査方向に対して平行となるような位置に配置され
てなることを特徴とする。ここで中心軸とはＳｉＯ真空
蒸着セルから分子線が放射される方向に引いた直線をも
って中心軸とする。

【００１０】上記課題を解決する為に請求項３記載の半
導体素子製造装置は、真空中で基板を２次元的に走査で
きる基板ステージおよびＳｉＯ真空蒸着セルおよびラジ
カル発生源を具備することを特徴とする。ここでラジカ
ルとは基底状態より高いエネルギーをもち活性な状態に
ある電気的に中性な原子または分子を意味する。

【００１１】上記課題を解決する為に請求項４記載の発
明は、請求項３記載の半導体素子製造装置で、前記前記
ラジカル発生源は誘導結合型プラズマ放電、ＥＣＲプラ
ズマ放電のいずれかによりラジカル発生をおこなってい
ることを特徴とする。ここでＥＣＲプラズマとは電子サ
イイクロトロン共鳴法により発生させたプラズマを意味
する。

【００１２】上記課題を解決する為に請求項５記載の半
導体素子製造装置は、真空中で基板を２次元的に走査で
きる基板ステージおよびＳｉＯ真空蒸着セルおよびラジ
カル発生源および試料に光照射をおこなう窓を具備する
ことを特徴とする。

【００１３】上記課題を解決する為に請求項６記載の半
導体素子製造装置は、真空中で基板を２次元的に走査で
きるステージおよびＳｉＯ真空蒸着セルおよびラジカル
発生源および試料に光照射をおこなう窓および容量結合
型プラズマ放電電極を具備することを特徴とする。

【００１４】上記課題を解決する為に請求項７記載の半
導体素子の製造方法は、ＳｉＯ真空蒸着セルによりＳｉ
Ｏ分子線を照射しながら基板を走査することにより基板
上に絶縁膜を形成することを特徴とする。

【００１５】上記課題を解決する為に請求項８記載の半
導体素子の製造方法は、ラジカル発生源によりラジカル
を発生させながら基板を走査することにより基板上の半
導体膜表面のラジカル処理をおこなうことを特徴とす
る。

【００１６】上記課題を解決する為に請求項９記載の発
明は請求項８記載の半導体素子の製造方法において、前
記ラジカルは酸素ラジカルであることを特徴とする。

【００１７】上記課題を解決する為に請求項１０記載の
半導体素子の製造方法は、ラジカル発生源により酸素ラ
ジカルを発生させながら基板を走査することにより基板
上の半導体膜表面のラジカル処理をおこなったのち、酸
素ラジカルの供給を持続したままＳｉＯ真空蒸着セルに
よりＳｉＯ分子線照射を開始し、この状態で基板を走査
することによって半導体膜上に絶縁膜を形成することを
特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態の一例
を述べる。

【００１９】本発明の半導体素子製造装置は減圧下で製
造プロセスを実行するために、真空排気装置のついた真
空容器を有する。装置材料はステンレスやアルミニウム
が用いられ、排気装置はターボ分子ポンプ、油拡散ポン
プ、クライオポンプとロータリーポンプ、ドライポンプ
等から構成される。半導体への不純物の影響と真空排気
速度の観点から、ターボ分子ポンプとドライポンプの組
み合わせによって真空排気をおこなうのが望ましい。該
真空容器内にはＸ−Ｙステージが具備されており、この
上に処理をおこなう基板を保持する構造となっている。
基板を保持するホルダは加熱機構も備えている方が望ま
しく、基板を最高４００℃程度まで加熱できる機構が必
要とされる。Ｘ−Ｙステージは基板をＸ方向とこれに直
行するＹ方向に少なくとも基板直径の２〜３倍程度の距
離移動できる構成になっている。具体的には基板を保持
するホルダの下部にボールネジがあり、それぞれがＸ，
Ｙ方向の駆動をおこなう。Ｘ，Ｙ方向の基板移動速度は
それぞれ任意の速度で制御できるようになっており、最
大毎秒１０ｃｍ程度の速度で基板の移動が可能である必
要がある。

【００２０】次にＳｉＯ真空蒸着セルに付いて説明す
る。原理的にはＳｉＯを加熱することにより分子線を発
生させ、これを基板に照射することによってＳｉＯ膜を
形成する機能をもった蒸着装置を言う。ＳｉＯ真空蒸着
セルは主にパウダー状のＳｉＯを保持するるつぼとこれ
を抵抗加熱するフィラメントから成る。るつぼはセラミ
ック製のものやＰＢＮ製のものが使用可能である。るつ
ぼの周りをリング状に取り囲むように形成されたフィラ
メントはタングステンやタンタル等の高融点金属が適し
ており、フィラメントの抵抗値は０．１〜０．５（Ω）
程度が効率的に加熱でき適している。ＳｉＯの蒸気圧が
１０^-4〜１０^-2（ｔｏｒｒ）に成るには１０００℃〜１
２００℃に加熱する必要がある。ＳｉＯの温度に対する
蒸気圧曲線は急峻な傾きを持っているので、安定したＳ
ｉＯ分子線フラックスを得るためには温度コントロール
が重要である。通常、るつぼの背後に白金温度計を設置
しるつぼの温度をモニタしながら、フィラメントに投入
する電力にフィードバックをかけてフラックスを安定化
させる。ＳｉＯ真空蒸着セルの前面にはシャッタがあ
り、回転式のものがよく用いられる。ＳｉＯの加熱を開
始し、安定な分子線フラックスが得られるまでは予備加
熱をしながら徐々に温度を上げていく必要がある。不必
要なときには分子線フラックスが基板へと照射されない
ようにシャッタを閉じておき、フラックスが安定したら
シャッタを開けて成膜をおこなう。

【００２１】従来、ＳｉＯ蒸着はＴＦＴ製造工程に適用
された例はほとんど無い。それは成膜できる面積がかぎ
られていることと、膜の均一性を確保することが困難で
あるからである。しかしながら本発明が開示する半導体
素子の製造装置は基板を加熱しながら真空中にてＸ−Ｙ
に走査する機能と共に、ＳｉＯ真空蒸着セルを有する。
この構成であるがために大面積でのＳｉＯ膜の均一成膜
が可能となることを図５を用いながら説明する。例えば
ＳｉＯフラックスの方向（中心軸）（５１１）と平行な
Ｙ方向（５０３）に基板（５０１）を移動しながらＳｉ
Ｏ真空蒸着をすると、図に模式的に示すような３次元膜
厚プロファイル（５００）が得られる。ＳｉＯ真空蒸着
セル（５１０）は図示のように斜め方向の配置で使用す
ることが多いが、その形状を基板面への投影したとき中
心軸が前記ステージのどちらかの走査方向に対して平行
となるような位置に配置し、Ｘ−Ｙステージとの相対的
な位置関係を図示のようにすることによって、Ｙ方向の
均一化が可能となる。次に基板をＸ方向（５０２）に適
当量ずらし、再度Ｙ方向（５０３）に基板を移動させな
がらＳｉＯ蒸着をおこなう。ここで適当量とは図５下に
示すように、Ｘ方向のＳｉＯ膜厚分布から丁度半値幅に
相当する距離のことである。このよにＸ方向に適当量ず
らしながら５０５→５０６→５０７・・・と成膜を繰り返
すことにより、最終的にはＸ方向の膜厚分布も均一化
（５０８）され、基板全面に均一な膜厚でＳｉＯ膜を形
成することが可能となるのである。

【００２２】次にラジカル発生源に付いて説明する。ラ
ジカルはプラズマ放電や熱フィラメント、光励起などに
よって発生することができるが、比較的容易に効率的ラ
ジカルを供給ができることからプラズマをラジカル源と
して用いる場合が多い。プラズマはＲＦ放電によって簡
単に発生可能であるが、本発明に適用可能なプラズマ発
生方法としては誘導結合型プラズマおよびＥＣＲプラズ
マがある。その理由はプラズマ放電を１０^-3（ｔｏｒ
ｒ）以下の低圧力領域においても持続可能だからであ
る。本発明の半導体素子製造装置は前述のＳｉＯ真空蒸
着装置とラジカル発生源を同一真空チャンバに具備する
ため、これら２つの装置が同一圧力下で効率的に動作す
る必要がある。先に述べたようにＳｉＯの飽和蒸気圧は
１０^-4〜１０ ^-2（ｔｏｒｒ）程度であるため、ラジカル
発生源は同程度の圧力範囲で効率的にラジカルを発生で
きる能力が要求される。成膜装置でよく用いられる平行
平板型ＲＦ放電は容量結合型の放電であるため動作圧力
範囲が１０^-2〜１（ｔｏｒｒ）と高く、低圧力領域では
放電維持が困難なため、本発明のラジカル源としては適
さない。またプラズマの電子密度も１０¹⁰（ｃｍ^-3）と
一般的に低いこともラジカルの効率的発生には不利であ
る。一方、誘導結合型プラズマとＥＣＲプラズマはどち
らも１０^-4〜１０^-2（ｔｏｒｒ）の低圧力で放電が可能
で、しかも１０¹²（ｃｍ^-3）の電子密度を持つプラズマ
を発生できるので高効率なラジカル発生ができる。これ
らの理由から、本発明のラジカル源としては誘導結合型
プラズマとＥＣＲプラズマがもっともふさわしい。

【００２３】一般的にラジカル源はプラズマ放電により
励起状態にある中性粒子を得るが、放電領域と処理領域
はメッシュ等によって区切るのが普通である。これはプ
ラズマを放電領域に閉じ込め、中性のラジカルが拡散に
より基板上に到達し、荷電粒子の無い（若しくは非常に
少ない）状態で反応を起こさせるためである。プラズマ
中には高エネルギーのイオンが存在しており、そのエネ
ルギーは一般的に原子同士の結合エネルギーより高いも
のが相当量含まれている。これらのイオンエネルギーを
積極的に利用するプロセスもあるが、本発明が適用され
る、ＭＯＳ界面の形成にはできる限りイオンダメージを
低減することが重要である。このため、誘導結合型プラ
ズマ、ＥＣＲプラズマは放電領域のみに閉じ込め、プロ
セス領域とはメッシュにより区切るのが望ましい。更に
このメッシュは容量を介して接地電位に接続することに
よりハイパスフィルターを形成すれば、メッシュの電位
は高周波変動電位に振られること無く安定化することが
可能となる。

【００２４】ラジカル源は高効率でラジカルを発生する
必要から、一般的には直径１０ｃｍ以下程度の放電領域
のものが多い。従ってこれを大面積基板に適用するため
に本発明の半導体素子の製造装置は基板を走査すること
によって小さいラジカル源を用いつつ大面積基板のラジ
カル処理が可能となるのである。特にＳｉＯ真空蒸着セ
ルと併用することによって、これまで大面積成膜に不向
きとされていた真空蒸着を大面積処理に適用せしめると
同時に、低ダメージプロセスであるＳｉＯ真空蒸着法と
低ダメージで反応エネルギー供給の役割を果たすラジカ
ル処理の相乗効果により低温プロセスでありながら高品
質のＭＯＳ界面および絶縁膜の形成を実現できるのであ
る。

【００２５】次に、本発明の半導体素子の製造方法に付
いて図１にそって述べる。

【００２６】（１．半導体薄膜の形成）本願発明の実施
のためには通常、基板（１０１）の上に下地保護膜（１
０２）を形成しその上に半導体薄膜（１０３）を形成す
るので、この一連の形成方法について説明する。

【００２７】本発明を適応し得る基板（１０１）として
は金属等の導電性物質、シリコン・カーバイト（Ｓｉ
Ｃ）やアルミナ（Ａｌ₂Ｏ₃）や窒化アルミニウム（Ａｌ
Ｎ）等のセラミック材料、溶融石英やガラス等の透明ま
たは非透明絶縁性物質、シリコンウェーハー等の半導体
物質、並びにそれを加工したＬＳＩ基板等が可能であ
る。半導体膜は基板上に直接又は下地保護膜や下部電極
等を介して堆積する。

【００２８】下地保護膜（１０２）としては酸化硅素膜
（ＳｉＯ_X：０＜ｘ≦２）や窒化硅素膜（Ｓｉ₃Ｎ_X：０
＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの
薄膜半導体装置を通常のガラス基板上に作成する場合の
様な半導体膜への不純物制御が重要である時、ガラス基
板中に含まれているナトリウム（Ｎａ）等の可動イオン
が半導体膜中に混入しない様に下地保護膜を形成した後
に半導体膜を堆積する事が好ましい。同じ事情は各種セ
ラミック材料を基板として用いる場合にも通ずる。下地
保護膜はセラミック中に添加されている焼結助材原料な
どの不純物が半導体部に拡散及び混入するのを防止する
のである。金属材料などの導電性材料を基板として用
い、且つ半導体膜が金属基板と電気的に絶縁されていな
ければならない場合には、絶縁性を確保する為に当然下
地保護膜は必要不可欠である。更に半導体基板やＬＳＩ
素子上に半導体膜を形成する時にはトランジスタ間や配
線間の層間絶縁膜が同時に下地保護膜でもある。

【００２９】下地保護膜はまず基板を純水やアルコール
などの有機溶剤で洗浄した後、基板上に常圧化学気相堆
積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶ
Ｄ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等の
ＣＶＤ法或いはスパッター法等で形成する。下地保護膜
として酸化硅素膜を用いる場合、常圧化学気相堆積法で
は基板温度を２５０℃程度から４５０℃程度としてモノ
シラン（ＳｉＨ₄ ）や酸素を原料として堆積し得る。プ
ラズマ化学気相堆積法やスパッター法では基板温度は室
温から４００℃程度である。下地保護膜の膜厚は基板か
らの不純物元素の拡散と混入を防ぐのに十分な厚さが必
要で、その値は最小で１００ｎｍ程度以上である。ロッ
ト間や基板間のばらつきを考慮すると２００ｎｍ程度以
上が好ましく、３００ｎｍ程度あれば保護膜としての機
能を十分に果たし得る。下地保護膜がＩＣ素子間やこれ
らを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４
００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余
りにも厚くなると絶縁膜のストレスに起因するクラック
が生ずる。その為最大膜厚は２μｍ程度が好ましい。生
産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度
が上限である。

【００３０】次に半導体薄膜（１０３）について説明す
る。本発明が適用される半導体膜としてはシリコン（Ｓ
ｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の
他に、シリコン・ゲルマニウム（Ｓｉ_XＧｅ_1-X ：０＜
ｘ＜１）やシリコン・カーバイド（Ｓｉ_XＣ_1-X ：０＜
ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_XＣ_1-X ：
０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム
・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳ
ｂ）等の三族元素と五族元素との複合体化合物半導体
膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元
素と六族元素との複合体化合物半導体膜等がある。或い
はシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_XＧ
ｅ_YＧａ_ZＡｓ_Z：ｘ＋ｙ＋ｚ＝１）と云った更なる複合
化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素
（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加
したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム
（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等の
アクセプター元素を添加したＰ型半導体膜に対しても本
発明は適応可能である。これら半導体膜はＡＰＣＶＤ法
やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはス
パッター法等や蒸着法等のＰＶＤ法で形成する。半導体
膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基
板温度を４００℃程度から７００℃程度としてジシラン
（Ｓｉ₂Ｈ₆）などを原料として堆積し得る。ＰＥＣＶＤ
法ではモノシラン（ＳｉＨ₄）などを原料として基板温
度が１００℃程度から５００℃程度で堆積可能である。
スパッター法を用いる時には基板温度は室温から４００
℃程度である。この様に堆積された半導体膜の初期状態
（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、
微結晶質、或いは多結晶質等様々な状態があるが、本願
発明にあっては初期状態はいずれの状態であっても構わ
ない。尚本願明細書中では非晶質の結晶化のみならず、
多結晶質や微結晶質の再結晶化をも含めて総て結晶化と
呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２
０ｎｍ程度から１００ｎｍ程度が適している。

【００３１】（２．半導体薄膜のレーザー結晶化）基板
上に下地絶縁膜と半導体膜を形成した後、この半導体膜
をレーザー照射によって結晶化する。通常、ＬＰＣＶ
Ｄ法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン
膜表面は自然酸化膜で覆われていることが多い。従っ
て、レーザー光を照射する前にこの自然酸化膜を除去す
る必要がある。このためには弗酸溶液に浸してウエット
エッチングする方法や、フッ素ガスを含んだプラズマ中
でのドライエッチング等がある。

【００３２】次に半導体膜のついた基板を真空容器にセ
ットする。真空容器はレーザー照射のために一部分が石
英の窓によってできており、真空排気後この石英窓から
レーザー光を照射する。

【００３３】ここでレーザー光について説明する。レー
ザー光は半導体薄膜（１０３）表面で強く吸収され、そ
の直下の絶縁膜（１０２）や基板（１０１）にはほとん
ど吸収されないことが望まれる。従ってこのレーザー光
としては紫外域またはその近傍の波長を持つエキシマレ
ーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調
波等が好ましい。また、半導体薄膜を高温に加熱すると
同時に基板へのダメージを防ぐためには大出力でしかも
極短時間のパルス発振であることが必要となる。従っ
て、上記レーザー光の中でも特にキセノン・クロライド
（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトン
フロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等の
エキシマ・レーザーが最も適している。次にこれらの
レーザー光の照射方法について図２にそって述べる。レ
ーザーパルスの強度半値幅は１０ｎｓ程度から５００ｎ
ｓ程度の極短時間である。レーザー照射は基板（２０
０）を室温（２５℃）程度から４００℃程度の間とし、
背景真空度が１０^-4Ｔｏｒｒ程度から１０^-9Ｔｏｒｒ程
度の真空中にて行う。レーザー照射の一回の照射面積は
対角５ｍｍ程度から６０ｍｍ程度の正方形または長方形
状である。レーザー照射の一回の照射で例えば８ｍｍの
正方形面積が結晶化できるビームを用いた場合について
説明する。１カ所に１発のレーザー照射（２０１）をお
こなった後、基板とレーザーとの位置を相対的に水平方
向にわずかにずらす（２０３）。この後再び１発のレー
ザー照射（２０２）をおこなう。このショットアンドス
キャンを連続的に繰り返していく事によって大面積の基
板にも対応できる。更に具体的には、各照射毎に照射領
域を１％程度から９９％程度ずらして行く（例えば５０
％：先の例では４ｍｍ）。最初に水平方向（Ｘ方向）に
走査した後、次に垂直方向（Ｙ方向）に適当量（２０
４）ずらせて、再び水平方向に所定量（２０３）ずつず
らせて走査し、以後この走査を繰り返して基板全面に第
一回目のレーザー照射を行う。この第一回目のレーザー
照射エネルギー密度は５０ｍＪ／ｃｍ²程度から６００
ｍＪ／ｃｍ²程度の間が好ましい。第一回目のレーザー
照射が終了した後、必要に応じて第二回目のレーザー照
射を全面に施す。第二回目のレーザー照射を行う場合、
そのエネルギー密度は一回目より高い値が好ましく、１
００ｍＪ／ｃｍ²程度から１０００ｍＪ／ｃｍ²程度の間
としても良い。走査方法は第一回目のレーザー照射と同
じで正方形状の照射領域をＹ方向とＸ方向に適当量ずら
せて走査する。更に必要に応じてエネルギー密度をより
高くした第三回目或いは第四回目のレーザー照射を行う
事も可能で有る。こうした多段階レーザー照射法を用い
るとレーザー照射領域端部に起因するばらつきを完全に
消失させる事が可能になる。多段階レーザー照射の各回
目の照射に限らず通常の一段階照射でも、レーザー照射
は総て半導体膜に損傷が入らぬエネルギー密度で行う。
これ以外にも図３に示すように、照射領域形状を幅１０
０μｍ程度以上で長さが数１０ｃｍ以上のライン状（３
０１）とし、このライン状レーザー光を走査して結晶化
を進めても良い。この場合各照射毎のビームの幅方向の
重なりはビーム幅の５％程度から９５％程度とする。ビ
ーム幅が１００μｍでビーム毎の重なり量が９０％で有
れば、一回の照射毎にビームは１０μｍ進むので同一点
は１０回のレーザー照射を受ける事となる。通常半導体
膜を基板全体で均一に結晶化させるには少なくとも５回
程度以上のレーザー照射が望まれるので、照射毎のビー
ムの重なり量は８０％程度以上が求められる。高い結晶
性の多結晶膜を確実に得るには同一点が１０回程度から
３０回程度の照射が行われる様に重なり量を９０％程度
から９７％程度へと調整するのが好ましい。

【００３４】（３．半導体薄膜のプラズマ処理）レーザ
ー結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０¹⁸（ｃ
ｍ^-3）程度の高い密度で欠陥が存在する。これはレーザ
ー結晶化が極めて高速の結晶成長であるためで、特に結
晶粒界に多くの欠陥が局在する。これら欠陥の正体はシ
リコンの未結合手（ダングリングボンド）であり、通常
は中性であるがキャリアを捕獲して電荷を帯びる性質が
ある。これら欠陥が高密度でｐｏｌｙ−Ｓｉ膜中に存在
すると、ＴＦＴを動作させようとしたとき電界効果によ
って誘起されたキャリアがことごとく欠陥に捕獲されて
しまうので、ソース−ドレイン電極間に電流が流れない
ことになってしまう。結果としてより高いゲート電圧を
かける必要が生じ、閾値電圧の上昇を招くのである。こ
れを防ぐために上記レーザー結晶化工程によって全面結
晶化が終了した後、真空雰囲気であったレーザー結晶化
チャンバー内に水素や酸素、窒素ガスをマスフローコン
トローラを経て導入し、平行平板ＲＦ電極により試料全
面にてプラズマ放電をおこなう。ここでガスは例えば１
Ｔｏｒｒ程度の圧力になるように流量を調整する。プラ
ズマ発生は、他にも誘導結合型ＲＦ放電や直流放電ある
いは熱フィラメントによる熱電子をもちいた電離によっ
て発生させることが出来る。レーザー結晶化直後のｐｏ
ｌｙ−Ｓｉ膜に水素プラズマ処理を５秒から３００秒施
すことによって膜中の欠陥は１０¹⁶（ｃｍ^-3）程度の密
度に劇的に減少し、電気的に優れたｐｏｌｙ−Ｓｉ膜を
得ることが出来る。

【００３５】水素はシリコン膜中での拡散速度が極めて
大きいので、例えば５０ｎｍ程度の膜厚のｐｏｌｙ−Ｓ
ｉならば処理時間は１６０秒程度で十分である。水素は
原子半径が小さくｐｏｌｙ−Ｓｉ膜の深い位置、すなわ
ち下地層との界面まで効率的に欠陥パシベーションが短
時間で可能となる。水素プラズマは基板温度に依存して
シリコンエッチングモードの効果が生じる。これを回避
するためには基板温度をおおむね１００℃〜４００℃に
保つ必要がある。尚、工程のタクトタイムを短縮するた
めにはレーザー結晶化を行った後基板を真空ロボットア
ームによって別の真空チャンバーに移動させ、前記水
素、酸素、窒素プラズマ処理を行うことが有効である。

【００３６】欠陥を低減させるプロセスとしては上記の
理由により水素プラズマが適しているが、他にも酸素プ
ラズマ、窒素プラズマ、フッ素プラズマなどのプラズマ
処理によって欠陥を低減することも可能である。

【００３７】（４．ＭＯＳ界面形成）斯様にしてｐｏｌ
ｙ−Ｓｉ膜の高品質化を達成することが可能であるが、
更に重要なプロセスは高品質なｐｏｌｙ−Ｓｉ膜−ゲー
ト絶縁膜界面を形成する工程である。ｐｏｌｙ−Ｓｉ表
面に存在するシリコン原子にうまく酸素原子を結合させ
て界面順位密度を低減させる必要がある。シリコン膜表
面にはおよそ１０¹⁵（ｃｍ^-2）の結合手が存在する。Ｔ
ＦＴのトランジスタ特性を良好なものにするには、界面
順位密度を１０¹⁰（ｃｍ^-2）程度に抑える必要がある。
すなわち、１０万個のシリコン結合手に対して１個程度
の欠陥しか許容されず、あとの結合手は酸素原子と秩序
正しく結合をしていなければならないという大変厳しい
ものである。従来のプロセスではこのｐｏｌｙ−Ｓｉ表
面はフォトレジストや薬液にさらされて積極的に制御さ
れていないため界面順位密度はせいぜい１０¹²（ｃ
ｍ^-2）程度にしか制御することができなかった。しか
し、本発明が開示する酸素ラジカル雰囲気中においてＳ
ｉＯ蒸着をおこなう技術によって４００℃以下の低温プ
ロセスでも極めて良好な界面が形成されるのである。ｐ
ｏｌｙ−Ｓｉ膜表面には炭素原子が相当量存在してお
り、これが清浄なＭＯＳ界面を形成する妨げとなってい
る。この炭素原子を表面からとりさり、なお且つシリコ
ン原子と良好なシリコン−酸素結合を形成するのに酸素
ラジカル処理が極めて有効である。これは酸素ラジカル
が表面の炭素と反応しこれを引き離す役割と、次に表面
に現れたシリコン原子と結合して結合を形成する役割の
両方を演じるためである。単純な酸素プラズマ処理によ
っても酸素ラジカルは形成されるが、プラズマ中に存在
する高エネルギーイオンによってシリコン原子と酸素原
子の良好な結合が容易に切断されてしまうので、結果的
に界面順位密度を低減できないのである。酸素ラジカル
により高品質なＭＯＳ界面を形成した後、表面にやって
きたＳｉＯ分子線と酸素ラジカルが反応することによっ
て低ダメージで良好な絶縁膜を連続的に成膜することが
できる。酸素ラジカルによって形成されたＭＯＳ界面は
極表面に限られているので、第１層ゲート絶縁膜（１０
５）形成をプラズマＣＶＤ等の方法でおこなうと良好な
ＭＯＳ界面が乱される。従って、酸素ラジカル雰囲気中
でＳｉＯ蒸着をすることによって低界面順位密度のＭＯ
Ｓ界面が保持されるのである。このように酸素ラジカル
の存在はシリコン−酸素の良好な結合を形成する上で本
質的なものである。単純に酸素雰囲気中でＳｉＯを蒸着
することによってもＭＯＳ界面形成は可能であるが、界
面順位密度では酸素ラジカル雰囲気中で形成したものに
劣る。図６は本発明のＭＯＳ界面形成法により作製した
ＭＯＳキャパシタ（６００）と、酸素ラジカルを用いず
ＳｉＯを真空蒸着し酸素プラズマによって絶縁膜の酸化
をおこなうことにより作製したＭＯＳキャパシタ（６０
１）の高周波Ｃ−Ｖ特性（１ＭＨｚ）の違いを示したも
のである。絶縁膜厚はどちらも５０から６０ｎｍである
が、酸素ラジカル中でＳｉＯを蒸着し形成したＭＯＳキ
ャパシタは界面順位がすくなく極めて急峻なカーブの立
ち上がりを示した（６００）。これからもわかるよう
に、酸素ラジカルによる界面処理が界面順位密度の低減
に極めて重要なのである。

【００３８】具体的な工程としては、レーザー結晶化に
よって形成されたｐｏｌｙ−Ｓｉ膜は真空中連続で水素
プラズマ処理され、その後更に真空を破ること無くＭＯ
Ｓ界面形成プロセスへとすすむ。基板は工程のタクトタ
イムを低減させるためにレーザー結晶化、プラズマ処
理、ＭＯＳ界面形成プロセスの工程中常に一定温度に保
ったまま処理がおこなわれるのが望ましい。この時の基
板温度はおおむね１００℃〜３５０℃が適当である。真
空チャンバー中で基板を１００℃〜３５０℃に保持し、
背景真空度が１０^-7（ｔｏｒｒ）台になるまで真空排気
する。ＳｉＯの蒸着はパウダーをるつぼに入れ、この周
りをヒータによって１０００℃〜１２００℃の温度に加
熱する機構を持ったＫセルを用いる方法や、電子線蒸着
の方法がある。ＳｉＯの飽和蒸気圧は上記加熱温度で１
０^-4〜１０^-3（ｔｏｒｒ）に達するため、シャッタをあ
けるとＳｉＯの分子線が基板に向かって照射される。こ
こで蒸発源としてはＳｉＯ以外にシリコンを用いてもよ
いが、この場合はより高温で加熱しないと十分な蒸気圧
が得られない。このような状態で処理チャンバーに酸素
ガスあるいは窒素ガスまたは不活性ガスと酸素、窒素ガ
スとの混合ガスを導入し、圧力を１０^-5〜１０^-2（ｔｏ
ｒｒ）程度に調整する。ＳｉＯを蒸発させ、誘導結合型
のプラズマ放電により酸素ラジカルを供給する場合に
は、１×１０^-4〜１×１０^-3（ｔｏｒｒ）の酸素ガス圧
が適当である。この圧力下で、酸素ラジカルや窒素ラジ
カルを発生させる。ラジカル発生効率を上げるために、
ヘリウムやクリプトンなどの不活性ガスと酸素ガス、窒
素ガスの混合ガスを用いて放電をおこなうのも有効であ
る。前述のようにＭＯＳ界面の最も重要な第１層を形成
するのは酸素ラジカルによる効果であるので、はじめに
ＳｉＯ蒸着源のシャッタを閉じた状態で酸素ラジカルに
よるｐｏｌｙ−Ｓｉ膜表面処理をおこなう。ラジカル源
からラジカルを供給しながらＸ−Ｙステージで基板を走
査する。基板全面がラジカル処理されるように適当な基
板移動速度にて全面を処理するのである。このようにし
て良好な界面が形成された後、Ｋセルのシャッタを開き
引き続き酸素ラジカル雰囲気中でＳｉＯを基板表面に供
給する。こうすると良好に形成されたＭＯＳ界面に引き
続いて良質の絶縁膜が堆積されていくので、以上の方法
によって極めて優れたＭＯＳ構造を形成することができ
るのである。Ｋセルのシャッタを開けると同時にふたた
びＸ−Ｙステージを用いて基板を走査し、基板全面にＳ
ｉＯ₂膜の形成をおこなう。基板の走査は先に述べたよ
うに、ＳｉＯ蒸着セルの膜厚プロファイルから決定す
る。この時形成する絶縁膜（１０５）の膜厚は、引き続
くプロセスによって高品質のＭＯＳ界面が影響を受けな
い程度の厚さが必要である。したがって、最低限１０ｎ
ｍ程度の厚さの絶縁膜を形成する。このように本発明に
よるＭＯＳ界面形成プロセスはすべて４００℃以下の低
温プロセスでありながら、きわめて高品質のＭＯＳ界面
を与えるものである。

【００３９】（５．素子分離工程）レーザー結晶化、プ
ラズマ処理、ＭＯＳ界面形成の真空中連続プロセスによ
り極めて高品質のＭＯＳ構造が形成された。次にＴＦＴ
素子同士を電気的に絶縁するために素子分離工程をおこ
なう。ここでは図１に示すように絶縁膜とｐｏｌｙ−Ｓ
ｉ膜を連続でエッチングする。絶縁膜（１０５）上にフ
ォトリソグラフィーによりパターンを形成した後、ウエ
ットまたはドライエッチングによりＳｉＯ₂をエッチン
グする。引き続きｐｏｌｙ−Ｓｉ膜をドライエッチング
によりエッチングする。ここではＳｉＯ₂とｐｏｌｙ−
Ｓｉ膜の２層をエッチングするので、エッチング後のエ
ッジの形状が庇状にならないよう注意する必要がある。

【００４０】（６．ゲート絶縁膜形成）アイランド状の
ＳｉＯ₂、ｐｏｌｙ−Ｓｉ膜を形成した後、基板全面に
更にゲート絶縁膜（１０６）を形成する。ゲート絶縁膜
の成膜方法としては、ＥＣＲプラズマＣＶＤ法、平行平
板ＲＦ放電プラズマＣＶＤ法などがある。または再度酸
素ラジカル中でＳｉＯ蒸着することによって絶縁膜を形
成してもよい。

【００４１】（７．以降の工程）引き続いてゲート電極
（１０７）となる薄膜をＰＶＤ法或いはＣＶＤ法などで
堆積する。この材質は電気抵抗が低く、３５０℃程度の
熱工程に対して安定である事が望まれ、例えばタンタ
ル、タングステン、クロム等の高融点金属がふさわし
い。また、イオンドーピングによってソース、ドレイン
を形成する場合、水素のチャネリングを防止するために
このゲート電極の膜厚がおよそ７００ｎｍ程度必要にな
る。前記高融点金属の中で７００ｎｍもの膜厚で成膜し
ても膜ストレスによるクラックが生じない材料となる
と、タンタルが最もふさわしい。ゲート電極となる薄膜
を堆積後パターニングを行い、引き続いて半導体膜に不
純物イオン注入を行ってソース・ドレイン領域（１０
８、１０９）を形成する。この時ゲート電極がイオン注
入のマスクとなっているので、チャンネルはゲート電極
下のみに形成される自己整合構造となる。不純物イオン
注入は質量非分離型イオン注入装置を用いて注入不純物
元素の水素化物と水素を注入するイオン・ドーピング法
と、質量分離型イオン注入装置を用いて所望の不純物元
素のみを注入するイオン打ち込み法の二種類が適応され
得る。イオン・ドーピング法の原料ガスとしては水素中
に希釈された濃度０．１％程度から１０％程度のホスフ
ィン（ＰＨ₃）やジボラン（Ｂ₂Ｈ₆）等の注入不純物元
素の水素化物を用いる。イオン打ち込み法では所望の不
純物元素のみを注入した後に引き続いて水素イオン（プ
ロトンや水素分子イオン）を注入する。前述の如くＭＯ
Ｓ界面やゲート絶縁膜を安定に保つ為には、イオン・ド
ーピング法にしろイオン打ち込み法にしろイオン注入時
の基板温度は３５０℃以下である事が好ましい。一方注
入不純物の活性化を３５０℃以下の低温にて常に安定的
に行うには（本願ではこれを低温活性化と称する）、イ
オン注入時の基板温度は２００℃以上である事が望まし
い。トランジスタのしきい値電圧を調整する為にチャン
ネル・ドープ行うとか、或いはＬＤＤ構造を作成すると
云った様に低濃度に注入された不純物イオンを低温で確
実に活性化するには、イオン注入時の基板温度は２５０
℃以上で有る事が必要となる。この様に基板温度が高い
状態でイオン注入を行うと、半導体膜のイオン注入に伴
う結晶壊破の際に再結晶化も同時に生じ、結果としてイ
オン注入部の非晶質化を防ぐ事が出来るのである。即ち
イオン注入された領域は注入後も依然として結晶質とし
て残り、その後の活性化温度が３５０℃程度以下と低温
で有っても注入イオンの活性化が可能に成る訳で有る。
ＣＭＯＳＴＦＴを作成する時はポリイミド樹脂等の適
当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交
互にマスクで覆い、上述の方法にてそれぞれのイオン注
入を行う。

【００４２】また、不純物の効率的な活性化法としてエ
キシマレーザーなどを照射するレーザー活性化がある。
これは絶縁膜を通してレーザー照射することによりソー
ス、ドレイン部のドープｐｏｌｙ−Ｓｉを溶融・固化さ
せ、不純物を活性化させる方法である。

【００４３】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。

【００４４】

【実施例】本発明の半導体素子の製造装置を図４にそっ
て説明する。真空容器（４００）はターボ分子ポンプと
ドライポンプによって真空排気（４１８）される。被処
理基板（４０１）は３００ｍｍ×３００ｍｍの正方形状
汎用無アルカリガラスで、加熱機構の付いた基板ホルダ
（４０２）に保持され、Ｘ−Ｙ方向に移動可能となって
いる。十分なトルクが得られるようにＸ−Ｙステージは
ボールネジ（４０４）を介して、大気側に設置された外
部のモータ（４０３）により駆動される構成となってい
る。基板表面のシリコン膜をレーザー結晶化するために
石英のレーザー光透過窓（４０９）が設置されており、
この窓を通してエキシマレーザー光（４１０）を照射す
る。この窓はレーザー照射を重ねると、アブレーション
されたシリコンが内側（真空側）に付着することによっ
て透過率低下が起こる。このためこの窓近くの大気側に
コイル（４０８）が取り付けてあり、窓の透過率が低下
したらＳＦ₆ガスを流しながら誘導結合型プラズマ放電
をし付着したシリコンのエッチングをおこなう。この誘
導結合型放電機構は当然ラジカル源としても利用できる
ので、この放電領域の基板側には必要なときに設置でき
る可動式のメッシュ（４１６）を具備する。レーザー結
晶化した半導体膜の欠陥低減処理のために可動電極（４
１５）を具備する。この電極はレーザー照射後に基板正
面位置に移動できる。この状態で平行平板型ＲＦ放電を
おこない、半導体膜中の欠陥を電気的に不活性化する機
能を果たす。基板正面位置にはレーザー透過用の窓が設
置されているため、ＳｉＯ真空蒸着セルは基板に対して
斜めの方向から分子線を照射する位置に配置されてい
る。ＳｉＯ真空蒸着セルはＳｉＯパウダーを保持するる
つぼ（４０６）とるつぼ温度モニタ熱電対、加熱用電源
（４０７）、シャッタ（４０５）からなる。またＳｉＯ
真空蒸着セルは必要に応じてその位置を前後方向に移動
できるようになっている。また、酸化性雰囲気で連続使
用を続けるとフィラメントの劣化が顕著になるため、作
動排気用の小型真空ポンプを具備する。これによってフ
ィラメント部分は高真空に保たれるので劣化を抑えるこ
とができる。ラジカル源はセラミック製の放電室（４２
１）のまわりにコイル（４２０）を巻き、これにＲＦを
供給することにより誘導結合型プラズマを発生させる。
この方法により電子密度１０１１（ｃｍ−３）の高密度
プラズマを発生でき、プラズマはメッシュ（４１６）に
よって放電領域内に閉じ込められる。一部の高エネルギ
ー電子がメッシュを通り抜けて反応室側に到達するがす
ぐに中性ガスの電離に使われるため、反応室側のプラズ
マは極めて低密度かつ低電子温度となり、ＭＯＳ界面形
成などの低ダメージプロセスには十分適用可能な状態と
なる。一方、中性粒子であるラジカルはメッシュを通り
抜けて反応室側に大量に拡散してくるため、基板表面で
の反応はこのラジカルが支配的となる。

【００４５】次に本発明の半導体素子の製造方法の実施
例を図１および図４にそって説明する。本発明で用いら
れる基板及び下地保護膜に関しては前述の説明に準ずる
が、ここでは基板の一例として３００ｍｍ×３００ｍｍ
の正方形状汎用無アルカリガラス（１０１、４０１）を
用いる。まず基板（１０１）上に絶縁性物質である下地
保護膜（１０２）を形成する。ここでは基板温度を１５
０゜ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度
の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜ト
ランジスタの能動層となる真性シリコン膜等の半導体膜
（１０３）を堆積する。半導体膜の厚みは５０ｎｍ程度
で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原
料ガスで有るジシラン（Ｓｉ₂Ｈ₆）を２００ｓｃｃｍ流
し、４２５℃の堆積温度で非晶質シリコン膜（１０３）
を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２
５０℃とした状態で反応室の内部に複数枚（例えば１７
枚）の基板を表側を下向きとして配置する。こうした後
にターボ分子ポンプの運転を開始する。ターボ分子ポン
プが定常回転に達した後、反応室内の温度を約１時間掛
けて２５０℃から４２５℃の堆積温度に迄上昇させる。
昇温開始後の最初の１０分間は反応室にガスを全く導入
せず真空中で昇温を行ない、しかる後純度が９９．９９
９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。こ
の時の反応室内における平衡圧力は、３．０×１０^-3Ｔ
ｏｒｒで有る。堆積温度に到達した後、原料ガスである
ジシラン（Ｓｉ₂Ｈ₆）を２００ｓｃｃｍ流すと共に、純
度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を
１０００ｓｃｃｍ流す。堆積開始直後の反応室内圧力は
凡そ０．８５Ｔｏｒｒで有る。堆積の進行と共に反応室
内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ
１．２５Ｔｏｒｒと成る。斯様に堆積したシリコン膜
（１０３）は基板の周辺部約７ｍｍを除いた２８６ｍｍ
角の領域内に於いて、その膜厚変動はア５％以内で有
る。

【００４６】次にレーザー結晶化を行うのであるが、こ
れに先立って非晶質シリコン膜を弗酸溶液に浸し、半導
体膜（１０３）上の自然酸化膜をエッチングする。一般
的にシリコン膜が露出した表面は非常に不安定で、シリ
コン薄膜を保持している雰囲気物質と容易に反応を起こ
す。従って、レーザー照射をおこなう前処理では単に自
然酸化膜を除去するだけでなく、露出したシリコン膜表
面を安定化させる必要がある。このためには、弗酸溶液
による処理が望ましい。弗酸は純水との混合比が１：３
０になるようにする。この弗酸溶液中に約２０から３０
秒浸した後、すぐに純水洗浄を１０から２０分おこな
う。この後スピンナーで純水を取り除く。これによっ
て、シリコン膜表面は水素原子でターミネートされた安
定化表面になる。

【００４７】次にレーザー光の照射をおこなう。本例で
はキセノン・クロライド（ＸｅＣｌ）のエキシマ・レー
ザー（波長：３０８ｎｍ）を照射する。レーザーパルス
の強度半値幅（時間に対する半値幅）は２５ｎｓであ
る。基板を前述の半導体素子製造装置の真空容器（４０
０）にセットした後、真空排気をおこなう。真空排気後
基板温度を２５０度℃まで上昇させる。一回のレーザー
照射面積は１０ｍｍ角の正方形状で、照射面でのエネル
ギー密度は１６０ｍＪ／ｃｍ² である。このレーザー光
を９０％ずつ重ねつつ（つまり照射するごとに１ｍｍづ
つ）相対的にずらしながら照射を繰り返す（図２参
照）。こうして一辺３００ｍｍの基板全体のアモルファ
スシリコンを結晶化する。同様な照射方法を用いて２回
目のレーザー照射を行う。２回目のエネルギー密度は１
８０ｍＪ／ｃｍ²で有る。これをくり返し、３回目、４
回目と約２０ｍＪ／ｃｍ²づつ照射エネルギー密度を上
昇させながら最終的にはのエネルギー密度４４０ｍＪ／
ｃｍ²の照射をおこないレーザー照射を終了する。ここ
で４５０ｍＪ／ｃｍ²の照射レーザーエネルギー密度を
超えた高いエネルギーを照射すると、ｐ−Ｓｉのグレイ
ンが微結晶化を起こすため、これ以上のエネルギー照射
を避けた。

【００４８】次にこの真空容器に水素ガスを導入する。
本例では９９．９９９％水素ガスをマスフローコントロ
ーラから導入し、チャンバー内圧力は１（ｔｏｒｒ）に
なるように調整した。この状態で真空中で移動可能な平
行平板電極（４１５）を基板正面まで移動させ、これに
１３．５６ＭＨｚのＲＦを印可することによって放電を
行い、水素によるレーザー結晶化ｐｏｌｙ−Ｓｉ膜中の
欠陥終端をおこなった。基板温度は２５０℃、投入した
ＲＦパワーは３Ｗ／ｃｍ²とした。水素は十分短時間に
膜中に拡散しうるので、１６０秒の処理で特にｐｏｌｙ
−Ｓｉ膜の深い位置および下地層との界面に存在する欠
陥を効率的に終端する。

【００４９】次に真空を保ったままでＭＯＳ界面形成プ
ロセスを実行する。チャンバー内を１０^-7（ｔｏｒｒ）
台の真空度に排気する。ＳｉＯ真空蒸着装置はシャッタ
（４０５）を閉じた状態で、２００メッシュ、純度９
９．９９％のＳｉＯパウダーを入れたるつぼ（４０６）
がタンタルワイヤを使って１０００℃から１２００℃に
加熱されている。この状態でチャンバー内に酸素ガスを
マスフローコントローラで制御しながら１ｓｃｃｍ導入
し圧力を１×１０^-4（ｔｏｒｒ）に保持する。ラジカル
発生源にも酸素ガスが供給され、セラミック放電室（４
２１）に誘導結合型の放電（パワー３００Ｗ）により同
圧力下で酸素ラジカルを発生させた。プラズマは放電室
内（４２１）に閉じ込められるが、拡散してくる中性の
酸素ラジカルによってｐｏｌｙ−Ｓｉ膜のＭＯＳ界面形
成をおこなうために、酸素ラジカルを発生させながら、
基板のＸ−Ｙステージによる走査をおこなった。基板走
査は毎秒１ｃｍの速度でＸ軸方向に移動させた後、Ｙ方
向に１０ｃｍ移動させ再度Ｘ方向に毎秒１ｃｍの速度で
移動させた。このようにして基板全面たいしてシリコン
膜表面の酸素ラジカル処理をおこなった。しかる後、Ｓ
ｉＯ真空蒸着セルのシャッタ（４０５）を開けＳｉＯ分
子線を基板へ照射し第１層目のゲート絶縁膜（１０５）
を３０ｎｍ形成した。ＳｉＯ真空蒸着セルによって形成
される絶縁膜の分布は半値幅が６ｃｍのガウス分布的な
形を示した。従って、酸素ラジカル中でＳｉＯ真空蒸着
を開始すると同時にＸ軸方向に基板を毎秒０．２ｃｍの
速度で移動させながら絶縁膜形成をおこなった。Ｘ方向
の操作が終わったら基板をＹ方向に６ｃｍ移動し、再度
Ｘ方向に毎秒０．２ｃｍの速度で移動させながら絶縁膜
形成をおこなった。この方法により基板全面に均一な膜
厚の絶縁膜を形成した。

【００５０】次に基板を真空容器から取り出し、ｐｏｌ
ｙ−Ｓｉ膜と第１層絶縁膜の連続エッチングをおこなっ
た。引き続き、第２層絶縁膜（１０６）を本例では平行
平板型ｒｆ放電ＰＥＣＶＤ法で基板温度を３５０℃とし
て７０ｎｍ堆積した。原料ガスとしてはＴＥＯＳ（Ｓｉ
−（Ｏ−ＣＨ₂−ＣＨ₃）₄）と酸素（Ｏ₂）の混合ガスを
もちいた。引き続いてゲート電極（１０７）となる薄膜
をＰＶＤ法或いはＣＶＤ法などで堆積する。通常はゲー
ト電極とゲート配線は同一材料にて同一工程で作られる
為、この材質は電気抵抗が低く、３５０℃程度の熱工程
に対して安定である事が望まれる。本例では膜厚が６０
０ｎｍのタンタル薄膜をスパッタ法により形成する。タ
ンタル薄膜を形成する際の基板温度は１８０℃であり、
スパッタガスとして窒素ガスを６．７％含むアルゴンガ
スを用いる。斯様に形成したタンタル薄膜は結晶構造が
α構造と成っており、その比抵抗は凡そ４０μΩｃｍで
ある。ゲート電極となる薄膜を堆積後パターニングを行
い、引き続いて半導体膜に不純物イオン注入を行ってソ
ース・ドレイン領域（１０８、１０９）及びチャンネル
領域を形成する。この時ゲート電極がイオン注入のマス
クとなっているため、チャンネルはゲート電極下のみに
形成される自己整合構造となる。イオン・ドーピング法
の原料ガスとしては水素中に希釈された濃度０．１％程
度から１０％程度のホスフィン（ＰＨ₃）やジボラン
（Ｂ₂Ｈ₆）等の注入不純物元素の水素化物を用いる。本
例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置
を用いて、水素中に希釈された濃度５％のホスフィン
（ＰＨ₃）を加速電圧１００ｋｅＶで注入する。ＰＨ₃ ⁺
やＨ₂ ⁺イオンを含むの全イオン注入量量は１×１０¹⁶ｃ
ｍ^-2である。

【００５１】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。

【００５２】従来の技術では、高品質なＭＯＳ界面を形
成する有効なプロセスが明確でなかった。しかし、以上
述べて来た様に本発明の半導体素子の製造装置および半
導体素子の製造方法を用いることによって極めて高品質
なＭＯＳ界面形成が可能となる。結果として高移動度、
低しきい値電圧の電界効果トランジスタの製造が可能と
なり、超低消費電力回路の実現が可能となる。

【図面の簡単な説明】

【図１】本発明の電界効果トランジスタの製造方法を示
した工程断面図。

【図２】レーザー結晶化時のレーザービーム照射方法。

【図３】レーザー結晶化時のレーザービーム照射方法。

【図４】本発明の半導体素子製造装置を示す図。

【図５】本発明のＳｉＯ真空蒸着セルと基板移動方法を
説明した図。

【図６】本発明のＭＯＳ界面形成方法により作製したＭ
ＯＳキャパシタのＣＶ特性の例。

【符号の説明】

１０１．．．基板１０２．．．下地絶縁膜１０３．．．半導体膜１０４．．．レーザー光１０５．．．第１層ゲート絶縁膜１０６．．．第２層ゲート絶縁膜１０７．．．ゲート電極１０８．．．ソース１０９．．．ドレイン１１０．．．ソース電極１１１．．．ドレイン電極２０１．．．レーザー照射領域２０３．．．ｘ方向移動２０４．．．ｙ方向移動３０１．．．ライン状レーザービーム４００．．．真空容器４０１．．．被処理基板４０２．．．基板ホルダ４０３．．．モータ４０４．．．ボールネジ４０５．．．シャッタ４０６．．．るつぼ４０７．．．ヒータ電源４０８、４２０．．．コイル４０９．．．レーザー導入窓４１０．．．エキシマレーザー光４１１．．．マッチングユニット４１３．．．マスフローコントローラ４１４．．．酸素ガス４１５．．．可動電極４１６．．．メッシュ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4K029 AA06 BA46 BD01 CA01 CA15 CA17 DB05 5F045 AA06 AA08 AA10 AA16 AA19 AB03 AB04 AB05 AB06 AB10 AB13 AB23 AB32 AB33 AC01 AC11 AD06 AD07 AD08 AF02 AF03 AF04 AF09 AF10 BB07 BB12 BB16 CA15 EC03 EG03 EH11 EH13 EH17 EM10 HA18 5F103 AA01 AA04 AA08 BB02 BB16 BB36 DD03 DD12 DD16 DD27 HH03 HH04 HH05 LL07 LL13 PP01 PP20 RR03 RR06 5F110 AA17 AA30 BB04 CC02 DD01 DD02 DD03 DD13 DD14 EE04 EE45 FF02 FF30 FF31 GG01 GG02 GG03 GG04 GG13 GG25 GG32 GG35 GG43 GG46 GG47 HJ04 HJ12 HJ13 HJ22 HJ23 HL24 HM15 PP03 PP04 PP06 PP31 PP38 QQ11

Claims

【特許請求の範囲】

【請求項１】真空中で基板を２次元的に走査できる基板
ステージおよびＳｉＯ真空蒸着セルを具備することを特
徴とする半導体素子製造装置。
【請求項２】前記ＳｉＯ真空蒸着セルは、該ＳｉＯ真空
蒸着セルの形状を基板面への投影したとき中心軸が前記
ステージのどちらかの走査方向に対して平行となるよう
な位置に配置されてなることを特徴とする請求項１記載
の半導体素子製造装置。
【請求項３】真空中で基板を２次元的に走査できる基板
ステージおよびＳｉＯ真空蒸着セルおよびラジカル発生
源を具備することを特徴とする半導体素子製造装置。
【請求項４】前記ラジカル発生源は誘導結合型プラズマ
放電、ＥＣＲプラズマ放電のいずれかによりラジカル発
生をおこなっていることを特徴とする請求項３記載の半
導体素子製造装置。
【請求項５】真空中で基板を２次元的に走査できる基板
ステージおよびＳｉＯ真空蒸着セルおよびラジカル発生
源および試料に光照射をおこなう窓を具備することを特
徴とする半導体素子製造装置。
【請求項６】真空中で基板を２次元的に走査できるステ
ージおよびＳｉＯ真空蒸着セルおよびラジカル発生源お
よび試料に光照射をおこなう窓および容量結合型プラズ
マ放電電極を具備することを特徴とする半導体素子製造
装置。
【請求項７】ＳｉＯ真空蒸着セルによりＳｉＯ分子線を
照射しながら基板を走査することにより基板上に絶縁膜
を形成することを特徴とする半導体素子の製造方法。
【請求項８】ラジカル発生源によりラジカルを発生させ
ながら基板を走査することにより基板上の半導体膜表面
のラジカル処理をおこなうことを特徴とする半導体素子
の製造方法。
【請求項９】前記ラジカルは酸素ラジカルであることを
特徴とする請求項８記載の半導体素子の製造方法。
【請求項１０】ラジカル発生源により酸素ラジカルを発
生させながら基板を走査することにより基板上の半導体
膜表面のラジカル処理をおこなったのち、酸素ラジカル
の供給を持続したままＳｉＯ真空蒸着セルによりＳｉＯ
分子線照射を開始し、この状態で基板を走査することに
よって半導体膜上に絶縁膜を形成することを特徴とする
半導体素子の製造方法。