JP2001209068A - Method of producing liquid crystal display device and liquid crystal display device - Google Patents
Method of producing liquid crystal display device and liquid crystal display deviceInfo
- Publication number
- JP2001209068A JP2001209068A JP2000017224A JP2000017224A JP2001209068A JP 2001209068 A JP2001209068 A JP 2001209068A JP 2000017224 A JP2000017224 A JP 2000017224A JP 2000017224 A JP2000017224 A JP 2000017224A JP 2001209068 A JP2001209068 A JP 2001209068A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- wiring
- liquid crystal
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法および液晶表示装置に関し、なかでも駆動回路一
体型液晶表示装置の製造方法および駆動回路一体型液晶
表示装置に関するものである。The present invention relates to a method for manufacturing a liquid crystal display device and a liquid crystal display device, and more particularly to a method for manufacturing a liquid crystal display device with an integrated drive circuit and a liquid crystal display device with an integrated drive circuit.
【０００２】[0002]
【従来の技術】駆動回路一体型液晶表示装置における薄
膜トランジスタは、大略つぎの手順で製造される。ま
ず、ガラス基板に下地膜を形成し、その上にアモルファ
スシリコン膜を成膜し、レーザアニール等により結晶化
して多結晶体シリコン膜を形成する。次に、多結晶体シ
リコン膜をパターニングしてチャネル部を形成して、そ
の上にゲート絶縁膜を形成する。その後、その層間絶縁
膜の上にゲート配線を形成する。その後、不純物をドー
ピングしてソース・ドレイン領域を形成し、例えば、酸
化シリコンからなる層間絶縁膜を積層する。この手順
は、画素領域や駆動回路領域の薄膜トランジスタ（TFT:
Thin Film Transistor)を形成する際に用いられる。こ
こで、「Ａの上にＢを成膜する」とは、Ａに接触してＡ
の上にＢを直接成膜すること、およびＡと接触せずに例
えばＣを介在させて、Ａの上方にＢを成膜することの両
方を含むこととする。また、「基板」とは、ガラス基板
等の基板そのものの他に成膜等の処理が施された基板を
も含むこととする。2. Description of the Related Art A thin film transistor in a liquid crystal display device integrated with a driving circuit is generally manufactured by the following procedure. First, a base film is formed on a glass substrate, an amorphous silicon film is formed thereon, and crystallized by laser annealing or the like to form a polycrystalline silicon film. Next, a channel portion is formed by patterning the polycrystalline silicon film, and a gate insulating film is formed thereon. Thereafter, a gate wiring is formed on the interlayer insulating film. After that, source / drain regions are formed by doping with impurities, and an interlayer insulating film made of, for example, silicon oxide is laminated. This procedure uses thin film transistors (TFT:
Used when forming a thin film transistor. Here, "to form a film of B on A" means that A
And B directly above A with no intervening C, for example, without contact with A. Further, the term “substrate” includes not only a substrate such as a glass substrate but also a substrate on which processing such as film formation has been performed.
【０００３】一方、駆動回路一体型液晶表示装置におい
ては、外部からの入力信号を取り込むための配線を形成
しなければならない箇所も多く存在する。その典型的な
箇所として駆動回路領域に設けられる信号切換部があ
る。図８は、液晶表示装置における信号切換部１５０の
位置を示す図である。図８において、画素領域１４０の
下の部分に、破線で囲まれた駆動回路領域１４１が配置
される。実際の液晶表示装置では、駆動回路領域は、画
素領域の額縁の部分に配置される。タイミング回路１４
２や信号処理回路１４３から映像信号入力線、方向切換
入力線およびスタート信号入力線（これらの入力線を総
称して、「入力信号配線１４９」と記す）が、駆動回路
領域１４１の信号配線１５１に接続されている。入力信
号配線１４９と信号配線１５１とは駆動回路領域１４１
の各素子から見て、本質的な相違はないが、駆動回路領
域の各素子の端子的な配線を信号配線１５１とし、タイ
ミング回路等から配線されているものを入力信号配線１
４９と称する。駆動回路領域１４１には、駆動方向切換
回路１４４、シフトレジスタ１４５、バッファ回路１４
６、アナログスイッチ１４７が配置され、走査信号と同
期して映像信号を画素領域の適切な位置に送ったり、点
順次駆動の映像信号の駆動方向を順逆に切り換えて液晶
の円滑な動作を確保したりしている。On the other hand, in a liquid crystal display device integrated with a drive circuit, there are many places where wiring for taking in an external input signal must be formed. A typical example is a signal switching unit provided in the drive circuit area. FIG. 8 is a diagram illustrating a position of the signal switching unit 150 in the liquid crystal display device. In FIG. 8, a drive circuit region 141 surrounded by a broken line is arranged below the pixel region 140. In an actual liquid crystal display device, the drive circuit region is arranged in a frame portion of the pixel region. Timing circuit 14
2 and the signal processing circuit 143, the video signal input line, the direction switching input line, and the start signal input line (these input lines are collectively referred to as “input signal wiring 149”) are connected to the signal wiring 151 of the drive circuit area 141. It is connected to the. The input signal wiring 149 and the signal wiring 151 are connected to the drive circuit area 141.
Although there is no essential difference from the viewpoint of each element, the terminal wiring of each element in the drive circuit area is defined as the signal wiring 151, and the wiring wired from the timing circuit or the like is referred to as the input signal wiring 1.
No. 49. The drive circuit area 141 includes a drive direction switching circuit 144, a shift register 145, and a buffer circuit 14.
6. An analog switch 147 is provided to send a video signal to an appropriate position in a pixel area in synchronization with a scanning signal, or to switch a driving direction of a dot-sequential driving video signal in reverse order to ensure smooth operation of liquid crystal. Or
【０００４】図９（ａ）は、画素領域のＴＦＴにおいて
コンタクトホールが開口された部分の断面図であり、図
９（ｂ）は、信号切換部にコンタクトホールが開口され
た部分の断面図である。信号切換部１５０においては、
画素領域および駆動回路領域（以下、「画素領域等」と
記す）においてゲート絶縁膜１０４が形成されるときに
第１絶縁膜１０４ｂが成膜される。さらに、画素領域等
におけるゲート配線１０５の形成時と同じ機会に、信号
切換部では信号配線１０５ｂが形成される。この後、画
素領域等では、ゲート配線１０５の両脇の下方のチャネ
ル部に低濃度不純物領域１３１を形成するため、燐イオ
ンを注入する。さらに画素領域等における層間絶縁膜１
０６の形成時と同じ機会に、信号切換部では酸化シリコ
ンからなる第２絶縁膜１０６ｂが形成される。この後、
画素領域等では、ソース・ドレイン領域を形成するため
不純物をドープして、高濃度不純物領域１３０を形成す
る。ソース・ドレイン領域の中央部にチャネル領域１０
３が形成される。次に、画素領域等では、ソース・ドレ
イン領域と上層のソース・ドレイン配線とをコンタクト
させるために、酸化シリコン膜からなる層間絶縁膜１０
６とゲート絶縁膜１０４とにコンタクトホール１０７を
開口する。同じ機会に、信号切換部では、信号配線１０
５ｂと上層に形成される入力信号配線１４９とのコンタ
クトをとるために、第２絶縁膜１０６ｂにコンタクトホ
ール１０７ｂが開口される。画素領域等のゲート絶縁膜
１０４、層間絶縁膜１０６におけるコンタクトホール１
０７の開口、および信号切換部の第２絶縁膜１０６ｂに
おけるコンタクトホール１０７ｂの開口には、ドライエ
ッチング法が用いられる。ドライエッチングのガスとし
ては、フッ素系ガスに酸素ガスや不活性ガスを混合した
ガスがよく用いられている。なお、画素領域と駆動回路
領域とに共通のガラス基板１０１の上に、下地膜１０２
が同じ機会に形成されている。FIG. 9A is a cross-sectional view of a portion where a contact hole is opened in a TFT in a pixel region, and FIG. 9B is a cross-sectional view of a portion where a contact hole is opened in a signal switching portion. is there. In the signal switching unit 150,
When the gate insulating film 104 is formed in the pixel region and the driver circuit region (hereinafter, referred to as “pixel region or the like”), the first insulating film 104b is formed. Further, at the same opportunity as when the gate wiring 105 is formed in the pixel area or the like, the signal wiring 105b is formed in the signal switching unit. Thereafter, in the pixel region and the like, phosphorus ions are implanted in order to form the low-concentration impurity regions 131 in the channel portions below both sides of the gate wiring 105. Further, an interlayer insulating film 1 in a pixel region or the like
At the same opportunity as that of the step 06, the second insulating film 106b made of silicon oxide is formed in the signal switching section. After this,
In a pixel region or the like, a high-concentration impurity region 130 is formed by doping an impurity to form a source / drain region. A channel region 10 is provided at the center of the source / drain region.
3 is formed. Next, in a pixel region or the like, an interlayer insulating film 10 made of a silicon oxide film is used to make contact between the source / drain region and the upper source / drain wiring.
6 and the gate insulating film 104, a contact hole 107 is opened. At the same opportunity, the signal switching unit
A contact hole 107b is opened in the second insulating film 106b in order to make contact between 5b and an input signal wiring 149 formed in an upper layer. Contact hole 1 in gate insulating film 104 and interlayer insulating film 106 in the pixel region and the like
The dry etching method is used for the opening 07 and the opening of the contact hole 107b in the second insulating film 106b of the signal switching section. As a dry etching gas, a gas obtained by mixing an oxygen gas or an inert gas with a fluorine-based gas is often used. Note that a base film 102 is formed on a glass substrate 101 common to the pixel region and the drive circuit region.
Are formed on the same occasion.
【０００５】コンタクトホール１０７，１０７ｂの開口
に関しては、通常、反応性イオンエッチング法を用いて
レジスト後退法によりテーパ形状にする。この際、フッ
素系ガスに酸素ガスを混合したガスを用いるが、酸素ガ
ス流量比を増やすとレジストが速くエッチングされるの
で、酸素ガス流量はフッ素系ガス流量以下にする。ま
た、エッチング後に、そのエッチングでダメージを受け
たレジスト表面を除去するために、酸素プラズマにより
表面処理を行う方法が提案されている（特開平１−９８
２２７号公報）。The openings of the contact holes 107 and 107b are usually formed in a tapered shape by a resist receding method using a reactive ion etching method. At this time, a gas in which oxygen gas is mixed with fluorine-based gas is used. However, if the oxygen gas flow ratio is increased, the resist is etched quickly, so the oxygen gas flow rate is set to be equal to or less than the fluorine-based gas flow rate. Also, a method has been proposed in which after etching, a surface treatment is performed by oxygen plasma in order to remove the resist surface damaged by the etching (Japanese Patent Laid-Open No. 1-981).
227).
【０００６】上記の方法により形成されたコンタクトホ
ール内に金属配線層を形成して、画素領域等におけるＴ
ＦＴではソース・ドレイン領域とソース・ドレイン配線
との電気的コンタクトをとり、また、信号切換部では信
号配線と入力信号配線との電気的コンタクトをとる。[0006] A metal wiring layer is formed in the contact hole formed by the above method, and a T
In the FT, an electrical contact is made between the source / drain region and the source / drain wiring, and in the signal switching section, an electrical contact is made between the signal wiring and the input signal wiring.
【０００７】[0007]
【発明が解決しようとする課題】金属膜上の層間絶縁膜
にコンタクトホールを形成する場合、ドライエッチング
によるオーバーエッチングによって金属膜表面がドライ
エッチングのプラズマにさらされることになる。このと
き、金属膜がクロム膜の場合には、クロム膜の表面はほ
とんどエッチングされずに、ドライエッチングによる反
応生成物が付着する。このため、クロム層と上層の導電
層との良好なオーミックコンタクトをとることが難しく
なる。とくに、駆動回路一体型液晶表示装置において、
ＴＦＴに多結晶体シリコンを用いた場合には、エッチン
グガスとして、通常、ＣＨＦ3を用いる。なぜなら、Ｃ
ＨＦ3を主成分に含むエッチンガスは、多結晶体シリコ
ンに対する酸化シリコンのエッチング選択比が、他のエ
ッチングガスに比べて非常に大きいからである。しか
し、このＣＨＦ3を用いると、コンタクトホール底部に
反応生成物が特に再付着しやすくなる。図１０は、信号
切換部の酸化シリコンからなる第２絶縁膜にＣＨＦ3を
用いてドライエッチングによりコンタクトホールを開口
したとき、コンタクトホール底部に堆積した反応生成物
を示す図である。第２絶縁膜１０６ｂに開口されたコン
タクトホール１０７ｂの底部に、反応生成物１６０が堆
積している。したがって、例えばＣｒ金属膜等からなる
信号配線１０５ｂの上に、反応生成物が堆積している。
この反応生成物１６０は絶縁物であり、酸化シリコンを
ＣＨＦ3を用いてドライエッチングした場合は、通常、
図１０に示すような反応生成物の堆積が生じる。したが
って、層間絶縁膜に酸化シリコンを用い、ＴＦＴに多結
晶体シリコンを用いる駆動回路一体型の液晶表示装置で
は、例えばＣｒからなる金属膜の信号配線と入力信号配
線との良好なオーミックコンタクトをとることが難しく
なる。また、多結晶体シリコンのソース・ドレイン領域
の上にも上記反応生成物が堆積するので、ソース・ドレ
イン領域とソース・ドレイン配線との良好なコンタクト
も得られず、ＴＦＴの特性に悪影響を及ぼすことにな
る。When a contact hole is formed in an interlayer insulating film on a metal film, the surface of the metal film is exposed to dry etching plasma due to overetching by dry etching. At this time, when the metal film is a chromium film, the surface of the chromium film is hardly etched, and a reaction product by dry etching adheres. Therefore, it is difficult to make a good ohmic contact between the chromium layer and the upper conductive layer. In particular, in a drive circuit integrated type liquid crystal display device,
When polycrystalline silicon is used for the TFT, CHF 3 is usually used as an etching gas. Because C
This is because the etching selectivity of silicon oxide to polycrystalline silicon is much higher in an etchant gas containing HF 3 as a main component than in other etching gases. However, when this CHF 3 is used, the reaction product particularly easily adheres to the bottom of the contact hole. FIG. 10 is a diagram showing reaction products deposited on the bottom of the contact hole when the contact hole is opened by dry etching using CHF 3 in the second insulating film made of silicon oxide in the signal switching section. A reaction product 160 is deposited on the bottom of the contact hole 107b opened in the second insulating film 106b. Therefore, a reaction product is deposited on the signal wiring 105b made of, for example, a Cr metal film.
The reaction product 160 is an insulator. When silicon oxide is dry-etched using CHF 3 ,
The deposition of the reaction product as shown in FIG. 10 occurs. Therefore, in a liquid crystal display device integrated with a drive circuit using silicon oxide for the interlayer insulating film and polycrystalline silicon for the TFT, a good ohmic contact is made between the signal wiring of the metal film made of, for example, Cr and the input signal wiring. It becomes difficult. In addition, since the above-described reaction product is deposited on the source / drain regions of polycrystalline silicon, good contact between the source / drain regions and the source / drain wiring cannot be obtained, which adversely affects the characteristics of the TFT. Will be.
【０００８】そこで、本発明の目的は、多結晶体シリコ
ンＴＦＴを用いた駆動回路一体型液晶表示装置におい
て、酸化シリコン膜からなる層間絶縁膜にドライエッチ
ングによりコンタクトホールを開口したとき反応生成物
が再付着しない液晶表示装置の製造方法および液晶表示
装置を提供することにある。Accordingly, an object of the present invention is to provide a drive circuit integrated type liquid crystal display device using a polycrystalline silicon TFT, in which a reaction product is formed when a contact hole is opened by dry etching in an interlayer insulating film made of a silicon oxide film. An object of the present invention is to provide a method of manufacturing a liquid crystal display device that does not reattach and a liquid crystal display device.
【０００９】[0009]
【課題を解決するための手段】本発明の請求項１の液晶
表示装置の製造方法は、同一基板上に画素用薄膜トラン
ジスタと駆動回路用薄膜トランジスタが形成された駆動
回路一体型液晶表示装置の製造方法である。この製造方
法は、画素用薄膜トランジスタおよび駆動回路用薄膜ト
ランジスタに用いられる多結晶体シリコン膜に不純物を
ドープしてソース・ドレイン領域を形成する工程と、多
結晶体シリコン膜の上のゲート絶縁膜と、駆動回路のな
かの信号切換部の第１絶縁膜とを、同じ機会に形成する
ゲート絶縁膜形成工程と、ゲート絶縁膜の上の金属膜か
らなるゲート配線と、信号切換部の第１絶縁膜の上の金
属膜からなる信号配線とを、同じ機会に形成する金属配
線形成工程と、ゲート配線およびゲート絶縁膜の上の層
間絶縁膜と、信号切換部の信号配線および第１絶縁膜の
上の第２絶縁膜とを、同じ機会に形成する絶縁膜形成工
程とを有する。また、この製造方法は、ソース・ドレイ
ン領域の上のゲート絶縁膜および層間絶縁膜と、信号切
換部の信号配線の上の第２層絶縁膜とに、コンタクトホ
ールを同じ機会に開口するコンタクトホール開口工程
と、酸素ガスを導入して酸素プラズマを発生して、その
両方のコンタクトホール底部を、酸素プラズマによって
同じ機会に処理する酸素プラズマ処理工程とを備える。According to a first aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device integrated with a driving circuit, wherein a thin film transistor for a pixel and a thin film transistor for a driving circuit are formed on the same substrate. It is. This manufacturing method comprises the steps of: forming a source / drain region by doping impurities into a polycrystalline silicon film used for a thin film transistor for a pixel and a thin film transistor for a driving circuit; and a gate insulating film on the polycrystalline silicon film; A gate insulating film forming step of forming the first insulating film of the signal switching unit in the drive circuit at the same opportunity, a gate wiring made of a metal film on the gate insulating film, and a first insulating film of the signal switching unit Forming a signal wiring made of a metal film on the same at the same opportunity; forming an interlayer insulating film on the gate wiring and the gate insulating film; Forming an insulating film at the same opportunity as the second insulating film. In addition, this manufacturing method provides a contact hole for opening a contact hole at the same opportunity in a gate insulating film and an interlayer insulating film on a source / drain region and a second layer insulating film on a signal wiring of a signal switching portion. An opening step and an oxygen plasma processing step of introducing oxygen gas to generate oxygen plasma and treating both contact hole bottoms with oxygen plasma at the same opportunity are provided.
【００１０】この製造方法により、多結晶体シリコンの
ソース・ドレイン領域の表面および信号配線の表面に反
応生成物を堆積することなくコンタクトホールを開口す
ることができる。このため、入力信号配線と信号配線と
の良好な導通、およびソース・ドレイン領域とソース・
ドレイン配線との良好な導通とを得ることができる。こ
の結果、駆動回路一体型の液晶表示装置における誤動作
等を防止して高い歩留りで製造することが可能となる。According to this manufacturing method, a contact hole can be formed without depositing a reaction product on the surface of the source / drain region of polycrystalline silicon and the surface of the signal wiring. Therefore, good continuity between input signal wiring and signal wiring, and source / drain regions and source / drain
Good conduction with the drain wiring can be obtained. As a result, a malfunction can be prevented in the liquid crystal display device integrated with the driving circuit, and the liquid crystal display device can be manufactured with a high yield.
【００１１】本発明の請求項２の液晶表示装置の製造方
法は、基板上に導電膜を形成する工程と、基板および前
記導電膜の上に絶縁膜を形成する工程と、絶縁膜にコン
タクトホールを形成して前記コンタクトホール底部の導
電膜を露出する工程と、コンタクトホール底部を酸素プ
ラズマ処理によって清浄化する酸素プラズマ処理工程と
を備える。According to a second aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: forming a conductive film on a substrate; forming an insulating film on the substrate and the conductive film; And exposing the conductive film at the bottom of the contact hole, and an oxygen plasma processing step of cleaning the bottom of the contact hole by oxygen plasma processing.
【００１２】上記の構成により、コンタクトホール底部
に反応生成物が堆積しても、酸素プラズマ処理によって
清浄にされ、導電膜とその上方に配線される配線層との
導通が確実になされる。According to the above configuration, even if a reaction product is deposited on the bottom of the contact hole, it is cleaned by the oxygen plasma treatment, and conduction between the conductive film and the wiring layer wired thereabove is ensured.
【００１３】この請求項２の製造方法では、例えば請求
項３の方法の場合のように、導電膜が多結晶体シリコン
であり、絶縁膜が酸化シリコンである場合が望ましい。In the method of the second aspect, it is preferable that the conductive film is made of polycrystalline silicon and the insulating film is made of silicon oxide, as in the method of the third aspect.
【００１４】この場合には、絶縁膜にコンタクトホール
を開口する際、エッチングガスとして多結晶体シリコン
に対する酸化シリコンのエッチング選択比が大きいＣＨ
Ｆ3を用いる。このＣＨＦ3は反応生成物をコンタクトホ
ール底部に堆積することで、良く知られている。したが
って、このような場合でも、反応生成物を酸素プラズマ
処理によって除去して導電膜と上層に配線された配線層
との導通を確実にとることが可能となる。In this case, when a contact hole is opened in the insulating film, CH having a large etching selectivity of silicon oxide to polycrystalline silicon is used as an etching gas.
The F 3 is used. This CHF 3 is well known for depositing a reaction product at the bottom of a contact hole. Therefore, even in such a case, the reaction product can be removed by the oxygen plasma treatment, and the conduction between the conductive film and the wiring layer provided thereon can be reliably ensured.
【００１５】上記の請求項１〜３のいずれかの液晶表示
装置の製造方法では、例えば請求項４の製造方法のよう
に、酸素プラズマ処理における酸素ガス圧力が５０Ｐａ
〜３００Ｐａの範囲にあり、かつ酸素プラズマ処理時間
が１０秒以上であることが望ましい。In the method of manufacturing a liquid crystal display device according to any one of the first to third aspects, for example, the oxygen gas pressure in the oxygen plasma processing is set to 50 Pa as in the manufacturing method of the fourth aspect.
It is desirable that the oxygen plasma treatment time is in the range of ~ 300 Pa and the oxygen plasma treatment time is 10 seconds or more.
【００１６】上記の構成により、反応生成物を除去しコ
ンタクト抵抗を低くすることができ、信号配線への書き
込みを不足なく行うことができる。酸素プラズマ処理に
おける酸素ガス圧力を５０Ｐａ未満で行うと、信号切換
部の信号配線と入力信号配線との接触部分における反応
生成物の除去が不充分となり、コンタクト抵抗が高くな
る。このため、信号配線への書き込み不足が発生して、
コンタクト不良が生じた領域で線欠陥として表れる。酸
素ガス圧力は、１００Ｐａ以上で安定して低いコンタク
ト抵抗を示すので、より望ましい酸素ガス圧力の下限
は、１００Ｐａである。また、３００Ｐａを超える酸素
ガス圧力で酸素プラズマ処理を行うと、酸素プラズマ処
理装置において異常放電が発生し、処理圧力が不安定に
なる等の問題が発生する。また、不純物を高濃度にドー
プされたソース・ドレイン領域の表面で酸化が進み、上
層のソース・ドレイン配線とのオーミックコンタクトが
得にくくなる。画素領域等のＴＦＴにおいて、より良好
なコンタクト抵抗を得るために、より望ましい酸素ガス
圧力の上限は２５０Ｐａである。また、処理時間が１０
秒未満では、安定した酸素プラズマを得ることができな
い。処理時間は、より望ましくは１５秒以上である。According to the above configuration, the reaction products can be removed, the contact resistance can be reduced, and the writing to the signal wiring can be performed without shortage. If the oxygen gas pressure in the oxygen plasma treatment is less than 50 Pa, the removal of reaction products at the contact portion between the signal wiring and the input signal wiring of the signal switching unit becomes insufficient, and the contact resistance increases. For this reason, insufficient writing to the signal wiring occurs,
It appears as a line defect in a region where a contact failure has occurred. Since the oxygen gas pressure shows a stable and low contact resistance at 100 Pa or more, the lower limit of the oxygen gas pressure is more preferably 100 Pa. In addition, when oxygen plasma processing is performed at an oxygen gas pressure exceeding 300 Pa, abnormal discharge occurs in the oxygen plasma processing apparatus, causing problems such as an unstable processing pressure. Further, oxidation proceeds on the surface of the source / drain region in which the impurity is doped at a high concentration, and it becomes difficult to obtain an ohmic contact with the upper source / drain wiring. In a TFT such as a pixel region, a more desirable upper limit of the oxygen gas pressure is 250 Pa in order to obtain better contact resistance. The processing time is 10
In less than seconds, stable oxygen plasma cannot be obtained. The processing time is more desirably 15 seconds or more.
【００１７】請求項５の液晶表示装置の製造方法では、
請求項４の方法において、酸素プラズマ処理がコンタク
トホール開口工程の処理装置と同じ装置内で行われる。In the method for manufacturing a liquid crystal display device according to claim 5,
In the method according to the fourth aspect, the oxygen plasma processing is performed in the same apparatus as the processing apparatus in the contact hole opening step.
【００１８】この構成により、プロセスのスループット
が向上し、生産性が向上する。本発明の請求項６の液晶
表示装置は、ソース・ドレイン領域を含む多結晶体シリ
コン膜と、多結晶体シリコン膜を覆う酸化シリコンから
なるゲート絶縁膜と、ゲート絶縁膜の上に形成された金
属膜からなるゲート配線と、ゲート絶縁膜およびゲート
配線を覆う酸化シリコンからなる層間絶縁膜と、ゲート
絶縁膜および層間絶縁膜に開口されたコンタクトホール
底部においてソース・ドレイン領域と電気的に導通する
層間絶縁膜の上に形成されたソース・ドレイン配線とを
有する。また、この液晶表示装置は、駆動回路領域のな
かの信号切換部に形成されている酸化シリコンからなる
第１絶縁膜と、第１絶縁膜の上に形成された金属膜から
なる信号配線と、第１絶縁膜と信号配線とを覆う酸化シ
リコンからなる第２絶縁膜と、信号配線の上の第２絶縁
膜に開口されたコンタクトホール底部において信号配線
と電気的に導通する入力信号配線とを備え、信号配線と
入力信号配線とは導通する箇所で、面積２５μｍ2あた
り１ｋΩ以下のコンタクト抵抗を有する。With this configuration, the throughput of the process is improved, and the productivity is improved. A liquid crystal display device according to a sixth aspect of the present invention is formed on a polycrystalline silicon film including source / drain regions, a gate insulating film made of silicon oxide covering the polycrystalline silicon film, and a gate insulating film. A gate wiring made of a metal film, an interlayer insulating film made of silicon oxide covering the gate insulating film and the gate wiring, and electrical conduction with source / drain regions at the bottom of the contact hole opened in the gate insulating film and the interlayer insulating film A source / drain wiring formed on the interlayer insulating film. The liquid crystal display device further includes a first insulating film made of silicon oxide formed in a signal switching portion in the drive circuit region, a signal wiring made of a metal film formed on the first insulating film, A second insulating film made of silicon oxide covering the first insulating film and the signal wiring, and an input signal wiring electrically connected to the signal wiring at the bottom of the contact hole opened in the second insulating film above the signal wiring. And a contact resistance of 1 kΩ or less per area of 25 μm 2 at a place where the signal wiring and the input signal wiring are conducted.
【００１９】面積２５μｍ2あたり１ｋΩ以下のコンタ
クト抵抗とすることにより、信号配線への書き込み不足
は発生せず、高品質の画面表示を得ることができる。ま
た、面積２５μｍ2あたり１ｋΩ以下のコンタクト抵抗
は上記請求項１〜５の製造方法によって実現される。By setting the contact resistance to 1 kΩ or less per 25 μm 2 , insufficient writing to the signal wiring does not occur, and a high quality screen display can be obtained. Further, a contact resistance of 1 kΩ or less per 25 μm 2 of area is realized by the manufacturing method of the above-described claims.
【００２０】本発明の請求項７の液晶表示装置は、ソー
ス・ドレイン領域を含む多結晶体シリコン膜と、多結晶
体シリコン膜を覆う酸化シリコンからなるゲート絶縁膜
と、ゲート絶縁膜の上に形成された金属膜からなるゲー
ト配線と、ゲート絶縁膜およびゲート配線を覆う酸化シ
リコンからなる層間絶縁膜と、ゲート絶縁膜および層間
絶縁膜に開口されたコンタクトホール底部においてソー
ス・ドレイン領域と電気的に導通する層間絶縁膜の上に
形成されたソース・ドレイン配線とを有する。また、こ
の液晶表示装置は、駆動回路領域のなかの信号切換部に
形成されている酸化シリコンからなる第１絶縁膜と、第
１絶縁膜の上に形成された金属膜からなる信号配線と、
第１絶縁膜と信号配線とを覆う酸化シリコンからなる第
２絶縁膜と、信号配線の上の第２絶縁膜に開口されたコ
ンタクトホール底部において信号配線と電気的に導通す
る入力信号配線とを備え、コンタクトホール底部の信号
配線の表面におけるエンチング再付着物の被覆率は５０
面積％以下である。According to a seventh aspect of the present invention, there is provided a liquid crystal display device comprising: a polycrystalline silicon film including source / drain regions; a gate insulating film made of silicon oxide covering the polycrystalline silicon film; A gate wiring made of the formed metal film, an interlayer insulating film made of silicon oxide covering the gate insulating film and the gate wiring, and a source / drain region electrically connected to the gate insulating film and the contact hole opened in the interlayer insulating film. And a source / drain wiring formed on an interlayer insulating film that is electrically connected to the source / drain wiring. The liquid crystal display device further includes a first insulating film made of silicon oxide formed in a signal switching portion in the drive circuit region, a signal wiring made of a metal film formed on the first insulating film,
A second insulating film made of silicon oxide covering the first insulating film and the signal wiring, and an input signal wiring electrically connected to the signal wiring at the bottom of the contact hole opened in the second insulating film above the signal wiring. And the coverage of the entangled reattachment on the surface of the signal wiring at the bottom of the contact hole is 50.
Area% or less.
【００２１】この構成により、信号配線と入力信号配線
とは低いコンタクト抵抗で導通することができ、信号配
線への書き込み不足が生じることはなく、高品質の表示
を得ることが可能となる。このため、駆動回路一体型液
晶表示装置を高い歩留りで製造することが可能となる。According to this configuration, the signal wiring and the input signal wiring can be conducted with a low contact resistance, so that there is no shortage of writing to the signal wiring and a high quality display can be obtained. For this reason, it becomes possible to manufacture a drive circuit integrated type liquid crystal display device with a high yield.
【００２２】本発明の請求項８の液晶表示装置は、液晶
表示装置の基板の上に形成された導電膜と、その導電膜
の上に形成された絶縁膜と、導電膜の上の部分の絶縁膜
に開口されたコンタクトホール内の底部を通るように形
成された導電膜と接続する配線層とを備え、導電膜にお
いて配線層と接触する表面が酸素プラズマ処理されてい
る。According to the present invention, there is provided a liquid crystal display device comprising: a conductive film formed on a substrate of the liquid crystal display device; an insulating film formed on the conductive film; A wiring layer connected to a conductive film formed so as to pass through a bottom in a contact hole opened in the insulating film; and a surface of the conductive film which is in contact with the wiring layer is subjected to oxygen plasma treatment.
【００２３】この構成により、コンタクトホール底部に
反応生成物が堆積しても、酸素プラズマ処理によって清
浄にされ、導電膜とその上方に配線される配線層との導
通が確実になされる。According to this configuration, even if a reaction product is deposited at the bottom of the contact hole, it is cleaned by the oxygen plasma treatment, and the conduction between the conductive film and the wiring layer wired thereabove is ensured.
【００２４】上記請求項８の液晶表示装置では、例えば
請求項９の装置のように、導電膜が不純物を含む多結晶
体シリコンであり、絶縁膜が酸化シリコンである場合が
多い。In the liquid crystal display device of the eighth aspect, the conductive film is often polycrystalline silicon containing impurities and the insulating film is often silicon oxide, as in the device of the ninth aspect.
【００２５】この場合には、絶縁膜にコンタクトホール
を開口する際、エッチングガスとして多結晶体シリコン
に対する酸化シリコンのエッチング選択比が大きいＣＨ
Ｆ3が用いられている。このＣＨＦ3は反応生成物をコン
タクトホール底部に堆積することで、良く知られてい
る。したがって、このような場合でも、本液晶表示装置
では、反応生成物が酸素プラズマ処理によって除去され
ており、導電膜と上層に配線された配線層との導通が確
実にとられている。In this case, when opening a contact hole in the insulating film, CH is used as an etching gas because of a large etching selectivity of silicon oxide to polycrystalline silicon.
F 3 is used. This CHF 3 is well known for depositing a reaction product at the bottom of a contact hole. Therefore, even in such a case, in the present liquid crystal display device, the reaction product is removed by the oxygen plasma treatment, and the conduction between the conductive film and the wiring layer provided above is ensured.
【００２６】[0026]
【発明の実施の形態】次に、図を用いて本発明の対象と
する駆動回路一体型の液晶表示装置の製造方法およびそ
の液晶表示装置について説明する。図１（ａ）および
（ｂ）は、それぞれ液晶表示装置の画素領域および信号
切換部における中間製造段階の断面図である。以後の図
面において、符号（ａ）が付いた図面は画素領域の断面
図であり、符号（ｂ）が付いた図面は信号切換部の断面
図である。まず、図１（ａ）および（ｂ）に示すよう
に、ガラス基板１に酸化シリコン膜からなる下地保護膜
２を形成する。次に、図１（ａ）に示すように、ＣＶＤ
法などを用いてアモルファスシリコン膜を形成した後、
レーザアニール法やランプアニール法により、多結晶体
シリコン膜とする。次に、フォトリソグラフィ法を用い
て、多結晶体シリコン膜を加工して画素用ＴＦＴ、いず
れも図示されていない駆動回路領域のｎ型ＴＦＴとｐ型
ＴＦＴ、および保持容量（図示せず）の各領域に島状の
多結晶体シリコン膜３，３０，３１を残す。次に、ＴＥ
ＯＳ(Tetra Ethyl Ortho Silicate)-ＣＶＤ法やプラズ
マＣＶＤ法などを用いて、多結晶体シリコン膜上に厚さ
が１００ｎｍ程度の酸化シリコン膜からなるゲート絶縁
膜４を形成する。図１（ｂ）に示すように、信号切換部
では、ゲート絶縁膜４の形成と同じ機会に、下地膜２の
上に第１絶縁膜４ｂが形成される。以後の説明におい
て、それぞれことわらないが、同じ機会に両方の領域に
形成された膜の化学組成は、ほぼ等しくなる。次に、画
素領域では、フォトリソグラフィ法により、保持容量以
外の領域にイオンドーピングマスクをした後、保持容量
領域に燐イオンのドーピングを行い、レジストを除去す
る。次いで、図１（ａ），（ｂ）に示すように、ゲート
絶縁膜４および第１絶縁膜４ｂの上にクロム膜、タンタ
ル膜などの金属膜を成膜し、パターニングして、それぞ
れ、ゲート電極５および信号配線５ｂを形成する。次
に、画素用ＴＦＴおよび図示されていない駆動回路用ｎ
型ＴＦＴに低濃度不純物領域３１を形成するために、低
濃度の不純物を注入する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a method for manufacturing a liquid crystal display device integrated with a driving circuit and a liquid crystal display device according to the present invention will be described with reference to the drawings. 1A and 1B are cross-sectional views of a pixel region and a signal switching portion of a liquid crystal display device at an intermediate manufacturing stage. In the following drawings, the drawing with reference numeral (a) is a cross-sectional view of the pixel region, and the drawing with reference numeral (b) is a cross-sectional view of the signal switching unit. First, as shown in FIGS. 1A and 1B, a base protective film 2 made of a silicon oxide film is formed on a glass substrate 1. Next, as shown in FIG.
After forming the amorphous silicon film using the method, etc.,
A polycrystalline silicon film is formed by a laser annealing method or a lamp annealing method. Next, using a photolithography method, the polycrystalline silicon film is processed to form pixel TFTs, n-type TFTs and p-type TFTs in a drive circuit region (not shown), and storage capacitors (not shown). The island-shaped polycrystalline silicon films 3, 30, 31 are left in each region. Next, TE
A gate insulating film 4 made of a silicon oxide film having a thickness of about 100 nm is formed on a polycrystalline silicon film by using an OS (Tetra Ethyl Ortho Silicate) -CVD method or a plasma CVD method. As shown in FIG. 1B, in the signal switching section, the first insulating film 4b is formed on the base film 2 at the same opportunity as the formation of the gate insulating film 4. In the following description, the chemical compositions of the films formed in both regions on the same occasion are almost equal, although not to be noted. Next, in the pixel region, a region other than the storage capacitor is provided with an ion doping mask by photolithography, and then the storage capacitor region is doped with phosphorus ions to remove the resist. Next, as shown in FIGS. 1A and 1B, a metal film such as a chromium film or a tantalum film is formed on the gate insulating film 4 and the first insulating film 4b, and is patterned. The electrode 5 and the signal wiring 5b are formed. Next, a pixel TFT and a driving circuit n (not shown)
In order to form the low-concentration impurity region 31 in the TFT, a low-concentration impurity is implanted.
【００２７】次に、画素用ＴＦＴ、駆動回路用ｎ型ＴＦ
Ｔに高濃度ソース・ドレイン領域３０を形成するため、
フォトリソグラフィ法を用いてイオンドーピングマスク
を形成した後、高濃度ソース・ドレイン領域３０に燐イ
オンをドーピングして、レジストを除去する。さらに、
駆動回路用ｐ型ＴＦＴ（図示せず）に高濃度ソース・ド
レイン領域を形成するため、フォトリソグラフィ法を用
いてイオンドーピングマスクを形成した後、高濃度ソー
ス・ドレイン領域にボロンイオンをドーピングしてレジ
ストを除去する。Next, a TFT for a pixel and an n-type TF for a driving circuit
In order to form a high concentration source / drain region 30 in T,
After forming an ion doping mask using a photolithography method, the high-concentration source / drain region 30 is doped with phosphorus ions to remove the resist. further,
In order to form a high-concentration source / drain region in a p-type TFT (not shown) for a driving circuit, an ion doping mask is formed using a photolithography method, and then the high-concentration source / drain region is doped with boron ions. The resist is removed.
【００２８】次に、図２（ａ），（ｂ）に示すように、
ゲート電極５および信号配線５ｂの表面にＴＥＯＳ-Ｃ
ＶＤ法やプラズマＣＶＤ法などを用いて酸化シリコン膜
６，６ｂを形成した後、ドーピングしたイオンを活性化
するために５００℃程度の熱処理を施す。Next, as shown in FIGS. 2A and 2B,
TEOS-C is provided on the surfaces of the gate electrode 5 and the signal wiring 5b.
After the silicon oxide films 6 and 6b are formed using a VD method, a plasma CVD method, or the like, a heat treatment at about 500 ° C. is performed to activate the doped ions.
【００２９】次に、図３（ｂ）に示すように、ドライエ
ッチング法を用いて、駆動回路領域の信号切換部におい
て、ゲート配線５と同じ機会に形成された信号配線５ｂ
と入力信号配線とが電気的にコンタクトすべき位置にコ
ンタクトホール７ｂを開口する。そのコンタクトホール
７ｂの開口と並行して、図３（ａ）に示すように、画素
用ＴＦＴ、いずれも図示されていない駆動回路用のｎ型
ＴＦＴおよびｐ型ＴＦＴの高濃度ソース・ドレイン領域
３０の上の層間絶縁膜６およびゲート絶縁膜４に同じく
コンタクトホール７を開口する。これら両方のコンタク
トホール７，７ｂの開口におけるドライエッチングは、
ＣＨＦ3と酸素ガスとＡｒガス系の混合ガスを用いて、
圧力５Ｐａ、ＲＦパワー１０００Ｗという条件で行う。
このとき、コンタクトホール７，７ｂの底部には、両方
ともエッチングによる反応生成物が堆積して生成する。
この反応生成物を除去するために、エッチング後に、以
下に示す酸素プラズマ処理条件によって、コンタクトホ
ール開口で露出したゲート電極５と同じ機会に形成され
た信号配線５ｂの表面、および高濃度ソース・ドレイン
領域３０の表面を処理する。この酸素プラズマ処理によ
って、反応生成物は完全に除くことができる。Next, as shown in FIG. 3B, the signal wiring 5b formed at the same opportunity as the gate wiring 5 in the signal switching portion of the drive circuit region by using the dry etching method.
A contact hole 7b is opened at a position where the signal and the input signal wiring should be in electrical contact. In parallel with the opening of the contact hole 7b, as shown in FIG. 3A, the high-concentration source / drain regions 30 of the pixel TFT, the n-type TFT and the p-type TFT for the driving circuit (both not shown). Similarly, a contact hole 7 is opened in the interlayer insulating film 6 and the gate insulating film 4 above. Dry etching at the openings of both contact holes 7, 7b
Using a mixed gas of CHF 3 , oxygen gas and Ar gas,
The test is performed under the conditions of a pressure of 5 Pa and an RF power of 1000 W.
At this time, reaction products by etching are deposited and generated on the bottoms of the contact holes 7, 7b.
In order to remove this reaction product, after etching, the surface of the signal wiring 5b formed at the same opportunity as the gate electrode 5 exposed at the contact hole opening and the high-concentration source / drain under oxygen plasma processing conditions described below. The surface of the region 30 is treated. The reaction product can be completely removed by this oxygen plasma treatment.
【００３０】 エッチングモード：反応性イオンエッチング 高周波電圧電源：１３．５６ＭＨｚ、１０００Ｗ 処理圧力：１５０Ｐａ 電極板温度：２５℃ 処理時間：６０ｓｅｃ 上記の酸素プラズマ処理は、従来から行われている酸素
プラズマ処理のライトアッシングとは目的および効果が
相違する。従来から行われている酸素プラズマ処理は、
ドライエッチング中にダメージを受けたレジストの表面
層を取り除くという目的で行われる。本実施の形態にお
ける酸素プラズマ処理は、ドライエッチングを行う装置
とは別の装置内で、または同じ装置内で、酸素ガスを導
入して酸素プラズマを発生し、酸素プラズマでコンタク
トホールの表面処理を行うことが目的である。このとき
の酸素プラズマの圧力は、５０Ｐａ〜３００Ｐａの範囲
内にあり、かつ１０秒以上の処理を行うことが望まし
い。図４は、信号線と映像信号入力線とのコンタクト抵
抗に及ぼす酸素プラズマ圧力の影響を示す図である。５
０Ｐａ未満の圧力で処理を行うと、駆動回路領域の信号
切換部の信号線と映像信号入力線との接触部でのコンタ
クト抵抗値が高くなって、信号線への書き込み不足が発
生する。このため、駆動回路領域の信号切換部にコンタ
クト不良が発生すると、線欠陥の表示として表れる。ま
た、３００Ｐａを超える圧力で処理すると、装置上での
異常放電の発生や処理圧力の不安定化などの問題が発生
する。また、高濃度ソース・ドレイン領域の表面の酸化
が進み、この結果、ソース・ドレイン電極とのオーミッ
クコンタクトが得られにくくなる。より望ましい範囲
は、１００Ｐａ〜２５０Ｐａである。Etching mode: Reactive ion etching High-frequency voltage power supply: 13.56 MHz, 1000 W Processing pressure: 150 Pa Electrode plate temperature: 25 ° C. Processing time: 60 sec The above oxygen plasma processing is the same as the conventional oxygen plasma processing. The purpose and effect are different from those of light ashing. Conventional oxygen plasma processing is
This is performed for the purpose of removing the surface layer of the resist damaged during the dry etching. In the oxygen plasma treatment in this embodiment, oxygen plasma is generated by introducing oxygen gas in a device different from the device that performs dry etching or in the same device, and the surface treatment of the contact hole is performed using the oxygen plasma. The purpose is to do. At this time, the pressure of the oxygen plasma is in the range of 50 Pa to 300 Pa, and it is desirable to perform the treatment for 10 seconds or more. FIG. 4 is a diagram showing the influence of the oxygen plasma pressure on the contact resistance between the signal line and the video signal input line. 5
If the processing is performed at a pressure of less than 0 Pa, the contact resistance value at the contact portion between the signal line of the signal switching unit and the video signal input line in the drive circuit area increases, and insufficient writing to the signal line occurs. For this reason, when a contact failure occurs in the signal switching section in the drive circuit area, it appears as an indication of a line defect. In addition, when processing is performed at a pressure exceeding 300 Pa, problems such as occurrence of abnormal discharge on the apparatus and instability of the processing pressure occur. Further, oxidation of the surface of the high-concentration source / drain region proceeds, and as a result, it becomes difficult to obtain ohmic contact with the source / drain electrodes. A more desirable range is 100 Pa to 250 Pa.
【００３１】また、処理時間が１０秒未満では安定した
酸素プラズマが得られにくくなる。また、上記の酸素プ
ラズマ処理は、ドライエッチングを行う装置、さらには
同一チャンバ内で処理を行ってもよく、この場合はスル
ープットが向上し、生産性が上がるというメリットがあ
る。If the processing time is less than 10 seconds, it becomes difficult to obtain a stable oxygen plasma. In addition, the oxygen plasma treatment may be performed in a dry etching apparatus or in the same chamber. In this case, there is an advantage that throughput is improved and productivity is increased.
【００３２】次に、図５（ａ），（ｂ）に示すように、
クロム膜またはタンタル膜およびアルミニウム膜とを積
層した金属膜を形成し、パターニングを行って、ソース
・ドレイン電極８および入力信号配線８ｂを形成する。Next, as shown in FIGS. 5A and 5B,
A metal film in which a chromium film or a tantalum film and an aluminum film are laminated is formed and patterned to form a source / drain electrode 8 and an input signal wiring 8b.
【００３３】この後、図６（ａ），（ｂ）に示すよう
に、透明性有機層間絶縁膜９を形成し、さらに図６
（ａ）に示すようにＩＴＯ(Indium Tin Oxide)からなる
画素電極１０を形成する。Thereafter, as shown in FIGS. 6A and 6B, a transparent organic interlayer insulating film 9 is formed.
As shown in (a), a pixel electrode 10 made of ITO (Indium Tin Oxide) is formed.
【００３４】図７（ａ），（ｂ）は、画素領域と信号切
換部の液晶表示装置の断面図である。画素領域では、上
部のガラス基板１５にカラーフィルタ１４を貼り付け、
対向電極１３を配置して液晶１２と接する面に配向層を
形成する。画素領域では、下部電極１８と上部電極１７
との間にゲート絶縁膜と同じ機会に成膜された容量絶縁
膜１６を配置して、保持容量を形成している。また、画
素領域には２個のｎ型トランジスタ２２が配置される。FIGS. 7A and 7B are cross-sectional views of a liquid crystal display device including a pixel area and a signal switching section. In the pixel area, the color filter 14 is attached to the upper glass substrate 15,
An alignment layer is formed on the surface in contact with the liquid crystal 12 by disposing the counter electrode 13. In the pixel area, the lower electrode 18 and the upper electrode 17
The capacitor insulating film 16 formed at the same opportunity as the gate insulating film is arranged between the two to form a storage capacitor. Further, two n-type transistors 22 are arranged in the pixel region.
【００３５】上記の方法で作製した液晶表示装置は、信
号配線と入力信号配線との接続箇所およびソース・ドレ
イン領域とソースドレイン配線との接続箇所の両方にお
いて、コンタクト抵抗を低くすることができる。このた
め、取扱いが容易な酸化シリコンを層間絶縁膜に用いた
場合にも、多結晶体シリコンＴＦＴを用いた駆動回路一
体型液晶表示装置が動作不良を起こすことがなく、歩留
り低下を生じることがない。In the liquid crystal display device manufactured by the above-described method, the contact resistance can be reduced both at the connection between the signal wiring and the input signal wiring and at the connection between the source / drain region and the source / drain wiring. For this reason, even when silicon oxide, which is easy to handle, is used for the interlayer insulating film, the driving circuit integrated type liquid crystal display device using the polycrystalline silicon TFT does not malfunction and the yield may be reduced. Absent.
【００３６】上記において、本発明の実施の形態につい
て説明したが、上記に開示された本発明の実施の形態
は、あくまで例示であって、本発明の範囲はこれら発明
の実施の形態に限定されない。本発明の範囲は、特許請
求の範囲の記載によって示され、さらに特許請求の範囲
の記載と均等の意味および範囲内でのすべての変更を含
む。Although the embodiments of the present invention have been described above, the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to these embodiments. . The scope of the present invention is shown by the description of the claims, and further includes all modifications within the meaning and scope equivalent to the description of the claims.
【００３７】[0037]
【発明の効果】本発明によれば、これまで量産によって
安定に形成するのが困難であった信号配線と入力信号配
線との電気的コンタクト、およびソース・ドレイン領域
とソース・ドレイン配線との電気的コンタクトの両方と
も安定して形成することができる。このため、コンタク
ト不良に起因する信号配線への書き込み不足による線欠
陥表示などが発生せず、歩留りの高い駆動回路一体型液
晶表示装置を安定して製造することが可能となった。According to the present invention, the electric contact between the signal wiring and the input signal wiring, and the electric connection between the source / drain region and the source / drain wiring which have been difficult to form stably by mass production. Both of the positive contacts can be formed stably. Therefore, a line defect display or the like due to insufficient writing to the signal wiring due to a contact failure does not occur, and a drive circuit integrated liquid crystal display device with a high yield can be stably manufactured.
【図１】 本発明の実施の形態における液晶表示装置の
中間製造段階の断面図である。（ａ）は画素領域におい
てゲート配線を形成した段階の断面図であり、（ｂ）は
信号切換部において信号配線を形成した段階の断面図で
ある。FIG. 1 is a cross-sectional view of a liquid crystal display device according to an embodiment of the present invention at an intermediate manufacturing stage. (A) is a cross-sectional view at a stage where a gate wiring is formed in a pixel region, and (b) is a cross-sectional view at a stage where a signal wiring is formed in a signal switching unit.
【図２】 図１の以後の液晶表示装置の中間製造段階の
断面図である。（ａ）は画素領域において層間絶縁膜を
形成した段階の断面図であり、（ｂ）は信号切換部にお
いて第２絶縁膜を形成した段階の断面図である。FIG. 2 is a cross-sectional view of the liquid crystal display device after FIG. 1 at an intermediate manufacturing stage. FIG. 4A is a cross-sectional view of a stage where an interlayer insulating film is formed in a pixel region, and FIG. 4B is a cross-sectional view of a stage where a second insulating film is formed in a signal switching unit.
【図３】 図２の以後の液晶表示装置の中間製造段階の
断面図である。（ａ）は画素領域においてコンタクトホ
ールを開口した段階の断面図であり、（ｂ）は信号切換
部においてコンタクトホールを開口した段階の断面図で
ある。FIG. 3 is a cross-sectional view of the liquid crystal display device after FIG. 2 at an intermediate manufacturing stage. (A) is a cross-sectional view at a stage where a contact hole is opened in a pixel region, and (b) is a cross-sectional view at a stage where a contact hole is opened in a signal switching portion.
【図４】 信号配線と入力信号配線とのコンタクト抵抗
に及ぼす酸素プラズマ圧力の影響を示す図である。FIG. 4 is a diagram showing the effect of oxygen plasma pressure on the contact resistance between signal wiring and input signal wiring.
【図５】 図３の以後の液晶表示装置の中間製造段階の
断面図である。（ａ）は画素領域においてソース・ドレ
イン配線を形成した段階の断面図であり、（ｂ）は信号
切換部において入力信号配線を形成した段階の断面図で
ある。5 is a cross-sectional view of the liquid crystal display device after FIG. 3 at an intermediate manufacturing stage. FIG. 3A is a cross-sectional view at a stage where a source / drain wiring is formed in a pixel region, and FIG. 3B is a cross-sectional view at a stage where an input signal wiring is formed in a signal switching unit.
【図６】 図５の以後の液晶表示装置の中間製造段階の
断面図である。（ａ）は画素領域において透明性有機層
間絶縁膜を成膜し画素電極を形成した段階の断面図であ
り、（ｂ）は信号切換部において透明性有機層間絶縁膜
を成膜した段階の断面図である。6 is a cross-sectional view of the liquid crystal display device after FIG. 5 at an intermediate manufacturing stage. (A) is a cross-sectional view of a stage where a transparent organic interlayer insulating film is formed in a pixel region and a pixel electrode is formed, and (b) is a cross-sectional view of a stage where a transparent organic interlayer insulating film is formed in a signal switching unit. FIG.
【図７】 本発明の液晶表示装置の断面図である。
（ａ）は画素領域の断面図であり、（ｂ）は駆動回路領
域の信号切換部の断面図である。FIG. 7 is a sectional view of the liquid crystal display device of the present invention.
(A) is a cross-sectional view of a pixel area, and (b) is a cross-sectional view of a signal switching unit in a drive circuit area.
【図８】 駆動回路一体型液晶表示装置の駆動回路部の
概略構成図である。FIG. 8 is a schematic configuration diagram of a drive circuit section of a drive circuit integrated type liquid crystal display device.
【図９】 従来の駆動回路一体型液晶表示装置の中間製
造段階における断面図である。（ａ）は画素領域におい
てコンタクトホールを開口した段階の断面図であり、
（ｂ）は信号切換部においてコンタクトホールを開口し
た段階の断面図である。FIG. 9 is a cross-sectional view of a conventional driving circuit-integrated liquid crystal display device at an intermediate manufacturing stage. (A) is a sectional view at the stage when a contact hole is opened in a pixel region,
FIG. 4B is a cross-sectional view at the stage when a contact hole is opened in the signal switching unit.
【図１０】 図９の段階において、信号切換部のコンタ
クトホール底部に堆積している反応生成物を示す図であ
る。FIG. 10 is a diagram showing a reaction product deposited on the bottom of the contact hole of the signal switching unit at the stage of FIG. 9;
１ ガラス基板、２ 下地膜、３ チャネル領域、４
ゲート絶縁膜、４ｂ第１絶縁膜、５ ゲート電極、５ｂ
信号配線、６ 層間絶縁膜、６ｂ，１０６ｂ 第２絶
縁膜、７，７ｂ，１０７ｂ コンタクトホール、８ ソ
ース・ドレイン配線、８ｂ 入力信号配線、９ 透明有
機絶縁膜、１０ 画素電極、１１ 配向膜、１２ 液
晶、１３ 対向電極、１４ カラーフィルタ、１５ 上
部ガラス基板、１６ 容量絶縁膜、１７ 容量上部電
極、１８ 容量下部電極、２１ 容量部、２２ 画素Ｔ
ＦＴ部、３０ 高濃度不純物領域、３１ 低濃度不純物
領域、１４９ 入力信号配線、１５０ 信号切換部、１
５１ 信号配線、１６０ 反応生成物。1 glass substrate, 2 base film, 3 channel region, 4
Gate insulating film, 4b first insulating film, 5 gate electrode, 5b
Signal wiring, 6 interlayer insulating film, 6b, 106b second insulating film, 7, 7b, 107b contact hole, 8 source / drain wiring, 8b input signal wiring, 9 transparent organic insulating film, 10 pixel electrode, 11 orientation film, 12 Liquid crystal, 13 counter electrode, 14 color filter, 15 upper glass substrate, 16 capacitance insulating film, 17 capacitance upper electrode, 18 capacitance lower electrode, 21 capacitance part, 22 pixel T
FT section, 30 high concentration impurity area, 31 low concentration impurity area, 149 input signal wiring, 150 signal switching section, 1
51 signal wiring, 160 reaction products.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｊ (72)発明者 小林 正直 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA44 JA46 JB56 KA04 KA07 KA10 KA12 KA17 MA08 MA18 MA27 MA29 MA30 NA13 NA18 NA29 5C094 AA42 BA03 BA43 CA19 CA24 DA14 DA15 DB01 EA04 EA07 EA10 EB02 ED02 FB12 FB15 GB10 5F004 AA14 BB13 CA02 CA04 DA16 DA23 DA26 DB03 EB01 EB03 FA01 5F110 AA26 AA30 BB02 BB04 CC02 DD02 DD13 EE04 FF02 FF29 FF30 GG02 GG13 GG44 HJ01 HJ12 HJ23 HL03 HL04 HL07 HL11 HL14 HL26 HM15 HM17 NN03 NN23 NN27 NN72 NN73 PP02 PP03 QQ04 QQ11 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 616J (72) Inventor Masanao Kobayashi 3-5-3 Yamato, Suwa-shi, Nagano Prefecture Seiko Epson Corporation F-term (reference) 2H092 GA59 JA25 JA44 JA46 JB56 KA04 KA07 KA10 KA12 KA17 MA08 MA18 MA27 MA29 MA30 NA13 NA18 NA29 5C094 AA42 BA03 BA43 CA19 CA24 DA14 DA15 DB01 EA04 EA07 EA10 EB02 ED02 FB12 FB5 FB12 DA14 DB03 EB01 EB03 FA01 5F110 AA26 AA30 BB02 BB04 CC02 DD02 DD13 EE04 FF02 FF29 FF30 GG02 GG13 GG44 HJ01 HJ12 HJ23 HL03 HL04 HL07 HL11 HL14 HL26 HM15 HM17 NN03 NN23 QNN NN27 QNN NN72
Claims (9)
駆動回路用薄膜トランジスタが形成された駆動回路一体
型液晶表示装置の製造方法であって、 前記画素用薄膜トランジスタおよび駆動回路用薄膜トラ
ンジスタに用いられる多結晶体シリコン膜に不純物をド
ープしてソース・ドレイン領域を形成する工程と、 前記多結晶体シリコン膜の上のゲート絶縁膜と、前記駆
動回路のなかの信号切換部の第１絶縁膜とを、同じ機会
に形成するゲート絶縁膜形成工程と、 前記ゲート絶縁膜の上の金属膜からなるゲート配線と、
前記信号切換部の第１絶縁膜の上の金属膜からなる信号
配線とを、同じ機会に形成する金属配線形成工程と、 前記ゲート配線および前記ゲート絶縁膜の上の層間絶縁
膜と、前記信号切換部の信号配線および前記第１絶縁膜
の上の第２絶縁膜とを、同じ機会に形成する絶縁膜形成
工程と、 前記多結晶体シリコン膜のソース・ドレイン領域の上の
前記ゲート絶縁膜および前記層間絶縁膜と、前記信号切
換部の前記信号配線の上の前記第２絶縁膜との両方に、
コンタクトホールを同じ機会に開口するコンタクトホー
ル開口工程と、 酸素ガスを導入して酸素プラズマを発生して、前記両方
のコンタクトホール底部を、前記酸素プラズマによって
同じ機会に処理する酸素プラズマ処理工程とを備える、
液晶表示装置の製造方法。1. A method of manufacturing a liquid crystal display device integrated with a drive circuit, wherein a thin film transistor for a pixel and a thin film transistor for a drive circuit are formed on the same substrate, wherein the polycrystalline body used for the thin film transistor for the pixel and the thin film transistor for the drive circuit is provided. Forming a source / drain region by doping an impurity in a silicon film; forming a gate insulating film on the polycrystalline silicon film and a first insulating film of a signal switching unit in the drive circuit in the same manner; A gate insulating film forming step to be formed on occasion; a gate wiring made of a metal film on the gate insulating film;
Forming a metal wiring on the same occasion as a signal wiring made of a metal film on a first insulating film of the signal switching unit; an interlayer insulating film on the gate wiring and the gate insulating film; An insulating film forming step of forming a signal wiring of a switching portion and a second insulating film on the first insulating film at the same opportunity; and the gate insulating film on a source / drain region of the polycrystalline silicon film And both the interlayer insulating film and the second insulating film on the signal wiring of the signal switching unit,
A contact hole opening step of opening a contact hole at the same opportunity; and an oxygen plasma processing step of introducing oxygen gas to generate oxygen plasma and treating both bottoms of the contact holes at the same opportunity by the oxygen plasma. Prepare,
A method for manufacturing a liquid crystal display device.
と、 前記絶縁膜にコンタクトホールを形成して前記コンタク
トホール底部の導電膜を露出する工程と、 前記コンタクトホール底部を酸素プラズマ処理によって
清浄化する酸素プラズマ処理工程とを備える、液晶表示
装置の製造方法。A step of forming a conductive film on the substrate; a step of forming an insulating film on the substrate and the conductive film; and forming a contact hole in the insulating film to form a conductive film at the bottom of the contact hole. And an oxygen plasma processing step of cleaning the bottom of the contact hole by oxygen plasma processing.
前記絶縁膜が酸化シリコンである、請求項２に記載の液
晶表示装置の製造方法。3. The method according to claim 2, wherein the conductive film is polycrystalline silicon,
3. The method according to claim 2, wherein the insulating film is silicon oxide.
圧力が５０Ｐａ〜３００Ｐａの範囲にあり、かつ酸素プ
ラズマ処理時間が１０秒以上である、請求項１〜３のい
ずれかに記載の液晶表示装置の製造方法。4. The liquid crystal display device according to claim 1, wherein an oxygen gas pressure in the oxygen plasma processing is in a range of 50 Pa to 300 Pa, and an oxygen plasma processing time is 10 seconds or more. Method.
ホール開口工程の処理装置と同じ装置内で行われる、請
求項４に記載の液晶表示装置の製造方法。5. The method according to claim 4, wherein the oxygen plasma processing is performed in the same apparatus as the processing apparatus in the contact hole opening step.
ース・ドレイン領域を含む多結晶体シリコン膜と、 前記多結晶体シリコン膜を覆う酸化シリコンからなるゲ
ート絶縁膜と、 前記ゲート絶縁膜の上に形成された金属膜からなるゲー
ト配線と、 前記ゲート絶縁膜および前記ゲート配線を覆う酸化シリ
コンからなる層間絶縁膜と、 前記ゲート絶縁膜および前記層間絶縁膜に開口されたコ
ンタクトホール底部において前記ソース・ドレイン領域
と電気的に導通する前記層間絶縁膜の上に形成されたソ
ース・ドレイン配線と、 駆動回路領域のなかの信号切換部に形成されている酸化
シリコンからなる第１絶縁膜と、 前記第１絶縁膜の上に形成された金属膜からなる信号配
線と、 前記第１絶縁膜と前記信号配線とを覆う酸化シリコンか
らなる第２絶縁膜と、 前記信号配線の上の第２絶縁膜に開口されたコンタクト
ホール底部において前記信号配線と電気的に導通する入
力信号配線とを備え、 前記信号配線と前記入力信号配線とは前記導通する箇所
で、面積２５μｍ2あたり１ｋΩ以下のコンタクト抵抗
を有する、液晶表示装置。6. A polycrystalline silicon film including source / drain regions formed on a substrate of a liquid crystal display device, a gate insulating film made of silicon oxide covering the polycrystalline silicon film, and the gate insulating film A gate wiring made of a metal film formed on the gate insulating film, an interlayer insulating film made of silicon oxide covering the gate insulating film and the gate wiring, and a bottom of a contact hole opened in the gate insulating film and the interlayer insulating film. A source / drain wiring formed on the interlayer insulating film electrically connected to the source / drain region; a first insulating film made of silicon oxide formed in a signal switching portion in a drive circuit region; A signal wiring made of a metal film formed on the first insulating film; and a second wiring made of silicon oxide covering the first insulating film and the signal wiring. An insulating film; and an input signal line electrically connected to the signal line at a bottom of the contact hole opened in the second insulating film above the signal line, wherein the signal line and the input signal line are electrically connected to each other. A liquid crystal display device having a contact resistance of 1 kΩ or less per area of 25 μm 2 .
ース・ドレイン領域を含む多結晶体シリコン膜と、 前記多結晶体シリコン膜を覆う酸化シリコンからなるゲ
ート絶縁膜と、 前記ゲート絶縁膜の上に形成された金属膜からなるゲー
ト配線と、 前記ゲート絶縁膜および前記ゲート配線を覆う酸化シリ
コンからなる層間絶縁膜と、 前記ゲート絶縁膜および前記層間絶縁膜に開口されたコ
ンタクトホール底部において前記ソース・ドレイン領域
と電気的に導通する前記層間絶縁膜の上に形成されたソ
ース・ドレイン配線と、 駆動回路領域のなかの信号切換部に形成されている酸化
シリコンからなる第１絶縁膜と、 前記第１絶縁膜の上に形成された金属膜からなる信号配
線と、 前記第１絶縁膜と前記信号配線とを覆う酸化シリコンか
らなる第２絶縁膜と、 前記信号配線の上の第２絶縁膜に開口されたコンタクト
ホール底部において前記信号配線と電気的に導通する入
力信号配線とを備え、 前記コンタクトホール底部の前記信号配線の表面におけ
るエンチング再付着物の被覆率は５０面積％以下であ
る、液晶表示装置。7. A polycrystalline silicon film including source / drain regions formed on a substrate of a liquid crystal display device, a gate insulating film made of silicon oxide covering the polycrystalline silicon film, and the gate insulating film A gate wiring made of a metal film formed on the gate insulating film, an interlayer insulating film made of silicon oxide covering the gate insulating film and the gate wiring, and a bottom of a contact hole opened in the gate insulating film and the interlayer insulating film. A source / drain wiring formed on the interlayer insulating film electrically connected to the source / drain region; a first insulating film made of silicon oxide formed in a signal switching portion in a drive circuit region; A signal wiring made of a metal film formed on the first insulating film; and a second wiring made of silicon oxide covering the first insulating film and the signal wiring. An insulating film; and an input signal line electrically connected to the signal line at a bottom of the contact hole opened in the second insulating film over the signal line, wherein the bottom of the contact hole is etched at a surface of the signal line. The liquid crystal display device, wherein the coverage of the reattachment is 50 area% or less.
電膜と、 前記導電膜の上に形成された絶縁膜と、 前記導電膜の上の部分の絶縁膜に開口されたコンタクト
ホール内の底部を通るように形成された前記導電膜と接
続する配線層とを備え、 前記導電膜において前記配線層と接触する表面が酸素プ
ラズマ処理されている、液晶表示装置。8. A conductive film formed on a substrate of a liquid crystal display device, an insulating film formed on the conductive film, and a contact hole opened in a portion of the insulating film above the conductive film. And a wiring layer connected to the conductive film formed so as to pass through a bottom portion of the liquid crystal display device, wherein a surface of the conductive film in contact with the wiring layer is subjected to oxygen plasma treatment.
コンであり、前記絶縁膜が酸化シリコンである、請求項
８に記載の液晶表示装置。9. The liquid crystal display device according to claim 8, wherein said conductive film is polycrystalline silicon containing impurities, and said insulating film is silicon oxide.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017224A JP2001209068A (en) | 2000-01-26 | 2000-01-26 | Method of producing liquid crystal display device and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017224A JP2001209068A (en) | 2000-01-26 | 2000-01-26 | Method of producing liquid crystal display device and liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001209068A true JP2001209068A (en) | 2001-08-03 |
Family
ID=18544250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017224A Pending JP2001209068A (en) | 2000-01-26 | 2000-01-26 | Method of producing liquid crystal display device and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001209068A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164610A (en) * | 2007-12-28 | 2009-07-23 | Viatron Technologies Inc | Method for manufacturing thin film transistor |
| JP2014082508A (en) * | 2004-09-15 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0688972A (en) * | 1992-09-08 | 1994-03-29 | Sony Corp | Liquid crystal display device |
| JPH07294870A (en) * | 1994-04-22 | 1995-11-10 | Seiko Epson Corp | Thin film transistor circuit and liquid crystal display device using the above circuit |
| JPH10135465A (en) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | Thin film transistor and its manufacture |
| JPH10268350A (en) * | 1997-03-26 | 1998-10-09 | Seiko Epson Corp | Substrate for active matrix type liquid crystal display device, active matrix type liquid crystal display device using the same, and driving circuit for active matrix type display device and projection type display device |
| JPH1145879A (en) * | 1997-05-27 | 1999-02-16 | Mitsubishi Electric Corp | Active matrix substrate and contact hole formation method for the substrate and liquid crystal display device using the substrate |
| JPH11345874A (en) * | 1998-06-01 | 1999-12-14 | Seiko Epson Corp | Manufacture of semiconductor device |
-
2000
- 2000-01-26 JP JP2000017224A patent/JP2001209068A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0688972A (en) * | 1992-09-08 | 1994-03-29 | Sony Corp | Liquid crystal display device |
| JPH07294870A (en) * | 1994-04-22 | 1995-11-10 | Seiko Epson Corp | Thin film transistor circuit and liquid crystal display device using the above circuit |
| JPH10135465A (en) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | Thin film transistor and its manufacture |
| JPH10268350A (en) * | 1997-03-26 | 1998-10-09 | Seiko Epson Corp | Substrate for active matrix type liquid crystal display device, active matrix type liquid crystal display device using the same, and driving circuit for active matrix type display device and projection type display device |
| JPH1145879A (en) * | 1997-05-27 | 1999-02-16 | Mitsubishi Electric Corp | Active matrix substrate and contact hole formation method for the substrate and liquid crystal display device using the substrate |
| JPH11345874A (en) * | 1998-06-01 | 1999-12-14 | Seiko Epson Corp | Manufacture of semiconductor device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014082508A (en) * | 2004-09-15 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US9252227B2 (en) | 2004-09-15 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9716180B2 (en) | 2004-09-15 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10109744B2 (en) | 2004-09-15 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10573757B2 (en) | 2004-09-15 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009164610A (en) * | 2007-12-28 | 2009-07-23 | Viatron Technologies Inc | Method for manufacturing thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375435B1 (en) | Method of manufacturing thin film transistor and liquid crystal display using same | |
| JP4169896B2 (en) | Thin film transistor and manufacturing method thereof | |
| JP3281167B2 (en) | Method for manufacturing thin film transistor | |
| US7180090B2 (en) | Method of forming thin-film transistor devices with electro-static discharge protection | |
| KR100314201B1 (en) | Thin film transistor liquid crystal display device and fabricating method thereof | |
| US7642141B2 (en) | Manufacturing method for display device | |
| JP2009070861A (en) | Display device | |
| TW564489B (en) | Method for improving contact hole patterning | |
| US7011996B2 (en) | Method of manufacturing thin film transistor | |
| JP4493744B2 (en) | Substrate for liquid crystal display device and manufacturing method thereof | |
| JP2001209068A (en) | Method of producing liquid crystal display device and liquid crystal display device | |
| KR100296112B1 (en) | Method of fabricating Thin film Transistor | |
| JP2003172949A (en) | Manufacturing method for array substrate for display device | |
| JP2002124467A (en) | Method for forming polycrystalline semiconductor film and method for fabricating thin film transistor | |
| JP3358399B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH10209452A (en) | Thin film transistor and its manufacture | |
| JP4069496B2 (en) | Method for manufacturing active matrix substrate, active matrix substrate, and electro-optical panel including the same | |
| JP4226448B2 (en) | TFT array substrate, liquid crystal display device, and manufacturing method thereof | |
| JP3393470B2 (en) | Liquid crystal display device and manufacturing method thereof | |
| JP2006332557A (en) | Film transistor and its manufacturing method | |
| JP2002299628A (en) | Semiconductor thin film, semiconductor device and manufacturing method therefor | |
| JP2000040827A (en) | Semiconductor device and manufacture of semiconductor device | |
| JP2002299627A (en) | Method for manufacturing thin film transistor and liquid crystal display device using the same | |
| JPS6246574A (en) | Manufacture of active matrix array | |
| JP2002057343A (en) | Manufacturing for thin-film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070111 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |