JP4226448B2

JP4226448B2 - TFT array substrate, liquid crystal display device, and manufacturing method thereof

Info

Publication number: JP4226448B2
Application number: JP2003392320A
Authority: JP
Inventors: 正樹中堀; 泰志松井; 賢一宮本; 展昭石賀
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2009-02-18
Anticipated expiration: 2023-11-21
Also published as: JP2005156716A

Description

本発明は薄膜トランジスタ（ＴＦＴ）をスイッチング素子に用いたアクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）およびその製造方法に関する。高歩留りでＴＦＴアレイ基板を製造する方法を提供するものでありＴＦＴ−ＬＣＤの表示特性を損なうことなく製造することができる。 The present invention relates to an active matrix liquid crystal display device (TFT-LCD) using a thin film transistor (TFT) as a switching element and a method for manufacturing the same. The present invention provides a method for manufacturing a TFT array substrate with a high yield and can be manufactured without impairing the display characteristics of the TFT-LCD.

ガラス基板上に、薄膜トランジスタをマトリクス上に配置したアクティブマトリクス基板と、対向電極を兼ね備えたカラーフィルター基板と液晶を組み合わせたアクティブマトリクス型液晶表示装置は、画像表示装置の平面化への期待とともに、フラットディスプレイとして商品化も進められ、ノートパソコンはもちろんＯＡモニター用としても大きな市場を開拓すると有望視されている（例えば、特許文献１参照）。 An active matrix liquid crystal display device that combines an active matrix substrate with thin film transistors on a glass substrate, a color filter substrate that also has a counter electrode, and a liquid crystal on the glass substrate, Commercialization as a display has been promoted, and it is considered promising to develop a large market not only for notebook computers but also for OA monitors (for example, see Patent Document 1).

薄膜トランジスタは、比較的低温で大面積に堆積が可能な非晶質シリコンを半導体層として用いる場合が多い。 Thin film transistors often use amorphous silicon, which can be deposited over a large area at a relatively low temperature, as a semiconductor layer.

一例として、図１にＴＦＴアレイ基板の主要断面図を示す。ガラス基板１上に第一の導電性薄膜を形成する。つぎに第一のフォトリソ工程で第一の導電性薄膜をパターニングしてゲート電極２および補助容量電極を形成する。つぎにゲート絶縁膜３、ａ−Ｓｉ：Ｈ（水素原子が添加されたアモルファスシリコン）半導体層４、ｎ⁺ａ−Ｓｉ：Ｈオーミックコンタクト層５をプラズマＣＶＤ法で積層する。 As an example, FIG. 1 shows a main cross-sectional view of a TFT array substrate. A first conductive thin film is formed on the glass substrate 1. Next, in the first photolithography process, the first conductive thin film is patterned to form the gate electrode 2 and the auxiliary capacitance electrode. Next, the gate insulating film 3, the a-Si: H (amorphous silicon to which hydrogen atoms are added) semiconductor layer 4, and the n ⁺ a-Si: H ohmic contact layer 5 are stacked by the plasma CVD method.

つぎに第二のフォトリソ工程で半導体層とオーミックコンタクト層をチャネルを形成する部分を残すようにアイランド状にパターニングする。つぎに第二の導電性薄膜を形成する。つぎに第三のフォトリソ工程で第二の導電性薄膜をパターニングし、ソース電極６、ドレイン電極７を形成し、形成されたソース電極６、ドレイン電極７をマスクにして、オーミックコンタクト層５をパターニングして薄膜トランジスタを作成する。 Next, in the second photolithography process, the semiconductor layer and the ohmic contact layer are patterned in an island shape so as to leave a portion for forming a channel. Next, a second conductive thin film is formed. Next, the second conductive thin film is patterned by a third photolithography process, the source electrode 6 and the drain electrode 7 are formed, and the ohmic contact layer 5 is patterned by using the formed source electrode 6 and drain electrode 7 as a mask. Thus, a thin film transistor is formed.

つぎに、パッシベーション膜８、有機膜９を成膜したのち、第四のフォトリソ工程で有機膜に凹凸形状を形成し、画素電極とドレイン電極との電気的接続を形成するためのコンタクトホールをパターニングする。このとき、ゲート電極とソース電極の端子を形成するためのコンタクトホールを形成してもよい。その次に画素電極となる透明導電性薄膜を形成する。つぎに第五のフォトリソ工程で透明導電性薄膜をパターニングして画素電極１０を形成する。 Next, after a passivation film 8 and an organic film 9 are formed, a concavo-convex shape is formed in the organic film by a fourth photolithography process, and a contact hole for forming an electrical connection between the pixel electrode and the drain electrode is patterned. To do. At this time, contact holes for forming terminals of the gate electrode and the source electrode may be formed. Next, a transparent conductive thin film to be a pixel electrode is formed. Next, the pixel electrode 10 is formed by patterning the transparent conductive thin film in a fifth photolithography process.

つぎに、反射膜を成膜したのち、第六のフォトリソ工程で反射電極１１を形成する。 Next, after forming a reflective film, the reflective electrode 11 is formed in a sixth photolithography process.

特許第３３６９６４４号明細書Japanese Patent No. 3369644

ガラス基板１上にゲート電極２および補助容量電極を形成するために、成膜した第一の導電性薄膜の不要な箇所をエッチング除去するが、除去しきれずにガラス基板と第一の導電性薄膜との反応層が残渣物として残る。そのため、画素電極、あるいは反射電極がガラス基板上に形成される構造の場合、ゲート電極と画素電極、あるいは反射電極が短絡し、点欠陥不良となる。 In order to form the gate electrode 2 and the auxiliary capacitance electrode on the glass substrate 1, unnecessary portions of the formed first conductive thin film are removed by etching, but the glass substrate and the first conductive thin film are not completely removed. The reaction layer remains as a residue. Therefore, in the case where the pixel electrode or the reflective electrode is formed on the glass substrate, the gate electrode and the pixel electrode or the reflective electrode are short-circuited, resulting in a point defect.

前記特許文献１では、ソース電極とドレイン電極にＭｏ合金を適用した場合の、導電性の酸化モリブデンを除去する方法に関する技術が開示されている。 Patent Document 1 discloses a technique related to a method for removing conductive molybdenum oxide when a Mo alloy is applied to a source electrode and a drain electrode.

本発明は、上記の事情に鑑みて、ゲート電極または補助容量電極の短絡による点血管不良の少ないＴＦＴアレイ基板、液晶表示装置、及びそれらの製造方法を得るものであり、特にゲート電極にＭｏもしくはＭｏ合金、あるいは下層にＭｏ合金を用いた積層膜を用いた場合のＭｏ合金とガラス基板との反応生成物除去に関する発明で、下地のガラス基板からエッチング除去するものである。 In view of the above circumstances , the present invention provides a TFT array substrate, a liquid crystal display device, and a method for manufacturing the same, which are less likely to cause vascular defects due to a short circuit of a gate electrode or an auxiliary capacitance electrode. The invention relates to the removal of a reaction product between a Mo alloy or a glass substrate and a Mo alloy or a laminated film using a Mo alloy as a lower layer, which is removed by etching from an underlying glass substrate.

本発明におけるＴＦＴアレイ基板の製造方法は、ガラス基板上にＭｏあるいはＭｏを主成分とする導電性薄膜を成膜する工程と、前記導電性薄膜をエッチャントによりエッチングしてゲート電極を形成し、前記ゲート電極以外の個所の前記ガラス基板上に導電性残渣物を残す工程と、前記導電性残渣物を除去する工程とを有し、前記導電性残渣物は、前記ガラス基板と前記導電性薄膜との反応層であり、前記エッチャントでは除去しきれないものであり、前記導電性残渣物を除去する工程においては、バッファードフッ酸を主成分とする薬液処理を行うことを特徴とするか、弗素原子あるいは塩素原子を含むガスを主成分とするガスでプラズマエッチング処理をすることを特徴とする。 The method of manufacturing a TFT array substrate in the present invention includes forming a gate electrode by etching a conductive thin film mainly composed of Mo or Mo on a glass substrate, etching the conductive thin film with an etchant , a step of leaving a conductive residue on the glass substrate locations other than the gate electrode, have a step of removing the conductive residue, the conductive residue is the the glass substrate and the conductive thin film The reaction layer is a layer that cannot be removed by the etchant, and in the step of removing the conductive residue, a chemical treatment mainly containing buffered hydrofluoric acid is performed. A plasma etching process is performed using a gas mainly containing a gas containing atoms or chlorine atoms .

本発明におけるＴＦＴアレイ基板は、透明絶縁性基板上に導電物からなる導電性薄膜を成膜する工程と、前記導電性薄膜をエッチングしてゲート電極または補助容量電極を形成する工程と、前記成膜する工程により前記透明絶縁性基板の表面に生成される前記透明絶縁性基板と前記導電物との反応生成物をエッチングする工程と、前記エッチングする工程により反応生成物がエッチングされた前記透明絶縁性基板上に画素電極または反射電極を形成する工程とを用いて得られる。 The TFT array substrate according to the present invention includes a step of forming a conductive thin film made of a conductive material on a transparent insulating substrate, a step of etching the conductive thin film to form a gate electrode or an auxiliary capacitance electrode, Etching the reaction product of the transparent insulating substrate and the conductive material generated on the surface of the transparent insulating substrate by the film forming step, and the transparent insulation in which the reaction product is etched by the etching step Forming a pixel electrode or a reflective electrode on a conductive substrate .

本発明によれば、ゲート電極または補助容量電極の短絡による点欠陥不良の少ないＴＦＴアレイ基板、液晶表示装置、及びそれらの製造方法を得ることができる。特に、画素電極および反射電極が、ガラス上に存在する構造をとる場合に、導電性の残渣物を除去することにより、ゲート電極・補助容量電極と画素電極または反射電極とが短絡することがなくなり、点欠陥不良を抑えることができる。 According to the present invention, it is possible to obtain a TFT array substrate, a liquid crystal display device, and a method for manufacturing them, which have few point defect defects due to a short circuit of a gate electrode or an auxiliary capacitance electrode. In particular, the pixel electrode and the reflective electrode, when taking the structure present on the glass, by removing the conductive residue, prevents the gate electrode and the auxiliary capacitance electrode and the pixel electrode or a reflective electrode are short-circuited , Point defects can be suppressed.

本発明の実施例では、半透過型の場合で説明したが、これに限ることなく、画素電極に透明導電性膜を用いた全透過型、あるいは反射導電性膜を用いた全反射型の場合でも同様の効果を奏する。 In the embodiments of the present invention, the case of the transflective type has been described. However, the present invention is not limited to this, and the case of the total transmission type using the transparent conductive film or the total reflection type using the reflective conductive film for the pixel electrode is used. But it has the same effect.

実施の形態１
以下、本発明をその実施例を示す図面に基づき具体的に説明する。 Embodiment 1
Hereinafter, the present invention will be described in detail with reference to the drawings showing embodiments thereof.

図２の（ａ）は本発明で薄膜トランジスタを作成する方法において、第一のフォトリソ工程でゲート電極２、補助容量電極（図示せず）を作成したのちの断面構造図である。まず最初に、ガラス基板上にＭｏ、あるいはＭｏ合金を成膜する。このとき、ゲート電極がメタルの積層構造でもよく、ガラス基板と密着する層がＭｏ、もしくはＭｏ合金とする。積層構造の場合、上の層はＣｒ、Ｔｉ、Ｔａなどの高融点金属、あるいは、Ａｌ合金でもよい。たとえば、Ｍｏ合金を２００〜３００ｎｍの薄膜で成膜する。成膜条件は、成膜温度は１５０〜２２０℃でＡｒを１００ｓｃｃｍ流し、圧力は０．２〜０．４Ｐａ、ＤＣパワーが１０〜１５ｋＷで成膜する。その後、液組成がリン酸＋硝酸＋酢酸＋純水のエッチャントでエッチングする。エッチング後には、ガラス基板上には図２の（ａ）のようにエッチャントで除去しきれない微量の残渣物１２が存在する。この残渣物１２を除去するためにバッファードフッ酸を主成分とする薬液、たとえば、ＨＦとＮＨ₄ＦとＨ₂Ｏとからなる薬液で、ＨＦの濃度が０．３〜１０％の範囲である薬液で３０秒間ガラスの表面をエッチング処理をし、残渣物をエッチオフで一緒に除去する。 FIG. 2A is a cross-sectional structure diagram after the gate electrode 2 and the auxiliary capacitance electrode (not shown) are formed in the first photolithography process in the method of manufacturing a thin film transistor according to the present invention. First, Mo or Mo alloy is formed on a glass substrate. At this time, the gate electrode may be a metal laminated structure, and the layer in close contact with the glass substrate is made of Mo or Mo alloy. In the case of a laminated structure, the upper layer may be a refractory metal such as Cr, Ti, or Ta, or an Al alloy. For example, a Mo alloy is formed as a thin film having a thickness of 200 to 300 nm. The film formation conditions are as follows: the film formation temperature is 150 to 220 ° C., Ar is flowed 100 sccm, the pressure is 0.2 to 0.4 Pa, and the DC power is 10 to 15 kW. Thereafter, etching is performed with an etchant of phosphoric acid + nitric acid + acetic acid + pure water. After the etching, there is a trace amount of residue 12 that cannot be removed by the etchant on the glass substrate as shown in FIG. In order to remove the residue 12, a chemical solution mainly composed of buffered hydrofluoric acid, for example, a chemical solution composed of HF, NH ₄ F and H ₂ O, the concentration of HF is in the range of 0.3 to 10%. The surface of the glass is etched with a certain chemical solution for 30 seconds, and residues are removed together by etch-off.

つぎにゲート絶縁膜３を膜厚３００〜５００ｎｍの窒化ケイ素膜で、ａ−Ｓｉ：Ｈ（水素原子が添加されたアモルファスシリコン）半導体層４を膜厚１００〜２００ｎｍで、ｎ；ａ−Ｓｉ：Ｈオーミックコンタクト層５を膜厚３０〜５０ｎｍでプラズマＣＶＤ法で連続成膜する（図２の（ｂ））。 Next, the gate insulating film 3 is a silicon nitride film having a film thickness of 300 to 500 nm, the a-Si: H (amorphous silicon to which hydrogen atoms are added) semiconductor layer 4 is formed with a film thickness of 100 to 200 nm, and n: a-Si: The H ohmic contact layer 5 is continuously formed by a plasma CVD method with a film thickness of 30 to 50 nm (FIG. 2B).

つぎに第二のフォトリソ工程で半導体層とオーミックコンタクト層をチャネルを形成する部分を残すようにアイランド状にパターニングする。つぎに第二の導電性薄膜を形成する。つぎに第三のフォトリソ工程で第二の導電性薄膜をパターニングし、ソース電極６、ドレイン電極７を形成し、たとえばＭｏ合金で膜厚は２００〜４００ｎｍとする。形成されたソース電極６、ドレイン電極７をマスクにして、オーミックコンタクト層５をパターニングして薄膜トランジスタを作成する（図２の（ｂ））。 Next, in the second photolithography process, the semiconductor layer and the ohmic contact layer are patterned in an island shape so as to leave a portion for forming a channel. Next, a second conductive thin film is formed. Next, the second conductive thin film is patterned in a third photolithography process to form the source electrode 6 and the drain electrode 7, for example, a Mo alloy with a film thickness of 200 to 400 nm. Using the formed source electrode 6 and drain electrode 7 as a mask, the ohmic contact layer 5 is patterned to form a thin film transistor (FIG. 2B).

つぎに、パッシベーション膜８、有機膜９を成膜したのち、第四のフォトリソ工程で有機膜に凹凸形状を形成し、画素電極とドレイン電極との電気的接続を形成するためのコンタクトホールを形成してもよい。そのつぎに画素電極となる透明導電性薄膜を形成する。つぎに第五のフォトリソ工程で透明導電性薄膜をパターニングして画素電極１０を形成する（図２の（ｂ））。 Next, after forming a passivation film 8 and an organic film 9, a concavo-convex shape is formed in the organic film by a fourth photolithography process, and a contact hole for forming an electrical connection between the pixel electrode and the drain electrode is formed. May be. Next, a transparent conductive thin film to be a pixel electrode is formed. Next, the pixel electrode 10 is formed by patterning the transparent conductive thin film in the fifth photolithography process (FIG. 2B).

つぎに、反射膜を成膜したのち、第六のフォトリソ工程で反射電極１１を形成する。これで、薄膜トランジスタアレイ基板が完成する（図２の（ｂ））。 Next, after forming a reflective film, the reflective electrode 11 is formed in a sixth photolithography process. Thus, the thin film transistor array substrate is completed (FIG. 2B).

実施の形態２
以下、本発明をその実施例を示す図面に基づき具体的に説明する。 Embodiment 2
Hereinafter, the present invention will be described in detail with reference to the drawings showing embodiments thereof.

図３の（ａ）は、本発明で薄膜トランジスタを作成する方法において、第一のフォトリソ工程でゲート電極２、補助容量電極（図示せず）を作成するにあたり、ゲート電極２と補助容量電極をウェットエッチングしたのちの断面構成図である。本実施の形態においても、ゲート電極を形成すると、同様に、残渣物が残るため、下記の方法で残渣物を除去する。 FIG. 3A shows a method of manufacturing a thin film transistor according to the present invention. In forming the gate electrode 2 and the auxiliary capacitance electrode (not shown) in the first photolithography process, the gate electrode 2 and the auxiliary capacitance electrode are wet. It is a cross-sectional block diagram after etching. Also in this embodiment, when a gate electrode is formed, a residue remains in the same manner. Therefore, the residue is removed by the following method.

フッ素あるいは塩素原子を主成分とするガス、たとえば、ＣＦ₄とＯ₂の混合ガスで、ＣＦ₄の濃度が４０〜７０％の条件でＲＩＥモードで、圧力は１０Ｐａ、ＲＦパワーは１５００Ｗ、時間は５０秒でドライエッチングしたのち、Ｏ₂＝５００ｓｃｃｍのガスで圧力は４０Ｐａ、ＲＦパワーは１０００Ｗ、時間は２０秒でアッシングし、残渣物を除去する。 A gas mainly composed of fluorine or chlorine atoms, for example, a mixed gas of CF ₄ and O ₂ , in the RIE mode under the condition that the concentration of CF ₄ is 40 to 70%, the pressure is 10 Pa, the RF power is 1500 W, and the time is After dry etching in 50 seconds, ashing is performed with a gas of O ₂ = 500 sccm, a pressure of 40 Pa, an RF power of 1000 W, and a time of 20 seconds to remove residues.

その後、有機レジスト１３を剥離液で除去したのち（図３の（ｂ））、ゲート絶縁膜３、ａ−Ｓｉ：Ｈ（水素原子が添加されたアモルファスシリコン）半導体層４、ｎ；ａ−Ｓｉ：Ｈオーミックコンタクト層５をプラズマＣＶＤ法で連続成膜する（図３の（ｃ））。 Then, after removing the organic resist 13 with a stripping solution ((b) of FIG. 3), the gate insulating film 3, a-Si: H (amorphous silicon to which hydrogen atoms are added) semiconductor layer 4, n; a-Si : H-ohmic contact layer 5 is continuously formed by plasma CVD ((c) of FIG. 3).

つぎに第二のフォトリソ工程で半導体層とオーミックコンタクト層をチャネルを形成する部分を残すようにアイランド状にパターニングする。つぎに第二の導電性薄膜を形成する。つぎに第三のフォトリソ工程で第二の導電性薄膜をパターニングし、ソース電極６、ドレイン電極７を形成し、形成されたソース電極６、ドレイン電極７をマスクにして、オーミックコンタクト層５をパターニングして薄膜トランジスタを作成する（図３の（ｃ））。 Next, in the second photolithography process, the semiconductor layer and the ohmic contact layer are patterned in an island shape so as to leave a portion for forming a channel. Next, a second conductive thin film is formed. Next, the second conductive thin film is patterned by a third photolithography process, the source electrode 6 and the drain electrode 7 are formed, and the ohmic contact layer 5 is patterned by using the formed source electrode 6 and drain electrode 7 as a mask. Thus, a thin film transistor is formed (FIG. 3C).

つぎに、パッシベーション膜８、有機膜９を成膜したのち、第四のフォトリソ工程で有機膜に凹凸形状を形成し、画素電極とドレイン電極との電気的接続を形成するためのコンタクトホールをパターニングする（図３の（ｃ））。このとき、ゲート電極とソース電極端子を形成するためのホールを形成してもよい。そのつぎに画素電極となる透明導電性薄膜を形成する。つぎに第五のフォトリソ工程で透明導電性薄膜をパターニングして画素電極１０を形成する（図３の（ｃ））。 Next, after a passivation film 8 and an organic film 9 are formed, a concavo-convex shape is formed in the organic film by a fourth photolithography process, and a contact hole for forming an electrical connection between the pixel electrode and the drain electrode is patterned. ((C) of FIG. 3). At this time, holes for forming a gate electrode and a source electrode terminal may be formed. Next, a transparent conductive thin film to be a pixel electrode is formed. Next, the transparent conductive thin film is patterned in the fifth photolithography process to form the pixel electrode 10 (FIG. 3C).

つぎに、反射膜を成膜したのち、第六のフォトリソ工程で反射電極１１を形成する。これで、薄膜トランジスタアレイ基板が完成する（図３の（ｃ））。 Next, after forming a reflective film, the reflective electrode 11 is formed in a sixth photolithography process. Thus, the thin film transistor array substrate is completed (FIG. 3C).

ＴＦＴアレイ基板の主要断面図である。It is a principal sectional view of a TFT array substrate. 本発明の一実施例における残渣物除去処理前およびＴＦＴアレイ基板の主要部を示す断面図である。It is sectional drawing which shows the principal part of the TFT array substrate before the residue removal process in one Example of this invention. 本発明の他の実施例における残渣物除去処理前およびＴＦＴアレイ基板の主要部を示す断面図である。It is sectional drawing which shows the principal part of the TFT array substrate before the residue removal process in the other Example of this invention.

符号の説明Explanation of symbols

１ガラス基板
２ゲート電極、補助容量電極
３ゲート絶縁膜
４ａ−Ｓｉ：Ｈ半導体層
５ｎ＋ａ−Ｓｉ：Ｈオーミックコンタクト層
６ソース電極
７ドレイン電極
８パッシベーション膜
９有機膜
１０画素電極
１１反射電極
１２残渣物
１３有機レジスト DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Gate electrode, auxiliary capacity electrode 3 Gate insulating film 4 a-Si: H semiconductor layer 5 n + a-Si: H ohmic contact layer 6 Source electrode 7 Drain electrode 8 Passivation film 9 Organic film 10 Pixel electrode 11 Reflective electrode 12 Residue 13 Organic resist

Claims

ガラス基板上にＭｏあるいはＭｏを主成分とする導電性薄膜を成膜する工程と、
前記導電性薄膜をエッチャントによりエッチングしてゲート電極を形成し、前記ゲート電極以外の個所の前記ガラス基板上に導電性残渣物を残す工程と、
前記導電性残渣物を除去する工程とを有し、
前記導電性残渣物は、前記ガラス基板と前記導電性薄膜との反応層であり、前記エッチャントでは除去しきれないものであり、
前記導電性残渣物を除去する工程においては、バッファードフッ酸を主成分とする薬液処理を行うことを特徴とする
ＴＦＴアレイ基板の製造方法。 Forming a conductive thin film mainly composed of Mo or Mo on a glass substrate;
Etching the conductive thin film with an etchant to form a gate electrode, leaving a conductive residue on the glass substrate at a location other than the gate electrode;
Possess and removing the conductive residue,
The conductive residue is a reaction layer between the glass substrate and the conductive thin film, and cannot be removed with the etchant.
In the step of removing the conductive residue, a chemical solution treatment mainly containing buffered hydrofluoric acid is performed .

ガラス基板上にＭｏあるいはＭｏを主成分とする導電性薄膜を成膜する工程と、Forming a conductive thin film mainly composed of Mo or Mo on a glass substrate;
前記導電性薄膜をエッチャントによりエッチングしてゲート電極を形成し、前記ゲート電極以外の個所の前記ガラス基板上に導電性残渣物を残す工程と、Etching the conductive thin film with an etchant to form a gate electrode, leaving a conductive residue on the glass substrate at a location other than the gate electrode;
前記導電性残渣物を除去する工程とを有し、Removing the conductive residue.
前記導電性残渣物は、前記ガラス基板と前記導電性薄膜との反応層であり、前記エッチャントでは除去しきれないものであり、The conductive residue is a reaction layer between the glass substrate and the conductive thin film, and cannot be removed with the etchant.
前記導電性残渣物を除去する工程においては、弗素原子あるいは塩素原子を含むガスを主成分とするガスでプラズマエッチング処理をすることを特徴とするIn the step of removing the conductive residue, a plasma etching process is performed using a gas mainly containing a gas containing fluorine atoms or chlorine atoms.
ＴＦＴアレイ基板の製造方法。Manufacturing method of TFT array substrate.

前記導電性薄膜はＭｏあるいはＭｏを主成分とする金属膜を下地にしたメタルの積層膜であることを特徴とする請求項１または２に記載のＴＦＴアレイ基板の製造方法。3. The method of manufacturing a TFT array substrate according to claim 1, wherein the conductive thin film is a laminated film of metal having Mo or a metal film mainly composed of Mo as a base.

前記導電性残渣物を除去した後に、ゲート絶縁膜を成膜する工程と、パッシベーション膜と有機膜とを成膜する工程と、前記ゲート絶縁膜と前記パッシベーション膜と前記有機膜とに開口部を設けて前記絶縁性基板の表面を露出させる工程と、前記開口部を覆うように画素電極あるいは反射電極を形成する工程とを有する請求項１ないし３のいずれかに記載のＴＦＴアレイ基板の製造方法。 After removing the conductive residue, forming a gate insulating film, forming a passivation film and an organic film, and forming openings in the gate insulating film, the passivation film, and the organic film. 4. The method of manufacturing a TFT array substrate according to claim 1, comprising a step of providing and exposing a surface of the insulating substrate, and a step of forming a pixel electrode or a reflective electrode so as to cover the opening. 5. .

請求項１ないし４のいずれかに記載のＴＦＴアレイ基板の製造方法を備えた液晶表示装置の製造方法。 Method of manufacturing a liquid crystal display device including the manufacturing method of the TFT array substrate according to any one of claims 1 to 4.