JP4493744B2

JP4493744B2 - Substrate for liquid crystal display device and manufacturing method thereof

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Publication number: JP4493744B2
Application number: JP37449098A
Authority: JP
Inventors: 直人近藤; 誠児土井; 卓哉渡部
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2010-06-30
Anticipated expiration: 2018-12-28
Also published as: JP2000194003A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート端子上の絶縁膜とドレイン端子上の絶縁膜をエッチングにより開口する工程を含む薄膜トランジスタ基板等の半導体装置の製造方法に関する。この方法は特に、透明画素電極を備えた液晶表示パネルを含めた、様々な分野の液晶表示パネルの製造方法に適用できる。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）用薄膜トランジスタ基板の製造においては、配線層間の絶縁のための絶縁膜の形成や、電極と配線層とのコンタクトをとるため、あるいは配線層の外部電気回路への接続のために、化学気相成長（ＣＶＤ）、露光、エッチング、現像など種々の工程が必要とされる。
【０００３】
従来のＬＣＤ薄膜トランジスタ基板の製造方法の一例を説明すると、まず、透明基材上に所定のパターンでゲート電極、ゲート端子及びそれらを接続するゲート配線を形成し、次いでゲート絶縁膜、動作層の非晶質シリコン膜、エッチングストッパーの膜を連続的に成膜し、エッチングストッパーを薄膜トランジスタのチャネル部にのみ残す。続いて、コンタクト層となる例えばｎ＋型非晶質シリコン膜を成膜し、更にその上に信号配線層を形成後、信号配線層、コンタクト層及び動作層をパターニングして、ソース電極とドレイン電極をそれらの端子とともに形成する。次に、保護膜を成膜し、これに画素電極とソース電極とのコンタクトを図るための開口と、ゲート、ソース及びドレイン用の端子部の開口とを形成するためのパターニングを行う。各開口は、個々の電極あるいは端子用に個別のパターンで形成される。その後、画素電極層を成膜し、パターニングして画素電極を形成する。このように、従来のＬＣＤ薄膜トランジスタ基板の製造では、ゲート層のパターニング、エッチングストッパーのパターニング、ソース・ドレイン電極層のパターニング、画素電極形成前の保護膜のパターニング、及び画素電極のパターニング用に、５回のフォトリソグラフィー工程が行われている。
【０００４】
上述の方法に限らず、従来のＬＣＤ基板製造方法においては、例えば、ゲート端子上のゲート絶縁膜の開口とドレイン端子上の最終保護膜の開口にフォトリソグラフィー工程が不可欠であり、また最終保護膜の上層に透明導電膜を形成する場合に必要となるソース電極と画素電極とを電気的に接続するためのコンタクトホールの形成のためにも、やはりフォトリソグラフィー工程が不可欠である。そしてこれらのフォトリソグラフィー工程では、個々の電極や端子用の開口、コンタクトホールの形成のために、微細パターンのマスクが使用される。
【０００５】
また、フォトリソグラフィー工程ではフォトレジストが使用され、これについては塗布ミスや、塗布、露光、現像時の塵芥によるパターン不良の発生が避けられず、そのためコンタクト不良や層間短絡等による製品歩留り低下の原因となっている。
【０００６】
【発明が解決しようとする課題】
一般に、フォトリソグラフィー工程のためには、ＣＶＤ装置と並んで高価な露光装置及びエッチャー等の装置が必要である。従って、ＬＣＤ薄膜トランジスタ基板に限らず、一般に半導体装置の製造において、フォトリソグラフィー工程を簡略化することは、より安価な装置での製造を図り、製品の信頼性を高める上で強く要望されていることである。
【０００７】
そこで、本発明は、工程を簡略化するとともに安価な製造装置での生産を可能にするＬＣＤ基板の製造方法を提供することを目的とする。また、この製造方法により製造されたＬＣＤ基板を提供することも本発明の目的である。
【０００８】
【課題を解決するための手段】
本発明のＬＣＤ基板製造方法は、表示部と、一般にその周辺に設けられた、表示部駆動用配線の端子部とを含む液晶表示装置用基板（ＬＣＤ基板）の製造方法であって、複数の端子に対して共通の開口を形成するパターンを有するマスクを使用することで端子部を形成する工程を含むことを特徴とする。
【０００９】
本発明の方法は、ＬＣＤ薄膜トランジスタ基板の各電極を配線により外部の電気回路に接続するための端子部の開口を行うのに特に有益である。すなわち、一つの側面において、本発明の方法はＬＣＤ薄膜トランジスタ基板の製造に応用され、この製造方法は、透明基材と、その上に直接又は他の層を介して形成した、制御電極であるゲート電極、被制御電極であるドレイン電極及びソース電極、そして画素電極と、制御電極を外部電気回路に接続するための配線及び端子、被制御電極の一方を外部電気回路に接続するための配線及び端子を含む液晶表示装置用薄膜トランジスタ基板を製造する方法であって、制御電極用の端子上の絶縁膜及び被制御電極用の端子上の絶縁膜のうちの少なくとも一方に当該端子と外部電気回路との電気的接続のための開口を形成するため、複数の端子に対して共通の開口を形成するパターンを有するマスクを使用する工程を含むことを特徴とする。
【００１０】
本発明において用いるマスクには、一つだけでなく複数の開口パターンを設けることができ、それらの開口パターンにより形成される共通の開口の内部にそれぞれ複数の端子が収容される。
【００１１】
複数の端子に対して共通の開口を形成するパターンを有するマスクとしては、レジスト材料のようなエッチングマスクとなる材料を塗布してパターニングしたものを使用することができ、あるいは所定パターンの窓を有するマスク板等のマスク手段を使用することができる。マスク板を使用する場合には、特に透明画素電極がなくソース電極と画素電極とを電気的に接続するためのコンタクトホールを形成する必要のない新技術のＩＰＳ（Ｉｎ−ＰｌａｉｎＳｗｉｔｃｈｉｎｇ）液晶表示パネルの製造において、最適な製造方法となる。
【００１２】
このように、本発明によれば、共通の開口内に複数の電極用の端子が含まれるように、レジスト材料を塗布することで比較的粗いパターンのエッチングマスクを形成することが可能であり、あるいはそのような比較的粗い開口パターンを持ったマスク板を使用することが可能である。レジスト材料の塗布は、例えばパターン付きのロールを使用する印刷機、インクジェット方式の印刷機等で比較的簡単に行うことができ、通常のパターニング操作で用いられるような露光、エッチング及び現像を必要とするフォトリソグラフィー技術に頼らずに実施可能である。また、所定の開口パターンを備えたマスク板は、比較的簡単な操作で繰り返して使用することができる。
【００１３】
また、本発明のＬＣＤ基板は、表示部と、一般にその周辺に設けられた、表示部駆動用配線の端子部とを含むＬＣＤ基板であって、端子部における複数の端子に対して共通の開口が設けられていることを特徴とする。複数の端子のための共通の開口は、一つに限らず、複数であってもよい。
【００１４】
本発明のＬＣＤ基板の好ましい態様の一つはＬＣＤ薄膜トランジスタ基板であり、それは、表示部と、表示部駆動用配線の端子部とを含む液晶表示装置用薄膜トランジスタ基板であり、透明基材と、その上に直接又は他の層を介して形成した、制御電極であるゲート電極、被制御電極であるドレイン電極及びソース電極、そして画素電極と、制御電極を外部電気回路に接続するための配線及び端子、被制御電極の一方を外部電気回路に接続するための配線及び端子を含み、表示部にゲート電極、ドレイン電極、ソース電極及び画素電極が位置し、そして端子部に制御電極用の端子と被制御電極用の端子が位置している液晶表示装置用薄膜トランジスタ基板であって、制御電極用の端子と外部電気回路とを接続するための開口及び被制御電極用の端子と外部電気回路とを接続するための開口のうちの少なくとも一方が、複数の端子に対して共通の開口として設けられていることを特徴とする。
【００１５】
【発明の実施の形態】
図１に、本発明のＬＣＤ基板の代表的なものとしてＬＣＤ薄膜トランジスタ基板１を示す。このＬＣＤ薄膜トランジスタ基板１には、ガラス板のように透明な基材９の上に、多数の薄膜トランジスタ（図示せず）により構成される表示部２と、表示部２の各薄膜トランジスタを動作させるための電極を外部の回路に電気的に接続するための端子部３が設けられている。この端子部３は、フォトリソグラフィー技術を利用する微細加工によらずに印刷といったような比較的簡便な手法により大きなパターンで形成できる開口４と、その開口内に形成されている複数の端子（図示せず）を含み、個々の端子は各薄膜トランジスタの電極に配線（図示せず）を介して個別に接続されている。
【００１６】
フォトリソグラフィー技術を利用する微細加工によらずに形成できる粗いパターンの開口４は、印刷技術を利用する場合、パターン形成材料を所望の開口パターンで塗布することで容易に形成可能である。パターン形成材料の印刷は、公知の様々な方法で行うことができる。例えば、パターン付きロールによる印刷や、インクジェット方式の印刷を利用可能である。複数の端子のための共通の大きなパターンで形成された開口４は、対応する開口パターンを備えたマスク板を使って形成することもでき、マスク板は、アルミニウム、表面をアルマイト加工したアルミニウム、又は耐エッチング性のあるその他の金属もしくは合金、あるいはセラミックや石英等の絶縁物から製作することができる。このように、本発明によれば、端子部の開口を印刷機や簡便なマスク板などを用いて形成できるので、生産性の向上が見込まれるとともに、設備費の低減も可能となる。
【００１７】
端子部の開口の形成工程は、薄膜トランジスタ基板製造の最後の工程としてもよく、この場合、エッチングマスクとなる層をそのまま残すことが可能であり、この層を薄膜トランジスタ基板のカラーフィルターとして用いることが可能である。この概念を図２を参照して説明すれば、薄膜トランジスタ基板の周辺に複数の端子５を含む端子部３のための開口４を形成するためのパターンを有するエッチングマスク６を、赤、緑及び青の三色の塗料を用いて形成する。図２において、このエッチングマスク６は、端子部３のための開口４を除く全面を覆って形成されており、Ｒ、Ｇ及びＢで示した領域にそれぞれ赤、緑及び青のカラーフィルターとなる材料が塗布されている。このカラーフィルターは、薄膜トランジスタの各電極（図示せず）や配線８、層間絶縁膜等を含めた下層の形成を終えた基板の表面に、３色のカラーフィルター材料を所定のパターンで塗布して形成でき、その後、それをマスクとしてエッチングを行い、端子部３の開口４の形成にそのまま利用することができる。このように印刷により３色のカラーフィルターを薄膜トランジスタ基板上に形成することで、通常のように対向基板にカラーフィルターを形成する必要がなくなり、工程の簡略化、製造費の低減を実現できる。
【００１８】
印刷を利用する態様においては、端子部の開口は、薄膜トランジスタの信号配線の形成以前に行ってもよく、この場合、最終保護膜を省略してもよい。あるいは、残留しても差し支えない透明材料を塗布して形成した層間絶縁膜を、端子部の開口形成用のマスクとして使用してもよい。
【００１９】
複数の端子のための共通の開口を形成するには、対応する比較的粗い開口パターンを備えたマスク板等のマスク手段を利用してもよい。マスク板の一例を図３に示す。この図のマスク板１１は、例えば表面をアルマイト加工したアルミニウム製の板１２に、図１で説明した端子部３の開口４に対応する開口パターン１３を備えたものである。
【００２０】
次に、本発明を適用できるＬＣＤ薄膜トランジスタ基板における薄膜トランジスタ（ＴＦＴ）の構造の例を、図面を参照して説明する。図４は、逆スタガ型非晶質シリコン・ＴＦＴチャネルエッチタイプのＴＦＴの構造を示しており、この図において、２０１は透明ガラス基材、２０２はゲート電極、２０３はＳｉＮ又はＳｉＯ₂のゲート絶縁膜、２０４は非晶質シリコンの動作層、２０５はｎ＋型非晶質シリコンのオーミック層、２０６はソース電極、２０７はドレイン電極、２０８はＩＴＯの透明画素電極、２０９は最終保護膜である。
【００２１】
図５は、逆スタガ型非晶質シリコン・ＴＦＴチャネルプロテクトタイプのＴＦＴ構造を示しており、この図において、２０１から２０９までは図４に示したものと同じものであり、２１０はＳｉＮ等のチャネル保護膜である。
【００２２】
図６は、逆スタガ型非晶質シリコン・ＴＦＴチャネルエッチタイプのＩＰＳ液晶表示パネルにおけるＴＦＴ構造を示しており、この図において、２０１から２０５までと、２０７は図４に示したものと同じものであり、ソース電極２１６と画素電極２１８は一体に作られており、ゲート絶縁膜２０３上の画素電極２１８に対向する位置に対向電極２１９が形成されている。
【００２３】
図７は、逆スタガ型非晶質シリコン・ＴＦＴチャネルプロテクトタイプのＩＰＳ液晶表示パネルにおけるＴＦＴ構造を示しており、この図において、２０１から２０５までと、２０７と、２１０は図５に示したものと同じであり、ソース電極２１６、画素電極２１８及び対向電極２１９は図６に示したものと同じである。
【００２４】
これらのＴＦＴ基板において、ゲート電極と、これにゲート配線を介して接続する外部回路接続用のゲート端子は、例えばアルミニウム等の導電材料から形成され、ゲート配線は個々の電極とそのための端子を接続するように、相互に平行な複数本のゲートバスラインとして形成される。ゲートバスライン、ゲート電極及びゲート端子を覆うゲート絶縁膜は、例えばシリコン酸化物又はシリコン窒化物から作られる。動作層は、一般に非晶質シリコン膜からなり、コンタクト層（オーミック層）は、一般に不純物ドープされた非晶質シリコン膜からなる。ドレイン電極とそのための配線及び端子と、ソース電極は、一般に単一金属材料の膜又は複数の金属材料の積層膜から形成される。ドレイン配線は、一般にゲートバスラインに直行する、相互に平行な複数本のドレインバスラインとして形成される。ＩＰＳタイプのＴＦＴ基板における対向電極も、一般に単一金属材料の膜又は複数の金属材料の積層膜から形成される。最終保護膜は窒化シリコン又は酸化シリコン製でよく、それらの膜厚は１００〜６００ｎｍでよい。本発明の方法は、端子部の開口用のマスクとしてエッチングマスクとなる材料を塗布する場合にも、マスク板等のマスク手段を使用する場合にも、図４〜７に示した最終保護膜２０９のない構造に対して同様に適用可能である。
【００２５】
本発明によるＬＣＤ薄膜トランジスタ基板の製造を具体的に説明する前に、図８と図９を参照して、従来技術による薄膜トランジスタ基板の製造方法の一例を説明する。図８（ａ）に示したように、ガラス基材３０上に例えばアルミニウム材料のゲート電極３１とゲート端子３２をフォトリソグラフィー手法により形成する。ゲート電極３１とゲート端子３２は、同じくアルミニウム材料の図示されていない配線により接続されている。次に、図８（ｂ）に示したように、ゲート絶縁膜３３、動作層の非晶質シリコン膜３４を形成し、その上に更にエッチングストッパーを形成するための膜を形成後、この膜をパターニングして薄膜トランジスタのチャネル部のみにエッチングストッパー３５を残す。次いで、図８（ｃ）に示したように、コンタクト層となるｎ＋型非晶質シリコン膜３６と信号配線層３７を形成し、信号配線層３７、コンタクト層３６、動作層３４をパターニングして、ソース電極３８とドレイン電極３９を形成するとともに、ゲート電極用の配線ライン４０を形成する。このとき、ゲート配線ライン４０の信号配線層３７の下に、コンタクト層３６と動作層３４も残留する。続いて、図９（ａ）に示したように、保護膜４１を成膜後パターニングして、この後で形成する画素電極とソース電極３９とのコンタクトのための開口４２と、ドレイン端子接続用の開口４３、４３′を形成する。次に、画素電極層を成膜し、パターニングして、図９（ｂ）に示したように画素電極４４を形成するとともに、ゲート端子の配線４５を形成する。この製造方法では、ゲート層のパターニング、エッチングストッパーのパターニング、ソース・ドレイン電極層のパターニング、画素電極形成前の保護膜のパターニング、及び画素電極のパターニングのために、５回のフォトリソグラフィー工程が行われている。
【００２６】
次に、本発明の一つの態様による薄膜トランジスタ基板の製造を説明する。
図１０（ａ）は、透明ガラス基材５０上にゲート電極５１とゲート端子５２を所望のパターンに形成した後、ゲート絶縁膜５３、動作層５４、エッチングストッパー層を連続的に成膜し、その後フォトリソグラフィー工程によりエッチングストッパー層をパターニングしてエッチングストッパー５５を薄膜トランジスタのチャネル部にのみ残してから、コンタクト層となるｎ＋型非晶質シリコン膜５６を堆積したところを示している。ここまでの工程は、図８を参照して説明した通常の手法により実施可能であり、ゲート電極形成とエッチングストッパー加工の二回のフォトリソグラフィー工程を行っている。ゲート電極５１及びゲート端子５２の形成には、スパッタ法によりおよそ１２０ｎｍのアルミニウムを堆積後、ウェットエッチングを行った（ゲート層には、アルミニウム膜以外に、Ａｌ／Ｔｉ積層膜やＡｌ合金膜も使用することができる）。ゲート絶縁膜（ＳｉＮ）、動作層（非晶質シリコン）、エッチングストッパー層（ＳｉＮ）は、化学気相成長（ＣＶＤ）法によりそれぞれ４５０ｎｍ、３５ｎｍ、１５０ｎｍ堆積し、エッチングストッパーの加工はフッ素系ガスを用いたドライエッチング法により行った。
【００２７】
続いて、図１０（ｂ）に示したように、単一の開口５８内に複数のゲート端子５２が含まれるよう長方形の開口パターン（図１及び図２の端子部３の開口パターンに相当するもの）を持つレジスト層５７を、対応するパターンを有するロールを用いてコンタクト層５６の上に塗布した。続いて、フッ素系のガスを用いたドライエッチング法により、開口部のコンタクト層５６、動作層５４及びゲート絶縁膜５３をエッチングし、ゲート端子部の開口を行い、次にレジスト層５７を剥離してから、図１０（ｃ）に示したように、後に信号配線となるクロム膜５９（２００ｎｍ）をスパッタ法により堆積させた。
【００２８】
こうしてコンタクト層５６の形成後に端子開口を行うことにより、図８と９で説明した従来の方法の場合と異なり、ゲート端子５２はコンタクト層５６を介さず信号配線と確実なコンタクトを形成し、そのため静電気によるゲート絶縁膜の破壊にも強い構造が得られる。また、端子部の開口を印刷パターンで行うことにより、露光工程は省略することができる。
【００２９】
次に、通常のフォトリソグラフィー手法を適用して、図１１（ａ）に示したように、ウェットエッチングによりクロム膜５９をパターニングしてソース電極６１とドレイン電極６２を形成し、続いてフッ素系ガスでのドライエッチングにより不要なコンタクト層５６と動作層５４も除去した。同時に、端子部においてもゲート端子５２を信号配線層５９で完全に覆うようにパターニングを行った。
【００３０】
このように、本発明の一つの態様においては、透明基材上にゲート電極、ゲート絶縁膜、半導体層、チャネル保護膜を所定の形状に形成した後、コンタクト層を堆積し、端子開口を行った後、信号配線を形成することができる。
【００３１】
このような構造にすることで、ゲート端子（ゲート電極）には、薄膜トランジスタ基板において画素電極材料として一般に用いられる酸化スズインジウム（ＩＴＯ）とのコンタクト形成が困難なアルミニウム又はアルミニウム合金を用いることが可能となる。
【００３２】
次いで、画素電極となるＩＴＯ膜（１００ｎｍ）を形成後、通常のようにフォトリソグラフィー手法によりパターニングして、図１１（ｂ）に示したように画素電極６３を形成した。このとき、ドレイン端子上のクロム膜５９を覆ってＩＴＯ膜６３’を残しているが、これは主としてドレイン端子用の配線クロム膜５９の保護のためである。
【００３３】
このように、本発明に従えば、４回のフォトリソグラフィー用露光工程（ゲート電極形成、エッチングストッパー加工、ソース・ドレイン電極形成、及び画素電極形成）で薄膜トランジスタ基板を製造することができた。この露光工程の回数は先に説明した従来の方法によるよりも１回少なくなっている。
【００３４】
また、端子部の開口工程を薄膜トランジスタの信号配線の形成工程以前に行うことで、最終保護膜を省略して薄膜トランジスタ基板を製造することができた。
【００３５】
本発明のもう一つの態様を、図１２と図１３を参照して説明する。
図１２（ａ）は、透明ガラス基材７０上にゲート電極７１とゲート端子７２を所望のパターンに形成後、ゲート絶縁膜７３、動作層７４、コンタクト層７５を連続的に成膜し、その後フォトリソグラフィー工程によりコンタクト層７５と動作層７４をトランジスタ領域にのみ残したところ（アイランド化）を示している。ゲート電極７１及びゲート端子７２の形成には、スパッタ法によりおよそ１２０ｎｍのアルミニウムを堆積させてから、ウェットエッチングを行った。ゲート絶縁膜（ＳｉＮ）７３、動作層（非晶質シリコン）７４、コンタクト層（ｎ＋型非晶質シリコン）７５は、ＣＶＤ法によりそれぞれ４５０ｎｍ、２５０ｎｍ、５０ｎｍ堆積し、アイランド化はフッ素系ガスを用いたドライエッチング法により行った。
【００３６】
次に、図１２（ｂ）に示したように、後に信号配線となるクロム膜７６（２００ｎｍ）をスパッタ法で堆積してパターニングした。
【００３７】
続いて、ＩＴＯ膜を堆積してからパターニングして、図１２（ｃ）に示したように画素電極７７を形成し、そして図１３（ａ）に示したように、パターニングした画素電極７７をエッチングマスクとして信号配線のクロム膜７６をエッチングして、ソース電極８１とドレイン電極８２の分離を行った。クロム膜７６のエッチングはウェットエッチングで、コンタクト層（ｎ＋型非晶質シリコン）７５のエッチングはフッ素系ガスによるドライエッチング法で行った。
【００３８】
ここまでの工程は、通常の手法により実施することができ、ゲート電極形成、アイランド化、信号配線形成、そして画素電極形成とソース・ドレイン電極の分離のために４回のフォトリソグラフィー工程を経ている。
【００３９】
次に、図１３（ｂ）に示したように、薄膜トランジスタのチャネル部を覆い、且つ単一の長方形の開口パターン８５の内部に複数の端子７２を含むようなレジスト層８４を、ノボラック樹脂を主剤とするレジスト材料を先の例と同様にロール塗布して形成した。続いて、レジスト層８４をエッチングマスクとしてゲート絶縁膜７３のドライエッチングを行い、図１３（ｃ）に示したように、底部に露出されたゲート端子７２のある開口８６を形成した。
【００４０】
このように、本発明のもう一つの態様においては、透明基材上にゲート電極、ゲート絶縁膜、半導体層、コンタクト層、信号配線を所定の形状に形成した後、薄膜トランジスタのチャネル部を被覆し端子部を開口するパターンにエッチングマスクを塗布することができる。
【００４１】
この例は、チャネルエッチタイプの薄膜トランジスタの製造を示しており、このタイプの薄膜トランジスタはチャネル直上部が開口されるため保護膜が必要となるが、開口８６の形成後にレジスト層８４を剥離せずに残し、保護膜として機能させることができる。よってこの場合も、４回の露光工程で薄膜トランジスタ基板を製造できた。また、場合によっては、図２を参照して既に説明したように、カラーフィルター用の三色の材料をカラーフィルター及び端子開口用のパターンの層として印刷し、この層をマスクに端子部の開口を行った後に、カラーフィルターとしてそのまま残しておくこともできる。
【００４２】
本発明の更にもう一つの態様を説明する。
まず、透明なガラス基材を用意し、ＰＶＤ法によりこの基材上にゲート層となるＣｒ膜を約１５０ｎｍの厚さに形成した。次に、Ｃｒ膜上に所定のゲート配線、電極及び端子のパターンにレジスト膜（マスク１枚目）を形成した。そしてこのレジスト膜をマスクとしてＣｒ膜をＣｒエッチャントでエッチングすることにより、ゲート配線、電極及び端子を形成し、その後レジスト膜を除去した。次に、プラズマＣＶＤ法により、ガラス基材のゲート配線、電極及び端子を形成した面全体に窒化シリコン（ＳｉＮ）からなるゲート絶縁膜を約３５０ｎｍの厚さに、またＴＦＴの動作領域となる非晶質シリコン（ａ−Ｓｉ）膜を約３０ｎｍの厚さに、更に窒化シリコンからなるチャネル保護膜を約１２０ｎｍの厚さに連続して順次形成した。次いで、チャネル保護膜上に所定の自己整合パターンにレジスト膜（マスク２枚目）を形成し、背面露光法によりＴＦＴの動作領域でチャネル保護領域となるセルフアライン（ＳＡ）パターンを形成した。そして、このレジスト膜をマスクとしてチャネル保護膜をエッチングすることにより動作領域上のチャネル保護領域を形成後、レジスト膜を除去した。
【００４３】
ここまでの工程により得られた処理基板を図１４（ａ）に示す。この図において、９０はガラス基材、９１はゲート電極、９２はゲート端子、９３はゲート絶縁膜、９４は動作層の非晶質シリコン膜、９５はチャネル保護領域を表しており、ゲート電極９１及びゲート端子９２とともに形成したゲート配線は図示されていない。また、ここまでの工程は、先に図８を参照して説明した通常の手法で実施した。
【００４４】
次に、図１４（ｂ）に示したように、プラズマＣＶＤ法によりＴＦＴのオーミック層となるｎ＋型非晶質シリコン膜９６を約３０ｎｍの厚さに形成し、引き続きＰＶＤ法によりＴｉ膜９７（２０ｎｍ）、Ａｌ膜９８（７５ｎｍ）及びＴｉ膜９９（８０ｎｍ）を連続して形成した。
【００４５】
続いて、最上層のＴｉ上に所定のドレイン配線、電極及び端子と、ソース電極のパターンに、レジスト膜（マスク３枚目）（図示せず）を形成した。このレジスト膜をマスクとして、図１４（ｃ）に示したように、Ｔｉ膜９９、Ａｌ膜９８、Ｔｉ膜９７、ｎ＋型ａ−Ｓｉ膜９６及びａ−Ｓｉ膜９４の積層膜をドライエッチングすることにより、ドレイン配線、電極及び端子と、ソース電極と、そして動作領域を同時に形成後、レジスト膜を除去した。図１４（ｃ）には、形成したドレイン配線、電極及び端子のうちのドレイン電極１００と、ソース電極１０１、動作領域１０２が示されている。
【００４６】
次に、これらの電極と動作領域を形成した面の全体に、ＰＶＤ法によりＴＦＴの透明画素電極となるＩＴＯ膜を約７０ｎｍの厚さに形成した。そして、ＩＴＯ膜上に画素電極パターニング用にレジスト膜（マスク４枚目）（図示せず）を形成し、このレジスト膜をマスクとしてＩＴＯ膜をエッチング後、レジスト膜を除去して、図１５（ａ）に示したように画素電極１０３を形成した。この図の左側には、先の工程で形成したドレイン端子１０４も示されており、この端子１０４は図１４（ｃ）を参照して説明したように３層構造の積層体として形成されているが、ここでは簡潔にするためその積層構造は示していない。
【００４７】
次に、図１５（ｂ）に示したように、画素電極１０３を形成した面全体に最終保護膜としてプラズマＣＶＤ法により窒化シリコン膜１０５を約３３０ｎｍの厚さに形成してから、エッチングチャンバー内に設置されたゲート・ドレイン両端子パターン状のマスク板（図示せず）を使用して、ゲート端子９２上のゲート絶縁膜９３と最終保護膜１０５、及びとドレイン端子１０４上の最終保護膜１０５をマスクエッチングすることにより、ゲート端子９２とドレイン端子１０４のコンタクトホール１０６、１０７を開口した。ここでのエッチングには、ＳＦ₆（２００ｓｃｃｍ）とＯ₂（２００ｓｃｃｍ）の混合ガスによるドライエッチング（反応性イオンエッチング（ＲＩＥ））を使用した。
【００４８】
このように、ここで説明した例では、４枚の微細加工用のマスクと、それよりもずっと粗大な開口パターンを持つ大型パターン加工用のマスク板１枚を用いて、ＬＣＤ薄膜トランジスタ基板を製造することができた。
【００４９】
この例においてゲート端子とドレイン端子用の開口に用いたエッチングチャンバー内に設置のマスク板を図１６の上面図と図１７の側面図に示す。表面をアルマイト加工した厚さ２０ｍｍ（マスク板の厚さについては５〜３０ｍｍが適当である）のマスク板３０１は、チャンバー壁３００で囲まれたエッチングチャンバー内にあり、被処理基板３０２の上方に配置されている。また、マスク板３０１にはゲート端子用の開口パターン３０３とドレイン端子用の開口パターン３０４が、それぞれ細長い長方形の形状に形成されている。図１７の断面図においてより明らかなように、マスク板３０１はクランプ３０６の上に固定されており、このクランプ３０６はクランプ軸３０７に連結されていて、それにより上下方向に移動可能になっている。待機状態では、マスク板３０１は上部電極（シャワーヘッド）３１０に接近してチャンバー内の上方に位置し、端子部の開口のために被処理基板３０２を下部電極３１１の上に配置後に、クランプ軸３０７により駆動されて下方へ移動し、被処理基板３０２上に載置される。このようにマスク板３０１が被処理基板３０２上に位置しているところを図１８に示す。この状態で、上部及び下部電極に電圧を印加し、反応混合ガスをチャンバー内に流してドライエッチングを行う。チャンバー外に突き出しているクランプ軸３０７の下部にはおもり３１５を固定しておき、その荷重によりマスク板３０１と被処理基板３０２との密着性を向上させることもできる。
【００５０】
なお、このようにマスクエッチングにおいて反応性イオンエッチング（ＲＩＥ）を使用した場合、ＳｉＮ膜のマスクの端部からのエッチングシフト量（潜り込み）はおよそ０〜３ｍｍ程度である。シフト量をもっと抑えることが求められる場合には、最終保護膜上の全面に有機材料の膜をおよそ２０〜２０００nm、より好ましくは１００〜１５００nmの厚さに形成しておき、マスク板を利用してマスク孔部の有機材料膜をマスクアッシングしてからＳｉＮ膜をマスクエッチングすればよい。有機材料としては、ポリイミド系樹脂あるいはアクリル系樹脂等の有機樹脂を使用することができ、半導体装置の製造で一般に用いられるレジスト材料を利用するのが好ましい。マスク孔部の有機樹脂膜のアッシングは酸素系ガスを使用して行うのが好ましく、そのため酸素系ガスでのアッシングが可能な材料を選ぶのが好ましい。最終保護膜上の有機樹脂は、マスクエッチングによる最終保護膜のパターン開口後にマスク板を取り外してから、アッシングにより除去してもよく、あるいは有機樹脂を溶解除去するのに有効な剥離液を使って除去してもよい。
【００５１】
次に、本発明の更に別の態様を説明する。
上述の例と同じように、まず透明なガラス基材を用意し、ＰＶＤ法によりこの基材上にゲート層となるＣｒ膜を約１５０ｎｍの厚さに形成し、続いてＣｒ膜上に所定のゲート配線、電極及び端子のパターンにレジスト膜（マスク１枚目）を形成した。このレジスト膜をマスクとしてＣｒ膜をエッチングすることにより、ゲート配線、電極及び端子を形成し、その後レジスト膜を除去した。次に、プラズマＣＶＤ法により、ガラス基材のゲート配線、電極及び端子を形成した面全体にＳｉＮからなるゲート絶縁膜を約３５０ｎｍの厚さに、またＴＦＴの動作領域となるａ−Ｓｉ膜を約３０ｎｍの厚さに、更にＳｉＮからなるチャネル保護膜を約１２０ｎｍの厚さに連続して順次堆積した。次いで、チャネル保護膜上に所定の自己整合パターンにレジスト膜（マスク２枚目）を形成し、背面露光法によりＴＦＴの動作領域でチャネル保護領域となるセルフアライン（ＳＡ）パターンを形成した。そして、このレジスト膜をマスクとしてチャネル保護膜をエッチングすることにより動作領域上のチャネル保護領域を形成後、レジスト膜を除去した。
【００５２】
ここまでの工程により得られた処理基板を図１９（ａ）に示す。この図において、１１０はガラス基材、１１１はゲート電極、１１２はゲート端子、１１３はゲート絶縁膜、１１４は動作層の非晶質シリコン膜、１１５はチャネル保護領域を表している。ゲート電極１１１及びゲート端子１１２と一緒にパターニングしたゲート配線は、この図には示されていない。ここまでの工程は、先に図３を参照して説明した通常の手法で実施した。
【００５３】
次に、図１９（ｂ）に示したように、プラズマＣＶＤ法によりＴＦＴのオーミック層となるｎ＋型ａ−Ｓｉ膜１１６を約３０ｎｍの厚さに形成し、引き続きＰＶＤ法によりＴｉ膜１１７（２０ｎｍ）、Ａｌ膜１１８（７５ｎｍ）及びＴｉ膜１１９（８０ｎｍ）を連続して形成した。この図においては、この後の工程で対向電極を形成する領域（ゲート電極１１１の右側の領域）を示すため、図１９（ａ）に含まれていたゲート電極１１２の領域は割愛されている。この例におけるゲート端子領域の処理（ゲート絶縁膜上に上層膜を形成し、パターニングしてゲート端子用のコンタクトホールを開口する処理）は、図１５と１６を参照して先に説明した態様におけるものと同様である。
【００５４】
次いで、最上層のＴｉ膜１１９上に所定のドレイン配線、電極及び端子と、ソース電極（ＩＰＳのための画素電極ともなる）と、そして対向電極のパターンに、レジスト膜（マスク３枚目）（図示せず）を形成した。このレジスト膜をマスクとして、図１９（ｃ）に示したように、Ｔｉ膜１１９、Ａｌ膜１１８、Ｔｉ膜１１７、ｎ＋型ａ−Ｓｉ膜１１６及びａ−Ｓｉ膜１１４の積層膜をドライエッチングして、ドレイン配線、電極及び端子と、ソース電極（画素電極）と、対向電極と、そして動作領域を同時に形成後、レジスト膜を除去した。図１９（ｃ）には、形成したドレイン配線、電極及び端子のうちのドレイン電極１２０と、ソース電極１２１、動作領域１２２、そして対向電極１２３が示されている。
【００５５】
次に、図２０（ａ）に示したように、これらの電極と動作領域を形成した面の全体に、最終保護膜としてプラズマＣＶＤ法によりＳｉＮ膜１２５を約３３０ｎｍの厚さに形成する。この図には、ゲート電極１１１とともに形成したゲート端子１１２、及びドレイン電極１２１とともに形成されたドレイン端子１２４も示されている。
【００５６】
続いて、エッチングチャンバー内に設置された、前の例で使用したのと同様のゲート・ドレイン両端子パターン状のマスク板を使用して、図２０（ｂ）に示したように、ゲート端子１１２上のゲート絶縁膜１１３と最終保護膜１２５、及びとドレイン端子１２４上の最終保護膜１２５をマスクエッチングすることにより、ゲート端子１１２とドレイン端子１２４のコンタクトホール１２６、１２７を開口した。ここでのエッチングには、ＳＦ₆（２００ｓｃｃｍ）とＯ₂（２００ｓｃｃｍ）の混合ガスによるドライエッチングを使用した。
【００５７】
このように、この例では、３枚の微細加工用のマスクと、それよりもずっと粗大な開口パターンを持つ大型パターン加工用のマスク板１枚を用いて、ＬＣＤ薄膜トランジスタ基板を製造することができた。
【００５８】
図１４と１５を参照して説明した例と、図１９と２０を参照して説明した例では、それぞれ図５に示したチャネルプロテクトタイプのＴＦＴ基板と図７に示したチャネルプロテクト且つＩＰＳタイプのＴＦＴ基板を製造したが、同様の方法を利用して、図４に示したチャネルエッチタイプのＴＦＴ基板、あるいは図６に示したチャネルエッチ且つＩＰＳタイプのＴＦＴ基板を製造することも可能である。
【００５９】
チャネルエッチタイプのＴＦＴ基板を製造しようとする場合には、図１４（ａ）に示したチャネル保護領域９５を形成することなく、図２１（ａ）に示したようにｎ＋型非晶質シリコン膜９６、Ｔｉ膜９７、Ａｌ膜９８、Ｔｉ膜９９を連続して形成後、最上層のＴｉ膜９９上に所定パターンに形成したレジスト膜をマスクとしてエッチングによりパターニングし（この場合、エッチングは図示したようにａ−Ｓｉ層９４の一部を除去するまで行ってもよい）、図２１（ｂ）に示したように動作領域（チャネル部）１０２の形成と同時に、ドレイン電極１００とそのための配線及び端子（図示せず）、及びソース電極１０１を形成する。続いて、先に図１５を参照して説明したように画素電極、最終保護膜を形成し、ゲート端子及びドレイン端子用の開口を行って、ＴＦＴ基板を完成する。
【００６０】
チャネルエッチ且つＩＰＳタイプのＴＦＴ基板を製造しようとする場合には、図２１（ｂ）で説明した工程においてドレイン電極１００とソース電極１０１を形成するのと同時に図１９（ｃ）に１２３で示したのと同様の対向電極を形成してから、先に図２０を参照して説明したやり方を踏襲してＴＦＴ基板を製造する。
【００６１】
ＬＣＤ薄膜トランジスタ基板を例に本発明を説明してきたが、一般的に言って本発明は、制御電極であるゲート電極用のゲート端子と被制御電極用の端子のうちの少なくとも一方のものの上の絶縁膜をエッチングにより開口する工程を含む薄膜トランジスタ基板等の半導体装置の製造に適用できることが理解されよう。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、フォトリソグラフィー手法による微細加工に使われる微細パターンに比べて相対的に大きな開口パターンを使って、一つの共通の開口内に複数の端子が収容されるように端子部の開口作業が行えるので、この開口作業のために、所定パターンに塗布したエッチングマスクとなる材料の層や、所定の開口パターンを有するマスク手段を使用可能である。このことから、安価な装置を使用しての薄膜トランジスタ基板の生産が可能になるだけでなく、生産性の向上にも通じる。また、マスク手段によるパターン開口を利用すれば、レジスト塗布時の塗布ミスや塵芥によるパターン不良等による歩留まり低下をなくすことも可能である。
【図面の簡単な説明】
【図１】本発明のＬＣＤ薄膜トランジスタ基板を説明する図である。
【図２】開口形成用のマスク層をカラーフィルターとして利用する態様を説明する図である。
【図３】開口パターンを有するマスク板を説明する図である。
【図４】逆スタガ型非晶質シリコン・ＴＦＴチャネルエッチタイプのＴＦＴの構造を示す図である。
【図５】逆スタガ型非晶質シリコン・ＴＦＴチャネルプロテクトタイプのＴＦＴの構造を示す図である。
【図６】逆スタガ型非晶質シリコン・ＴＦＴチャネルエッチタイプのＩＰＳ液晶表示パネルにおけるＴＦＴの構造を示す図である。
【図７】逆スタガ型非晶質シリコン・ＴＦＴチャネルプロテクトタイプのＩＰＳ液晶表示パネルにおけるＴＦＴの構造を示す図である。
【図８】従来の方法による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図９】従来の方法による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図１０】本発明の第一の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図１１】本発明の第一の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図１２】本発明の第二の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図１３】本発明の第二の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図１４】本発明の第三の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図１５】本発明の第三の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図１６】エッチングチャンバ内に設置したマスク板の上面図である。
【図１７】エッチングチャンバ内に設置したマスク板の側面図である。
【図１８】被処理基板上に載置したマスク板を示す図である。
【図１９】本発明の第四の態様による薄膜トランジスタ基板製造の前半の工程を説明する図である。
【図２０】本発明の第四の態様による薄膜トランジスタ基板製造の後半の工程を説明する図である。
【図２１】本発明の更に別の態様を説明する図である。
【符号の説明】
１…ＬＣＤ薄膜トランジスタ基板
２…表示部
３…端子部
４…開口
５…端子
６…エッチングマスク（カラーフィルター）
８…配線
９…透明基材
１１…マスク板
１２…金属板
１３…開口パターン
３０、５０、７０、９０、１１０…ガラス基板
３１、５１、７１、９１、１１１…ゲート電極
３２、５２、７２、９２、１１２…ゲート端子
３５、５５…エッチングストッパー
３８、６１、８１、１０１、１２１…ソース電極
３９、６２、８２、１００、１２０…ドレイン電極
４４、６３、７７、１０３…画素電極
４５…ゲート端子接続配線
５７、８４…レジスト層
１０４、１２４…ドレイン端子
１２３…対向電極
１０５、１２５…最終保護膜
２０１…透明ガラス基材
２０２…ゲート電極
２０３…ゲート絶縁膜
２０４…動作層
２０５…オーミック層
２０６、２１６…ソース電極
２０７…ドレイン電極
２０８、２１８…画素電極
２０９…最終保護膜
２１０…チャネル保護膜
２１９…対向電極
３０１…マスク板
３０２…被処理基板
３０３、３０４…開口パターン
３０６…クランプ
３０７…クランプ軸
３１５…おもり[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device such as a thin film transistor substrate including a step of opening an insulating film on a gate terminal and an insulating film on a drain terminal by etching. This method is particularly applicable to manufacturing methods for liquid crystal display panels in various fields including liquid crystal display panels having transparent pixel electrodes.
[0002]
[Prior art]
In the manufacture of a thin film transistor substrate for a liquid crystal display (LCD), in order to form an insulating film for insulation between wiring layers, to make contact between an electrode and a wiring layer, or to connect a wiring layer to an external electric circuit In addition, various processes such as chemical vapor deposition (CVD), exposure, etching, and development are required.
[0003]
An example of a conventional method for manufacturing an LCD thin film transistor substrate will be described. First, a gate electrode, a gate terminal, and a gate wiring connecting them are formed in a predetermined pattern on a transparent base material, and then a gate insulating film and a non-operating layer are not formed. A crystalline silicon film and an etching stopper film are continuously formed, and the etching stopper is left only in the channel portion of the thin film transistor. Subsequently, for example, an n + type amorphous silicon film to be a contact layer is formed, and a signal wiring layer is further formed thereon, and then the signal wiring layer, the contact layer, and the operation layer are patterned to form a source electrode and a drain electrode. Together with their terminals. Next, a protective film is formed, and patterning for forming openings for making contact between the pixel electrode and the source electrode and openings for gate, source and drain terminal portions is performed on the protective film. Each opening is formed in a separate pattern for an individual electrode or terminal. Thereafter, a pixel electrode layer is formed and patterned to form a pixel electrode. As described above, in the manufacture of the conventional LCD thin film transistor substrate, the gate layer patterning, the etching stopper patterning, the source / drain electrode layer patterning, the protective film patterning before the pixel electrode formation, and the pixel electrode patterning are performed. Photolithography processes are performed.
[0004]
The conventional LCD substrate manufacturing method is not limited to the above-described method. For example, a photolithography process is indispensable for the opening of the gate insulating film on the gate terminal and the opening of the final protective film on the drain terminal. In order to form a contact hole for electrically connecting the source electrode and the pixel electrode, which is necessary when forming a transparent conductive film on the upper layer, a photolithography process is also indispensable. In these photolithography processes, a fine pattern mask is used to form openings for individual electrodes and terminals, and contact holes.
[0005]
In addition, photoresist is used in the photolithography process, and it is inevitable that pattern errors occur due to coating errors and dust during coating, exposure, and development. It has become.
[0006]
[Problems to be solved by the invention]
Generally, for the photolithography process, an expensive exposure apparatus and an etcher are required along with the CVD apparatus. Therefore, not only the LCD thin film transistor substrate, but generally the simplification of the photolithography process in the manufacture of a semiconductor device is strongly demanded in order to increase the reliability of the product in order to manufacture with a cheaper device. It is.
[0007]
Therefore, an object of the present invention is to provide a method for manufacturing an LCD substrate that simplifies the process and enables production with an inexpensive manufacturing apparatus. It is also an object of the present invention to provide an LCD substrate manufactured by this manufacturing method.
[0008]
[Means for Solving the Problems]
An LCD substrate manufacturing method of the present invention is a method for manufacturing a substrate for a liquid crystal display device (LCD substrate) including a display unit and a terminal unit of a display unit driving wiring, which is generally provided around the display unit, The method includes a step of forming a terminal portion by using a mask having a pattern for forming a common opening with respect to the terminal.
[0009]
The method of the present invention is particularly useful for opening a terminal portion for connecting each electrode of an LCD thin film transistor substrate to an external electric circuit by wiring. That is, in one aspect, the method of the present invention is applied to the manufacture of an LCD thin film transistor substrate, which includes a transparent substrate and a gate as a control electrode formed directly or via another layer. Electrode, drain electrode and source electrode as controlled electrodes, pixel electrode, wiring and terminal for connecting control electrode to external electric circuit, wiring and terminal for connecting one of controlled electrode to external electric circuit A thin film transistor substrate for a liquid crystal display device comprising: an insulating film on a terminal for a control electrode; and an insulating film on a terminal for a controlled electrode; In order to form an opening for electrical connection, the method includes using a mask having a pattern for forming a common opening for a plurality of terminals.
[0010]
In the mask used in the present invention, not only one but also a plurality of opening patterns can be provided, and a plurality of terminals are accommodated in common openings formed by these opening patterns, respectively.
[0011]
As a mask having a pattern for forming a common opening for a plurality of terminals, a mask patterned by applying a material to be an etching mask such as a resist material can be used, or a window having a predetermined pattern is provided. Mask means such as a mask plate can be used. When using a mask plate, a new technology IPS (In-Plane Switching) liquid crystal display panel that does not have a transparent pixel electrode and does not require the formation of a contact hole for electrically connecting the source electrode and the pixel electrode. This is an optimal manufacturing method.
[0012]
As described above, according to the present invention, it is possible to form an etching mask having a relatively rough pattern by applying a resist material so that terminals for a plurality of electrodes are included in a common opening. Alternatively, a mask plate having such a relatively rough opening pattern can be used. The application of the resist material can be performed relatively easily with, for example, a printing machine using a roll with a pattern, an inkjet printing machine, etc., and requires exposure, etching, and development as used in normal patterning operations. It can be implemented without relying on photolithography technology. In addition, a mask plate having a predetermined opening pattern can be repeatedly used with a relatively simple operation.
[0013]
The LCD substrate of the present invention is an LCD substrate including a display portion and a terminal portion of a display portion driving wiring, which is generally provided around the display portion, and has a common opening for a plurality of terminals in the terminal portion. Is provided. The common opening for a plurality of terminals is not limited to one, and may be a plurality.
[0014]
One of the preferred embodiments of the LCD substrate of the present invention is an LCD thin film transistor substrate, which is a thin film transistor substrate for a liquid crystal display device including a display portion and a terminal portion of a display portion driving wiring, a transparent substrate, A gate electrode which is a control electrode, a drain electrode and a source electrode which are controlled electrodes, and wiring and terminals for connecting the pixel electrode and the control electrode to an external electric circuit, which are formed directly or via another layer Includes a wiring and a terminal for connecting one of the controlled electrodes to an external electric circuit, the gate electrode, the drain electrode, the source electrode and the pixel electrode are located on the display portion, and the terminal for the control electrode A thin film transistor substrate for a liquid crystal display device in which a terminal for a control electrode is located, the opening for connecting the terminal for the control electrode and an external electric circuit, and for the controlled electrode At least one of the openings for connecting the terminal and the external electric circuit, characterized in that provided as a common opening for a plurality of terminals.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an LCD thin film transistor substrate 1 as a typical LCD substrate of the present invention. The LCD thin film transistor substrate 1 includes a display unit 2 constituted by a large number of thin film transistors (not shown) on a transparent base material 9 such as a glass plate, and each thin film transistor of the display unit 2 for operating. A terminal portion 3 is provided for electrically connecting the electrode to an external circuit. The terminal portion 3 includes an opening 4 that can be formed in a large pattern by a relatively simple method such as printing without using microfabrication utilizing photolithography technology, and a plurality of terminals (see FIG. Each terminal is individually connected to an electrode of each thin film transistor via a wiring (not shown).
[0016]
The opening 4 having a rough pattern that can be formed without using microfabrication using a photolithography technique can be easily formed by applying a pattern forming material in a desired opening pattern when using a printing technique. The pattern forming material can be printed by various known methods. For example, printing by a roll with a pattern or ink jet printing can be used. The openings 4 formed in a common large pattern for a plurality of terminals can also be formed using a mask plate with a corresponding opening pattern, the mask plate being made of aluminum, anodized aluminum, or It can be made from other metals or alloys that are resistant to etching, or insulators such as ceramic or quartz. As described above, according to the present invention, since the opening of the terminal portion can be formed by using a printing machine, a simple mask plate, or the like, productivity can be expected and facility cost can be reduced.
[0017]
The step of forming the opening of the terminal portion may be the last step of manufacturing the thin film transistor substrate. In this case, the layer serving as an etching mask can be left as it is, and this layer can be used as a color filter of the thin film transistor substrate. It is. This concept will be described with reference to FIG. 2. An etching mask 6 having a pattern for forming an opening 4 for a terminal portion 3 including a plurality of terminals 5 around a thin film transistor substrate is formed in red, green and blue. It is formed using three colors of paint. In FIG. 2, this etching mask 6 is formed so as to cover the entire surface excluding the opening 4 for the terminal portion 3, and becomes red, green and blue color filters in the regions indicated by R, G and B, respectively. Material is applied. This color filter is obtained by applying three color filter materials in a predetermined pattern on the surface of the substrate after the formation of the lower layer including each electrode (not shown) of the thin film transistor, the wiring 8, and the interlayer insulating film. After that, it can be used as it is for forming the opening 4 of the terminal portion 3 by etching using it as a mask. Thus, by forming the three color filters on the thin film transistor substrate by printing, it is not necessary to form the color filters on the counter substrate as usual, and the process can be simplified and the manufacturing cost can be reduced.
[0018]
In an aspect using printing, the opening of the terminal portion may be performed before the formation of the signal wiring of the thin film transistor, and in this case, the final protective film may be omitted. Or you may use the interlayer insulation film formed by apply | coating the transparent material which may remain | survive as a mask for opening of a terminal part.
[0019]
In order to form a common opening for a plurality of terminals, mask means such as a mask plate having a corresponding relatively coarse opening pattern may be used. An example of the mask plate is shown in FIG. The mask plate 11 shown in this figure includes, for example, an aluminum plate 12 whose surface is anodized, and an opening pattern 13 corresponding to the opening 4 of the terminal portion 3 described in FIG.
[0020]
Next, an example of the structure of a thin film transistor (TFT) in an LCD thin film transistor substrate to which the present invention can be applied will be described with reference to the drawings. FIG. 4 shows the structure of an inverted staggered amorphous silicon TFT channel etch type TFT. In this figure, 201 is a transparent glass substrate, 202 is a gate electrode, 203 is SiN or SiO. ₂ , An operation layer made of amorphous silicon, 205 an ohmic layer made of n + type amorphous silicon, 206 a source electrode, 207 a drain electrode, 208 a transparent pixel electrode made of ITO, and 209 a final protective film It is.
[0021]
FIG. 5 shows an inverted stagger type amorphous silicon TFT channel protection type TFT structure. In this figure, 201 to 209 are the same as those shown in FIG. It is a channel protective film.
[0022]
FIG. 6 shows a TFT structure in an inverted stagger type amorphous silicon TFT channel etch type IPS liquid crystal display panel. In this figure, 201 to 205 and 207 are the same as those shown in FIG. The source electrode 216 and the pixel electrode 218 are integrally formed, and a counter electrode 219 is formed at a position facing the pixel electrode 218 on the gate insulating film 203.
[0023]
FIG. 7 shows a TFT structure in an inverted stagger type amorphous silicon TFT channel protection type IPS liquid crystal display panel. In this figure, 201 to 205, 207 and 210 are those shown in FIG. The source electrode 216, the pixel electrode 218, and the counter electrode 219 are the same as those shown in FIG.
[0024]
In these TFT substrates, a gate electrode and a gate terminal for connecting an external circuit connected to the gate electrode through a gate wiring are formed of a conductive material such as aluminum, and the gate wiring connects each electrode and a terminal for the gate wiring. Thus, the gate bus lines are formed as a plurality of parallel gate bus lines. The gate insulating film that covers the gate bus line, the gate electrode, and the gate terminal is made of, for example, silicon oxide or silicon nitride. The operation layer is generally made of an amorphous silicon film, and the contact layer (ohmic layer) is generally made of an impurity-doped amorphous silicon film. The drain electrode, wiring and terminals therefor, and the source electrode are generally formed from a film of a single metal material or a laminated film of a plurality of metal materials. The drain wiring is generally formed as a plurality of parallel drain bus lines that are orthogonal to the gate bus line. The counter electrode in the IPS type TFT substrate is also generally formed of a film of a single metal material or a laminated film of a plurality of metal materials. The final protective film may be made of silicon nitride or silicon oxide, and the film thickness thereof may be 100 to 600 nm. The method of the present invention can be applied to the final protective film 209 shown in FIGS. 4 to 7 regardless of whether a material to be an etching mask is applied as a mask for opening the terminal portion or when a mask means such as a mask plate is used. The present invention can be similarly applied to a structure having no.
[0025]
Before specifically describing the manufacture of an LCD thin film transistor substrate according to the present invention, an example of a method of manufacturing a thin film transistor substrate according to the prior art will be described with reference to FIGS. As shown in FIG. 8A, a gate electrode 31 and a gate terminal 32 made of, for example, an aluminum material are formed on a glass substrate 30 by a photolithography technique. Similarly, the gate electrode 31 and the gate terminal 32 are connected by a wiring (not shown) made of an aluminum material. Next, as shown in FIG. 8B, a gate insulating film 33 and an amorphous silicon film 34 as an operation layer are formed, and a film for further forming an etching stopper is formed thereon, and then this film is formed. The etching stopper 35 is left only in the channel portion of the thin film transistor. Next, as shown in FIG. 8C, an n + type amorphous silicon film 36 and a signal wiring layer 37 to be a contact layer are formed, and the signal wiring layer 37, the contact layer 36, and the operation layer 34 are patterned. The source electrode 38 and the drain electrode 39 are formed, and the wiring line 40 for the gate electrode is formed. At this time, the contact layer 36 and the operation layer 34 also remain under the signal wiring layer 37 of the gate wiring line 40. Subsequently, as shown in FIG. 9A, a protective film 41 is formed and patterned, and an opening 42 for contact between a pixel electrode and a source electrode 39 to be formed later, and a drain terminal connection Openings 43 and 43 'are formed. Next, a pixel electrode layer is formed and patterned to form the pixel electrode 44 and the gate terminal wiring 45 as shown in FIG. 9B. In this manufacturing method, five photolithography steps are performed for gate layer patterning, etching stopper patterning, source / drain electrode layer patterning, protective film patterning before pixel electrode formation, and pixel electrode patterning. It has been broken.
[0026]
Next, the manufacture of a thin film transistor substrate according to one embodiment of the present invention will be described.
In FIG. 10A, after forming the gate electrode 51 and the gate terminal 52 in a desired pattern on the transparent glass substrate 50, the gate insulating film 53, the operation layer 54, and the etching stopper layer are continuously formed, Thereafter, the etching stopper layer is patterned by a photolithography process to leave the etching stopper 55 only in the channel portion of the thin film transistor, and then an n + -type amorphous silicon film 56 serving as a contact layer is deposited. The steps up to this point can be performed by the ordinary method described with reference to FIG. 8, and two photolithography steps of gate electrode formation and etching stopper processing are performed. The gate electrode 51 and the gate terminal 52 are formed by depositing approximately 120 nm of aluminum by sputtering and then performing wet etching (Al / Ti laminated film or Al alloy film is used for the gate layer in addition to the aluminum film) can do). The gate insulating film (SiN), the operation layer (amorphous silicon), and the etching stopper layer (SiN) are deposited to 450 nm, 35 nm, and 150 nm, respectively, by chemical vapor deposition (CVD), and the etching stopper is processed using a fluorine-based gas. The dry etching method using was used.
[0027]
Subsequently, as shown in FIG. 10B, a rectangular opening pattern (corresponding to the opening pattern of the terminal portion 3 in FIGS. 1 and 2) is included so that a plurality of gate terminals 52 are included in the single opening 58. A resist layer 57 having a structure is applied on the contact layer 56 using a roll having a corresponding pattern. Subsequently, the contact layer 56, the operation layer 54, and the gate insulating film 53 in the opening are etched by a dry etching method using a fluorine-based gas, the gate terminal portion is opened, and then the resist layer 57 is peeled off. After that, as shown in FIG. 10C, a chromium film 59 (200 nm) to be a signal wiring later was deposited by sputtering.
[0028]
Unlike the conventional method described with reference to FIGS. 8 and 9, the gate terminal 52 forms a reliable contact with the signal wiring without passing through the contact layer 56 by opening the terminal after the contact layer 56 is formed. A structure that can withstand the breakdown of the gate insulating film due to static electricity can be obtained. Further, the exposure process can be omitted by opening the terminal portion with a printed pattern.
[0029]
Next, by applying a normal photolithography technique, as shown in FIG. 11A, the chromium film 59 is patterned by wet etching to form a source electrode 61 and a drain electrode 62, and then a fluorine-based gas. Unnecessary contact layer 56 and operation layer 54 were also removed by dry etching. At the same time, patterning was performed so that the gate terminal 52 was completely covered with the signal wiring layer 59 also in the terminal portion.
[0030]
As described above, in one embodiment of the present invention, a gate electrode, a gate insulating film, a semiconductor layer, and a channel protective film are formed in a predetermined shape on a transparent substrate, and then a contact layer is deposited to perform terminal opening. After that, signal wiring can be formed.
[0031]
With such a structure, it is possible to use aluminum or an aluminum alloy for the gate terminal (gate electrode), which is difficult to form a contact with indium tin oxide (ITO) generally used as a pixel electrode material in the thin film transistor substrate. It becomes.
[0032]
Next, after forming an ITO film (100 nm) to be a pixel electrode, patterning was performed by a photolithography technique as usual to form a pixel electrode 63 as shown in FIG. At this time, the ITO film 63 ′ is left so as to cover the chromium film 59 on the drain terminal, which is mainly for protecting the wiring chromium film 59 for the drain terminal.
[0033]
As described above, according to the present invention, the thin film transistor substrate could be manufactured by four exposure steps for photolithography (gate electrode formation, etching stopper processing, source / drain electrode formation, and pixel electrode formation). The number of exposure steps is one less than that of the conventional method described above.
[0034]
Further, by performing the opening process of the terminal portion before the process of forming the signal wiring of the thin film transistor, the final protective film can be omitted and the thin film transistor substrate can be manufactured.
[0035]
Another embodiment of the present invention will be described with reference to FIGS.
In FIG. 12A, after forming the gate electrode 71 and the gate terminal 72 in a desired pattern on the transparent glass substrate 70, the gate insulating film 73, the operation layer 74, and the contact layer 75 are continuously formed, and then A contact layer 75 and an operation layer 74 are left only in the transistor region by the photolithography process (islandization). The gate electrode 71 and the gate terminal 72 were formed by depositing approximately 120 nm of aluminum by sputtering and then performing wet etching. A gate insulating film (SiN) 73, an operation layer (amorphous silicon) 74, and a contact layer (n + type amorphous silicon) 75 are deposited by CVD, respectively 450 nm, 250 nm, and 50 nm. The dry etching method used was used.
[0036]
Next, as shown in FIG. 12B, a chromium film 76 (200 nm) to be a signal wiring later was deposited by sputtering and patterned.
[0037]
Subsequently, an ITO film is deposited and patterned to form the pixel electrode 77 as shown in FIG. 12C, and the patterned pixel electrode 77 is etched as shown in FIG. The source electrode 81 and the drain electrode 82 were separated by etching the chromium film 76 of the signal wiring as a mask. Etching of the chromium film 76 was performed by wet etching, and etching of the contact layer (n + type amorphous silicon) 75 was performed by a dry etching method using a fluorine-based gas.
[0038]
The steps so far can be carried out by a normal method, and have undergone four photolithography steps for gate electrode formation, island formation, signal wiring formation, and pixel electrode formation and source / drain electrode separation. .
[0039]
Next, as shown in FIG. 13B, a resist layer 84 that covers the channel portion of the thin film transistor and includes a plurality of terminals 72 inside a single rectangular opening pattern 85 is formed using a novolac resin as a main component. The resist material is formed by roll coating as in the previous example. Subsequently, the gate insulating film 73 was dry-etched using the resist layer 84 as an etching mask to form an opening 86 with a gate terminal 72 exposed at the bottom, as shown in FIG.
[0040]
Thus, in another aspect of the present invention, after forming a gate electrode, a gate insulating film, a semiconductor layer, a contact layer, and a signal wiring in a predetermined shape on a transparent substrate, the channel portion of the thin film transistor is covered. An etching mask can be applied to the pattern that opens the terminal portion.
[0041]
This example shows the manufacture of a channel etch type thin film transistor, and this type of thin film transistor requires a protective film because an opening is formed immediately above the channel, but without forming the resist layer 84 after the opening 86 is formed. It can be left to function as a protective film. Therefore, also in this case, the thin film transistor substrate could be manufactured by four exposure steps. In some cases, as already described with reference to FIG. 2, three color materials for the color filter are printed as a layer for the color filter and the pattern for opening the terminal, and this layer is used as a mask for opening the terminal portion. It is also possible to leave it as a color filter after performing.
[0042]
Still another embodiment of the present invention will be described.
First, a transparent glass substrate was prepared, and a Cr film serving as a gate layer was formed on this substrate to a thickness of about 150 nm by the PVD method. Next, a resist film (first mask) was formed on the Cr film in a predetermined gate wiring, electrode and terminal pattern. Then, using this resist film as a mask, the Cr film was etched with a Cr etchant to form gate wirings, electrodes and terminals, and then the resist film was removed. Next, a gate insulating film made of silicon nitride (SiN) is formed to a thickness of about 350 nm on the entire surface of the glass substrate on which the gate wiring, electrodes, and terminals are formed by plasma CVD, and the non-operational region of the TFT. A crystalline silicon (a-Si) film was successively formed to a thickness of about 30 nm, and a channel protective film made of silicon nitride was successively formed to a thickness of about 120 nm. Next, a resist film (second mask) was formed in a predetermined self-aligned pattern on the channel protective film, and a self-aligned (SA) pattern serving as a channel protective region in the TFT operation region was formed by a back exposure method. Then, the channel protective film was etched using this resist film as a mask to form a channel protective region on the operation region, and then the resist film was removed.
[0043]
FIG. 14A shows a processed substrate obtained by the steps so far. In this figure, 90 is a glass substrate, 91 is a gate electrode, 92 is a gate terminal, 93 is a gate insulating film, 94 is an amorphous silicon film as an operating layer, and 95 is a channel protection region. The gate wiring formed together with the gate terminal 92 is not shown. Moreover, the process so far was implemented by the normal method demonstrated previously with reference to FIG.
[0044]
Next, as shown in FIG. 14B, an n + type amorphous silicon film 96 to be an ohmic layer of the TFT is formed to a thickness of about 30 nm by the plasma CVD method, and subsequently the Ti film 97 ( 20 nm), an Al film 98 (75 nm) and a Ti film 99 (80 nm) were successively formed.
[0045]
Subsequently, a resist film (third mask) (not shown) was formed on the uppermost Ti layer in a pattern of predetermined drain wiring, electrodes and terminals, and a source electrode. Using this resist film as a mask, as shown in FIG. 14C, the laminated film of the Ti film 99, the Al film 98, the Ti film 97, the n + type a-Si film 96, and the a-Si film 94 is dry-etched. As a result, the drain wiring, the electrodes and terminals, the source electrode, and the operation region were simultaneously formed, and then the resist film was removed. FIG. 14C shows the drain electrode 100 of the formed drain wiring, electrodes, and terminals, the source electrode 101, and the operation region 102.
[0046]
Next, an ITO film serving as a transparent pixel electrode of the TFT was formed to a thickness of about 70 nm by the PVD method on the entire surface where these electrodes and the operation region were formed. Then, a resist film (fourth mask) (not shown) is formed on the ITO film for pixel electrode patterning, and after etching the ITO film using this resist film as a mask, the resist film is removed, and FIG. A pixel electrode 103 was formed as shown in a). Also shown on the left side of this figure is the drain terminal 104 formed in the previous step, and this terminal 104 is formed as a three-layer structure as described with reference to FIG. However, the laminated structure is not shown here for the sake of brevity.
[0047]
Next, as shown in FIG. 15B, a silicon nitride film 105 having a thickness of about 330 nm is formed as a final protective film on the entire surface on which the pixel electrode 103 is formed by a plasma CVD method. A gate insulating film 93 and a final protective film 105 on the gate terminal 92, and a final protective film 105 on the drain terminal 104, using a mask plate (not shown) having both gate and drain terminal patterns installed on the gate terminal 92. Then, contact holes 106 and 107 of the gate terminal 92 and the drain terminal 104 are opened. For the etching here, SF ₆ (200sccm) and O ₂ Dry etching (reactive ion etching (RIE)) using a mixed gas of (200 sccm) was used.
[0048]
Thus, in the example described here, an LCD thin film transistor substrate is manufactured by using four fine processing masks and one large pattern processing mask plate having a much coarser opening pattern. I was able to.
[0049]
A mask plate installed in the etching chamber used for the opening for the gate terminal and the drain terminal in this example is shown in a top view of FIG. 16 and a side view of FIG. A mask plate 301 having a thickness of 20 mm (appropriately 5 to 30 mm is appropriate for the thickness of the mask plate) is provided in the etching chamber surrounded by the chamber wall 300 and above the substrate 302 to be processed. Is arranged. The mask plate 301 is formed with an opening pattern 303 for a gate terminal and an opening pattern 304 for a drain terminal, each in an elongated rectangular shape. As is clear from the cross-sectional view of FIG. 17, the mask plate 301 is fixed on the clamp 306, and this clamp 306 is connected to the clamp shaft 307 so that it can move in the vertical direction. . In the standby state, the mask plate 301 is close to the upper electrode (shower head) 310 and is located above the chamber, and after the substrate 302 is placed on the lower electrode 311 for opening the terminal portion, the clamp shaft It is driven by 307 to move downward and is placed on the substrate 302 to be processed. The place where the mask plate 301 is positioned on the substrate to be processed 302 is shown in FIG. In this state, dry etching is performed by applying a voltage to the upper and lower electrodes and flowing a reaction gas mixture into the chamber. A weight 315 is fixed to the lower portion of the clamp shaft 307 protruding outside the chamber, and the adhesion between the mask plate 301 and the substrate to be processed 302 can be improved by the load.
[0050]
When reactive ion etching (RIE) is used in the mask etching in this way, the etching shift amount (sinking) from the edge of the mask of the SiN film is about 0 to 3 mm. When it is required to further suppress the shift amount, an organic material film is formed on the entire surface of the final protective film to a thickness of about 20 to 2000 nm, more preferably 100 to 1500 nm, and a mask plate is used. Then, the organic material film in the mask hole is masked, and the SiN film is then mask etched. As the organic material, an organic resin such as a polyimide resin or an acrylic resin can be used, and it is preferable to use a resist material generally used in the manufacture of semiconductor devices. The ashing of the organic resin film in the mask hole is preferably performed using an oxygen-based gas. Therefore, it is preferable to select a material that can be ashed with an oxygen-based gas. The organic resin on the final protective film may be removed by ashing after removing the mask plate after opening the pattern of the final protective film by mask etching, or by using a stripping solution effective for dissolving and removing the organic resin. It may be removed.
[0051]
Next, still another aspect of the present invention will be described.
As in the above example, a transparent glass substrate is first prepared, and a Cr film serving as a gate layer is formed on this substrate to a thickness of about 150 nm by the PVD method, and then a predetermined film is formed on the Cr film. A resist film (first mask) was formed on the gate wiring, electrode, and terminal patterns. The Cr film was etched using this resist film as a mask to form gate wirings, electrodes, and terminals, and then the resist film was removed. Next, a gate insulating film made of SiN is formed to a thickness of about 350 nm on the entire surface of the glass substrate on which the gate wiring, electrodes, and terminals are formed by plasma CVD, and an a-Si film serving as a TFT operation region is formed. A channel protective film made of SiN was successively deposited to a thickness of about 30 nm and successively to a thickness of about 120 nm. Next, a resist film (second mask) was formed in a predetermined self-aligned pattern on the channel protective film, and a self-aligned (SA) pattern serving as a channel protective region in the TFT operation region was formed by a back exposure method. Then, the channel protective film was etched using this resist film as a mask to form a channel protective region on the operation region, and then the resist film was removed.
[0052]
FIG. 19A shows a processed substrate obtained through the steps so far. In this figure, 110 is a glass substrate, 111 is a gate electrode, 112 is a gate terminal, 113 is a gate insulating film, 114 is an amorphous silicon film as an operation layer, and 115 is a channel protection region. The gate wiring patterned together with the gate electrode 111 and the gate terminal 112 is not shown in this figure. The steps so far were performed by the normal method described above with reference to FIG.
[0053]
Next, as shown in FIG. 19B, an n + -type a-Si film 116 to be an ohmic layer of the TFT is formed to a thickness of about 30 nm by plasma CVD, and subsequently a Ti film 117 (20 nm is formed by PVD. ), An Al film 118 (75 nm) and a Ti film 119 (80 nm) were successively formed. In this figure, the region of the gate electrode 112 included in FIG. 19A is omitted in order to show a region (a region on the right side of the gate electrode 111) where a counter electrode is formed in the subsequent process. The processing of the gate terminal region in this example (processing of forming an upper layer film on the gate insulating film and patterning to open a contact hole for the gate terminal) is in the mode described above with reference to FIGS. It is the same as that.
[0054]
Next, on the uppermost Ti film 119, a predetermined drain wiring, electrodes and terminals, a source electrode (also serving as a pixel electrode for IPS), and a counter electrode pattern are formed with a resist film (third mask) ( (Not shown). Using this resist film as a mask, as shown in FIG. 19C, the laminated film of the Ti film 119, the Al film 118, the Ti film 117, the n + type a-Si film 116 and the a-Si film 114 is dry-etched. Then, after forming the drain wiring, the electrode and the terminal, the source electrode (pixel electrode), the counter electrode, and the operation region at the same time, the resist film was removed. FIG. 19C shows the drain electrode 120 of the formed drain wiring, electrodes and terminals, the source electrode 121, the operation region 122, and the counter electrode 123.
[0055]
Next, as shown in FIG. 20A, a SiN film 125 having a thickness of about 330 nm is formed as a final protective film by plasma CVD on the entire surface on which these electrodes and operation regions are formed. This figure also shows a gate terminal 112 formed with the gate electrode 111 and a drain terminal 124 formed with the drain electrode 121.
[0056]
Subsequently, using a mask plate having a gate / drain both terminal pattern similar to that used in the previous example and installed in the etching chamber, as shown in FIG. The gate insulating film 113, the final protective film 125, and the final protective film 125 on the drain terminal 124 are mask-etched to open contact holes 126, 127 of the gate terminal 112 and the drain terminal 124. For the etching here, SF ₆ (200sccm) and O ₂ Dry etching using a mixed gas of (200 sccm) was used.
[0057]
Thus, in this example, an LCD thin film transistor substrate can be manufactured using three fine processing masks and one large pattern processing mask plate having a much coarser opening pattern. It was.
[0058]
In the example described with reference to FIGS. 14 and 15 and the example described with reference to FIGS. 19 and 20, the channel protection type TFT substrate shown in FIG. 5 and the channel protection and IPS type shown in FIG. Although the TFT substrate is manufactured, it is also possible to manufacture the channel etch type TFT substrate shown in FIG. 4 or the channel etch and IPS type TFT substrate shown in FIG. 6 by using the same method.
[0059]
When a channel etch type TFT substrate is to be manufactured, the n + -type amorphous silicon film as shown in FIG. 21A is formed without forming the channel protection region 95 shown in FIG. 96, a Ti film 97, an Al film 98, and a Ti film 99 are successively formed, and then patterned by etching using a resist film formed in a predetermined pattern on the uppermost Ti film 99 as a mask (in this case, the etching is illustrated). As shown in FIG. 21B, the drain electrode 100 and the wiring for the drain electrode 100 and the wiring for the same are formed at the same time as the operation region (channel portion) 102 is formed. A terminal (not shown) and the source electrode 101 are formed. Subsequently, as described above with reference to FIG. 15, a pixel electrode and a final protective film are formed, and openings for a gate terminal and a drain terminal are formed, thereby completing a TFT substrate.
[0060]
When a channel etch and IPS type TFT substrate is to be manufactured, the drain electrode 100 and the source electrode 101 are formed in the step described with reference to FIG. After forming a counter electrode similar to the above, a TFT substrate is manufactured following the method described above with reference to FIG.
[0061]
Although the present invention has been described by way of example of an LCD thin film transistor substrate, generally speaking, the present invention provides insulation over at least one of a gate terminal for a control electrode and a terminal for a controlled electrode. It will be understood that the present invention can be applied to the manufacture of a semiconductor device such as a thin film transistor substrate including a step of opening a film by etching.
[0062]
【The invention's effect】
As described above, according to the present invention, a plurality of terminals are accommodated in one common opening by using a relatively large opening pattern as compared with a fine pattern used for fine processing by a photolithography technique. Thus, the opening operation of the terminal portion can be performed. Therefore, for this opening operation, a layer of a material to be an etching mask applied to a predetermined pattern or a mask means having a predetermined opening pattern can be used. This not only enables production of a thin film transistor substrate using an inexpensive apparatus, but also leads to improvement in productivity. Further, if the pattern opening by the mask means is used, it is possible to eliminate a decrease in yield due to a coating error at the time of resist coating or a pattern defect due to dust.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an LCD thin film transistor substrate of the present invention.
FIG. 2 is a diagram illustrating a mode in which a mask layer for forming openings is used as a color filter.
FIG. 3 is a diagram illustrating a mask plate having an opening pattern.
FIG. 4 is a diagram showing the structure of an inverted staggered amorphous silicon / TFT channel etch type TFT.
FIG. 5 is a diagram showing the structure of an inverted staggered amorphous silicon TFT channel protection type TFT.
FIG. 6 is a diagram showing a structure of a TFT in an inverted staggered amorphous silicon / TFT channel etch type IPS liquid crystal display panel.
FIG. 7 is a diagram showing the structure of a TFT in an inverted staggered amorphous silicon TFT channel protection type IPS liquid crystal display panel.
FIG. 8 is a diagram for explaining a first half step of manufacturing a thin film transistor substrate by a conventional method.
FIG. 9 is a diagram for explaining a latter half process of manufacturing a thin film transistor substrate by a conventional method.
FIG. 10 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention.
FIG. 11 is a drawing for explaining the latter half of the manufacturing process of the thin film transistor substrate according to the first embodiment of the present invention.
FIG. 12 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.
FIG. 13 is a drawing for explaining the latter half of the manufacturing process of the thin film transistor substrate according to the second embodiment of the present invention.
FIG. 14 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention.
FIG. 15 is a diagram illustrating the latter half of the manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention.
FIG. 16 is a top view of a mask plate installed in the etching chamber.
FIG. 17 is a side view of a mask plate installed in the etching chamber.
FIG. 18 is a view showing a mask plate placed on a substrate to be processed.
FIG. 19 is a diagram illustrating the first half of the manufacturing process of the thin film transistor substrate according to the fourth embodiment of the present invention.
FIG. 20 is a diagram illustrating the latter half of the manufacturing process of the thin film transistor substrate according to the fourth embodiment of the present invention.
FIG. 21 is a diagram illustrating still another aspect of the present invention.
[Explanation of symbols]
1 ... LCD thin film transistor substrate
2 ... Display section
3 ... Terminal part
4 ... Opening
5 ... Terminal
6 ... Etching mask (color filter)
8 ... Wiring
9 ... Transparent substrate
11 ... Mask plate
12 ... Metal plate
13 ... Opening pattern
30, 50, 70, 90, 110 ... glass substrate
31, 51, 71, 91, 111 ... gate electrode
32, 52, 72, 92, 112 ... gate terminals
35, 55 ... Etching stopper
38, 61, 81, 101, 121 ... source electrode
39, 62, 82, 100, 120 ... drain electrode
44, 63, 77, 103 ... pixel electrodes
45 ... Gate terminal connection wiring
57, 84 ... resist layer
104, 124 ... drain terminals
123 ... Counter electrode
105, 125 ... Final protective film
201 ... Transparent glass substrate
202 ... Gate electrode
203 ... Gate insulating film
204 ... operation layer
205 ... Ohmic layer
206, 216 ... Source electrode
207 ... Drain electrode
208, 218 ... pixel electrodes
209 ... Final protective film
210: Channel protective film
219 ... Counter electrode
301 ... Mask plate
302 ... Substrate to be processed
303, 304 ... opening pattern
306 ... Clamp
307 ... Clamp shaft
315 ... Weight

Claims

表示部と、当該表示部の周辺に複数の端子を備えた端子部が配されており、
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部電気回路と接続するための複数のゲート端子が配された端子部と、
前記薄膜トランジスタのドレイン電極と接続されており前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置用基板の製造方法であって、
前記複数のゲート端子、または、前記複数のドレイン端子に対して共通の開口を形成するパターンを有するマスクを使用して前記端子部を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布を、ロール塗布又はインクジェット方式の印刷により行なうことを特徴とする液晶表示装置用基板製造方法。A display unit and a terminal unit having a plurality of terminals are arranged around the display unit,
The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external electric circuit;
A method for manufacturing a substrate for a liquid crystal display device, comprising: a terminal portion connected to a drain electrode of the thin film transistor, and having a plurality of drain terminals for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit. And
Wherein the plurality of gate terminals, or viewing including the step of using a mask to form the terminal portion having a pattern to form a common opening to said plurality of drain terminals,
The mask is formed by applying a material to be an etching mask,
A method for manufacturing a substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing .

表示部と、当該表示部の周辺に複数の端子を備えた端子部が配されており、  A display part and a terminal part having a plurality of terminals are arranged around the display part,
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部電気回路と接続するための複数のゲート端子が配された端子部と、  The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external electric circuit;
前記薄膜トランジスタのドレイン電極と接続されており前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置用基板の製造方法であって、  A method for manufacturing a substrate for a liquid crystal display device, comprising: a terminal portion that is connected to a drain electrode of the thin film transistor and is connected to an external electric circuit for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit. And
前記複数のゲート端子、または、前記複数のドレイン端子に対して共通の開口を形成するパターンを有するマスクを使用して前記端子部を形成する工程を含み、  Forming the terminal portion using a mask having a pattern that forms a common opening for the plurality of gate terminals or the plurality of drain terminals;
前記マスクは、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、  The mask is formed by applying a material to be an etching mask in a predetermined pattern,
前記マスクを液晶表示装置のためのカラーフィルターとして形成することを特徴とする液晶表示装置用基板製造方法。  A method of manufacturing a substrate for a liquid crystal display device, wherein the mask is formed as a color filter for a liquid crystal display device.

表示部と、当該表示部の周辺に複数の端子を備えた端子部が配されており、  A display part and a terminal part having a plurality of terminals are arranged around the display part,
前記端子部は、前記表示部に配された複数の薄膜トランジスタのゲート電極に接続されているゲート配線を外部回路と接続するための複数のゲート端子が配された端子部と、  The terminal portion includes a terminal portion provided with a plurality of gate terminals for connecting a gate wiring connected to gate electrodes of a plurality of thin film transistors provided in the display portion to an external circuit;
前記薄膜トランジスタのドレイン電極と接続されており、前記ゲート配線と直交するドレイン配線を外部電気回路と接続するための複数のドレイン端子が配された端子部とを含む液晶表示装置基板であって、  A liquid crystal display device substrate including a terminal portion connected to a drain electrode of the thin film transistor and provided with a plurality of drain terminals for connecting a drain wiring orthogonal to the gate wiring to an external electric circuit;
前記ゲート電極を覆う絶縁膜と、  An insulating film covering the gate electrode;
前記絶縁膜に積層されている保護膜とを備え、  A protective film laminated on the insulating film,
前記絶縁膜及び前記保護膜には、前記複数のゲート端子に対して共通の開口が設けられており、  The insulating film and the protective film are provided with a common opening for the plurality of gate terminals,
前記保護膜には、前記複数のドレイン端子に対して共通の開口が設けられており、  The protective film is provided with a common opening for the plurality of drain terminals,
前記保護膜は、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、  The protective film is formed by applying a material to be an etching mask in a predetermined pattern,
前記エッチングマスクとなる材料の塗布は、ロール塗布又はインクジェット方式の印刷によりなされたものであることを特徴とする液晶表示装置用基板。  The substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing.

透明基材上に、直接、制御電極であるゲート電極と、当該ゲート電極を外部電気回路に接続するためのゲート端子と、前記ゲート電極を覆う絶縁膜とが形成されており、前記絶縁膜を介して、被制御電極であるドレイン電極と、当該ドレイン電極を外部電気回路に接続するためのドレイン端子とが配されている液晶表示装置用薄膜トランジスタ基板を製造する方法であって、
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布を、ロール塗布又はインクジェット方式の印刷により行なうことを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。On the transparent substrate , a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is through it, a method for producing the drain electrode is controlled electrode, a liquid crystal display device for a thin film transistor substrate and the drain terminal for connecting the drain electrode to an external electrical circuit is arranged,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
The mask is formed by applying a material to be an etching mask,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the material to be the etching mask is applied by roll coating or ink jet printing .

透明基材上に、直接、制御電極であるゲート電極と、当該ゲート電極を外部電気回路に接続するためのゲート端子と、前記ゲート電極を覆う絶縁膜とが形成されており、前記絶縁膜を介して、被制御電極であるドレイン電極と、当該ドレイン電極を外部電気回路に接続するためのドレイン端子とが形成されている液晶表示装置用薄膜トランジスタ基板を製造する方法であって、
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクは、エッチングマスクとなる材料が塗布して形成されたものであって、
前記マスクを液晶表示装置のためのカラーフィルターとして形成することを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。 On the transparent substrate, a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is A method of manufacturing a thin film transistor substrate for a liquid crystal display device in which a drain electrode which is a controlled electrode and a drain terminal for connecting the drain electrode to an external electric circuit are formed,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
The mask is formed by applying a material to be an etching mask,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the mask is formed as a color filter for the liquid crystal display device.

前記透明基材上に、順に前記ゲート電極、ゲート絶縁膜、半導体層、チャネル保護膜を所定の形状に形成した後、コンタクト層を堆積し、 On the transparent base material, the gate electrode, the gate insulating film, the semiconductor layer, and the channel protective film are sequentially formed in a predetermined shape, and then a contact layer is deposited,
さらに、前記ゲート端子上の前記絶縁膜に開口を形成した後、前記ゲート端子を覆って信号配線を形成する、請求項４記載の方法。 The method according to claim 4, further comprising forming an opening in the insulating film on the gate terminal, and forming a signal wiring covering the gate terminal.

前記透明基材上に、順に前記ゲート電極、ゲート絶縁膜、半導体層、コンタクト層、信号配線を所定の形状に形成した後、薄膜トランジスタのチャネル部を被覆し、 On the transparent substrate, the gate electrode, the gate insulating film, the semiconductor layer, the contact layer, and the signal wiring are sequentially formed in a predetermined shape, and then the channel portion of the thin film transistor is covered.
前記ゲート端子上の前記絶縁膜を開口するパターンにエッチングマスクを塗布する、請求項４記載の方法。 The method according to claim 4, wherein an etching mask is applied to a pattern opening the insulating film on the gate terminal.

透明基材上に、直接、制御電極であるゲート電極と、当該ゲート電極を外部電気回路に接続するためのゲート端子と、前記ゲート電極を覆う絶縁膜とが形成されており、前記絶縁膜を介して、被制御電極であるドレイン電極と、当該ドレイン電極を外部電気回路に接続するためのドレイン端子とが配されている液晶表示装置用薄膜トランジスタ基板を製造する方法であって、
複数の前記ゲート端子に対して共通の開口を形成するパターンを有するマスクを使用して、複数の前記ゲート端子上の絶縁膜に開口を形成する工程を含み、
前記マスクとして、所定の開口パターンを備えたマスク板を使用し、
前記マスク板を使用する前に、開口処理する前記絶縁膜の全面に有機材料の膜を形成する液晶表示装置用薄膜トランジスタ基板の製造方法。 On a transparent substrate directly with the gate electrode as a control electrode, and a gate terminal for connecting the gate electrode to an external electrical circuit, wherein an insulating film covering the gate electrode is formed, the insulating film through it, a method for producing the drain electrode is controlled electrode, a liquid crystal display device for a thin film transistor substrate and the drain terminal for connecting the drain electrode to an external electrical circuit is arranged,
Using a mask having a pattern that forms a common opening for a plurality of the gate terminals, and forming an opening in the insulating film on the plurality of gate terminals,
As the mask, using a mask plate having a predetermined opening pattern,
A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein an organic material film is formed on the entire surface of the insulating film to be subjected to opening processing before using the mask plate.

前記有機材料がレジスト材料、ポリイミド系樹脂又はアクリル系樹脂である、請求項８記載の方法。The method according to claim 8, wherein the organic material is a resist material, a polyimide resin, or an acrylic resin.

前記有機材料膜の上に前記マスク板を配置し、そのマスク孔部の有機材料を酸素系ガスでアッシング除去してからマスクエッチングを行う、請求項８記載の方法。9. The method according to claim 8, wherein the mask plate is disposed on the organic material film, and the mask material is etched after the organic material in the mask hole portion is removed by ashing with an oxygen-based gas.

前記マスクエッチング後に、前記有機材料をアッシング除去し又は剥離液により除去する、請求項１０記載の方法。The method according to claim 10, wherein the organic material is removed by ashing or removed by a stripping solution after the mask etching.

表示部と、当該表示部の周辺に複数の端子を備えた端子部とを含む液晶表示装置用薄膜トランジスタ基板であり、
透明基材上に、直接、制御電極であるゲート電極と、当該ゲート電極を外部電気回路に接続するためのゲート端子と、前記ゲート電極を覆う絶縁膜とが形成されており、前記絶縁膜を介して、被制御電極であるドレイン電極と、当該ドレイン電極を外部電気回路に接続するためのドレイン端子とが形成されており、
前記端子部には、前記ゲート端子が形成されている端子部と、前記ドレイン端子が形成されている端子部とを含む液晶表示装置用薄膜トランジスタ基板であって、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜に積層されている保護膜とを備え、
前記絶縁膜及び前記保護膜に、前記複数のゲート端子に対して共通の開口が設けられているか、または、
前記保護膜に、前記複数のドレイン端子に対して共通の開口が設けられており、
前記保護膜は、エッチングマスクとなる材料を所定のパターンに塗布して形成されたものであって、
前記エッチングマスクとなる材料の塗布は、ロール塗布又はインクジェット方式の印刷によりなされたものであることを特徴とする液晶表示装置用薄膜トランジスタ基板。A thin film transistor substrate for a liquid crystal display device including a display unit and a terminal unit having a plurality of terminals around the display unit,
On the transparent substrate , a gate electrode as a control electrode, a gate terminal for connecting the gate electrode to an external electric circuit, and an insulating film covering the gate electrode are formed, and the insulating film is A drain electrode which is a controlled electrode and a drain terminal for connecting the drain electrode to an external electric circuit are formed,
The terminal portion is a thin film transistor substrate for a liquid crystal display device including a terminal portion in which the gate terminal is formed and a terminal portion in which the drain terminal is formed ,
An insulating film covering the gate electrode;
A protective film laminated on the insulating film,
The insulating film and the protective film are provided with a common opening for the plurality of gate terminals, or
The protective film is provided with a common opening for the plurality of drain terminals,
The protective film is formed by applying a material to be an etching mask in a predetermined pattern,
The thin film transistor substrate for a liquid crystal display device, wherein the material serving as the etching mask is applied by roll coating or ink jet printing .