JP2001208798A - 半導体回路のテスト方法および装置 - Google Patents
半導体回路のテスト方法および装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 自己修復後のテスト対象回路の正常動作を保
証するためのテスト条件の変化を考慮したテストを実行
可能にし、テスト結果の信頼性を向上させた半導体回路
のテスト方法および装置を得ることである。 【解決手段】 最初のテスト条件による論理テストと同
一であって、前記最初のテスト条件に対し変化させたテ
スト条件による論理テストを故障箇所の修復が可能なテ
スト対象回路に行い、前記最初のテスト条件で行った論
理テストの結果取得した故障情報と、前記変化させた前
記テスト条件による論理テストの結果取得した故障情報
とを比較し、前記最初のテスト条件と前記変化させたテ
スト条件での前記テスト対象回路の正常動作を確認す
る。
証するためのテスト条件の変化を考慮したテストを実行
可能にし、テスト結果の信頼性を向上させた半導体回路
のテスト方法および装置を得ることである。 【解決手段】 最初のテスト条件による論理テストと同
一であって、前記最初のテスト条件に対し変化させたテ
スト条件による論理テストを故障箇所の修復が可能なテ
スト対象回路に行い、前記最初のテスト条件で行った論
理テストの結果取得した故障情報と、前記変化させた前
記テスト条件による論理テストの結果取得した故障情報
とを比較し、前記最初のテスト条件と前記変化させたテ
スト条件での前記テスト対象回路の正常動作を確認す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、自己修復機能に
より例えばＲＡＭなどのテスト対象回路の故障箇所に対
しその冗長回路を制御することで前記故障箇所の使用を
回避した際の正常動作を保証するための半導体回路のテ
スト方法および装置に関するものである。
より例えばＲＡＭなどのテスト対象回路の故障箇所に対
しその冗長回路を制御することで前記故障箇所の使用を
回避した際の正常動作を保証するための半導体回路のテ
スト方法および装置に関するものである。
【０００２】
【従来の技術】図１７は自己修復機能を備えた従来の半
導体回路のテスト装置の構成を示すブロック図である。
なお、この半導体回路のテスト装置では電子システムの
ＲＡＭが自己修復の対象となっている。図において、１
００は通常動作モードと自己修復動作モードを有した電
子システム、１は自己修復の対象となっているＲＡＭで
あり、電子システム１００の所望の通常動作を行うため
に必要な記憶容量よりも大きな記憶容量を持つものを使
用する。２は論理回路部である。これらＲＡＭ１および
論理回路部２は電子システム１００の所望の通常動作を
実現するためのものである。
導体回路のテスト装置の構成を示すブロック図である。
なお、この半導体回路のテスト装置では電子システムの
ＲＡＭが自己修復の対象となっている。図において、１
００は通常動作モードと自己修復動作モードを有した電
子システム、１は自己修復の対象となっているＲＡＭで
あり、電子システム１００の所望の通常動作を行うため
に必要な記憶容量よりも大きな記憶容量を持つものを使
用する。２は論理回路部である。これらＲＡＭ１および
論理回路部２は電子システム１００の所望の通常動作を
実現するためのものである。
【０００３】３は冗長制御回路であり、電子システム１
００の通常動作モード時はＲＡＭ１の故障部分を使用し
ないようにＲＡＭ１と論理回路部２間の信号伝達を制御
する。また、電子システム１００の自己修復動作モード
時は次に述べるＲＡＭ・ビルト・イン・セルフ・テスト
回路とＲＡＭ１との間の信号伝達を制御する。４はこの
ＲＡＭ・ビルト・イン・セルフ・テスト回路であり、Ｒ
ＡＭ１に対するテストパターンの発生やＲＡＭ１の出力
データのテストを行う。
００の通常動作モード時はＲＡＭ１の故障部分を使用し
ないようにＲＡＭ１と論理回路部２間の信号伝達を制御
する。また、電子システム１００の自己修復動作モード
時は次に述べるＲＡＭ・ビルト・イン・セルフ・テスト
回路とＲＡＭ１との間の信号伝達を制御する。４はこの
ＲＡＭ・ビルト・イン・セルフ・テスト回路であり、Ｒ
ＡＭ１に対するテストパターンの発生やＲＡＭ１の出力
データのテストを行う。
【０００４】５はＲＡＭ１に対するＲＡＭ・ビルト・イ
ン・セルフ・リペア回路であり、冗長制御回路３の動作
モード（通常動作モード／自己修復動作モード）の制
御、ＲＡＭ・ビルト・イン・セルフ・テスト回路４の制
御、テスト結果の収集、および修復可否の判定などを行
う。
ン・セルフ・リペア回路であり、冗長制御回路３の動作
モード（通常動作モード／自己修復動作モード）の制
御、ＲＡＭ・ビルト・イン・セルフ・テスト回路４の制
御、テスト結果の収集、および修復可否の判定などを行
う。
【０００５】６は論理回路部２に対するＬＯＧＩＣ・ビ
ルト・イン・セルフ・テスト回路であり、テスト用の擬
似乱数発生や論理回路部２の出力結果の圧縮を行う。
ルト・イン・セルフ・テスト回路であり、テスト用の擬
似乱数発生や論理回路部２の出力結果の圧縮を行う。
【０００６】なお、テスト結果の圧縮にはシグネチャレ
ジスタを用いることが一般的である。また、ＬＯＧＩＣ
・ビルト・イン・セルフ・テスト回路６は符号１で示す
ＲＡＭ部分の自己修復動作には必須ではないので省略さ
れる場合がある。
ジスタを用いることが一般的である。また、ＬＯＧＩＣ
・ビルト・イン・セルフ・テスト回路６は符号１で示す
ＲＡＭ部分の自己修復動作には必須ではないので省略さ
れる場合がある。
【０００７】次に動作について説明する。図１８は、図
１７に示した従来の半導体回路のテスト装置の自己修復
動作を示すフローチャートである。ＲＡＭ・ビルト・イ
ン・セルフ・リペア回路５がＲＡＭ・ビルト・イン・セ
ルフ・テスト回路４と冗長制御回路３を制御してＲＡＭ
１のテストを実行する（ステップＳＴ１）。このテスト
結果をＲＡＭ・ビルト・イン・セルフ・リペア回路５が
収集し、故障の有無の判定および修復の可否判定を行う
（ステップＳＴ２）。この結果、修復可能であれば、Ｒ
ＡＭ・ビルト・イン・セルフ・リペア回路５によって、
冗長制御回路３がＲＡＭ１の故障部分の使用を回避する
ように制御される（ステップＳＴ３）。
１７に示した従来の半導体回路のテスト装置の自己修復
動作を示すフローチャートである。ＲＡＭ・ビルト・イ
ン・セルフ・リペア回路５がＲＡＭ・ビルト・イン・セ
ルフ・テスト回路４と冗長制御回路３を制御してＲＡＭ
１のテストを実行する（ステップＳＴ１）。このテスト
結果をＲＡＭ・ビルト・イン・セルフ・リペア回路５が
収集し、故障の有無の判定および修復の可否判定を行う
（ステップＳＴ２）。この結果、修復可能であれば、Ｒ
ＡＭ・ビルト・イン・セルフ・リペア回路５によって、
冗長制御回路３がＲＡＭ１の故障部分の使用を回避する
ように制御される（ステップＳＴ３）。
【０００８】このような自己修復機能を持つ半導体回路
のテスト装置は、例えば、特開平８−９４７１８号公報
に開示されている。なお、ＵＳＰ−５９５６３５０号公
報に示されるように、システムの温度が上昇した状態で
故障部分の使用を回避するようにセルフリペアを行うと
いう技術も公知である。
のテスト装置は、例えば、特開平８−９４７１８号公報
に開示されている。なお、ＵＳＰ−５９５６３５０号公
報に示されるように、システムの温度が上昇した状態で
故障部分の使用を回避するようにセルフリペアを行うと
いう技術も公知である。
【０００９】
【発明が解決しようとする課題】従来の半導体回路のテ
スト方法および装置は以上のように構成されていたの
で、一回のセルフテストの結果に基づいて冗長制御回路
３を制御するため、その一回のテストを行うときの条件
（電圧や温度）で検出されない故障については冗長制御
回路３に対する正常な制御が行えないという課題があっ
た。
スト方法および装置は以上のように構成されていたの
で、一回のセルフテストの結果に基づいて冗長制御回路
３を制御するため、その一回のテストを行うときの条件
（電圧や温度）で検出されない故障については冗長制御
回路３に対する正常な制御が行えないという課題があっ
た。
【００１０】例えば、低温（または常温）で電子システ
ム１００の電源を投入し、この直後にセルフテストを行
った場合、高温（システムの動作時の定常温度）でしか
発生しない故障を見逃していることになる。もしこのよ
うな故障が存在する場合は、電子システム１００は高温
な状態になると誤動作する。
ム１００の電源を投入し、この直後にセルフテストを行
った場合、高温（システムの動作時の定常温度）でしか
発生しない故障を見逃していることになる。もしこのよ
うな故障が存在する場合は、電子システム１００は高温
な状態になると誤動作する。
【００１１】逆に、ＵＳＰ−５９５６３５０号公報に示
されるように、電子システム１００の温度が上昇した状
態でセルフテストを行った場合、低温でしか発生しない
故障を見逃していることになる。もしこのような故障が
存在する場合は、電子システム１００が低温な状態で誤
動作する。
されるように、電子システム１００の温度が上昇した状
態でセルフテストを行った場合、低温でしか発生しない
故障を見逃していることになる。もしこのような故障が
存在する場合は、電子システム１００が低温な状態で誤
動作する。
【００１２】これは、電子システム１００がパワーセー
ブ機能を持っており温度がいったん下がる場合や、電子
システム１００が携帯機器などであり周囲温度が急激に
変化するような場合に問題となる。
ブ機能を持っており温度がいったん下がる場合や、電子
システム１００が携帯機器などであり周囲温度が急激に
変化するような場合に問題となる。
【００１３】この発明は上記のような課題を解決するた
めになされたものであり、自己修復後のテスト対象回路
の正常動作を保証するためのテスト条件の変化を考慮し
たテストを実行できるようにすることで、テスト条件の
変化に対するテスト結果の信頼性を向上させた半導体回
路のテスト方法および装置を得ることを目的とする。
めになされたものであり、自己修復後のテスト対象回路
の正常動作を保証するためのテスト条件の変化を考慮し
たテストを実行できるようにすることで、テスト条件の
変化に対するテスト結果の信頼性を向上させた半導体回
路のテスト方法および装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体回
路のテスト方法は、最初のテスト条件によりテスト対象
回路の論理テストを行うことにより取得した故障情報を
もとに、当該テスト対象回路の故障箇所の修復について
の可否判定などを行い、前記故障箇所の修復が可能であ
ると判定した前記テスト対象回路に行った論理テストと
同一であって、前記最初のテスト条件に対し変化させた
テスト条件による論理テストを前記テスト対象回路に行
い、前記最初のテスト条件で行った論理テストの結果取
得した故障情報と、前記最初のテスト条件に対し変化さ
せた前記テスト条件による論理テストの結果取得した故
障情報とを比較し、該比較結果をもとに、前記最初のテ
スト条件と前記変化させたテスト条件での前記テスト対
象回路の正常動作を確認するようにしたものである。
路のテスト方法は、最初のテスト条件によりテスト対象
回路の論理テストを行うことにより取得した故障情報を
もとに、当該テスト対象回路の故障箇所の修復について
の可否判定などを行い、前記故障箇所の修復が可能であ
ると判定した前記テスト対象回路に行った論理テストと
同一であって、前記最初のテスト条件に対し変化させた
テスト条件による論理テストを前記テスト対象回路に行
い、前記最初のテスト条件で行った論理テストの結果取
得した故障情報と、前記最初のテスト条件に対し変化さ
せた前記テスト条件による論理テストの結果取得した故
障情報とを比較し、該比較結果をもとに、前記最初のテ
スト条件と前記変化させたテスト条件での前記テスト対
象回路の正常動作を確認するようにしたものである。
【００１５】この発明に係る半導体回路のテスト方法
は、最初のテスト条件に対し変化を与え、前記最初のテ
スト条件で行った論理テストと同一の前記変化が与えら
れたテスト条件による論理テストをテスト対象回路に行
い、前記最初のテスト条件で行った論理テストの結果取
得した故障情報と、前記最初のテスト条件に対し変化を
与えた前記テスト条件による前記論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と、当該最初のテスト条件に対し変化を
与えた前記テスト条件とにおける前記テスト対象回路の
正常動作を確認するようにしたものである。
は、最初のテスト条件に対し変化を与え、前記最初のテ
スト条件で行った論理テストと同一の前記変化が与えら
れたテスト条件による論理テストをテスト対象回路に行
い、前記最初のテスト条件で行った論理テストの結果取
得した故障情報と、前記最初のテスト条件に対し変化を
与えた前記テスト条件による前記論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と、当該最初のテスト条件に対し変化を
与えた前記テスト条件とにおける前記テスト対象回路の
正常動作を確認するようにしたものである。
【００１６】この発明に係る半導体回路のテスト方法
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について変化を与
えるようにしたものである。
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について変化を与
えるようにしたものである。
【００１７】この発明に係る半導体回路のテスト方法
は、擬似的な論理テストをテスト対象回路やその周辺回
路に対し行うことで、前記最初のテスト条件について一
定の変化を与えたテスト条件による論理テストをテスト
対象回路に行い、前記最初のテスト条件で行った論理テ
ストの結果取得した故障情報と、前記一定の変化を与え
た前記テスト条件による論理テストの結果取得した故障
情報とを比較し、該比較結果をもとに、前記最初のテス
ト条件と、前記一定の変化を与えたテスト条件での前記
テスト対象回路の正常動作を確認するようにしたもので
ある。
は、擬似的な論理テストをテスト対象回路やその周辺回
路に対し行うことで、前記最初のテスト条件について一
定の変化を与えたテスト条件による論理テストをテスト
対象回路に行い、前記最初のテスト条件で行った論理テ
ストの結果取得した故障情報と、前記一定の変化を与え
た前記テスト条件による論理テストの結果取得した故障
情報とを比較し、該比較結果をもとに、前記最初のテス
ト条件と、前記一定の変化を与えたテスト条件での前記
テスト対象回路の正常動作を確認するようにしたもので
ある。
【００１８】この発明に係る半導体回路のテスト方法
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化するテスト条
件による前記同一の論理テストを前記テスト対象回路に
複数回行い、前記論理テストを行うたびに前記最初のテ
スト条件で行った論理テストの結果取得した故障情報と
前記変化するテスト条件による前記論理テストの結果取
得した故障情報とを比較し、該比較結果をもとに、前記
最初のテスト条件と前記変化したテスト条件での前記テ
スト対象回路の正常動作を確認するようにしたものであ
る。
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化するテスト条
件による前記同一の論理テストを前記テスト対象回路に
複数回行い、前記論理テストを行うたびに前記最初のテ
スト条件で行った論理テストの結果取得した故障情報と
前記変化するテスト条件による前記論理テストの結果取
得した故障情報とを比較し、該比較結果をもとに、前記
最初のテスト条件と前記変化したテスト条件での前記テ
スト対象回路の正常動作を確認するようにしたものであ
る。
【００１９】この発明に係る半導体回路のテスト方法
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化が一定の量に
なるまで、該変化したテスト条件による前記同一の論理
テストを前記テスト対象回路に複数回行い、前記論理テ
ストを行うたびに、前記最初のテスト条件で行った論理
テストの結果取得した故障情報と前記変化したテスト条
件による前記論理テストの結果取得した故障情報とを比
較し、該比較結果をもとに、前記最初のテスト条件と前
記一定の量まで変化するテスト条件での前記テスト対象
回路の正常動作を確認するようにしたものである。
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化が一定の量に
なるまで、該変化したテスト条件による前記同一の論理
テストを前記テスト対象回路に複数回行い、前記論理テ
ストを行うたびに、前記最初のテスト条件で行った論理
テストの結果取得した故障情報と前記変化したテスト条
件による前記論理テストの結果取得した故障情報とを比
較し、該比較結果をもとに、前記最初のテスト条件と前
記一定の量まで変化するテスト条件での前記テスト対象
回路の正常動作を確認するようにしたものである。
【００２０】この発明に係る半導体回路のテスト方法
は、チップ温度をテスト条件としたものである。
は、チップ温度をテスト条件としたものである。
【００２１】この発明に係る半導体回路のテスト方法
は、テスト対象回路の電源電圧をテスト条件としたもの
である。
は、テスト対象回路の電源電圧をテスト条件としたもの
である。
【００２２】この発明に係る半導体回路のテスト装置
は、テスト対象回路に対し行った最初のテスト条件によ
る論理テストの結果取得した故障情報を格納するレジス
タと、該レジスタに格納した前記論理テストの結果取得
した故障情報をもとに、前記テスト対象回路の故障箇所
の有無を判定し、前記故障箇所があるときの当該故障箇
所の修復についての可否判定などを行い、前記故障箇所
の修復について可能と判定したときの前記レジスタに格
納してある前記論理テストの結果取得した故障情報と、
前記論理テストと同一であって、前記最初のテスト条件
に対し変化させたテスト条件による論理テストを前記テ
スト対象回路に行ったときの当該論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と前記変化させたテスト条件での前記テ
スト対象回路の正常動作を確認するテスト回路とを備え
るようにしたものである。
は、テスト対象回路に対し行った最初のテスト条件によ
る論理テストの結果取得した故障情報を格納するレジス
タと、該レジスタに格納した前記論理テストの結果取得
した故障情報をもとに、前記テスト対象回路の故障箇所
の有無を判定し、前記故障箇所があるときの当該故障箇
所の修復についての可否判定などを行い、前記故障箇所
の修復について可能と判定したときの前記レジスタに格
納してある前記論理テストの結果取得した故障情報と、
前記論理テストと同一であって、前記最初のテスト条件
に対し変化させたテスト条件による論理テストを前記テ
スト対象回路に行ったときの当該論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と前記変化させたテスト条件での前記テ
スト対象回路の正常動作を確認するテスト回路とを備え
るようにしたものである。
【００２３】この発明に係る半導体回路のテスト装置
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について変化を与
える構成をテスト回路が備えるようにしたものである。
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について変化を与
える構成をテスト回路が備えるようにしたものである。
【００２４】この発明に係る半導体回路のテスト装置
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について一定の変
化を与えたテスト条件による、前記最初のテスト条件で
行った論理テストと同一の論理テストをテスト対象回路
に対し行い、レジスタに格納されている前記最初のテス
ト条件で行った論理テストの結果取得した故障情報と、
前記一定の変化を与えた前記テスト条件による論理テス
トの結果取得した故障情報とを比較し、該比較結果をも
とに、前記最初のテスト条件と、当該最初のテスト条件
に対し一定の変化を与えた前記テスト条件での前記テス
ト対象回路の正常動作を確認するテスト回路を備えるよ
うにしたものである。
は、テスト対象回路やその周辺回路に対し擬似的な論理
テストを行うことで最初のテスト条件について一定の変
化を与えたテスト条件による、前記最初のテスト条件で
行った論理テストと同一の論理テストをテスト対象回路
に対し行い、レジスタに格納されている前記最初のテス
ト条件で行った論理テストの結果取得した故障情報と、
前記一定の変化を与えた前記テスト条件による論理テス
トの結果取得した故障情報とを比較し、該比較結果をも
とに、前記最初のテスト条件と、当該最初のテスト条件
に対し一定の変化を与えた前記テスト条件での前記テス
ト対象回路の正常動作を確認するテスト回路を備えるよ
うにしたものである。
【００２５】この発明に係る半導体回路のテスト装置
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に対し繰り返し前記最初のテス
ト条件に対し変化を与えながら、該変化するテスト条件
による前記同一の論理テストを前記テスト対象回路に対
し複数回行い、前記論理テストを行うたびに、レジスタ
に格納してある前記最初のテスト条件で行った論理テス
トの結果取得した故障情報と前記変化するテスト条件に
よる前記論理テストの結果取得した故障情報とを比較
し、該比較結果をもとに、前記最初のテスト条件と前記
変化するテスト条件での前記テスト対象回路の正常動作
を確認するテスト回路を備えるようにしたものである。
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に対し繰り返し前記最初のテス
ト条件に対し変化を与えながら、該変化するテスト条件
による前記同一の論理テストを前記テスト対象回路に対
し複数回行い、前記論理テストを行うたびに、レジスタ
に格納してある前記最初のテスト条件で行った論理テス
トの結果取得した故障情報と前記変化するテスト条件に
よる前記論理テストの結果取得した故障情報とを比較
し、該比較結果をもとに、前記最初のテスト条件と前記
変化するテスト条件での前記テスト対象回路の正常動作
を確認するテスト回路を備えるようにしたものである。
【００２６】この発明に係る半導体回路のテスト装置
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化が一定の量に
なるまで、該変化するテスト条件による前記同一の論理
テストを前記テスト対象回路に複数回行い、前記論理テ
ストを行うたびに、レジスタに格納されている前記最初
のテスト条件で行った論理テストの結果取得した故障情
報と前記変化するテスト条件による前記論理テストの結
果取得した故障情報とを比較し、該比較結果をもとに、
前記最初のテスト条件と前記一定の量まで変化するテス
ト条件での前記テスト対象回路の正常動作を確認するテ
スト回路を備えるようにしたものである。
は、最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に繰り返すことで前記最初のテ
スト条件に対し変化を与えながら、該変化が一定の量に
なるまで、該変化するテスト条件による前記同一の論理
テストを前記テスト対象回路に複数回行い、前記論理テ
ストを行うたびに、レジスタに格納されている前記最初
のテスト条件で行った論理テストの結果取得した故障情
報と前記変化するテスト条件による前記論理テストの結
果取得した故障情報とを比較し、該比較結果をもとに、
前記最初のテスト条件と前記一定の量まで変化するテス
ト条件での前記テスト対象回路の正常動作を確認するテ
スト回路を備えるようにしたものである。
【００２７】この発明に係る半導体回路のテスト装置
は、チップ温度をテスト条件としたものである。
は、チップ温度をテスト条件としたものである。
【００２８】この発明に係る半導体回路のテスト装置
は、テスト対象回路の電源電圧をテスト条件としたもの
である。
は、テスト対象回路の電源電圧をテスト条件としたもの
である。
【００２９】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１はこの実施の形態１の半導体回路の
テスト方法が適用されるテスト装置の構成を示すブロッ
ク図である。図１において、２００は通常動作モードと
自己修復動作モードを有したＬＳＩとして構成された電
子システム、１は前記電子システム２００が有している
自己修復の対象となっているＲＡＭ（テスト対象回路）
であり、電子システム２００の所望の通常動作を行うた
めに必要な記憶容量よりも大きな記憶容量を持つものを
使用する。２は論理回路部（周辺回路）である。これら
ＲＡＭ１および論理回路部２は電子システム２００の所
望の通常動作を実現するためのものである。
ついて説明する。 実施の形態１．図１はこの実施の形態１の半導体回路の
テスト方法が適用されるテスト装置の構成を示すブロッ
ク図である。図１において、２００は通常動作モードと
自己修復動作モードを有したＬＳＩとして構成された電
子システム、１は前記電子システム２００が有している
自己修復の対象となっているＲＡＭ（テスト対象回路）
であり、電子システム２００の所望の通常動作を行うた
めに必要な記憶容量よりも大きな記憶容量を持つものを
使用する。２は論理回路部（周辺回路）である。これら
ＲＡＭ１および論理回路部２は電子システム２００の所
望の通常動作を実現するためのものである。
【００３０】３は冗長制御回路であり、電子システム２
００の通常動作モード時はＲＡＭ１の故障部分を使用し
ないようにＲＡＭ１と論理回路部２との間の信号伝達を
制御する。また、電子システム２００の自己修復動作モ
ード時は次に述べるＲＡＭ・ビルト・イン・セルフ・テ
スト回路とＲＡＭ１の間の信号伝達を制御する。４はこ
のＲＡＭ・ビルト・イン・セルフ・テスト回路（テスト
回路）であり、ＲＡＭ１に対するテストパターンの発生
やＲＡＭ１の出力データのテストを行う。
００の通常動作モード時はＲＡＭ１の故障部分を使用し
ないようにＲＡＭ１と論理回路部２との間の信号伝達を
制御する。また、電子システム２００の自己修復動作モ
ード時は次に述べるＲＡＭ・ビルト・イン・セルフ・テ
スト回路とＲＡＭ１の間の信号伝達を制御する。４はこ
のＲＡＭ・ビルト・イン・セルフ・テスト回路（テスト
回路）であり、ＲＡＭ１に対するテストパターンの発生
やＲＡＭ１の出力データのテストを行う。
【００３１】１１はこの電子システム２００におけるＬ
ＳＩ・ビルト・イン・セルフ・リペア回路（テスト回
路）であり、図１７で示したＲＡＭ・ビルト・イン・セ
ルフ・リペア回路５が有している冗長制御回路３の動作
モード（通常動作モード／自己修復動作モード）の制
御、ＲＡＭ・ビルト・イン・セルフ・テスト回路４の制
御、テスト結果の収集、および修復可否の判定などの機
能を含む。なお、論理回路部２に対するＬＯＧＩＣ・ビ
ルト・イン・セルフ・テスト回路（テスト回路）１２が
存在する場合には、ＬＳＩ・ビルト・イン・セルフ・リ
ペア回路１１はＬＯＧＩＣ・ビルト・イン・セルフ・テ
スト回路１２を制御するように構成する。
ＳＩ・ビルト・イン・セルフ・リペア回路（テスト回
路）であり、図１７で示したＲＡＭ・ビルト・イン・セ
ルフ・リペア回路５が有している冗長制御回路３の動作
モード（通常動作モード／自己修復動作モード）の制
御、ＲＡＭ・ビルト・イン・セルフ・テスト回路４の制
御、テスト結果の収集、および修復可否の判定などの機
能を含む。なお、論理回路部２に対するＬＯＧＩＣ・ビ
ルト・イン・セルフ・テスト回路（テスト回路）１２が
存在する場合には、ＬＳＩ・ビルト・イン・セルフ・リ
ペア回路１１はＬＯＧＩＣ・ビルト・イン・セルフ・テ
スト回路１２を制御するように構成する。
【００３２】１２は論理回路部２に対するＬＯＧＩＣ・
ビルト・イン・セルフ・テスト回路であり、論理回路部
２に対するテスト用の擬似乱数発生や論理回路部２の出
力結果の圧縮を行う。
ビルト・イン・セルフ・テスト回路であり、論理回路部
２に対するテスト用の擬似乱数発生や論理回路部２の出
力結果の圧縮を行う。
【００３３】なお、テスト結果の圧縮にはシグネチャレ
ジスタを用いることが一般的である。また、ＬＯＧＩＣ
・ビルト・イン・セルフ・テスト回路１２は符号１で示
すＲＡＭ部分の自己修復動作には必須ではないので省略
される場合がある。１３はＲＡＭ１のテスト結果を格納
するレジスタである。
ジスタを用いることが一般的である。また、ＬＯＧＩＣ
・ビルト・イン・セルフ・テスト回路１２は符号１で示
すＲＡＭ部分の自己修復動作には必須ではないので省略
される場合がある。１３はＲＡＭ１のテスト結果を格納
するレジスタである。
【００３４】次に動作について説明する。図２はこの半
導体回路のテスト装置におけるＲＡＭ１に対する自己修
復動作時のテスト方法を示すフローチャートである。ま
ず、最初の条件でＲＡＭ１のセルフテスト（論理テス
ト）を行い、そのＲＡＭテスト結果（故障情報）を圧縮
してレジスタ１３に格納する（ステップＳＴ１１，初期
条件テストステップ）。そして、このＲＡＭテスト結果
をもとに判定した故障部分の修復について可能であれば
（ステップＳＴ１２，初期条件テストステップ）、ＬＳ
Ｉ・ビルト・イン・セルフ・リペア回路１１により論理
回路部２について前記故障部分の使用を回避するように
冗長制御回路３が制御される（ステップＳＴ１３）。
導体回路のテスト装置におけるＲＡＭ１に対する自己修
復動作時のテスト方法を示すフローチャートである。ま
ず、最初の条件でＲＡＭ１のセルフテスト（論理テス
ト）を行い、そのＲＡＭテスト結果（故障情報）を圧縮
してレジスタ１３に格納する（ステップＳＴ１１，初期
条件テストステップ）。そして、このＲＡＭテスト結果
をもとに判定した故障部分の修復について可能であれば
（ステップＳＴ１２，初期条件テストステップ）、ＬＳ
Ｉ・ビルト・イン・セルフ・リペア回路１１により論理
回路部２について前記故障部分の使用を回避するように
冗長制御回路３が制御される（ステップＳＴ１３）。
【００３５】その後、ダミーのセルフテスト（論理回路
部２やＲＡＭ１を動作させチップの温度を上昇させるた
めに行う擬似的なテスト）を行い、チップ温度を上昇さ
せる（ステップＳＴ１４，テスト条件変化付与ステッ
プ）。なお、このダミーのセルフテストは省略すること
が出来る。このとき、より急速に温度を上昇させる目的
で、ＬＯＧＩＣ・ビルト・イン・セルフ・テスト回路１
２を動作させることが出来る。
部２やＲＡＭ１を動作させチップの温度を上昇させるた
めに行う擬似的なテスト）を行い、チップ温度を上昇さ
せる（ステップＳＴ１４，テスト条件変化付与ステッ
プ）。なお、このダミーのセルフテストは省略すること
が出来る。このとき、より急速に温度を上昇させる目的
で、ＬＯＧＩＣ・ビルト・イン・セルフ・テスト回路１
２を動作させることが出来る。
【００３６】そして、このときの現状の条件（温度が上
昇した状態）で再度ＲＡＭ１に対し同一のセルフテスト
（論理テスト）を行い、そのテスト結果（故障情報）を
圧縮し、レジスタ１３に格納された故障情報と比較する
（ステップＳＴ１５，確認ステップ）。
昇した状態）で再度ＲＡＭ１に対し同一のセルフテスト
（論理テスト）を行い、そのテスト結果（故障情報）を
圧縮し、レジスタ１３に格納された故障情報と比較する
（ステップＳＴ１５，確認ステップ）。
【００３７】そして、この比較結果が一致していれば、
温度が上昇した状態で新たな故障箇所が発生しないこと
になるため、これら２つの条件（前記最初の条件と前記
温度が上昇しているときの現状の条件）で前記故障部分
の修復が可能であることを確認し、温度が上昇した状態
でのＲＡＭ１の正常動作を保証する。
温度が上昇した状態で新たな故障箇所が発生しないこと
になるため、これら２つの条件（前記最初の条件と前記
温度が上昇しているときの現状の条件）で前記故障部分
の修復が可能であることを確認し、温度が上昇した状態
でのＲＡＭ１の正常動作を保証する。
【００３８】以上のように、この実施の形態１によれ
ば、温度というテスト条件の時間的な変化を考慮したＲ
ＡＭ１に対する同一のセルフテスト、すなわち温度を上
昇させる前の状態と温度を上昇させた状態での同一の論
理テストをＲＡＭ１に対し行い、前記温度の時間的な変
化に対し前記ＲＡＭ１に発生した故障部分が一致するか
否か比較し、その比較結果をもとに前記故障部分の修復
が可能であるか否かを判定するため、温度というテスト
条件の変化を考慮した信頼性の高いテストをＲＡＭ１に
対し行える半導体回路のテスト方法および装置が得られ
る効果がある。
ば、温度というテスト条件の時間的な変化を考慮したＲ
ＡＭ１に対する同一のセルフテスト、すなわち温度を上
昇させる前の状態と温度を上昇させた状態での同一の論
理テストをＲＡＭ１に対し行い、前記温度の時間的な変
化に対し前記ＲＡＭ１に発生した故障部分が一致するか
否か比較し、その比較結果をもとに前記故障部分の修復
が可能であるか否かを判定するため、温度というテスト
条件の変化を考慮した信頼性の高いテストをＲＡＭ１に
対し行える半導体回路のテスト方法および装置が得られ
る効果がある。
【００３９】実施の形態２．図３はこの実施の形態２の
半導体回路のテスト装置におけるＲＡＭ１に対する自己
修復動作時のテスト方法を示すフローチャートである。
なお、この実施の形態２の半導体回路のテスト装置の構
成は図１に示すものと同一である。また、図３において
図２と同一のステップについては同一の符号を付してあ
る。
半導体回路のテスト装置におけるＲＡＭ１に対する自己
修復動作時のテスト方法を示すフローチャートである。
なお、この実施の形態２の半導体回路のテスト装置の構
成は図１に示すものと同一である。また、図３において
図２と同一のステップについては同一の符号を付してあ
る。
【００４０】この実施の形態２の半導体回路のテスト方
法においては、まず最初の条件でＲＡＭ１のセルフテス
ト（論理テスト）を行い、そのＲＡＭテスト結果（故障
情報）を圧縮してレジスタ１３に格納する（ステップＳ
Ｔ１１）。
法においては、まず最初の条件でＲＡＭ１のセルフテス
ト（論理テスト）を行い、そのＲＡＭテスト結果（故障
情報）を圧縮してレジスタ１３に格納する（ステップＳ
Ｔ１１）。
【００４１】そして、修復可能であるか判定し（ステッ
プＳＴ１２，初期条件テストステップ）、修復可能であ
れば、論理回路部２についてＲＡＭ１の故障部分の使用
を回避するように冗長制御回路３が制御される（ステッ
プＳＴ１３）。
プＳＴ１２，初期条件テストステップ）、修復可能であ
れば、論理回路部２についてＲＡＭ１の故障部分の使用
を回避するように冗長制御回路３が制御される（ステッ
プＳＴ１３）。
【００４２】その後、ＲＡＭ１に対する同一のセルフテ
スト（論理テスト）をＮ回行う。チップ温度は、この同
一のセルフテストをＮ回行う過程で徐々に上昇する。こ
のとき、より急速に温度を上昇させる目的で、ＬＯＧＩ
Ｃ・ビルト・イン・セルフ・テスト回路１２を動作させ
ることが出来る。また、ＲＡＭ１のセルフテストを行う
毎に、ＲＡＭテスト結果（故障情報）を圧縮し、レジス
タ１３に格納された故障情報と比較する。そして、この
時点で不一致であれば、温度が上昇することで新たな故
障箇所が発生したことになるため修復不能であると判定
し、また、一致していれば、温度が上昇しても新たな故
障箇所は発生しないことになるから、ＲＡＭ１に対する
同一のセルフテストをＮ回に達するまで行い、各回ごと
にＲＡＭテスト結果（故障情報）を圧縮し、レジスタ１
３に格納された故障情報と比較し、一致、不一致を判定
する。そして最終回まで一致していれば修復可能である
と判定する（ステップＳＴ２２，ステップＳＴ１５，ス
テップＳＴ２３，ステップＳＴ２４，ステップＳＴ２
５）。なお、ステップＳＴ２２，ステップＳＴ２３，ス
テップＳＴ２４，ステップＳＴ２５は確認ステップに対
応する。
スト（論理テスト）をＮ回行う。チップ温度は、この同
一のセルフテストをＮ回行う過程で徐々に上昇する。こ
のとき、より急速に温度を上昇させる目的で、ＬＯＧＩ
Ｃ・ビルト・イン・セルフ・テスト回路１２を動作させ
ることが出来る。また、ＲＡＭ１のセルフテストを行う
毎に、ＲＡＭテスト結果（故障情報）を圧縮し、レジス
タ１３に格納された故障情報と比較する。そして、この
時点で不一致であれば、温度が上昇することで新たな故
障箇所が発生したことになるため修復不能であると判定
し、また、一致していれば、温度が上昇しても新たな故
障箇所は発生しないことになるから、ＲＡＭ１に対する
同一のセルフテストをＮ回に達するまで行い、各回ごと
にＲＡＭテスト結果（故障情報）を圧縮し、レジスタ１
３に格納された故障情報と比較し、一致、不一致を判定
する。そして最終回まで一致していれば修復可能である
と判定する（ステップＳＴ２２，ステップＳＴ１５，ス
テップＳＴ２３，ステップＳＴ２４，ステップＳＴ２
５）。なお、ステップＳＴ２２，ステップＳＴ２３，ス
テップＳＴ２４，ステップＳＴ２５は確認ステップに対
応する。
【００４３】なお、図３のフローチャートで示したＲＡ
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させてもよい。例えば、最初
の条件でのＲＡＭ１のセルフテストでは電源電圧を低く
し、それ以降のセルフテストでは電源電圧をそれよりも
高く設定する。また、ランダムに電源電圧を変化させて
もよい。この制御は、ＬＳＩ・ビルト・イン・セルフ・
リペア回路１１がこの電子システム２００の電源回路
（図示せず）に対して行う。
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させてもよい。例えば、最初
の条件でのＲＡＭ１のセルフテストでは電源電圧を低く
し、それ以降のセルフテストでは電源電圧をそれよりも
高く設定する。また、ランダムに電源電圧を変化させて
もよい。この制御は、ＬＳＩ・ビルト・イン・セルフ・
リペア回路１１がこの電子システム２００の電源回路
（図示せず）に対して行う。
【００４４】また、このような電源電圧の制御は、前記
実施の形態１およびこの実施の形態２以降に説明する他
の実施の形態に適用してもよい。
実施の形態１およびこの実施の形態２以降に説明する他
の実施の形態に適用してもよい。
【００４５】以上のように、この実施の形態２によれ
ば、温度や電源電圧というテスト条件の時間的な変化を
考慮したＲＡＭ１に対する同一のセルフテスト、すなわ
ち温度を上昇させる前の状態と上昇させた状態での同一
の論理テスト、または電源電圧を変化させる前の状態と
変化させた状態での同一の論理テストをＲＡＭ１に対し
複数回行い、各回毎に前記温度や前記電源電圧の変化に
対し前記ＲＡＭ１に発生した故障部分が一致するか否か
を比較し、前記故障部分の修復が可能であるか否かを判
定するため、温度や電源電圧というテスト条件の時間的
な変化を考慮した信頼性の高いテストをＲＡＭ１に対し
行えることになり、前記論理テストが前記複数回行われ
る過程で前記温度や前記電源電圧の変化に対するテスト
結果が連続的に確認でき、前記温度や前記電源電圧の変
化に対しテスト結果の信頼性を高められる半導体回路の
テスト方法および装置が得られる効果がある。
ば、温度や電源電圧というテスト条件の時間的な変化を
考慮したＲＡＭ１に対する同一のセルフテスト、すなわ
ち温度を上昇させる前の状態と上昇させた状態での同一
の論理テスト、または電源電圧を変化させる前の状態と
変化させた状態での同一の論理テストをＲＡＭ１に対し
複数回行い、各回毎に前記温度や前記電源電圧の変化に
対し前記ＲＡＭ１に発生した故障部分が一致するか否か
を比較し、前記故障部分の修復が可能であるか否かを判
定するため、温度や電源電圧というテスト条件の時間的
な変化を考慮した信頼性の高いテストをＲＡＭ１に対し
行えることになり、前記論理テストが前記複数回行われ
る過程で前記温度や前記電源電圧の変化に対するテスト
結果が連続的に確認でき、前記温度や前記電源電圧の変
化に対しテスト結果の信頼性を高められる半導体回路の
テスト方法および装置が得られる効果がある。
【００４６】実施の形態３．図４は、この実施の形態３
の半導体回路のテスト方法が適用されるテスト装置の構
成を示すブロック図である。図４において図１と同一の
部分については同一の符号を付し説明を省略する。図に
おいて、２１はチップの温度を検出する温度センサ（テ
スト回路）、３００は通常動作モードと自己修復動作モ
ードを有した電子システムである。
の半導体回路のテスト方法が適用されるテスト装置の構
成を示すブロック図である。図４において図１と同一の
部分については同一の符号を付し説明を省略する。図に
おいて、２１はチップの温度を検出する温度センサ（テ
スト回路）、３００は通常動作モードと自己修復動作モ
ードを有した電子システムである。
【００４７】この実施の形態３では、一定の温度を越え
るまでダミーのセルフテストを繰り返すようにＬＳＩ・
ビルト・イン・セルフ・リペア回路１１が制御を行うよ
うにしたものであり、これにより一定の設定温度までの
ＲＡＭ１の修復動作が保証される。
るまでダミーのセルフテストを繰り返すようにＬＳＩ・
ビルト・イン・セルフ・リペア回路１１が制御を行うよ
うにしたものであり、これにより一定の設定温度までの
ＲＡＭ１の修復動作が保証される。
【００４８】図５はこの半導体回路のテスト装置のＲＡ
Ｍ１に対する自己修復動作時のテスト方法を示すフロー
チャートである。図５において図２と同一のステップに
ついては同一の符号を付してある。まず最初の条件でＲ
ＡＭ１のセルフテストを行い、そのＲＡＭテスト結果
（故障情報）を圧縮してレジスタ１３に格納する（ステ
ップＳＴ１１）。そして、このＲＡＭテスト結果をもと
に故障部分が修復可能であるか判定し、この結果、故障
部分の修復について可能であれば（ステップＳＴ１
２）、ＬＳＩ・ビルト・イン・セルフ・リペア回路１１
により論理回路部２についてＲＡＭ１の前記故障部分の
使用を回避するように冗長制御回路３が制御される（ス
テップＳＴ１３）。
Ｍ１に対する自己修復動作時のテスト方法を示すフロー
チャートである。図５において図２と同一のステップに
ついては同一の符号を付してある。まず最初の条件でＲ
ＡＭ１のセルフテストを行い、そのＲＡＭテスト結果
（故障情報）を圧縮してレジスタ１３に格納する（ステ
ップＳＴ１１）。そして、このＲＡＭテスト結果をもと
に故障部分が修復可能であるか判定し、この結果、故障
部分の修復について可能であれば（ステップＳＴ１
２）、ＬＳＩ・ビルト・イン・セルフ・リペア回路１１
により論理回路部２についてＲＡＭ１の前記故障部分の
使用を回避するように冗長制御回路３が制御される（ス
テップＳＴ１３）。
【００４９】その後、ダミーのセルフテストを論理回路
部２／ＲＡＭ１に対して行い、チップ温度を上昇させる
（ステップＳＴ１４）。なお、このダミーのセルフテス
トは省略することが出来る。このとき、より急速に温度
を上昇させる目的で、ＬＯＧＩＣ・ビルト・イン・セル
フ・テスト回路１２を動作させることが出来る。
部２／ＲＡＭ１に対して行い、チップ温度を上昇させる
（ステップＳＴ１４）。なお、このダミーのセルフテス
トは省略することが出来る。このとき、より急速に温度
を上昇させる目的で、ＬＯＧＩＣ・ビルト・イン・セル
フ・テスト回路１２を動作させることが出来る。
【００５０】次に、温度センサ２１で検出した温度が一
定温度に達しているかを図示していない温度判定回路で
判定し（ステップＳＴ３１，ステップＳＴ３２，テスト
条件変化付与ステップ）、この結果、前記一定の温度に
達していなければステップＳＴ１４，ステップＳＴ３
１，ステップＳＴ３２の処理を繰り返す。
定温度に達しているかを図示していない温度判定回路で
判定し（ステップＳＴ３１，ステップＳＴ３２，テスト
条件変化付与ステップ）、この結果、前記一定の温度に
達していなければステップＳＴ１４，ステップＳＴ３
１，ステップＳＴ３２の処理を繰り返す。
【００５１】ステップＳＴ３２において、チップの温度
が前記一定の温度に達していると判定した場合、このと
きの現状の条件（温度が前記一定の温度まで上昇してい
る状態）で再度ＲＡＭ１に対する同一のセルフテスト
（論理テスト）を行い、そのテスト結果（故障情報）を
圧縮し、レジスタ１３に格納された故障情報と比較する
（ステップＳＴ１５）。
が前記一定の温度に達していると判定した場合、このと
きの現状の条件（温度が前記一定の温度まで上昇してい
る状態）で再度ＲＡＭ１に対する同一のセルフテスト
（論理テスト）を行い、そのテスト結果（故障情報）を
圧縮し、レジスタ１３に格納された故障情報と比較する
（ステップＳＴ１５）。
【００５２】そして、この比較結果が一致していれば、
温度が前記一定の温度まで上昇しても新たな故障箇所は
発生しないことになるから、これら２つの条件（前記最
初の条件と前記温度が前記一定の温度まで上昇している
ときの現状の条件）で前記故障部分の修復が可能である
ことが確認できる。
温度が前記一定の温度まで上昇しても新たな故障箇所は
発生しないことになるから、これら２つの条件（前記最
初の条件と前記温度が前記一定の温度まで上昇している
ときの現状の条件）で前記故障部分の修復が可能である
ことが確認できる。
【００５３】なお、図５のフローチャートで示したＲＡ
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させてもよい。例えば、最初
の条件でのＲＡＭ１のセルフテストでは電源電圧を低く
し、それ以降のセルフテストでは電源電圧をそれよりも
高く設定する。また、ランダムに電源電圧を変化させて
もよい。この制御は、ＬＳＩ・ビルト・イン・セルフ・
リペア回路１１がこの電子システム３００の電源回路
（図示せず）に対して行う。
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させてもよい。例えば、最初
の条件でのＲＡＭ１のセルフテストでは電源電圧を低く
し、それ以降のセルフテストでは電源電圧をそれよりも
高く設定する。また、ランダムに電源電圧を変化させて
もよい。この制御は、ＬＳＩ・ビルト・イン・セルフ・
リペア回路１１がこの電子システム３００の電源回路
（図示せず）に対して行う。
【００５４】以上のように、この実施の形態３によれ
ば、温度や電源電圧というテスト条件の時間的な変化を
考慮したＲＡＭ１に対する同一のセルフテスト、すなわ
ち温度を一定温度まで上昇させる前の状態と、前記一定
温度まで上昇させた状態についての同一の論理テスト、
または電源電圧を変化させる前の状態と変化させた状態
での同一の論理テストをＲＡＭ１に対し行い、温度や電
源電圧が変化する前の状態と前記変化した状態について
前記ＲＡＭ１に発生した故障部分が一致するか否かを比
較し、前記故障部分の修復が可能であるか否かを判定す
るため、前記温度や前記電源電圧というテスト条件の一
定の変化を考慮した信頼性の高いテストをＲＡＭ１に対
し行えるテスト方法および装置が得られる効果がある。
ば、温度や電源電圧というテスト条件の時間的な変化を
考慮したＲＡＭ１に対する同一のセルフテスト、すなわ
ち温度を一定温度まで上昇させる前の状態と、前記一定
温度まで上昇させた状態についての同一の論理テスト、
または電源電圧を変化させる前の状態と変化させた状態
での同一の論理テストをＲＡＭ１に対し行い、温度や電
源電圧が変化する前の状態と前記変化した状態について
前記ＲＡＭ１に発生した故障部分が一致するか否かを比
較し、前記故障部分の修復が可能であるか否かを判定す
るため、前記温度や前記電源電圧というテスト条件の一
定の変化を考慮した信頼性の高いテストをＲＡＭ１に対
し行えるテスト方法および装置が得られる効果がある。
【００５５】実施の形態４．図６はこの実施の形態４に
おける半導体回路のテスト装置のＲＡＭ１に対する自己
修復動作時のテスト方法を示すフローチャートである。
なお、この実施の形態４の半導体回路のテスト装置の構
成は図４に示すものと同一である。図６において図３と
同一のステップについては同一の符号を付してある。
おける半導体回路のテスト装置のＲＡＭ１に対する自己
修復動作時のテスト方法を示すフローチャートである。
なお、この実施の形態４の半導体回路のテスト装置の構
成は図４に示すものと同一である。図６において図３と
同一のステップについては同一の符号を付してある。
【００５６】この実施の形態４では、最初のテスト条件
で行った論理テストと同一の論理テストをＲＡＭ１に対
し繰り返すことで前記最初のチップ温度に変化を与えな
がら、該変化が一定の量になるまで、該変化したチップ
温度による前記同一の論理テストをＲＡＭ１に対し複数
回行い、前記論理テストを行うたびに、前記最初のチッ
プ温度で行った論理テストの結果と前記一定の温度まで
変化する前記チップ温度による前記論理テストの結果と
を比較し、該比較結果をもとに、前記最初のチップ温度
と前記一定の温度まで変化するチップ温度でのＲＡＭ１
の正常動作を確認するものである。
で行った論理テストと同一の論理テストをＲＡＭ１に対
し繰り返すことで前記最初のチップ温度に変化を与えな
がら、該変化が一定の量になるまで、該変化したチップ
温度による前記同一の論理テストをＲＡＭ１に対し複数
回行い、前記論理テストを行うたびに、前記最初のチッ
プ温度で行った論理テストの結果と前記一定の温度まで
変化する前記チップ温度による前記論理テストの結果と
を比較し、該比較結果をもとに、前記最初のチップ温度
と前記一定の温度まで変化するチップ温度でのＲＡＭ１
の正常動作を確認するものである。
【００５７】なお、この実施の形態４では、最初の条件
でＲＡＭ１のセルフテスト（論理テスト）を行い、その
ＲＡＭテスト結果（故障情報）を圧縮してレジスタ１３
に格納すること、そして、ＲＡＭ１の故障部分が修復可
能かを判定し、修復可能であれば、ＬＳＩ・ビルト・イ
ン・セルフ・リペア回路１１によって前記故障部分の使
用を回避するように冗長制御回路３が制御されること、
ＲＡＭ１に対する同一のセルフテスト（論理テスト）を
Ｎ回行うこと、また、ＲＡＭ１のセルフテストを行う毎
に、そのＲＡＭテスト結果（故障情報）を圧縮し、レジ
スタ１３に格納された故障情報と比較することなどの各
処理ステップは図３に示した動作と同じである。
でＲＡＭ１のセルフテスト（論理テスト）を行い、その
ＲＡＭテスト結果（故障情報）を圧縮してレジスタ１３
に格納すること、そして、ＲＡＭ１の故障部分が修復可
能かを判定し、修復可能であれば、ＬＳＩ・ビルト・イ
ン・セルフ・リペア回路１１によって前記故障部分の使
用を回避するように冗長制御回路３が制御されること、
ＲＡＭ１に対する同一のセルフテスト（論理テスト）を
Ｎ回行うこと、また、ＲＡＭ１のセルフテストを行う毎
に、そのＲＡＭテスト結果（故障情報）を圧縮し、レジ
スタ１３に格納された故障情報と比較することなどの各
処理ステップは図３に示した動作と同じである。
【００５８】この実施の形態４では、ステップＳＴ２３
において比較結果が一致していれば、次に温度センサ２
１で検出したチップ温度が一定温度を越えているか判定
し（ステップＳＴ４３，ステップＳＴ４４，確認ステッ
プ）、前記一定温度を超えていれば、ＲＡＭ１のセルフ
テストがＮ回に達していない場合でも修復可能であると
判定する。
において比較結果が一致していれば、次に温度センサ２
１で検出したチップ温度が一定温度を越えているか判定
し（ステップＳＴ４３，ステップＳＴ４４，確認ステッ
プ）、前記一定温度を超えていれば、ＲＡＭ１のセルフ
テストがＮ回に達していない場合でも修復可能であると
判定する。
【００５９】なお、温度センサ２１の検出した温度が前
記一定温度を越えていないが、ＲＡＭ１のセルフテスト
がＮ回に達している場合（ステップＳＴ４４，ステップ
ＳＴ４５，ステップＳＴ４６，確認ステップ）には修復
動作を終了する。この場合、前記一定温度までの修復動
作は保証されないが、途中の温度までの修復動作は保証
できる。
記一定温度を越えていないが、ＲＡＭ１のセルフテスト
がＮ回に達している場合（ステップＳＴ４４，ステップ
ＳＴ４５，ステップＳＴ４６，確認ステップ）には修復
動作を終了する。この場合、前記一定温度までの修復動
作は保証されないが、途中の温度までの修復動作は保証
できる。
【００６０】なお、図６のフローチャートで示したＲＡ
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させる処理ステップの追加、
または温度の代わりに電源電圧を変化させるように構成
してもよい。例えば、最初の条件でのＲＡＭ１のセルフ
テストでは電源電圧を低くし、それ以降のセルフテスト
では電源電圧をそれよりも高く設定する。また、ランダ
ムに電源電圧を変化させてもよい。この制御は、ＬＳＩ
・ビルト・イン・セルフ・リペア回路１１がこの電子シ
ステム３００の電源回路（図示せず）に対して行う。
Ｍ１に対するテスト方法では、ＲＡＭ１のセルフテスト
を行う毎に電源電圧を変化させる処理ステップの追加、
または温度の代わりに電源電圧を変化させるように構成
してもよい。例えば、最初の条件でのＲＡＭ１のセルフ
テストでは電源電圧を低くし、それ以降のセルフテスト
では電源電圧をそれよりも高く設定する。また、ランダ
ムに電源電圧を変化させてもよい。この制御は、ＬＳＩ
・ビルト・イン・セルフ・リペア回路１１がこの電子シ
ステム３００の電源回路（図示せず）に対して行う。
【００６１】以上のように、この実施の形態４によれ
ば、チップ温度や電源電圧というテスト条件の時間的な
変化を考慮したＲＡＭ１に対する同一のセルフテスト、
すなわち前記チップ温度や前記電源電圧が上昇する前の
状態と、前記チップ温度が前記一定温度まで上昇する各
過程または前記電源電圧が一定電圧まで上昇する各過程
での同一の論理テストをＲＡＭ１に対し行い、前記チッ
プ温度や電源電圧が変化する前の状態と、前記一定温度
または前記一定電圧まで上昇するまでの各過程について
前記ＲＡＭ１に発生した故障部分が一致するか否かを比
較し、最大Ｎ回の範囲内、または前記一定温度、前記一
定電圧の範囲内で、一致、不一致を判定するため、チッ
プ温度や電源電圧というテスト条件が時間的に前記一定
温度や一定電圧まで変化する過程を考慮した信頼性の高
いテストをＲＡＭ１に対し行えることになり、最初のチ
ップ温度や前記電源電圧が前記一定温度や前記一定電圧
変化するまでの過程、または前記論理テストがＮ回行わ
れる過程で、前記チップ温度や前記電源電圧の時間的な
変化に対するテスト結果が連続的に確認でき、テスト結
果の信頼性がより向上できる半導体回路のテスト方法お
よび装置が得られる効果がある。
ば、チップ温度や電源電圧というテスト条件の時間的な
変化を考慮したＲＡＭ１に対する同一のセルフテスト、
すなわち前記チップ温度や前記電源電圧が上昇する前の
状態と、前記チップ温度が前記一定温度まで上昇する各
過程または前記電源電圧が一定電圧まで上昇する各過程
での同一の論理テストをＲＡＭ１に対し行い、前記チッ
プ温度や電源電圧が変化する前の状態と、前記一定温度
または前記一定電圧まで上昇するまでの各過程について
前記ＲＡＭ１に発生した故障部分が一致するか否かを比
較し、最大Ｎ回の範囲内、または前記一定温度、前記一
定電圧の範囲内で、一致、不一致を判定するため、チッ
プ温度や電源電圧というテスト条件が時間的に前記一定
温度や一定電圧まで変化する過程を考慮した信頼性の高
いテストをＲＡＭ１に対し行えることになり、最初のチ
ップ温度や前記電源電圧が前記一定温度や前記一定電圧
変化するまでの過程、または前記論理テストがＮ回行わ
れる過程で、前記チップ温度や前記電源電圧の時間的な
変化に対するテスト結果が連続的に確認でき、テスト結
果の信頼性がより向上できる半導体回路のテスト方法お
よび装置が得られる効果がある。
【００６２】実施の形態５．図７は前記実施の形態１か
ら実施の形態４の半導体回路のテスト装置で用いられる
ＲＡＭ・ビルト・イン・セルフ・テスト回路４の構成を
示すブロック図である。図において、３１はテストシー
ケンスコントローラ、３２はライトイネーブル信号発生
回路、３３はアドレス信号発生回路、３４はデータ入力
信号発生回路、３５はＲＡＭ１のデータ出力信号ＤＯを
圧縮し、ＣＭＰＲＥＳＵＬＴ信号として出力するデータ
圧縮回路である。
ら実施の形態４の半導体回路のテスト装置で用いられる
ＲＡＭ・ビルト・イン・セルフ・テスト回路４の構成を
示すブロック図である。図において、３１はテストシー
ケンスコントローラ、３２はライトイネーブル信号発生
回路、３３はアドレス信号発生回路、３４はデータ入力
信号発生回路、３５はＲＡＭ１のデータ出力信号ＤＯを
圧縮し、ＣＭＰＲＥＳＵＬＴ信号として出力するデータ
圧縮回路である。
【００６３】図８（ａ）は前記実施の形態１から実施の
形態４の半導体回路のテスト装置で用いられるデータ圧
縮回路３５がＭＩＳＲ（Ｍｕｌｔｉ−Ｉｎｐｕｔ Ｓｉ
ｇｎａｔｕｒｅ−Ｒｅｇｉｓｔｅｒ）型のデータ圧縮回
路である場合の構成例を示す回路図である。このデータ
圧縮回路３５は、４ビットのＭＩＳＲ型データ圧縮回路
であり、通常はＲＡＭ１の出力ビット数に相当するＭＩ
ＳＲを用いる。この場合、ＭＩＳＲは、４個のイネーブ
ル機能付きのスキャンフリップフロップ（以下、ＳＦＦ
という）を備えており、イネーブル制御信号ＥＮＳと、
テストシーケンスコントローラ３１から出力される、前
記ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞と比較
されるシリアル入力データＳＩＳと、このＭＩＳＲ型デ
ータ圧縮回路の出力をパラレルに出力するかシリアルに
出力するかを制御するためのパラレル／シリアル出力制
御信号ＳＭＳなどが入力される。なお、イネーブル制御
信号ＥＮＳは、ＲＡＭ出力を圧縮するサイクルでは
「１」、圧縮しないサイクルでは「０」に設定する。
形態４の半導体回路のテスト装置で用いられるデータ圧
縮回路３５がＭＩＳＲ（Ｍｕｌｔｉ−Ｉｎｐｕｔ Ｓｉ
ｇｎａｔｕｒｅ−Ｒｅｇｉｓｔｅｒ）型のデータ圧縮回
路である場合の構成例を示す回路図である。このデータ
圧縮回路３５は、４ビットのＭＩＳＲ型データ圧縮回路
であり、通常はＲＡＭ１の出力ビット数に相当するＭＩ
ＳＲを用いる。この場合、ＭＩＳＲは、４個のイネーブ
ル機能付きのスキャンフリップフロップ（以下、ＳＦＦ
という）を備えており、イネーブル制御信号ＥＮＳと、
テストシーケンスコントローラ３１から出力される、前
記ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞と比較
されるシリアル入力データＳＩＳと、このＭＩＳＲ型デ
ータ圧縮回路の出力をパラレルに出力するかシリアルに
出力するかを制御するためのパラレル／シリアル出力制
御信号ＳＭＳなどが入力される。なお、イネーブル制御
信号ＥＮＳは、ＲＡＭ出力を圧縮するサイクルでは
「１」、圧縮しないサイクルでは「０」に設定する。
【００６４】図８（ｂ）は図８（ａ）に示したＭＩＳＲ
型データ圧縮回路で用いられる各ＳＦＦの構成を示す回
路ブロック図である。図において３５ａはイネーブル制
御信号入力端子ＥＮへ入力されるイネーブル制御信号Ｅ
ＮＳにより入力信号が選択されるセレクタであり、イネ
ーブル制御信号ＥＮＳが「１」でデータ入力端子Ｄへ与
えられるデータ入力信号が選択され、またイネーブル制
御信号ＥＮＳが「０」でＳＦＦ自身のＱ出力が選択され
る。また、３５ｂはパラレル／シリアル出力制御信号入
力端子ＳＭへ与えられる前記パラレル／シリアル出力制
御信号ＳＭＳにより入力信号が選択されるセレクタであ
り、パラレル／シリアル出力制御信号ＳＭＳが「１」で
シリアル入力データ入力端子ＳＩへ入力されるシリアル
入力データＳＩＳが選択され、また、パラレル／シリア
ル出力制御信号ＳＭＳが「０」で前記セレクタ３５ａの
出力が選択される。３５ｃはフリップフロップである。
型データ圧縮回路で用いられる各ＳＦＦの構成を示す回
路ブロック図である。図において３５ａはイネーブル制
御信号入力端子ＥＮへ入力されるイネーブル制御信号Ｅ
ＮＳにより入力信号が選択されるセレクタであり、イネ
ーブル制御信号ＥＮＳが「１」でデータ入力端子Ｄへ与
えられるデータ入力信号が選択され、またイネーブル制
御信号ＥＮＳが「０」でＳＦＦ自身のＱ出力が選択され
る。また、３５ｂはパラレル／シリアル出力制御信号入
力端子ＳＭへ与えられる前記パラレル／シリアル出力制
御信号ＳＭＳにより入力信号が選択されるセレクタであ
り、パラレル／シリアル出力制御信号ＳＭＳが「１」で
シリアル入力データ入力端子ＳＩへ入力されるシリアル
入力データＳＩＳが選択され、また、パラレル／シリア
ル出力制御信号ＳＭＳが「０」で前記セレクタ３５ａの
出力が選択される。３５ｃはフリップフロップである。
【００６５】次に動作について説明する。Ｔはクロック
信号であり、図８（ａ）ではクロック信号Ｔは図示して
いないが、このＭＩＳＲ型データ圧縮回路の各ＳＦＦの
クロック信号Ｔは共通に接続されており、各ＳＦＦは同
期動作を行う。ＲＡＭ１のデータ出力信号ＤＯはこのＭ
ＩＳＲ型データ圧縮回路で圧縮され、圧縮されたテスト
結果としてシグネチャを生成する。
信号であり、図８（ａ）ではクロック信号Ｔは図示して
いないが、このＭＩＳＲ型データ圧縮回路の各ＳＦＦの
クロック信号Ｔは共通に接続されており、各ＳＦＦは同
期動作を行う。ＲＡＭ１のデータ出力信号ＤＯはこのＭ
ＩＳＲ型データ圧縮回路で圧縮され、圧縮されたテスト
結果としてシグネチャを生成する。
【００６６】このＭＩＳＲ型データ圧縮回路で圧縮され
たテスト結果はＣＭＰＲＥＳＵＬＴ２端子からパラレル
に信号ＳＱ＜０〜３＞として取り出すこともでき、また
前記パラレル／シリアル出力制御信号ＳＭＳを「１」の
状態にすることによるシリアルシフト動作によりＣＭＰ
ＲＥＳＵＬＴ１端子からシリアルに信号ＳＯＳとして取
り出すことも出来る。
たテスト結果はＣＭＰＲＥＳＵＬＴ２端子からパラレル
に信号ＳＱ＜０〜３＞として取り出すこともでき、また
前記パラレル／シリアル出力制御信号ＳＭＳを「１」の
状態にすることによるシリアルシフト動作によりＣＭＰ
ＲＥＳＵＬＴ１端子からシリアルに信号ＳＯＳとして取
り出すことも出来る。
【００６７】図９（ａ）は前記実施の形態１から実施の
形態４の半導体回路のテスト装置で用いられるデータ圧
縮回路３５がＳＩＳＲ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｓ
ｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）型のデータ圧縮
回路である場合の構成例を示す回路図である。このＳＩ
ＳＲ型データ圧縮回路は、通常のスキャンパス回路３６
とシリアルインプットシグネチャレジスタ３７とを組み
合わせることで構成されている。図９に示した構成例で
は、４ビットのスキャンパス回路３６と４ビットのシリ
アルインプットシグネチャレジスタ３７を示している。
このＳＩＳＲ型データ圧縮回路には、イネーブル制御信
号ＥＮＳと、テストシーケンスコントローラ３１から出
力されるシリアル入力データ信号ＳＩＤＯと、前記ＲＡ
Ｍ１のデータ出力信号ＤＯＩＮ＜０〜３＞と、スキャン
パス回路３６の各ＳＦＦ（この場合のスキャンフリップ
フロップにはイネーブル機能は設けられていない）にお
いてシリアル入力データ入力端子ＳＩへ与えられるシリ
アル入力データ信号ＳＩＤＯとデータ入力端子Ｄへ与え
られるＲＡＭ１のデータ出力信号ＤＯＩＮのいずれを選
択するかを制御するための選択制御信号ＳＭＤＯなどが
入力される。
形態４の半導体回路のテスト装置で用いられるデータ圧
縮回路３５がＳＩＳＲ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｓ
ｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）型のデータ圧縮
回路である場合の構成例を示す回路図である。このＳＩ
ＳＲ型データ圧縮回路は、通常のスキャンパス回路３６
とシリアルインプットシグネチャレジスタ３７とを組み
合わせることで構成されている。図９に示した構成例で
は、４ビットのスキャンパス回路３６と４ビットのシリ
アルインプットシグネチャレジスタ３７を示している。
このＳＩＳＲ型データ圧縮回路には、イネーブル制御信
号ＥＮＳと、テストシーケンスコントローラ３１から出
力されるシリアル入力データ信号ＳＩＤＯと、前記ＲＡ
Ｍ１のデータ出力信号ＤＯＩＮ＜０〜３＞と、スキャン
パス回路３６の各ＳＦＦ（この場合のスキャンフリップ
フロップにはイネーブル機能は設けられていない）にお
いてシリアル入力データ入力端子ＳＩへ与えられるシリ
アル入力データ信号ＳＩＤＯとデータ入力端子Ｄへ与え
られるＲＡＭ１のデータ出力信号ＤＯＩＮのいずれを選
択するかを制御するための選択制御信号ＳＭＤＯなどが
入力される。
【００６８】この場合、シリアルインプットシグネチャ
レジスタ３７は、４個のイネーブル機能付きのフリップ
フロップ（以下、ＥＦＦという）を備えている。スキャ
ンパス回路３６は、前記図８に示したＳＦＦ（ただし、
前述したように図９のＳＦＦではイネーブル機能は備え
ていない）で構成されており、スキャンパス回路３６と
シリアルインプットシグネチャレジスタ３７のビット数
は異なっていてもよいが、スキャンパス回路３６側のビ
ット数はＲＡＭ１の出力ビット数に相当するビット数と
する。
レジスタ３７は、４個のイネーブル機能付きのフリップ
フロップ（以下、ＥＦＦという）を備えている。スキャ
ンパス回路３６は、前記図８に示したＳＦＦ（ただし、
前述したように図９のＳＦＦではイネーブル機能は備え
ていない）で構成されており、スキャンパス回路３６と
シリアルインプットシグネチャレジスタ３７のビット数
は異なっていてもよいが、スキャンパス回路３６側のビ
ット数はＲＡＭ１の出力ビット数に相当するビット数と
する。
【００６９】図９（ｂ）は、図９（ａ）に示したＳＩＳ
Ｒ型データ圧縮回路で用いられる各ＥＦＦ＜０〜３＞の
構成を示す回路ブロック図であり、３７ａはイネーブル
制御信号入力端子ＥＮへ与えられるイネーブル制御信号
ＥＮＳが「１」でデータ入力端子Ｄへ与えられるデータ
入力信号が選択され、また前記イネーブル制御信号ＥＮ
Ｓが「０」でＥＦＦ自身のＱ出力が選択される。３７ｂ
はフリップフロップである。
Ｒ型データ圧縮回路で用いられる各ＥＦＦ＜０〜３＞の
構成を示す回路ブロック図であり、３７ａはイネーブル
制御信号入力端子ＥＮへ与えられるイネーブル制御信号
ＥＮＳが「１」でデータ入力端子Ｄへ与えられるデータ
入力信号が選択され、また前記イネーブル制御信号ＥＮ
Ｓが「０」でＥＦＦ自身のＱ出力が選択される。３７ｂ
はフリップフロップである。
【００７０】次に動作について説明する。スキャンパス
回路３６では、選択制御信号ＳＭＤＯが「０」の状態で
ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞がＳＦＦ
＜０〜３＞へ取り込まれる。そして、この取り込まれた
ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞は選択制
御信号ＳＭＤＯが「１」の状態でＳＯＤＯ端子から順次
シリアルに出力される。つまり、パラレル／シリアルの
データ変換を行う。なお、通常はイネーブル制御信号Ｅ
ＮＳと選択制御信号ＳＭＤＯは同じ信号を与えることが
出来る。
回路３６では、選択制御信号ＳＭＤＯが「０」の状態で
ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞がＳＦＦ
＜０〜３＞へ取り込まれる。そして、この取り込まれた
ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞は選択制
御信号ＳＭＤＯが「１」の状態でＳＯＤＯ端子から順次
シリアルに出力される。つまり、パラレル／シリアルの
データ変換を行う。なお、通常はイネーブル制御信号Ｅ
ＮＳと選択制御信号ＳＭＤＯは同じ信号を与えることが
出来る。
【００７１】図１０は前記実施の形態１から実施の形態
４の半導体回路のテスト装置で用いられるデータ圧縮回
路３５のさらに別の構成例を示す回路図であり、図９に
示すスキャンパス回路３６をコンパレータ付きのスキャ
ンパス回路３８に置き換えたものである。
４の半導体回路のテスト装置で用いられるデータ圧縮回
路３５のさらに別の構成例を示す回路図であり、図９に
示すスキャンパス回路３６をコンパレータ付きのスキャ
ンパス回路３８に置き換えたものである。
【００７２】このコンパレータ付きのスキャンパス回路
３８は特開平ｌｌ−２６５５９７号公報に開示されてい
るようなものを想定しており、図１１（ａ）は、図１０
に示したコンパレータ付きのスキャンパス回路３８の構
成を示す回路図、図１１（ｂ）は、図１１（ａ）に示し
たスキャンパス回路３８で用いられるコンパレータ付き
スキャンフリップフロップ（以下、ＳＦＦＣという）の
一例を示す回路図である。このデータ圧縮回路には、前
記図９のデータ圧縮回路３５へ入力されるイネーブル制
御信号ＥＮＳ、選択制御信号ＳＭＤＯ、テストシーケン
スコントローラ３１から出力されるシリアル入力データ
信号ＳＩＤＯの他、シフティング・コンペア・モードを
選択するための選択制御信号ＡＮＤＳＩ、期待値ＥＸＰ
Ａ，ＥＸＰＢ、信号ＦＢ、比較動作制御信号ＣＭＰなど
が入力される。
３８は特開平ｌｌ−２６５５９７号公報に開示されてい
るようなものを想定しており、図１１（ａ）は、図１０
に示したコンパレータ付きのスキャンパス回路３８の構
成を示す回路図、図１１（ｂ）は、図１１（ａ）に示し
たスキャンパス回路３８で用いられるコンパレータ付き
スキャンフリップフロップ（以下、ＳＦＦＣという）の
一例を示す回路図である。このデータ圧縮回路には、前
記図９のデータ圧縮回路３５へ入力されるイネーブル制
御信号ＥＮＳ、選択制御信号ＳＭＤＯ、テストシーケン
スコントローラ３１から出力されるシリアル入力データ
信号ＳＩＤＯの他、シフティング・コンペア・モードを
選択するための選択制御信号ＡＮＤＳＩ、期待値ＥＸＰ
Ａ，ＥＸＰＢ、信号ＦＢ、比較動作制御信号ＣＭＰなど
が入力される。
【００７３】ＳＦＦＣ−Ａは、ＣＭＰ１Ｌ信号としてＣ
ＭＰ１ＬＡ信号を入力し、ＣＭＰ０Ｌ信号としてＣＭＰ
０ＬＡ信号を入力する。ＳＦＦＣ−Ｂは、ＣＭＰ１Ｌ信
号としてＣＭＰ１ＬＢを入力し、ＣＭＰ０Ｌ信号として
ＣＭＰ０ＬＢを入力する。
ＭＰ１ＬＡ信号を入力し、ＣＭＰ０Ｌ信号としてＣＭＰ
０ＬＡ信号を入力する。ＳＦＦＣ−Ｂは、ＣＭＰ１Ｌ信
号としてＣＭＰ１ＬＢを入力し、ＣＭＰ０Ｌ信号として
ＣＭＰ０ＬＢを入力する。
【００７４】図１２はこのコンパレータ付きのスキャン
パス回路３８の動作を示す真理値表、図１３は前記真理
値表の各モードに対応したＳＦＦＣ内の信号の流れを示
す説明図である。図１３では太線で信号の流れを示して
いる。
パス回路３８の動作を示す真理値表、図１３は前記真理
値表の各モードに対応したＳＦＦＣ内の信号の流れを示
す説明図である。図１３では太線で信号の流れを示して
いる。
【００７５】すなわち、ノーマルモードは、データ入力
端子Ｄへ与えられたＲＡＭ１のデータ出力信号をＳＦＦ
Ｃ内のフリップフロップＦＦに取り込む動作モードであ
る。
端子Ｄへ与えられたＲＡＭ１のデータ出力信号をＳＦＦ
Ｃ内のフリップフロップＦＦに取り込む動作モードであ
る。
【００７６】シフト・モードは、スキャンパス回路３８
の直列シフト動作を行う動作モードである。後述するコ
ンペアモードで比較を行う前に前記ＳＦＦＣ内のフリッ
プフロップＦＦに１をセットするためにもこのシフトモ
ードを用いることが出来る。
の直列シフト動作を行う動作モードである。後述するコ
ンペアモードで比較を行う前に前記ＳＦＦＣ内のフリッ
プフロップＦＦに１をセットするためにもこのシフトモ
ードを用いることが出来る。
【００７７】ホールド・モードは、テスト途中のテスト
結果を保持するために用いる動作モードである。
結果を保持するために用いる動作モードである。
【００７８】コンペア・モードは、ＲＡＭ１のデータ出
力信号を期待値ＥＸＰＡ，ＥＸＰＢと比較するモードで
ある。ただし、比較を行う前に前記フリップフロップＦ
Ｆに「１」をセットしておく必要がある。その後、期待
値に応じてＣＭＰ１Ｌｃ、ＣＭＰ０Ｌｃ（ｃ＝Ａ，Ｂ）
のどちらか一方を「０」に設定してクロック信号を与え
ることにより比較動作を行う。ＲＡＭ１のデータ出力信
号が期待値と異なる場合は前記フリップフロップＦＦの
値が「０」に変化する。全アドレスに対するテストが終
わった後で、このテスト結果を前記シフトモードでＳＯ
ＤＯ端子から読み出す。
力信号を期待値ＥＸＰＡ，ＥＸＰＢと比較するモードで
ある。ただし、比較を行う前に前記フリップフロップＦ
Ｆに「１」をセットしておく必要がある。その後、期待
値に応じてＣＭＰ１Ｌｃ、ＣＭＰ０Ｌｃ（ｃ＝Ａ，Ｂ）
のどちらか一方を「０」に設定してクロック信号を与え
ることにより比較動作を行う。ＲＡＭ１のデータ出力信
号が期待値と異なる場合は前記フリップフロップＦＦの
値が「０」に変化する。全アドレスに対するテストが終
わった後で、このテスト結果を前記シフトモードでＳＯ
ＤＯ端子から読み出す。
【００７９】シフティング・コンペア・モードは、前記
コンペア・モードとシフト・モードを組み合わせたもの
であり、選択制御信号ＡＮＤＳＩを「１」に設定する。
このシフティング・コンペア・モードでは、故障が検出
される（前記フリップフロップＦＦに「０」が設定され
る）とその情報が後段にも伝播していき、後段の前記フ
リップフロップＦＦにも徐々に「０」が設定されてい
く。このシフティング・コンペア・モードは、前記コン
ペア・モードと比べ故障の検出時間を短縮できる。
コンペア・モードとシフト・モードを組み合わせたもの
であり、選択制御信号ＡＮＤＳＩを「１」に設定する。
このシフティング・コンペア・モードでは、故障が検出
される（前記フリップフロップＦＦに「０」が設定され
る）とその情報が後段にも伝播していき、後段の前記フ
リップフロップＦＦにも徐々に「０」が設定されてい
く。このシフティング・コンペア・モードは、前記コン
ペア・モードと比べ故障の検出時間を短縮できる。
【００８０】なお、図ｌ０に示したデータ圧縮回路３５
ではシフトモードで読み出されたテスト結果はシリアル
インプットシグネチャレジスタ３７によって圧縮され
る。
ではシフトモードで読み出されたテスト結果はシリアル
インプットシグネチャレジスタ３７によって圧縮され
る。
【００８１】以上のように、この実施の形態５によれ
ば、図８に示すようなＭＩＳＲ型のデータ圧縮回路を用
いることで、テストシーケンスコントローラ３１から出
力されるシリアル入力データＳＩＳと、前記ＲＡＭ１の
データ出力信号ＤＯＩＮ＜０〜３＞とを比較しながらデ
ータを圧縮し、この圧縮データをもとにＲＡＭ１の出力
データのテストを行うことができ、温度や電源電圧など
のテスト条件の時間的な変化を考慮した信頼性の高いテ
ストをＲＡＭ１に対し行える半導体回路のテスト方法お
よび装置が得られる効果がある
ば、図８に示すようなＭＩＳＲ型のデータ圧縮回路を用
いることで、テストシーケンスコントローラ３１から出
力されるシリアル入力データＳＩＳと、前記ＲＡＭ１の
データ出力信号ＤＯＩＮ＜０〜３＞とを比較しながらデ
ータを圧縮し、この圧縮データをもとにＲＡＭ１の出力
データのテストを行うことができ、温度や電源電圧など
のテスト条件の時間的な変化を考慮した信頼性の高いテ
ストをＲＡＭ１に対し行える半導体回路のテスト方法お
よび装置が得られる効果がある
【００８２】また、図９に示すようなＳＩＳＲ型のデー
タ圧縮回路を用いることで、テストシーケンスコントロ
ーラ３１から出力されるシリアル入力データＳＩＳと、
前記ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞とを
圧縮し、この各圧縮データをもとにＲＡＭ１の出力デー
タのテストを行うことができ、温度や電源電圧などのテ
スト条件の時間的な変化を考慮した信頼性の高いテスト
をＲＡＭ１に対し行える半導体回路のテスト方法および
装置が得られる効果がある。
タ圧縮回路を用いることで、テストシーケンスコントロ
ーラ３１から出力されるシリアル入力データＳＩＳと、
前記ＲＡＭ１のデータ出力信号ＤＯＩＮ＜０〜３＞とを
圧縮し、この各圧縮データをもとにＲＡＭ１の出力デー
タのテストを行うことができ、温度や電源電圧などのテ
スト条件の時間的な変化を考慮した信頼性の高いテスト
をＲＡＭ１に対し行える半導体回路のテスト方法および
装置が得られる効果がある。
【００８３】また、図１０に示すようなデータ圧縮回路
を用いてノーマル・モード、シフト・モード、ホールド
・モード、コンペア・モード、シフティング・モードな
どの各モードを選択することで柔軟かつ効率のよいデー
タ圧縮を実現できる半導体回路のテスト方法および装置
が得られる効果がある。
を用いてノーマル・モード、シフト・モード、ホールド
・モード、コンペア・モード、シフティング・モードな
どの各モードを選択することで柔軟かつ効率のよいデー
タ圧縮を実現できる半導体回路のテスト方法および装置
が得られる効果がある。
【００８４】実施の形態６．図１４は前記各実施の形態
で説明した半導体回路のテスト装置についてのＬＳＩ・
ビルト・イン・セルフ・リペア回路１１とレジスタ１３
とＲＡＭ・ビルト・イン・セルフ・テスト回路４などに
よる部分構成を示す回路ブロック図である。図におい
て、５１はシリアル型コンパレータ、５２はシーケンス
コントローラである。シリアル型コンパレータ５１は、
レジスタ１３からシリアルに読み出されたテスト結果で
ある比較入力が与えられる入力端子Ａ、データ圧縮回路
３５で圧縮されたテスト結果がシリアルに直接入力され
る入力端子Ｂ、シーケンスコントローラ５２から出力さ
れ、比較動作を制御するための比較制御信号が入力され
る比較制御信号入力端子ＣＭＰ、シーケンスコントロー
ラ５２から出力されるセット信号が入力されるセット信
号入力端子ＳＥＴ、比較結果が出力される出力端子ＰＦ
などを有している。
で説明した半導体回路のテスト装置についてのＬＳＩ・
ビルト・イン・セルフ・リペア回路１１とレジスタ１３
とＲＡＭ・ビルト・イン・セルフ・テスト回路４などに
よる部分構成を示す回路ブロック図である。図におい
て、５１はシリアル型コンパレータ、５２はシーケンス
コントローラである。シリアル型コンパレータ５１は、
レジスタ１３からシリアルに読み出されたテスト結果で
ある比較入力が与えられる入力端子Ａ、データ圧縮回路
３５で圧縮されたテスト結果がシリアルに直接入力され
る入力端子Ｂ、シーケンスコントローラ５２から出力さ
れ、比較動作を制御するための比較制御信号が入力され
る比較制御信号入力端子ＣＭＰ、シーケンスコントロー
ラ５２から出力されるセット信号が入力されるセット信
号入力端子ＳＥＴ、比較結果が出力される出力端子ＰＦ
などを有している。
【００８５】図１５（ａ）はレジスタ１３の構成例を示
す回路ブロック図であり、データ圧縮回路３５で圧縮さ
れたテスト結果を格納するイネーブル制御端子を備えた
フリップフロップＦＦ＜０〜３＞から構成されている。
ＳＩＲは前記レジスタ１３のシリアル入力端子、ＳＯＲ
は前記レジスタ１３のシリアル出力端子である。図１５
（ｂ）はレジスタ１３を構成する前記各フリップフロッ
プＦＦの構成を示す回路ブロック図であり、セレクタ１
３ａとフリップフロップ１３ｂを備えている。図１６
は、図１４に示すシリアル型コンパレータ５１の構成例
を示す回路図であり、ＥＸＯＲ回路、ＮＡＮＤ回路、Ａ
ＮＤ回路、ＯＲ回路などの各ゲートとフリップフロップ
ＦＦを備えている。
す回路ブロック図であり、データ圧縮回路３５で圧縮さ
れたテスト結果を格納するイネーブル制御端子を備えた
フリップフロップＦＦ＜０〜３＞から構成されている。
ＳＩＲは前記レジスタ１３のシリアル入力端子、ＳＯＲ
は前記レジスタ１３のシリアル出力端子である。図１５
（ｂ）はレジスタ１３を構成する前記各フリップフロッ
プＦＦの構成を示す回路ブロック図であり、セレクタ１
３ａとフリップフロップ１３ｂを備えている。図１６
は、図１４に示すシリアル型コンパレータ５１の構成例
を示す回路図であり、ＥＸＯＲ回路、ＮＡＮＤ回路、Ａ
ＮＤ回路、ＯＲ回路などの各ゲートとフリップフロップ
ＦＦを備えている。
【００８６】次に動作について説明する。図１６に示す
シリアル型コンパレータ５１では、比較動作を行う前に
セット信号入力端子ＳＥＴへセット信号「１」を供給し
クロック信号Ｔを前記フリップフロップＦＦへ与えセッ
トし、フリップフロップＦＦのＱ出力である出力端子Ｐ
Ｆからの出力を「１」にする。その後、比較制御入力端
子ＣＭＰへ与える比較制御入力を「１」の状態にして、
再度クロック信号Ｔを与えれば、入力端子Ａへ与えられ
た前記レジスタ１３から読み出されたテスト結果である
比較入力と、データ圧縮回路３５から直接、入力端子Ｂ
へ与えられたテスト結果である比較入力とが比較され、
不一致があればフリップフロップＦＦがリセットされ、
出力端子ＰＦの出力は「０」になる。
シリアル型コンパレータ５１では、比較動作を行う前に
セット信号入力端子ＳＥＴへセット信号「１」を供給し
クロック信号Ｔを前記フリップフロップＦＦへ与えセッ
トし、フリップフロップＦＦのＱ出力である出力端子Ｐ
Ｆからの出力を「１」にする。その後、比較制御入力端
子ＣＭＰへ与える比較制御入力を「１」の状態にして、
再度クロック信号Ｔを与えれば、入力端子Ａへ与えられ
た前記レジスタ１３から読み出されたテスト結果である
比較入力と、データ圧縮回路３５から直接、入力端子Ｂ
へ与えられたテスト結果である比較入力とが比較され、
不一致があればフリップフロップＦＦがリセットされ、
出力端子ＰＦの出力は「０」になる。
【００８７】ＬＳＩ・ビルト・イン・セルフ・リペア回
路１１は、シーケンスコントローラ５２とシリアル型コ
ンパレータ５１を備えており、ＬＳＩ・ビルト・イン・
セルフ・リペア回路１１は次のように動作する。 （１）最初のテスト条件で、ＲＡＭ・ビルト・イン・セ
ルフ・テスト回路４のデータ圧縮回路３５が生成する圧
縮されたテスト結果をレジスタ１３に格納する。 （２）２回目以降のテスト条件で、ＲＡＭ・ビルト・イ
ン・セルフ・テスト回路４のデータ圧縮回路３５が生成
する圧縮されたテスト結果と、前記レジスタ１３に格納
された以前のテスト結果とをシリアル型コンパレータ５
１で比較する。この際、これと同時にレジスタ１３の各
フリップフロップＦＦ＜０〜３＞へ与えられるイネーブ
ル信号ＥＮＲと、シリアル型コンパレータ５１へ与えら
れる信号ＣＭＰをアクティブにすることで、新しい圧縮
されたテスト結果を前記レジスタ１３に格納することも
出来る。
路１１は、シーケンスコントローラ５２とシリアル型コ
ンパレータ５１を備えており、ＬＳＩ・ビルト・イン・
セルフ・リペア回路１１は次のように動作する。 （１）最初のテスト条件で、ＲＡＭ・ビルト・イン・セ
ルフ・テスト回路４のデータ圧縮回路３５が生成する圧
縮されたテスト結果をレジスタ１３に格納する。 （２）２回目以降のテスト条件で、ＲＡＭ・ビルト・イ
ン・セルフ・テスト回路４のデータ圧縮回路３５が生成
する圧縮されたテスト結果と、前記レジスタ１３に格納
された以前のテスト結果とをシリアル型コンパレータ５
１で比較する。この際、これと同時にレジスタ１３の各
フリップフロップＦＦ＜０〜３＞へ与えられるイネーブ
ル信号ＥＮＲと、シリアル型コンパレータ５１へ与えら
れる信号ＣＭＰをアクティブにすることで、新しい圧縮
されたテスト結果を前記レジスタ１３に格納することも
出来る。
【００８８】以上のように、この実施の形態６によれ
ば、最初のテスト条件で行った圧縮されたテスト結果
（故障情報）をレジスタ１３に格納し、このレジスタ１
３に格納されたテスト結果と、２回目以降のテスト条件
で行った圧縮されたテスト結果（故障情報）とをシリア
ル型コンパレータ５１で比較して、図１、図３、図５お
よび図６に示すステップＳＴ１５の比較処理を行うこと
で、ＲＡＭ１の出力データのテストを行うことができ、
温度や電源電圧などのテスト条件の時間的な変化を考慮
した信頼性の高いテストをＲＡＭ１に対し行える半導体
回路のテスト方法および装置が得られる効果がある
ば、最初のテスト条件で行った圧縮されたテスト結果
（故障情報）をレジスタ１３に格納し、このレジスタ１
３に格納されたテスト結果と、２回目以降のテスト条件
で行った圧縮されたテスト結果（故障情報）とをシリア
ル型コンパレータ５１で比較して、図１、図３、図５お
よび図６に示すステップＳＴ１５の比較処理を行うこと
で、ＲＡＭ１の出力データのテストを行うことができ、
温度や電源電圧などのテスト条件の時間的な変化を考慮
した信頼性の高いテストをＲＡＭ１に対し行える半導体
回路のテスト方法および装置が得られる効果がある
【００８９】
【発明の効果】この発明によれば、最初のテスト条件に
よりテスト対象回路の論理テストを行うことにより取得
した故障情報をもとに、当該テスト対象回路の故障箇所
の修復についての可否判定などを行い、前記故障箇所の
修復が可能であると判定した前記テスト対象回路に行っ
た論理テストと同一であって、前記最初のテスト条件に
対し変化させたテスト条件による論理テストを前記テス
ト対象回路に行い、前記最初のテスト条件で行った論理
テストの結果取得した故障情報と、前記最初のテスト条
件に対し変化させた前記テスト条件による論理テストの
結果取得した故障情報とを比較し、該比較結果をもと
に、前記最初のテスト条件と前記変化させたテスト条件
での前記テスト対象回路の正常動作を確認するように構
成したので、テスト条件における時間的な変化を考慮し
た前記テスト対象回路の正常動作を保証するテストが可
能となり、テスト条件の変化に対する信頼性が向上する
効果がある。
よりテスト対象回路の論理テストを行うことにより取得
した故障情報をもとに、当該テスト対象回路の故障箇所
の修復についての可否判定などを行い、前記故障箇所の
修復が可能であると判定した前記テスト対象回路に行っ
た論理テストと同一であって、前記最初のテスト条件に
対し変化させたテスト条件による論理テストを前記テス
ト対象回路に行い、前記最初のテスト条件で行った論理
テストの結果取得した故障情報と、前記最初のテスト条
件に対し変化させた前記テスト条件による論理テストの
結果取得した故障情報とを比較し、該比較結果をもと
に、前記最初のテスト条件と前記変化させたテスト条件
での前記テスト対象回路の正常動作を確認するように構
成したので、テスト条件における時間的な変化を考慮し
た前記テスト対象回路の正常動作を保証するテストが可
能となり、テスト条件の変化に対する信頼性が向上する
効果がある。
【００９０】この発明によれば、最初のテスト条件に対
し変化を与え、その変化が与えられたテスト条件による
前記最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に行い、前記最初のテスト条件
で行った論理テストの結果取得した故障情報と、前記変
化を与えたテスト条件による前記論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と、前記変化を与えたテスト条件とにお
ける前記テスト対象回路の正常動作を確認するように構
成したので、テスト条件に与えられた変化を考慮した前
記テスト対象回路の正常動作を保証するテストが可能と
なり、テスト条件の変化に対する信頼性が向上する効果
がある。
し変化を与え、その変化が与えられたテスト条件による
前記最初のテスト条件で行った論理テストと同一の論理
テストをテスト対象回路に行い、前記最初のテスト条件
で行った論理テストの結果取得した故障情報と、前記変
化を与えたテスト条件による前記論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と、前記変化を与えたテスト条件とにお
ける前記テスト対象回路の正常動作を確認するように構
成したので、テスト条件に与えられた変化を考慮した前
記テスト対象回路の正常動作を保証するテストが可能と
なり、テスト条件の変化に対する信頼性が向上する効果
がある。
【００９１】この発明によれば、テスト対象回路やその
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について変化を与えるように構成したので、
前記擬似的な論理テストによりテスト条件に与えられた
変化を考慮した前記テスト対象回路の正常動作を保証す
るテストが可能となり、テスト条件の変化に対するテス
ト結果の信頼性が向上する効果がある。
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について変化を与えるように構成したので、
前記擬似的な論理テストによりテスト条件に与えられた
変化を考慮した前記テスト対象回路の正常動作を保証す
るテストが可能となり、テスト条件の変化に対するテス
ト結果の信頼性が向上する効果がある。
【００９２】この発明によれば、擬似的な論理テストを
テスト対象回路やその周辺回路に行うことで、前記最初
のテスト条件について一定の変化を与えたテスト条件に
よる論理テストをテスト対象回路に対し行い、前記最初
のテスト条件で行った論理テストの結果取得した故障情
報と、前記一定の変化を与えた前記テスト条件による論
理テストの結果取得した故障情報とを比較し、該比較結
果をもとに、前記最初のテスト条件と、前記一定の変化
を与えたテスト条件での前記テスト対象回路の正常動作
を確認するように構成したので、前記テスト対象回路や
その周辺回路に対し行った前記擬似的な論理テストによ
りテスト条件に与えられた変化を考慮した前記テスト対
象回路の正常動作を保証するテストが可能となり、テス
ト条件の変化に対するテスト結果の信頼性が向上する効
果がある。
テスト対象回路やその周辺回路に行うことで、前記最初
のテスト条件について一定の変化を与えたテスト条件に
よる論理テストをテスト対象回路に対し行い、前記最初
のテスト条件で行った論理テストの結果取得した故障情
報と、前記一定の変化を与えた前記テスト条件による論
理テストの結果取得した故障情報とを比較し、該比較結
果をもとに、前記最初のテスト条件と、前記一定の変化
を与えたテスト条件での前記テスト対象回路の正常動作
を確認するように構成したので、前記テスト対象回路や
その周辺回路に対し行った前記擬似的な論理テストによ
りテスト条件に与えられた変化を考慮した前記テスト対
象回路の正常動作を保証するテストが可能となり、テス
ト条件の変化に対するテスト結果の信頼性が向上する効
果がある。
【００９３】この発明によれば、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返すことで前記最初のテスト条件に対し変化を
与えながら、該変化したテスト条件による前記同一の論
理テストを前記テスト対象回路に複数回行い、前記論理
テストを行うたびに前記最初のテスト条件で行った論理
テストの結果取得した故障情報と前記変化するテスト条
件による前記論理テストの結果取得した故障情報とを比
較し、該比較結果をもとに、前記最初のテスト条件と前
記変化するテスト条件での前記テスト対象回路の正常動
作を確認するように構成したので、前記複数回前記論理
テストが行われる過程でテスト条件の変化に対するテス
ト結果が連続的に確認でき、テスト条件の変化に対する
テスト結果の信頼性がより向上できる効果がある。
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返すことで前記最初のテスト条件に対し変化を
与えながら、該変化したテスト条件による前記同一の論
理テストを前記テスト対象回路に複数回行い、前記論理
テストを行うたびに前記最初のテスト条件で行った論理
テストの結果取得した故障情報と前記変化するテスト条
件による前記論理テストの結果取得した故障情報とを比
較し、該比較結果をもとに、前記最初のテスト条件と前
記変化するテスト条件での前記テスト対象回路の正常動
作を確認するように構成したので、前記複数回前記論理
テストが行われる過程でテスト条件の変化に対するテス
ト結果が連続的に確認でき、テスト条件の変化に対する
テスト結果の信頼性がより向上できる効果がある。
【００９４】この発明によれば、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化が一定の量になるまで、該変化するテスト
条件による前記同一の論理テストを前記テスト対象回路
に複数回行い、前記論理テストを行うたびに、前記最初
のテスト条件で行った論理テストの結果と前記変化する
テスト条件による前記論理テストの結果とを比較し、該
比較結果をもとに、前記最初のテスト条件と前記一定の
量まで変化するテスト条件での前記テスト対象回路の正
常動作を確認するように構成したので、前記最初のテス
ト条件が前記一定の量変化するまで前記論理テストが前
記複数回行われる過程でテスト条件の変化に対するテス
ト結果が連続的に確認でき、テスト条件の変化に対する
テスト結果の信頼性がより向上できる効果がある。
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化が一定の量になるまで、該変化するテスト
条件による前記同一の論理テストを前記テスト対象回路
に複数回行い、前記論理テストを行うたびに、前記最初
のテスト条件で行った論理テストの結果と前記変化する
テスト条件による前記論理テストの結果とを比較し、該
比較結果をもとに、前記最初のテスト条件と前記一定の
量まで変化するテスト条件での前記テスト対象回路の正
常動作を確認するように構成したので、前記最初のテス
ト条件が前記一定の量変化するまで前記論理テストが前
記複数回行われる過程でテスト条件の変化に対するテス
ト結果が連続的に確認でき、テスト条件の変化に対する
テスト結果の信頼性がより向上できる効果がある。
【００９５】この発明によれば、チップ温度をテスト条
件としたので、前記チップ温度の変化を考慮したテスト
対象回路の正常動作を保証するテストが可能となり、前
記チップ温度の変化に対するテスト結果の信頼性が向上
する効果がある。
件としたので、前記チップ温度の変化を考慮したテスト
対象回路の正常動作を保証するテストが可能となり、前
記チップ温度の変化に対するテスト結果の信頼性が向上
する効果がある。
【００９６】この発明によれば、テスト対象回路の電源
電圧をテスト条件としたので、前記電源電圧の変化を考
慮したテスト対象回路の正常動作を保証するテストが可
能となり、前記電源電圧の変化に対するテスト結果の信
頼性が向上する効果がある。
電圧をテスト条件としたので、前記電源電圧の変化を考
慮したテスト対象回路の正常動作を保証するテストが可
能となり、前記電源電圧の変化に対するテスト結果の信
頼性が向上する効果がある。
【００９７】この発明によれば、テスト対象回路に対し
行った最初のテスト条件による論理テストの結果取得し
た故障情報を格納するレジスタと、該レジスタに格納し
た前記論理テストの結果取得した故障情報をもとに、前
記テスト対象回路の故障箇所の有無を判定し、前記故障
箇所があるときの当該故障箇所の修復についての可否判
定などを行い、前記故障箇所の修復について可能と判定
したときの前記レジスタに格納してある前記論理テスト
の結果取得した故障情報と、前記論理テストと同一であ
って、前記最初のテスト条件に対し変化させたテスト条
件による論理テストを前記テスト対象回路に行ったとき
の当該論理テストの結果取得した故障情報とを比較し、
該比較結果をもとに、前記最初のテスト条件と前記変化
させたテスト条件での前記テスト対象回路の正常動作を
確認するテスト回路とを備えるように構成したので、テ
スト条件の時間的な変化を考慮した前記テスト対象回路
の正常動作を保証するテストが可能となり、テスト条件
の変化に対するテスト結果の信頼性が向上する効果があ
る。
行った最初のテスト条件による論理テストの結果取得し
た故障情報を格納するレジスタと、該レジスタに格納し
た前記論理テストの結果取得した故障情報をもとに、前
記テスト対象回路の故障箇所の有無を判定し、前記故障
箇所があるときの当該故障箇所の修復についての可否判
定などを行い、前記故障箇所の修復について可能と判定
したときの前記レジスタに格納してある前記論理テスト
の結果取得した故障情報と、前記論理テストと同一であ
って、前記最初のテスト条件に対し変化させたテスト条
件による論理テストを前記テスト対象回路に行ったとき
の当該論理テストの結果取得した故障情報とを比較し、
該比較結果をもとに、前記最初のテスト条件と前記変化
させたテスト条件での前記テスト対象回路の正常動作を
確認するテスト回路とを備えるように構成したので、テ
スト条件の時間的な変化を考慮した前記テスト対象回路
の正常動作を保証するテストが可能となり、テスト条件
の変化に対するテスト結果の信頼性が向上する効果があ
る。
【００９８】この発明によれば、テスト対象回路やその
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について変化を与える構成をテスト回路が備
えるようにしたので、前記擬似的な論理テストによりテ
スト条件に与えた変化を考慮した前記テスト対象回路の
正常動作を保証するテストが可能となり、テスト条件の
変化に対するテスト結果の信頼性が向上する効果があ
る。
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について変化を与える構成をテスト回路が備
えるようにしたので、前記擬似的な論理テストによりテ
スト条件に与えた変化を考慮した前記テスト対象回路の
正常動作を保証するテストが可能となり、テスト条件の
変化に対するテスト結果の信頼性が向上する効果があ
る。
【００９９】この発明によれば、テスト対象回路やその
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について一定の変化を与えたテスト条件によ
る、前記最初のテスト条件で行った論理テストと同一の
論理テストをテスト対象回路に対し行い、レジスタに格
納されている前記最初のテスト条件で行った論理テスト
の結果取得した故障情報と、前記一定の変化を与えた前
記テスト条件による論理テストの結果取得した故障情報
とを比較し、該比較結果をもとに、前記最初のテスト条
件と、当該最初のテスト条件に対し一定の変化を与えた
前記テスト条件での前記テスト対象回路の正常動作を確
認するテスト回路を備えるように構成したので、前記テ
スト対象回路やその周辺回路に対し行った前記擬似的な
論理テストによりテスト条件に与えた変化を考慮した前
記テスト対象回路の正常動作を保証するテストが可能と
なり、テスト条件の変化に対するテスト結果の信頼性が
向上する効果がある。
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について一定の変化を与えたテスト条件によ
る、前記最初のテスト条件で行った論理テストと同一の
論理テストをテスト対象回路に対し行い、レジスタに格
納されている前記最初のテスト条件で行った論理テスト
の結果取得した故障情報と、前記一定の変化を与えた前
記テスト条件による論理テストの結果取得した故障情報
とを比較し、該比較結果をもとに、前記最初のテスト条
件と、当該最初のテスト条件に対し一定の変化を与えた
前記テスト条件での前記テスト対象回路の正常動作を確
認するテスト回路を備えるように構成したので、前記テ
スト対象回路やその周辺回路に対し行った前記擬似的な
論理テストによりテスト条件に与えた変化を考慮した前
記テスト対象回路の正常動作を保証するテストが可能と
なり、テスト条件の変化に対するテスト結果の信頼性が
向上する効果がある。
【０１００】この発明によれば、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化するテスト条件による前記同一の論理テス
トを前記テスト対象回路に対し複数回行い、前記論理テ
ストを行うたびに、レジスタに格納してある前記最初の
テスト条件で行った論理テストの結果取得した故障情報
と前記変化するテスト条件による前記論理テストの結果
取得した故障情報とを比較し、該比較結果をもとに、前
記最初のテスト条件と前記変化するテスト条件での前記
テスト対象回路の正常動作を確認するテスト回路を備え
るように構成したので、前記複数回前記論理テストが行
われる過程でテスト条件の変化に対するテスト結果が連
続的に確認でき、テスト条件の変化に対するテスト結果
の信頼性がより向上できる効果がある。
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化するテスト条件による前記同一の論理テス
トを前記テスト対象回路に対し複数回行い、前記論理テ
ストを行うたびに、レジスタに格納してある前記最初の
テスト条件で行った論理テストの結果取得した故障情報
と前記変化するテスト条件による前記論理テストの結果
取得した故障情報とを比較し、該比較結果をもとに、前
記最初のテスト条件と前記変化するテスト条件での前記
テスト対象回路の正常動作を確認するテスト回路を備え
るように構成したので、前記複数回前記論理テストが行
われる過程でテスト条件の変化に対するテスト結果が連
続的に確認でき、テスト条件の変化に対するテスト結果
の信頼性がより向上できる効果がある。
【０１０１】この発明によれば、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化が一定の量になるまで、該変化したテスト
条件による前記同一の論理テストを前記テスト対象回路
に対し複数回行い、前記論理テストを行うたびに、レジ
スタに格納されている前記最初のテスト条件で行った論
理テストの結果取得した故障情報と前記変化したテスト
条件による前記論理テストの結果取得した故障情報とを
比較し、該比較結果をもとに、前記最初のテスト条件と
前記一定の量まで変化するテスト条件での前記テスト対
象回路の正常動作を確認するテスト回路を備えるように
構成したので、前記最初のテスト条件が前記一定の量変
化するまで前記論理テストが前記複数回行われる過程で
テスト条件の変化に対するテスト結果が連続的に確認で
き、テスト条件の変化に対するテスト結果の信頼性がよ
り向上できる効果がある。
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化が一定の量になるまで、該変化したテスト
条件による前記同一の論理テストを前記テスト対象回路
に対し複数回行い、前記論理テストを行うたびに、レジ
スタに格納されている前記最初のテスト条件で行った論
理テストの結果取得した故障情報と前記変化したテスト
条件による前記論理テストの結果取得した故障情報とを
比較し、該比較結果をもとに、前記最初のテスト条件と
前記一定の量まで変化するテスト条件での前記テスト対
象回路の正常動作を確認するテスト回路を備えるように
構成したので、前記最初のテスト条件が前記一定の量変
化するまで前記論理テストが前記複数回行われる過程で
テスト条件の変化に対するテスト結果が連続的に確認で
き、テスト条件の変化に対するテスト結果の信頼性がよ
り向上できる効果がある。
【０１０２】この発明によれば、チップ温度をテスト条
件とした構成を備えるようにしたので、前記チップ温度
の変化を考慮したテスト対象回路の正常動作を保証する
テストが可能となり、前記チップ温度の変化に対するテ
スト結果の信頼性が向上する効果がある。
件とした構成を備えるようにしたので、前記チップ温度
の変化を考慮したテスト対象回路の正常動作を保証する
テストが可能となり、前記チップ温度の変化に対するテ
スト結果の信頼性が向上する効果がある。
【０１０３】この発明によれば、テスト対象回路の電源
電圧をテスト条件とした構成を備えるようにしたので、
前記電源電圧の変化を考慮したテスト対象回路の正常動
作を保証するテストが可能となり、前記電源電圧の変化
に対するテスト結果の信頼性が向上する効果がある。
電圧をテスト条件とした構成を備えるようにしたので、
前記電源電圧の変化を考慮したテスト対象回路の正常動
作を保証するテストが可能となり、前記電源電圧の変化
に対するテスト結果の信頼性が向上する効果がある。
【図１】 この発明の実施の形態１の半導体回路のテス
ト方法が適用されるテスト装置の構成を示すブロック図
である。
ト方法が適用されるテスト装置の構成を示すブロック図
である。
【図２】 この発明の実施の形態１の半導体回路のテス
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
【図３】 この発明の実施の形態２の半導体回路のテス
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
【図４】 この発明の実施の形態３の半導体回路のテス
ト方法が適用されるテスト装置の構成を示すブロック図
である。
ト方法が適用されるテスト装置の構成を示すブロック図
である。
【図５】 この発明の実施の形態３の半導体回路のテス
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
【図６】 この発明の実施の形態４の半導体回路のテス
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
ト装置における自己修復動作時のテスト方法を示すフロ
ーチャートである。
【図７】 この発明の実施の形態１から実施の形態４の
半導体回路のテスト装置で用いられるＲＡＭ・ビルト・
イン・セルフ・テスト回路の構成を示すブロック図であ
る。
半導体回路のテスト装置で用いられるＲＡＭ・ビルト・
イン・セルフ・テスト回路の構成を示すブロック図であ
る。
【図８】 この発明の実施の形態１から実施の形態４の
半導体回路のテスト装置で用いられるデータ圧縮回路が
ＭＩＳＲ型のデータ圧縮回路である場合の構成例を示す
回路図である。
半導体回路のテスト装置で用いられるデータ圧縮回路が
ＭＩＳＲ型のデータ圧縮回路である場合の構成例を示す
回路図である。
【図９】 この発明の実施の形態１から実施の形態４の
半導体回路のテスト装置で用いられるデータ圧縮回路が
ＳＩＳＲ型のデータ圧縮回路である場合の構成例を示す
回路図である。
半導体回路のテスト装置で用いられるデータ圧縮回路が
ＳＩＳＲ型のデータ圧縮回路である場合の構成例を示す
回路図である。
【図１０】 この発明の実施の形態１から実施の形態４
の半導体回路のテスト装置で用いられるデータ圧縮回路
のさらに別の構成例を示す回路図である。
の半導体回路のテスト装置で用いられるデータ圧縮回路
のさらに別の構成例を示す回路図である。
【図１１】 図１０に示したデータ圧縮回路のスキャン
パス回路と、そのスキャンパス回路で用いられるコンパ
レータ付きスキャンフリップフロップの一例を示す回路
図である。
パス回路と、そのスキャンパス回路で用いられるコンパ
レータ付きスキャンフリップフロップの一例を示す回路
図である。
【図１２】 図１０に示したデータ圧縮回路のスキャン
パス回路の動作を示す真理値表である。
パス回路の動作を示す真理値表である。
【図１３】 図１２に示した真理値表の各モードに対応
したコンパレータ付きスキャンフリップフロップ内の信
号の流れを示す説明図である。
したコンパレータ付きスキャンフリップフロップ内の信
号の流れを示す説明図である。
【図１４】 この発明の各実施の形態で説明した半導体
回路のテスト装置におけるＬＳＩ・ビルト・イン・セル
フ・リペア回路を中心とした部分構成を示す回路ブロッ
ク図である。
回路のテスト装置におけるＬＳＩ・ビルト・イン・セル
フ・リペア回路を中心とした部分構成を示す回路ブロッ
ク図である。
【図１５】 この発明の各実施の形態で説明した半導体
回路のテスト装置におけるレジスタの構成例を示す回路
ブロック図である。
回路のテスト装置におけるレジスタの構成例を示す回路
ブロック図である。
【図１６】 図１４に示したＬＳＩ・ビルト・イン・セ
ルフ・リペア回路を中心とした部分構成におけるシリア
ル型コンパレータの構成例を示す回路図である。
ルフ・リペア回路を中心とした部分構成におけるシリア
ル型コンパレータの構成例を示す回路図である。
【図１７】 従来の半導体回路のテスト装置の構成を示
すブロック図である。
すブロック図である。
【図１８】 従来の半導体回路のテスト装置の自己修復
動作を示すフローチャートである。
動作を示すフローチャートである。
１ ＲＡＭ（テスト対象回路）、２ 論理回路部（周辺
回路）、４ ＲＡＭ・ビルト・イン・セルフ・テスト回
路（テスト回路）、１１ ＬＳＩ・ビルト・イン・セル
フ・リペア回路（テスト回路）、１２ ＬＯＧＩＣ・ビ
ルト・イン・セルフ・テスト回路（テスト回路）、１３
レジスタ、２１ 温度センサ（テスト回路）、ステッ
プＳＴ１１，（初期条件テストステップ）、ステップＳ
Ｔ１２（初期条件テストステップ）、ステップＳＴ１
４，ステップＳＴ３１，ステップＳＴ３２（テスト条件
変化付与ステップ）、ステップＳＴ１５，ステップＳＴ
２２，ステップＳＴ２３，ステップＳＴ２４，ステップ
ＳＴ２５，ステップＳＴ４３，ステップＳＴ４４，ステ
ップＳＴ４５，ステップＳＴ４６（確認ステップ）。
回路）、４ ＲＡＭ・ビルト・イン・セルフ・テスト回
路（テスト回路）、１１ ＬＳＩ・ビルト・イン・セル
フ・リペア回路（テスト回路）、１２ ＬＯＧＩＣ・ビ
ルト・イン・セルフ・テスト回路（テスト回路）、１３
レジスタ、２１ 温度センサ（テスト回路）、ステッ
プＳＴ１１，（初期条件テストステップ）、ステップＳ
Ｔ１２（初期条件テストステップ）、ステップＳＴ１
４，ステップＳＴ３１，ステップＳＴ３２（テスト条件
変化付与ステップ）、ステップＳＴ１５，ステップＳＴ
２２，ステップＳＴ２３，ステップＳＴ２４，ステップ
ＳＴ２５，ステップＳＴ４３，ステップＳＴ４４，ステ
ップＳＴ４５，ステップＳＴ４６（確認ステップ）。
Claims (15)
- 【請求項１】 テスト対象回路の修復可能な故障箇所に
対し、その冗長回路を制御することで前記故障箇所の使
用を回避する半導体回路のテスト方法において、 最初のテスト条件により前記テスト対象回路の論理テス
トを行うことにより取得した故障情報をもとに、当該テ
スト対象回路の故障箇所の修復についての可否判定など
を行う初期条件テストステップと、 該初期条件テストステップにおいて前記故障箇所の修復
が可能であると判定した前記テスト対象回路に対し行っ
た論理テストと同一であって、前記最初のテスト条件に
対し変化させたテスト条件による論理テストを前記テス
ト対象回路に行い、前記初期条件テストステップで行っ
た論理テストの結果取得した故障情報と、前記最初のテ
スト条件に対し変化させた前記テスト条件による論理テ
ストの結果取得した故障情報とを比較し、該比較結果を
もとに、前記最初のテスト条件と前記変化させたテスト
条件での前記テスト対象回路の正常動作を確認する確認
ステップとを備えたことを特徴とする半導体回路のテス
ト方法。 - 【請求項２】 最初のテスト条件について変化を与える
ためのテスト条件変化付与ステップを備え、 確認ステップでは、 初期条件テストステップで行った論理テストと同一の、
前記テスト条件変化付与ステップにより前記最初のテス
ト条件に対し変化を与えたテスト条件による論理テスト
をテスト対象回路に行い、前記初期条件テストステップ
で行った論理テストの結果取得した故障情報と、前記テ
スト条件変化付与ステップにより前記最初のテスト条件
に対し変化を与えた前記テスト条件による前記論理テス
トの結果取得した故障情報とを比較し、該比較結果をも
とに、前記最初のテスト条件と、当該最初のテスト条件
に対し変化を与えた前記テスト条件での前記テスト対象
回路の正常動作を確認することを特徴とする請求項１記
載の半導体回路のテスト方法。 - 【請求項３】 テスト条件変化付与ステップでは、 テスト対象回路やその周辺回路に対し擬似的な論理テス
トを行うことで最初のテスト条件について変化を与える
ことを特徴とする請求項２記載の半導体回路のテスト方
法。 - 【請求項４】 テスト条件変化付与ステップでは、 テスト対象回路やその周辺回路に対し擬似的な論理テス
トを行うことで最初のテスト条件について一定の変化を
与え、 確認ステップでは、 初期条件テストステップで行った論理テストと同一の、
前記テスト条件変化付与ステップで一定の変化を与えた
テスト条件による論理テストをテスト対象回路に行い、
前記初期条件テストステップで行った論理テストの結果
取得した故障情報と、前記テスト条件変化付与ステップ
で一定の変化を与えた前記テスト条件による論理テスト
の結果取得した故障情報とを比較し、該比較結果をもと
に、前記最初のテスト条件と、当該最初のテスト条件に
対し一定の変化を与えた前記テスト条件での前記テスト
対象回路の正常動作を確認することを特徴とする請求項
２記載の半導体回路のテスト方法。 - 【請求項５】 確認ステップでは、 初期条件テストステップで行った論理テストと同一の論
理テストをテスト対象回路に対し繰り返すことで最初の
テスト条件に変化を与えながら、該変化するテスト条件
による前記同一の論理テストを前記テスト対象回路に対
し複数回行い、前記論理テストを行うたびに前記初期条
件テストステップで行った論理テストの結果取得した故
障情報と前記変化するテスト条件による前記論理テスト
の結果取得した故障情報とを比較し、該比較結果をもと
に、前記最初のテスト条件と前記変化したテスト条件で
の前記テスト対象回路の正常動作を確認することを特徴
とする請求項１記載の半導体回路のテスト方法。 - 【請求項６】 確認ステップでは、 初期条件テストステップで行った論理テストと同一の論
理テストをテスト対象回路に対し繰り返すことで最初の
テスト条件に対し変化を与えながら、該変化が一定の量
になるまで、該変化するテスト条件による前記同一の論
理テストを前記テスト対象回路に複数回行い、前記論理
テストを行うたびに、前記初期条件テストステップで行
った論理テストの結果取得した故障情報と前記変化する
テスト条件による前記論理テストの結果取得した故障情
報とを比較し、該比較結果をもとに、前記最初のテスト
条件と前記一定の量まで変化するテスト条件での前記テ
スト対象回路の正常動作を確認することを特徴とする請
求項５記載の半導体回路のテスト方法。 - 【請求項７】 テスト条件はチップ温度であることを特
徴とする請求項１から請求項６のうちいずれか１項記載
の半導体回路のテスト方法。 - 【請求項８】 テスト条件は、テスト対象回路の電源電
圧であることを特徴とする請求項１から請求項６のうち
いずれか１項記載の半導体回路のテスト方法。 - 【請求項９】 テスト対象回路の故障箇所に対しその冗
長回路を制御することで前記故障箇所の使用を回避する
半導体回路のテスト装置において、 前記テスト対象回路に対し行った最初のテスト条件によ
る論理テストの結果取得した故障情報を格納するレジス
タと、 該レジスタに格納した前記論理テストの結果取得した故
障情報をもとに、前記テスト対象回路の故障箇所の有無
を判定し、前記故障箇所があるときの当該故障箇所の修
復についての可否判定などを行い、前記故障箇所の修復
について可能と判定したときの前記レジスタに格納して
ある前記論理テストの結果取得した故障情報と、前記論
理テストと同一であって、前記最初のテスト条件に対し
変化させたテスト条件による論理テストを前記テスト対
象回路に行ったときの当該論理テストの結果取得した故
障情報とを比較し、該比較結果をもとに、前記最初のテ
スト条件と前記変化させたテスト条件での前記テスト対
象回路の正常動作を確認するテスト回路と、 を備えていることを特徴とする半導体回路のテスト装
置。 - 【請求項１０】 テスト回路は、 テスト対象回路やその周辺回路に対し擬似的な論理テス
トを行うことで最初のテスト条件について変化を与える
ことを特徴とする請求項９記載の半導体回路のテスト装
置。 - 【請求項１１】 テスト回路は、テスト対象回路やその
周辺回路に対し擬似的な論理テストを行うことで最初の
テスト条件について一定の変化を与えたテスト条件によ
る、前記最初のテスト条件で行った論理テストと同一の
論理テストをテスト対象回路に行い、レジスタに格納さ
れている前記最初のテスト条件で行った論理テストの結
果取得した故障情報と、前記一定の変化を与えた前記テ
スト条件による論理テストの結果取得した故障情報とを
比較し、該比較結果をもとに、前記最初のテスト条件
と、当該最初のテスト条件に対し一定の変化を与えた前
記テスト条件での前記テスト対象回路の正常動作を確認
することを特徴とする請求項１０記載の半導体回路のテ
スト装置。 - 【請求項１２】 テスト回路は、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
対し繰り返し前記最初のテスト条件に対し変化を与えな
がら、該変化するテスト条件による前記同一の論理テス
トを前記テスト対象回路に複数回行い、前記論理テスト
を行うたびに、レジスタに格納してある前記最初のテス
ト条件で行った論理テストの結果取得した故障情報と前
記変化するテスト条件による前記論理テストの結果取得
した故障情報とを比較し、該比較結果をもとに、前記最
初のテスト条件と前記変化するテスト条件での前記テス
ト対象回路の正常動作を確認することを特徴とする請求
項９記載の半導体回路のテスト装置。 - 【請求項１３】 テスト回路は、最初のテスト条件で行
った論理テストと同一の論理テストをテスト対象回路に
繰り返すことで前記最初のテスト条件に対し変化を与え
ながら、該変化が一定の量になるまで、該変化するテス
ト条件による前記同一の論理テストを前記テスト対象回
路に複数回行い、前記論理テストを行うたびに、レジス
タに格納されている前記最初のテスト条件で行った論理
テストの結果取得した故障情報と前記変化するテスト条
件による前記論理テストの結果取得した故障情報とを比
較し、該比較結果をもとに、前記最初のテスト条件と前
記一定の量まで変化するテスト条件での前記テスト対象
回路の正常動作を確認することを特徴とする請求項１２
記載の半導体回路のテスト装置。 - 【請求項１４】 チップ温度をテスト条件とすることを
特徴とする請求項９から請求項１３のうちいずれか１項
記載の半導体回路のテスト装置。 - 【請求項１５】 テスト対象回路の電源電圧をテスト条
件とすることを特徴とする請求項９から請求項１３のう
ちいずれか１項記載の半導体回路のテスト装置。
Priority Applications (4)
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|---|---|---|---|
| JP2000017536A JP2001208798A (ja) | 2000-01-26 | 2000-01-26 | 半導体回路のテスト方法および装置 |
| TW090100896A TW523600B (en) | 2000-01-26 | 2001-01-16 | Test method and test apparatus for testing object circuit |
| US09/761,709 US6504772B2 (en) | 2000-01-26 | 2001-01-18 | Testing method and test apparatus in semiconductor apparatus |
| KR10-2001-0003621A KR100398840B1 (ko) | 2000-01-26 | 2001-01-22 | 반도체 회로에서의 테스트 방법 및 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017536A JP2001208798A (ja) | 2000-01-26 | 2000-01-26 | 半導体回路のテスト方法および装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001208798A true JP2001208798A (ja) | 2001-08-03 |
Family
ID=18544524
Family Applications (1)
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|---|---|---|---|
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| TW (1) | TW523600B (ja) |
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| JP2015215365A (ja) * | 2015-09-01 | 2015-12-03 | 三菱電機株式会社 | 熱抵抗測定方法 |
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