JP2001189435A - スタックキャパシタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】高アスペクト比の凹部内に下部電極形成する必
要がなく、安定して所望の形状を有する下部電極を確実
に形成し得るスタックキャパシタの製造方法を提供す
る。 【解決手段】かかる製造方法は、（イ）層間絶縁層１０
上に導電体層１３を形成し、（ロ）第１のマスク層１４
を導電体層１３上に形成し、（ハ）第１のマスク層１４
を用いて導電体層１３をエッチングして凹部１５を形成
し、（ニ）凹部１５内に第２のマスク層１６を形成し、
（ホ）第１のマスク層１４を除去し、次いで、第２のマ
スク層１６の側壁にサイドウオール１７を形成し、
（ヘ）サイドウオール１７及び第２のマスク層１６をエ
ッチング用マスクとして用いて導電体層１３をエッチン
グし、有底筒状の下部電極１８を形成した後、サイドウ
オール１７及び第２のマスク層１６を除去し、（ト）下
部電極１８の表面に誘電体膜２０、上部電極２１を形成
する各工程から成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）におけるスタッ
クキャパシタ、及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭは、スイッチ用のＭＩＳ型半導
体素子（例えば、ＭＯＳＦＥＴ）とメモリキャパシタか
ら成るメモリセルの複数から構成されている。そして、
半導体デバイスにおけるプロセスドライバーとして、学
会レベルにおいては数ギガバイトの容量を有するＤＲＡ
Ｍも発表されるなど、近年、益々微細化され、大容量
化、高集積化が進められている。この微細化に伴い、メ
モリセルの縮小化が図られており、メモリキャパシタの
占有面積も縮小している。

【０００３】ＤＲＡＭのメモリキャパシタにおいて最も
重要な事項は、データ（情報）記憶の信頼性を高めるた
めに、メモリキャパシタの蓄積容量を必要量確保するこ
とである。蓄積容量の必要量は、通常、以下の観点から
決定され、通常、２０〜４０ｐＦ程度である。 （１）ＤＲＡＭの世代に拘わらず、アルファー線による
ソフトエラーに対して十分な耐性を有していなければな
らない。 （２）チップ面積削減のためにビット線に接続されるメ
モリセル数が増加する結果、ビット線の総容量や総リー
ク電流が増加することに十分対処できなければならな
い。 （３）スイッチ用のＭＩＳ型半導体素子のリーク電流の
観点から閾値電圧Ｖ_thを下げることができないにも拘わ
らず、低電源化が進行し、それに伴い、蓄積信号電圧が
下がる傾向にある。

【０００４】従って、メモリキャパシタは、メモリセル
が微細化するに従い、その占有面積が縮小化されるにも
拘わらず、蓄積容量を必要量を確保しなければならず、
そのために、様々な工夫がなされている。

【０００５】また、論理回路（周辺回路とも呼ばれる）
とＤＲＡＭとが混載されたＤＲＡＭ混載ロジック集積回
路へ適用する場合、論理回路に使用されるサリサイド
（Self-Aligned Silicide）技術、及び、デュアルゲー
ト（Dual Gate、Dual Work Function Gate あるいは、
表面チャネル型ＣＭＯＳＦＥＴとも呼ばれる）技術など
の耐熱性の低いプロセスとの整合性の観点から、メモリ
キャパシタを作製する際のプロセス温度の低温化が強く
要求されている。

【０００６】以上に説明した背景から、メモリキャパシ
タとして、６００゜Ｃ以下の低温プロセスで形成が可能
なＭＩＭ（Metal-Insulator-Metal）構造をベースとし
たメモリキャパシタが開発されている。このＭＩＭ構造
のメモリキャパシタにおいては、キャパシタ電極材料
（特に、下部電極を構成する電極材料）及びキャパシタ
誘電体膜の構成材料を改良することによってメモリキャ
パシタに対する要求を満足させる試みがなされており、
キャパシタ誘電体膜の構成材料として、金属酸化物、例
えば、Ｔａ₂Ｏ₅といった高誘電体材料や、ＢＳＴ（バリ
ウム・ストロンチウム・チタン・オキサイド）、ＳＴＯ
（ストロンチウム・チタン・オキサイド）といった強誘
電体材料が開発されている。また、特に下部電極を構成
する電極材料として、キャパシタ誘電体膜と接触した状
態で熱処理が行われたとき、酸化されて絶縁体とならな
いような材料、例えば、耐酸化性の高いＷ₂ＮやＰｔ、
酸化されても導電性を示す材料、例えば、Ｒｕ、Ｉｒな
どが開発されている。

【０００７】ところで、上記の下部電極を構成する電極
材料は加工が比較的困難である。それ故、一般に、ハー
ドマスクをエッチング用マスクとして用いて、スパッタ
成分の多いエッチングによって下部電極を形成してい
る。

【０００８】また、通常、メモリキャパシタは、シリコ
ン半導体基板に形成されたスイッチ用のＭＩＳ型半導体
素子を被覆する層間絶縁層上に形成されており、下部電
極はＭＩＳ型半導体素子を構成する一方のソース／ドレ
イン領域と層間絶縁層に形成されたコンタクトプラグを
介して電気的に接続されている。通常、層間絶縁層上に
絶縁層を形成し、かかる絶縁層に凹部を設け、凹部内に
下部電極を形成する。凹部の底部にはコンタクトプラグ
の頂面が露出している。高アスペクト比の凹部内にＭＯ
ＣＶＤ法にて下部電極を構成する電極材料を堆積させる
方法も検討されているが、用いられるソース原料に起因
した残留不純物が下部電極中に残存する可能性があり、
メモリセルへの悪影響が懸念される。それ故、高アスペ
クト比の凹部内にスパッタ法にて下部電極を構成する電
極材料を堆積させることはカバレッジの観点から困難な
場合であるものの、現状では、スパッタ法を採用せざる
を得ない。

【０００９】

【発明が解決しようとする課題】このような、下部電極
の形成における問題を解決するための手段を、本発明者
は、特願平９−５１２３７号（特開平１０−２５６４９
７号公報）にて提案した。この方法においては、コンタ
クト部７に連続し、且つ、コンタクト部７を覆う電極材
料膜２０を層間絶縁層３上に形成する。次いで、電極材
料膜２０の上部をエッチングして、凸パターン２１を電
極材料膜２０の上部におけるコンタクト部７の略垂直上
位置に形成する。その後、凸パターン２１の側壁部にサ
イドウオール２２を形成する。次いで、サイドウオール
２２をマスクとして電極材料膜２０をエッチングして、
有底筒状の下部電極２３を形成する。

【００１０】この特許公開公報に開示された方法は、高
アスペクト比の凹部内にスパッタ法にて下部電極を構成
する電極材料を堆積させる必要がなく、下部電極を形成
するための優れた方法である。しかしながら、本明細書
に添付した図２１の（Ａ）に模式的な一部端面図を示す
ように、電極材料膜２０の上部をエッチングして凸パタ
ーン２１を形成したとき、凸パターン２１が若干上窄ま
り（テーパー状）となる。そして、凸パターン２１の側
壁部にサイドウオール２２を形成した後（図２１の
（Ｂ）参照）、サイドウオール２２をマスクとして電極
材料膜２０をエッチングしたとき、サイドウオール２２
と接する電極材料膜２０の部分のエッチングが殆ど進行
せず、電極材料膜２０に鋭角部位が生ずる場合がある。
サイドウオール２２を除去した後に得られる構造を、図
２１の（Ｃ）に示す。

【００１１】このように、電極材料膜２０に鋭角部位が
生ずると、キャパシタ誘電体膜のカバレッジが問題とな
るばかりか、鋭角部位に電界が集中する結果、メモリキ
ャパシタの特性劣化や信頼性低下といった問題が生じ
る。また、鋭角部位の高さは不均一であり、鋭角部位は
制御された状態で形成されるわけではないでの、キャパ
シタ段差に一定性がなくなり、それ以降の半導体装置の
製造工程に悪影響が生じる場合がある。

【００１２】従って、本発明の第１の目的は、高アスペ
クト比の凹部内にスパッタ法にて下部電極を構成する電
極材料を堆積させる必要がなく、安定して所望の形状を
有する下部電極を確実に形成し得るスタックキャパシタ
の製造方法を提供することにある。また、本発明の第２
の目的は、電界集中の生じ難い構造の下部電極を有する
スタックキャパシタを提供することにある。

【００１３】

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係るスタックキャパシ
タの製造方法は、下部電極と、上部電極と、下部電極と
上部電極によって挟まれた誘電体膜とから成り、半導体
層に形成されたＭＩＳ型半導体素子を被覆する層間絶縁
層上に形成され、該層間絶縁層に形成されたコンタクト
プラグを介してＭＩＳ型半導体素子を構成する一方のソ
ース／ドレイン領域と下部電極が電気的に接続されたス
タックキャパシタの製造方法であって、（イ）層間絶縁
層上に導電体層を形成する工程と、（ロ）パターニング
された第１のマスク層を導電体層上に形成する工程と、
（ハ）第１のマスク層をエッチング用マスクとして用い
てコンタクトプラグの上方の導電体層をエッチングし、
底部に導電体層が残された凹部を導電体層に形成する工
程と、（ニ）導電体層に形成された凹部内に第２のマス
ク層を形成する工程と、（ホ）導電体層上の第１のマス
ク層を除去し、次いで、導電体層から突出した第２のマ
スク層の側壁にサイドウオールを形成する工程と、
（ヘ）サイドウオール及び第２のマスク層をエッチング
用マスクとして用いて導電体層をエッチングし、導電体
層から成り、コンタクトプラグに接続された有底筒状の
下部電極を形成した後、サイドウオール及び第２のマス
ク層を除去する工程と、（ト）下部電極の表面に誘電体
膜を形成した後、誘電体膜を覆う上部電極を形成する工
程、から成ることを特徴とする。

【００１４】上記の第１の目的を達成するための本発明
の第２の態様に係るスタックキャパシタの製造方法は、
下部電極と、上部電極と、下部電極と上部電極によって
挟まれた誘電体膜とから成り、半導体層に形成されたＭ
ＩＳ型半導体素子を被覆する層間絶縁層上に形成され、
該層間絶縁層に形成されたコンタクトプラグを介してＭ
ＩＳ型半導体素子を構成する一方のソース／ドレイン領
域と下部電極が電気的に接続されたスタックキャパシタ
の製造方法であって、（イ）層間絶縁層上に導電体層を
形成する工程と、（ロ）パターニングされた第１のマス
ク層を導電体層上に形成する工程と、（ハ）第１のマス
ク層をエッチング用マスクとして用いてコンタクトプラ
グの上方の導電体層をエッチングし、底部に導電体層が
残された凹部を導電体層に形成した後、導電体層上の第
１のマスク層の側壁を後退させる工程と、（ニ）導電体
層に形成された凹部内及び導電体層上の第１のマスク層
の側壁によって囲まれた領域に第２のマスク層を形成す
る工程と、（ホ）導電体層上の第１のマスク層を除去す
る工程と、（ヘ）第２のマスク層をエッチング用マスク
として用いて導電体層をエッチングし、導電体層から成
り、コンタクトプラグに接続された有底筒状の下部電極
を形成した後、第２のマスク層を除去する工程と、
（ト）下部電極の表面に誘電体膜を形成した後、誘電体
膜を覆う上部電極を形成する工程、から成ることを特徴
とする。

【００１５】上記の第１の目的を達成するための本発明
の第３の態様に係るスタックキャパシタの製造方法は、
下部電極と、上部電極と、下部電極と上部電極によって
挟まれた誘電体膜とから成り、半導体層に形成されたＭ
ＩＳ型半導体素子を被覆する層間絶縁層上に形成され、
該層間絶縁層に形成されたコンタクトプラグを介してＭ
ＩＳ型半導体素子を構成する一方のソース／ドレイン領
域と下部電極が電気的に接続されたスタックキャパシタ
の製造方法であって、（イ）層間絶縁層上に導電体層を
形成する工程と、（ロ）パターニングされた第１のマス
ク層を導電体層上に形成する工程と、（ハ）第１のマス
ク層の側壁に、第２のマスク層をサイドウオール状に形
成する工程と、（ニ）第１のマスク層及び第２のマスク
層をエッチング用マスクとして用いて、導電体層の一部
分をエッチングする工程と、（ホ）第１のマスク層を除
去する工程と、（ヘ）残された第２のマスク層をエッチ
ング用マスクとして用いてコンタクトプラグの上方の導
電体層をエッチングし、導電体層から成り、コンタクト
プラグに接続された有底筒状の下部電極を形成する工程
と、（ト）下部電極の表面に誘電体膜を形成した後、誘
電体膜を覆う上部電極を形成する工程、から成ることを
特徴とする。

【００１６】本発明の第３の態様に係るスタックキャパ
シタの製造方法にあっては、工程（ロ）にて、パターニ
ングされた多重の環状の第１のマスク層を導電体層上に
形成し、工程（ハ）において、環状の第１のマスク層の
それぞれの側壁に、第２のマスク層をサイドウオール状
に形成すれば、最終的に、多重シリンダー構造の下部電
極を形成することができる。あるいは又、工程（ロ）に
おいて、パターニングされた第１のマスク層を導電体層
上に形成した後、工程（ハ）において、第１のマスク層
の側壁に、第２のマスク層をサイドウオール状に形成
し、更に、サイドウオール状の第２のマスク層の側壁に
サイドウオール状の第１のマスク層を形成し、サイドウ
オール状の第１のマスク層の側壁にサイドウオール状の
第２のマスク層を形成するといった工程を繰り返し、最
終的に、最も外側をサイドウオール状の第２のマスク層
とすることによっても、多重シリンダー構造の下部電極
を形成することができる。

【００１７】上記の第１の目的を達成するための本発明
の第４の態様に係るスタックキャパシタの製造方法は、
下部電極と、上部電極と、下部電極と上部電極によって
挟まれた誘電体膜とから成り、半導体層に形成されたＭ
ＩＳ型半導体素子を被覆する層間絶縁層上に形成され、
該層間絶縁層に形成されたコンタクトプラグを介してＭ
ＩＳ型半導体素子を構成する一方のソース／ドレイン領
域と下部電極が電気的に接続されたスタックキャパシタ
の製造方法であって、（イ）層間絶縁層上に導電体層を
形成する工程と、（ロ）パターニングされた第１のマス
ク層を導電体層上に形成する工程と、（ハ）第１のマス
ク層の側壁に、第２のマスク層をサイドウオール状に形
成する工程と、（ニ）露出している導電体層上に第３の
マスク層を形成する工程と、（ホ）第１のマスク層を除
去する工程と、（ヘ）第２のマスク層及び第３のマスク
層をエッチング用マスクとして用いて、導電体層の一部
分をエッチングする工程と、（ト）第３のマスク層を除
去する工程と、（チ）残された第２のマスク層をエッチ
ング用マスクとして用いてコンタクトプラグの上方の導
電体層をエッチングし、導電体層から成り、コンタクト
プラグに接続された有底筒状の下部電極を形成する工程
と、（リ）下部電極の表面に誘電体膜を形成した後、誘
電体膜を覆う上部電極を形成する工程、から成ることを
特徴とする。

【００１８】本発明の第４の態様に係るスタックキャパ
シタの製造方法にあっては、工程（ロ）において、パタ
ーニングされた第１のマスク層を導電体層上に形成した
後、工程（ハ）において、第１のマスク層の側壁に、第
２のマスク層をサイドウオール状に形成し、工程（ニ）
において、サイドウオール状の第２のマスク層の側壁に
サイドウオール状の第３のマスク層を形成し、サイドウ
オール状の第３のマスク層の側壁にサイドウオール状の
第２のマスク層を形成するといった工程を繰り返すこと
によって、多重シリンダー構造の下部電極を形成するこ
とができる。

【００１９】上記の第２の目的を達成するための本発明
のスタックキャパシタは、下部電極と、上部電極と、下
部電極と上部電極によって挟まれた誘電体膜とから成
り、半導体層に形成されたＭＩＳ型半導体素子を被覆す
る層間絶縁層上に形成され、該層間絶縁層に形成された
コンタクトプラグを介してＭＩＳ型半導体素子を構成す
る一方のソース／ドレイン領域と下部電極が電気的に接
続されたスタックキャパシタであって、下部電極は有底
筒状であり、下部電極の上端部と誘電体膜との間にはマ
スク材料層が存在することを特徴とする。

【００２０】例えば、本発明の第３の態様あるいは第４
の態様に係るスタックキャパシタの製造方法によって本
発明のスタックキャパシタを製造した場合、本発明のス
タックキャパシタにおける下部電極の上端部と誘電体膜
との間に存在するマスク材料層は、第２のマスク層に相
当する。

【００２１】本発明の第１の態様〜第４の態様に係るス
タックキャパシタの製造方法、あるいは、本発明のスタ
ックキャパシタにおいては、スタックキャパシタはシリ
ンダ形状を有することが好ましい。また、本発明の第１
の態様〜第４の態様に係るスタックキャパシタの製造方
法においては、前記工程（イ）に先立ち、層間絶縁層と
導電体層との間にエッチングストッパ膜を形成すること
が望ましい。エッチングストッパ膜を層間絶縁層上に形
成することによって、サイドウオールや第２のマスク層
を除去するとき、層間絶縁層に損傷が発生することを確
実に防止することができる。エッチングストッパ膜を構
成する材料とは、サイドウオールや第２のマスク層を構
成する材料との間にエッチング選択比があることが好ま
しく、例えば窒化シリコン（ＳｉＮ）を挙げることがで
きる。

【００２２】本発明の第１の態様に係るスタックキャパ
シタの製造方法においては、第１のマスク層を構成する
材料（ハードマスク材料）と第２のマスク層を構成する
材料（ハードマスク材料）との間にはエッチング選択比
があり、第２のマスク層を構成する材料とサイドウオー
ルを構成する材料との間にもエッチング選択比があるこ
とが好ましく、この条件を満足する限りにおいて、絶縁
材料であるか導電性材料であるかを本質的には問わな
い。第１のマスク層を構成する材料／第２のマスク層を
構成する材料／サイドウオールを構成する材料の組合せ
として、ＰＳＧ（PhosphoSicicate Glass）／ＮＳＧ（N
on-doped Silicate Glass）／ＮＳＧ、ＮＳＧ／ＰＳＧ
／ＰＳＧの組合せを例示することができる。

【００２３】また、本発明の第２の態様に係るスタック
キャパシタの製造方法においては、第１のマスク層を構
成する材料（ハードマスク材料）と第２のマスク層（ハ
ードマスク材料）を構成する材料との間にはエッチング
選択比があることが好ましく、この条件を満足する限り
において、絶縁材料であるか導電性材料であるかを本質
的には問わない。第１のマスク層を構成する材料／第２
のマスク層を構成する材料の組合せとして、ＰＳＧ／Ｎ
ＳＧ、ＮＳＧ／ＰＳＧを例示することができる。

【００２４】更には、本発明の第３の態様に係るスタッ
クキャパシタの製造方法においても、第１のマスク層を
構成する材料（ハードマスク材料）と第２のマスク層
（ハードマスク材料）を構成する材料との間にはエッチ
ング選択比があることが好ましく、この条件を満足する
限りにおいて、絶縁材料であるか導電性材料であるかを
本質的には問わない。第１のマスク層を構成する材料／
第２のマスク層を構成する材料の組合せとして、具体的
には、ＳｉＯ₂／ＳｉＮ、ＰＳＧ／ＳｉＯ₂、ＳｉＯ₂／
Ｓｉ、カーボン／ＳｉＯ₂、カーボン／ＳｉＮの組合せ
を例示することができる。

【００２５】また、本発明の第４の態様に係るスタック
キャパシタの製造方法においては、第１のマスク層を構
成する材料（ハードマスク材料）と、第２のマスク層を
構成する材料（ハードマスク材料）及び第３のマスク層
を構成する材料（ハードマスク材料）との間にはエッチ
ング選択比があり、且つ、第２のマスク層を構成する材
料（ハードマスク材料）と第３のマスク層を構成する材
料（ハードマスク材料）との間にはエッチング選択比が
あることが好ましく、この条件を満足する限りにおい
て、絶縁材料であるか導電性材料であるかを本質的には
問わない。第１のマスク層を構成する材料／第２のマス
ク層を構成する材料／第３のマスク層を構成する材料の
組合せとして、ＳＯＧ（Spin On Glass）／ＳｉＮ／Ｓ
ｉＯ₂、カーボン／ＳｉＯ₂／ＳｉＮ、ＳｉＯ₂／ＳｉＮ
／ＳｉＯ₂を例示することができる。

【００２６】更には、本発明の各種の態様に係るスタッ
クキャパシタの製造方法においては、第１のマスク層、
第２のマスク層、第３のマスク層、サイドウオールを構
成する材料を、例えば、基本的には、酸化シリコン（Ｓ
ｉＯ₂）から構成し、酸化シリコンに含有された不純物
の含有量を変えることによってエッチングレートを変え
ることで、エッチング選択比を適切な値とすることが可
能である。ＰＳＧの代わりに、ＢＰＳＧ（Boro-Phospho
Sicicate Glass）、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、Ｓｂ
ＳＧ、あるいは、カーボン系材料を用いることもできる
し、ＮＳＧの代わりにカーボン系材料を用いることもで
きる。

【００２７】本発明の第１の態様〜第４の態様に係るス
タックキャパシタの製造方法、あるいは本発明のスタッ
クキャパシタ（以下、これらを総称して、単に本発明と
呼ぶ場合がある）においては、半導体層として、シリコ
ン半導体基板、スピネル上にシリコンやＳｉ−Ｇｅ混晶
系をエピタキシャル成長させた基板、サファイヤ上にシ
リコンやＳｉ−Ｇｅ混晶系をエピタキシャル成長させた
基板、絶縁膜上に多結晶シリコンを溶融、再結晶させた
基板を例示することができる。シリコン半導体基板とし
ては、ｎ型の不純物がドープされたｎ型シリコン半導体
基板やｐ型の不純物がドープされたｐ型シリコン半導体
基板を用いることができる。

【００２８】更には、半導体層として、ＳＯＩ（Semico
nductor On Insulator）基板を用いることもできる。Ｓ
ＯＩ基板の製造方法として、 （１）半導体基板と支持基板とを絶縁層を介して張り合
わせた後、半導体基板を裏面から研削、研磨することに
よって、支持基板から成る支持体と、絶縁層と、研削、
研磨後の半導体基板から成る半導体層を得る、基板張り
合わせ法 （２）半導体基板上に絶縁層を形成した後、半導体基板
に水素イオンをイオン注入し、剥離層を半導体基板内部
に形成した後、半導体基板と支持基板とを絶縁層を介し
て張り合わせ、次いで、熱処理を行うことによって剥離
層から半導体基板を剥離（劈開）し、残された半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、研削、研磨後の半導体基板
から成る半導体層を得る、スマート・カット法 （３）半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 （４）支持体に相当する半導体基板上に形成された絶縁
層上に気相又は固相で単結晶半導体層を形成することに
よって、半導体基板から成る支持体と、絶縁層と、単結
晶半導体層から成る半導体層を得る方法 （５）陽極酸化によって半導体基板の表面を部分的に多
孔質化して絶縁層を形成することによって、絶縁層の下
に半導体基板の一部から成る支持体を、また、絶縁層の
上に半導体基板の一部から成る半導体層を、それぞれ得
る方法 を挙げることができる。

【００２９】ゲート電極は、例えば、不純物を含有した
ポリシリコン層、不純物を含有したポリシリコン層とシ
リサイド層の２層構成のポリサイド構造、不純物を含有
したポリシリコン層と金属層の２層構成のポリメタル構
造から構成することができ、周知の方法で形成すること
ができる。ソース／ドレイン領域及びチャネル形成領域
も周知の構成でよく、周知の方法で形成することができ
る。

【００３０】層間絶縁層を構成する材料として、酸化シ
リコン（ＳｉＯ₂）、ＳＯＧ（SpinOn Glass）、ＰＳ
Ｇ、ＢＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳ
Ｇ、ＮＳＧ、ＬＴＯ（Low Temperature Oxide、低温Ｃ
ＶＤ−ＳｉＯ₂）、ＳｉＮ、ＳｉＯＮ、比誘電率が３．
５以下の低誘電率絶縁材料（例えば、ポリアリールエー
テル、シクロパーフルオロカーボンポリマー、ベンゾシ
クロブテン）、ポリイミド等の有機高分子材料、あるい
はこれらの材料を積層したものを挙げることができる。

【００３１】コンタクトプラグを構成する材料として、
不純物を含有したポリシリコン、各種金属、金属化合
物、合金（これらを総称して、便宜上、コンタクトプラ
グ材料と呼ぶ）を挙げることができる。コンタクトプラ
グは、ソース／ドレイン領域の上方の層間絶縁層に開口
部を形成し、開口部内を含む層間絶縁層上にコンタクト
プラグ材料から成るコンタクトプラグ材料層をスパッタ
法やＣＶＤ法にて形成した後、層間絶縁層上のコンタク
トプラグ材料層を化学的／機械的研磨法（ＣＭＰ法）や
エッチバック法にて除去することによって形成すること
ができる。あるいは又、コンタクトプラグは、以下の方
法に基づき形成することもできる。即ち、半導体層上に
層間絶縁層をＣＶＤ法にて形成し、ＣＭＰ法等によって
層間絶縁層の平坦化処理を行った後、全面に、ポリシリ
コンから成るハードマスク層をＣＶＤ法にて形成する。
その後、リソグラフィ技術及びドライエッチング技術に
基づき、ハードマスク層及び層間絶縁層に開口部を形成
する。次いで、開口部内を含むハードマスク層上にポリ
シリコン層を形成し、かかるポリシリコン層をエッチバ
ックすることによって、開口部内に開口部径縮小用マス
クを形成する。そして、ハードマスク層及び開口部径縮
小用マスクをエッチング用マスクとして用いて、ドライ
エッチング技術に基づき、ソース／ドレイン領域に達す
る開口部を層間絶縁層に形成する。その後、開口部内を
含む全面にコンタクトプラグ材料層を堆積させ、エッチ
バック法あるいはＣＭＰ法によって、コンタクトプラグ
材料層、ハードマスク層及び開口部径縮小用マスクを除
去し、コンタクトプラグ材料によって開口部内が埋め込
まれたコンタクトプラグを完成させる。

【００３２】本発明においては、下部電極若しくは導電
体層を構成する材料として、タングステン（Ｗ）、耐酸
化性の高いＷ₂ＮやＰｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構
造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構
造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳ
ＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇、酸化されても導電
性を示す材料、例えば、Ｒｕ、Ｉｒ、あるいは又、Ｒｕ
Ｏ₂、ＩｒＯ₂といった金属酸化物、ＲｕＯ₂／Ｒｕの積
層構造、ＩｒＯ₂／Ｉｒの積層構造、不純物を含有する
ポリシリコンを挙げることができる。尚、積層構造にお
いては、「／」の後に記載された材料がコンタクトプラ
グ側を構成する。導電体層の形成はスパッタ法にて行う
ことができる。

【００３３】また、上部電極を構成する材料として、Ｔ
ｉＮ、タングステン（Ｗ）、白金（Ｐｔ）、Ｗ₂Ｎ、Ｒ
ｕ、ＲｕＯ₂、更には、上記の下部電極を構成する各種
材料として挙げた材料を例示することができる。上部電
極はプレート線を兼ねていてもよいし、上部電極とは別
にプレート線を設けてもよい。

【００３４】誘電体膜を構成する材料として、金属酸化
物、例えば、Ｔａ₂Ｏ₅といった高誘電体材料を挙げるこ
とができる。あるいは又、ＢＳＴ（バリウム・ストロン
チウム・チタン・オキサイド）、ＳＴＯ（ストロンチウ
ム・チタン・オキサイド）、ＰｂＴｉＯ₃、ペロブスカ
イト型構造を有するＰｂＺｒＯ₃とＰｂＴｉＯ₃の固溶体
であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚ
ｒ_1-y，Ｔｉ_y）Ｏ₃（但し、０＜ｙ＜１）］、ＰＺＴに
Ｌａを添加した金属酸化物であるＰＬＺＴ、あるいはＰ
ＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといっ
たＰＺＴ系化合物、Ｂｉ系層状構造ペロブスカイト型の
強誘電体材料を挙げることができる。Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、所謂不定比化合物に
属し、金属元素、アニオン（Ｏ等）元素の両サイトにお
ける組成ずれに対する寛容性がある。また、化学量論的
組成からやや外れたところで最適な電気的特性を示すこ
とも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料は、例えば、一般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1
Ｂ_mＯ_3m+1）^2-で表すことができる。ここで、「Ａ」
は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等
の金属から構成された群から選択された１種類の金属を
表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、
Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは
複数種の任意の比率による組み合わせを表す。また、ｍ
は１以上の整数である。あるいは又、Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、 Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体材料は、 Ｂｉ_XＳｒ_YＴａ₂Ｏ_d （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体材料には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉、Ｂｉ₂ＳｒＮｂ₂Ｏ₉、
Ｂｉ₂ＢａＴａ₂Ｏ₉、Ｂｉ₂ＳｒＴａＮｂＯ₉等を挙げる
ことができる。あるいは又、強誘電体材料として、Ｂｉ
₄ＳｒＴｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｂｉ₂ＰｂＴａ₂Ｏ₉
等を例示することもできるが、これらの場合において
も、各金属元素の比率は、結晶構造が変化しない程度に
変化させ得る。

【００３５】本発明の第１の態様あるいは第２の態様に
係るスタックキャパシタの製造方法においては、平坦な
導電体層を形成し、底部に導電体層が残された凹部を導
電体層に形成した後、導電体層をエッチングして有底筒
状の下部電極を形成するので、また、本発明の第３の態
様あるいは第４の態様に係るスタックキャパシタの製造
方法においては、第２のマスク層をエッチング用マスク
として用いてコンタクトプラグの上方の導電体層をエッ
チングし、導電体層から成り、コンタクトプラグに接続
された有底筒状の下部電極を形成するので、従来の技術
と異なり、高アスペクト比の凹部内にスパッタ法にて下
部電極を構成する電極材料を堆積させる必要がなく、例
えばスパッタ法にて平坦な層間絶縁層上に導電体層を形
成すればよい。また、本発明の第１の態様あるいは第２
の態様に係るスタックキャパシタの製造方法において
は、導電体層に形成された凹部を第２のマスク層で被覆
した状態で、あるいは又、本発明の第３の態様あるいは
第４の態様に係るスタックキャパシタの製造方法におい
ては、第２のマスク層をエッチング用マスクとして用い
て、導電体層をエッチングして有底筒状の下部電極を形
成するので、下部電極の上端部に鋭角部位が生ずること
が無い。本発明のスタックキャパシタにおいては、下部
電極の上端部と誘電体膜との間にマスク材料層が存在す
るので、下部電極の上端部に鋭角部位が生ずることが無
い。

【００３６】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明するが、それに先立ち、本発明のスタックキャ
パシタの製造方法に基づき作製された半導体装置（ＤＲ
ＡＭ）の概要、及び、本発明のスタックキャパシタを説
明する。

【００３７】図１に、本発明のスタックキャパシタの製
造方法に基づき作製された半導体装置（ＤＲＡＭ）の一
例の模式的な一部断面図を示す。この半導体装置の構造
は、従来の半導体装置の構造と同じである。この半導体
装置は、半導体層に相当するシリコン半導体基板３０に
形成されたＭＩＳ型半導体素子（具体的には、ＭＯＳＦ
ＥＴ）を備えている。ＭＩＳ型半導体素子は、シリコン
半導体基板３０の表面に形成されたゲート絶縁膜３２、
ゲート絶縁膜３２上に形成されたゲート電極３３、シリ
コン半導体基板３０に形成されたソース／ドレイン領域
３４Ａ，３４Ｂ、ソース／ドレイン領域３４Ａ，３４Ｂ
によって挟まれたシリコン半導体基板３０の領域に位置
するチャネル形成領域３５から構成されている。尚、各
ＭＩＳ型半導体素子は、素子分離領域３１によって分離
されている。そして、全面に下層絶縁層４０が形成され
ており、下層絶縁層４０上にはビット線４２が設けられ
ている。ビット線４２は、ビット線用コンタクトプラグ
４１を介して、他方のソース／ドレイン領域３４Ｂに電
気的に接続されている。また、一方のソース／ドレイン
領域３４Ａの上方の下層絶縁層４０にはノード用コンタ
クトプラグ４３が形成されている。かかるノード用コン
タクトプラグ４３は、例えば、超解像技術や、先に説明
したハードマスク層と開口部径縮小用マスクとの組合せ
によって、下層絶縁層４０に開口部を形成し、開口部内
を含む全面にチタン層、ＴｉＮ層をスパッタ法にて形成
した後、ＴｉＮ層上にＣＶＤ法にてタングステン層を形
成する。そして、下層絶縁層４０上のタングステン層、
ＴｉＮ層、チタン層等をエッチバック法やＣＭＰ法に基
づき選択的に除去することによって得ることができる。
但し、ノード用コンタクトプラグ４３の形成方法は、か
かる方法に限定するものではない。図においては、ノー
ド用コンタクトプラグ４３を１層で表した。

【００３８】ビット線４２上を含む下層絶縁層４０上に
は、例えば酸化シリコン（ＳｉＯ₂）から成る層間絶縁
層１０が形成されており、層間絶縁層１０上にはエッチ
ングストッパ膜１２が形成されている。そして、ノード
用コンタクトプラグ４３の上方の層間絶縁層１０にはコ
ンタクトプラグ１１が形成されている。かかるコンタク
トプラグ１１は、例えば、超解像技術や、先に説明した
ハードマスク層と開口部径縮小用マスクとの組合せによ
って、エッチングストッパ膜１２及び層間絶縁層１０に
開口部を形成し、開口部内を含む全面にチタン層、Ｔｉ
Ｎ層をスパッタ法にて形成した後、ＴｉＮ層上にＣＶＤ
法にてタングステン層を形成する。そして、層間絶縁層
１０上のタングステン層、ＴｉＮ層、チタン層等をエッ
チバック法やＣＭＰ法に基づき選択的に除去することに
よって得ることができる。但し、コンタクトプラグ１１
の形成方法は、かかる方法に限定するものではない。図
においては、コンタクトプラグ１１を１層で表した。

【００３９】層間絶縁層１０の上には、本発明の製造方
法に基づいたスタックキャパシタが形成されている。シ
リンダ形状を有するスタックキャパシタは、下部電極１
８と、上部電極２１と、下部電極１８と上部電極２１に
よって挟まれた誘電体膜２０とから成り、下部電極１８
は、層間絶縁層１０に形成されたコンタクトプラグ１
１、及び下層絶縁層４０に形成されたノード用コンタク
トプラグ４３を介して一方のソース／ドレイン領域３４
Ａと電気的に接続されている。

【００４０】本発明のスタックキャパシタを備えた半導
体装置の模式的な一部断面図を、図２に示す。図２に示
した半導体装置の基本的な構造は、図１に示した半導体
装置と同じである。図２に示した半導体装置が、図１に
示した半導体装置と異なる点は、下部電極１８の上端部
と誘電体膜２０との間にマスク材料層１９が存在する点
にある。このように、マスク材料層１９が存在すること
によって、下部電極１８の上端部に鋭角部位が生ずるこ
とが無くなり、下部電極１８の上端部における電界集中
を緩和することが可能となる。

【００４１】（実施の形態１）実施の形態１は、本発明
の第１の態様に係るスタックキャパシタの製造方法に関
する。以下、層間絶縁層等の模式的な一部端面図である
図３〜図５を参照して実施の形態１のスタックキャパシ
タの製造方法を説明するが、図３〜図２０においては、
ＭＩＳ型半導体素子等の図示を省略した。尚、実施の形
態１及び実施の形態２においては、図１に示した半導体
装置におけるスタックキャパシタを製造する。

【００４２】［工程−１００］下層絶縁層４０の上にビ
ット線４２を形成した後、酸化シリコン（ＳｉＯ₂）か
ら成る層間絶縁層１０をＣＶＤ法にて全面に形成し、層
間絶縁層１０上に窒化シリコン（ＳｉＮ）から成るエッ
チングストッパ膜１２を形成する。次いで、タングステ
ン（Ｗ）等から成るコンタクトプラグ１１を形成する。
その後、スパッタ法に基づきコンタクトプラグ１１の頂
面を含む層間絶縁層１０上に（より具体的には、コンタ
クトプラグ１１の頂面を含むエッチングストッパ膜１２
上に）、ルテニウム（Ｒｕ）から成る導電体層１３を形
成する（図３の（Ａ）参照）。導電体層１３の厚さが、
スタックキャパシタの高さを規定する。尚、コンタクト
プラグ１１を不純物を含有するポリシリコンから構成
し、導電体層を不純物を含有するポリシリコン以外の材
料から構成する場合には、導電体層１３を成膜する前
に、例えばＴｉＮやＴｉＯＮから成るバリア層を全面に
形成することが望ましい。

【００４３】［工程−１１０］次に、ＰＳＧ層を導電体
層１３上にＣＶＤ法にて形成し、リソグラフィ技術及び
ドライエッチング技術に基づきＰＳＧ層をパターニング
することによって、パターニングされ、ＰＳＧから成る
第１のマスク層１４を導電体層１３上に形成する。第１
のマスク層１４に設けられた開口部の平面形状は、円
形、楕円、矩形、丸みを帯びた矩形等の任意の所望の形
状とすることができる。

【００４４】［工程−１２０］その後、第１のマスク層
１４をエッチング用マスクとして用いてコンタクトプラ
グ１１の上方の導電体層１３をエッチングし、底部に導
電体層１３が残された凹部１５を導電体層１３に形成す
る。凹部１５の軸線から直角の方向に延びる仮想平面で
凹部１５を切断したときの凹部１５の形状は、円形、楕
円、矩形、丸みを帯びた矩形等の任意の所望の形状とす
ることができる。

【００４５】［工程−１３０］次に、凹部１５内を含む
第１のマスク層１４上にＮＳＧ層をＣＶＤ法にて堆積さ
せ、エッチバック法やＣＭＰ法にて第１のマスク層１４
上のＮＳＧ層を除去することによって、導電体層１３に
形成された凹部１５内に、ＮＳＧから成る第２のマスク
層１６を形成する（図４の（Ａ）参照）。

【００４６】［工程−１４０］その後、ＮＳＧとＰＳＧ
との間にエッチング選択比があることを利用して、フッ
酸等を用いて、ＰＳＧから成る第１のマスク層１４を除
去する。次いで、第２のマスク層１６及び露出した導電
体層１３上を含む全面に再びＮＳＧ層をＣＶＤ法にて堆
積させ、ＮＳＧとＰＳＧとの間にエッチング選択比があ
ることを利用して、ＮＳＧ層をエッチバックすることに
よって、導電体層１３から突出した第２のマスク層１６
の側壁１６ＡにＮＳＧから成るサイドウオール１７を形
成する（図４の（Ｂ）参照）。サイドウオール１７の外
端部１７Ａによって下部電極の外形線が決定される。ま
た、サイドウオール１７の幅（導電体層１３の頂面と平
行な方向におけるサイドウオール１７の幅）によって、
下部電極の上端部の厚さが規定される。

【００４７】［工程−１５０］次に、サイドウオール１
７及び第２のマスク層１６をエッチング用マスクとして
用いて、導電体層１３をエッチングする（図４の（Ｃ）
参照）。これによって、導電体層１３から成り、コンタ
クトプラグ１１に接続された有底筒状の下部電極１８を
形成することができる。下部電極１８は、ＭＩＳ型半導
体素子毎に分離された状態である。その後、ＮＳＧから
成るサイドウオール１７及び第２のマスク層１６を除去
する（図５の（Ａ）参照）。エッチングストッパ膜１２
が層間絶縁層１０上に形成されているので、サイドウオ
ール１７及び第２のマスク層１６を除去するとき層間絶
縁層１０に損傷が発生することを確実に防止することが
できる。

【００４８】［工程−１６０］その後、下部電極１８の
表面に、例えば、厚さ約１０ｎｍのＴａ₂Ｏ₅、あるい
は、厚さ約３０ｎｍのＢＳＴから成る誘電体膜２０をス
パッタ法にて形成した後（図５の（Ｂ）参照）、誘電体
膜２０を覆う上部電極２１（ＴｉＮから成る）をＣＶＤ
法、リソグラフィ技術及びドライエッチング技術に基づ
き形成する（図５の（Ｃ）参照）。こうして、シリンダ
形状を有するスタックキャパシタを得ることができる。
下部電極１８はＭＩＳ型半導体素子毎に設けられている
が、誘電体膜２０及び上部電極２１は複数のＭＩＳ型半
導体素子において共通化されている。

【００４９】（実施の形態２）実施の形態２は、本発明
の第２の態様に係るスタックキャパシタの製造方法に関
する。以下、層間絶縁層等の模式的な一部端面図である
図６及び図７を参照して実施の形態２のスタックキャパ
シタの製造方法を説明する。

【００５０】［工程−２００］先ず、酸化シリコン（Ｓ
ｉＯ₂）から成る層間絶縁層１０上に（より具体的に
は、コンタクトプラグ１１の頂面を含むエッチングスト
ッパ膜１２上に）、ルテニウム（Ｒｕ）から成る導電体
層１３を形成し、ＰＳＧから成り、パターニングされた
第１のマスク層１１４を導電体層１３上に形成し、次い
で、第１のマスク層１１４をエッチング用マスクとして
用いてコンタクトプラグ１１の上方の導電体層１３をエ
ッチングし、底部に導電体層１３が残された凹部１５を
導電体層１３に形成する。具体的には、実施の形態１の
［工程−１００］〜［工程−１２０］と同様の工程を実
行することによって、図６の（Ａ）に図示する構造を得
ることができる。

【００５１】［工程−２１０］その後、フッ酸等を用い
てＰＳＧから成る第１のマスク層１１４を等方的にエッ
チングし、導電体層１３上の第１のマスク層１１４の側
壁１１４Ａを後退させる（図６の（Ｂ）参照）。後退し
た第１のマスク層１１４の側壁１１４Ａによって下部電
極の外形線が決定される。また、第１のマスク層１１４
の後退量によって、下部電極の上端部の厚さが規定され
る。

【００５２】［工程−２２０］次に、導電体層１３に形
成された凹部１５内、及び、導電体層１３上の第１のマ
スク層１１４の側壁１１４Ａによって囲まれた領域（即
ち、露出した導電体層１３の頂面上）に、ＮＳＧから成
る第２のマスク層１１６を形成する（図６の（Ｃ）参
照）。具体的には、凹部１５内及び露出した導電体層１
３の頂面上を含む第１のマスク層１４上にＮＳＧ層をＣ
ＶＤ法にて堆積させ、エッチバック法やＣＭＰ法にて第
１のマスク層１４上のＮＳＧ層を除去することによっ
て、ＮＳＧから成る第２のマスク層１１６を形成するこ
とができる。

【００５３】［工程−２３０］その後、ＮＳＧとＰＳＧ
との間にエッチング選択比があることを利用して、フッ
酸等を用いて導電体層１３上のＰＳＧから成る第１のマ
スク層１１４を除去する（図７の（Ａ）参照）。

【００５４】［工程−２４０］次に、第２のマスク層１
１６をエッチング用マスクとして用いて、導電体層１３
をエッチングする（図７の（Ｂ）参照）。これによっ
て、導電体層１３から成り、コンタクトプラグ１１に接
続された有底筒状の下部電極１８を形成することができ
る。下部電極１８は、ＭＩＳ型半導体素子毎に分離され
た状態である。その後、ＮＳＧから成る第２のマスク層
１１６を除去する（図７の（Ｃ）参照）。エッチングス
トッパ膜１２が層間絶縁層１０上に形成されているの
で、第２のマスク層１１６を除去するとき層間絶縁層１
０に損傷が発生することを確実に防止することができ
る。

【００５５】［工程−２５０］その後、実施の形態１の
［工程−１６０］と同様の工程を実行することによっ
て、図５の（Ｃ）に示したと同様の、シリンダ形状を有
するスタックキャパシタを得ることができる。

【００５６】（実施の形態３）実施の形態３は、本発明
の第３の態様に係るスタックキャパシタの製造方法、及
び本発明のスタックキャパシタに関する。以下、層間絶
縁層等の模式的な一部端面図である図８〜図１０を参照
して実施の形態３のスタックキャパシタの製造方法を説
明する。

【００５７】［工程−３００］先ず、酸化シリコン（Ｓ
ｉＯ₂）から成る層間絶縁層１０上に（より具体的に
は、コンタクトプラグ１１の頂面を含むエッチングスト
ッパ膜１２上に）、ルテニウム（Ｒｕ）から成る導電体
層１３を形成した後、酸化シリコン（ＳｉＯ₂）から成
り、パターニングされた第１のマスク層２１４を導電体
層１３上に形成する（図８の（Ａ）参照）。第１のマス
ク層２１４の平面形状は、円形、楕円、矩形、丸みを帯
びた矩形等の任意の所望の形状とすることができる。

【００５８】［工程−３１０］次に、第１のマスク層２
１４の側壁に、ＳｉＮから成る第２のマスク層２１６を
サイドウオール状に形成する（図８の（Ｂ）参照）。か
かる第２のマスク層２１６は、全面にＳｉＮ層を形成し
た後、ＳｉＮ層をエッチバックすることによって形成す
ることができる。サイドウオール状の第２のマスク層２
１６の外端部２１６Ａによって下部電極の外形線が決定
される。また、第１のマスク層２１４の形状によって、
有底筒状の下部電極の内側の形状が規定される。

【００５９】［工程−３２０］その後、第１のマスク層
２１４及び第２のマスク層２１６をエッチング用マスク
として用いて、導電体層１３の一部分を、導電体層１３
の厚さ方向にエッチングする（図９の（Ａ）参照）。導
電体層１３の厚さ方向のエッチング量によって、後に形
成される有底筒状の下部電極における底部の厚さが規定
される。

【００６０】［工程−３３０］次に、第１のマスク層２
１４を構成する材料（ＳｉＯ₂）と第２のマスク層２１
６を構成する材料（ＳｉＮ）との間にエッチング選択比
があることを利用して、第１のマスク層２１４を除去す
る（図９の（Ｂ）参照）。

【００６１】［工程−３４０］その後、残された第２の
マスク層２１６をエッチング用マスクとして用いてコン
タクトプラグ１１の上方の導電体層１３をエッチング
し、導電体層１３から成り、コンタクトプラグ１１に接
続された有底筒状の下部電極１８を形成する（図９の
（Ｃ）参照）。エッチング条件を最適化することによっ
て、下部電極１８の上端部に、第２のマスク層２１６の
一部分から成るマスク材料層１９を残すことができる。
下部電極１８は、ＭＩＳ型半導体素子毎に分離された状
態である。

【００６２】［工程−３５０］次いで、実施の形態１の
［工程−１６０］と同様の工程を実行することによっ
て、図１０あるいは図２に示すシリンダ形状を有するス
タックキャパシタを得ることができる。このスタックキ
ャパシタにあっては、下部電極１８の上端部と誘電体膜
２０との間にはマスク材料層１９が存在する。

【００６３】（実施の形態４）実施の形態４は、実施の
形態３の変形である。実施の形態４においては、パター
ニングされた多重の環状の第１のマスク層を導電体層上
に形成し、次いで、環状の第１のマスク層のそれぞれの
側壁に、第２のマスク層をサイドウオール状に形成す
る。これによって、最終的に、多重シリンダー構造の下
部電極を形成することができる。以下、層間絶縁層等の
模式的な一部端面図である図１１〜図１３を参照して実
施の形態４のスタックキャパシタの製造方法を説明す
る。

【００６４】［工程−４００］先ず、酸化シリコン（Ｓ
ｉＯ₂）から成る層間絶縁層１０上に（より具体的に
は、コンタクトプラグ１１の頂面を含むエッチングスト
ッパ膜１２上に）、ルテニウム（Ｒｕ）から成る導電体
層１３を形成した後、酸化シリコン（ＳｉＯ₂）から成
り、パターニングされた第１のマスク層２１４を導電体
層１３上に形成する（図１１の（Ａ）参照）。第１のマ
スク層２１４の平面形状は、環状（リング状）である。
環状の第１のマスク層２１４の外形平面形状は、円形、
楕円、矩形、丸みを帯びた矩形等の任意の所望の形状と
することができる。実施の形態４においては、一重の環
状の第１のマスク層２１４としたが、所望に応じて、多
重の環状の第１のマスク層２１４とすることができる。

【００６５】［工程−４１０］次に、環状の第１のマス
ク層２１４の最も外側の側壁に、ＳｉＮから成る第２の
マスク層２１６をサイドウオール状に形成し、併せて、
環状の第１のマスク層２１４における内側の空間（隙
間）をＳｉＮから成る第２のマスク層２１６で埋め込む
（図１１の（Ｂ）参照）。かかる第２のマスク層２１６
は、全面にＳｉＮ層を形成した後、ＳｉＮ層をエッチバ
ックすることによって形成することができる。サイドウ
オール状の第２のマスク層２１６の外端部によって下部
電極の外形線が決定される。また、第２のマスク層２１
６の幅（導電体層１３の頂面と平行な方向における第２
のマスク層２１６の幅）によって、多重シリンダー構造
の下部電極の筒状部分厚さが規定される。

【００６６】［工程−４２０］その後、第１のマスク層
２１４及び第２のマスク層２１６をエッチング用マスク
として用いて、導電体層１３の一部分を、導電体層１３
の厚さ方向にエッチングする（図１２の（Ａ）参照）。
導電体層１３の厚さ方向のエッチング量によって、後に
形成される多重シリンダー構造の有底筒状の下部電極に
おける底部の厚さが規定される。

【００６７】［工程−４３０］次に、第１のマスク層２
１４を構成する材料（ＳｉＯ₂）と第２のマスク層２１
６を構成する材料（ＳｉＮ）との間にエッチング選択比
があることを利用して、第１のマスク層２１４を除去す
る（図１２の（Ｂ）参照）。

【００６８】［工程−４４０］その後、残された第２の
マスク層２１６をエッチング用マスクとして用いてコン
タクトプラグ１１の上方の導電体層１３をエッチング
し、導電体層１３から成り、コンタクトプラグ１１に接
続された、多重シリンダー構造の有底筒状の下部電極１
８を形成する（図１３参照）。エッチング条件を最適化
することによって、下部電極１８の上端部に、第２のマ
スク層２１６の一部分から成るマスク材料層１９を残す
ことができる。下部電極１８は、ＭＩＳ型半導体素子毎
に分離された状態である。

【００６９】［工程−４５０］次いで、実施の形態１の
［工程−１６０］と同様の工程を実行することによっ
て、多重シリンダー構造のスタックキャパシタを得るこ
とができる。このスタックキャパシタにあっては、下部
電極１８の上端部と誘電体膜２０との間にはマスク材料
層１９が存在する。

【００７０】（実施の形態５）実施の形態５は実施の形
態４の変形である。実施の形態５においては、パターニ
ングされた第１のマスク層を導電体層上に形成した後、
第１のマスク層の側壁に、第２のマスク層をサイドウオ
ール状に形成し、更に、サイドウオール状の第２のマス
ク層の側壁にサイドウオール状の第１のマスク層を形成
し、サイドウオール状の第１のマスク層の側壁にサイド
ウオール状の第２のマスク層を形成する。これによって
も、最終的に、多重シリンダー構造の下部電極を形成す
ることができる。以下、層間絶縁層等の模式的な一部端
面図である図１４〜図１６を参照して実施の形態５のス
タックキャパシタの製造方法を説明する。

【００７１】［工程−５００］先ず、酸化シリコン（Ｓ
ｉＯ₂）から成る層間絶縁層１０上に（より具体的に
は、コンタクトプラグ１１の頂面を含むエッチングスト
ッパ膜１２上に）、ルテニウム（Ｒｕ）から成る導電体
層１３を形成した後、酸化シリコン（ＳｉＯ₂）から成
り、パターニングされた第１のマスク層２１４Ａを導電
体層１３上に形成する（図１４の（Ａ）参照）。第１の
マスク層２１４Ａの外形平面形状は、円形、楕円、矩
形、丸みを帯びた矩形等の任意の所望の形状とすること
ができる。

【００７２】［工程−５１０］次に、第１のマスク層２
１４Ａの側壁に、ＳｉＮから成る第２のマスク層２１６
Ａをサイドウオール状に形成し、更に、サイドウオール
状の第２のマスク層２１６Ａの側壁に、ＳｉＯ₂から成
るサイドウオール状の第１のマスク層２１４Ｂを形成
し、サイドウオール状の第１のマスク層２１４Ｂの側壁
に、ＳｉＮから成るサイドウオール状の第２のマスク層
２１６Ｂを形成する（図１４の（Ｂ）参照）。サイドウ
オール状の各マスク層は、全面にＳｉＯ₂層あるいはＳ
ｉＮ層を形成した後、ＳｉＯ₂層あるいはＳｉＮ層をエ
ッチバックすることによって形成することができる。
尚、図面においては、場合によっては、第１のマスク層
を参照番号２１４で表示し、第２のマスク層を参照番号
２１６で表示する。

【００７３】［工程−５２０］その後、第１のマスク層
２１４及び第２のマスク層２１６をエッチング用マスク
として用いて、導電体層１３の一部分を、導電体層１３
の厚さ方向にエッチングする（図１５の（Ａ）参照）。
導電体層１３の厚さ方向のエッチング量によって、後に
形成される多重シリンダー構造の有底筒状の下部電極に
おける底部の厚さが規定される。

【００７４】［工程−５３０］次に、第１のマスク層２
１４を構成する材料（ＳｉＯ₂）と第２のマスク層２１
６を構成する材料（ＳｉＮ）との間にエッチング選択比
があることを利用して、第１のマスク層２１４を除去す
る（図１５の（Ｂ）参照）。

【００７５】［工程−５４０］その後、残された第２の
マスク層２１６をエッチング用マスクとして用いてコン
タクトプラグ１１の上方の導電体層１３をエッチング
し、導電体層１３から成り、コンタクトプラグ１１に接
続された、多重シリンダー構造の有底筒状の下部電極１
８を形成する（図１６参照）。エッチング条件を最適化
することによって、下部電極１８の上端部に、第２のマ
スク層２１６の一部分から成るマスク材料層１９を残す
ことができる。下部電極１８は、ＭＩＳ型半導体素子毎
に分離された状態である。

【００７６】［工程−５５０］次いで、実施の形態１の
［工程−１６０］と同様の工程を実行することによっ
て、多重シリンダー構造のスタックキャパシタを得るこ
とができる。このスタックキャパシタにあっては、下部
電極１８の上端部と誘電体膜２０との間にはマスク材料
層１９が存在する。

【００７７】（実施の形態６）実施の形態６は、本発明
の第４の態様に係るスタックキャパシタの製造方法に関
する。スタックキャパシタの微細化に伴い、例えば、実
施の形態３の［工程−３００］において、パターニング
された第１のマスク層２１４を導電体層１３上に形成し
たとき（図８の（Ａ）参照）、島状にパターニングされ
た第１のマスク層２１４が倒壊するといった現象が発生
し得る。実施の形態６のスタックキャパシタの製造方法
を採用することによって、このような現象の発生を確実
に防止し得る。以下、層間絶縁層等の模式的な一部端面
図である図１７〜図１９を参照して実施の形態６のスタ
ックキャパシタの製造方法を説明する。

【００７８】［工程−６００］先ず、酸化シリコン（Ｓ
ｉＯ₂）から成る層間絶縁層１０上に（より具体的に
は、コンタクトプラグ１１の頂面を含むエッチングスト
ッパ膜１２上に）、ルテニウム（Ｒｕ）から成る導電体
層１３を形成した後、ＳＯＧから成り、パターニングさ
れた第１のマスク層３１４を導電体層１３上に形成する
（図１７の（Ａ）参照）。第１のマスク層３１４に形成
された凹部３１４Ａの下方に位置する導電体層１３に、
後の工程において下部電極が形成される。凹部３１４Ａ
の平面形状は、円形、楕円、矩形、丸みを帯びた矩形等
の任意の所望の形状とすることができる。凹部３１４Ａ
の側壁によって、下部電極の外形線が決定される。

【００７９】［工程−６１０］次に、第１のマスク層３
１４の凹部３１４Ａの側壁に、ＳｉＮから成る第２のマ
スク層３１６をサイドウオール状に形成する。かかる第
２のマスク層３１６は、全面にＳｉＮ層を形成した後、
ＳｉＮ層をエッチバックすることによって形成すること
ができる。サイドウオール状の第２のマスク層３１６の
外端部３１６Ａによって、有底筒状の下部電極の内側の
形状が規定される。

【００８０】［工程−６２０］その後、露出している導
電体層１３上に第３のマスク層３２２を形成する（図１
７の（Ｂ）参照）。具体的には、例えば、酸化シリコン
（ＳｉＯ₂）層を全面に形成した後、ＣＭＰ法にて酸化
シリコン層を研磨することによって、サイドウオール状
の第２のマスク層３１６によって囲まれた凹部３１４Ａ
内に第３のマスク層３２２を埋め込むことができる。

【００８１】［工程−６３０］次に、第１のマスク層を
構成する材料（ＳＯＧ）と、第２のマスク層を構成する
材料（ＳｉＮ）及び第３のマスク層を構成する材料（Ｓ
ｉＯ₂）との間にエッチング選択比があることを利用し
て第１のマスク層３１４を除去することで、図１８の
（Ａ）に示す構造を得ることができる。第１のマスク層
３１４に形成された凹部３１４Ａ内に第２のマスク層３
１６、第３のマスク層３２２を形成するので、マスク層
の倒壊といった現象が発生することはない。

【００８２】［工程−６４０］その後、第２のマスク層
３１４及び第３のマスク層３２２をエッチング用マスク
として用いて、導電体層１３の一部分を、導電体層１３
の厚さ方向にエッチングした後（図１８の（Ｂ）参
照）、第２のマスク層を構成する材料（ＳｉＮ）と第３
のマスク層を構成する材料（ＳｉＯ₂）との間にエッチ
ング選択比があること利用して、第３のマスク層を除去
する（図１９の（Ａ）参照）。導電体層１３の厚さ方向
のエッチング量によって、後に形成される有底筒状の下
部電極における底部の厚さが規定される。

【００８３】［工程−６５０］その後、残された第２の
マスク層３１６をエッチング用マスクとして用いてコン
タクトプラグ１１の上方の導電体層１３をエッチング
し、導電体層１３から成り、コンタクトプラグ１１に接
続された有底筒状の下部電極１８を形成する（図１９の
（Ｂ）参照）。エッチング条件を最適化することによっ
て、下部電極１８の上端部に、第２のマスク層２１６の
一部分から成るマスク材料層１９を残すことができる。
下部電極１８は、ＭＩＳ型半導体素子毎に分離された状
態である。

【００８４】［工程−６６０］次いで、実施の形態１の
［工程−１６０］と同様の工程を実行することによっ
て、図１０あるいは図２に示したと同様のシリンダ形状
を有するスタックキャパシタを得ることができる。この
スタックキャパシタにあっては、下部電極１８の上端部
と誘電体膜２０との間にはマスク材料層１９が存在す
る。

【００８５】（実施の形態７）実施の形態７は、実施の
形態６の変形である。実施の形態７においては、パター
ニングされた第１のマスク層を導電体層上に形成した
後、第１のマスク層の側壁に、第２のマスク層をサイド
ウオール状に形成し、その後、サイドウオール状の第２
のマスク層の側壁にサイドウオール状の第３のマスク層
を形成し、サイドウオール状の第３のマスク層の側壁に
サイドウオール状の第２のマスク層を形成するといった
工程を繰り返すことによって、多重シリンダー構造の下
部電極を形成する。以下、層間絶縁層等の模式的な一部
端面図である図２０を参照して実施の形態６のスタック
キャパシタの製造方法を説明する。

【００８６】［工程−７００］先ず、実施の形態６の
［工程−６００］と同様の工程を実行する。

【００８７】［工程−７１０］次に、第１のマスク層３
１４の凹部３１４Ａの側壁に、ＳｉＮから成る第２のマ
スク層３１６Ａをサイドウオール状に形成する。次い
で、サイドウオール状の第２のマスク層３１６Ａの側壁
に、ＳｉＯ₂から成るサイドウオール状の第３のマスク
層３２２Ａを形成し、サイドウオール状の第３のマスク
層３２２Ａの側壁に、ＳｉＮから成るサイドウオール状
の第２のマスク層３１６Ｂを形成し、サイドウオール状
の第２のマスク層３１６Ｂの側壁に、ＳｉＯ₂から成る
サイドウオール状の第３のマスク層３２２Ｂを形成する
（図２０参照）。これらのサイドウオール状のマスク層
は、全面にＳｉＮ層あるいはＳｉＯ₂層を形成した後、
ＳｉＮ層あるいはＳｉＯ₂層をエッチバックすることに
よって形成することができる。

【００８８】［工程−７２０］その後、実施の形態６の
［工程−６２０］〜［工程−６６０］と同様の工程を実
行することによって、多重シリンダー構造のスタックキ
ャパシタを得ることができる。

【００８９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
スタックキャパシタの製造において使用した材料、加工
条件等は例示であり、適宜変更することができる。実施
の形態１の［工程−１３０］や実施の形態２の［工程−
２２０］においては、凹部１５を第２のマスク層１６，
１１６で完全に埋め込んだが、第２のマスク層１６，１
１６は、凹部１５内において、少なくとも凹部１５の側
壁及び底部を覆っていればよい。実施の形態３〜実施の
形態７において、場合によっては、エッチングストッパ
膜１２の形成は不要である。

【００９０】

【発明の効果】本発明においては、例えばスパッタ法に
て平坦な層間絶縁層上に導電体層を形成すればよいの
で、従来の技術と異なり、高アスペクト比の凹部内にス
パッタ法にて下部電極を構成する電極材料を堆積させる
必要がないし、ＣＶＤ法にて下部電極を構成する電極材
料を堆積させる必要がないので、ＣＶＤ法にて用いられ
るソース原料に起因した残留不純物が下部電極中に残存
するといった可能性がなく、スタックキャパシタの特性
に悪影響が生じる虞がない。また、導電体層に形成され
た凹部を第２のマスク層で被覆した状態で、あるいは
又、第２のマスク層をエッチング用マスクとして、導電
体層をエッチングして有底筒状の下部電極を形成するの
で、下部電極の上端部に鋭角部位が生ずることが無く、
スタックキャパシタの特性劣化や信頼性低下といった問
題が生じることもない。

【００９１】しかも、スタックキャパシタの製造プロセ
スにおけるサーマル・バジェットの低減が可能となり、
サリサイド技術及びデュアルゲート技術とスタックキャ
パシタの製造プロセスの整合性が良く、ＤＲＡＭ混載ロ
ジック集積回路へ適用が容易となる。

【００９２】本発明のスタックキャパシタにおいては、
下部電極の上端部と誘電体膜との間にマスク材料層が存
在するので、下部電極の上端部に鋭角部位が生ずること
が無く、下部電極の上端部における電界集中を緩和する
ことが可能となり、低リーク電流と高歩留が達成でき、
高い信頼性を有するスタックキャパシタを得ることがで
きる。

【図面の簡単な説明】

【図１】本発明のスタックキャパシタの製造方法に基づ
き作製された半導体装置（ＤＲＡＭ）の模式的な一部断
面図である。

【図２】本発明のスタックキャパシタを備えた半導体装
置（ＤＲＡＭ）の模式的な一部断面図である。

【図３】発明の実施の形態１のスタックキャパシタの製
造方法を説明するための、層間絶縁層等の模式的な一部
端面図である。

【図４】図３に引き続き、発明の実施の形態１のスタッ
クキャパシタの製造方法を説明するための、層間絶縁層
等の模式的な一部端面図である。

【図５】図４に引き続き、発明の実施の形態１のスタッ
クキャパシタの製造方法を説明するための、層間絶縁層
等の模式的な一部端面図である。

【図６】発明の実施の形態２のスタックキャパシタの製
造方法を説明するための、層間絶縁層等の模式的な一部
端面図である。

【図７】図６に引き続き、発明の実施の形態２のスタッ
クキャパシタの製造方法を説明するための、層間絶縁層
等の模式的な一部端面図である。

【図８】発明の実施の形態３のスタックキャパシタの製
造方法を説明するための、層間絶縁層等の模式的な一部
端面図である。

【図９】図８に引き続き、発明の実施の形態３のスタッ
クキャパシタの製造方法を説明するための、層間絶縁層
等の模式的な一部端面図である。

【図１０】図９に引き続き、発明の実施の形態３のスタ
ックキャパシタの製造方法を説明するための、層間絶縁
層等の模式的な一部端面図である。

【図１１】発明の実施の形態４のスタックキャパシタの
製造方法を説明するための、層間絶縁層等の模式的な一
部端面図である。

【図１２】図８に引き続き、発明の実施の形態４のスタ
ックキャパシタの製造方法を説明するための、層間絶縁
層等の模式的な一部端面図である。

【図１３】図９に引き続き、発明の実施の形態４のスタ
ックキャパシタの製造方法を説明するための、層間絶縁
層等の模式的な一部端面図である。

【図１４】発明の実施の形態５のスタックキャパシタの
製造方法を説明するための、層間絶縁層等の模式的な一
部端面図である。

【図１５】図１４に引き続き、発明の実施の形態５のス
タックキャパシタの製造方法を説明するための、層間絶
縁層等の模式的な一部端面図である。

【図１６】図１５に引き続き、発明の実施の形態５のス
タックキャパシタの製造方法を説明するための、層間絶
縁層等の模式的な一部端面図である。

【図１７】発明の実施の形態６のスタックキャパシタの
製造方法を説明するための、層間絶縁層等の模式的な一
部端面図である。

【図１８】図１７に引き続き、発明の実施の形態６のス
タックキャパシタの製造方法を説明するための、層間絶
縁層等の模式的な一部端面図である。

【図１９】図１８に引き続き、発明の実施の形態６のス
タックキャパシタの製造方法を説明するための、層間絶
縁層等の模式的な一部端面図である。

【図２０】発明の実施の形態７のスタックキャパシタの
製造方法を説明するための、層間絶縁層等の模式的な一
部端面図である。

【図２１】従来のスタックキャパシタの製造方法におけ
る問題点を説明するための図である。

【符号の説明】

１０・・・層間絶縁層、１１・・・コンタクトプラグ、
１２・・・エッチングストッパ膜、１３・・・導電体
層、１４，１１４，２１４，３１４・・・第１のマスク
層、１５・・・凹部、１６，１１６，２１６，３１６・
・・第２のマスク層、１７・・・サイドウオール、１８
・・・下部電極、１９・・・マスク材料層、２０・・・
誘電体膜、２１・・・上部電極、３１４Ａ・・・凹部、
３２２・・・第３のマスク層、３０・・・シリコン半導
体基板、３１・・・素子分離領域、３２・・・ゲート絶
縁膜、３３・・・ゲート電極、３４Ａ，３４Ｂ・・・ソ
ース／ドレイン領域、３５・・・チャネル形成領域、４
０・・・下層絶縁層、４１・・・ビット線用コンタクト
プラグ、４２・・・ビット線、４３・・・ノード用コン
タクトプラグ

Claims (17)

【特許請求の範囲】
1. 【請求項１】下部電極と、上部電極と、下部電極と上部
   電極によって挟まれた誘電体膜とから成り、半導体層に
   形成されたＭＩＳ型半導体素子を被覆する層間絶縁層上
   に形成され、該層間絶縁層に形成されたコンタクトプラ
   グを介してＭＩＳ型半導体素子を構成する一方のソース
   ／ドレイン領域と下部電極が電気的に接続されたスタッ
   クキャパシタの製造方法であって、 （イ）層間絶縁層上に導電体層を形成する工程と、 （ロ）パターニングされた第１のマスク層を導電体層上
   に形成する工程と、 （ハ）第１のマスク層をエッチング用マスクとして用い
   てコンタクトプラグの上方の導電体層をエッチングし、
   底部に導電体層が残された凹部を導電体層に形成する工
   程と、 （ニ）導電体層に形成された凹部内に第２のマスク層を
   形成する工程と、 （ホ）導電体層上の第１のマスク層を除去し、次いで、
   導電体層から突出した第２のマスク層の側壁にサイドウ
   オールを形成する工程と、 （ヘ）サイドウオール及び第２のマスク層をエッチング
   用マスクとして用いて導電体層をエッチングし、導電体
   層から成り、コンタクトプラグに接続された有底筒状の
   下部電極を形成した後、サイドウオール及び第２のマス
   ク層を除去する工程と、 （ト）下部電極の表面に誘電体膜を形成した後、誘電体
   膜を覆う上部電極を形成する工程、から成ることを特徴
   とするスタックキャパシタの製造方法。
2. 【請求項２】スタックキャパシタはシリンダ形状を有す
   ることを特徴とする請求項１に記載のスタックキャパシ
   タの製造方法。
3. 【請求項３】前記工程（イ）に先立ち、層間絶縁層と導
   電体層との間にエッチングストッパ膜を形成することを
   特徴とする請求項１に記載のスタックキャパシタの製造
   方法。
4. 【請求項４】第１のマスク層を構成する材料と第２のマ
   スク層を構成する材料との間にはエッチング選択比があ
   り、第２のマスク層を構成する材料とサイドウオールを
   構成する材料との間にもエッチング選択比があることを
   特徴とする請求項１に記載のスタックキャパシタの製造
   方法。
5. 【請求項５】下部電極と、上部電極と、下部電極と上部
   電極によって挟まれた誘電体膜とから成り、半導体層に
   形成されたＭＩＳ型半導体素子を被覆する層間絶縁層上
   に形成され、該層間絶縁層に形成されたコンタクトプラ
   グを介してＭＩＳ型半導体素子を構成する一方のソース
   ／ドレイン領域と下部電極が電気的に接続されたスタッ
   クキャパシタの製造方法であって、 （イ）層間絶縁層上に導電体層を形成する工程と、 （ロ）パターニングされた第１のマスク層を導電体層上
   に形成する工程と、 （ハ）第１のマスク層をエッチング用マスクとして用い
   てコンタクトプラグの上方の導電体層をエッチングし、
   底部に導電体層が残された凹部を導電体層に形成した
   後、導電体層上の第１のマスク層の側壁を後退させる工
   程と、 （ニ）導電体層に形成された凹部内及び導電体層上の第
   １のマスク層の側壁によって囲まれた領域に第２のマス
   ク層を形成する工程と、 （ホ）導電体層上の第１のマスク層を除去する工程と、 （ヘ）第２のマスク層をエッチング用マスクとして用い
   て導電体層をエッチングし、導電体層から成り、コンタ
   クトプラグに接続された有底筒状の下部電極を形成した
   後、第２のマスク層を除去する工程と、 （ト）下部電極の表面に誘電体膜を形成した後、誘電体
   膜を覆う上部電極を形成する工程、から成ることを特徴
   とするスタックキャパシタの製造方法。
6. 【請求項６】スタックキャパシタはシリンダ形状を有す
   ることを特徴とする請求項５に記載のスタックキャパシ
   タの製造方法。
7. 【請求項７】前記工程（イ）に先立ち、層間絶縁層と導
   電体層との間にエッチングストッパ膜を形成することを
   特徴とする請求項５に記載のスタックキャパシタの製造
   方法。
8. 【請求項８】第１のマスク層を構成する材料と第２のマ
   スク層を構成する材料との間にはエッチング選択比があ
   ることを特徴とする請求項５に記載のスタックキャパシ
   タの製造方法。
9. 【請求項９】下部電極と、上部電極と、下部電極と上部
   電極によって挟まれた誘電体膜とから成り、半導体層に
   形成されたＭＩＳ型半導体素子を被覆する層間絶縁層上
   に形成され、該層間絶縁層に形成されたコンタクトプラ
   グを介してＭＩＳ型半導体素子を構成する一方のソース
   ／ドレイン領域と下部電極が電気的に接続されたスタッ
   クキャパシタの製造方法であって、 （イ）層間絶縁層上に導電体層を形成する工程と、 （ロ）パターニングされた第１のマスク層を導電体層上
   に形成する工程と、 （ハ）第１のマスク層の側壁に、第２のマスク層をサイ
   ドウオール状に形成する工程と、 （ニ）第１のマスク層及び第２のマスク層をエッチング
   用マスクとして用いて、導電体層の一部分をエッチング
   する工程と、 （ホ）第１のマスク層を除去する工程と、 （ヘ）残された第２のマスク層をエッチング用マスクと
   して用いてコンタクトプラグの上方の導電体層をエッチ
   ングし、導電体層から成り、コンタクトプラグに接続さ
   れた有底筒状の下部電極を形成する工程と、 （ト）下部電極の表面に誘電体膜を形成した後、誘電体
   膜を覆う上部電極を形成する工程、から成ることを特徴
   とするスタックキャパシタの製造方法。
10. 【請求項１０】スタックキャパシタはシリンダ形状を有
    することを特徴とする請求項９に記載のスタックキャパ
    シタの製造方法。
11. 【請求項１１】前記工程（イ）に先立ち、層間絶縁層と
    導電体層との間にエッチングストッパ膜を形成すること
    を特徴とする請求項９に記載のスタックキャパシタの製
    造方法。
12. 【請求項１２】第１のマスク層を構成する材料と第２の
    マスク層を構成する材料との間にはエッチング選択比が
    あることを特徴とする請求項９に記載のスタックキャパ
    シタの製造方法。
13. 【請求項１３】下部電極と、上部電極と、下部電極と上
    部電極によって挟まれた誘電体膜とから成り、半導体層
    に形成されたＭＩＳ型半導体素子を被覆する層間絶縁層
    上に形成され、該層間絶縁層に形成されたコンタクトプ
    ラグを介してＭＩＳ型半導体素子を構成する一方のソー
    ス／ドレイン領域と下部電極が電気的に接続されたスタ
    ックキャパシタの製造方法であって、 （イ）層間絶縁層上に導電体層を形成する工程と、 （ロ）パターニングされた第１のマスク層を導電体層上
    に形成する工程と、 （ハ）第１のマスク層の側壁に、第２のマスク層をサイ
    ドウオール状に形成する工程と、 （ニ）露出している導電体層上に第３のマスク層を形成
    する工程と、 （ホ）第１のマスク層を除去する工程と、 （ヘ）第２のマスク層及び第３のマスク層をエッチング
    用マスクとして用いて、導電体層の一部分をエッチング
    する工程と、 （ト）第３のマスク層を除去する工程と、 （チ）残された第２のマスク層をエッチング用マスクと
    して用いてコンタクトプラグの上方の導電体層をエッチ
    ングし、導電体層から成り、コンタクトプラグに接続さ
    れた有底筒状の下部電極を形成する工程と、 （リ）下部電極の表面に誘電体膜を形成した後、誘電体
    膜を覆う上部電極を形成する工程、から成ることを特徴
    とするスタックキャパシタの製造方法。
14. 【請求項１４】スタックキャパシタはシリンダ形状を有
    することを特徴とする請求項１３に記載のスタックキャ
    パシタの製造方法。
15. 【請求項１５】前記工程（イ）に先立ち、層間絶縁層と
    導電体層との間にエッチングストッパ膜を形成すること
    を特徴とする請求項１３に記載のスタックキャパシタの
    製造方法。
16. 【請求項１６】第１のマスク層を構成する材料と、第２
    のマスク層を構成する材料及び第３のマスク層を構成す
    る材料との間にはエッチング選択比があり、且つ、第２
    のマスク層を構成する材料と第３のマスク層を構成する
    材料との間にはエッチング選択比があることを特徴とす
    る請求項１３に記載のスタックキャパシタの製造方法。
17. 【請求項１７】下部電極と、上部電極と、下部電極と上
    部電極によって挟まれた誘電体膜とから成り、半導体層
    に形成されたＭＩＳ型半導体素子を被覆する層間絶縁層
    上に形成され、該層間絶縁層に形成されたコンタクトプ
    ラグを介してＭＩＳ型半導体素子を構成する一方のソー
    ス／ドレイン領域と下部電極が電気的に接続されたスタ
    ックキャパシタであって、 下部電極は有底筒状であり、 下部電極の上端部と誘電体膜との間にはマスク材料層が
    存在することを特徴とするスタックキャパシタ。