JP2001177084A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、汎用ＣＭＯＳプロセスから大きく逸
脱することなく、画素のリセット動作で発生するリセッ
トノイズを抑圧し、低ノイズ、高画質を実現可能な画素
構造および動作を有する固体撮像素子を提供する。 【解決手段】本発明の一態様では、各画素が、フォトダ
イオードと、上記フォトダイオードの出力に、ゲート電
極が接続された電界効果トランジスタと、上記電界効果
トランジスタのゲート電極とドレイン電極を接続する、
途中に第１のスイッチ手段が直列に挿入された第１の帰
還回路と、上記電界効果トランジスタのゲート電極とド
レイン電極を接続する、途中に第２のスイッチ手段と第
１の容量とが直列に挿入された第２の帰還回路と、上記
第１の容量と上記第２のスイッチの中間に一端が接続さ
れ、他端の電位が固定された第２の容量とを具備するこ
とを特徴とする固体撮像素子が提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は固体撮像素子に係
り、特には、高画質を実現可能な低ノイズ増幅型ＣＭＯ
Ｓイメージセンサによる固体撮像素子に関する。

【０００２】

【従来の技術】従来より固体撮像素子として、画素内で
光電変換された電荷信号を増幅する機能を設けることに
より、イメージセンサとしての特性を向上させる発明が
なされ、実用化されている。

【０００３】このように、光電変換された信号を増幅す
る機能を有する画素として、例えば、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓ０ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，ｖｏｌ．ＳＣ−４，ｎｏ．６（１９６９）“Ｐ
ｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ ａｎｄ Ｓｃａｎｎ
ｉｎｇ ｏｆ Ｓｉｌｉｃｏｎ Ｉｍａｇｅ Ｄｅｔｅ
ｃｔｏｒ Ａｒｒａｙｓ”や特開昭５０−１３４３９３
号公報に開示されているように、画素にＭＯＳ型電界効
果トランジスタで構成した信号増幅回路を設ける方法が
提案されている。

【０００４】ＭＯＳ型電界効果トランジスタで画素を構
成したＭＯＳイメージセンサは、汎用ＣＭＯＳに近いプ
ロセスで製造することができるため、製造が容易である
と共に、駆動パルスが通常のＣＭＯＳクロックですみか
つ単一電源で動作するため電源が簡単であり、しかも、
ＣＭＯＳデジタル回路やアナログ回路を同一チップ内に
集積化するのが容易である。

【０００５】このようなＭＯＳイメージセンサは、多機
能なイメージセンサを構成できる点など、ＣＣＤイメー
ジセンサと比べていくつかの優れた特長を有しているこ
とにより、近年では、主に、低消費電力および小型化が
必須な携帯型の撮像装置などに組み込むイメージセンサ
として注目されている。

【０００６】図５は、ＭＯＳ型電界効果トランジスタで
構成した従来の増幅型画素を示している。

【０００７】まず、この図５を用いて従来のＭＯＳ型電
界効果トランジスタで構成した増幅型画素について説明
する。

【０００８】図５は、単位画素の構成について、等価回
路を用いて表したものである。

【０００９】この図５において、参照符号１０−１は、
照射された光により電荷を生成するフォトダイオードで
ある。

【００１０】また、参照符号１０−２は、前記フォトダ
イオード１０−１のＮ側電極１０−３とリセット電圧
（源）ＶＲＳの電圧配線１０−４とを接続するリセット
用ＭＯＳ型電界効果トランジスタである。

【００１１】また、参照符号１０−５は、前記フォトダ
イオード１０−１のＮ側電極１０−３にそのゲート電極
が接続され、そのドレイン電極側が電圧電源ＶＤの電圧
配線１０−６に接続された増幅用ＭＯＳ型電界効果卜ラ
ンジスタである。

【００１２】そして、参照符号１０−７は、そのドレイ
ン電極が前記増幅用ＭＯＳ型電界効果トランジスタ１０
−５のソース電極に接続されるともに、そのソース電極
が信号出力配線１０−８に接続される画素選択用ＭＯＳ
型電界効果トランジスタである。

【００１３】この信号出力配線１０−８は、その出力端
で負荷回路１０−９を介して接地されることにより、等
価的に前記増幅用ＭＯＳ型電界効果トランジスタ１０−
５と負荷回路１０−９とで構成されるソースフォロワ回
路を介して、前記フォトダイオード１０−１のＮ側電極
１０−３の電圧（ＶＰＩＸ）に依存した信号電圧を出力
するものである。

【００１４】次に、図５に示された画素の動作について
説明する。

【００１５】図６は、従来の画素の動作を説明するタイ
ミングチャートである。

【００１６】この図６において、ΦＲＳは、前記リセッ
ト用ＭＯＳ型電界効果トランジスタ１０−２のゲート電
極に入力するパルスを示している。

【００１７】また、ΦＲＤは、前記画素選択用ＭＯＳ型
電界効果トランジスタ１０−７のゲート電極に入力する
パルスを示している。

【００１８】また、ＶＰＩＸは、前記フォトダイオード
１０−１のＮ側電極１０−３の電位変化を示している。

【００１９】まず、刻ｔ０でΦＲＳがＨとなり、フォト
ダイオード１０−２のＮ側電極１０−３の電位ＶＰＩＸ
はリセット電圧ＶＲＳに設定される。

【００２０】次いで、時刻ｔ１でリセット用ＭＯＳトラ
ンジスタ１０−２がオフし、フォトダイオードのＮ側電
極１０−３がフローティング状態となる。

【００２１】画素に光が入射されるとフォトダイオード
１０−１には光生成電流が流れ、フォトダイオード１０
−１のＮ側電極１０−３に光生成された電子の電荷が蓄
積されることにより、その電位ＶＰＩＸは徐々に低下す
る。

【００２２】次いで、時刻ｔ２で画素選択用ＭＯＳ型電
界効果トランジスタ１０−７がオンすると、時刻ｔ２に
おけるフォトダイオード１０−１のＮ側電極１０−３の
電位ＶＰＩＸに応じた電圧出力が信号出力配線１０−８
に出力される。

【００２３】ここで、ＶＰＩＸは、フォトダイオード１
０−１のＮ側電極１０−３に蓄積された電荷量に依存す
るため、信号出力配線１０−８の出力をモニタすること
により、蓄積電荷量が見積もられ、結局、入射光量を検
出することが可能となる。

【００２４】ところで、このように画素毎に信号の増幅
機能を持たせる場合、考慮しなければならないのは、出
力にオフセットばらつきによるノイズが発生して出力画
像の画質を著しく劣化させてしまうことを避ける必要が
あるということである。

【００２５】このようなノイズは、画素位置に固定した
ノイズとなり、固定パターンノイズ（以下ＦＰＮと略
す）と呼ばれているものである。

【００２６】このＦＰＮの発生を抑圧する一般的な方法
としては、例えば、特開昭５６−４６３７４号公報に開
示されているものがある。

【００２７】また、増幅型撮像素子に応用したＦＰＮの
発生を抑圧する例としては、特公平０８−００４１２７
号公報に開示されているものがある。

【００２８】以下、これらのＦＰＮキャンセル方法につ
いて説明する。

【００２９】図７は、ＦＰＮをキャンセルする読み出し
回路を具備した撮像装置の構成を簡単に示したものであ
る。

【００３０】この図７において、参照符号１２−１は、
複数の画素１２−２を２次元的に、例えば、マトリック
ス状に配列して構成した画素アレイ部である。

【００３１】また、参照符号１２−３は、画素アレイ部
１２−２の行を選択する垂直走査回路である。

【００３２】また、参照符号１２−４は、画素アレイ部
１２−２の出力列を選択する水平走査回路である。

【００３３】そして、画素１２−２の選択パルス入力端
子およびリセットパルス入力端子は、それぞれ水平選択
線１２−５および行リセット線１２−６に接続され、前
記垂直走査回路１２−３によって出力される走査信号に
よリコントロールされる。

【００３４】また、画素１２−２の信号出力端子は信号
出力線１２−７に接続され、この信号出力線１２−７に
出力された信号は列並列に設けられたＦＰＮキャンセル
部１２−１８に入力される。

【００３５】このＦＰＮキャンセル回路１２−１８は、
スイッチ１２−９と容量１２−１１およびスイッチ１２
−１０と容量１２−１２とで構成される二つのサンプル
ホールド回路により構成される。

【００３６】前記容量１２−１１は、水平選択スイッチ
１２−１３を介して第１のビデオ信号線１２−１５に接
続されているとともに、前記容量１２−１２は、水平選
択スイッチ１２−１４を介して第２のビデオ信号線１２
−１６に接続されている。

【００３７】これらの第１のビデオ出力線１２−１５と
第２のビデオ出力線１２−１６とは、それぞれ、差動増
幅器（アンプ）１２−１７の正入力端子および負入力端
子とに接続されている。

【００３８】そして、この差動アンプ１２−１７は、前
記正入力端子および負入力端子とにそれぞれ入力され、
両信号の差分を出力する。

【００３９】図８は、以上のように構成されるＦＰＮキ
ャンセル読み出し回路を具備した撮像装置の動作を説明
するためのタイミングチャートである。

【００４０】次いで、この図８に示したチャートタイミ
ングに基づき、ＦＰＮキャンセル動作について説明す
る。

【００４１】まず、水平ブランキング期間内の時刻ｔ０
において、垂直走査回路１２−３から行選択パルスΦＲ
Ｄ−１が出力され、第１行の画素１２−１が選択され
る。

【００４２】次に、時刻ｔ１において、サンプルホール
ドパルスΦＳＨ１がＨとなり、光電荷蓄積後の画素１２
−１の出力電圧が容量１２−１１に記憶される。

【００４３】次に、時刻ｔ２で画素１２−１をリセット
した後、時刻ｔ３でサンプルホールドパルスΦＳＨ２を
Ｈにして画素リセット後の出力すなわちオフセット出力
電圧を容量１２−１２に記憶する。

【００４４】その後、時刻ｔ４において、水平走査期間
内に、水平走査回路１２−４から水平選択パルスΦＨ−
Ｊが出力され、水平選択スイッチ１２−１３および水平
選択スイッチ１２−１４を介して、容量１２−１１に記
憶された信号が第１のビデオ信号線１２−１５に出力さ
れるとともに、容量１２−１２に記憶された信号が第２
のビデオ信号線１２−１６に出力される。

【００４５】そして、差動アンプ１２−１７は、前記正
入力端子および負入力端子とにそれぞれ入力される第１
のビデオ信号線１２−１５および第２のビデオ信号線１
２−１６からの両信号の差分を出力する。

【００４６】このように構成することにより、画素及び
選択スイッチの特性ばらつきなどにより生ずるＦＰＮを
抑圧することが可能となる。

【００４７】

【発明が解決しようとする課題】しかしながら、上述し
たようなＦＰＮを改善した読み出しを行う固体撮像装置
においても、さらにランダムなノイズが残存しているこ
とによる問題がある。

【００４８】このランダムなノイズの主因として、画素
のフォトダイオード部をリセットする際に生じる熱雑音
が最も大きな影響を与えているものである。

【００４９】具体的には、図５において、フォトダイオ
ード１０−１をリセットする際に、リセット用ＭＯＳ型
電界効果トランジスタ１０−２がオフした瞬間に、前記
フォトダイオード１０−１のＮ側電極１０−３の電圧が
揺らぐことに原因がある。

【００５０】ここで、フォトダイオード１０−１のＮ側
電極１０−３は、読み出し用としての増幅用ＭＯＳ型電
界効果卜ランジスタ１０−５のゲート電極に接続されて
いるので、読み出し用としての増幅用型電界効果ＭＯＳ
トランジスタ１０−５のゲート電極の電圧が揺らぐこと
により、出力にオフセット揺らぎが生じ、出力画像の画
質を著しく劣化させてしまうという問題がある。

【００５１】そして、前記フォトダイオード１０−１の
Ｎ側電極１０−３の電圧揺らぎの標準偏差は、（ｋＴ／
Ｃ）^1/2 となる。

【００５２】ここで、ｋはボルツマン定数、Ｔは絶対温
度、Ｃはフォトダイオード１０−１のＮ側電極１０−３
に等価的に存在する接地に対する全容量和である。

【００５３】この電圧揺らぎは、リセット動作ごとラン
ダムに発生するため、図７および図８に示したような２
回のリセット動作の差分をとることにより、ＦＰＮを抑
圧する動作においてはさらに２^1/2 倍され、実際には
（２ｋＴ／Ｃ）^1/2 だけのノイズがビデオ出力に混入す
ることになる。

【００５４】一般的に、このノイズはリセットノイズ、
ないしはｋＴＣノイズと称されている。

【００５５】このようなリセットノイズを抑圧ないしは
発生しないように改善するため、例えば、画素のフォト
ダイオード部をＣＣＤ素子で構成し、リセット後には電
荷を電荷蓄積部に電荷が存在しないように、すなわち、
ＣＣＤのように完全に電荷を転送する方法も考えられ
る。

【００５６】ところで、従来の増幅型ＣＭＯＳ画素で
は、フォトダイオードをリセットする場合に生じるリセ
ットノイズにより、良好な感度を得ることができず、高
画質用途に向かないという問題があった。

【００５７】例えば、Ｃの値が１０ｆＦの画素の場合、
室温での前記リセットノイズの値を等価入力電荷数で表
すと約６０ｅ- となり、通常のＣＣＤのノイズと比べて
数倍大きい値となり、これでは高画質が得られないとい
う問題がある。

【００５８】また、フォトダイオードをＣＣＤ構成で実
現しようとする場合、フォトダイオードを構成するＭＯ
Ｓキャパシタのゲート電極を光が入射可能となるように
透明化したり、転送ゲートを設けるなどの構成が必要が
あり、汎用のＣＭＯＳプロセスから大きく変わるため、
本来の製造容易性という特長が失われてしまうという問
題がある。

【００５９】そして、従来の技術では、汎用ＣＭＯＳプ
ロセスから大きく逸脱することなく、リセットノイズを
抑圧する方法については提案されていない。

【００６０】本発明は上記問題点に鑑みてなされたもの
で、汎用ＣＭＯＳプロセスから大きく逸脱することな
く、画素のリセット動作で発生するリセットノイズを抑
圧し、従来の増幅型ＭＯＳ型画素では得られなかった低
ノイズ、高画質を実現可能な画素構造および動作を有す
る固体撮像素子を提供することを目的としている。

【００６１】

【課題を解決するための手段】本発明によると、上記課
題を解決するために、（１） 複数の画素を有する固体
撮像素子であり、各画素は、フォトダイオードと、上記
フォトダイオードの出力に、ゲート電極が接続された電
界効果トランジスタと、上記電界効果トランジスタのゲ
ート電極とドレイン電極を接続する、途中に第１のスイ
ッチ手段が直列に挿入された第１の帰還回路と、上記電
界効果トランジスタのゲート電極とドレイン電極を接続
する、途中に第２のスイッチ手段と第１の容量とが直列
に挿入された第２の帰還回路と、上記第１の容量と上記
第２のスイッチの中間に一端が接続され、他端の電位が
固定された第２の容量と、を具備することを特徴とする
固体撮像素子が提供される。

【００６２】また、本発明によると、上記課題を解決す
るために、（２） 上記電界効果トランジスタのドレイ
ン電極に印加されたリセット電位によって上記フォトダ
イオードの出力側電位をリセットする動作において、開
始時に上記第１のスイッチ手段と上記第２のスイッチ手
段とを導通状態にするとともに、終了時に上記第１のス
イッチ手段を先に非導通状態にしてから上記第２のスイ
ッチ手段を非導通状態にする回路手段をさらに具備する
ことを特徴とする（１）記載の固体撮像素子が提供され
る。

【００６３】また、本発明によると、上記課題を解決す
るために、（３） 複数の画素を有する固体撮像素子で
あり、画素からの出力線の途中に直列に挿入された第１
の容量及び第２の容量と、画素からの受光にもとづく出
力を上記第１の容量のみに印加し、画素をリセット後の
出力を上記第１の容量と上記第２の容量との直列接続部
に印加するように、上記出力の印加を切換える切り換え
手段と、を具備することを特徴とする固体撮像素子が提
供される。

【００６４】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態について説明する。

【００６５】まず、本発明の第１の実施の形態について
具体的に説明する。

【００６６】（第１の実施の形態）図１は、本発明の第
１の実施の形態による固体撮像素子の構成を示したもの
である。

【００６７】すなわち、図１に示すように、画素アレイ
２の単位となる画素単位１は、フォトダイオード１０
と、このフォトダイオード１０のＮ側電極にそのゲート
電極が接続された所定の第１の導電型でなる読み出し増
幅用ＭＯＳ型電界効果トランジスタ１１と、この読み出
し増幅用ＭＯＳ型電界効果トランジスタ１１と直列に接
続された所定の第１の導電型でなる行選択用ＭＯＳ型電
界効果トランジスタ１２と、前記フォトダイオード１０
と前記読み出し増幅用ＭＯＳ型電界効果トランジスタ１
１のドレイン電極との間に設けられた第１のリセットス
イッチ１３と、前記読み出し増幅用ＭＯＳ型電界効果ト
ランジスタ１１のドレイン電極と前記フォトダイオード
１０との間に設けられた帰還容量１４および第２のリセ
ットスイッチ１５と、前記帰還容量１４と前記第２のリ
セットスイッチ１５との接続点と接地端子間に接続され
た緩衝容量１６とによって構成されている。

【００６８】また、図１に示すように、画素アレイ２
は、前記単位画素１を２次元的に、例えば、マトリック
ス状に配列して構成されている。

【００６９】そして、前記単位画素１の行選択用ＭＯＳ
型電界効果トランジスタ１２のゲート電極は、行選択線
２０を介して行ごとに共通に接続されている。

【００７０】また、前記第１のリセットスイッチ１３の
制御電極は、第１の水平リセット配線２１を介して行ご
とに共通に接続されるとともに、前記第２のリセットス
イッチ１５の制御電極は、第２の水平リセット配線２２
を介して行ごとに共通に接続されている。

【００７１】また、前記行選択線２０と、第１のリセッ
ト配線２１と、第２のリセット配線２２とは、それぞ
れ、垂直走査回路３に接続されている。

【００７２】そして、前記画素単位１の前記読み出し増
幅用ＭＯＳ型電界効果トランジスタ１１のドレイン電極
は、画素ドレイン配線２３を介して列ごとに共通に接続
されるとともに、列ごとに独立して定電流源３０を介し
てプラス側電源に接続されている。

【００７３】この定電流源３０の両端には、該定電流源
３０と並列にスイッチ３１が設けられている。

【００７４】一方、前記行選択用ＭＯＳ型電界効果トラ
ンジスタ１２のソース電極は、画素ソース配線２４を介
して列ごとに共通に接続されるとともに、列ごとに独立
して第２の定電流源３２を介してマイナス側電源に接続
されている。

【００７５】この定電流源３２の両端には、該定電流源
３２と並列にスイッチ３３が設けられている。

【００７６】因みに、本実施の形態では、説明の簡単の
ため、画素アレイ２を構成する画素のうち第Ｉ行第Ｊ列
の座標の画素のみを記している。

【００７７】また、各列の画素ソース配線２４は、サン
プルホールドスイッチ３４を介してサンプルホールド容
量３５に接続されている。

【００７８】このサンブルホールド容量３５とビデオ出
力線４０との間には、水平選択スイッチ３６が設けられ
ている。

【００７９】そして、この水平選択スイッチ３６の制御
端子は、水平走査回路４に接続されている。

【００８０】図２は、このように構成された撮像素子の
動作を説明するために示したタイミングチャートであ
る。

【００８１】次に、図２に示したタイミンダチャート基
づいて、以上のように構成された撮像素子の動作につい
て説明する。

【００８２】図２において、ΦＲＤ−Ｉは、第Ｉ行目の
画素の行選択線２０に出力されるパルスであり、ΦＲＳ
１−Ｉは、第Ｉ行目の画素の第１のリセット配線２１に
出力されるパルスであり、ΦＲＳ２−Ｉは、第Ｉ行目の
画素の第２のリセット配線２２に出力されるパルスであ
り、ΦＤＳＷは、画素ドレイン配線側スイッチ３１の制
御電極に入力されるパルスであり、ΦＳＳＷは、画素ソ
ース配線側スイッチ３３の制御電極に入力されるパルス
であり、ΦＳＨは、サンプルホールドスイッチ３４の制
御端子に入力されるパルスであり、ΦＨーＪは、第Ｊ列
目の水平選択スイッチ３６の制御端子に入力される水平
選択パルスである。

【００８３】また、図２において、ＶＰＩＸは、第Ｉ行
第Ｊ列に位置する画素の読み出し増幅用ＭＯＳ型電界効
果トランジスタ１１のゲート電極の電位であり、ＶＤＰ
ＩＸは、第Ｊ列の画素ドレイン配線の電位であり、ＶＳ
ＰＩＸは、第Ｊ列目の画素ソース配線の電位である。

【００８４】なお、説明の簡単のため、上述した各スイ
ッチは、それらの各制御端子の入力がハイレベル（Ｈ）
のときに導通し、ローレベル（Ｌ）のときに非導通とな
るものとしている。

【００８５】また、各スイッチは理想的なスイッチであ
り、スイッチング動作にともなうフィードスルー電荷の
注入や制御パルスとの寄生容量による影響は無視できる
ものとして図示している。

【００８６】まず、水平ブランキング期間の時刻ｔ０に
おいて、ΦＲＤ−ＩがＨとなり、第Ｉ行目の画素の行選
択用ＭＯＳ型電界効果トランジスタ１２がオンする。

【００８７】このとき、ΦＳＳＷがＬで、ΦＤＳＷがＨ
のため、画素１の読み出し増幅用ＭＯＳ型電界効果トラ
ンジスタ１１とソース側定電流源３２とによりソースフ
ォロワ回路が構成され、画素ソース配線２４にはＶＰＩ
Ｘの電位に比例した電圧がフォロワ出力される。

【００８８】次いで、時刻ｔ１でΦＳＨがＨとなり、画
素ソース配線２４に出力されたフオロワー出力が、サン
プルホールド容量３５に記憶される。

【００８９】時刻ｔ２でΦＳＳＷがＨとなりΦＤＳＷが
Ｌになると、今度はドレイン側定電流源３０と画素１の
読み出し増幅用ＭＯＳ型電界効果トランジスタ１１と
は、インバータ回路を構成する。

【００９０】この状態において、時刻ｔ３でΦＲＳ１−
ＩとΦＲＳ２−ＩとがともにＨになり、第１のリセット
スイッチ１３と第２のリセットスイッチ１５とがオンす
ると、インバータ回路の入力端と出力端とがショートす
ることになり、読み出し増幅用ＭＯＳ型電界効果トラン
ジスタ１１のゲート電極の電位ＶＰＩＸは、所定の電圧
ＶＲＳにリセットされる。

【００９１】この状態において、ｔ４の時点で、ΦＲＳ
１のみがＬとなり、第１のリセットスイッチ１３がオフ
すると、ΔＶ１なるリセットノイズがＶＰＩＸに現れ
る。

【００９２】しかしながら、この時点では、第２のリセ
ットスイッチ１５がオンしているため、ドレイン側定電
流源３０と画素１の読み出し増幅用ＭＯＳ型電界効果ト
ランジスタ１１とで構成されるインバータ回路は、反転
増幅回路として機能し、帰還容量１４を介してＶＰＩＸ
がＶＲＳになるように負帰還をかける。

【００９３】そして、この帰還動作が十分に安定した時
点ｔ５で、ΦＲＳ２−ＩがＬに切り替わり、第２のリセ
ットスイッチ１５がオフすることにより、再度、リセッ
トノイズΔＶ２が発生する。

【００９４】しかるに、このリセットノイズΔＶ２によ
る電圧揺らぎは緩衝容量１６によって抑圧されるととも
に、発生した電圧揺らぎは帰還容量１４とフォトダイオ
ードとの直列結合により、ＶＰＩＸに伝達される量とし
てはさらに抑圧されていることになる。

【００９５】その後ｔ６で、水平ブランキング期間が終
了し、水平走査期間に入る。

【００９６】次に、時刻ｔ７で、第Ｊ列の水平選択パル
スΦＨーＪが水平走査回路４から出力され、第Ｉ行Ｊ列
目の画素の信号がビデオ出力線４０に出力される。

【００９７】この際、画素単位１のリセット時に生じる
リセットノイズが抑圧されているため、読み出された画
素の出力に対するリセットノイズの影響は、従来の画素
構造と比べて小さくなっている。

【００９８】次に、本発明によるリセットノイズの抑圧
効果についての説明を補足する。

【００９９】今、フォトダイオード１０の蓄積容量をＣ
ＰＤ、帰還容量１４の容量値をＣＦＢ、緩衝容量１６の
容量値をＣＰとすると、第２のリセットスイッチ１５の
閉動作により生じるＶＰＩＸの電圧揺らぎの標準偏差
は、次式で与えられる。

【０１００】ΔＶＰＩＸ＝ＳＱＲ［ｋＴ／（（ＣＰＤ＋
ＣＦＢ）×ＣＰＤ／ＣＦＢ）＋（ＣＰＤ＋ＣＦＢ）×
（ＣＰＤ＋ＣＦＢ）×ＣＰ／（ＣＦＢ×ＣＦＢ））］ ここで、便宜的に容量帰還を行わなかったときのＶＰＩ
Ｘの電圧揺らぎΔＰＩＸ０を ΔＰＩＸＯ＝ＳＱＲ［ｋＴ／（ＣＰＤ＋ＣＦＢ）］ とすると、その抑圧比は、 抑圧比＝ＳＱＲ［１／（ＣＰＤ／ＣＦＢ＋（ＣＰＤ＋Ｃ
ＦＢ）×ＣＰ／（ＣＦＢ×ＣＦＢ）］ と表される。

【０１０１】例えば、ＣＰＤ：ＣＦＢ：ＣＰ＝５：１：
２に設定すると、リセットノイズの抑圧比は約１／４と
なり、画素電極のリセット動作による揺らぎを大幅に改
善することが可能となる。

【０１０２】（第２の実施の形態）図３は、本発明の第
２の実施の形態による固体撮像素子の構成を説明するた
めに示した図である。

【０１０３】この第２の実施の形態を示す図３におい
て、その構成および機能が、前述した第１の実施の形態
で示したものと同一の部位に関しては、同一の参照符号
を付してある。

【０１０４】そこで、この第２の実施の形態を示す図３
において、その構成および機能が、前述した第１の実施
の形態で示したものと構成上違う部分について説明す
る。

【０１０５】まず、この第２の実施の形態を示す図３に
おいて、画素単位１からつながる画素ソース配線２４が
第２の定電流源３２および該第２の定電流源３２に並列
に設けられれたスイッチ３３に接続されているまでの構
成は第１の実施の形態と同一であるが、画素ソース配線
２４の電圧信号を記録する回路が異なっている。

【０１０６】すなわち、各列の画素ソース配線２４は、
第１のサンプルホールドスイッチ３７および容量素子３
８を介してサンプルホールド容量３５に接続されている
とともに、このサンプルホールド容量３５には第２のサ
ンプルホールドスイッチ３９が設けられている。

【０１０７】そして、このサンプルホールド容量３５と
ビデオ出力線４０との間には、水平選択スイッチ３６が
設けられている。

【０１０８】そして、この水平選択スイッチ３６の制御
端子は、水平走査回路４に接続されている。

【０１０９】図４は、この第２の実施の形態の動作を説
明するためのタイミングチャートである。

【０１１０】次に、図４のタイミングチャートを参照し
て、この第２の実施の形態の動作について説明する。

【０１１１】図４において、ΦＳＨ１は、第１のサンプ
ルホールドスイッチ３７の制御端子に入力されるパルス
であり、ΦＳＨ２は、第２のサンプルホールドスイッチ
３９の制御端子に入力されるパルスである。

【０１１２】まず、水平ブランキング期間の時刻ｔ０に
おいて、ΦＲＤ−ＩがＨとなり第Ｉ行目の画素の行選択
用ＭＯＳ型電界効果トランジスタ１２がオンする。

【０１１３】このとき、ΦＳＳＷがＬで、ΦＤＳＷがＨ
のため、画素単位１の読み出し増幅用ＭＯＳ型電界効果
トランジスタ１１とソース側定電流源３２とによりソー
スフォロワ回路が構成され、画素ソース配線２４にはＶ
ＰＩＸの電位に比例した電圧がフォロワ出力される。

【０１１４】このとき、ΦＳＨ１は、常に、Ｈである。

【０１１５】次いで、時刻ｔ１で、ΦＳＨ２がＨとな
り、画素ソース配線２４に出力されたフォロワ出力に対
応する信号が、サンプルホールド容量３８に記憶され
る。

【０１１６】次いで、時刻ｔ２で、ΦＳＳＷがＨとな
り、ΦＤＳＷがＬになると、今度はドレイン側定電流源
３０と画素単位１の読み出し増幅用ＭＯＳ型電界効果ト
ランジスタ１１とは、インバータ回路を構成する。

【０１１７】この状態において、時刻ｔ３でΦＲＳ１−
ＩとΦＲＳ２−ＩがＨになり、第１のリセットスイッチ
１３と第２のリセットスイッチ１５とがオンすると、イ
ンバータ回路の入力端と出力端とがショートされること
になり、第１の実施の形態と同様に画素単位１の読み出
し増幅用ＭＯＳ型電界効果トランジスタ１１のゲート電
極の電位ＶＰＩＸは、所定の電圧ＶＲＳにリセットされ
る。

【０１１８】この状態において、時刻ｔ４でΦＲＳＩの
みがＬとなり第１のリセットスイッチ１３がオフする
と、ΔＶ１なるリセットノイズがＶＰＩＸに現れる。

【０１１９】しかしながら、この時点では第２のリセッ
トスイッチ１５はオンしているため、ドレイン側定電流
源３０と画素単位１の読み出し増幅用ＭＯＳ型電界効果
トランジスタ１１とで構成するインバータ回路は反転増
幅回路として機能し、帰還容量１４を介してＶＰＩＸが
ＶＲＳになるように負帰還をかける。

【０１２０】そして、この帰還動作が十分に安定した時
点ｔ５で、ΦＲＳ２−ＩがＬに切り替わり、第２のリセ
ットスイッチ１５がオフすると、再度リセットノイズΔ
Ｖ２を発生する。

【０１２１】しかるに、このリセットノイズΔＶ２によ
る電圧揺らぎは、緩衝容量１６によって抑圧されるとと
もに、帰還容量１４とフォトダイオード１０との直列結
合により、ＶＰＩＸに伝達される量はさらに抑圧され
る。

【０１２２】また、時刻ｔ５において、ΦＳＳＷがＬと
なり、ΦＤＳＷがＨに切り替わることにより、画素単位
１の読み出し増幅用ＭＯＳ型電界効果トランジスタ１１
と第２の定電流源３２との間でソースフォロワ回路が構
成され、画素ソース配線２４には読み出し増幅用ＭＯＳ
型電界効果トランジスタ１１のゲート電圧のフォロワ出
力が現れる。

【０１２３】続いて、時刻ｔ６にΦＳＨ１がＬとなり、
サンプルホールド容量３５には時刻ｔ１で記憶した信号
と画素をリセットしたあとの画素ソース配線２４すなわ
ち画素のオフセット信号との差電圧が記憶される。

【０１２４】その後、時刻ｔ７において、水平ブランキ
ング期間が終了し、水平走査期間に入る。

【０１２５】次に、時刻ｔ８で、第Ｊ列の水平選択パル
スΦＨーＪが水平走査回路４から出力され、第Ｉ行Ｊ列
目の画素光電荷蓄積後の読み出し信号がビデオ信号線４
０に出力される。

【０１２６】以上説明してきたように、本発明による第
２の実施の形態によれば、画素のリセットノイズを効果
的に抑圧することができ、さらに、読み出しの信号とリ
セット後の画素の信号との差分を取ることによって、オ
フセットばらつきの生じないようにしたより高画質な固
体撮像装置を実現することができる。

【０１２７】そして、上述したような実施の形態で示し
た本明細書には、特許請求の範囲に示した請求項１乃至
３以外にも、以下に付記１乃至付記２として示すような
発明が含まれている。

【０１２８】（付記１） 片方の電極が接地されたフォ
トダイオードの他端の電極が第１導電型の第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタのゲー
ト電極に接続され、該第１のＭＯＳトランジスタのソー
ス電極にドレイン電極が接続された第１導電型の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン電極とゲート電極との間に設けられた第１の
スイッチと、前記第１のＭＯＳトランジスタのゲート電
極に片方の電極が接続された第１の容量素子と、前記第
１の容量素子の他方の電極と前記第１のＭＯＳトランジ
スタのドレイン電極との間に設けられた第２のスイッチ
と、前記第１の容量素子と前記第２のスイッチとが接続
される端子と接地電極との間に接続される第２の容量素
子と、前記第１および第２のＭＯＳトランジスタと、前
記第１および第２のスイッチと、前記第１および第２の
容量素子とによって構成される複数の画素と、前記複数
の画素の各画素における前記第１のＭＯＳトランジスタ
のドレイン電極を列ごとに共通に接続するとともに、垂
直方向に配線される画素ドレイン配線と、前記複数の画
素における各画素の前記第２のトランジスタのソース電
極を列ごとに共通に接続するとともに、垂直方向に配線
される画素ソース配線と、前記複数の画素における各画
素の前記第２のＭＯＳトランジスタのゲート電極と行ご
とに共通に接続するとともに、水平方向に配線される列
選択線と、前記第１のスイッチの制御電極を行ごとに共
通に接続するとともに、水平方向に配線される第１の行
リセット線と、前記第２のスイッチの制御端子を行ごと
に共通に接続するとともに、水平方向に配線されるた第
２の行リセット線と、前記画素ドレイン配線と、前記画
素ソース配線と、前記列選択線と、前記第１および第２
の行リセット線とにより構成される画素アレイ部と、前
記列選択線と前記第１および第２の行リセット配線とに
接続される垂直走査回路と、前記画素ドレイン配線と第
１の電源電極との間に設けられる第１の定電流発生回路
と、前記第１の定電流発生回路の両端に接続される第３
のスイッチと、前記画素ソース配線と第２の電源電極と
の間に設けられる第２の定電流発生回路と、前記第２の
定電流回路と並列に設けられる第４のスイッチと、前記
画素ソース配線の電圧を列ごとに並列に記憶するために
設けられるサンプルホールド回路と、前記サンプルホー
ルド回路の出力端子とビデオ信号出力線との間に設けら
れる第５のスイッチと、前記第５のスイッチの制御電極
と接続され、画素出力の列選択を行う水平走査回路とに
よって構成される固体撮像素子。

【０１２９】（作用効果）本発明によると、前記フォト
ダイオードのリセット動作によって生ずるリセットノイ
ズを、前記第１の電流源と前記第１のＭＯＳトランジス
タおよび前記第１の容量とで構成される帰還回路により
抑圧することが可能となり、ランダム雑音の少ない高性
能な増幅型ＭＯＳ画素を実現することができる。

【０１３０】さらには、本発明による画素は、通常のＣ
ＭＯＳプロセスにより汎用的な素子のみで構成されるた
め、従来の汎用ＣＭＯＳプロセスからの変更が少なくて
済み、製造コストを抑えることが可能になる。

【０１３１】（付記２） 片方の電極が接地されたフォ
トダイオードの他端の電極が第１導電型の第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタのゲー
ト電極に接続され、該第１のＭＯＳトランジスタのソー
ス電極にドレイン電極が接続された第１導電型の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のドレイン電極とゲート電極との間に設けられた第１の
スイッチと、前記第１のＭＯＳトランジスタのゲート電
極に片方の電極が接続された第１の容量素子と、前記第
１の容量素子の他方の電極と前記第１のＭＯＳトランジ
スタのドレイン電極との間に設けられた第２のスイッチ
と、前記第１の容量素子と前記第２のスイッチとが接続
される端子と接地電極との間に接続される第２の容量素
子と、前記第１および第２のＭＯＳトランジスタと、前
記第１および第２のスイッチと、前記第１および第２の
容量素子とによって構成される複数の画素と、前記複数
の画素の各画素における前記第１のＭＯＳトランジスタ
のドレイン電極を列ごとに共通に接続するとともに、垂
直方向に配線される画素ドレイン配線と、前記複数の画
素における各画素の前記第２のトランジスタのソース電
極を列ごとに共通に接続するとともに、垂直方向に配線
される画素ソース配線と、前記複数の画素における各画
素の前記第２のＭＯＳトランジスタのゲート電極と行ご
とに共通に接続するとともに、水平方向に配線される列
選択線と、前記第１のスイッチの制御電極を行ごとに共
通に接続するとともに、水平方向に配線される第１の行
リセット線と、前記第２のスイッチの制御端子を行ごと
に共通に接続するとともに、水平方向に配線されるた第
２の行リセット線と、前記画素ドレイン配線と、前記画
素ソース配線と、前記列選択線と、前記第１および第２
の行リセット線とにより構成される画素アレイ部と、前
記列選択線と前記第１および第２の行リセット配線とに
接続される垂直走査回路と、前記画素ドレイン配線と第
１の電源電極との間に設けられる第１の定電流発生回路
と、前記第１の定電流発生回路の両端に接続される第３
のスイッチと、前記画素ソース配線と第２の電源電極と
の間に設けられる第２の定電流発生回路と、前記第２の
定電流回路と並列に設けられる第４のスイッチと、前記
画素ソース配線の電圧を列ごとに並列に記憶するために
設けられる第１のサンプルホールド回路と、前記第１の
サンプルホールド回路に第１の時刻で記憶された信号
と、前記第１時刻とは別の第２の時刻での入力信号との
差分を取る差分回路と、前記差分回路の出力をサンプル
ホールドするために設けられる第２のサンプルホールド
回路と、前記第２のサンプルホールド回路の出力と端子
とビデオ信号出力線との間に設けられた第５のスイッチ
と、前記第５のスイッチの制御電極と接続され、画素出
力の列選択を行う水平走査回路とによって構成される固
体撮像素子。

【０１３２】（作用効果）本発明によると、上記付記１
の発明で実現可能なリセットノイズ抑圧効果に加えて、
画素ごとのオフセットばらつきを抑圧可能な、さらに高
性能な増幅型ＭＯＳ画素を用いた固体撮像装置を実現す
ることができる。

【０１３３】

【発明の効果】従って、以上説明したように、請求項
１、２記載の本発明によれば、汎用ＣＭＯＳプロセスか
ら大きく逸脱することなく、画素のリセット動作で発生
するリセットノイズを抑圧し、従来の増幅型ＭＯＳ型画
素では得られなかった低ノイズ、高画質を実現可能な画
素構造および動作を有する固体撮像素子を提供すること
ができる。

【０１３４】また、請求項３記載の本発明によれば、オ
フセットばらつきを抑圧した固体撮像素子を提供するこ
とができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態による固体
撮像素子の構成を説明するために示した図である。

【図２】図２は、本発明の第１の実施の形態による固体
動作を説明するために示したタイミングチャートであ
る。

【図３】図３は、本発明の第２の実施の形態による固体
撮像素子の構成を説明するために示した図である。

【図４】図４は、本発明の第２の実施の形態による固体
動作を説明するために示したタイミングチャートであ
る。

【図５】図５は、ＭＯＳ型電界効果トランジスタで構成
した従来の増幅型画素を示す図である。

【図６】図６は、従来の画素の動作を説明するタイミン
グチャートである。

【図７】図７は、ＦＰＮをキャンセルする読み出し回路
を具備した従来の撮像装置の構成を簡単に示したもので
ある。

【図８】図８は、ＦＰＮキャンセル読み出し回路を具備
した従来の撮像装置の動作を説明するためのタイミング
チャートである。

【符号の説明】

１…画素単位、 ２…画素アレイ、 １０…フォトダイオード、 １１…読み出し増幅用ＭＯＳ型電界効果トランジスタ、 １２…行選択用ＭＯＳ型電界効果トランジスタ、 １３…第１のリセットスイッチ、 １４…帰還容量、 １５…第２のリセットスイッチ、 １６…緩衝容量、 ２０…行選択線、 ２１…第１の水平リセット配線、 ２２…第２の水平リセット配線、 ３…垂直走査回路、 ２３…画素ドレイン配線、 ３０…定電流源、 ３１…スイッチ、 ２４…画素ソース配線、 ３２…第２の定電流源、 ３３…スイッチ、 ３４…サンプルホールドスイッチ、 ３５…サンプルホールド容量、 ４０…ビデオ出力線、 ３６…水平選択スイッチ、 ４…水平走査回路、 ３７…第１のサンプルホールドスイッチ、 ３８…容量素子、 ３９…第２のサンプルホールドスイッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の画素を有する固体撮像素子であ
   り、 各画素は、フォトダイオードと、 上記フォトダイオードの出力に、ゲート電極が接続され
   た電界効果トランジスタと、 上記電界効果トランジスタのゲート電極とドレイン電極
   を接続する、途中に第１のスイッチ手段が直列に挿入さ
   れた第１の帰還回路と、 上記電界効果トランジスタのゲート電極とドレイン電極
   を接続する、途中に第２のスイッチ手段と第１の容量と
   が直列に挿入された第２の帰還回路と、 上記第１の容量と上記第２のスイッチの中間に一端が接
   続され、他端の電位が固定された第２の容量と、 を具備することを特徴とする固体撮像素子。
2. 【請求項２】 上記電界効果トランジスタのドレイン電
   極に印加されたリセット電位によって上記フォトダイオ
   ードの出力側電位をリセットする動作において、開始時
   に上記第１のスイッチ手段と上記第２のスイッチ手段と
   を導通状態にするとともに、終了時に上記第１のスイッ
   チ手段を先に非導通状態にしてから上記第２のスイッチ
   手段を非導通状態にする回路手段をさらに具備すること
   を特徴とする請求項１記載の固体撮像素子。
3. 【請求項３】 複数の画素を有する固体撮像素子であ
   り、 画素からの出力線の途中に直列に挿入された第１の容量
   及び第２の容量と、 画素からの受光にもとづく出力を上記第１の容量のみに
   印加し、画素をリセット後の出力を上記第１の容量と上
   記第２の容量との直列接続部に印加するように、上記出
   力の印加を切換える切り換え手段と、 を具備することを特徴とする固体撮像素子。