JP2001177067A - 集積回路およびその製造方法 - Google Patents

集積回路およびその製造方法

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JP2001177067A JP2000370494A JP2000370494A JP2001177067A JP 2001177067 A JP2001177067 A JP 2001177067A JP 2000370494 A JP2000370494 A JP 2000370494A JP 2000370494 A JP2000370494 A JP 2000370494A JP 2001177067 A JP2001177067 A JP 2001177067A
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Abstract

(57)【要約】 【課題】 回路のユーザによって所望される所定の機能
を有している集積回路ＩＣを製造時のマスクの取り違え
によるエラーを検出できるようにする。 【解決手段】 複数の固定配線レベルＭ１，Ｍ２，Ｐに
おいて露光マスクＭＳＫｉを用いて生成される、所定の
機能を実現するために用いられ第１の構造Ｓ１の他に、
固定配線レベルの複数において、使用の露光マスクの、
共通のマスクセットＭＳＫＳに対する帰属性を検査する
ために用いられる第２の構造Ｓ２を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路並びに相
応の製造方法に関する。
【０００２】
【従来の技術】集積回路を製造するために、それを使用
して光に感応する層を構造化する露光マスクが使用され
る。その場合構造化された光に感応する層は例えば、エ
ッチングバリヤとしてまたは製造すべき集積回路の下方
に位置する層における規定のドーピングプロフィールを
生成するために用いられる。複合的な集積回路を製造す
る際に殊に、多数の露光マスクが必要とされる。その際
所定の集積回路の製造のために用いられるすべての露光
マスクは関連所属マスクセットと称される。
【０００３】製造の期間、使用すべきマスクセットＭＳ
ＫＳのマスクが、当該マスクセットに属していない別の
マスクと取り違えられることが起こり得る。このことは
殊に、既存の回路の改良されたバージョンを生成しよう
とするとき起こる。というのはこの場合、新しい回路の
マスクセットがその前のマスクセットとはほんの僅かし
か異なっておらず、使用すべきマスクの数も同じである
からである。そこでその時点で使用すべきマスクセット
のマスクの１つが別のマスクセットのマスクの１つと取
り違えられるとすれば、製造すべき回路の作動期間中、
このために誤機能が生じる。これはテストの際に確認さ
れるのは難しくまたはそのエラーの原因、すなわち誤っ
たマスクを使用したからだということをそう簡単に突き
止めることはできない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、集積
回路の製造のために用いられるマスクの交換を認識でき
るようにすることである。
【０００５】
【課題を解決するための手段】この課題は、請求項１に
記載の集積回路によって並びに請求項５に記載の製造方
法によって解決される。本発明の有利な構成および実施
形態は従属請求項の対象である。
【０００６】本発明によれば、回路のユーザによって所
望される機能を実現するために用いられる第１の構造の
他に、回路の製造期間に、露光マスクを用いて第２の構
造が生成される。この構造は、所定の機能のためではな
くて、使用された露光マスクの、共通のマスクセットに
対する帰属を検査するためにだけ用いられ、その際第２
の構造は集積回路の複数の固定配線レベルに配置されて
いる。その際第１の構造は、回路の所望の機能を保証す
るすべての電気的な構造を含んでいる。第１の構造は例
えば、抵抗、コンデンサまたはトランジスタの部分であ
ってよい。これに対して第２の構造は、回路のユーザに
よって所望される機能のためではなくて、使用された露
光マスクが正しい露光マスクであったかどうかを検査す
るために用いられる。従って、第２の構造は、製造され
た回路がそもそも、共通のマスクセットに割り当てられ
ている正しい露光マスクが使用されたからエラーなく機
能することができるかどうかを第２の構造を用いて確認
することができる、この集積回路の製造者の関心に役立
つものである。
【０００７】
【発明の実施の形態】本発明の実施の形態によれば、第
２の構造は電気的に評価可能であるので、製造の際に使
用された露光マスクが共通のマスクセットに配属されて
いたかどうかを確認することができる。このことは、第
２の構造が導電性であって、例えばこれに供給される測
定電流は通ることができるはずであることを意味してい
る。
【０００８】集積回路が第２の構造を評価しかつ相応の
結果信号を生成するための評価ユニットを有しているよ
うにすれば有利であり、その際この結果信号は、製造の
際に使用された露光マスクが共通のマスクセットに配属
しているかどうかを指示するものである。回路に集積さ
れているこのような評価ユニットにより、製造の期間に
使用されたマスクの妥当性に関する自己テストが可能で
ある。
【０００９】評価ユニットが結果信号を介して、製造の
ために使用された露光マスクが共通のマスクセットに所
属していない場合に、回路の誤機能をトリガするように
すれば効果的である。この誤機能は、第１の構造によっ
て保証される、回路のユーザによって所望される機能に
関している。それ故に、評価ユニットは本発明のこの実
施の形態では、第１の構造によって保証される、回路の
機能を捕捉検出する。その場合、回路の製造者は、この
所定の誤機能の発生の際に、評価ユニットが回路の製造
のために使用されたマスクにエラーがあることを検出し
たものと推定することができる。
【００１０】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
【００１１】図１には、横断面図にて、集積回路ＩＣが
示されている。これは基板１に複数の配線レベルＭ１，
Ｍ２，Ｐを有している。配線レベルとは第１の金属化レ
ベルＭ１，第２の金属化レベルＭ２並びにポリシリコン
レベルＰである。種々異なった配線レベルに、第１の構
造Ｓ１並びに第２の構造Ｓ２が配置されている。これら
構造は図１では斜線を施して示した。これら構造Ｓ１，
Ｓ２は導電性である。これに対して図１で斜線を施して
いない領域は電気的に絶縁性である。配線レベルＭ１，
Ｍ２，Ｐのそれぞれ２つの間に、アイソレーションレベ
ルＶ１，Ｖ２が配置されている。アイソレーションレベ
ルにはスルーロッホＤが生成されている。これらも、第
１の構造Ｓ１ないし第２の構造Ｓ２の構成部分でかつ配
線レベルＭ１，Ｍ２，Ｐに配置されている導電性の構造
を相互に接続している。
【００１２】第１の構造Ｓ１は共通に、ユーザによって
所望される、集積回路の機能を実現するために用いられ
る電気回路を形成している。これには例えば、第１の構
造Ｓ１によって形成される抵抗、トランジスタ、コンデ
ンサなどがある。
【００１３】第２の構造Ｓ２は、関連している、導電性
の信号路を形成している。この信号路の一端は、正の給
電電位ＶＣＣに接続されておりかつ他端は抵抗Ｒを介し
てアースに接続されている。抵抗Ｒの、アースとは反対
側の接続端子にてこの信号路は結果信号Ｓを送出する。
この信号のレベルは、この信号路が給電電位ＶＣＣおよ
び抵抗Ｒを連続的に相互に接続しているかどうか、また
はそれが中断を有しているかどうかに依存している。前
者の場合、結果信号Ｓは給電電位ＶＣＣの値を有してお
り、後者の場合それはアースに等しい。従って抵抗Ｒは
プル・ダウン抵抗である。
【００１４】図３から、図１の個々の第１の構造Ｓ１お
よび第２の構造Ｓ２が露光マスクＭＳＫ１を使用して製
造されることが分かる。図３には例として、単に第１の
マスクＭＳＫ１が使用されるという、数多くの製造ステ
ップの１つが示されているに過ぎない。その際基板１に
は感光層が塗布されている。この層は第１のマスクＭＳ
Ｋ１を通り抜けて到来した光Ｌを用いて露光される。
【００１５】図４には、集積回路の製造のために必要と
されるすべてのマスクが１つの共通のマスクセットＭＳ
ＫＳに配属されていることが示されている。ただし図４
にはすべてのマスクのうち３つのマスクＭＳＫ１ないし
ＭＳＫ３が示されているだけである。製造期間中、これ
らマスクＭＳＫｉが正しい順序で使用されると、図１に
示されている構造Ｓ１，Ｓ２が生成される。この場合、
図１からわかる関連のある信号路は第２の構造Ｓ２によ
って形成されかつ結果信号Ｓは給電電位ＶＣＣの値を有
している。これに対してマスクセットＭＳＫＳのマスク
セットＭＳＫｉの１つまたは複数がこの特有な集積回路
の製造のために設けられていない別のマスクセットのマ
スクによって置換されると、製造の際に第２の構造Ｓ２
の別の相互配置が生じ、その結果関連のある信号路は生
じずかつ結果信号はアース電位を有している。これに対
する前提条件は、特有の集積回路の製造のために設けら
れているそれぞれのマスクセットＭＳＫＳに、独自の
「識別コード」が割り当てられており、この識別コード
が結果的に、それぞれのマスクセットＭＳＫＳのマスク
ＭＳＫｉが別のマスクセットＭＳＫＳのマスクからその
形状において区別されることであり、その場合種々様々
なマスクセットＭＳＫＳを使用する際に、マスクセット
ＭＳＫＳのそれぞれの識別コードに相応するその都度異
なった第２の構造Ｓ２が生じる。
【００１６】図２に基づいてもう一度、上述したことが
何を表しているかを説明したい。図２は、象徴的に示し
ているに過ぎず、すなわち横断面表示ではない。図１の
給電電位ＶＣＣと抵抗Ｒとの間に延在している信号路の
部分が示されている。種々異なったレベルＭ１，Ｍ２，
Ｐ，Ｖ１，Ｖ２において生成される第２の構造Ｓ２によ
って形成されている信号路は、図１および図２に示され
ているように、この第２の構造Ｓ２が相応に相互に配置
されているときにだけ、通っている。例えば、図２に示
されているボックスの第４列に象徴的に示されている第
２の構造Ｓ２が第１のアイソレーションレベルＶ１にお
いて位置１ではなくて、位置３に（鎖線で示されてい
る）配置されているとすれば、関連していない信号路が
生じることになり、その結果結果信号Ｓはアースレベル
を有することになる。個々の識別コードを種々異なった
マスクセットＭＳＫＳに付与することによって、使用さ
れるすべてのマスクが同一のマスクセットＭＳＫＳに属
しているときにだけ関連のある信号路が生じることが保
証されるはずである。
【００１７】図２から、集積回路ＩＣが、作動期間中、
出力信号を集積回路の出力側ＯＵＴに送出する部分回路
Ｃ（第１の構造Ｓ１によって実現されてる）を有してい
ることも分かる。更に、集積回路は不活性化回路ＡＫＴ
を有している。これは、結果信号Ｓのレベルが低い場合
（すなわち、給電電位ＶＣＣと抵抗Ｒとの間に関連のあ
る信号路が存在していない、すなわち集積回路の製造の
期間に少なくとも１つの反転されたマスクＭＳＫｉが使
用されたとき）部分回路の機能を、そこに誤機能が生じ
るように働きかける。この誤機能の結果として、部分回
路Ｃは正常な作動時に設定されている信号を出力側に出
力せずに、それとは異なった信号を出力することにな
る。この信号は例えば誤機能に基づいて、出力側ＯＵＴ
を、これが正常作動に設定されていないとき、簡単に高
抵抗に切り換えることができる。いずれの場合にも、こ
の誤機能は集積回路の外部から一義的に認識することが
できかつ生じたエラーに対応付けてやることができる。
その場合、誤機能の発生の際集積回路の外部では、エラ
ーが、回路の製造の期間のマスク割り当ての際に生じた
ものであることを推測することができる。
【００１８】本発明によって、製造期間中に、正しいマ
スクセットＭＳＫＳに割り当てられているような露光マ
スクだけが使用されたのかどうかが検出できるのみなら
ず、これらマスクが集積回路の個々の製造ステップにお
いて正しい順序で使用されたかどうかについても検出さ
れる。
【００１９】本発明は、電気的な集積回路に適用される
のみならず、例えば、マイクロメカニックな構成要素を
含んでいる集積回路にも適用される。
【図面の簡単な説明】
【図１】本発明の集積回路の横断面を示す略図である。
【図２】回路の第２の構造の評価の原理並びに回路の評
価ユニットの略図である。
【図３】集積回路を生成するための製造ステップを説明
する略図である。
【図４】回路の製造のために用いられる、共通のマスク
セットに割り当てられている３つのマスクの略図であ
る。
【符号の説明】
１ 基板、 Ｓ１，Ｓ２ 構造、 Ｍ１，Ｍ２ 金属化
レベル、 Ｐ ポリシリコンレベル、 Ｖ１，Ｖ２ ア
イソレーションレベル、 Ｄ スルーロッホ、Ｒ 抵
抗、 ＭＳＫＳ マスクセット、 ＭＳＫｉ マスク、
ＶＣＣ 給電レベル、 Ｓ 結果信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 回路のユーザによって所望される所定の
    機能を有している集積回路（ＩＣ）であって、該集積回
    路は、複数の固定配線レベル（Ｍ１，Ｍ２，Ｐ）におい
    て露光マスク（ＭＳＫｉ）を用いて生成される第１の構
    造（Ｓ１）を有しており、該第１の構造は所定の機能を
    実現するために用いられ、固定配線レベルの複数におい
    て露光マスク（ＭＳＫｉ）を用いて生成される第２の構
    造（Ｓ２）を有しており、該第２の構造は所定の機能の
    ために用いられるのはなく、使用の露光マスクの、共通
    のマスクセット（ＭＳＫＳ）に対する帰属性を検査する
    ために用いられる集積回路。
  2. 【請求項２】 前記第２の構造（Ｓ２）は電気的に評価
    可能であるので、製造の際に使用された露光マスク（Ｍ
    ＳＫｉ）が共通のマスクセット（ＭＳＫＳ）に配属され
    ていたかどうかを検出することができる請求項１記載の
    集積回路。
  3. 【請求項３】 評価ユニット（Ｒ，ＡＫＴ）が設けられ
    ており、該評価ユニットは第２の構造（Ｓ２）を評価し
    かつ、製造の際に使用された露光マスク（ＭＳＫｉ）が
    共通のマスクセット（ＭＳＫＳ）に配属しているかどう
    かを指示する相応の結果信号（Ｓ）を生成する請求項２
    記載の集積回路。
  4. 【請求項４】 前記評価ユニット（Ｒ，ＡＫＴ）は前記
    結果信号（Ｓ）を介して、製造のために使用された露光
    マスク（ＭＳＫｉ）が共通のマスクセット（ＭＳＫＳ）
    に所属していない場合に、回路（ＩＣ）の誤機能をトリ
    ガする請求項３記載の集積回路。
  5. 【請求項５】 回路のユーザによって所望される所定の
    機能を有している集積回路（ＩＣ）の製造方法であっ
    て、該集積回路は、露光マスク（ＭＳＫｉ）を用いて、
    製造すべき回路の複数の固定配線レベル（Ｍ１，Ｍ２，
    Ｐ）において、所定の機能を実現するために用いられる
    第１の構造（Ｓ１）を生成し、露光マスク（ＭＳＫｉ）
    を用いて、固定配線レベルの複数において、所定の機能
    のために用いられるのはなく、使用の露光マスクの、共
    通のマスクセット（ＭＳＫＳ）に対する帰属性を検査す
    るために用いられる第２の構造（Ｓ２）を生成する集積
    回路の製造方法。
  6. 【請求項６】 前記精製された第２の構造（Ｓ２）を、
    製造の際に使用されたすべての露光マスク（ＭＳＫｉ）
    が共通のマスクセット（ＭＳＫＳ）に配属されていたか
    どうかについてまで検査する請求項５記載の方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6530074B1 (en) * 1999-11-23 2003-03-04 Agere Systems Inc. Apparatus for verification of IC mask sets
US7120884B2 (en) * 2000-12-29 2006-10-10 Cypress Semiconductor Corporation Mask revision ID code circuit
KR100440472B1 (ko) * 2001-12-13 2004-07-14 아남반도체 주식회사 반도체 소자 제조 방법
FR2846790B1 (fr) * 2002-10-31 2005-10-28 St Microelectronics Sa Dispositif pour la determination de la version de masque utilisee pour chaque couche metal d'un circuit integre
US6790743B1 (en) * 2003-08-07 2004-09-14 Macronix International Co., Ltd. [Method to relax alignment accuracy requirement in fabrication for integrated circuit]
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
TWI429078B (zh) * 2006-05-08 2014-03-01 Marvell World Trade Ltd 有效率電晶體結構
US8772058B2 (en) * 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
CN103943603B (zh) * 2014-05-08 2016-05-11 上海华力微电子有限公司 金属互连线拼接版图结构
CN105206545B (zh) * 2015-08-21 2017-12-22 杭州广立微电子有限公司 一种可选择性配置连接的高密度集成电路测试芯片及其制作方法
CN109541900B (zh) * 2019-01-02 2021-03-30 长江存储科技有限责任公司 监控光罩使用的方法和***
CN111477641B (zh) * 2020-05-12 2022-09-09 武汉华星光电技术有限公司 阵列基板及其制备方法、显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343877A (en) * 1981-01-02 1982-08-10 Amdahl Corporation System for design and production of integrated circuit photomasks and integrated circuit devices
US5459355A (en) * 1992-12-09 1995-10-17 Intel Corporation Multiple layer programmable layout for version identification
US5644144A (en) * 1994-09-23 1997-07-01 Advanced Micro Devices, Inc. Device and method for programming a logic level within an integrated circuit using multiple mask layers
US5512514A (en) * 1994-11-08 1996-04-30 Spider Systems, Inc. Self-aligned via and contact interconnect manufacturing method
JPH08255831A (ja) * 1995-03-16 1996-10-01 Fujitsu Ltd 半導体装置
JPH09213699A (ja) * 1996-02-06 1997-08-15 Tokyo Electron Ltd 多層配線半導体装置の配線形成方法
JP2956571B2 (ja) * 1996-03-07 1999-10-04 日本電気株式会社 半導体装置
JPH10209384A (ja) * 1997-01-27 1998-08-07 Toshiba Corp 半導体集積回路、およびその識別方法
JP3119188B2 (ja) * 1997-01-28 2000-12-18 日本電気株式会社 半導体装置
US5898227A (en) * 1997-02-18 1999-04-27 International Business Machines Corporation Alignment targets having enhanced contrast
US5917197A (en) * 1997-05-21 1999-06-29 Siemens Aktiengesellschaft Integrated multi-layer test pads
JP3594779B2 (ja) * 1997-06-24 2004-12-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH11145281A (ja) * 1997-11-06 1999-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
US6133582A (en) * 1998-05-14 2000-10-17 Lightspeed Semiconductor Corporation Methods and apparatuses for binning partially completed integrated circuits based upon test results
US6083806A (en) * 1998-07-06 2000-07-04 Motorola, Inc. Method of forming an alignment mark
JP3016776B1 (ja) * 1999-01-14 2000-03-06 沖電気工業株式会社 アライメントパタ―ンの形成方法及びマスクとの合わせ精度測定方法
DE19903196A1 (de) * 1999-01-27 2000-08-10 Siemens Ag Verfahren zur Verbesserung der Erkennbarkeit von Alignmentmarken

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