JP2001177037A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2001177037A
JP2001177037A JP35941499A JP35941499A JP2001177037A JP 2001177037 A JP2001177037 A JP 2001177037A JP 35941499 A JP35941499 A JP 35941499A JP 35941499 A JP35941499 A JP 35941499A JP 2001177037 A JP2001177037 A JP 2001177037A
Authority
JP
Japan
Prior art keywords
external lead
semiconductor element
lead terminal
package
lead terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP35941499A
Other languages
English (en)
Inventor
Hisao Sakota
久夫 迫田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP35941499A priority Critical patent/JP2001177037A/ja
Publication of JP2001177037A publication Critical patent/JP2001177037A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 隣接する外部リード端子間に電気的な絶縁不
良や短絡が発生しやすい。 【解決手段】 半導体素子4を収容するための容器を構
成するセラミック基体1に複数本の外部リード端子2を
セラミック基体1の下面から所定の繰り返し間隔で突出
するようにして複数列並べてろう付けして成る半導体素
子収納用パッケージであって、前記所定の繰り返し間隔
は、外部リード端子2の途中に設けた幅広部2aを介し
てセラミック基板1の下面側で狭く、外部リード端子2
の下端側で広く設定されている半導体素子収納用パッケ
ージである。外部リード端子2同士の電気的な絶縁不良
や短絡を有効に防止しつつ、セラミック基体1の大きさ
を小さいものとすることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子を収納
するための半導体素子収納用パッケージに関するもので
ある。
【0002】
【従来の技術】従来より、半導体集積回路素子等の半導
体素子を収納するための半導体素子収納用パッケージと
して、デュアルインライン型の半導体素子収納用パッケ
ージが知られている。
【0003】このような従来のデュアルインライン型の
半導体素子収納用パッケージを図7に断面図で、図8に
側面図で示す。
【0004】従来のデュアルインライン型の半導体素子
収納用パッケージは、図7および図8に示すように、酸
化アルミニウム質焼結体等のセラミックスから成り、上
面に半導体素子34を収容するための凹部31aを有すると
ともにこの凹部31a内から相対向する側面にそれぞれ所
定の間隔で並んで導出する複数のメタライズ配線導体35
が配設されて成る略四角平板状のセラミック基体31と、
メタライズ配線導体35でセラミック基体31の相対向する
側面に導出した部位に所定の間隔で並んでろう付けさ
れ、セラミック基体31の下面から突出する複数の外部リ
ード端子32と、セラミック基体31の上面に凹部31aを覆
うように取着される蓋体33とから構成されており、凹部
31a内に半導体素子34を収容固定するとともに、この半
導体素子34の各電極をボンディングワイヤ36を介してメ
タライズ配線導体35に電気的に接続し、しかる後、セラ
ミック基体31の上面に蓋体33をろう材や半田・樹脂・ガ
ラス等の封止材を介して取着し、セラミック基体31と蓋
体33とから成る容器内部に半導体素子34を気密に収容す
ることによって製品としての半導体装置となる。そし
て、この半導体装置は各外部リード端子32を図示しない
外部電気回路基板に設けたリード端子挿入孔に挿入する
ことによって外部電気回路基板に実装される。
【0005】なお、この従来の半導体素子収納用パッケ
ージは、メタライズ配線導体35でセラミック基体31の相
対向する側面に導出した部位が外部リード端子32をろう
付けするための接合用パッド35aを形成しており、この
接合用パッド35a に外部リード端子32の上端部を銀−銅
ろう等のろう材37を介してろう付けすることによって各
外部リード端子32がセラミック基体31の相対向する側面
にセラミック基体31の下面から突出するようにして所定
の間隔で並んでろう付けされる。また、この従来の半導
体素子収納用パッケージは、各外部リード端子32のろう
付けされる上端部がセラミック基体31の下方の所定の高
さまで幅広に形成された幅広部32aとなっており、パッ
ケージ内部に半導体素子34を収容して半導体装置となし
た後、外部リード端子32を外部電気回路基板のリード端
子挿入孔に挿入して実装した際に、各外部リード端子32
の幅広部32a下端が破線で示す外部電気回路基板の上面
Aに当接してセラミック基体31の下面と外部電気回路基
板の上面Aとの間に所定間隔の実装隙間を形成するよう
になっている。このような実装隙間は、半導体装置を冷
却するための空気の流れをセラミック基体31と外部電気
回路基板との間に導入可能とするとともに半導体装置の
外部電気回路基板への脱着を容易とする。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うなデュアルインライン型の半導体素子収納用パッケー
ジは、近時の半導体装置の小型化の要求に伴い、各並び
における外部リード端子32の繰り返し間隔が例えば1.27
mm程度の狭いものとなってきている。そして、従来の
半導体素子収納用パッケージによると、各外部リード端
子32のろう付けされる上端部が幅広に形成されているた
め、外部リード端子32の繰り返し間隔が例えば1.27mm
未満の狭いものとなると、ろう付け部における各外部リ
ード端子32同士の隣接間隔および接合用パッド35a同士
の隣接間隔が極めて狭いものとなり、隣接する外部リー
ド端子32間に電気的な絶縁不良や短絡が発生しやすくな
るという問題点を有していた。
【0007】本発明は、かかる従来の問題点に鑑み案出
されたものであり、その目的は、隣接する外部リード端
子間に電気的な絶縁不良や短絡を発生させることなく、
所定の実装隙間を確保可能な小型の半導体素子収納用パ
ッケージを提供することにある。
【0008】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、半導体素子を収容するための容器を構
成するセラミック基体に複数本の外部リード端子をセラ
ミック基体の下面から所定の繰り返し間隔で突出するよ
うにして複数列並べてろう付けして成る半導体素子収納
用パッケージであって、前記所定の繰り返し間隔は、外
部リード端子の途中に設けた幅広部を介してセラミック
基板の下面側で狭く、外部リード端子の下端側で広く設
定されていることを特徴とするものである。
【0009】本発明の半導体素子収納用パッケージによ
れば、セラミック基体にろう付けされた外部リード端子
の繰り返し間隔は、外部リード端子の途中に設けた幅広
部を介してセラミック基板の下面側、すなわち外部リー
ド端子のろう付けされる上端側で狭く、外部リード端子
の下端側で広く設定されていることから、その上端側の
繰り返し間隔を例えば1.27mm未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27mm以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。
【0010】
【発明の実施の形態】次に、本発明を添付の図面に基づ
き詳細に説明する。
【0011】図1は、本発明の半導体素子収納用パッケ
ージの実施形態の一例を示す断面図であり、1はセラミ
ック基体、2は外部リード端子、3は蓋体である。そし
て、これらで半導体素子4を収容するための半導体素子
収納用パッケージが構成されている。また、図2は、図
1に示す半導体素子収納用パッケージの側面図である。
【0012】セラミック基体1は、酸化アルミニウム質
焼結体・窒化アルミニウム質焼結体・ムライト質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ガラスセラミ
ックス等のセラミック材料から成る略四角平板状であ
り、その上面に半導体素子4を収容するための凹部1a
が形成されており、この凹部1a内には半導体素子4が
ろう材・樹脂・ガラス等の接着剤を介して収容固定され
る。
【0013】また、セラミック基体1には、凹部1aの
内側からセラミック基体1の相対向する側面にそれぞれ
所定の間隔で並んで導出する複数のメタライズ配線導体
5が配設されている。
【0014】メタライズ配線導体5は、タングステンや
モリブデン・銅・銀等の金属粉末メタライズから成り、
凹部1a内に搭載される半導体素子4の各電極を外部リ
ード端子2に電気的に接続する導電路として機能する。
そして、このメタライズ配線導体5でセラミック基体1
の相対向する側面に導出した部位は、外部リード端子2
を接合するための接合用パッド5aを形成しており、こ
の接合用パッド5aには複数の外部リード端子2が銀−
銅ろう等のろう材7を介して二列の並びで所定間隔でろ
う付けされており、凹部1a内側部位には凹部1a内に
収納される半導体素子4の各電極がボンディングワイヤ
6を介して電気的に接続される。
【0015】なお、このようなセラミック基体1は、複
数枚のセラミックグリーンシートに適当な打ち抜き加工
を施すとともにメタライズ配線導体5となる金属ペース
トを所定のパターンに印刷塗布し、次にこれらのセラミ
ックグリーンシートを上下に積層するとともに適当な寸
法に切断してセラミック基体1となる生セラミック成形
体を得、しかる後、この生セラミック成形体を還元雰囲
気中、約1600℃の温度で焼成することによって製作され
る。
【0016】また、メタライズ配線導体5の接合用パッ
ド5aにろう付けされた外部リード端子2は、凹部1a
内に収容される半導体素子4の各電極を外部電気回路に
電気的に接続するための接続端子として機能し、その下
端部がセラミック基体1の下面から突出するようにして
所定の繰り返し間隔で接合されている。そして、外部リ
ード端子2のセラミック基体1下面から突出した下端部
を外部電気回路基板に設けたリード端子挿入孔に挿入す
ることによって半導体素子4の各電極が外部電気回路に
電気的に接続されることとなる。
【0017】この外部リード端子2は、鉄−ニッケル合
金や鉄−ニッケル−コバルト合金等の金属から成る厚み
が0.1 〜0.3 mm、上下端部の幅が0.2 〜1mm、長さ
が2〜15mm程度の細い板状であり、その途中に上下端
部の幅よりも0.2 〜0.8 mm程度広くなった幅広部2a
を有しているとともに、その繰り返し間隔が外部リード
端子2の下端側より外部リード端子2のろう付けされる
上端側で狭いものとなっている。幅広部2aは、パッケ
ージの内部に半導体素子4を収容して半導体装置となし
た後、外部リード端子2を外部電気回路基板のリード端
子挿入孔に挿入した際に、この幅広部2aの下端部が外
部電気回路基板の上面Aに当接してセラミック基体1と
外部電気回路基板の上面Aとの間に所定間隔の実装隙間
を形成する作用をなし、この実装隙間が形成されること
によりセラミック基体1の下面と外部電気回路基板の上
面Aとの間に冷却のための空気の流れを導入して半導体
装置を効率良く冷却することが可能となるとともに、半
導体装置の外部電気回路基板への脱着が容易なものとな
る。また、この外部リード端子2は、その繰り返し間隔
がその下端側では例えば1.27mmであり、ろう付けされ
る上端側では例えば0.86mmとなっている。このよう
に、外部リード端子2のろう付け部における繰り返し間
隔を狭いものとすることによりセラミック基体1の大き
さをその分小さいものとすることができる。そして、外
部リード端子2は、ろう付けされる上端部ではその幅が
狭いことから、この上端部の繰り返し間隔を例えば1.27
mm未満の狭いものとしても、ろう付け部における外部
リード端子2同士および接合用パッド5a同士の隣接間
隔を広いものとすることができる。また、外部リード端
子2の下端側における繰り返し間隔は例えば1.27mm以
上と広いことから、この下端側における外部リード端子
2同士の隣接間隔を広いものとすることができる。
【0018】従って、本発明によれば、外部リード端子
2同士の電気的な絶縁不良や短絡を有効に防止しつつ、
セラミック基体1の大きさを小さいものとして半導体素
子収納用パッケージの小型化を実現することができる。
【0019】このような外部リード端子2は、鉄−ニッ
ケル合金等の板材に打ち抜き加工やエッチング加工を施
すことによって所定の形状に形成され、外部リード端子
2と接合用パッド5aとの接合は、リード端子2の上端
部を接合用パッド5aに間に例えば銀−銅ろう等のろう
材7を挟んで当接させるとともに、これらをろう材7の
融点以上の温度に加熱することにより接合用パッド5a
と外部リード端子2の上端部とをろう付けする方法が採
用される。なお、このようなろう付けの際には、ろう材
7はその配置を容易とするために、外部リード端子2の
上端部にめっき法や圧着法、スポット溶接法等により予
め所定厚みに固着させておくことが好ましい。また、各
列の外部リード端子2同士は接合用パッド5aにろう付
けされるまでの間、その下端部を図示しないタイバーに
より各列毎に一体的に連結しておくことが望ましい。外
部リード端子2を各列毎にタイバーで連結しておくこと
によって、各外部リード端子2を一定の間隔で保持して
各接合用パッド5aに対して正確にろう付けするこが容
易となる。そして、そのようなタイバーはパッケージの
内部に半導体素子4を収納して半導体装置となした後に
切断除去すればよい。
【0020】かくして、本発明の半導体素子収納用パッ
ケージによれば、隣接する外部リード端子2同士の間に
電気的な絶縁抵抗や短絡が発生しにくい小型の半導体素
子収納用パッケージを提供することができる。
【0021】なお、本発明は、上述の実施の形態例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能であり、例えば図3に断面図
で、図4に側面図で示すように、半導体素子14を収容す
るための容器を構成するセラミック基体11の下面に接合
用パッド15aを設けるとともに、この接合用パッド15a
に外部リード端子12をろう付けして成る半導体素子収納
用パッケージに本発明を適用してもよい。また、図5に
断面図で、図6に側面図で示すように、半導体素子24を
収容するための容器を構成するセラミック基体21の上面
に接合用パッド25aを設けるとともに、この接合用パッ
ド25aに外部リード端子22をろう付けして成る半導体素
子収納用パッケージに本発明を適用してもよい。
【0022】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、セラミック基体にろう付けされた外部リード端
子の繰り返し間隔は、外部リード端子の途中に設けた幅
広部を介してセラミック基板の下面側、すなわち外部リ
ード端子のろう付けされる上端側で狭く、外部リード端
子の下端側で広く設定されていることから、その上端側
の繰り返し間隔を例えば1.27mm未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27mm以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。従って、外部リード
端子同士の電気的な絶縁不良や短絡を有効に防止しつ
つ、セラミック基体の大きさを小さいものとして半導体
素子収納用パッケージの小型化を実現することができ
る。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの実施形
態の一例を示す断面図である。
【図2】図1に示す半導体素子収納用パッケージの側面
図である。
【図3】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
【図4】図3に示す半導体素子収納用パッケージの側面
図である。
【図5】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
【図6】図5に示す半導体素子収納用パッケージの側面
図である。
【図7】従来の半導体素子収納用パッケージの断面図で
ある。
【図8】図7に示す半導体素子収納用パッケージの側面
図である。
【符号の説明】
1,11,21・・・・・セラミック基体 2,12,22・・・・・外部リード端子 2a,12a,22a・・幅広部 4,14,24・・・・・半導体素子 5a,15a,25a・・接続用パッド

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子を収容するための容器を構成
    するセラミック基体に複数本の外部リード端子を前記セ
    ラミック基体の下面から所定の繰り返し間隔で突出する
    ようにして複数列並べてろう付けして成る半導体素子収
    納用パッケージであって、前記所定の繰り返し間隔は、
    前記外部リード端子の途中に設けた幅広部を介して前記
    セラミック基板の下面側で狭く、前記外部リード端子の
    下端側で広く設定されていることを特徴とする半導体素
    子収納用パッケージ。
JP35941499A 1999-12-17 1999-12-17 半導体素子収納用パッケージ Pending JP2001177037A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35941499A JP2001177037A (ja) 1999-12-17 1999-12-17 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35941499A JP2001177037A (ja) 1999-12-17 1999-12-17 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JP2001177037A true JP2001177037A (ja) 2001-06-29

Family

ID=18464387

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35941499A Pending JP2001177037A (ja) 1999-12-17 1999-12-17 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP2001177037A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022185515A1 (ja) * 2021-03-05 2022-09-09 三菱電機株式会社 半導体モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022185515A1 (ja) * 2021-03-05 2022-09-09 三菱電機株式会社 半導体モジュール
EP4303916A4 (en) * 2021-03-05 2024-04-17 Mitsubishi Electric Corporation SEMICONDUCTOR MODULE

Similar Documents

Publication Publication Date Title
JP2002367862A (ja) 固体電解コンデンサおよびその製造方法
JP2002009217A (ja) 樹脂封止型半導体装置
JP2000307200A (ja) 多数個取りセラミック配線基板
JP2001176997A (ja) 半導体素子収納用パッケージ
JP2001177037A (ja) 半導体素子収納用パッケージ
JP2005311144A (ja) 電子部品収納用パッケージおよび電子装置
JP4290833B2 (ja) 半導体素子収納用パッケージ
JPH0741162Y2 (ja) 半導体素子収納用パッケージ
JP4034912B2 (ja) 半導体素子収納用パッケージの製造方法
JP3623179B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2003198310A (ja) 圧電振動子収納用パッケージ
JP2003179175A (ja) 配線基板
JP2000277872A (ja) 配線基板
JP4511335B2 (ja) 多数個取り配線基板および電子装置
JP3181013B2 (ja) 半導体素子収納用パッケージ
JP2543149Y2 (ja) 半導体素子収納用パッケージ
JP4070181B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3457748B2 (ja) 配線基板
JP4172790B2 (ja) 配線基板
JP3441170B2 (ja) 配線基板
JP2543153Y2 (ja) 半導体素子収納用パッケージ
JPH0617303Y2 (ja) 半導体素子収納用パツケ−ジ
JPH083018Y2 (ja) 半導体パッケージ用連結型リードフレーム
JP2002246499A (ja) 半導体素子収納用パッケージ
JPH0685137A (ja) 半導体素子収納用パッケージの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090317