JP2001176298A - 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法 - Google Patents
不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法Info
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Abstract
(57)【要約】
【課題】 正常なメモリセルを過消去状態に導くような
異常セルを検出して、正常なメモリセルがスクリーニン
グされるのを防ぐ。 【解決手段】 メモリセル32を一括消去またはブロッ
ク消去した後、メモリセル32のコントロールゲートに
外部電源電圧Vppを供給すると共に、閾値一定の基準
値セル33のコントロールゲートに内部電源電圧Vcc
を供給し、メモリセル32に流れるドレイン電流Id
(ARR)と基準値セル33に流れるドレイン電流Id
(SRC)の大小をセンスアンプ31で比較して異常セ
ルを検出する。異常セルを検出した後、正常とみなされ
たメモリセルに対して、過消去不良を起こしているか否
かを検出する。
異常セルを検出して、正常なメモリセルがスクリーニン
グされるのを防ぐ。 【解決手段】 メモリセル32を一括消去またはブロッ
ク消去した後、メモリセル32のコントロールゲートに
外部電源電圧Vppを供給すると共に、閾値一定の基準
値セル33のコントロールゲートに内部電源電圧Vcc
を供給し、メモリセル32に流れるドレイン電流Id
(ARR)と基準値セル33に流れるドレイン電流Id
(SRC)の大小をセンスアンプ31で比較して異常セ
ルを検出する。異常セルを検出した後、正常とみなされ
たメモリセルに対して、過消去不良を起こしているか否
かを検出する。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびそのメモリセルスクリーニング方法に関
し、特に、フローティングゲートを有し、電気的に書き
込みおよび消去が可能なフラッシュメモリと称される不
揮発性半導体記憶装置およびそのメモリセルスクリーニ
ング方法に関する。
憶装置およびそのメモリセルスクリーニング方法に関
し、特に、フローティングゲートを有し、電気的に書き
込みおよび消去が可能なフラッシュメモリと称される不
揮発性半導体記憶装置およびそのメモリセルスクリーニ
ング方法に関する。
【0002】
【従来の技術】一般に、電気的に書換可能な不揮発性半
導体記憶装置の1つとして、フラッシュメモリが知られ
ている。このフラッシュメモリには、全ビットを同時に
消去する一括消去型のものと、例えば512Kビット等
を1ブロックとしてブロック単位で消去するブロック消
去型のものがある。これらはバイト単位での書き換えは
できないが、1個のメモリトランジスタで1個(1ビッ
ト:bit)のメモリセルを構成することができるた
め、安価な不揮発性半導体記憶装置として認知されてい
る。
導体記憶装置の1つとして、フラッシュメモリが知られ
ている。このフラッシュメモリには、全ビットを同時に
消去する一括消去型のものと、例えば512Kビット等
を1ブロックとしてブロック単位で消去するブロック消
去型のものがある。これらはバイト単位での書き換えは
できないが、1個のメモリトランジスタで1個(1ビッ
ト:bit)のメモリセルを構成することができるた
め、安価な不揮発性半導体記憶装置として認知されてい
る。
【0003】図1(a)に、このフラッシュメモリのメ
モリセルの断面構造を示す。この図において、41はP
型基板であり、この基板にマトリクス状にメモリセルが
形成される。42はメモリセルのドレインとなるN+拡
散層であり、43はメモリセルのソースとなるN+拡散
層である。ドレイン42は、マトリクス内ではビット線
に接続されており、ソース43はソース線に接続されて
いる。44はコントロールゲートであり、マトリクス内
ではワード線に接続されている。45はフローティング
ゲートであり、周囲を絶縁膜46、47で囲まれた状態
になっているので、書き込みによって電子を捕獲する
と、電源をOFFした後でも電子を保持することができ
る一方、消去により電子を放出することができる。46
はフローティングゲート46とP型基板41との間の絶
縁膜であり、酸化膜で形成されており、トンネル酸化膜
とも称される。47はコントロールゲート44とフロー
ティングゲート45との間の絶縁膜である。また、ドレ
イン42に加える電圧をVd、ソース43に加える電圧
をVs、コントロールゲート44に加える電圧をVgと
表し、ドレイン42からソース43に流れる電流をId
と表す。
モリセルの断面構造を示す。この図において、41はP
型基板であり、この基板にマトリクス状にメモリセルが
形成される。42はメモリセルのドレインとなるN+拡
散層であり、43はメモリセルのソースとなるN+拡散
層である。ドレイン42は、マトリクス内ではビット線
に接続されており、ソース43はソース線に接続されて
いる。44はコントロールゲートであり、マトリクス内
ではワード線に接続されている。45はフローティング
ゲートであり、周囲を絶縁膜46、47で囲まれた状態
になっているので、書き込みによって電子を捕獲する
と、電源をOFFした後でも電子を保持することができ
る一方、消去により電子を放出することができる。46
はフローティングゲート46とP型基板41との間の絶
縁膜であり、酸化膜で形成されており、トンネル酸化膜
とも称される。47はコントロールゲート44とフロー
ティングゲート45との間の絶縁膜である。また、ドレ
イン42に加える電圧をVd、ソース43に加える電圧
をVs、コントロールゲート44に加える電圧をVgと
表し、ドレイン42からソース43に流れる電流をId
と表す。
【0004】図1(b)に図1(a)に示したメモリセ
ルのId−Vg特性について、一般的な例を示す。この
図に示すように、消去状態のメモリセルの閾値(以下、
VTHと表す)はVTHE、書き込み後のメモリセルの
VTHはVTHEよりも高いVTHPとなる。なお、I
thはVTHを規定するための基準電流値である。
ルのId−Vg特性について、一般的な例を示す。この
図に示すように、消去状態のメモリセルの閾値(以下、
VTHと表す)はVTHE、書き込み後のメモリセルの
VTHはVTHEよりも高いVTHPとなる。なお、I
thはVTHを規定するための基準電流値である。
【0005】図1(c)に上記メモリセルのVTH分布
の一例を示す。この図において、領域Aは書き込み領域
であり、VTHPの一例を示している。領域Bは製品規
格領域である。領域Cは消去領域であり、VTHEの一
例を示している。領域Dは過消去領域であり、メモリが
正常に動作するためには、VTHがこの領域D内に存在
することは禁止されている。この理由を以下に説明す
る。
の一例を示す。この図において、領域Aは書き込み領域
であり、VTHPの一例を示している。領域Bは製品規
格領域である。領域Cは消去領域であり、VTHEの一
例を示している。領域Dは過消去領域であり、メモリが
正常に動作するためには、VTHがこの領域D内に存在
することは禁止されている。この理由を以下に説明す
る。
【0006】例えば、VTHが一定(VTER)である
基準値セル(以下、SRCと表す)に流れるドレイン電
流と、メモリセルに流れるドレイン電流とを比較して、
そのメモリセルの”1”(消去状態)および”0”(書
き込み状態)を判定する場合、図1(b)におけるVT
HPはVTHR<VTHP、VTHEはVTHE<VT
HRとなる。しかし、製品を安定動作させるために、例
えばVTHPは(VTHR+α)<VTHP、VTHE
はVTHE<(VTHR−β)というように、ある程度
のマージンを持たせた条件が設定される。さらに、VT
HEについては、0V<VTHE<(VTHR−β)と
いう条件が必要であり、図1(b)に点線で示すよう
に、領域D内にVTHが存在してはいけない。この理由
は、各メモリセルのドレイン側が共通のビット線に接続
されているため、消去後のあるメモリセルのVTHが0
Vより低い負のレベルになると、そのメモリセルのワー
ド線が接地レベルとなる非選択状態であったとしても、
そのメモリセルのチャネルが常にオン状態となり、同一
のビット線上につながる他のメモリセルの読み出しを妨
げることになるからである。一般に、この状態を過消去
状態(オーバーイレーズ)と称する。
基準値セル(以下、SRCと表す)に流れるドレイン電
流と、メモリセルに流れるドレイン電流とを比較して、
そのメモリセルの”1”(消去状態)および”0”(書
き込み状態)を判定する場合、図1(b)におけるVT
HPはVTHR<VTHP、VTHEはVTHE<VT
HRとなる。しかし、製品を安定動作させるために、例
えばVTHPは(VTHR+α)<VTHP、VTHE
はVTHE<(VTHR−β)というように、ある程度
のマージンを持たせた条件が設定される。さらに、VT
HEについては、0V<VTHE<(VTHR−β)と
いう条件が必要であり、図1(b)に点線で示すよう
に、領域D内にVTHが存在してはいけない。この理由
は、各メモリセルのドレイン側が共通のビット線に接続
されているため、消去後のあるメモリセルのVTHが0
Vより低い負のレベルになると、そのメモリセルのワー
ド線が接地レベルとなる非選択状態であったとしても、
そのメモリセルのチャネルが常にオン状態となり、同一
のビット線上につながる他のメモリセルの読み出しを妨
げることになるからである。一般に、この状態を過消去
状態(オーバーイレーズ)と称する。
【0007】このようなオーバーイレーズを起こしたメ
モリセルは特別な手段を施さないと回復させることはで
きず、通常、ユーザー側でこれを行うことは困難である
ため、製造者側でオーバーイレーズを検査することが必
要である。
モリセルは特別な手段を施さないと回復させることはで
きず、通常、ユーザー側でこれを行うことは困難である
ため、製造者側でオーバーイレーズを検査することが必
要である。
【0008】このための方法として、例えば特開平6−
196000号公報には、通常の一括消去後に追加消去
を行うか、または高電圧での追加消去を行ってメモリセ
ルに過剰の消去ストレスを与え、過消去状態となったメ
モリセルをスクリーニングする方法が記載されている。
また、特開平8−36893号公報には、通常の一括消
去後に消去パルスを複数回印加することによって、オー
バーイレーズし易いメモリセルにオーバーイレーズを起
こさせて、これをスクリーニングする方法が記載されて
いる。
196000号公報には、通常の一括消去後に追加消去
を行うか、または高電圧での追加消去を行ってメモリセ
ルに過剰の消去ストレスを与え、過消去状態となったメ
モリセルをスクリーニングする方法が記載されている。
また、特開平8−36893号公報には、通常の一括消
去後に消去パルスを複数回印加することによって、オー
バーイレーズし易いメモリセルにオーバーイレーズを起
こさせて、これをスクリーニングする方法が記載されて
いる。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、正常なメモリセルを過消去状態に導
くような異常なメモリセル(以下、異常セルと表す)が
存在する場合、これを検出することはできない。
た従来の方法では、正常なメモリセルを過消去状態に導
くような異常なメモリセル(以下、異常セルと表す)が
存在する場合、これを検出することはできない。
【0010】例えば、図2(a)に示すようなNOR型
フラッシュのメモリセルにおいて、ドレイン部分にプロ
セス上の問題により抵抗成分が発生した場合に、このメ
モリセルの消去状態でのId−Vg特性は、図2(b)
に実線63で示すように頭打ちの特性となる。具体的に
は、図2(a)の構造において、メタル配線61とドレ
イン42のコンタクト部分は、通常、金属等で埋まって
いるが、この部分にプロセス上の問題または劣化によっ
て空洞62が生じた場合、図2(c)の等価回路に示す
ように、読み出し時にその部分が抵抗64となってドレ
イン電流Idが流れ難くなる。その結果、そのメモリセ
ルのId−Vg特性が異常となる。なお、図2(c)に
おいて、65はメモリセルを示す。
フラッシュのメモリセルにおいて、ドレイン部分にプロ
セス上の問題により抵抗成分が発生した場合に、このメ
モリセルの消去状態でのId−Vg特性は、図2(b)
に実線63で示すように頭打ちの特性となる。具体的に
は、図2(a)の構造において、メタル配線61とドレ
イン42のコンタクト部分は、通常、金属等で埋まって
いるが、この部分にプロセス上の問題または劣化によっ
て空洞62が生じた場合、図2(c)の等価回路に示す
ように、読み出し時にその部分が抵抗64となってドレ
イン電流Idが流れ難くなる。その結果、そのメモリセ
ルのId−Vg特性が異常となる。なお、図2(c)に
おいて、65はメモリセルを示す。
【0011】このような異常セルを含む不揮発性半導体
記憶装置において、全ビットまたはブロック単位で一括
消去する際には、異常セルを消去するために通常よりも
多くの消去パルスを印加する必要があり、結果として正
常なメモリセルを過消去状態に導いてしまうという不具
合が生じる。
記憶装置において、全ビットまたはブロック単位で一括
消去する際には、異常セルを消去するために通常よりも
多くの消去パルスを印加する必要があり、結果として正
常なメモリセルを過消去状態に導いてしまうという不具
合が生じる。
【0012】従って、この場合には、本来、正常なメモ
リセルをスクリーニングするべきではなく、正常なメモ
リセルを過消去状態に導く原因となる、図2(c)に示
したような異常セルをスクリーニングする必要がある。
リセルをスクリーニングするべきではなく、正常なメモ
リセルを過消去状態に導く原因となる、図2(c)に示
したような異常セルをスクリーニングする必要がある。
【0013】本発明は、このような従来技術の課題を解
決するためになされたものであり、正常なメモリセルを
過消去状態に導くような異常セルを検出することがで
き、正常なメモリセルがスクリーニングされるのを防ぐ
ことができる不揮発性半導体記憶装置およびそのメモリ
セルスクリーニング方法を提供することを目的とする。
決するためになされたものであり、正常なメモリセルを
過消去状態に導くような異常セルを検出することがで
き、正常なメモリセルがスクリーニングされるのを防ぐ
ことができる不揮発性半導体記憶装置およびそのメモリ
セルスクリーニング方法を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置のメモリセルスクリーニング方法は、半導体基
板上に、フローティングゲートとコントロールゲートを
有する絶縁ゲート型メモリトランジスタからなる複数の
メモリセルがマトリクス状に配置され、各メモリセルを
電気的に書き換え可能であり、かつ、一括消去またはブ
ロック消去が可能な不揮発性半導体記憶装置のメモリセ
ルをスクリーニングする方法であって、メモリセルを一
括消去またはブロック消去した後、メモリセルのコント
ロールゲートに外部電源電圧Vppを供給すると共に、
閾値一定の基準値セルのコントロールゲートに内部電源
電圧Vccを供給して、該メモリセルに流れるドレイン
電流が該基準値セルに流れるドレイン電流よりも少ない
かまたは同じである場合に異常セルとして検出し、その
ことにより上記目的が達成される。
記憶装置のメモリセルスクリーニング方法は、半導体基
板上に、フローティングゲートとコントロールゲートを
有する絶縁ゲート型メモリトランジスタからなる複数の
メモリセルがマトリクス状に配置され、各メモリセルを
電気的に書き換え可能であり、かつ、一括消去またはブ
ロック消去が可能な不揮発性半導体記憶装置のメモリセ
ルをスクリーニングする方法であって、メモリセルを一
括消去またはブロック消去した後、メモリセルのコント
ロールゲートに外部電源電圧Vppを供給すると共に、
閾値一定の基準値セルのコントロールゲートに内部電源
電圧Vccを供給して、該メモリセルに流れるドレイン
電流が該基準値セルに流れるドレイン電流よりも少ない
かまたは同じである場合に異常セルとして検出し、その
ことにより上記目的が達成される。
【0015】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、半導体基板上に、フローテ
ィングゲートとコントロールゲートを有する絶縁ゲート
型メモリトランジスタからなる複数のメモリセルがマト
リクス状に配置され、各メモリセルを電気的に書き換え
可能であり、かつ、一括消去またはブロック消去が可能
な不揮発性半導体記憶装置のメモリセルをスクリーニン
グする方法であって、メモリセルを一括消去またはブロ
ック消去した後、閾値一定の基準値セルのコントロール
ゲートに内部電源電圧Vccを供給すると共に、メモリ
セルのコントロールゲートに調整可能な電圧を供給して
その電圧を調整し、該基準値セルに流れるドレイン電流
および該メモリセルに流れるドレイン電流が等しくなっ
たときに該メモリセルのコントロールゲートに供給され
る電圧値が基準値よりも大きいかまたは同じである場合
に異常セルとして検出し、そのことにより上記目的が達
成される。
セルスクリーニング方法は、半導体基板上に、フローテ
ィングゲートとコントロールゲートを有する絶縁ゲート
型メモリトランジスタからなる複数のメモリセルがマト
リクス状に配置され、各メモリセルを電気的に書き換え
可能であり、かつ、一括消去またはブロック消去が可能
な不揮発性半導体記憶装置のメモリセルをスクリーニン
グする方法であって、メモリセルを一括消去またはブロ
ック消去した後、閾値一定の基準値セルのコントロール
ゲートに内部電源電圧Vccを供給すると共に、メモリ
セルのコントロールゲートに調整可能な電圧を供給して
その電圧を調整し、該基準値セルに流れるドレイン電流
および該メモリセルに流れるドレイン電流が等しくなっ
たときに該メモリセルのコントロールゲートに供給され
る電圧値が基準値よりも大きいかまたは同じである場合
に異常セルとして検出し、そのことにより上記目的が達
成される。
【0016】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項1に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも少ない場合には、該メモリセルのコント
ロールゲートに供給する電圧を変化させて、該メモリセ
ルに流れるドレイン電流が前記基準値セルに流れるドレ
イン電流よりも少ないかまたは同じである場合に異常セ
ルとして検出し、そのことにより上記目的が達成され
る。
セルスクリーニング方法は、請求項1に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも少ない場合には、該メモリセルのコント
ロールゲートに供給する電圧を変化させて、該メモリセ
ルに流れるドレイン電流が前記基準値セルに流れるドレ
イン電流よりも少ないかまたは同じである場合に異常セ
ルとして検出し、そのことにより上記目的が達成され
る。
【0017】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項1に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも低い場合には、該メモリセルのコントロ
ールゲートに供給する電圧を複数回変化させて、各供給
電圧値に対して該メモリセルに流れるドレイン電流の勾
配を算出し、算出された値が基準データよりも小さいか
または同じである場合に異常セルとして検出し、そのこ
とにより上記目的が達成される。
セルスクリーニング方法は、請求項1に記載の不揮発性
半導体記憶装置のメモリセルスクリーニング方法によっ
て異常セルを検出した後、異常とみなされなかったメモ
リセルに対して、該メモリセルに流れるドレイン電流が
基準電流よりも低い場合には、該メモリセルのコントロ
ールゲートに供給する電圧を複数回変化させて、各供給
電圧値に対して該メモリセルに流れるドレイン電流の勾
配を算出し、算出された値が基準データよりも小さいか
または同じである場合に異常セルとして検出し、そのこ
とにより上記目的が達成される。
【0018】本発明の不揮発性半導体記憶装置のメモリ
セルスクリーニング方法は、請求項1乃至請求項4のい
ずれかに記載の不揮発性半導体記憶装置のメモリセルス
クリーニング方法によって異常セルを検出した後、正常
とみなされたメモリセルに対して、過消去不良を起こし
ているか否かを検出することができる。
セルスクリーニング方法は、請求項1乃至請求項4のい
ずれかに記載の不揮発性半導体記憶装置のメモリセルス
クリーニング方法によって異常セルを検出した後、正常
とみなされたメモリセルに対して、過消去不良を起こし
ているか否かを検出することができる。
【0019】本発明の不揮発性半導体記憶装置は、メモ
リセルのコントロールゲートに、電圧Vppを供給する
外部電源または供給電圧調整可能なD/Aコンバータを
選択的に切り替えて接続可能であり、閾値一定の基準値
セルのコントロールゲートに、電圧Vccを供給する内
部電源または供給電圧調整可能なD/Aコンバータを選
択的に切り替えて接続可能であり、電源またはコンバー
タの選択と接続をマイクロコードにより制御可能であ
り、電圧供給量を入力ピンにより制御可能であり、その
ことにより上記目的が達成される。
リセルのコントロールゲートに、電圧Vppを供給する
外部電源または供給電圧調整可能なD/Aコンバータを
選択的に切り替えて接続可能であり、閾値一定の基準値
セルのコントロールゲートに、電圧Vccを供給する内
部電源または供給電圧調整可能なD/Aコンバータを選
択的に切り替えて接続可能であり、電源またはコンバー
タの選択と接続をマイクロコードにより制御可能であ
り、電圧供給量を入力ピンにより制御可能であり、その
ことにより上記目的が達成される。
【0020】以下、本発明の作用について説明する。
【0021】本発明にあっては、メモリセルを一括消去
またはブロック消去した後、メモリセルのコントロール
ゲートに外部電源電圧Vppを供給すると共に、閾値一
定の基準値セルのコントロールゲートに内部電源電圧V
ccを供給して、メモリセルに流れるドレイン電流が基
準値セルに流れるドレイン電流よりも少ないかまたは同
じである場合に異常セルとして検出する。よって、消去
するために時間がかかり、正常なメモリセルを過消去状
態に導くようなスローイレースセルを検出することが可
能である。メモリセルのコントロールゲートには書き込
み−消去用電源から電圧Vppを供給することができ、
基準値セルのコントロールゲートには回路用電源から電
圧Vccを供給することができ、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流の比較は
センスアンプにより行うことができる。
またはブロック消去した後、メモリセルのコントロール
ゲートに外部電源電圧Vppを供給すると共に、閾値一
定の基準値セルのコントロールゲートに内部電源電圧V
ccを供給して、メモリセルに流れるドレイン電流が基
準値セルに流れるドレイン電流よりも少ないかまたは同
じである場合に異常セルとして検出する。よって、消去
するために時間がかかり、正常なメモリセルを過消去状
態に導くようなスローイレースセルを検出することが可
能である。メモリセルのコントロールゲートには書き込
み−消去用電源から電圧Vppを供給することができ、
基準値セルのコントロールゲートには回路用電源から電
圧Vccを供給することができ、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流の比較は
センスアンプにより行うことができる。
【0022】他の本発明にあっては、メモリセルを一括
消去またはブロック消去した後、閾値一定の基準値セル
のコントロールゲートに内部電源電圧Vccを供給する
と共に、メモリセルのコントロールゲートに調整可能な
電圧を供給して、基準値セルに流れるドレイン電流とメ
モリセルに流れるドレイン電流とが等しくなったときに
メモリセルに供給されている電圧値が基準値よりも大き
いかまたは同じである場合に異常セルとして検出する。
よって、消去するために時間がかかり、正常なメモリセ
ルを過消去状態に導くようなスローイレースセルを検出
することが可能である。基準値セルのコントロールゲー
トには回路用の内部電源から電圧Vccを供給すること
ができ、供給電圧調整可能なD/Aコンバータを接続す
ることよってメモリセルのコントロールゲートへの供給
電圧を調整することができる。
消去またはブロック消去した後、閾値一定の基準値セル
のコントロールゲートに内部電源電圧Vccを供給する
と共に、メモリセルのコントロールゲートに調整可能な
電圧を供給して、基準値セルに流れるドレイン電流とメ
モリセルに流れるドレイン電流とが等しくなったときに
メモリセルに供給されている電圧値が基準値よりも大き
いかまたは同じである場合に異常セルとして検出する。
よって、消去するために時間がかかり、正常なメモリセ
ルを過消去状態に導くようなスローイレースセルを検出
することが可能である。基準値セルのコントロールゲー
トには回路用の内部電源から電圧Vccを供給すること
ができ、供給電圧調整可能なD/Aコンバータを接続す
ることよってメモリセルのコントロールゲートへの供給
電圧を調整することができる。
【0023】さらに、請求項1に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Vppを変化させて、メモリセルに流れ
るドレイン電流が該基準値セルに流れるドレイン電流よ
りも少ないかまたは同じである場合に異常セルとして検
出する。よって、請求項1や請求項2では検出不可能な
程度の軽い異常についても検出することが可能である。
メモリセルのコントロールゲートには書き込み−消去用
電源から電圧Vppを供給することができ、供給電圧調
整可能なD/Aコンバータによって供給電圧Vppを変
化させることができる。
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Vppを変化させて、メモリセルに流れ
るドレイン電流が該基準値セルに流れるドレイン電流よ
りも少ないかまたは同じである場合に異常セルとして検
出する。よって、請求項1や請求項2では検出不可能な
程度の軽い異常についても検出することが可能である。
メモリセルのコントロールゲートには書き込み−消去用
電源から電圧Vppを供給することができ、供給電圧調
整可能なD/Aコンバータによって供給電圧Vppを変
化させることができる。
【0024】さらに、請求項1に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Vppとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値が基準デ
ータよりも小さいかまたは同じである場合に異常セルと
して検出する。よって、請求項1や請求項2では検出不
可能な程度の軽い異常についても検出することが可能で
ある。メモリセルのコントロールゲートには書き込み−
消去用電源から電圧Vppを供給することができ、供給
電圧調整可能なD/Aコンバータによって供給電圧Vp
pを変化させることができる。勾配の算出方法はマイク
ロコードストレージに予め格納しておくことができる。
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Vppとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値が基準デ
ータよりも小さいかまたは同じである場合に異常セルと
して検出する。よって、請求項1や請求項2では検出不
可能な程度の軽い異常についても検出することが可能で
ある。メモリセルのコントロールゲートには書き込み−
消去用電源から電圧Vppを供給することができ、供給
電圧調整可能なD/Aコンバータによって供給電圧Vp
pを変化させることができる。勾配の算出方法はマイク
ロコードストレージに予め格納しておくことができる。
【0025】さらに、請求項1乃至請求項4のいずれか
に記載の不揮発性半導体記憶装置のメモリセルスクリー
ニング方法によって異常セルを検出した後、正常とみな
されたメモリセルに対して、過消去不良を起こしている
か否かを検出する。よって、従来のように正常なメモリ
セルをスクリーニングしてしまうことはない。
に記載の不揮発性半導体記憶装置のメモリセルスクリー
ニング方法によって異常セルを検出した後、正常とみな
されたメモリセルに対して、過消去不良を起こしている
か否かを検出する。よって、従来のように正常なメモリ
セルをスクリーニングしてしまうことはない。
【0026】本発明の不揮発性半導体記憶装置にあって
は、メモリセルのコントロールゲートに電圧Vppを供
給する外部電源または供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続可能であり、閾値一定の
基準値セルのコントロールゲートに電圧Vccを供給す
る内部電源または供給電圧調整可能なD/Aコンバータ
を選択的に切り替えて接続可能である。また、電源また
はコンバータの選択や接続はマイクロコードによって制
御可能であり、電圧供給量は電圧調整用入力ピンで制御
可能である。このようにハード的に構成することで、各
コントロールゲートに供給する電圧を微調整することが
可能である。
は、メモリセルのコントロールゲートに電圧Vppを供
給する外部電源または供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続可能であり、閾値一定の
基準値セルのコントロールゲートに電圧Vccを供給す
る内部電源または供給電圧調整可能なD/Aコンバータ
を選択的に切り替えて接続可能である。また、電源また
はコンバータの選択や接続はマイクロコードによって制
御可能であり、電圧供給量は電圧調整用入力ピンで制御
可能である。このようにハード的に構成することで、各
コントロールゲートに供給する電圧を微調整することが
可能である。
【0027】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【0028】図3(a)は不揮発性半導体記憶装置にお
けるデータ読み出し回路の構成の一例を示す図である。
この図において、32はフローティングゲートおよびコ
ントロールゲートを有する絶縁ゲート型メモリトランジ
スタからなるメモリセル、33は閾値一定の基準値セル
SRCである。また、31はメモリセル32および基準
値セル33に流れるドレイン電流Id(ARR)および
Id(SRC)の大小を比較するセンスアンプであり、
コンパレータの一種である。基準値セルSRCは、本
来、リードベリファイやプログラムリードの際に使用さ
れるものであり、図3(b)に実線34で示すような特
性を有し、その閾値VTHRは一定とされている。メモ
リセル32および基準値セル33のソース側は接地さ
れ、ドレイン側にはセンスアンプ31および抵抗35が
接続されてVccが供給されている。 図4は本実施形
態の不揮発性半導体記憶装置におけるデータ入出力動作
原理を示す図である。この不揮発性半導体記憶装置60
において、メモリセルアレー6には、図1に示したよう
なフローティングゲート45およびコントロールゲート
44を有する絶縁ゲート型メモリトランジスタからなる
メモリセルがマトリクス状に配置されている。また、メ
モリセルアレー6は、その一部(1ビット分)に基準値
セルを含んでおり、基準値セルには回路用電源21から
SELECT回路28を介して書き込み・消去用高電圧
回路14から電圧が与えられる。
けるデータ読み出し回路の構成の一例を示す図である。
この図において、32はフローティングゲートおよびコ
ントロールゲートを有する絶縁ゲート型メモリトランジ
スタからなるメモリセル、33は閾値一定の基準値セル
SRCである。また、31はメモリセル32および基準
値セル33に流れるドレイン電流Id(ARR)および
Id(SRC)の大小を比較するセンスアンプであり、
コンパレータの一種である。基準値セルSRCは、本
来、リードベリファイやプログラムリードの際に使用さ
れるものであり、図3(b)に実線34で示すような特
性を有し、その閾値VTHRは一定とされている。メモ
リセル32および基準値セル33のソース側は接地さ
れ、ドレイン側にはセンスアンプ31および抵抗35が
接続されてVccが供給されている。 図4は本実施形
態の不揮発性半導体記憶装置におけるデータ入出力動作
原理を示す図である。この不揮発性半導体記憶装置60
において、メモリセルアレー6には、図1に示したよう
なフローティングゲート45およびコントロールゲート
44を有する絶縁ゲート型メモリトランジスタからなる
メモリセルがマトリクス状に配置されている。また、メ
モリセルアレー6は、その一部(1ビット分)に基準値
セルを含んでおり、基準値セルには回路用電源21から
SELECT回路28を介して書き込み・消去用高電圧
回路14から電圧が与えられる。
【0029】メモリセルのコントロールゲート44はワ
ード線デコーダ4に接続されたワード線に接続され、ド
レイン42はカラム線デコーダ5およびセンスアンプ8
に接続されたビット線に接続され、ソース43はソース
線に接続されている。
ード線デコーダ4に接続されたワード線に接続され、ド
レイン42はカラム線デコーダ5およびセンスアンプ8
に接続されたビット線に接続され、ソース43はソース
線に接続されている。
【0030】そして、図3(a)のメモリセル32のコ
ントロールゲートには、電圧Vppを供給する外部電源
(書き込み消去用電源)20および供給電圧調整可能な
D/Aコンバータ24をスイッチの切り替えでSELE
CT回路25により選択的に接続することができる。ま
た、基準値セル33のコントロールゲートにも、電圧V
ccを供給する内部電源(回路用電源)21および供給
電圧調整可能なD/Aコンバータ27をスイッチの切り
替えでSELECT回路28により選択的に接続するこ
とができる。また、電源またはコンバータの選択と接続
はマイクロコードストレージ13によって制御される。
さらに、電圧の供給量はVpp電圧調整用入力ピン23
およびVcc電圧調整用入力ピン26によって制御され
る。
ントロールゲートには、電圧Vppを供給する外部電源
(書き込み消去用電源)20および供給電圧調整可能な
D/Aコンバータ24をスイッチの切り替えでSELE
CT回路25により選択的に接続することができる。ま
た、基準値セル33のコントロールゲートにも、電圧V
ccを供給する内部電源(回路用電源)21および供給
電圧調整可能なD/Aコンバータ27をスイッチの切り
替えでSELECT回路28により選択的に接続するこ
とができる。また、電源またはコンバータの選択と接続
はマイクロコードストレージ13によって制御される。
さらに、電圧の供給量はVpp電圧調整用入力ピン23
およびVcc電圧調整用入力ピン26によって制御され
る。
【0031】この不揮発性半導体記憶装置において、カ
スタマーモードでは、書き込み、消去または読み出しの
各コマンドがデータピン18、アドレスピン1およびコ
ントロールピン19から入力されると、コマンド情報入
力バッファ16およびデータラッチ15を介してコマン
ドステートマシーン10に入力される。また、アドレス
情報は入力バッファ2およびアドレスラッチ3を介して
インターフェースレジスタ12に入力される。そして、
インターフェースレジスタ12を介して書き込み・消去
用高電圧回路14を立ち上げてメモリセルアレー6に対
して書き込みまたは消去動作を実行する。ここで、入力
されたコマンドがアルゴリズムを使用するコマンドであ
る場合には、ライトステートマシーン11を用いて、マ
イクロコードストレージ13に格納してあるカスタマー
アルゴリズムに従ってそのアルゴリズムを実行する。こ
の動作が完了すると、ライトステートマシーン11によ
り、その結果がステータスレジスタ9に格納される。ユ
ーザーはその結果を出力MUX7および出力バッファ1
7を介してデータピン18から知ることができる。
スタマーモードでは、書き込み、消去または読み出しの
各コマンドがデータピン18、アドレスピン1およびコ
ントロールピン19から入力されると、コマンド情報入
力バッファ16およびデータラッチ15を介してコマン
ドステートマシーン10に入力される。また、アドレス
情報は入力バッファ2およびアドレスラッチ3を介して
インターフェースレジスタ12に入力される。そして、
インターフェースレジスタ12を介して書き込み・消去
用高電圧回路14を立ち上げてメモリセルアレー6に対
して書き込みまたは消去動作を実行する。ここで、入力
されたコマンドがアルゴリズムを使用するコマンドであ
る場合には、ライトステートマシーン11を用いて、マ
イクロコードストレージ13に格納してあるカスタマー
アルゴリズムに従ってそのアルゴリズムを実行する。こ
の動作が完了すると、ライトステートマシーン11によ
り、その結果がステータスレジスタ9に格納される。ユ
ーザーはその結果を出力MUX7および出力バッファ1
7を介してデータピン18から知ることができる。
【0032】一方、メモリセルをスクリーニングするた
めのテストモードにおいては、マイクロコードストレー
ジ13に書き込まれたテスト専用のアルゴリズムを実行
することによって、カスタマーモードと同様の経路によ
ってメモリセルアレー6の書き込みおよび消去等の特性
や機能の確認を行うことができる。各コントロールゲー
トへは、供給電圧調整可能なD/Aコンバータをスイッ
チの切り替えで選択および接続できるようにハードウェ
アを構成してあり、選択および接続のアルゴリズムは予
めマイクロコードストレージ13に格納してあるので、
そのアルゴリズムを実行することにより制御することが
できる。また、電圧の供給量は、Vpp電圧調整用入力
ピン23およびVcc電圧調整用入力ピン26によって
制御することができる。
めのテストモードにおいては、マイクロコードストレー
ジ13に書き込まれたテスト専用のアルゴリズムを実行
することによって、カスタマーモードと同様の経路によ
ってメモリセルアレー6の書き込みおよび消去等の特性
や機能の確認を行うことができる。各コントロールゲー
トへは、供給電圧調整可能なD/Aコンバータをスイッ
チの切り替えで選択および接続できるようにハードウェ
アを構成してあり、選択および接続のアルゴリズムは予
めマイクロコードストレージ13に格納してあるので、
そのアルゴリズムを実行することにより制御することが
できる。また、電圧の供給量は、Vpp電圧調整用入力
ピン23およびVcc電圧調整用入力ピン26によって
制御することができる。
【0033】このように構成された本実施形態の不揮発
性半導体記憶装置によれば、各コントロールゲートに供
給する電圧を微調整することができる。
性半導体記憶装置によれば、各コントロールゲートに供
給する電圧を微調整することができる。
【0034】次に、本発明の不揮発性半導体記憶装置の
メモリセルスクリーニング方法について、実施の形態を
説明する。なお、本発明は、上述したような、各コント
ロールゲートに供給電圧調整可能なD/Aコンバータを
スイッチの切り替えで選択および接続できるようにハー
ドウェアを構成した本発明の不揮発性半導体記憶装置に
限らず、通常の不揮発性半導体記憶装置に対して、電源
やD/Aコンバータを別途接続したり、ソフトウェアに
よってスクリーニングを行うことも可能である。
メモリセルスクリーニング方法について、実施の形態を
説明する。なお、本発明は、上述したような、各コント
ロールゲートに供給電圧調整可能なD/Aコンバータを
スイッチの切り替えで選択および接続できるようにハー
ドウェアを構成した本発明の不揮発性半導体記憶装置に
限らず、通常の不揮発性半導体記憶装置に対して、電源
やD/Aコンバータを別途接続したり、ソフトウェアに
よってスクリーニングを行うことも可能である。
【0035】(第1の実施形態)第1の実施形態では、
図3(a)に示したデータ読み出し回路において、メモ
リセル32および基準値セル33の双方に流れるドレイ
ン電流の大小をセンスアンプ31で比較することによ
り、異常セルを検出する。
図3(a)に示したデータ読み出し回路において、メモ
リセル32および基準値セル33の双方に流れるドレイ
ン電流の大小をセンスアンプ31で比較することによ
り、異常セルを検出する。
【0036】まず、図5に示すステップ1において、全
メモリセルを一括消去またはブロック消去する。
メモリセルを一括消去またはブロック消去する。
【0037】次に、ステップ2において、メモリセル3
2のコントロールゲートに一定電圧Vppを供給すると
共に、基準値セル33のコントロールゲートに一定電圧
Vccを供給する。ここでは、メモリセル32のコント
ロールゲートに図4に示した書き込み−消去用電源20
から電圧Vppを供給し、基準値セル33のコントロー
ルゲートには回路用電源21から電圧Vccを供給する
ことができる。本実施形態では、Vppは図6に示すV
2、Vccは図6に示すV3に設定する。なお、V2お
よびV3の設定基準は特に限定しないが、例えば、V2
=6.1V、V2=6.5Vというように、必ずV2<
V3となるように設定する。
2のコントロールゲートに一定電圧Vppを供給すると
共に、基準値セル33のコントロールゲートに一定電圧
Vccを供給する。ここでは、メモリセル32のコント
ロールゲートに図4に示した書き込み−消去用電源20
から電圧Vppを供給し、基準値セル33のコントロー
ルゲートには回路用電源21から電圧Vccを供給する
ことができる。本実施形態では、Vppは図6に示すV
2、Vccは図6に示すV3に設定する。なお、V2お
よびV3の設定基準は特に限定しないが、例えば、V2
=6.1V、V2=6.5Vというように、必ずV2<
V3となるように設定する。
【0038】次に、ステップ3において、全メモリセル
のデータを順次読み出す。このとき、図3(a)に示し
たデータ読み出し回路において、メモリセル32に流れ
るドレイン電流Id(ARR)および基準値セル33に
流れるドレイン電流Id(SRC)が読み込まれる。
のデータを順次読み出す。このとき、図3(a)に示し
たデータ読み出し回路において、メモリセル32に流れ
るドレイン電流Id(ARR)および基準値セル33に
流れるドレイン電流Id(SRC)が読み込まれる。
【0039】次に、ステップ4において、Id(AR
R)およびId(SRC)を比較し、Id(ARR)>
Id(SRC)であればPASS(正常)、Id(AR
R)≦Id(SRC)であればFAIL(異常)として
異常セルを検出する。ここでは、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流とを図4
に示したセンスアンプ8により比較することができる。
基準値セルSRCは閾値一定であるので、これに図6に
示すVcc=V3を供給した場合に流れる電流Id(S
RC)は一定である。また、正常なメモリセルの消去特
性は図6に示すARR3”1”であり、この場合にはI
d(ARR3)>Id(SRC)となるのでPASSと
判定する。一方、メモリセルの消去特性が図6に示すA
RR1(異常程度大)であった場合には、Id(AR
R)<Id(SRC)となるのでテストはFAILと判
定し、このメモリセルを異常セルとする。
R)およびId(SRC)を比較し、Id(ARR)>
Id(SRC)であればPASS(正常)、Id(AR
R)≦Id(SRC)であればFAIL(異常)として
異常セルを検出する。ここでは、メモリセルに流れるド
レイン電流と基準値セルに流れるドレイン電流とを図4
に示したセンスアンプ8により比較することができる。
基準値セルSRCは閾値一定であるので、これに図6に
示すVcc=V3を供給した場合に流れる電流Id(S
RC)は一定である。また、正常なメモリセルの消去特
性は図6に示すARR3”1”であり、この場合にはI
d(ARR3)>Id(SRC)となるのでPASSと
判定する。一方、メモリセルの消去特性が図6に示すA
RR1(異常程度大)であった場合には、Id(AR
R)<Id(SRC)となるのでテストはFAILと判
定し、このメモリセルを異常セルとする。
【0040】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、全メモリセルアレイに対して良否判断を行うが、異
常セルのアドレスはI/O(入出力)レジスタ(図4で
はインターフェースレジスタ12)で記憶することがで
きるので、ECR(エラーキャッチラム)が常備されて
いないような安価なテスター(不揮発性半導体記憶装置
専用テスター)によってもテスト可能である。なお、こ
のような専用テスターでは、一般に、電圧供給電流測
定、電流供給電圧測定および書き込み消去用読みだし時
間測定等を行うことができる。
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、全メモリセルアレイに対して良否判断を行うが、異
常セルのアドレスはI/O(入出力)レジスタ(図4で
はインターフェースレジスタ12)で記憶することがで
きるので、ECR(エラーキャッチラム)が常備されて
いないような安価なテスター(不揮発性半導体記憶装置
専用テスター)によってもテスト可能である。なお、こ
のような専用テスターでは、一般に、電圧供給電流測
定、電流供給電圧測定および書き込み消去用読みだし時
間測定等を行うことができる。
【0041】(第2の実施形態)第2の実施形態では、
図3(a)に示したデータ読み出し回路において、メモ
リセル32および基準値セル33の双方に流れるドレイ
ン電流が等しくなったときにメモリセルのコントロール
ゲートに供給されている電圧値の大小から、異常セルを
検出する。
図3(a)に示したデータ読み出し回路において、メモ
リセル32および基準値セル33の双方に流れるドレイ
ン電流が等しくなったときにメモリセルのコントロール
ゲートに供給されている電圧値の大小から、異常セルを
検出する。
【0042】まず、図7に示すステップ1において、全
メモリセルを一括消去またはブロック消去する。
メモリセルを一括消去またはブロック消去する。
【0043】次に、ステップ2において、基準値セル3
3のコントロールゲートに電圧Vccを供給すると共
に、メモリセル32のコントロールゲートに電圧Vpp
を供給する。ここでは、基準値セル33のコントロール
ゲートには図4に示した回路用電源21から電圧Vcc
を供給し、メモリセル32のコントロールゲートには書
き込み・消去用電源20から電圧Vppを供給すること
ができる。本実施形態では、Vppは図6に示すV2、
Vccは図6に示すV3に設定する(但し、V2<V
3)。そして、全メモリセルのデータを順次読み出す。
このとき、図3(a)に示したデータ読み出し回路にお
いて、メモリセル32に流れるドレイン電流Id(AR
R)および基準値セル33に流れるドレイン電流Id
(SRC)が読み込まれる。
3のコントロールゲートに電圧Vccを供給すると共
に、メモリセル32のコントロールゲートに電圧Vpp
を供給する。ここでは、基準値セル33のコントロール
ゲートには図4に示した回路用電源21から電圧Vcc
を供給し、メモリセル32のコントロールゲートには書
き込み・消去用電源20から電圧Vppを供給すること
ができる。本実施形態では、Vppは図6に示すV2、
Vccは図6に示すV3に設定する(但し、V2<V
3)。そして、全メモリセルのデータを順次読み出す。
このとき、図3(a)に示したデータ読み出し回路にお
いて、メモリセル32に流れるドレイン電流Id(AR
R)および基準値セル33に流れるドレイン電流Id
(SRC)が読み込まれる。
【0044】次に、ステップ3において、Id(AR
R)=Id(SRC)となるようにVppを調整する。
ここでは、Vpp電圧調整用入力ピン23およびD/A
コンバータ24によってVppを調整することができ
る。
R)=Id(SRC)となるようにVppを調整する。
ここでは、Vpp電圧調整用入力ピン23およびD/A
コンバータ24によってVppを調整することができ
る。
【0045】次に、ステップ4において、Vpp<V2
であればPASS(正常)、Vpp≧V2であればFA
IL(異常)として異常セルを検出する。例えば、正常
なメモリセルの消去特性は図6に示すARR3”1”で
あり、このときにId(ARR3)=Id(SRC)と
なるようにVppを調整するとVpp<V2となるので
PASSと判定する。一方、メモリセルの消去特性が図
6に示すARR1(異常程度大)であった場合には、I
d(ARR)=Id(SRC)となるようにVppを調
整すると図6に示すようにVpp=V2+ΔV>V2と
なるのでテストはFAILと判定し、このメモリセルを
異常セルとする。
であればPASS(正常)、Vpp≧V2であればFA
IL(異常)として異常セルを検出する。例えば、正常
なメモリセルの消去特性は図6に示すARR3”1”で
あり、このときにId(ARR3)=Id(SRC)と
なるようにVppを調整するとVpp<V2となるので
PASSと判定する。一方、メモリセルの消去特性が図
6に示すARR1(異常程度大)であった場合には、I
d(ARR)=Id(SRC)となるようにVppを調
整すると図6に示すようにVpp=V2+ΔV>V2と
なるのでテストはFAILと判定し、このメモリセルを
異常セルとする。
【0046】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、異常セルの不良アドレスを記憶す
るための記憶容量は必要であるが、実施形態1のように
電流値と電圧値の両方を見る必要がなく、Id(AR
R)=Id(SRC)とした後のVpp電圧値の結果次
第で判断できるため、実施形態1に比べて記憶容量が少
なくてもよいという利点がある。
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、異常セルの不良アドレスを記憶す
るための記憶容量は必要であるが、実施形態1のように
電流値と電圧値の両方を見る必要がなく、Id(AR
R)=Id(SRC)とした後のVpp電圧値の結果次
第で判断できるため、実施形態1に比べて記憶容量が少
なくてもよいという利点がある。
【0047】(第3の実施形態)第3の実施形態では、
図3(a)に示したデータ読み出し回路に加えて、図8
に示すようにメモリセル32に流れるドレイン電流が基
準電流Id(R)よりも高いか低いかを判定できる判定
手段51を設けている。そして、実施形態1と同様に異
常セルを検出後、異常とみなされなかったメモリセルに
対して、上記判定手段51によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Vppを変化させて、
再度、メモリセル32および基準値セル33の双方に流
れるドレイン電流の大小をセンスアンプ54で比較する
ことにより、異常セルを検出する。なお、図8におい
て、52、53は抵抗である。
図3(a)に示したデータ読み出し回路に加えて、図8
に示すようにメモリセル32に流れるドレイン電流が基
準電流Id(R)よりも高いか低いかを判定できる判定
手段51を設けている。そして、実施形態1と同様に異
常セルを検出後、異常とみなされなかったメモリセルに
対して、上記判定手段51によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Vppを変化させて、
再度、メモリセル32および基準値セル33の双方に流
れるドレイン電流の大小をセンスアンプ54で比較する
ことにより、異常セルを検出する。なお、図8におい
て、52、53は抵抗である。
【0048】まず、図9に示すステップ1からステップ
4を、実施形態1において図5に示したステップ1から
ステップ4と同様に行い、異常セルを検出する。
4を、実施形態1において図5に示したステップ1から
ステップ4と同様に行い、異常セルを検出する。
【0049】次に、異常とみなされなかったメモリセル
に対して、ステップ5において、Id(ARR)および
Id(R)を比較し、Id(ARR)>Id(R)であ
ればPASS(正常)、Id(ARR)≦Id(R)で
あればステップ6に進む。ここでは、上記判定手段51
によりId(ARR)およびId(R)を比較すること
ができる。
に対して、ステップ5において、Id(ARR)および
Id(R)を比較し、Id(ARR)>Id(R)であ
ればPASS(正常)、Id(ARR)≦Id(R)で
あればステップ6に進む。ここでは、上記判定手段51
によりId(ARR)およびId(R)を比較すること
ができる。
【0050】次に、ステップ6において、基準値セル3
3のコントロールゲートに一定電圧Vccを供給すると
共に、メモリセル32のコントロールゲートに供給する
電圧Vppを変化させる。ここでは、基準値セル33の
コントロールゲートには図4に示した回路用電源21か
ら電圧Vccを供給し、メモリセル32のコントロール
ゲートに供給する電圧はVpp電圧調整用入力ピン23
およびD/Aコンバータ24によってVppを変化させ
ることができる。本実施形態では、Vppは図6に示す
V1、Vccは図6に示すV3に設定する。なお、V1
の設定基準は特に限定しないが、例えば、V1=5.9
V、V2=6.1Vというように、必ずV1<V2<V
3となるように設定する。
3のコントロールゲートに一定電圧Vccを供給すると
共に、メモリセル32のコントロールゲートに供給する
電圧Vppを変化させる。ここでは、基準値セル33の
コントロールゲートには図4に示した回路用電源21か
ら電圧Vccを供給し、メモリセル32のコントロール
ゲートに供給する電圧はVpp電圧調整用入力ピン23
およびD/Aコンバータ24によってVppを変化させ
ることができる。本実施形態では、Vppは図6に示す
V1、Vccは図6に示すV3に設定する。なお、V1
の設定基準は特に限定しないが、例えば、V1=5.9
V、V2=6.1Vというように、必ずV1<V2<V
3となるように設定する。
【0051】次に、ステップ7において、全メモリセル
のデータを順次読み出す。このとき、図8に示したデー
タ読み出し回路において、メモリセル32に流れるドレ
イン電流Id(ARR)および基準値セル33に流れる
ドレイン電流Id(SRC)が読み込まれる。
のデータを順次読み出す。このとき、図8に示したデー
タ読み出し回路において、メモリセル32に流れるドレ
イン電流Id(ARR)および基準値セル33に流れる
ドレイン電流Id(SRC)が読み込まれる。
【0052】次に、ステップ8において、Id(AR
R)およびId(SRC)を比較し、Id(ARR)>
Id(SRC)であればPASS(正常)、Id(AR
R)≦Id(SRC)であればFAIL(異常)として
異常セルを検出する。例えば、正常なメモリセルの消去
特性は図6に示すARR3”1”であり、このときにV
p=V1に再設定して再度テストを行うと、Id(AR
R3)’>Id(SRC)でとなるのでPASSと判定
する。一方、メモリセルの消去特性が図6に示すARR
2(異常程度小)であった場合には、Vpp=V2とす
るとId(ARR2)>Id(SRC)であるのでステ
ップ4はパスであるが、Id(ARR2)<Id(R)
である。よって、ステップ6においてVp=V1に再設
定して再度テストを行い、図6に示すようにId(AR
R2)≦Id(SRC)となった場合には、テストはF
AILと判定し、このメモリセルを程度は軽いが異常セ
ルとする。
R)およびId(SRC)を比較し、Id(ARR)>
Id(SRC)であればPASS(正常)、Id(AR
R)≦Id(SRC)であればFAIL(異常)として
異常セルを検出する。例えば、正常なメモリセルの消去
特性は図6に示すARR3”1”であり、このときにV
p=V1に再設定して再度テストを行うと、Id(AR
R3)’>Id(SRC)でとなるのでPASSと判定
する。一方、メモリセルの消去特性が図6に示すARR
2(異常程度小)であった場合には、Vpp=V2とす
るとId(ARR2)>Id(SRC)であるのでステ
ップ4はパスであるが、Id(ARR2)<Id(R)
である。よって、ステップ6においてVp=V1に再設
定して再度テストを行い、図6に示すようにId(AR
R2)≦Id(SRC)となった場合には、テストはF
AILと判定し、このメモリセルを程度は軽いが異常セ
ルとする。
【0053】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、実施形態1および実施形態2では
検出不可能な程度の軽い異常セルをも検出することがで
きる。
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態では、実施形態1および実施形態2では
検出不可能な程度の軽い異常セルをも検出することがで
きる。
【0054】(第4の実施形態)第4の実施形態では、
図8に示した読み出し回路において、実施形態1と同様
に異常セルを検出後、異常とみなされなかったメモリセ
ルに対して、判定手段51によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Vppを複数回変化さ
せて、供給電圧値に対するドレイン電流の勾配値を算出
し、その勾配値の大小から異常セルを検出する。
図8に示した読み出し回路において、実施形態1と同様
に異常セルを検出後、異常とみなされなかったメモリセ
ルに対して、判定手段51によってドレイン電流が基準
電流よりも少ないと判定された場合に、メモリセルのコ
ントロールゲートに供給する電圧Vppを複数回変化さ
せて、供給電圧値に対するドレイン電流の勾配値を算出
し、その勾配値の大小から異常セルを検出する。
【0055】まず、図10に示すステップ1からステッ
プ4を、実施形態1において図5に示したステップ1か
らステップ4と同様に行い、異常セルを検出する。
プ4を、実施形態1において図5に示したステップ1か
らステップ4と同様に行い、異常セルを検出する。
【0056】次に、異常とみなされなかったメモリセル
に対して、ステップ5において、Id(ARR)および
Id(R)を比較し、Id(ARR)>Id(R)であ
ればPASS(正常)、Id(ARR)≦Id(R)で
あればステップ6に進む。ここでは、上記判定手段51
によりId(ARR)およびId(R)を比較すること
ができる。
に対して、ステップ5において、Id(ARR)および
Id(R)を比較し、Id(ARR)>Id(R)であ
ればPASS(正常)、Id(ARR)≦Id(R)で
あればステップ6に進む。ここでは、上記判定手段51
によりId(ARR)およびId(R)を比較すること
ができる。
【0057】次に、ステップ6において、メモリセル3
2のコントロールゲートに供給する電圧Vppを複数回
変化させる。ここでは、メモリセル32のコントロール
ゲートに供給する電圧をVpp電圧調整用入力ピン23
およびD/Aコンバータ24によってVppを変化させ
ることができる。このVppは、V2に対して±0.1
V〜0.2V程度に設定することができる。本実施形態
では、Vppを6.2V、6.3Vおよび6.4Vに設
定する。
2のコントロールゲートに供給する電圧Vppを複数回
変化させる。ここでは、メモリセル32のコントロール
ゲートに供給する電圧をVpp電圧調整用入力ピン23
およびD/Aコンバータ24によってVppを変化させ
ることができる。このVppは、V2に対して±0.1
V〜0.2V程度に設定することができる。本実施形態
では、Vppを6.2V、6.3Vおよび6.4Vに設
定する。
【0058】次に、ステップ7において、全メモリセル
のデータを順次読み出す。このとき、図8に示したデー
タ読み出し回路において、メモリセル32に流れるドレ
イン電流としてId(6.2V)、Id(6.3V)お
よびId(6.4V)が読み込まれる。
のデータを順次読み出す。このとき、図8に示したデー
タ読み出し回路において、メモリセル32に流れるドレ
イン電流としてId(6.2V)、Id(6.3V)お
よびId(6.4V)が読み込まれる。
【0059】次に、ステップ8において、供給電圧値に
対するドレイン電流の勾配値ΔI/ΔVを算出する。こ
こで、Vppおよびこれに対するIdの値等は、図4に
示すステータスレジスタ9により記憶し、順次インクリ
メントおよびデクリメントを行うことができる。また、
勾配の算出方法はマイクロコードスロレージ13に予め
格納しておき、アルゴリズムを実効することにより制御
することができる。
対するドレイン電流の勾配値ΔI/ΔVを算出する。こ
こで、Vppおよびこれに対するIdの値等は、図4に
示すステータスレジスタ9により記憶し、順次インクリ
メントおよびデクリメントを行うことができる。また、
勾配の算出方法はマイクロコードスロレージ13に予め
格納しておき、アルゴリズムを実効することにより制御
することができる。
【0060】次に、ステップ9において、ΔI/Vと基
準データを比較し、ΔI/V>基準データであればPA
SS(正常)、ΔI/V≦基準データであればFAIL
(異常)として異常セルを検出する。例えば、メモリセ
ルの消去特性が図6に示すARR2(異常程度小)であ
った場合には、Vpp=V2とするとId(ARR2)
>Id(SRC)であるのでステップ4はパスである
が、Id(ARR2)<Id(R)である。よって、ス
テップ7においてVp=V2±(0.1V〜0.2V)
程度、複数回設定してこれに対するId(ARR2)を
測定して、ΔVに対するΔIから勾配ΔI/ΔVを算出
する。そして、結果がΔI/V≦基準データとなった場
合には、テストはFAILと判定し、このメモリセルを
程度は軽いが異常セルとする。
準データを比較し、ΔI/V>基準データであればPA
SS(正常)、ΔI/V≦基準データであればFAIL
(異常)として異常セルを検出する。例えば、メモリセ
ルの消去特性が図6に示すARR2(異常程度小)であ
った場合には、Vpp=V2とするとId(ARR2)
>Id(SRC)であるのでステップ4はパスである
が、Id(ARR2)<Id(R)である。よって、ス
テップ7においてVp=V2±(0.1V〜0.2V)
程度、複数回設定してこれに対するId(ARR2)を
測定して、ΔVに対するΔIから勾配ΔI/ΔVを算出
する。そして、結果がΔI/V≦基準データとなった場
合には、テストはFAILと判定し、このメモリセルを
程度は軽いが異常セルとする。
【0061】以上により、消去するために時間がかか
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態でも、実施形態1および実施形態2では
検出不可能な程度の軽い異常セルをも検出することがで
きる。さらに、本実施形態では、消去特性の勾配によっ
て良否判断を行うため、実施形態3よりも確実にスクリ
ーニングを行うことができる。
り、結果として正常なメモリセルを過消去状態に導くよ
うなスローイレースセルを検出することができる。ま
た、本実施形態でも、実施形態1および実施形態2では
検出不可能な程度の軽い異常セルをも検出することがで
きる。さらに、本実施形態では、消去特性の勾配によっ
て良否判断を行うため、実施形態3よりも確実にスクリ
ーニングを行うことができる。
【0062】上記第1の実施形態〜第4の実施形態にお
いて、正常(PASS)とみなされたメモリセルに対し
て、過消去不良(オーバーイレース)を起こしているか
否かを判定すれば、従来のように正常なメモリセルをス
クリーニングしてしまうことはない。このオーバーイレ
ースの検出は、公知のオーバーイレース検出法を用いて
行うことができ、例えば特開平6−196000号公報
や特開平8−36893号公報に記載されているような
方法を用いることができる。
いて、正常(PASS)とみなされたメモリセルに対し
て、過消去不良(オーバーイレース)を起こしているか
否かを判定すれば、従来のように正常なメモリセルをス
クリーニングしてしまうことはない。このオーバーイレ
ースの検出は、公知のオーバーイレース検出法を用いて
行うことができ、例えば特開平6−196000号公報
や特開平8−36893号公報に記載されているような
方法を用いることができる。
【0063】
【発明の効果】以上詳述したように、本発明によれば、
メモリセルのコントロールゲートに外部電源電圧Vpp
を供給すると共に、基準値セルのコントロールゲートに
内部電源電圧Vccを供給し、メモリセルと基準値セル
双方に流れるドレイン電流の大小を比較することによ
り、消去するために時間がかかり、正常なメモリセルを
過消去状態に導くようなスローイレースセルを検出する
ことができる。また、全メモリセルアレイにて良否判断
を行うが、不良アドレスをI/Oレジスタを用いて記憶
することができるので、ECRが常備されていない安価
なテスターでもテスト可能である。
メモリセルのコントロールゲートに外部電源電圧Vpp
を供給すると共に、基準値セルのコントロールゲートに
内部電源電圧Vccを供給し、メモリセルと基準値セル
双方に流れるドレイン電流の大小を比較することによ
り、消去するために時間がかかり、正常なメモリセルを
過消去状態に導くようなスローイレースセルを検出する
ことができる。また、全メモリセルアレイにて良否判断
を行うが、不良アドレスをI/Oレジスタを用いて記憶
することができるので、ECRが常備されていない安価
なテスターでもテスト可能である。
【0064】また、他の本発明によれば、基準値セルの
コントロールゲートに内部電源電圧Vccを供給すると
共に、メモリセルのコントロールゲートに調整可能な電
圧を供給し、基準値セルとメモリセル双方に流れるドレ
イン電流が等しくなったときにメモリセルのコントロー
ルゲートに供給されている電圧値の大小から、消去する
ために時間がかかり、正常なメモリセルを過消去状態に
導くようなスローイレースセルを検出することができ
る。また、この場合、請求項1に記載の発明と同等と判
定基準ながら、請求項1よりも記憶容量を必要としない
メリットがある。
コントロールゲートに内部電源電圧Vccを供給すると
共に、メモリセルのコントロールゲートに調整可能な電
圧を供給し、基準値セルとメモリセル双方に流れるドレ
イン電流が等しくなったときにメモリセルのコントロー
ルゲートに供給されている電圧値の大小から、消去する
ために時間がかかり、正常なメモリセルを過消去状態に
導くようなスローイレースセルを検出することができ
る。また、この場合、請求項1に記載の発明と同等と判
定基準ながら、請求項1よりも記憶容量を必要としない
メリットがある。
【0065】さらに、請求項1に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Vppを変化させて、メモリセルと基準
値セル双方に流れるドレイン電流の大小を比較すること
により、請求項1および請求項2に記載の発明では検出
不可能な程度の軽い異常セルをも検出することができ
る。
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に供給する電圧Vppを変化させて、メモリセルと基準
値セル双方に流れるドレイン電流の大小を比較すること
により、請求項1および請求項2に記載の発明では検出
不可能な程度の軽い異常セルをも検出することができ
る。
【0066】さらに、請求項1に記載の不揮発性半導体
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Vppとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値の大小か
ら、請求項1および請求項2に記載の発明では検出不可
能な程度の軽い異常セルをも検出することができる。さ
らに、請求項3の発明よりも確実にスクリーニングを行
うことができる。
記憶装置のメモリセルスクリーニング方法によって異常
セルを検出した後、異常とみなされなかったメモリセル
に対して、メモリセルに流れるドレイン電流が基準電流
よりも少ない場合に、メモリセルのコントロールゲート
に電圧Vppとは異なり、かつ互いに異なる電圧を複数
回供給して、各供給電圧値に対して該メモリセルに流れ
るドレイン電流の勾配を算出し、算出された値の大小か
ら、請求項1および請求項2に記載の発明では検出不可
能な程度の軽い異常セルをも検出することができる。さ
らに、請求項3の発明よりも確実にスクリーニングを行
うことができる。
【0067】さらに、請求項1〜請求項4の不揮発性半
導体記憶装置のメモリセルスクリーニング方法によって
異常セルを検出した後、正常とみなされたメモリセルに
対して、過消去不良を起こしているか否かを検出するこ
とにより、従来のように正常なメモリセルをスクリーニ
ングしてしまうことはない。
導体記憶装置のメモリセルスクリーニング方法によって
異常セルを検出した後、正常とみなされたメモリセルに
対して、過消去不良を起こしているか否かを検出するこ
とにより、従来のように正常なメモリセルをスクリーニ
ングしてしまうことはない。
【0068】本発明の不揮発性半導体記憶装置によれ
ば、メモリセルのコントロールゲートに電圧Vppを供
給する外部電源および供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続することができ、閾値一
定の基準値セルのコントロールゲートに電圧Vccを供
給する内部電源および供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続することができる。ま
た、電源またはコンバータの選択や接続はマイクロコー
ドによって制御することができ、電圧供給量は電圧調整
用入力ピンで制御することができる。このようにハード
的に構成することで、各コントロールゲートに供給する
電圧を微調整することができる。
ば、メモリセルのコントロールゲートに電圧Vppを供
給する外部電源および供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続することができ、閾値一
定の基準値セルのコントロールゲートに電圧Vccを供
給する内部電源および供給電圧調整可能なD/Aコンバ
ータを選択的に切り替えて接続することができる。ま
た、電源またはコンバータの選択や接続はマイクロコー
ドによって制御することができ、電圧供給量は電圧調整
用入力ピンで制御することができる。このようにハード
的に構成することで、各コントロールゲートに供給する
電圧を微調整することができる。
【図1】(a)はフラッシュメモリのメモリセルの断面
構造を示す図であり、(b)はメモリセルのId−Vg
特性の一般的な例を示す図であり、(c)は閾値VTH
の分布の一例を示す図である。
構造を示す図であり、(b)はメモリセルのId−Vg
特性の一般的な例を示す図であり、(c)は閾値VTH
の分布の一例を示す図である。
【図2】(a)はフラッシュメモリのメモリセルの異常
例を説明するための図であり、(b)はそのメモリセル
のId−Vg特性を示す図であり、(c)はその等価回
路を示す図である。
例を説明するための図であり、(b)はそのメモリセル
のId−Vg特性を示す図であり、(c)はその等価回
路を示す図である。
【図3】(a)は不揮発性半導体記憶装置のデータ読み
出し回路構成の一例を示す図であり、(b)は消去時、
書き込み時およびSRCのVTHを示す図である。
出し回路構成の一例を示す図であり、(b)は消去時、
書き込み時およびSRCのVTHを示す図である。
【図4】実施形態に係る不揮発性半導体記憶装置におけ
るデータ入出力動作を説明するための図である。
るデータ入出力動作を説明するための図である。
【図5】実施形態1に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
【図6】メモリセルの消去時のId−Vg特性を示す図
である。
である。
【図7】実施形態2に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
【図8】実施形態に係る不揮発性半導体記憶装置におい
て、メモリセルに流れるドレイン電流が基準電流Id
(R)よりも高いか低いかを判定する手段を備えたデー
タ読み出し回路構成を示す図である。
て、メモリセルに流れるドレイン電流が基準電流Id
(R)よりも高いか低いかを判定する手段を備えたデー
タ読み出し回路構成を示す図である。
【図9】実施形態3に係る不揮発性半導体記憶装置のメ
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
モリセルスクリーニング方法を説明するためのフローチ
ャートである。
【図10】実施形態4に係る不揮発性半導体記憶装置の
メモリセルスクリーニング方法を説明するためのフロー
チャートである。
メモリセルスクリーニング方法を説明するためのフロー
チャートである。
1 アドレスピン 2、16 入力バッファ 3 アドレスラッチ 4 ワード線デコーダ 5 カラム線デコーダ 6 メモリセルアレイ 7 出力MUX 8、31、54 センスアンプ 9 ステータスレジスタ 10 コマンドステートマシーン 11 ライトステートマシーン 12 インターフェースレジスタ 13 マイクロコードストレージ 14 書き込み・消去用高電圧回路 15 データラッチ 17 出力バッファ 18 データピン 19 コントロールピン 20 書き込み・消去用電源 21 回路用電源 22 グランド 23 Vpp電圧調整用入力ピン 24、27 D/Aコンバータ 25、28 SELECT回路 26 Vcc電圧調整用入力ピン 32、65 メモリセル 33 基準値セル 34 基準値セルの特性 35、52、53、64 抵抗 41 基板 42 ドレイン 43 ソース 44 コントロールゲート 45 フローティングゲート 46、47 絶縁膜 51 判定手段 60 不揮発性半導体記憶装置 61 メタル配線 62 空洞 63 メモリセルの特性異常
Claims (6)
- 【請求項1】 半導体基板上に、フローティングゲート
とコントロールゲートを有する絶縁ゲート型メモリトラ
ンジスタからなる複数のメモリセルがマトリクス状に配
置され、各メモリセルを電気的に書き換え可能であり、
かつ、一括消去またはブロック消去が可能な不揮発性半
導体記憶装置のメモリセルをスクリーニングする方法で
あって、 メモリセルを一括消去またはブロック消去した後、メモ
リセルのコントロールゲートに外部電源電圧Vppを供
給すると共に、閾値一定の基準値セルのコントロールゲ
ートに内部電源電圧Vccを供給して、該メモリセルに
流れるドレイン電流が該基準値セルに流れるドレイン電
流よりも少ないかまたは同じである場合に異常セルとし
て検出する不揮発性半導体記憶装置のメモリセルスクリ
ーニング方法。 - 【請求項2】 半導体基板上に、フローティングゲート
とコントロールゲートを有する絶縁ゲート型メモリトラ
ンジスタからなる複数のメモリセルがマトリクス状に配
置され、各メモリセルを電気的に書き換え可能であり、
かつ、一括消去またはブロック消去が可能な不揮発性半
導体記憶装置のメモリセルをスクリーニングする方法で
あって、 メモリセルを一括消去またはブロック消去した後、閾値
一定の基準値セルのコントロールゲートに内部電源電圧
Vccを供給すると共に、メモリセルのコントロールゲ
ートに調整可能な電圧を供給してその電圧を調整し、該
基準値セルに流れるドレイン電流および該メモリセルに
流れるドレイン電流が等しくなったときに該メモリセル
のコントロールゲートに供給される電圧値が基準値より
も大きいかまたは同じである場合に異常セルとして検出
する不揮発性半導体記憶装置のメモリセルスクリーニン
グ方法。 - 【請求項3】 請求項1に記載の不揮発性半導体記憶装
置のメモリセルスクリーニング方法によって異常セルを
検出した後、 異常とみなされなかったメモリセルに対して、該メモリ
セルに流れるドレイン電流が基準電流よりも少ない場合
には、該メモリセルのコントロールゲートに供給する電
圧を変化させて、該メモリセルに流れるドレイン電流が
前記基準値セルに流れるドレイン電流よりも少ないかま
たは同じである場合に異常セルとして検出する不揮発性
半導体記憶装置のメモリセルスクリーニング方法。 - 【請求項4】 請求項1に記載の不揮発性半導体記憶装
置のメモリセルスクリーニング方法によって異常セルを
検出した後、 異常とみなされなかったメモリセルに対して、該メモリ
セルに流れるドレイン電流が基準電流よりも低い場合に
は、該メモリセルのコントロールゲートに供給する電圧
を複数回変化させて、各供給電圧値に対して該メモリセ
ルに流れるドレイン電流の勾配を算出し、算出された値
が基準データよりも小さいかまたは同じである場合に異
常セルとして検出する不揮発性半導体記憶装置のメモリ
セルスクリーニング方法。 - 【請求項5】 請求項1乃至請求項4のいずれかに記載
の不揮発性半導体記憶装置のメモリセルスクリーニング
方法によって異常セルを検出した後、正常とみなされた
メモリセルに対して、過消去不良を起こしているか否か
を検出する不揮発性半導体記憶装置のメモリセルスクリ
ーニング方法。 - 【請求項6】 請求項1乃至請求項5のいずれかに記載
の不揮発性半導体記憶装置のメモリセルスクリーニング
方法によりスクリーニングされる不揮発性半導体記憶装
置であって、 メモリセルのコントロールゲートに、電圧Vppを供給
する外部電源または供給電圧調整可能なD/Aコンバー
タを選択的に切り替えて接続可能であり、閾値一定の基
準値セルのコントロールゲートに、電圧Vccを供給す
る内部電源または供給電圧調整可能なD/Aコンバータ
を選択的に切り替えて接続可能であり、電源またはコン
バータの選択と接続をマイクロコードにより制御可能で
あり、電圧供給量を入力ピンにより制御可能である不揮
発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36194899A JP2001176298A (ja) | 1999-12-20 | 1999-12-20 | 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36194899A JP2001176298A (ja) | 1999-12-20 | 1999-12-20 | 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001176298A true JP2001176298A (ja) | 2001-06-29 |
Family
ID=18475393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36194899A Withdrawn JP2001176298A (ja) | 1999-12-20 | 1999-12-20 | 不揮発性半導体記憶装置およびそのメモリセルスクリーニング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001176298A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050064600A (ko) * | 2003-12-24 | 2005-06-29 | 매그나칩 반도체 유한회사 | 플래시 메모리 장치 |
US7477549B2 (en) * | 2005-04-12 | 2009-01-13 | Kabushiki Kaisha Toshiba | Reference current generating circuit of nonvolatile semiconductor memory device |
-
1999
- 1999-12-20 JP JP36194899A patent/JP2001176298A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20050064600A (ko) * | 2003-12-24 | 2005-06-29 | 매그나칩 반도체 유한회사 | 플래시 메모리 장치 |
US7477549B2 (en) * | 2005-04-12 | 2009-01-13 | Kabushiki Kaisha Toshiba | Reference current generating circuit of nonvolatile semiconductor memory device |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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