JP2001160799A - Spread spectrum communication equipment, its transmitting device and its receiving device - Google Patents
Spread spectrum communication equipment, its transmitting device and its receiving deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、スペクトラム拡散
通信装置に関し、特に、データ転送速度を向上すると共
に復調を簡易に行うことができる直接拡散によるスペク
トラム拡散通信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a spread spectrum communication apparatus, and more particularly to a direct spread spectrum communication apparatus capable of improving data transfer speed and performing demodulation easily.
【０００２】[0002]
【従来の技術】スペクトラム拡散通信における変調方式
の１つに直接拡散による変調がある。この直接拡散によ
るスペクトラム拡散通信装置は、例えば図２２に示す変
調装置と図２４に示す復調装置とで構成される。この例
はＤＱＰＳＫ変調（差動化位相変調）について示す。2. Description of the Related Art One of the modulation systems in spread spectrum communication is modulation by direct spreading. This spread spectrum communication apparatus using direct spreading is composed of, for example, a modulator shown in FIG. 22 and a demodulator shown in FIG. This example shows DQPSK modulation (differential phase modulation).
【０００３】図２２において、シリアル信号である入力
データ（情報データ）は、直列並列（シリアル／パラレ
ル）変換器１００において、変調の多重数ｍに応じて、
ｍビットのパラレル信号に変換される。この後、直列並
列変換器１００のｍビットのパラレル信号出力の各々の
ビットが、ｍ個のグレイコード全加算器２０１乃至２０
ｍにおいて、ｍ対のＩ相及びＱ相の差動データに変換さ
れる。グレイコード全加算器２０１乃至２０ｍの各々の
構成を図２３（ａ）に示し、その入力（ｉ、ｑ）及び遅
延入力（Ｉ、Ｑ）とグレイコード（ＧＣ）出力（Ｉ、
Ｑ）との関係を図２３（ｂ）に示す。In FIG. 22, input data (information data), which is a serial signal, is converted by a serial / parallel (serial / parallel) converter 100 according to the number m of multiplexed modulations.
It is converted to an m-bit parallel signal. Thereafter, each bit of the m-bit parallel signal output of the serial-to-parallel converter 100 is converted into m gray code full adders 201 to 20.
At m, the data is converted into m pairs of I-phase and Q-phase differential data. FIG. 23A shows the configuration of each of the gray code full adders 201 to 20m. The input (i, q) and the delay input (I, Q) and the gray code (GC) output (I,
The relationship with Q) is shown in FIG.
【０００４】グレイコード全加算器２０１乃至２０ｍの
ｍ対の差動出力は、対応するｍ対の乗算器３１１乃至３
ｍ２において、対応するｍ個の拡散符号ＰＮ−１、ＰＮ
−２、．．．ＰＮ−ｍと乗算される。この後、乗算器３
１１、３２１、．．．３ｍ１からのｍ個のＩ相の出力が
加算器４０１において加算され、乗算器３１２、３２
２、．．．３ｍ２からのｍ個のＱ相の出力が加算器４０
２において加算される。加算器４０１の出力Ｉ及び加算
器４０２の出力Ｑとがベクトル変調器５００においてベ
クトル変調（位相を直交させて変調）され、その出力が
拡散信号として送信される。[0004] The m pairs of differential outputs of the Gray code full adders 201 to 20 m are output from the corresponding m pairs of multipliers 311 to 3.
m2, the corresponding m spreading codes PN-1, PN
-2,. . . PN-m. Thereafter, the multiplier 3
11, 321,. . . The m I-phase outputs from 3m1 are added in adder 401, and multipliers 312, 32
2,. . . The output of m Q phases from 3m2 is
It is added at 2. The output I of the adder 401 and the output Q of the adder 402 are vector-modulated (modulated by making the phases orthogonal) in the vector modulator 500, and the output is transmitted as a spread signal.
【０００５】図２４において、受信された拡散信号は、
ＤＱＰＳＫ変調用のＳＡＷ（表面弾性波）デバイスから
なるマッチドフィルタ（ＭＦ、即ち、ＳＡＷＭＦ）６０
０に入力され、その相関出力を得る。マッチドフィルタ
６００の構成を図２５に示す。また、その櫛形電極の構
成を図２６に示す。櫛形電極の構成は、変調において用
いる拡散符号に応じたものとされる。マッチドフィルタ
６００の相関出力は、合計４個である。出力＃１及び出
力＃３はＩ相の出力であり、出力＃１の遅延時間が拡散
符号の１周期、出力＃３の遅延時間が拡散符号の２周期
＋π／４である。出力＃２及び出力＃４はＱ相の出力で
あり、出力＃２の遅延時間が拡散符号の１周期、出力＃
４の遅延時間が拡散符号の２周期−π／４である。拡散
符号がＱＰＳＫ変調されるため、一方の列が他方の列に
対してπ／２だけ位相がずれた位置に櫛形電極が形成さ
れる。[0005] In FIG. 24, the received spread signal is
A matched filter (MF, ie, SAWMF) 60 comprising a SAW (surface acoustic wave) device for DQPSK modulation
0 to get its correlation output. FIG. 25 shows the configuration of the matched filter 600. FIG. 26 shows the configuration of the comb-shaped electrode. The configuration of the comb-shaped electrode is determined according to the spreading code used in the modulation. The total number of correlation outputs of the matched filter 600 is four. The outputs # 1 and # 3 are I-phase outputs. The delay time of the output # 1 is one cycle of the spread code, and the delay time of the output # 3 is two cycles of the spread code + π / 4. The output # 2 and the output # 4 are outputs of the Q phase, and the delay time of the output # 2 is one cycle of the spreading code,
The delay time of 4 is 2 periods of the spreading code -π / 4. Since the spread code is QPSK-modulated, a comb-shaped electrode is formed at a position where one column is shifted in phase by π / 2 with respect to the other column.
【０００６】マッチドフィルタ６００の相関出力の一方
＃１を、乗算器７０１により乗算して２乗検波しＬＰＦ
（ロウパスフィルタ）８０１及び比較器９０１を通過さ
せることにより、同期信号ＴＲＩＧを得ることができ
る。また、乗算器７０２及び７０３により遅延時間の等
しいＩ相及びＱ相の２個の出力＃１及び＃２の積及び出
力＃３及び＃４の積を求め、ＬＰＦ８０２及び８０３と
比較器９０２及び９０３を通過させることにより、信号
Ｉ及びＱを得る。これらの各信号を用いることにより、
判定回路及びＰ／Ｓ復調回路１０００において受信拡散
信号を復調し、復調データを得る。[0006] One of the correlation outputs # 1 of the matched filter 600 is multiplied by a multiplier 701 to perform square detection and LPF is performed.
(Low-pass filter) 801 and the comparator 901 allow the synchronization signal TRIG to be obtained. The multipliers 702 and 703 calculate the product of the two outputs # 1 and # 2 of the I-phase and the Q-phase having the same delay time and the product of the outputs # 3 and # 4, and the LPFs 802 and 803 and the comparators 902 and 903. To obtain signals I and Q. By using each of these signals,
The received spread signal is demodulated in the determination circuit and the P / S demodulation circuit 1000 to obtain demodulated data.
【０００７】[0007]
【発明が解決しようとする課題】上述のＤＱＰＳＫ変調
を用いた直接拡散によるスペクトラム拡散通信装置によ
れば、多重数ｍを大きくすることにより、データの転送
効率を向上している。従って、多重数ｍは大きい程よ
い。According to the spread spectrum communication apparatus using direct spreading using the DQPSK modulation, the data transfer efficiency is improved by increasing the number of multiplexes m. Therefore, the larger the multiplex number m, the better.
【０００８】しかし、本発明者の検討によれば、実際に
は、多重数ｍを大きくすることには限界がある。即ち、
復調のためにＳＡＷデバイスからなるマッチドフィルタ
６００を用いているため、多重数ｍを大きくすると、相
関出力のＳ／Ｎ（信号／雑音）比が悪化する。このた
め、乗算器７０１における２乗検波による同期信号ＴＲ
ＩＧの抽出が難しくなる。従って、多重数ｍを大きくし
てデータの転送効率を向上すると復調が困難になるの
で、多重数ｍはある程度までしか大きくできず、高速化
にも限界がある。However, according to the study of the present inventor, there is a limit in actually increasing the multiplex number m. That is,
Since the matched filter 600 composed of a SAW device is used for demodulation, if the multiplex number m is increased, the S / N (signal / noise) ratio of the correlation output deteriorates. Therefore, the synchronization signal TR by the square detection in the multiplier 701
Extraction of IG becomes difficult. Therefore, demodulation becomes difficult if the number of multiplexes m is increased to improve the data transfer efficiency. Therefore, the number of multiplexes m can be increased only to a certain extent, and there is a limit to speeding up.
【０００９】また、図２２から判るように、多重数ｍを
大きくするためには、これに応じて送信装置においてグ
レイコード全加算器２０１等及び乗算器３１１等の数を
増加させる必要がある。このため、多重数ｍを大きくし
てデータの転送効率を向上するためには、送信装置の回
路が極めて大型化、複雑化してしまう。従って、この点
からも、高速化に限界がある。Further, as can be seen from FIG. 22, in order to increase the multiplexing number m, it is necessary to increase the number of the gray code full adders 201 and the like and the number of multipliers 311 and the like in the transmitting apparatus accordingly. Therefore, in order to improve the data transfer efficiency by increasing the multiplex number m, the circuit of the transmission device becomes extremely large and complicated. Therefore, from this point, there is a limit to speeding up.
【００１０】本発明は、データ転送速度を向上すると共
に復調を簡易に行うことができる直接拡散によるスペク
トラム拡散通信装置を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a spread spectrum communication apparatus using direct spreading, which can improve the data transfer rate and can easily perform demodulation.
【００１１】また、本発明は、データ転送速度を向上す
ると共に復調を簡易に行うことができる直接拡散による
スペクトラム拡散通信における送信装置を提供すること
を目的とする。It is another object of the present invention to provide a transmission apparatus for spread spectrum communication by direct spreading, which can improve the data transfer rate and can easily perform demodulation.
【００１２】また、本発明は、データ転送速度を向上す
ると共に復調を簡易に行うことができる直接拡散による
スペクトラム拡散通信における受信装置を提供すること
を目的とする。Another object of the present invention is to provide a receiving apparatus in spread spectrum communication by direct spreading, which can improve the data transfer rate and can easily perform demodulation.
【００１３】[0013]
【課題を解決するための手段】本発明のスペクトラム拡
散通信装置は、拡散符号を用いて直接拡散によるスペク
トラム拡散を行って変調した信号を送信する送信装置
と、送信された信号を受信して復調する受信装置とから
なる。送信装置は、シリアルデータである送信データを
所定のビット幅のパラレルデータに変換する変換回路
と、所定の入力信号に基づいて差動出力を生成するグレ
イコード全加算器と、グレイコード全加算器からの差動
出力の一方に対して基準である第１の拡散符号列を乗算
する第１の送信側乗算器と、変換回路の出力に基づいて
第１の拡散符号列とは異なる第２の拡散符号列を形成す
るセレクタと、グレイコード全加算器からの差動出力の
他方に対してセレクタの選択出力を乗算する第２の送信
側乗算器と、第１及び第２の送信側乗算器からの出力を
相互の位相が直交するようにして変調する変調回路とを
備える。受信装置は、送信装置からの送信データを受信
してこれに基づいてその所定の位置から２列かつ複数個
の所定の相関出力を出力するＳＡＷデバイスからなるマ
ッチドフィルタと、マッチドフィルタの出力する２列か
つ複数個の相関出力の内の所定のものを乗算する１又は
複数の受信側乗算器とを備える。SUMMARY OF THE INVENTION A spread spectrum communication apparatus according to the present invention includes a transmitting apparatus for transmitting a signal modulated by performing spread spectrum by direct spreading using a spreading code, and a receiving apparatus for receiving and demodulating the transmitted signal. Receiving device. The transmitting device includes: a conversion circuit that converts transmission data that is serial data into parallel data having a predetermined bit width; a gray code full adder that generates a differential output based on a predetermined input signal; and a gray code full adder , A first transmission-side multiplier that multiplies one of the differential outputs from the first spreading code string as a reference, and a second spreading code string different from the first spreading code string based on the output of the conversion circuit. A selector for forming a spreading code sequence, a second transmission-side multiplier for multiplying the other of the differential outputs from the gray code full adder by a selection output of the selector, and first and second transmission-side multipliers And a modulation circuit that modulates the outputs from the first and second modules so that their phases are orthogonal to each other. The receiving device receives the transmission data from the transmitting device and outputs a two-row and a plurality of predetermined correlation outputs from the predetermined position based on the received data. One or more receiving-side multipliers for multiplying a predetermined one of a plurality of correlation outputs in a column.
【００１４】本発明のスペクトラム拡散通信装置によれ
ば、グレイコード全加算器からの差動出力に対して、各
々、第１の拡散符号列と、シリアル信号である送信デー
タを変換して得たパラレル信号に基づいて形成した第２
の拡散符号列とを、別々に乗算して得た信号を変調し
て、スペクトラム拡散信号として送信する。これによ
り、基準となる第１の拡散符号列と、送信データに応じ
てその量が定まる第１の拡散符号列に対するオフセット
量を有する第２の拡散符号列とを、送信することができ
る。従って、第１の拡散符号列を基準としてオフセット
量を検出することにより、第２の拡散符号列の元になっ
た送信データを復調することができる。これにより、直
接拡散によるスペクトラム拡散通信において、データの
転送効率の向上のために多重数ｍを大きくする必要がな
い。即ち、時間軸上に変調データを多重化する必要がな
い。一方、データの転送効率は、パラレル信号のビット
幅を大きくすることにより、向上することができる。以
上のことから、復調のためにＳＡＷデバイスからなるマ
ッチドフィルタを用いた場合において、データの転送効
率を向上させるためにパラレル信号のビット幅を大きく
しても、相関出力のＳ／Ｎ（信号／雑音）比が悪化する
ことはない。このため、２乗検波による同期信号の抽出
が難しくなることを防止して、データの転送効率を向上
することができ、また、復調が困難になることを防止す
ることができる。また、多重数ｍを大きくする必要がな
いので、送信装置の回路が大型化、複雑化することを防
止することができる。According to the spread spectrum communication apparatus of the present invention, the differential output from the gray code full adder is obtained by converting the first spread code string and the transmission data as a serial signal, respectively. The second formed based on the parallel signal
, And modulates a signal obtained by separately multiplying the spread code sequence with the spread code sequence, and transmits the modulated signal as a spread spectrum signal. Thus, it is possible to transmit the reference first spreading code sequence and the second spreading code sequence having an offset amount with respect to the first spreading code sequence whose amount is determined according to transmission data. Therefore, by detecting the offset amount with reference to the first spread code sequence, it is possible to demodulate the transmission data on which the second spread code sequence is based. This eliminates the need to increase the multiplex number m in order to improve data transfer efficiency in spread spectrum communication using direct spreading. That is, there is no need to multiplex modulated data on the time axis. On the other hand, data transfer efficiency can be improved by increasing the bit width of the parallel signal. From the above, when a matched filter including a SAW device is used for demodulation, even if the bit width of the parallel signal is increased to improve the data transfer efficiency, the S / N (signal / signal) of the correlation output is increased. Noise) ratio does not deteriorate. Therefore, it is possible to prevent the extraction of the synchronization signal by the square detection from becoming difficult, improve the data transfer efficiency, and prevent the demodulation from becoming difficult. Further, since it is not necessary to increase the multiplex number m, it is possible to prevent the circuit of the transmission device from becoming large and complicated.
【００１５】[0015]
【発明の実施の形態】図１乃至図９は、本発明の第１の
実施態様によるスペクトラム拡散通信装置を示す。特
に、図１（ａ）はスペクトラム拡散通信装置における送
信装置を示し、図１（ｂ）はその受信装置を示す。スペ
クトラム拡散通信装置は送信装置と受信装置とからな
る。1 to 9 show a spread spectrum communication apparatus according to a first embodiment of the present invention. In particular, FIG. 1A shows a transmitting device in a spread spectrum communication device, and FIG. 1B shows the receiving device. A spread spectrum communication apparatus includes a transmitting apparatus and a receiving apparatus.
【００１６】図１（ａ）に示すように、スペクトラム拡
散通信装置の送信装置は、拡散符号を用いて直接拡散に
よるスペクトラム拡散を行って変調した信号を送信す
る。送信装置は、変換回路６、グレイコード全加算器
１、信号発生回路２、第１の送信側乗算器３、セレクタ
７、第２の送信側乗算器４、変調回路５、ローカル発振
器８を備える。As shown in FIG. 1A, a transmitter of a spread spectrum communication apparatus transmits a signal modulated by performing spread spectrum by direct spreading using a spreading code. The transmission device includes a conversion circuit 6, a gray code full adder 1, a signal generation circuit 2, a first transmission side multiplier 3, a selector 7, a second transmission side multiplier 4, a modulation circuit 5, and a local oscillator 8. .
【００１７】変換回路６は、シリアルデータである送信
データを所定のビット幅のパラレルデータに変換する。
このために、変換回路６は周知のシリアル／パラレル変
換（直列並列変換）回路からなる。変換回路６へ入力さ
れる送信データａの波形を、図３に示す。送信データａ
はシリアルデータであり、順に、０番目のデータ、１番
目のデータ、・・・からなる。The conversion circuit 6 converts transmission data, which is serial data, into parallel data having a predetermined bit width.
For this purpose, the conversion circuit 6 comprises a well-known serial / parallel conversion (serial / parallel conversion) circuit. FIG. 3 shows a waveform of the transmission data a input to the conversion circuit 6. Transmission data a
Is serial data, and is composed of 0th data, 1st data,... In order.
【００１８】変換回路６の出力であるパラレルデータの
ビット幅ｍは、第１及び第２の拡散符号列ＰＮ１及びＰ
Ｎ２の長さをＬとするとき、２m ＜Ｌ＜２m+1 である。
この例では、例えばＬ＝１１（即ち、バーカ符号）、ｍ
＝３とされる。即ち、変換回路６は、入力されたシリア
ルデータである送信データを、３ビット幅のパラレルデ
ータに変換する。従って、変換回路６へ入力されるクロ
ック信号（シリパラクロック）ｂの波形は、図３に示す
ように、シリアルデータである送信データａの３個毎に
立ち上がるように、その周期が設定される。即ち、ビッ
ト幅ｍの時、送信データａのｍ個の周期とされる。従っ
て、変換回路６の出力ｃは、図３に示すように、送信デ
ータａの０乃至２番目のデータの３ビットをパラレル信
号としたＳｅ１０、・・・からなる。The bit width m of the parallel data output from the conversion circuit 6 is equal to the first and second spreading code strings PN1 and PN.
When the length of N2 is L, 2m <L < 2m + 1 .
In this example, for example, L = 11 (ie, Barker code), m
= 3. That is, the conversion circuit 6 converts the input transmission data, which is serial data, into 3-bit width parallel data. Accordingly, the cycle of the waveform of the clock signal (serial / parallel clock) b input to the conversion circuit 6 is set so as to rise every three transmission data a, which is serial data, as shown in FIG. That is, when the bit width is m, m periods of the transmission data a are set. Accordingly, as shown in FIG. 3, the output c of the conversion circuit 6 is composed of Se10,... Using three bits of the 0th to 2nd data of the transmission data a as parallel signals.
【００１９】グレイコード全加算器１は、所定の入力信
号に基づいて差動出力を生成する。この例では、グレイ
コード全加算器１の所定の入力信号は、双方ともに、同
一の信号「０」からなる。グレイコード全加算器１は、
例えば図２３（ａ）に示す構成とされる。The Gray code full adder 1 generates a differential output based on a predetermined input signal. In this example, the predetermined input signals of the gray code full adder 1 both consist of the same signal "0". Gray code full adder 1
For example, the configuration shown in FIG.
【００２０】この例の場合、実際には、グレイコード全
加算器１を省略することができる。即ち、等しい所定の
入力信号、例えば「０」を、直接第１及び第２の送信側
乗算器３及び４に入力するようにしてもよい。In the case of this example, the gray code full adder 1 can be actually omitted. That is, an equal predetermined input signal, for example, “0” may be directly input to the first and second transmission-side multipliers 3 and 4.
【００２１】信号発生回路２は、所定の周期で、第１の
拡散符号列ＰＮ１を繰り返し生成する。信号発生回路２
は、ＰＮ符号を形成するので、ＰＮ信号発生回路２であ
る。第１の拡散符号列ＰＮ１の一例を図２に示す。前述
のように、符号長Ｌ＝１１である。丸印で囲んだビット
が先頭ビットである。これが、オフセット検出の基準
（フレーム）となる。第１の拡散符号列ＰＮ１は第１の
送信側乗算器３に入力される。第１の拡散符号列ＰＮ１
は、このスペクトラム拡散通信装置における変調復調の
基準となる信号である。即ち、送信時の変調における及
び受信時の復調におけるオフセット量の基準となる。The signal generation circuit 2 repeatedly generates a first spread code string PN1 at a predetermined cycle. Signal generation circuit 2
Is a PN signal generation circuit 2 because it forms a PN code. FIG. 2 shows an example of the first spreading code sequence PN1. As described above, the code length L = 11. The bits surrounded by circles are the first bits. This is the reference (frame) for offset detection. The first spreading code sequence PN1 is input to the first transmitting-side multiplier 3. First spreading code sequence PN1
Is a signal serving as a reference for modulation and demodulation in this spread spectrum communication apparatus. That is, it is a reference for the offset amount in the modulation at the time of transmission and the demodulation at the time of reception.
【００２２】第１の送信側乗算器３は、グレイコード全
加算器１からの差動出力の一方（Ｉ相又はインフェーズ
相）に対して、基準である第１の拡散符号列ＰＮ１を乗
算（ミキシング）する。この乗算は、所定のタイミング
（第１の拡散符号列ＰＮ１の生成の周期）で繰り返し行
われる。これにより、第１の送信側乗算器３の出力ｄ
は、図３に示すように、前記所定のタイミングで第１の
拡散符号列ＰＮ１を繰り返し出力するようにされる。即
ち、出力ｄは、前記所定のタイミングで常に一定のデー
タの繰り返しである。The first transmission-side multiplier 3 multiplies one of the differential outputs (I-phase or in-phase) from the gray code full adder 1 by a first spreading code sequence PN1 as a reference. (Mixing). This multiplication is repeatedly performed at a predetermined timing (the generation cycle of the first spread code string PN1). Thereby, the output d of the first transmitting side multiplier 3 is obtained.
As shown in FIG. 3, the first spreading code sequence PN1 is repeatedly output at the predetermined timing. That is, the output d is a repetition of constant data at the predetermined timing.
【００２３】セレクタ７は、変換回路６の出力ｃに基づ
いて、第１の拡散符号列ＰＮ１とは異なる第２の拡散符
号列ＰＮ２を形成する。従って、セレクタ７は、ＰＮ符
号を形成するので、ＰＮセレクタ７である。第２の拡散
符号列ＰＮ２の一例を図２に示す。前述のように、符号
長Ｌ＝１１である。丸印で囲んだビットが、各々の拡散
符号列における先頭ビットである。これがオフセット位
置となり、オフセット量を定める。従って、ＰＮセレク
タ７は、変換回路６の３ビットの出力が図２に示す値で
ある場合、これに対応する第２の拡散符号列ＰＮ２を形
成して出力する。ｍビット（この場合は３ビット）のパ
ラレルデータと第２の拡散符号列ＰＮ２とは１対１に対
応する。The selector 7 forms a second spread code sequence PN2 different from the first spread code sequence PN1 based on the output c of the conversion circuit 6. Therefore, the selector 7 is a PN selector 7 because it forms a PN code. FIG. 2 shows an example of the second spreading code sequence PN2. As described above, the code length L = 11. The bits surrounded by circles are the leading bits in each spread code sequence. This is the offset position, and determines the offset amount. Therefore, when the 3-bit output of the conversion circuit 6 has the value shown in FIG. 2, the PN selector 7 forms and outputs a second spread code string PN2 corresponding to this. The m-bit (3 bits in this case) parallel data and the second spreading code string PN2 correspond one-to-one.
【００２４】第２の送信側乗算器４は、グレイコード全
加算器１からの差動出力の他方（Ｑ相又はクォドラチャ
ー相）に対してＰＮセレクタ７の出力する第２の拡散符
号列ＰＮ２を乗算する。即ち、前記差動出力の他方Ｑ相
と第２の拡散符号列ＰＮ２との排他的論理和を求める。
この乗算は、所定のタイミング（第２の拡散符号列ＰＮ
２の生成の周期）で繰り返し行われる。これにより、第
２の送信側乗算器４の出力ｅは、図３に示すように、前
記所定のタイミングで第２の拡散符号列ＰＮ２を出力す
るようにされる。即ち、出力ｅは、前記所定のタイミン
グで、送信データａに応じた信号となる。第１の拡散符
号列ＰＮ１の生成の周期と第２の拡散符号列ＰＮ２の生
成の周期とは、相互に同期させられる。The second transmission-side multiplier 4 applies the second spreading code sequence PN2 output from the PN selector 7 to the other of the differential outputs (Q phase or quadrature phase) from the gray code full adder 1. Multiply. That is, the exclusive OR of the other Q phase of the differential output and the second spreading code string PN2 is obtained.
This multiplication is performed at a predetermined timing (second spreading code sequence PN
2 cycle). As a result, the output e of the second transmission-side multiplier 4 outputs the second spread code string PN2 at the predetermined timing as shown in FIG. That is, the output e becomes a signal corresponding to the transmission data a at the predetermined timing. The cycle of generating the first spreading code string PN1 and the cycle of generating the second spreading code string PN2 are synchronized with each other.
【００２５】例えば、前述の送信データａの０乃至２番
目のデータの３ビットが（０００）であるとする。この
場合、この３ビットに対応する図３のタイミングで、Ｐ
Ｎセレクタ７は、図２の最上段の拡散符号列を、第２の
拡散符号列ＰＮ２（０００）として出力する。従って、
出力ｅも略これと同様になる。一方、第１の拡散符号列
ＰＮ１は図２の最下段の拡散符号列からなる。従って、
出力ｄも略これと同様になる。これらを図２に示す。For example, it is assumed that three bits of the 0th to 2nd data of the transmission data a are (000). In this case, at the timing of FIG.
The N selector 7 outputs the uppermost spreading code string in FIG. 2 as a second spreading code string PN2 (000). Therefore,
The output e is substantially the same. On the other hand, the first spreading code string PN1 is composed of the lowermost spreading code string in FIG. Therefore,
The output d is substantially the same. These are shown in FIG.
【００２６】ＰＮ拡散符号列における先頭ビットは２個
以上の「０」の連続した次のビットとして検出される。
従って、第１の拡散符号列ＰＮ１の先頭ビットは、これ
が周期的に繰り返されるので、図中の丸印を付したビッ
トである。一方、第２の拡散符号列ＰＮ２（０００）の
先頭ビットは、どのような３ビットデータと連続したと
しても、図中の丸印を付したビットである。両者を比較
すると、相互の先頭ビットの位置が、２ビット分だけ異
なる。即ち、第２の拡散符号列ＰＮ２（０００）の方
が、２ビットだけ遅れる。これが多重数ｍに代えて用い
られるオフセットであり、その量がオフセット量であ
り、その先頭ビットの位置がオフセット位置である。オ
フセット量（及びオフセット位置）は、図２から判るよ
うに、送信データａ（この例の場合、３ビットデータ）
に依存して、一意に定まる。The first bit in the PN spread code string is detected as the next bit of two or more consecutive "0" s.
Therefore, the first bit of the first spreading code string PN1 is a bit with a circle in the figure because this is periodically repeated. On the other hand, the first bit of the second spread code string PN2 (000) is a bit with a circle in the figure, regardless of what kind of 3-bit data is continuous. When the two are compared, the position of the first bit is different by 2 bits. That is, the second spreading code sequence PN2 (000) is delayed by 2 bits. This is the offset used in place of the multiplex number m, the amount is the offset amount, and the position of the first bit is the offset position. As can be seen from FIG. 2, the offset amount (and offset position) is the transmission data a (3 bit data in this example).
And is uniquely determined.
【００２７】以上から、送信データａの３ビットが（０
００）であるなら、そのオフセット量は２ビットであ
る。逆に、オフセット量が２ビットであるなら、送信デ
ータａの３ビットが（０００）である。従って、このオ
フセット量によれば、送信データａを変調でき、かつ、
復調できる。また、第２の拡散符号列ＰＮ２（０００）
の先頭ビットの第１の拡散符号列ＰＮ１の先頭ビットに
対する相対位置（オフセット位置）を検出するのみで復
調できるので、容易に復調できる。From the above, three bits of the transmission data a are set to (0
00), the offset amount is 2 bits. Conversely, if the offset amount is 2 bits, 3 bits of the transmission data a are (000). Therefore, according to this offset amount, the transmission data a can be modulated, and
Can be demodulated. Also, the second spreading code string PN2 (000)
Can be demodulated simply by detecting the relative position (offset position) of the first bit of the first spreading code string PN1 with respect to the first bit, so that demodulation can be easily performed.
【００２８】オフセット位置は、図２から判るように、
拡散符号長がＬである１個の拡散符号列において、ｍ個
までは設けることができる。従って、拡散符号長がＬで
ある１個の拡散符号列を用いると、多重数がｍである場
合に相当するだけデータを多重したに等しい（多重数に
換算するとｍである）。これにより、データ転送効率を
向上しつつ、容易に復調を行うことができる。即ち、多
重数ｍによる変調よりもデータ転送効率を高くすること
ができる。The offset position is, as can be seen from FIG.
In one spreading code sequence having a spreading code length of L, up to m pieces can be provided. Therefore, when one spreading code sequence having a spreading code length of L is used, it is equivalent to multiplexing data corresponding to the case where the number of multiplexing is m (m when converted to the number of multiplexing). Thereby, demodulation can be easily performed while improving data transfer efficiency. That is, the data transfer efficiency can be made higher than the modulation by the multiplex number m.
【００２９】変調回路５は、キャリア信号を発生するロ
ーカル発振器８を用いて、第１及び第２の送信側乗算器
３及び４からの出力を相互の位相が直交するようにして
（以下、ベクトル変調という）、所定の変調をする。即
ち、周知のクォドラチャー変調を行う。これにより、変
調信号を得る。変調信号は、ラジオ周波数で無線によ
り、又は、所定の周波数で有線により、受信装置に送信
される。The modulation circuit 5 uses a local oscillator 8 for generating a carrier signal so that the outputs from the first and second transmission-side multipliers 3 and 4 are set so that their phases are orthogonal to each other (hereinafter referred to as a vector). Modulation), and performs predetermined modulation. That is, well-known quadrature modulation is performed. As a result, a modulated signal is obtained. The modulated signal is transmitted to the receiving device by radio at a radio frequency or by wire at a predetermined frequency.
【００３０】図１（ｂ）に示すように、受信装置は、Ｓ
ＡＷデバイスからなるマッチドフィルタ９を用いて受信
した信号を復調する。受信装置は、ＳＡＷデバイスから
なるマッチドフィルタ９、１又は複数の受信側乗算器１
０、ロウパスフィルタ（ＬＰＦ）１１、Ａ／Ｄ（アナロ
グ／デジタル）変換回路１２、受信処理回路１３を備え
る。[0030] As shown in FIG.
The received signal is demodulated using a matched filter 9 composed of an AW device. The receiving device includes a matched filter 9 composed of a SAW device, one or more receiving-side multipliers 1
0, a low-pass filter (LPF) 11, an A / D (analog / digital) conversion circuit 12, and a reception processing circuit 13.
【００３１】ＳＡＷデバイスからなるマッチドフィルタ
９は、送信装置からの送信データを受信して、これに基
づいて、その所定の位置から２列かつ複数個の所定の相
関出力を出力する。マッチドフィルタ９は、図２５及び
図２６に示すと同様の構成とされ、ＤＱＰＳＫ変調用の
ものであり、第１の拡散符号列ＰＮ１及び第２の拡散符
号列ＰＮ２に応じた構造とされる。即ち、マッチドフィ
ルタ９は、４個の出力＃１乃至出力＃４を出力する。前
述のように、出力＃１及び出力＃３はＩ相の出力であ
り、出力＃１の遅延時間が拡散符号の１周期、出力＃３
の遅延時間が拡散符号の２周期＋π／４である。出力＃
２及び出力＃４はＱ相の出力であり、出力＃２の遅延時
間が拡散符号の１周期、出力＃４の遅延時間が拡散符号
の２周期−π／４である。The matched filter 9 composed of a SAW device receives the transmission data from the transmission device and outputs two rows and a plurality of predetermined correlation outputs from the predetermined position based on the received data. The matched filter 9 has the same configuration as that shown in FIGS. 25 and 26, is for DQPSK modulation, and has a structure corresponding to the first spreading code sequence PN1 and the second spreading code sequence PN2. That is, the matched filter 9 outputs four outputs # 1 to # 4. As described above, the output # 1 and the output # 3 are I-phase outputs, and the delay time of the output # 1 is one cycle of the spread code and the output # 3
Is 2 cycles of the spreading code + π / 4. output#
2 and the output # 4 are Q-phase outputs, and the delay time of the output # 2 is one cycle of the spread code, and the delay time of the output # 4 is two cycles of the spread code -π / 4.
【００３２】従って、マッチドフィルタ９において、図
２５及び図２６に示すように、ｎ個（複数個）の櫛形電
極が２列に設けられ、かつ、各列の櫛形電極の各々が相
互に対向するように配置される。この例ではｎ＝２であ
る。出力＃１乃至出力＃４を出力する櫛形電極を各々電
極＃１乃至電極＃４とすると、前記２列の内の一方の列
が電極＃１及び電極＃３からなり（同一相、即ち、Ｉ相
の電極）、前記２列の内の他方の列が電極＃２及び電極
＃４からなる（前記同一相と逆相、即ち、Ｑ相の電
極）。なお、これらの相は互いに入れ替わってもよい。
前記２列の内の相互に異なる列の電極＃１及び電極＃２
が相互に対向して入力端子（電極）の側の一対とされ、
前記２列の内の相互に異なる列の電極＃３及び電極＃４
が相互に対向して入力端子と逆側の一対とされる。従っ
て、マッチドフィルタ９は、当該電極の位置に応じて定
まる所定の位置から、２列かつｎ個（複数個）の相関出
力、即ち、２ｎ個の相関出力を出力する（この例ではｎ
＝２）。Therefore, in the matched filter 9, as shown in FIGS. 25 and 26, n (plural) comb electrodes are provided in two rows, and the comb electrodes in each row face each other. Are arranged as follows. In this example, n = 2. Assuming that the comb-shaped electrodes that output the outputs # 1 to # 4 are the electrodes # 1 to # 4, one of the two rows is composed of the electrode # 1 and the electrode # 3 (the same phase, that is, I The other row of the two rows is composed of electrode # 2 and electrode # 4 (the same phase and the opposite phase, that is, Q-phase electrodes). Note that these phases may be exchanged with each other.
Electrode # 1 and electrode # 2 in mutually different rows of the two rows
Are opposed to each other to form a pair on the input terminal (electrode) side,
Electrode # 3 and electrode # 4 in different rows of the two rows
Are opposed to each other to form a pair opposite to the input terminal. Therefore, the matched filter 9 outputs two rows and n (multiple) correlation outputs, that is, 2n correlation outputs from a predetermined position determined according to the position of the electrode (in this example, nn).
= 2).
【００３３】マッチドフィルタ９の出力の一例を、図４
（ｂ）に示す。今、比較のために、第２の送信側乗算器
４に、第２の拡散符号列ＰＮ２に代えて、第１の拡散符
号列ＰＮ１が入力されたとする。この場合、マッチドフ
ィルタ９の出力は、図４（ａ）に示すように、Ｉ相及び
Ｑ相の出力共に、オフセットの基準の位置（フレーム
枠）のみが検出される。即ち、同一の拡散符号列ＰＮ１
を用いているので強い自己相関関係が現れる。これに対
して、この例のように、第２の送信側乗算器４に、第２
の拡散符号列ＰＮ２が入力されたとする。この場合、マ
ッチドフィルタ９の出力は、図４（ｂ）に示すように、
Ｉ相及びＱ相の出力共に、オフセットの基準の位置に加
えて、送信データに応じたオフセットの位置が検出され
る。即ち、異なる拡散符号を用いるので、自己相関が弱
くなる結果、オフセットの基準の位置のピークが減少
し、雑音レベルが増加する。一方、雑音レベルの数倍の
波高のオフセットのピークが出現する。An example of the output of the matched filter 9 is shown in FIG.
(B). Now, for the sake of comparison, it is assumed that the first spreading code string PN1 is input to the second transmission-side multiplier 4 instead of the second spreading code string PN2. In this case, as for the output of the matched filter 9, as shown in FIG. 4A, both the I-phase output and the Q-phase output detect only the offset reference position (frame frame). That is, the same spreading code sequence PN1
, A strong autocorrelation appears. On the other hand, as in this example, the second transmission-side multiplier 4
Is assumed to have been input. In this case, the output of the matched filter 9 is, as shown in FIG.
In both the I-phase output and the Q-phase output, an offset position corresponding to the transmission data is detected in addition to the offset reference position. That is, since different spreading codes are used, the autocorrelation is weakened, and as a result, the peak at the offset reference position is reduced, and the noise level is increased. On the other hand, an offset peak having a wave height several times the noise level appears.
【００３４】１又は複数の受信側乗算器１０は、マッチ
ドフィルタ９の出力する複数個の相関出力の内の所定の
ものを乗算する。この例では、受信側乗算器１０が、１
個設けられ、マッチドフィルタ９の前記２列の内の相互
に異なる列の入力端子の側の２個の相関出力＃１及び＃
２を乗算する。これは、グレイコード全加算器１の入力
信号が共にクロック信号φからなるので、その出力であ
る差動データに差異がなく、従って、相関出力の位相に
も変化がないためである。One or more reception-side multipliers 10 multiply a predetermined one of a plurality of correlation outputs output from the matched filter 9. In this example, the receiving side multiplier 10 has 1
And two correlation outputs # 1 and # 2 on the input terminal side of the mutually different columns of the two columns of the matched filter 9.
Multiply by two. This is because the input signals of the gray code full adder 1 are both composed of the clock signal φ, so that there is no difference in the differential data output from the clock signal φ, and therefore, there is no change in the phase of the correlation output.
【００３５】受信側乗算器１０の出力の一例を、図５
（ｂ）に示す。即ち、図５（ａ）及び図４（ｂ）に示す
マッチドフィルタ９の出力を２乗する。これにより、雑
音レベルが相対的に低下し（Ｓ／Ｎ比が向上し）、ま
た、図５（ｂ）に示すようなマイナス側がカットされた
出力が得られる。An example of the output of the receiving side multiplier 10 is shown in FIG.
(B). That is, the output of the matched filter 9 shown in FIGS. 5A and 4B is squared. As a result, the noise level is relatively reduced (the S / N ratio is improved), and an output in which the minus side is cut as shown in FIG. 5B is obtained.
【００３６】受信側乗算器１０の出力はロウパスフィル
タ１１に入力される。ロウパスフィルタ１１は、図５
（ｂ）に示す受信側乗算器１０の出力から２倍周波数成
分（雑音）を除去する。これにより、タイミング成分で
ある（２乗）包絡線を得る。即ち、この包絡線は、フレ
ーム及びオフセットを含む。ロウパスフィルタ１１の出
力はＡ／Ｄ変換回路１２に入力される。The output of the receiving-side multiplier 10 is input to the low-pass filter 11. The low-pass filter 11 corresponds to FIG.
The double frequency component (noise) is removed from the output of the receiving-side multiplier 10 shown in (b). As a result, a (square) envelope which is a timing component is obtained. That is, the envelope includes the frame and the offset. The output of the low-pass filter 11 is input to the A / D conversion circuit 12.
【００３７】Ａ／Ｄ変換回路１２は、ロウパスフィルタ
１１の出力である包絡線の値を、ｎビットのデジタル信
号に変化する。マッチドフィルタ９の出力は、図４
（ｂ）に示すように、図４（ａ）に示す場合と比較して
振幅が小さい（オフセットの変化はない）。これに加え
て、送信データに基づいてオフセット位置が変化する
が、これに応じて拡散符号列ＰＮ２が不連続になるの
で、相関関係の変化により振幅の変化が大きくなる。そ
こで、安定かつ確実にオフセット（のピーク）を検出す
るために、ロウパスフィルタ１１の出力をＡ／Ｄ変換し
てｎビットのデジタル信号とした上で、オフセット検出
を行う。Ａ／Ｄ変換回路１２の出力は受信処理回路１３
に入力される。The A / D conversion circuit 12 changes the value of the envelope output from the low-pass filter 11 into an n-bit digital signal. The output of the matched filter 9 is shown in FIG.
As shown in FIG. 4B, the amplitude is smaller than that shown in FIG. 4A (the offset does not change). In addition to this, the offset position changes based on the transmission data, but the spreading code string PN2 becomes discontinuous accordingly, so that the change in the correlation increases the change in the amplitude. Therefore, in order to detect the offset (peak) stably and reliably, the output of the low-pass filter 11 is A / D converted into an n-bit digital signal, and the offset is detected. The output of the A / D conversion circuit 12 is a reception processing circuit 13
Is input to
【００３８】受信処理回路１３は、Ａ／Ｄ変換回路１２
の出力を用いて、同期検出（オフセットの基準の位置の
検出）、同期保持（検出したオフセットの基準位置の保
持）、オフセット検出、オフセットを用いた復調等の受
信処理を行う。The reception processing circuit 13 includes an A / D conversion circuit 12
, Reception processing such as synchronization detection (detection of the offset reference position), synchronization maintenance (holding of the detected offset reference position), offset detection, and demodulation using the offset is performed.
【００３９】ここで、図６に示すように、送信装置から
送信される信号（即ち、送信データａの全体）は、プリ
アンブル、ヘッダ、データからなる構造を有する。プリ
アンブルにおいては、第２の送信側乗算器４に、第２の
拡散符号列ＰＮ２に代えて、第１の拡散符号列ＰＮ１が
入力される。従って、プリアンブルは、データとしては
意味を持たず、基準となる第１の拡散符号列ＰＮ１の同
期の検出（オフセットの基準の位置の検出）及び保持の
ために用いられる。図１の送信装置は、プリアンブルの
送信期間中、第２の送信側乗算器４に信号発生回路２か
らの第１の拡散符号列ＰＮ１を入力する。ヘッダ及びデ
ータにおいては、第２の送信側乗算器４に、第２の拡散
符号列ＰＮ２が入力される。従って、オフセットの検出
に用いられる。Here, as shown in FIG. 6, the signal transmitted from the transmitting device (ie, the entire transmission data a) has a structure including a preamble, a header, and data. In the preamble, a first spreading code sequence PN1 is input to the second transmitting-side multiplier 4 instead of the second spreading code sequence PN2. Therefore, the preamble has no meaning as data, and is used for detecting the synchronization (detecting the position of the offset reference) and maintaining the reference first spreading code string PN1. In the transmission device of FIG. 1, the first spreading code sequence PN1 from the signal generation circuit 2 is input to the second transmission-side multiplier 4 during the transmission period of the preamble. In the header and the data, the second spreading code sequence PN2 is input to the second transmission-side multiplier 4. Therefore, it is used for detecting the offset.
【００４０】受信処理回路１３は、図７に示す同期検出
（オフセットの基準の位置の検出）及び保持を行う第１
制御部１４、図９に示すオフセット検出及び復調を行う
第２制御部１９を備える。The reception processing circuit 13 performs the first synchronization detection (detection of the offset reference position) and the first synchronization shown in FIG.
The control unit 14 includes a second control unit 19 that performs offset detection and demodulation shown in FIG.
【００４１】第１制御部１４は、図７に示すように、遅
延回路１５、引き算回路１６、比較回路１７、ウィンド
ウ信号発生回路１８を備える。図７における各部の信号
を図８に示す。なお、図８においては、理解の容易のた
め、各部の信号の値を、本来のデジタル値ではなく、ア
ナログ値として表している。As shown in FIG. 7, the first control section 14 includes a delay circuit 15, a subtraction circuit 16, a comparison circuit 17, and a window signal generation circuit 18. FIG. 8 shows signals of respective parts in FIG. In FIG. 8, for easy understanding, the values of the signals of the respective units are represented not as original digital values but as analog values.
【００４２】前段のＡ／Ｄ変換回路１２の出力（ｎビッ
トのデジタル信号）ａは、そのまま引き算回路１６に入
力されると共に、遅延回路１５を介して、１クロック分
だけ遅延した信号ｂとされた上で、引き算回路１６に入
力される。このクロックは、当該Ａ／Ｄ変換回路１２
（及び第１制御部１４）の制御クロックである。引き算
回路１６は、信号ａから信号ｂを減算して、出力ｃを得
る。信号ａから１クロック分だけ遅延した信号ｂを減じ
ているので、Ａ／Ｄ変換回路１２の入力（包絡線の値）
が変化すると、図８に示すように、出力ｃはより大きく
（包絡線の約２倍）変化する。引き算回路１６の出力ｃ
は比較回路１７に入力される。The output (n-bit digital signal) a of the A / D conversion circuit 12 in the preceding stage is input to the subtraction circuit 16 as it is, and is converted into a signal b delayed by one clock via the delay circuit 15. Then, it is input to the subtraction circuit 16. This clock is supplied to the A / D conversion circuit 12
(And a control clock of the first control unit 14). The subtraction circuit 16 subtracts the signal b from the signal a to obtain an output c. Since the signal b delayed by one clock from the signal a is subtracted, the input (value of the envelope) of the A / D conversion circuit 12 is obtained.
Changes, the output c changes more (about twice the envelope) as shown in FIG. Output c of subtraction circuit 16
Is input to the comparison circuit 17.
【００４３】比較回路１７は、引き算回路１６の出力ｃ
を、第１及び第２の参照信号（閾値）ref ＋及びref −
と比較する。参照信号ref ＋及びref −は、ｎビットの
デジタル信号であり、図８に示すように、各々、信号ａ
及び信号ｂより小さい絶対値を有するようにされる。こ
れにより、本来の包絡線に対応する信号ａが入力される
と、参照信号ref ＋及びref −の双方より大きいピーク
値が検出される。一方、信号ａに雑音によるピークが含
まれていても、通常、参照信号ref ＋及びref−のいず
れか一方は超えるが他方は超えないので、双方より大き
いピーク値は検出されない。そこで、参照信号ref ＋及
びref −の双方より大きいピーク値が検出された場合、
比較回路１７は、ピーク（検出）信号Peekを出力する。
比較回路１７の出力Peekは、ウィンドウ信号発生回路１
８に入力される。The comparison circuit 17 outputs the output c of the subtraction circuit 16
With the first and second reference signals (thresholds) ref + and ref −
Compare with The reference signals ref + and ref− are n-bit digital signals, and as shown in FIG.
And an absolute value smaller than the signal b. Thus, when the signal a corresponding to the original envelope is input, a peak value larger than both the reference signals ref + and ref− is detected. On the other hand, even if the signal a includes a peak due to noise, one of the reference signals ref + and ref- usually exceeds but the other does not, so that a peak value larger than both is not detected. Therefore, when a peak value larger than both the reference signals ref + and ref− is detected,
The comparison circuit 17 outputs a peak (detection) signal Peek.
The output Peek of the comparison circuit 17 is the window signal generation circuit 1
8 is input.
【００４４】ウィンドウ信号発生回路１８は、比較回路
１７の出力Peekの入力される周期を調べ、これが一定周
期で入力されるようになると、受信信号が安定したと判
断する。そして、受信信号が安定すると、ウィンドウ信
号発生回路１８は、出力Peekのカウントを開始し、ま
た、出力Peekに基づいてウィンドウ信号Windowを形成し
て出力する。従って、この時点では、ウィンドウ信号Wi
ndowは、包絡線のピークを検出してこれに同期して形成
されている。この状態が同期検出である。The window signal generation circuit 18 checks the input period of the output Peek of the comparison circuit 17, and determines that the received signal is stable when the output Peek is input at a constant period. When the received signal is stabilized, the window signal generation circuit 18 starts counting the output Peek, and forms and outputs a window signal Window based on the output Peek. Therefore, at this point, the window signal Wi
The ndow is formed in synchronization with the detection of the peak of the envelope. This state is synchronization detection.
【００４５】この後、カウント値が一定数を超えたら、
ウィンドウ信号発生回路１８は、その内部で、ウィンド
ウ信号Windowを複製して出力する。即ち、受信信号が安
定した時の周期で出力する。従って、この時点では、ウ
ィンドウ信号Windowは、包絡線のピークとは無関係に、
先に検出した同期状態を保持してこれに基づいて形成さ
れている。この状態が同期保持である。同期保持の状態
においては、図８に点線で示すように、包絡線にオフセ
ットによるピークがあっても、ウィンドウ信号Windowが
形成されることはない（信号ａ、ｂ、ｃ、Peekは形成さ
れる）。この後、ウィンドウ信号発生回路１８は、比較
回路１７の出力Peekが一定期間以上入力されなくなる
と、ウィンドウ信号Windowの出力を停止し、保持してい
た同期の状態をリセットする。Thereafter, when the count value exceeds a certain number,
The window signal generation circuit 18 duplicates and outputs the window signal Window inside. That is, the signal is output in a cycle when the received signal is stabilized. Thus, at this point, the window signal Window is independent of the envelope peak,
The synchronization state detected earlier is held and formed based on this. This state is synchronization holding. In the synchronized state, as shown by the dotted line in FIG. 8, even if the envelope has a peak due to the offset, the window signal Window is not formed (the signals a, b, c, and Peek are formed). ). Thereafter, when the output Peek of the comparison circuit 17 is not input for a certain period or more, the window signal generation circuit 18 stops outputting the window signal Window and resets the held synchronization state.
【００４６】なお、図８に示すように、同期検出はプリ
アンブルの期間が終了する前に完了し、同期保持に移行
するようにされる。プリアンブルの期間は予め知ること
ができるから、同期検出がプリアンブル終了前に完了す
るように、出力Peekのカウント値が定められる。As shown in FIG. 8, the synchronization detection is completed before the end of the preamble period, and shifts to the synchronization holding. Since the period of the preamble can be known in advance, the count value of the output Peek is determined so that the synchronization detection is completed before the end of the preamble.
【００４７】第２制御部１９は、図９に示すように、大
小比較回路２０、遅延回路２１、カウンタ２２、ラッチ
２３、デコーダ２４、レジスタ２５を備える。As shown in FIG. 9, the second control section 19 includes a magnitude comparison circuit 20, a delay circuit 21, a counter 22, a latch 23, a decoder 24, and a register 25.
【００４８】前段のＡ／Ｄ変換回路１２の出力（ｎビッ
トのデジタル信号）ａは、大小比較回路２０に入力され
る。大小比較回路２０は、入力された信号ａを過去の信
号ａの最大値と比較する。このために、大小比較回路２
０は、過去の信号ａの最大値を保持し、保持する最大値
を遅延回路２１に出力する。遅延回路２１は、入力され
た過去の信号ａの最大値を、１クロック分だけ遅延した
信号とした上で、再び大小比較回路２０に入力する。こ
のクロックは、当該Ａ／Ｄ変換回路１２（及び第２制御
部１９）の制御クロックである。これにより、大小比較
回路２０は、入力された信号ａと、遅延回路２１からの
過去の信号ａの最大値とを比較する。The output (n-bit digital signal) a of the A / D conversion circuit 12 at the preceding stage is input to the magnitude comparison circuit 20. The magnitude comparison circuit 20 compares the input signal a with the maximum value of the past signal a. Therefore, the size comparison circuit 2
0 holds the past maximum value of the signal a and outputs the held maximum value to the delay circuit 21. The delay circuit 21 converts the maximum value of the input past signal a into a signal delayed by one clock, and then inputs the signal to the magnitude comparison circuit 20 again. This clock is a control clock for the A / D conversion circuit 12 (and the second control unit 19). Thus, the magnitude comparison circuit 20 compares the input signal a with the maximum value of the past signal a from the delay circuit 21.
【００４９】比較の結果、入力された信号ａが過去の信
号ａの最大値より大きい場合、大小比較回路２０は、そ
の保持する最大値を当該入力された信号ａの値に更新す
ると共にこれを遅延回路２１に出力する。また、この場
合、大小比較回路２０は、ラッチ２３に保持されるカウ
ンタ２２のカウンタ値（オフセットの位置を示す）を保
存する信号（カウンタ値保存信号）を、ラッチ２３に出
力する。一方、比較の結果、入力された信号ａが過去の
信号ａの最大値より小さい場合、大小比較回路２０は、
その保持する最大値を更新することなく、入力された信
号ａを遅延回路２１に出力する。また、この場合、大小
比較回路２０は、カウンタ値保存信号を出力しない。As a result of the comparison, if the input signal a is larger than the past maximum value of the signal a, the magnitude comparison circuit 20 updates the held maximum value to the value of the input signal a and updates it. Output to the delay circuit 21. In this case, the magnitude comparison circuit 20 outputs a signal (counter value storage signal) for storing the counter value (indicating the offset position) of the counter 22 held in the latch 23 to the latch 23. On the other hand, as a result of the comparison, if the input signal a is smaller than the maximum value of the past signal a, the magnitude comparison circuit 20
The input signal a is output to the delay circuit 21 without updating the held maximum value. In this case, the magnitude comparison circuit 20 does not output the counter value storage signal.
【００５０】カウンタ２２は、前記制御クロック（即
ち、第２制御部１９の制御クロック）をカウントし、そ
のカウント値をラッチ２３に出力する。ラッチ２３は、
次のカウンタ２２からのカウント値の入力があるまで、
カウンタ２２のカウント値を保持する。ラッチ２３の出
力はデコーダ２４に入力される。The counter 22 counts the control clock (that is, the control clock of the second controller 19) and outputs the count value to the latch 23. The latch 23
Until the count value is input from the next counter 22,
The count value of the counter 22 is held. The output of the latch 23 is input to the decoder 24.
【００５１】大小比較回路２０及びカウンタ２２は、共
に、前記制御クロックに同期して動作し、かつ、ウィン
ドウ信号発生回路１８から出力されるウィンドウ信号Wi
ndowをそのリセット信号として動作する。即ち、共に、
図８に示すように、ウィンドウ信号Windowの「０」に同
期してリセットされ、ウィンドウ信号Windowが「１」の
期間（同期期間）において、信号ａの最大値を検出した
時のカウンタ２２のカウント値（即ち、オフセットの位
置）をラッチ２３に保持することになる。Both the magnitude comparison circuit 20 and the counter 22 operate in synchronization with the control clock, and furthermore, the window signal Wi output from the window signal generation circuit 18 is output.
ndow operates as its reset signal. That is, both
As shown in FIG. 8, the counter 22 is reset in synchronization with the window signal Window “0” and detects the maximum value of the signal a during the period (synchronization period) when the window signal Window is “1”. The value (that is, the position of the offset) is held in the latch 23.
【００５２】具体的には、最初に、送信データのプリア
ンブルにおいて、出力Peekの周期が一定周期になるまで
は、ウィンドウ信号Windowの「１」が維持される（図８
参照）。従って、大小比較回路２０及びカウンタ２２
は、共に、リセット前の状態にあるので、その出力は無
視される。Specifically, in the preamble of the transmission data, "1" of the window signal Window is maintained until the cycle of the output Peek becomes constant (FIG. 8).
reference). Therefore, the magnitude comparison circuit 20 and the counter 22
Are in the state before reset, and their outputs are ignored.
【００５３】次に、送信データのプリアンブルにおいて
出力Peekの周期が一定周期になると、ウィンドウ信号Wi
ndowの「０」により、大小比較回路２０及びカウンタ２
２は、共に、リセットされる。プリアンブルの期間中、
ウィンドウ信号Windowが「１」の期間において、オフセ
ットによる出力Peekは存在しないので、実質的にオフセ
ットの位置は検出されない。なお、出力Peekが大きな値
をとる期間中は、ウィンドウ信号Windowの「０」によ
り、オフセットとして検出されることはない。Next, when the cycle of the output Peek becomes constant in the preamble of the transmission data, the window signal Wi
When the ndow is “0”, the magnitude comparison circuit 20 and the counter 2
2 are both reset. During the preamble,
Since the output Peek due to the offset does not exist during the period when the window signal Window is “1”, the position of the offset is not substantially detected. Note that during the period when the output Peek takes a large value, it is not detected as an offset due to “0” of the window signal Window.
【００５４】次に、送信データのヘッダ及びデータにお
いて、図８に点線で示すように、ウィンドウ信号Window
が「１」の期間において、オフセットによる出力Peekが
存在すると、当該出力Peekに対応する信号ａのピークを
記録した時点のカウンタ２２のカウント値が、ラッチ２
３に保持される。これが、当該同期区間（ウィンドウ信
号Windowの立ち上がりから立ち下がりまで）における、
オフセットの位置である。Next, in the header and data of the transmission data, as shown by the dotted line in FIG.
When the output Peek due to the offset exists during the period of “1”, the count value of the counter 22 at the time when the peak of the signal a corresponding to the output Peek is recorded is determined by the latch 2.
3 is held. This corresponds to the synchronous section (from the rise to the fall of the window signal Window).
This is the offset position.
【００５５】デコーダ２４は、ラッチ２３に保持された
カウント値をデコードして、送信データを復調する。カ
ウンタ２２はＡ／Ｄ変換回路１２（及び第２制御部１
９）の制御クロックに同期して動作するので、カウンタ
２２のカウント値が、必ずそのまま送信された拡散符号
列におけるオフセットであると言うことは言えない。ま
た、送信装置において、送信データと第２の拡散符号列
ＰＮ２との間の関係が図２に示す関係とは異なる場合が
ある。即ち、第２の拡散符号列ＰＮ２が、図２のような
符号列ではなく、ランダムな配列順序を有する拡散符号
列である場合があり得る。そこで、デコーダ２４により
ラッチ２３に保持されたカウント値をデコードして、送
信データを復調する。デコーダ２４の出力は、レジスタ
２５に入力される。The decoder 24 decodes the count value held in the latch 23 and demodulates transmission data. The counter 22 is connected to the A / D conversion circuit 12 (and the second control unit 1).
Since the operation is performed in synchronization with the control clock of 9), it cannot be said that the count value of the counter 22 is always an offset in the spread code string transmitted as it is. In the transmitting device, the relationship between the transmission data and the second spreading code sequence PN2 may be different from the relationship shown in FIG. That is, the second spreading code string PN2 may be a spreading code string having a random arrangement order instead of the code string as shown in FIG. Therefore, the count value held in the latch 23 is decoded by the decoder 24 to demodulate the transmission data. The output of the decoder 24 is input to the register 25.
【００５６】この復調された信号は、シリアル信号であ
る。この例においては、１個のカウント値あたり、３ビ
ットのシリアル信号である。例えば、オフセットの位置
が基準位置（ウィンドウ信号Windowのタイミング）から
２ビット分ずれているなら、３ビットのシリアル信号
（０００）が復調信号として得られる。This demodulated signal is a serial signal. In this example, each count value is a 3-bit serial signal. For example, if the offset position is shifted by 2 bits from the reference position (window signal Window timing), a 3-bit serial signal (000) is obtained as a demodulated signal.
【００５７】レジスタ２５は、ウィンドウ信号Windowを
そのロード信号として動作する。即ち、ウィンドウ信号
Windowの「０（の立ち下がり）」に同期して、デコーダ
２４の出力を取り込み、これを外部クロックRxCLK に同
期して復調信号として出力する。これにより、復調信号
を外部動作と同期させることができる。The register 25 operates using the window signal Window as its load signal. That is, the window signal
The output of the decoder 24 is captured in synchronization with “0 (falling)” of the window, and is output as a demodulated signal in synchronization with the external clock RxCLK. Thereby, the demodulated signal can be synchronized with the external operation.
【００５８】図１０及び図１１は、本発明の第２の実施
態様によるスペクトラム拡散通信装置を示す。特に、図
１０（ａ）はスペクトラム拡散通信装置における送信装
置を示し、図１０（ｂ）はその受信装置を示す。FIGS. 10 and 11 show a spread spectrum communication apparatus according to a second embodiment of the present invention. In particular, FIG. 10A shows a transmitting device in a spread spectrum communication device, and FIG. 10B shows its receiving device.
【００５９】この例のスペクトラム拡散通信装置は、基
本的には、図１に示すスペクトラム拡散通信装置と同様
の構成を有するが、送信装置において、グレイコード全
加算器１の所定の入力信号が、変換回路２６の出力から
なる。即ち、グレイコード全加算器１の所定の入力信号
は、双方ともに、変換回路２６の出力するビット幅ｍの
パラレルデータの内の（同一の）所定の１ビット（同一
の出力）からなる。具体的には、ｍビットのパラレルデ
ータの最上位ビット又は最下位ビットとされる。即ち、
当該１ビットは、復調のために、予め定められた位置の
１ビットである必要がある。このために、変換回路２６
は、基本的には、変換回路６と同一の構成であるが、変
換後のｍビットのパラレルデータの最上位ビット又は最
下位ビットを、グレイコード全加算器１に出力するよう
な構成とされる。The spread spectrum communication apparatus of this example has basically the same configuration as that of the spread spectrum communication apparatus shown in FIG. 1, except that a predetermined input signal of the gray code full adder 1 is It consists of the output of the conversion circuit 26. That is, the predetermined input signals of the gray code full adder 1 are both composed of (the same) predetermined one bit (the same output) of the parallel data having the bit width m output from the conversion circuit 26. Specifically, it is the most significant bit or the least significant bit of the m-bit parallel data. That is,
The one bit needs to be one bit at a predetermined position for demodulation. To this end, the conversion circuit 26
Has basically the same configuration as the conversion circuit 6, but is configured to output the most significant bit or the least significant bit of the converted m-bit parallel data to the gray code full adder 1. You.
【００６０】この例の場合、変換回路２６の出力である
パラレルデータのビット幅ｍは、第１及び第２の拡散符
号列ＰＮ１及びＰＮ２の長さをＬとするとき、２m-1 ≦
Ｌ＜２m である。この例では、前述と同様に、例えばＬ
＝１１（即ち、バーカ符号）、ｍ＝３とされる。In the case of this example, the bit width m of the parallel data output from the conversion circuit 26 is 2 m-1 ≤L where the lengths of the first and second spreading code strings PN1 and PN2 are L.
L <2 m . In this example, for example, L
= 11 (ie, Barker code) and m = 3.
【００６１】従って、この例においては、送信側におい
て相関タイミング送信用のＱ相（チャネル）にも送信デ
ータを入力し、受信側においてＤＱＰＳＫ用のマッチド
フィルタ９を用いてＤＱＰＳＫ復調を行う。ｍビットの
パラレルデータの内、ｍビットがオフセット位置情報と
して用いられ、更にその内の１ビットがＱ相の極性情報
として用いられる。Therefore, in this example, transmission data is also input to the Q phase (channel) for correlation timing transmission on the transmission side, and DQPSK demodulation is performed on the reception side using the matched filter 9 for DQPSK. Of the m-bit parallel data, m bits are used as offset position information, and one bit thereof is used as Q-phase polarity information.
【００６２】なお、この例では、送信装置の変調回路５
において、変調信号がラジオ周波数で無線により受信装
置に送信される。従って、送信装置及び受信装置におい
て、各々、無線アンテナ３４及び３５が設けられる。In this example, the modulation circuit 5 of the transmitting device is used.
In, the modulated signal is transmitted to the receiving device by radio at a radio frequency. Therefore, the transmitting device and the receiving device are provided with the wireless antennas 34 and 35, respectively.
【００６３】この例では、受信装置において、図１に示
すスペクトラム拡散通信装置と同様のマッチドフィルタ
９を用いるが、前述のように、Ｉ相のみならずＱ相にも
送信データが入力されているので、２個の受信側乗算器
３７及び３８、ロウパスフィルタ３９及び４０、Ａ／Ｄ
変換回路４１及び４２が設けられる。In this example, the receiving apparatus uses the same matched filter 9 as that of the spread spectrum communication apparatus shown in FIG. 1, but as described above, transmission data is input not only to the I phase but also to the Q phase. Therefore, two reception-side multipliers 37 and 38, low-pass filters 39 and 40, A / D
Conversion circuits 41 and 42 are provided.
【００６４】受信側乗算器３７は、マッチドフィルタ９
の同一相（例えば、Ｑ相）の２個の相関出力Ｓ１及びＳ
２を乗算する。出力Ｓ１及びＳ２の波形を図１１に示
す。出力Ｓ１（＃１）の方が出力Ｓ２（＃３）よりもマ
ッチドフィルタ９の入力側に位置するので、出力Ｓ２
は、図中矢印で示すように、出力Ｓ１よりも所定時間だ
け遅れたものとなる。従って、出力Ｓ１及びＳ２を乗算
した受信側乗算器３７の出力をロウパスフィルタ３９を
通過させた信号（Ａ／Ｄ変換回路４１の入力の信号）Ｓ
４は、図１１に示すようになる。The receiving side multiplier 37 is provided with the matched filter 9
Two correlation outputs S1 and S1 of the same phase (for example, Q phase)
Multiply by two. FIG. 11 shows the waveforms of the outputs S1 and S2. Since the output S1 (# 1) is located closer to the input side of the matched filter 9 than the output S2 (# 3), the output S2
Is delayed by a predetermined time from the output S1, as indicated by the arrow in the figure. Accordingly, a signal (signal input to the A / D conversion circuit 41) S obtained by passing the output of the receiving-side multiplier 37 obtained by multiplying the outputs S1 and S2 through the low-pass filter 39 is used.
4 is as shown in FIG.
【００６５】この信号Ｓ４は、Ａ／Ｄ変換回路４１の入
力の信号であるから、図１のスペクトラム拡散通信装置
における図８に示す２乗包絡線に相当する。そして、Ａ
／Ｄ変換回路４１において信号Ｓ４をＡ／Ｄ変換した信
号を受信処理回路４３に入力する。受信処理回路４３
は、基本的には、受信処理回路１３と同様の構成を有す
る。即ち、受信処理回路４３は、図７の第１制御回路１
４及び図９の第２制御回路１９からなる。信号Ｓ４をＡ
／Ｄ変換した信号は、図８に示す信号ａに相当し、図７
に示す第１制御回路１４に入力される。これにより、図
１１に示すＱチャネル（相）同期信号を得る。Ｑチャネ
ル同期信号は、図７及び図８に示す信号ｃに相当する。
Ｑチャネル同期信号に基づいて、前述と同様にして、ウ
ィンドウ信号Windowが形成される。Since the signal S4 is an input signal of the A / D conversion circuit 41, it corresponds to the square envelope shown in FIG. 8 in the spread spectrum communication apparatus of FIG. And A
The signal obtained by A / D converting the signal S4 in the / D conversion circuit 41 is input to the reception processing circuit 43. Reception processing circuit 43
Has basically the same configuration as the reception processing circuit 13. That is, the reception processing circuit 43 is the first control circuit 1 shown in FIG.
4 and the second control circuit 19 shown in FIG. Set signal S4 to A
The / D-converted signal corresponds to signal a shown in FIG.
Is input to the first control circuit 14 shown in FIG. As a result, a Q channel (phase) synchronization signal shown in FIG. 11 is obtained. The Q channel synchronization signal corresponds to the signal c shown in FIGS.
On the basis of the Q channel synchronization signal, a window signal Window is formed in the same manner as described above.
【００６６】受信側乗算器３８は、マッチドフィルタ９
の前記同一相の逆相（例えば、Ｉ相）の入力端子の側の
１個の相関出力Ｓ３を２乗する。出力Ｓ３は、図５
（ａ）に示す信号に相当する。受信側乗算器３８の出力
をロウパスフィルタ４０を通過させて得た信号Ｓ５をＡ
／Ｄ変換回路４２に入力する。信号Ｓ５は、図５（ａ）
に示す信号に相当し、図８に示す２乗包絡線に相当す
る。そして、Ａ／Ｄ変換回路４１において信号Ｓ５をＡ
／Ｄ変換した信号を、図９の第２制御回路１９に入力す
る。これにより、ウィンドウ信号Windowと合わせること
により、前述の場合と同様にして、復調信号を得ること
ができる。The receiving side multiplier 38 is provided with the matched filter 9
One correlation output S3 on the side of the input terminal of the same phase opposite phase (for example, I phase) is squared. The output S3 is shown in FIG.
This corresponds to the signal shown in FIG. A signal S5 obtained by passing the output of the receiving-side multiplier 38 through the low-pass filter 40 is represented by A
/ D conversion circuit 42. The signal S5 is as shown in FIG.
, And corresponds to the squared envelope shown in FIG. Then, the signal S5 is converted to A by the A / D conversion circuit 41.
The / D-converted signal is input to the second control circuit 19 in FIG. Thus, by combining with the window signal Window, a demodulated signal can be obtained in the same manner as described above.
【００６７】図１２乃至図２０は、本発明の第３の実施
態様によるスペクトラム拡散通信装置を示す。特に、図
１２（ａ）はスペクトラム拡散通信装置における送信装
置を示し、図１２（ｂ）はその受信装置を示す。FIGS. 12 to 20 show a spread spectrum communication apparatus according to a third embodiment of the present invention. In particular, FIG. 12A shows a transmitting device in a spread spectrum communication device, and FIG. 12B shows its receiving device.
【００６８】この例のスペクトラム拡散通信装置は、基
本的には、図１又は図１０に示すスペクトラム拡散通信
装置と同様の構成を有するが、送信装置において、グレ
イコード全加算器１の所定の入力信号が、各々、変換回
路４４の出力からなる。即ち、グレイコード全加算器１
の所定の入力信号は、各々、変換回路４４の出力するビ
ット幅ｍのパラレルデータの内の所定の２ビットからな
る。この２ビットは相互に異なる（即ち、異なる出力で
ある）。具体的には、ｍビットのパラレルデータの最上
位ビット及びその直ぐに下位のビット（又は最下位ビッ
ト及びその直ぐに上位のビット）とされる。このため
に、変換回路４４は、基本的には、変換回路６と同一の
構成であるが、変換後のｍビットのパラレルデータの最
上位ビット等の２ビットを、グレイコード全加算器１に
出力するような構成とされる。The spread spectrum communication apparatus of this example has basically the same configuration as the spread spectrum communication apparatus shown in FIG. 1 or FIG. 10, except that a predetermined input of the gray code full adder 1 The signals each consist of the output of the conversion circuit 44. That is, the gray code full adder 1
Each of the predetermined input signals consists of predetermined two bits of the parallel data having a bit width m output from the conversion circuit 44. The two bits are different from each other (ie, have different outputs). Specifically, it is the most significant bit of the m-bit parallel data and the immediately lower bit (or the least significant bit and the immediately higher bit). For this reason, the conversion circuit 44 has basically the same configuration as the conversion circuit 6, but transfers two bits such as the most significant bit of the converted m-bit parallel data to the Gray code full adder 1. It is configured to output.
【００６９】また、変換回路４４は、変換後のｍビット
のパラレルデータを、マッチドフィルタ９の相関出力の
２周期を単位として出力する。即ち、グレイコード全加
算器１の２周期を単位として出力する。このために、変
換回路４４は、基本的には、変換回路６と同一の構成で
あるが、変換後のｍビットのパラレルデータを、マッチ
ドフィルタ９の相関出力の２周期を単位として出力する
ようにされる。なお、グレイコード全加算器１は、前述
の例と同様に動作する。The conversion circuit 44 outputs the converted m-bit parallel data in units of two periods of the correlation output of the matched filter 9. That is, the gray code full adder 1 is output in units of two periods. For this reason, the conversion circuit 44 has basically the same configuration as the conversion circuit 6, but outputs the converted m-bit parallel data in units of two periods of the correlation output of the matched filter 9. To be. The gray code full adder 1 operates in the same manner as in the above-described example.
【００７０】これは、以下の理由による。即ち、グレイ
コード全加算器１の入力信号として、相互に異なる２ビ
ットを用いているためである。また、これにより、各チ
ャネル毎に１段目及び２段目の４個のフィルタを有する
ＤＱＰＳＫ変調用のマッチドフィルタ９の当該１段目及
び２段目の出力を外部で乗算するためである。即ち、こ
のような入力信号を用いつつ前述の例と同様にｍビット
のパラレルデータをマッチドフィルタ９の相関出力の１
周期を単位として出力すると、図１３に示すように、図
１２における乗算器５５及び５６の出力において、オフ
セット位置の相関が消滅してしまう場合があり得る。し
かし、この例のように２周期を単位として出力すると、
図１４に示すように、図１２における乗算器５５及び５
６の出力において、オフセット位置の相関が、１周期毎
にオフセット位置及びその極性として現れる。なお、図
１３及び図１４において、１段目及び２段目は、各々、
マッチドフィルタ９の１段目（入力端子に近い側）及び
２段目（入力端子に遠い側）の相関出力を示す。また、
２段目における黒丸は、基準位置を表す。This is for the following reason. That is, two different bits are used as the input signal of the gray code full adder 1. This is also for externally multiplying the outputs of the first and second stages of the matched filter 9 for DQPSK modulation having four filters of the first and second stages for each channel. That is, while using such an input signal, m-bit parallel data is converted into one of the correlation outputs of the matched filter 9 in the same manner as in the above example.
When the cycle is output as a unit, the correlation between the offset positions may disappear in the outputs of the multipliers 55 and 56 in FIG. 12, as shown in FIG. However, if two cycles are output as a unit as in this example,
As shown in FIG. 14, the multipliers 55 and 5 in FIG.
In the output of No. 6, the correlation of the offset position appears every cycle as the offset position and its polarity. 13 and 14, the first and second stages are respectively
The correlation output of the first stage (the side closer to the input terminal) and the second stage (the side farther from the input terminal) of the matched filter 9 is shown. Also,
The black circle in the second row indicates the reference position.
【００７１】この例においては、図１０の例と同様に、
受信側においてＤＱＰＳＫ用のマッチドフィルタ９を用
いてＤＱＰＳＫ復調を行う。従って、受信装置におい
て、Ｉ相のみならずＱ相にも送信データが入力されてい
るので、２個の受信側乗算器５５及び５６、ロウパスフ
ィルタ５７及び５８、Ａ／Ｄ変換回路５９及び６０が設
けられる。受信側乗算器５５、ロウパスフィルタ５７及
びＡ／Ｄ変換回路５９は、マッチドフィルタ９のＩ相
（又はＱ相）の相関出力について、図１０と同様の処理
を行う。また、これと同様の処理を、受信側乗算器５
６、ロウパスフィルタ５８及びＡ／Ｄ変換回路６０が、
マッチドフィルタ９のＱ相（又はＩ相）の相関出力につ
いて行う。即ち、受信側乗算器５５はマッチドフィルタ
９の前記２列の内の一方の列の２個の相関出力を乗算
し、受信側乗算器５６は前記２列の内の他方の列の入力
端子の側の２個の相関出力を乗算する。In this example, similar to the example of FIG.
On the receiving side, DQPSK demodulation is performed using a matched filter 9 for DQPSK. Therefore, in the receiving device, since the transmission data is input not only to the I phase but also to the Q phase, the two receiving-side multipliers 55 and 56, the low-pass filters 57 and 58, and the A / D conversion circuits 59 and 60. Is provided. The reception-side multiplier 55, the low-pass filter 57, and the A / D conversion circuit 59 perform the same processing as in FIG. 10 for the I-phase (or Q-phase) correlation output of the matched filter 9. The same processing is performed by the receiving-side multiplier 5.
6, the low-pass filter 58 and the A / D conversion circuit 60
This is performed for the Q-phase (or I-phase) correlation output of the matched filter 9. That is, the receiving-side multiplier 55 multiplies the two correlation outputs of one of the two columns of the matched filter 9, and the receiving-side multiplier 56 has the input terminal of the other column of the two columns. The two correlation outputs on the side are multiplied.
【００７２】この例においては、図１５に示すように、
グレイコード全加算器１に既知のデータを入力する。即
ち、図１５に示す２シンボルデータに同期して、オフセ
ット位置が相互に異なる２つのＰＮ拡散符号により拡散
して、変調回路５に入力する。２つのＰＮ拡散符号とし
ては、図１５に示すように、基準であるＰＮ拡散符号Ｐ
Ｎ１に対して、各々、３ビット分及び６ビット分のオフ
セット量を有するものが用いられる。既知のデータは、
図６に示す送信データのプリアンブルにおいて入力され
る。In this example, as shown in FIG.
Known data is input to the gray code full adder 1. That is, in synchronization with the two-symbol data shown in FIG. 15, the data is spread by two PN spreading codes having mutually different offset positions and input to the modulation circuit 5. As shown in FIG. 15, the two PN spreading codes are a reference PN spreading code P
N1 has offset amounts of 3 bits and 6 bits, respectively. Known data is
This is input in the preamble of the transmission data shown in FIG.
【００７３】これに対応して、受信装置においては、Ｉ
チャネル及びＱチャネルの双方において同期検出を行
う。即ち、マッチドフィルタ９の相関出力は、図１６に
示すようになる。なお、図１６において、相関出力１及
び２は、各々、マッチドフィルタ９の１段目及び２段目
の相関出力を示す。この相関出力を乗算器５５及び５６
で乗算してロウパスフィルタ５７及び５８を通過させる
ことにより、各々、Ｉチャネル信号及びＱチャネル信号
を得る。このＩチャネル信号及びＱチャネル信号をＡ／
Ｄ変換回路５９及び６０によりＡ／Ｄ変換することによ
り、各々、Ｉチャネル同期信号及びＱチャネル同期信号
を得る。このＩチャネル同期信号及びＱチャネル同期信
号は、前述の例と同様にして求める。但し、Ｉチャネル
及びＱチャネルは、各々、正（プラス）方向の突出及び
負（マイナス）方向の突出を検出するためのものであ
る。Correspondingly, in the receiving apparatus, I
Synchronization detection is performed on both the channel and the Q channel. That is, the correlation output of the matched filter 9 is as shown in FIG. In FIG. 16, the correlation outputs 1 and 2 indicate the first and second correlation outputs of the matched filter 9, respectively. The correlation output is output to multipliers 55 and 56.
, And passes through low-pass filters 57 and 58 to obtain an I-channel signal and a Q-channel signal, respectively. The I-channel signal and the Q-channel signal are
A / D conversion is performed by the D conversion circuits 59 and 60 to obtain an I channel synchronization signal and a Q channel synchronization signal, respectively. The I-channel synchronization signal and the Q-channel synchronization signal are obtained in the same manner as in the above-described example. However, the I channel and the Q channel are for detecting the protrusion in the positive (plus) direction and the protrusion in the negative (minus) direction, respectively.
【００７４】図１６において、Ｉチャネル同期信号の変
化を検出し、この点からオフセット量が３である点でＱ
チャネル同期信号が変化したら、Ｉチャネルの同期一致
点とする。同様に、Ｑチャネル同期信号の変化を検出
し、この点からオフセット量が６である点でＩチャネル
同期信号が変化した場合を、Ｑチャネルの同期一致点と
する。即ち、図１６に示すように、最初のＩチャネル同
期信号の変化点からオフセット量が３であるＱチャネル
同期信号の変化点から始まって、次のＩチャネル同期信
号の変化点からオフセット量が３であるＱチャネル同期
信号の変化点までが、Ｉチャネルの同期一致点である。
Ｑチャネルの同期一致点も、図１６には図示しない（図
１７参照）が、同様に定まる。In FIG. 16, a change in the I-channel synchronizing signal is detected.
When the channel synchronizing signal changes, it is set as the synchronization coincidence point of the I channel. Similarly, a change in the Q channel synchronization signal is detected, and a case where the I channel synchronization signal changes at a point where the offset amount is 6 from this point is defined as a Q channel synchronization coincidence point. That is, as shown in FIG. 16, starting from the change point of the Q channel synchronization signal whose offset amount is 3 from the first change point of the I channel synchronization signal, the offset amount is increased by 3 from the next change point of the I channel synchronization signal. Up to the change point of the Q channel synchronization signal is the synchronization coincidence point of the I channel.
The synchronization coincidence point of the Q channel is not shown in FIG. 16 (see FIG. 17), but is determined similarly.
【００７５】そして、図１７に示すように、Ｉチャネル
の同期一致点の周期と、Ｑチャネルの同期一致点の周期
とが一致したら、各々の周期をカウントする（図１６と
はタイムスケールが異なる）。当該各々の周期を所定の
数以上カウントしたら、それまでに検出した周期に基づ
いて同期保持状態とし、ウィンドウ信号Windowを出力す
る。これは、図１の例におけるウィンドウ信号Windowの
形成と同様である。即ち、図７に示す第１制御回路１４
と類似の手段（即ち、図１８の同期検出保持回路６２）
により、ウィンドウ信号Windowを得ることができる。従
って、プリアンブルの期間において、同期検出から同期
保持に移行する。ウィンドウ信号Windowが１である期間
が同期区間である。Then, as shown in FIG. 17, when the period of the synchronization coincidence point of the I channel coincides with the period of the synchronization coincidence point of the Q channel, each period is counted (the time scale differs from that of FIG. 16). ). When each of the periods is counted by a predetermined number or more, a synchronization holding state is set based on the periods detected so far, and a window signal Window is output. This is similar to the formation of the window signal Window in the example of FIG. That is, the first control circuit 14 shown in FIG.
(Synchronous detection holding circuit 62 in FIG. 18)
Thus, a window signal Window can be obtained. Therefore, during the preamble period, the process shifts from synchronization detection to synchronization holding. A period in which the window signal Window is 1 is a synchronization period.
【００７６】図１８は、第２制御回路６１の構成を示
し、図９に示す第２制御回路１９に対応する。FIG. 18 shows the structure of the second control circuit 61, and corresponds to the second control circuit 19 shown in FIG.
【００７７】第２制御回路６１は、基本的には、第２制
御回路１９と同様の構成である。但し、同期検出保持回
路６２は、第１ｆ制御回路１４に相当する回路である。
同期検出保持回路６２は、同期保持に移行した後は、図
１９及び図２０に示すように、ウィンドウ信号Windowで
相関出力Ｑ及びＩをマスクして、符号付き大小比較回路
６３に入力する。なお、図１９及び図２０において相関
出力Ｑ及びＩとは、図１８に示すように、各々、Ａ／Ｄ
変換回路５９及び６０の出力である。The second control circuit 61 has basically the same configuration as the second control circuit 19. However, the synchronization detection holding circuit 62 is a circuit corresponding to the first f control circuit 14.
After the synchronization detection and holding circuit 62 shifts to the synchronization holding, as shown in FIGS. 19 and 20, the correlation outputs Q and I are masked by the window signal Window and input to the signed magnitude comparison circuit 63. Note that, in FIGS. 19 and 20, the correlation outputs Q and I are A / D, respectively, as shown in FIG.
These are the outputs of the conversion circuits 59 and 60.
【００７８】この例では、図９の大小比較回路２０に代
えて、符号付き大小比較回路６３が用いられる。これ
は、この例においては、図１６に示すように、オフセッ
ト相関出力が正負の双方向に現れるためである。即ち、
グレイコード全加算器１の双方の入力にデータを入力し
ているためである。なお、図１の例においては、オフセ
ット相関出力は常に一定方向（正の方向）に現れる。In this example, a signed magnitude comparison circuit 63 is used instead of the magnitude comparison circuit 20 of FIG. This is because, in this example, the offset correlation output appears in both positive and negative directions as shown in FIG. That is,
This is because data is input to both inputs of the gray code full adder 1. In the example of FIG. 1, the offset correlation output always appears in a fixed direction (positive direction).
【００７９】符号付き大小比較回路６３は、正負の双方
向の最大値を検出し、Ｑチャネル極性信号Q-Pol が
「１」とならない限り、負の方向の最大値を出力する。
同様に、Ｉチャネル極性信号I-Pol が「１」とならない
限り、負の方向の最大値を出力する。この後は、図１の
例と同様にして、レジスタ６８から復調信号を得ること
ができる。The signed magnitude comparison circuit 63 detects the maximum value in both the positive and negative directions, and outputs the maximum value in the negative direction unless the Q-channel polarity signal Q-Pol becomes “1”.
Similarly, as long as the I-channel polarity signal I-Pol does not become "1", the maximum value in the negative direction is output. Thereafter, a demodulated signal can be obtained from the register 68 in the same manner as in the example of FIG.
【００８０】[0080]
【実施例】図２１は実施例説明図であり、本発明による
スペクトラム拡散通信装置におけるデータ伝送効率の向
上についてシミュレートした結果を示す。[Embodiment] FIG. 21 is an explanatory view of an embodiment, and shows a result of simulating an improvement in data transmission efficiency in a spread spectrum communication apparatus according to the present invention.
【００８１】図２１は、拡散符号長がＬである場合にお
いて、本発明によりどの程度データ伝送が向上したか
を、図１、図１０、図１２に示すスペクトラム拡散通信
装置について求めた結果を示す。図２１に示す値は、図
２２に示す従来のスペクトラム拡散通信装置におけるデ
ータ伝送速度を「１」として、本発明によるスペクトラ
ム拡散通信装置のデータ伝送の速度がその何倍の速度で
あるかを示す。この値はおよその値である。FIG. 21 shows the result of obtaining the extent to which data transmission is improved by the present invention when the spread code length is L, for the spread spectrum communication apparatus shown in FIGS. 1, 10 and 12. . The value shown in FIG. 21 indicates how many times the data transmission speed of the spread spectrum communication apparatus according to the present invention is, assuming that the data transmission rate in the conventional spread spectrum communication apparatus shown in FIG. 22 is "1". . This value is an approximate value.
【００８２】図２１から判るように、図１のスペクトラ
ム拡散通信装置は、構造が単純である割りには、伝送効
率を比較的大きく向上できる。図１０のスペクトラム拡
散通信装置は、構造がやや複雑であるが、伝送効率を大
きく向上でき、特に、拡散符号長Ｌが小さい場合でも伝
送効率を大きく向上できる。図１２のスペクトラム拡散
通信装置は、構造が複雑である割りには、伝送効率をあ
まり大きく向上できない。As can be seen from FIG. 21, the spread spectrum communication apparatus of FIG. 1 can relatively greatly improve the transmission efficiency in spite of its simple structure. Although the structure of the spread spectrum communication apparatus of FIG. 10 is slightly complicated, the transmission efficiency can be greatly improved, and particularly, even when the spread code length L is small, the transmission efficiency can be greatly improved. The spread spectrum communication apparatus shown in FIG. 12 cannot improve transmission efficiency so much in spite of its complicated structure.
【００８３】[0083]
【発明の効果】以上説明したように、本発明によれば、
スペクトラム拡散通信装置において、グレイコード全加
算器からの差動出力に対して、各々、第１の拡散符号列
と、送信データに基づいて形成した第２の拡散符号列と
を、別々に乗算して得た信号を変調することにより、デ
ータの転送効率の向上のための多重数ｍを大きくする必
要をなくし、ＤＱＰＳＫ変調を用いた直接拡散によるス
ペクトラム拡散通信において時間軸上に変調データを多
重化する必要をなくすことができるので、復調のために
ＳＡＷデバイスからなるマッチドフィルタを用いても相
関出力のＳ／Ｎ（信号／雑音）比が悪化することを回避
することができ、結果として、２乗検波による同期信号
の抽出が難しくなることを防止して復調が困難になるこ
とを防止することができ、データの転送効率を向上する
ことができ、送信装置の回路が複雑化することを防止す
ることができる。As described above, according to the present invention,
In the spread spectrum communication apparatus, the differential output from the gray code full adder is separately multiplied by a first spreading code sequence and a second spreading code sequence formed based on transmission data. By modulating the obtained signal, it is not necessary to increase the number of multiplexes m for improving the data transfer efficiency, and the modulated data is multiplexed on the time axis in direct spread spectrum communication using DQPSK modulation. Therefore, it is possible to prevent the S / N (signal / noise) ratio of the correlation output from deteriorating even if a matched filter composed of a SAW device is used for demodulation. Extraction of the synchronization signal by multiplicative detection can be prevented, and demodulation can be prevented, data transfer efficiency can be improved, and transmission can be performed. Can circuitry location is prevented from complication.
【図１】スペクトラム拡散通信装置構成図である。FIG. 1 is a configuration diagram of a spread spectrum communication apparatus.
【図２】拡散符号説明図である。FIG. 2 is an explanatory diagram of a spreading code.
【図３】スペクトラム拡散通信装置説明図である。FIG. 3 is an explanatory diagram of a spread spectrum communication apparatus.
【図４】スペクトラム拡散通信装置説明図である。FIG. 4 is an explanatory diagram of a spread spectrum communication apparatus.
【図５】スペクトラム拡散通信装置説明図である。FIG. 5 is an explanatory diagram of a spread spectrum communication apparatus.
【図６】スペクトラム拡散通信装置説明図である。FIG. 6 is an explanatory diagram of a spread spectrum communication apparatus.
【図７】スペクトラム拡散通信装置説明図である。FIG. 7 is an explanatory diagram of a spread spectrum communication apparatus.
【図８】スペクトラム拡散通信装置説明図である。FIG. 8 is an explanatory diagram of a spread spectrum communication apparatus.
【図９】スペクトラム拡散通信装置説明図である。FIG. 9 is an explanatory diagram of a spread spectrum communication apparatus.
【図１０】スペクトラム拡散通信装置構成図である。FIG. 10 is a configuration diagram of a spread spectrum communication apparatus.
【図１１】スペクトラム拡散通信装置説明図である。FIG. 11 is an explanatory diagram of a spread spectrum communication apparatus.
【図１２】スペクトラム拡散通信装置構成図である。FIG. 12 is a configuration diagram of a spread spectrum communication apparatus.
【図１３】スペクトラム拡散通信装置説明図である。FIG. 13 is an explanatory diagram of a spread spectrum communication apparatus.
【図１４】スペクトラム拡散通信装置説明図である。FIG. 14 is an explanatory diagram of a spread spectrum communication apparatus.
【図１５】スペクトラム拡散通信装置説明図である。FIG. 15 is an explanatory diagram of a spread spectrum communication apparatus.
【図１６】スペクトラム拡散通信装置説明図である。FIG. 16 is an explanatory diagram of a spread spectrum communication apparatus.
【図１７】スペクトラム拡散通信装置説明図である。FIG. 17 is an explanatory diagram of a spread spectrum communication apparatus.
【図１８】スペクトラム拡散通信装置説明図である。FIG. 18 is an explanatory diagram of a spread spectrum communication apparatus.
【図１９】スペクトラム拡散通信装置説明図である。FIG. 19 is an explanatory diagram of a spread spectrum communication apparatus.
【図２０】スペクトラム拡散通信装置説明図である。FIG. 20 is an explanatory diagram of a spread spectrum communication apparatus.
【図２１】実施例説明図である。FIG. 21 is an explanatory diagram of an embodiment.
【図２２】従来技術説明図である。FIG. 22 is an explanatory diagram of a conventional technique.
【図２３】従来技術説明図である。FIG. 23 is an explanatory diagram of a conventional technique.
【図２４】従来技術説明図である。FIG. 24 is an explanatory view of a conventional technique.
【図２５】従来技術説明図である。FIG. 25 is an explanatory view of a conventional technique.
【図２６】従来技術説明図である。FIG. 26 is an explanatory view of a conventional technique.
１ グレイコード全加算器 ２ 信号発生回路 ３、４ 送信側乗算器 ５ 変調回路 ６、２６ 変換回路 ７ セレクタ ９、５４ マッチドフィルタ １０、３７、３８ 受信側乗算器 REFERENCE SIGNS LIST 1 Gray code full adder 2 Signal generator 3, 4 Transmitter multiplier 5 Modulator 6, 26 Converter 7 Selector 9, 54 Matched filter 10, 37, 38 Receiver multiplier
Claims (8)
トラム拡散を行って変調した信号を送信する送信装置
と、当該送信された信号を受信して復調する受信装置と
からなるスペクトラム拡散通信装置であって、 前記送信装置が、 シリアルデータである送信データを所定のビット幅のパ
ラレルデータに変換する変換回路と、 所定の入力信号に基づいて差動出力を生成するグレイコ
ード全加算器と、 前記グレイコード全加算器からの差動出力の一方に対し
て、基準である第１の拡散符号列を乗算する第１の送信
側乗算器と、 前記変換回路の出力に基づいて、前記第１の拡散符号列
とは異なる第２の拡散符号列を形成するセレクタと、 前記グレイコード全加算器からの差動出力の他方に対し
て前記第２の拡散符号列を乗算する第２の送信側乗算器
と、 前記第１及び第２の送信側乗算器からの出力を相互の位
相が直交するようにして変調する変調回路とを備え、 前記受信装置が、 前記送信装置からの送信データを受信して、これに基づ
いてその所定の位置から２列かつ複数個の所定の相関出
力を出力するＳＡＷデバイスからなるマッチドフィルタ
と、 前記マッチドフィルタの出力する複数個の相関出力の内
の所定のものを乗算する１又は複数の受信側乗算器とを
備えることを特徴とするスペクトラム拡散通信装置。1. A spread spectrum communication apparatus comprising: a transmitting apparatus for transmitting a signal modulated by performing spread spectrum by direct spreading using a spreading code; and a receiving apparatus for receiving and demodulating the transmitted signal. A conversion circuit that converts transmission data, which is serial data, into parallel data having a predetermined bit width; a gray code full adder that generates a differential output based on a predetermined input signal; A first transmission-side multiplier for multiplying one of the differential outputs from the code full adder by a first spreading code sequence serving as a reference; and a first spreading based on an output of the conversion circuit. A selector for forming a second spreading code sequence different from the code sequence; and a second transmission-side multiplication for multiplying the other of the differential outputs from the Gray code full adder by the second spreading code sequence. And a modulation circuit that modulates the outputs from the first and second transmission-side multipliers so that their phases are orthogonal to each other, wherein the reception device receives transmission data from the transmission device. A matched filter consisting of a SAW device that outputs two rows and a plurality of predetermined correlation outputs from the predetermined position based on the matched output; and a predetermined one of the plurality of correlation outputs output by the matched filter. A spread spectrum communication apparatus comprising one or a plurality of receiving-side multipliers for multiplying.
記第１及び第２の拡散符号の長さをＬとするとき、２m
＜Ｌ＜２m+1 、又は、２m-1 ≦Ｌ＜２m であることを特
徴とする請求項１に記載のスペクトラム拡散通信装置。2. The bit width m of the parallel data is 2 m where L is the length of the first and second spreading codes.
2. The spread spectrum communication apparatus according to claim 1 , wherein <L <2 m + 1 or 2 m-1 ≤L <2 m .
信号が、共に、「０」からなり、 前記受信側乗算器が１個設けられ、前記マッチドフィル
タの前記２列の内の相互に異なる列の入力端子の側の２
個の相関出力を乗算することを特徴とする請求項１に記
載のスペクトラム拡散通信装置。3. A predetermined input signal of the gray code full adder is both “0”, one receiving-side multiplier is provided, and a different one of the two columns of the matched filter is provided. 2 on the side of the input terminal of the column
2. The spread spectrum communication apparatus according to claim 1, wherein the plurality of correlation outputs are multiplied.
信号が、共に、前記変換回路の同一の出力からなり、 前記受信側乗算器が２個設けられ、その一方が前記マッ
チドフィルタの前記２列の内の一方の列の２個の相関出
力を乗算し、他方が前記２列の内の他方の列の入力端子
の側の１個の相関出力を２乗することを特徴とする請求
項１に記載のスペクトラム拡散通信装置。4. A predetermined input signal of the gray code full adder is composed of the same output of the conversion circuit, and two reception-side multipliers are provided, one of which is the two of the matched filter. The multiplication of two correlation outputs of one of the columns, and the other squares one correlation output on the input terminal side of the other of the two columns. 2. The spread spectrum communication apparatus according to 1.
信号が、前記変換回路の異なる出力からなり、 前記受信側乗算器が２個設けられ、その一方が前記マッ
チドフィルタの前記２列の内の一方の列の２個の相関出
力を乗算し、他方が前記２列の内の他方の列の入力端子
の側の２個の相関出力を乗算することを特徴とする請求
項１に記載のスペクトラム拡散通信装置。5. A predetermined input signal of the Gray code full adder comprises different outputs of the conversion circuit, and two receiving multipliers are provided, one of which is included in the two columns of the matched filter. The multiplication of two correlation outputs of one of the two columns and the other multiplication of two correlation outputs on the side of the input terminal of the other of the two columns. Spread spectrum communication equipment.
トラム拡散を行って変調した信号を送信する送信装置で
あって、 シリアルデータである送信データを所定のビット幅のパ
ラレルデータに変換する変換回路と、 所定の入力信号に基づいて差動出力を生成するグレイコ
ード全加算器と、 前記グレイコード全加算器からの差動出力の一方に対し
て、基準である第１の拡散符号列を乗算する第１の送信
側乗算器と、 前記変換回路の出力に基づいて、前記第１の拡散符号列
とは異なる第２の拡散符号列を形成するセレクタと、 前記グレイコード全加算器からの差動出力の他方に対し
て前記第２の拡散符号列を乗算する第２の送信側乗算器
と、 前記２個の乗算器からの出力を相互の位相が直交するよ
うにして変調する変調回路とを備えることを特徴とする
スペクトラム拡散通信における送信装置。6. A transmitting device for transmitting a signal modulated by performing spread spectrum by direct spreading using a spreading code, comprising: a conversion circuit for converting transmission data, which is serial data, to parallel data having a predetermined bit width; A gray code full adder for generating a differential output based on a predetermined input signal; and a differential output from the gray code full adder multiplied by a reference first spreading code sequence. A first transmission-side multiplier; a selector for forming a second spreading code sequence different from the first spreading code sequence based on an output of the conversion circuit; and a differential from the Gray code full adder. A second transmission-side multiplier that multiplies the other of the outputs by the second spreading code sequence; and a modulation circuit that modulates the outputs from the two multipliers so that their phases are orthogonal to each other. Specially to prepare Transmitter in spread spectrum communication.
その所定の位置から２列かつ複数個の所定の相関出力を
出力するＳＡＷデバイスからなるマッチドフィルタと、 前記マッチドフィルタの出力する２列かつ複数個の相関
出力の内の所定のものを乗算する乗算器とを備えること
を特徴とするスペクトラム拡散通信における受信装置。7. A matched filter comprising a SAW device which receives transmission data and outputs two rows and a plurality of predetermined correlation outputs from a predetermined position based on the received data, and two rows output by the matched filter. And a multiplier for multiplying a predetermined one of a plurality of correlation outputs.
トラム拡散を行って変調した信号を送信する送信装置
と、当該送信された信号を受信して復調する受信装置と
からなるスペクトラム拡散通信装置であって、 前記送信装置が、 シリアルデータである送信データを所定のビット幅のパ
ラレルデータに変換する変換回路と、 所定の入力信号に対して、基準である第１の拡散符号列
を乗算する第１の送信側乗算器と、 前記変換回路の出力に基づいて、前記第１の拡散符号列
とは異なる第２の拡散符号列を形成するセレクタと、 前記所定の入力信号に対して前記第２の拡散符号列を乗
算する第２の送信側乗算器と、 前記第１及び第２の送信側乗算器からの出力を相互の位
相が直交するようにして変調する変調回路とを備え、 前記受信装置が、 前記送信装置からの送信データを受信して、これに基づ
いてその所定の位置から２列かつ複数個の所定の相関出
力を出力するＳＡＷデバイスからなるマッチドフィルタ
と、 前記マッチドフィルタの出力する２列かつ複数個の相関
出力の内の所定のものを乗算する１又は複数の受信側乗
算器とを備えることを特徴とするスペクトラム拡散通信
装置。8. A spread spectrum communication apparatus comprising: a transmitting apparatus for transmitting a signal modulated by performing spread spectrum by direct spreading using a spreading code; and a receiving apparatus for receiving and demodulating the transmitted signal. A transmitting circuit for converting transmission data, which is serial data, into parallel data having a predetermined bit width; and a first input signal for multiplying a predetermined input signal by a first spreading code sequence as a reference. A selector for forming a second spreading code sequence different from the first spreading code sequence based on the output of the conversion circuit; and a second multiplier for the predetermined input signal. A second transmission-side multiplier that multiplies the spreading code sequence; and a modulation circuit that modulates outputs from the first and second transmission-side multipliers so that their phases are orthogonal to each other; But, A matched filter comprising a SAW device receiving transmission data from the transmitting device and outputting two rows and a plurality of predetermined correlation outputs from a predetermined position based on the received data, and two rows output by the matched filter A spread spectrum communication apparatus comprising: one or a plurality of receiving-side multipliers for multiplying a predetermined one of a plurality of correlation outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34303499A JP2001160799A (en) | 1999-12-02 | 1999-12-02 | Spread spectrum communication equipment, its transmitting device and its receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34303499A JP2001160799A (en) | 1999-12-02 | 1999-12-02 | Spread spectrum communication equipment, its transmitting device and its receiving device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=18358436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34303499A Pending JP2001160799A (en) | 1999-12-02 | 1999-12-02 | Spread spectrum communication equipment, its transmitting device and its receiving device |
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| JP (1) | JP2001160799A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527867A (en) * | 2005-01-17 | 2008-07-24 | ヴェーデクス・アクティーセルスカプ | Apparatus and method for operating a hearing aid |
-
1999
- 1999-12-02 JP JP34303499A patent/JP2001160799A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008527867A (en) * | 2005-01-17 | 2008-07-24 | ヴェーデクス・アクティーセルスカプ | Apparatus and method for operating a hearing aid |
| JP4709228B2 (en) * | 2005-01-17 | 2011-06-22 | ヴェーデクス・アクティーセルスカプ | Apparatus and method for operating a hearing aid |
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