JP2001155489A - 半導体記憶装置のデータ転送回路 - Google Patents
半導体記憶装置のデータ転送回路Info
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Abstract
容量が増加してデータ転送時間の悪化によるアクセスタ
イムの悪化が問題となっていた。 【解決手段】 選択された複数個のメモリセルマトリク
スのデータを増幅する複数個のセンスアンプの出力を転
送するデータ読み出し線対にスイッチを介して接続し、
それぞれ増幅された前記センスアンプから所望の列線の
データをスイッチの開閉によって選び、読み出し線対に
データを転送する半導体記憶装置で、センスアンプ部分
にビット線イコライザ回路を設け、待機期間はセンスア
ンプ部の相補的に動作するビット線対を共にハイレベル
に設定し、読み出し状態ではビット線対の片側のみを接
地レベルにして、読み出し線と接地レベルを接続するト
ランジスタに、ビット線対の逆相信号をゲートに入力す
る。
Description
路のデータ転送回路は、それぞれ増幅されたセンスアン
プの中から所望のものをスイッチの開閉によって選び、
読み出し線に高速にデータ転送することに関する。
い、読み出し線に接続されるスイッチの増加と面積の増
大に伴い、接合容量と配線容量が増加してデータ転送時
間の悪化によるアクセスタイムの悪化が問題となってお
り改善が必要であった。この要請に応えるために、例え
ば、特開平7−6584に開示されているように、セン
スアンプの出力をインバータのフリップフロップで構成
したラインバッファでラッチさせ、その出力をゲート入
力しソースを接地させドレインを列選択信号用スイッチ
のソースとし、ドレインを読み出し線に接続させる方法
が提案されている。
は、図7に示されているが、センスアンプ101は、ビ
ット線対120および121を介してトランスファスイ
ッチ回路を構成するNMOSトランジスタ103、10
4に接続されている。トランスファスイッチ回路を構成
するNMOSトランジスタ103、104は、データ転
送制御信号Φ152により制御されるスイッチであり、
データ転送ゲートとして機能するNMOSトランジスタ
103および104により構成されている。NMOSト
ランジスタ103および104はそれぞれ、ゲートがデ
ータ転送制御信号線152に接続されている。また、ト
ランジスタ103、104の一方の端子はビット線対1
20(121)に、他方の端子はラインバッファ回路1
06の出力節点122(123)に接続されている。ラ
インバッファ回路106は、フィリップフロップ回路に
より形成され、出力節点122と出力節点123はセン
スアンプの出力データにより駆動される。バッファ回路
を構成するNMOSトランジスタ107、109は、出
力節点122または123の電位により駆動制御され
る。
れ、あらかじめ所定レベルにイコライズされている。出
力スイッチ回路を構成するNMOSトランジスタ10
8、110は、列選択線により駆動される列選択ゲート
として機能するNMOSトランジスタ108、110に
より構成されている。出力スイッチ回路20は列選択線
158が”H”レベルのとき、バッファ回路を構成する
NMOSトランジスタ107、108より出力されるデ
ータをリードデータバス124、125に出力してい
る。
スアンプ活性化が完了するまでセンスアンプ部のビット
線とラインバッファ部のビット線を接続するスイッチを
オフ状態にしないと前サイクルでラインバッファでラッ
チされたデータによってセンスアンプのデータが破壊さ
れる欠点がある。更に、センスアンプのデータがライン
バッファへのラッチが完了するまで列選択信号を入力と
するスイッチ用トランジスタを遅延素子によって一定期
間オフ状態にしないと誤動作するため、データ転送時間
が遅れるという問題もある。図8はこの先行技術の構成
を半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックCLKから外部データ出力端子DOま
での遅延時間は、3.2nsであった。本発明の主な目
的は、複数個のセンスアンプの内、選択したセンスアン
プのみのデータをセンスアンプの活性化と連動して読み
出し線にデータを転送する半導体記憶装置を提供するこ
とにある。
のデータ転送回路は、選択された複数個のメモリセルマ
トリクスのデータを増幅する複数個のセンスアンプの出
力を外部出力回路に転送するデータ読み出し線対にスイ
ッチを介して接続し、読み出し時、それぞれ増幅された
前記センスアンプから所望の列線のデータをスイッチの
開閉によって選び、前記読み出し線対にデータを転送す
る半導体記憶装置において、前記センスアンプ部分にビ
ット線イコライザ回路を設け、待機期間は前記センスア
ンプ部が接続される相補的に動作するセンスアンプ部ビ
ット線対を共に高レベルに設定し、読み出し状態では前
記センスアンプ部ビット線対の片側のみを接地レベルに
して、前記読み出し線と接地レベルを接続するトランジ
スタに、前記前記センスアンプ部ビット線対のそれぞれ
の逆相信号をゲート入力とすることを特徴とする。ま
た、前記複数個のセンスアンプにおいて、センスアンプ
を活性化するセンスアンプ活性化信号とセンスアンプを
選択するセンスアンプ選択信号の論理積を取った信号に
よって各々の前記センスアンプを選択的にセンスアンプ
の活性化信号に連動して前記メモリセルマトリクスのデ
ータの増幅とデータ転送を行うことを特徴とする。
ルにより前記センスアンプ部ビット線対信号とビット線
対信号は共に電源レベルを保持し、読み出し時、前記ビ
ット線イコライザ制御信号が所定レベルになるとビット
線イコライザ回路を遮断状態とし、相補の前記センスア
ンプ部ビット線対信号に差電位が生じた後、前記センス
アンプ活性化信号により前記センスアンプが活性化し、
前記センスアンプ部ビット線信号の何れかが接地レベル
となり、読み出し線対信号の一方が接地レベルとなるこ
とを特徴とする。また、相補化された読み出し線対を各
々の出力を二個の2入力NAND回路で構成したフリッ
プフロップによってラッチさせることを特徴とする。ま
た、相補に駆動される第一、二の読み出し線対と、前記
第一の読み出し線対信号と第一のNAND回路の出力信
号を入力とする第二のNAND回路と、前記第一の読み
出し線対信号と相補に動作している第二の読み出し線対
信号と前記第二のNAND回路の出力信号を入力とする
前記第一のNAND回路と、この第一のNAND回路の
出力信号を入力とし外部出力端子に出力するインバータ
と、で構成されたことを特徴とする。さらに、遅延手段
及びNOR回路を用いて、センスアンプの活性化が完了
した時点で前記読み出し線レベルの一方を接地レベルに
する事を特徴とする。
して説明する。図1は本発明の第1の実施形態の構成を
示すデータ転送回路の回路図である。図1に示されるよ
うに、本実施形態は、センスアンプ活性化信号ΦSとセ
ンスアンプ選択信号ΦC0を入力とするNAND回路1
と、NAND回路1の出力を入力とするインバータ2
と、インバータ2の出力を入力とするインバータ3と、
インバータ3の出力を入力としセンスアンプ活性化遅延
信号ΦSSを出力とするインバータ4と、センスアンプ
活性化遅延信号ΦSSをゲート入力としビット線対DT
とセンスアンプ部ビット線STを接続するトランジスタ
5と、センスアンプ活性化遅延信号ΦSSをゲート入力
としビット線対DBとセンスアンプ部ビット線SBを接
続するトランジスタ6と、ビット線イコライザ制御信号
ΦPとセンスアンプ選択信号ΦC0を入力とするNAN
D回路28と、NAND回路28の出力を入力としビッ
ト線イコライザ信号ΦSPを出力とするするインバータ
29と、ビット線イコライザ信号ΦSPをゲート入力と
しセンスアンプ部ビット線STを電源レベルに接続する
トランジスタ7と、センスアンプ部ビット線信号ΦSP
をゲート入力としセンスアンプ部ビット線SBに電源レ
ベルに接続するトランジスタ8と、ビット線イコライザ
信号ΦSPをゲート入力としセンスアンプ部ビット線S
TとSBを接続するトランジスタ9と、センスアンプ活
性化遅延信号ΦSSをトランジスタ15のゲートに入力
し、トランジスタ11、12、13、14で構成されセ
ンスアンプ部ビット線信号ΦSTとセンスアンプ部ビッ
ト線信号ΦSBの差電位を増幅するセンスアンプSA
と、センスアンプ部ビット線信号ΦSTを入力とし信号
インバータ出力信号ΦTOを出力とするインバータ16
と、センスアンプ部ビット線信号ΦSBを入力としイン
バータ出力信号ΦBOを出力とするインバータ17と、
インバータ出力信号ΦTOをゲート入力とし読み出し線
対信号ΦRBを接地レベルに接続するトランジスタ18
と、インバータ出力信号ΦBOをゲート入力とし読み出
し線対RTを接地レベルに接続するトランジスタ19
と、ビット線イコライザ制御信号ΦPを入力とし読み出
し線対信号ΦRT、ΦRBをそれぞれ電源レベルに接続
するトランジスタ21、22と、読み出し線対信号ΦR
Bを入力とし読み出し線対RTを電源レベルに接続する
トランジスタ23と、読み出し線対信号ΦRTを入力と
し読み出し線対RBを電源レベルに接続するトランジス
タ24と、読み出し線対信号ΦRBとNAND回路25
の出力信号ΦLBを入力とするNAND回路26と、読
み出し線対信号ΦRTとNAND回路26の出力信号Φ
LTを入力とするNAND回路25と、NAND回路2
5の出力信号ΦLBを入力とし外部出力端子DOに出力
するインバータ27で構成され、センスアンプ活性化信
号ΦSがロウレベルの時はセンスアンプ部ビット線信号
ΦSTとビット線対信号ΦDBは共に電源レベルを保持
し、読み出し状態によって、ビット線イコライザ制御信
号ΦPがハイレベルになるとトランジスタ7、8、9で
構成されるビット線イコライザ回路がオフ状態となり、
相補のビット線ビット線対信号ΦDT、ΦDBに差電位
が生じた後、センスアンプ活性化信号ΦSの変化により
センスアンプが活性化し、センスアンプ部ビット線信号
ΦSTまたはセンスアンプ部ビット線信号ΦSBの何れ
かが接地レベルとなり、これによってインバータ出力信
号ΦTOまたはインバータ出力信号ΦBOがハイレベル
となり、読み出し線対信号ΦRTまたは読み出し線対信
号ΦRBが接地レベルとなる。
体記憶装置に適用したときの実施例を示す機能ブロック
図である。また、図2の中で破線で囲まれた部分は図1
の構成範囲を示す。制御ブロック50は、外部制御信号
CLKEXの立ち上がりにより、書き込み信号WEBが
ロウレベルならば書き込みを制御し、ハイレベルならば
読み出しを制御する。行アドレスデコーダ71は制御ブ
ロック50の制御によって外部行アドレス信号Axを取
り込み、列アドレスデコーダ72は外部列アドレス信号
Ayを取り込む。行選択デコーダ51、54は行アドレ
スデコーダのアドレスに応じた行アドレスを外部制御信
号CLKEXに同期して選択する。
コーダ72のアドレスに応じた列アドレスを外部制御信
号CLKに同期して選択する。ブロック選択回路53、
56は、行アドレスデコーダ71が出力する最上位のア
ドレス信号と制御ブロック50からの制御信号の論理積
をとった信号を出力し、センスアンプブロック62とラ
イトアンプ63または、センスアンプブロック66とラ
イトアンプ67の何れか1組を選択する。
れた場合、メモリセルマトリクス60の行アドレスを選
択し、選択された行アドレスのメモリセルデータがビッ
ト線対に出力され、更に列選択デコーダ52に応じた列
選択スイッチ61が開き、センスアンプブロック62に
メモリセル60のデータが転送される。
と、メモリセルマトリクス64の行アドレスを選択し、
選択された行アドレスのメモリセルデータがビット線対
に出力され、列選択デコーダ55に応じた列選択スイッ
チ65が開き、センスアンプブロック66にメモリセル
のデータが転送される。列選択スイッチ61、65の信
号線は相補の信号線対であり、センスアンプブロック6
2またはセンスアンプブロック66が選択された場合
は、この相補信号線の差電位を増幅し、読み出し線対R
に転送する。プリチャージ回路68は、制御ブロック5
0から出力される内部クロックCLKに同期して、読み
出し線対Rのプリチャージを行う。内部クロックCLK
がロウレベル時は、待機状態のため、読み出し線対Rを
ハイレベルに保持する。内部クロックCLKがハイレベ
ル時は、読み出し線対Rに電源からの電荷の供給を止め
フローティング状態にする。
CLKに同期して、読み出し線対信号ΦRのを外部出力
端子DOから出力する。データ入力ブロック73は外部
入力端子DIから取り込んだデータをデータ読み出し線
対Rに転送する。ブロック選択回路53でライトアンプ
63が選択された場合、内部クロックCLKに同期して
読み出し線対Rのデータを、列選択デコーダ52に応じ
た列アドレスの列選択スイッチ61を開いて転送し、更
に行選択デコーダ51で選択されたメモリセルマトリク
ス60の行アドレスのメモリセルにデータを書き込む。
ブロック選択回路56でライトアンプ67が選択された
場合も同様。図2の機能ブロック図では、読み出し線対
Rを読み出し時と書き込み時で共有化させているが、目
的に応じ独立に持たせることも可能である。
を用いて説明する。図1において、ビット線イコライザ
制御信号ΦPは内部クロックCLKの同相信号で、内部
クロックCLKがロウレベル時はトランジスタ21、2
2をオン状態にして、読み出し線対信号ΦRT、ΦRB
をハイレベルにし、内部クロックCLKがロウレベル時
はトランジスタ21、22をオフ状態にして読み出し線
対信号ΦRT、ΦRBをフローティング状態にする。同
様に、センスアンプ活性化信号ΦSも内部クロックCL
Kの同相信号であるが、内部クロックCLKの立ち上が
り変化に対しては通常素子の段数より大きな遅延を持つ
が、内部クロックCLKの立ち下がり変化に対しては通
常素子の段数と同程度の遅延に設定されている。センス
アンプ選択信号ΦC0は行アドレスデコーダ信号によっ
て合成され、選択された場合ハイレベルとなる。
イコライザ制御信号ΦPとセンスアンプ選択信号ΦC0
の論理積をとった信号で、待機期間は、ロウレベルとな
りビット線イコライザ回路を構成するトランジスタ7、
8、9をオン状態にしてセンスアンプブロック内のビッ
ト線信号対信号ΦST、ΦSBのイコライズとプリチャ
ージを行い、読み出し時はビット線イコライザ制御信号
ΦPに同期してハイレベルとなりビット線イコライザ回
路を構成するトランジスタ7、8、9をオフ状態にして
センスアンプ部ビット線信号ΦST、ΦSBをフローテ
ィング状態にする。
状態時ロウレベルとなりトランジスタ15をオフ状態に
してセンスアンプを非活性化状態にすると共に、トラン
ジスタ5、6をオン状態にして、列選択スイッチ61の
ビット線対ΦDT、ΦDBをセンスアンプ部ビット線信
号対ΦST、ΦSBを接続状態にする。遅延用インバー
タ2、3は、読み出し時、ビット線対信号ΦST、ΦS
Bの差電位が所望の値になる時間にセンスアンプ活性化
遅延信号ΦSSがハイレベルとなるように遅延時間が設
定されており、センスアンプ活性化遅延信号ΦSSがハ
イレベルになると、ビット線対信号ΦDT、ΦDBの配
線容量の影響を消すためトランジスタ5、6をオフ状態
にすると共にトランジスタ15をオン状態にすることに
よってセンスアンプを活性化し、ビット線対ΦST、Φ
SBの数十mV程度の差電位を電源レベルと接地レベル
に増幅する。
機状態時接地レベルとなっておりトランジスタ18、1
9をオフ状態にし、読み出し時は、センスアンプ活性化
遅延信号ΦSSの立ち上がりによってセンスアンプ部ビ
ット線対信号ΦST、ΦSBの何れかが接地レベルとな
り、接地レベルとなった側のビット線信号を入力とする
インバータ出力ΦTOまたは、ΦBOがハイレベルとな
り、読み出し線対信号ΦRT、またはΦRBの電荷がデ
ィスチャージされる。この時、ディスチャージされた側
の読み出し線をゲート入力とするトランジスタ23また
は、24の何れかがオン状態となり、ディスチャージさ
れない側の読み出し線のハイレベルを保持する。NAN
D回路25、26で構成されるラッチ回路は、内部クロ
ックCLKがロウレベル時に出力端子DOの値を保持す
ることと、内部クロックCLKの立ち上がり変化で出力
端子DOに不確定な値を出力しないようにするため設け
ている。インバータ27は出力端子DOに数PFの寄生
容量を持つ配線等に接続されても十分な駆動能力を確保
するように設定されている。
を用いて説明する。時刻T0において内部クロックCL
K、ビット線イコライザ制御信号ΦP、センスアンプ選
択信号ΦC0、センスアンプ活性化信号ΦS、ビット線
イコライザ信号ΦSP、センスアンプ活性化遅延信号Φ
SS、インバータ出力信号ΦTO、インバータ出力信号
ΦBOはロウレベル、ビット線対信号ΦDT、ΦDB、
センスアンプ部ビット線対ΦST、ΦSB及び読み出し
線対ΦRT、ΦRBはハイレベル、外部行アドレス信号
Ax、外部列アドレス信号Ay、外部出力端子DOは任
意の値である。但し、動作説明のため、インバータ27
とラッチ用NAND回路26のNAND回路出力信号Φ
LTは共にロウレベル、NAND回路25のNAND回
路出力信号ΦLBはハイレベルとする。
x、外部列アドレス信号Ayが変化する。時刻T2にお
いて行アドレスデコーダの変化に対応しセンスアンプ選
択信号ΦC0がロウレベルからハイレベルに変化する。
時刻T3において内部クロックCLKがロウレベルから
ハイレベルに変化する。時刻T4においてビット線イコ
ライザ制御信号ΦPがロウレベルからハイレベルに変化
し、読み出し線対信号ΦRT、ΦRBはフローティング
レベルとなる。また、ビット線イコライザ制御信号ΦP
の変化によって時刻T5においてビット線イコライザ信
号ΦSPがロウレベルからハイレベルに変化し、センス
アンプ部ビット線信号ΦST、ΦSBをフローティング
状態にする。時刻T5において行選択デコーダと列選択
デコーダにより選択されたメモリマトリクスのセルデー
タに従ってビット線対信号ΦDT、ΦDBに差電位が生
じ始めるが、ここでは動作説明のため、ビット線対信号
ΦDBがロウレベルとなる側のビット線とする。
対信号ΦSBが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦSTとの間に差電位が生じ始め
る。時刻T7においてセンスアンプ活性化信号ΦSがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦSの変化によりセンスアンプ活性化遅延信
号ΦSSが所定の時間になると変化する。時刻T8にお
いて信号ΦSBが電源レベルから電位が降下を始めセン
スアンプ部ビット線信号ΦSTとの差電位が所望の値に
なったと同時にセンスアンプ活性化遅延信号ΦSSがロ
ウレベルからハイレベルに変化しセンスアンプが活性化
され、これによって、時刻T9においてセンスアンプ部
ビット線信号ΦSBの電位が急激に降下を始め接地レベ
ルとなる。
ト線信号ΦSBを入力とするインバータ17の出力がロ
ウレベルからハイレベルに変化し、トランジスタ19を
オン状態にする。一方、センスアンプ部ビット線信号Φ
STは電源レベルであるためセンスアンプ部ビット線信
号ΦSTを入力とするインバータ16のインバータ出力
信号ΦTOはロウレベルを保持し、トランジスタ18は
オフ状態を維持する。時刻T11において、トランジス
タ19がオン状態のため読み出し線信号ΦRBの電荷が
ディスチャージされ、電位がハイレベルから接地レベル
へ降下する。一方、読み出し線対信号ΦRTはトランジ
スタ18がオフ状態のためハイレベル近傍でフローティ
ングとなっていたが、読み出し線対信号ΦRBの電位が
接地レベルのためトランジスタ23がオン状態となり電
源から電荷の供給を受ける。
Bが接地レベルとなったことによりNAND回路26の
出力信号ΦLTがロウレベルからハイレベルとなり、N
AND回路27のNAND回路出力信号ΦLBはハイレ
ベルからロウレベルとなる。時刻T13において、イン
バータ27の外部出力端子信号DOはロウレベルからハ
イレベルとなり、メモリセルのデータ読み出しは完了す
る。時刻T14において内部クロックCLKがハイレベ
ルからロウレベルとなると、時刻T15においてビット
線イコライザ制御信号ΦPもハイレベルからロウレベル
となる。
ャージ用トランジスタ21、22がオン状態となり電源
から電荷の供給を受け読み出し線対信号ΦRBはロウレ
ベルからハイレベルとなる。これによってNAND回路
25はロウレベルをラッチする。時刻T17においてセ
ンスアンプ活性化遅延信号ΦSSがハイレベルからロウ
レベルになると、時刻T18においてビット線対信号Φ
DBとビット線対信号ΦSBがロウレベルからハイレベ
ルになる。時刻T19においてセンスアンプ部ビット線
信号ΦSBがハイレベルとなったことによりインバータ
17のインバータ出力信号ΦBOがハイレベルからロウ
レベルとなりトランジスタ19をオフ状態にする。
ット線イコライザ回路を設け、ビット線対ST、SBを
それぞれ入力とするインバータの出力信号ΦTO、ΦB
Oを、読み出し線RT、RBと接地レベルを接続するス
イッチ用トランジスタ18,19のゲートに入力してい
る。待機状態は、ビット線対ST、SBと読み出し線対
RT、RBはハイレベルに設定されている。また、ビッ
ト線対ST、SBを入力とするインバータ16,17の
出力は接地レベルのためスイッチ用トランジスタ18,
19はオフ状態である。読み出しを開始すると、ビット
線イコライザ回路と読み出し線対のプリチャージ回路が
オフ状態となり、センスアンプの相補型ビット線対とデ
ータ線対はフローティング状態になり、その後ビット線
対に差電位が生じ、センスアンプ活性化信号ΦSの立ち
上がりによりセンスアンプが活性化し、ビット線対の片
側のみが接地レベルとなる。接地レベルとなった側のビ
ット線を入力とするインバータの出力はハイレベルとな
りスイッチ用トランジスタがオン状態となり、このトラ
ンジスタに接続されていた読み出し線が接地レベルとな
る。従って、センスアンプの活性化に連動してセンスア
ンプのデータを読み出し線に転送することが可能とな
り、データ転送の高速化という効果が得られる。
す回路図である。図4に示されるように、本実施形態
は、センスアンプブロックについてさらに工夫してい
る。図4において、図1のインバータ16、17をNO
R回路34、NOR回路35と置き換え、NOR回路3
4、NOR回路35の制御のためセンスアンプ活性化遅
延信号ΦSSを入力とするインバータ31と、インバー
タ31の出力を入力とするインバータ32と、インバー
タ32の出力を入力とし読み出し線対ディスチャージ用
トランジスタのスイッチ信号ΦNを出力とするインバー
タ33を設けている。
NOR回路35に置き換えた目的は、図1においてセン
スアンプ活性化遅延信号ΦSSがロウレベルからハイレ
ベルになった時に、センスアンプ活性化によってセンス
アンプ部ビット線対ΦSTとΦSBが瞬間的に共に電源
電圧の中間電位近傍に降下し、次段のインバータ16と
17の出力がロウレベルからハイレベルとなって、トラ
ンジスタ18、19をオンし、読み出し線対信号ΦR
T、ΦRBの電荷をディスチャージするといった誤動作
を回避するため、センスアンプ活性化が完了した時点で
NOR回路34、NOR回路35を動作可能状態にする
ためである。
作を示す。時刻T0において内部クロックCLK、ビッ
ト線イコライザ制御信号ΦP、センスアンプ選択信号Φ
C0、センスアンプ活性化信号ΦS、ビット線イコライ
ザ信号ΦSP、センスアンプ活性化遅延信号ΦSS、N
OR回路出力信号ΦTO、ΦBOはロウレベル、ビット
線対信号ΦDT、ビット線対信号ΦDB、センスアンプ
部ビット線対ΦST、センスアンプ部ビット線信号ΦS
B、読み出し線対ディスチャージ用トランジスタのスイ
ッチ信号ΦN、及び読み出し線対信号ΦRT、ΦRBは
ハイレベル、外部行アドレス信号Ax、外部列アドレス
信号Ay、外部出力端子信号DOは任意の値である。但
し、動作説明のため、インバータ27とラッチ用NAN
D回路26の出力信号ΦLTは共にロウレベル、NAN
D回路25の出力信号ΦLBはハイレベルとする。
x、外部列アドレス信号Ayが変化する。時刻T2にお
いて行アドレスデコーダの変化に対応しセンスアンプ活
性化信号ΦC0がロウレベルからハイレベルに変化す
る。時刻T3において内部クロックCLKがロウレベル
からハイレベルに変化する。時刻T4においてビット線
イコライザ制御信号ΦPがロウレベルからハイレベルに
変化し、読み出し線対信号ΦRT、ΦRBはフローティ
ングレベルとなる。ビット線イコライザ制御信号ΦPの
変化によってビット線イコライザ信号ΦSPがロウレベ
ルからハイレベルとなりセンスアンプ部ビット線対信号
ΦST、ΦSBをフローティングにする。一方、行選択
デコーダと列選択デコーダにより選択されたメモリマト
リクスのセルデータに従ってビット線対信号ΦDT、Φ
DBに差電位が生じ始めるが、ここでは動作説明のた
め、ビット線対信号ΦDBがロウレベルとなる側のビッ
ト線とする。
対信号ΦSBが電源レベルから電位が降下を始めセンス
アンプ部ビット線信号ΦSTとの間に差電位が生じ始め
る。時刻T7においてセンスアンプ活性化信号ΦSがロ
ウレベルからハイレベルに変化する。このセンスアンプ
活性化信号ΦSの変化によりセンスアンプ活性化遅延信
号ΦSSが所定の時間になると変化する。時刻T8にお
いてセンスアンプ部ビット線信号ΦSBがビット線対信
号ΦDBの電位に追従しハイレベルから電位を降下させ
始め、センスアンプ部ビット線信号ΦSTとの差電位が
所望の値になると同時期にセンスアンプ活性化遅延信号
ΦSSがロウレベルからハイレベルに変化しセンスアン
プが活性化される。これによって、時刻T9においてセ
ンスアンプ部ビット線信号ΦSBの電位が急激に降下を
始め接地レベルとなる。
チャージ用トランジスタのスイッチ信号ΦNがハイレベ
ルからロウレベルになると、時刻T11においてセンス
アンプ部ビット線信号ΦSBを入力とするNOR回路3
5のNOR回路出力信号ΦBOがロウレベルからハイレ
ベルに変化し、トランジスタ19をオン状態にする。一
方、センスアンプ部ビット線信号ΦSTは電源レベルで
あるためセンスアンプ部ビット線信号ΦSTを入力とす
るNOR回路34の出力であるNOR回路出力信号ΦT
Oはロウレベルを保持し、トランジスタ18はオフ状態
を維持する。時刻T12において、トランジスタ19が
オン状態のため読み出し線対信号ΦRBの電荷がディス
チャージされ、電位がハイレベルから接地レベルへ降下
する。一方、読み出し線対信号ΦRTはトランジスタ1
8がオフ状態のためハイレベル近傍でフローティングと
なっているが、読み出し線対信号ΦRBの電位が接地レ
ベルのためトランジスタ23がオン状態となり電源から
電荷の供給を受ける。
Bが接地レベルとなったことによりNAND回路26の
出力である出力信号ΦLTがロウレベルからハイレベル
となり、NAND回路27の出力信号ΦLBはハイレベ
ルからロウレベルとなる。時刻T14において、インバ
ータ27の外部出力端子信号DOはロウレベルからハイ
レベルとなり、メモリセルのデータ読み出しは完了す
る。
ハイレベルからロウレベルとなると、時刻T16におい
てビット線イコライザ制御信号ΦP及びセンスアンプ活
性化信号ΦSがハイレベルからロウレベルとなる。時刻
T17においてビット線イコライザ制御信号ΦPの変化
によって、読み出し線対のプリチャージ用トランジスタ
21、22がオン状態となり読み出し線対信号ΦRBは
電源から電荷の供給を受けロウレベルからハイレベルと
なり、これによってNAND回路25はロウレベルをラ
ッチする。一方ビット線イコライザ信号ΦSPの変化に
よってセンスアンプ部ビット線対信号ΦST、ΦSBの
イコライズとプリチャージが行われる。同様にビット線
対信号ΦDT、ΦDBもイコライズとプリチャージが行
われる。時刻T18において、センスアンプ活性化遅延
信号ΦSSがハイレベルからロウレベルになると、時刻
T19において読み出し線対ディスチャージ用トランジ
スタのスイッチ信号ΦNがロウレベルからハイレベルに
なる。また、同時刻のT19においてセンスアンプ部ビ
ット線信号ΦSBがハイレベルとなったことにより時刻
T20において、NOR回路35の出力信号ΦBOがハ
イレベルからロウレベルとなりトランジスタ19をオフ
状態にする。このように、本実施形態では、第1の実施
形態と比べ、さらに波形の不整合な動作に対して、誤動
作を完全に防止できる効果が得られる。
果は、センスアンプ部に定電流源を設けると共に、セン
スアンプの活性化を制御可能な構成にし、待機期間は定
電流源を構成するトランジスタをオン状態にして、セン
スアンプ部ビット線対を共にハイレベルに設定し、読み
出し時は、ビット線イコライザ回路を構成するトランジ
スタをオフ状態にし、センスアンプを活性化することで
ビット線対の片側のみが接地レベルとなるため、各々の
ビット線の逆相信号を読み出し線を接地させるスイッチ
に直接入力することが可能なため、センスアンプ活性化
から読み出し線までのデータ転送が連続的になり、高速
化を図れることである。図6は、本実施例1をゲート長
0.18umプロセスの1024ワード16ビット規模
の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックCLKから外部データ出力端子DOま
での遅延時間は、2.6nsである。図8に示す従来技
術の半導体記憶装置に適用した場合のタイミング図であ
る。内部クロックCLKから外部データ出力端子DOま
での遅延時間は、3.2nsである。この結果から本発
明によって従来に比べ19%程度の高速化が図れる。
化され面積縮小を図れることである。第3の効果は、セ
ンスアンプ活性化信号とセンスアンプ選択信号の論理積
を取った信号によって複数個のセンスアンプの内、選択
されたセンスアンプのみが動作するため、不要な消費電
流の低減を図れることである。第4の効果は読み出し線
対を相補化させ各々の出力を2入力NAND回路のフリ
ップフロップによってラッチさせることにより、外部ア
ドレスが変化しない状態で外部の同期式制御信号が動作
しても、最後に変化した外部アドレスのメモリセルマト
リクスのデータを外部出力が保持することが可能であ
り、本発明を適用した半導体記憶装置を使用するとシス
テム設計が容易となるという効果がある。
の構成を示す回路図
を適用した半導体記憶装置の機能ブロック図
の動作を示すタイミング図
示す回路図
動作を示すタイミング図
用タイミング図
用タイミング図
バータ 5〜9、11〜15、18、19、21〜24 トラ
ンジスタ 34、35 NOR回路 50 制御ブロック 51、54 行選択デコーダ 52、55 列選択デコーダ 53、56 ブロック選択回路 60、64 メモリセルマトリクス 61、65 列選択スイッチ 62、66 センスアンプブロック 63、67 ライトアンプ 68 プリチャージ回路 70 データ出力ブロック 71 行アドレスデコーダ 72 列アドレスデコーダ 73 データ入力ブロック 101 センスアンプ 102〜105 トランジスタ 106 ラインバッファ回路 107〜113 トランジスタ 114 データ出力回路 124,125 リードデータバス ΦS センスアンプ活性化信号 ΦC0 センスアンプ選択信号 ΦSS センスアンプ活性化遅延信号 ΦDT、ΦDB ビット線対信号 ΦST、ΦSB センスアンプ部ビット線信号 ΦSP ビット線イコライザ信号 ΦP ビット線イコライザ制御信号 ΦTO、ΦBO インバータ出力信号 ΦRT、ΦRB 読み出し線対信号 ΦLB、ΦLT 読み出し線対信号orNAND出力
信号 ΦN スイッチ信号 ΦR 読み出し線対信号 CLK 内部クロック CLKEX 外部制御信号 Ax 外部行アドレス信号 Ay 外部列アドレス信号 DO 外部出力端子 DI 外部入力端子 DB ビット線対 DT ビット線対 RB 読み出し線対 RT 読み出し線対 SA センスアンプ SB センスアンプ部ビット線 ST センスアンプ部ビット線 T1〜T19 時刻 WEB 書き込み信号 Φ120、Φ121 ビット線対信号 Φ122、Φ123 出力節点 Φ124、Φ125 リードデータバス信号 Φ151 ビット線イコライザ制御信号 Φ152 データ転送制御信号 Φ153 列線選択信号 Φ154 リードデータバスイコライズ制御信号
Claims (6)
- 【請求項1】 選択された複数個のメモリセルマトリク
スのデータを増幅する複数個のセンスアンプの出力を外
部出力回路に転送するデータ読み出し線対にスイッチを
介してセンスアンプ部ビット線に接続し、読み出し時前
記センスアンプから所望のデータをスイッチの開閉によ
って選び、前記読み出し線対にデータを転送する半導体
記憶装置において、前記センスアンプ部分にビット線イ
コライザ回路を設け、待機期間は前記センスアンプ部が
接続される相補的に動作するセンスアンプ部ビット線対
を共に高レベルに設定し、読み出し状態では前記センス
アンプ部ビット線対の片側のみを接地レベルにして、前
記読み出し線と接地レベルを接続するトランジスタに、
前記センスアンプ部ビット線対のそれぞれの逆相信号を
ゲート入力とすることを特徴とする半導体記憶装置のデ
ータ転送回路。 - 【請求項2】 前記複数個のセンスアンプにおいて、セ
ンスアンプを活性化するセンスアンプ活性化信号とセン
スアンプを選択するセンスアンプ選択信号の論理積を取
った信号によって各々の前記センスアンプを選択的にセ
ンスアンプの活性化信号に連動して前記メモリセルマト
リクスのデータの増幅とデータ転送を行うことを特徴と
する半導体記憶装置のデータ転送回路。 - 【請求項3】 前記センスアンプ活性化信号のレベルに
より前記センスアンプ部ビット線対信号とビット線対信
号は共に電源レベルを保持し、読み出し時、前記ビット
線イコライザ制御信号が所定レベルになるとビット線イ
コライザ回路を遮断状態とし、相補の前記センスアンプ
部ビット線対信号に差電位が生じた後、前記センスアン
プ活性化信号により前記センスアンプが活性化し、前記
センスアンプ部ビット線信号の何れかが接地レベルとな
り、読み出し線対信号の一方が接地レベルとなることを
特徴とする請求項1または2記載の半導体記憶装置のデ
ータ転送回路。 - 【請求項4】 相補化された読み出し線対を各々の出力
を二個の2入力NAND回路で構成したフリップフロッ
プによってラッチさせることを特徴とする請求項1また
は2記載の半導体記憶装置のデータ転送回路。 - 【請求項5】 相補に駆動される第一、二の読み出し線
対と、前記第一の読み出し線対信号と第一のNAND回
路の出力信号を入力とする第二のNAND回路と、前記
第一の読み出し線対信号と相補に動作している第二の読
み出し線対信号と前記第二のNAND回路の出力信号を
入力とする前記第一のNAND回路と、この第一のNA
ND回路の出力信号を入力とし外部出力端子に出力する
インバータと、で構成されたことを特徴とする請求項4
記載の半導体記憶装置のデータ転送回路。 - 【請求項6】 遅延手段及びNOR回路を用いて、セン
スアンプの活性化が完了した時点で前記読み出し線レベ
ルの一方を接地レベルにする事を特徴とした請求項1ま
たは2の半導体記憶装置のデータ転送回路。
Priority Applications (1)
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---|---|---|---|
JP33809299A JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
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JP33809299A JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
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Publication Number | Publication Date |
---|---|
JP2001155489A true JP2001155489A (ja) | 2001-06-08 |
JP3434753B2 JP3434753B2 (ja) | 2003-08-11 |
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JP33809299A Expired - Fee Related JP3434753B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置のデータ転送回路 |
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JP (1) | JP3434753B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054034A (ja) * | 2004-07-13 | 2006-02-23 | Renesas Technology Corp | 半導体記憶装置 |
JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
-
1999
- 1999-11-29 JP JP33809299A patent/JP3434753B2/ja not_active Expired - Fee Related
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JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
US8223570B2 (en) | 2009-03-18 | 2012-07-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device with bit line pre-charge circuit |
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