JP2001155006A - Bus control circuit and microcomputer system using the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To miniaturize a system by reducing the number of ROM and RAM by enabling plural CPU to read a program from a single ROM and to operate a single RAM as a work RAM. SOLUTION: This system is composed of plural CPU 1 and 2 respectively having buses and memory control signal lines, bus control circuit 3 for collecting the buses and the memory control signal lines from the CPU 1 and 2 into one system and generating a wait signal at suitable timing to each of CPU, program ROM and work RAM connected to the common bus and memory control signal line collected by the bus control circuit 3. While one CPU 1 uses the common bus and memory control signal line, in order to avoid the collision of memory access between the respective CPU 1 and 2, the bus control circuit 3 outputs the wait signal to the other CPU 2 and the wait signal is applied by the time when the memory access of the CUP 1 is finished.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、メモリ共有方式の
バス制御回路及び該バス制御回路を用いたマイコンシス
テムに関し、より詳しくは、複数のＣＰＵを単一のメモ
リによって動作させることを可能にするバス制御回路及
びマイコンシステムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus control circuit of a memory sharing system and a microcomputer system using the bus control circuit, and more particularly, to enabling a plurality of CPUs to operate with a single memory. The present invention relates to a bus control circuit and a microcomputer system.

【０００２】[0002]

【従来の技術】ＣＰＵは独自のアドレス空間を持つた
め、プログラムＲＯＭやワークＲＡＭを必要とするＣＰ
Ｕが１つのシステム内に複数存在するときは、図１１の
ようにＲＯＭ及びＲＡＭはそれぞれのＣＰＵに対して別
個に必要となり、ＣＰＵのアドレスバス、データバスも
それぞれのＣＰＵに対して別々に存在する。携帯電話、
ＰＨＳ等のように装置の小型化が要求される分野で複数
ＣＰＵを搭載したシステムを構築する際には、このよう
にそれぞれのＣＰＵ毎に必要とされるＲＯＭ，ＲＡＭ，
データバス，アドレスバスが、部品数の増加、基板の配
線面積の増大等をもたらし、また消費電流やコストの面
からも好ましくない。近年、ＲＯＭとＲＡＭを１パッケ
ージにしたメモリが開発され、システム部品数削減、小
型化に貢献しているが、このような複合メモリを使用し
た場合でも、１ＣＰＵにつき１メモリが必要という制約
に変わりはない。2. Description of the Related Art Since a CPU has its own address space, a CP which requires a program ROM and a work RAM is required.
When a plurality of U are present in one system, a ROM and a RAM are separately required for each CPU as shown in FIG. 11, and an address bus and a data bus of the CPU are also separately provided for each CPU. I do. mobile phone,
When constructing a system equipped with a plurality of CPUs in a field such as a PHS in which the size of the device is required to be reduced, a ROM, a RAM,
Data buses and address buses cause an increase in the number of components, an increase in the wiring area of the board, and the like. In recent years, a memory in which a ROM and a RAM are packaged in one package has been developed, contributing to a reduction in the number of system components and a reduction in size. There is no.

【０００３】[0003]

【発明が解決しようとする課題】過去に別々に開発し
た、関連のある複数のシステムを１つのシステムに統合
する場合に、それぞれのシステムのＣＰＵをそのまま用
いて統合すれば、高性能のＣＰＵを用いて新規にシステ
ムを開発するより、ハードウェア、ソフトウェアの開発
の負担が減り、開発期間は短期で済む。また、１つのシ
ステム内において、機能分担が明確な処理を複数のＣＰ
Ｕに分散させることで、ソフトウェア開発効率の向上、
ＣＰＵの処理能力の有効な活用が期待される。反面、前
述の理由によるメモリ及び配線面積の増大が、システム
の小型化の妨げになる。本発明の目的は、こうした課題
を解決するために、複数のＣＰＵが単一のメモリによっ
て動作することを可能にすることである。When integrating a plurality of related systems separately developed in the past into one system, a high-performance CPU can be realized by integrating the CPUs of the respective systems as they are. The burden of hardware and software development is reduced and the development period is shorter than developing a new system by using it. Further, within one system, processing with clear function assignment is performed by a plurality of CPs.
U to improve software development efficiency,
Effective utilization of the processing power of the CPU is expected. On the other hand, an increase in the memory and wiring area for the above-mentioned reasons hinders miniaturization of the system. SUMMARY OF THE INVENTION It is an object of the present invention to solve these problems by enabling a plurality of CPUs to operate with a single memory.

【０００４】[0004]

【課題を解決するための手段】本発明では、アクセスタ
イムの遅いメモリに対応するためにＣＰＵに備えられた
ウェイトの機能を利用して、複数ＣＰＵの単一メモリで
の動作を可能にする。ここでいうウェイト機能とは、外
部からＣＰＵに制御信号を入力し、その信号の論理によ
り、メモリリクエスト信号、リード信号、ライト信号の
アクティブになる時間を変化させ、データバス上に有効
なデータが確定するまで待たせる機能のことである。According to the present invention, a plurality of CPUs can be operated in a single memory by utilizing a wait function provided in a CPU to cope with a memory having a slow access time. The wait function here means that a control signal is input to the CPU from the outside, and the logic of the signal changes the active time of the memory request signal, the read signal, and the write signal. This is the function that makes the user wait until it is determined.

【０００５】本発明は、前記目的を達成するためになさ
れたものであって、第１の技術手段は、バス制御回路に
おいて、並列に接続された複数のＣＰＵのアドレスバ
ス、データバス及び、メモリリクエスト信号、リード信
号、ライト信号等のメモリ制御信号線を１系統の共通の
バス及びメモリ制御信号線にまとめ、該共通のバス及び
メモリ制御信号線を使用しているＣＰＵを除く他のＣＰ
Ｕに対してウェイト信号を発生することにより、前記共
通のバス及びメモリ制御信号線上での信号の衝突を回避
し、前記共通のバス及びメモリ制御信号線を時分割で前
記各ＣＰＵに使用させることを特徴とする。The present invention has been made to achieve the above object, and a first technical means is a bus control circuit, comprising: an address bus, a data bus, and a memory of a plurality of CPUs connected in parallel in a bus control circuit. Memory control signal lines for request signals, read signals, write signals, and the like are combined into one common bus and memory control signal line, and other CPs except the CPU using the common bus and memory control signal line are used.
By generating a wait signal for U, collision of signals on the common bus and memory control signal lines is avoided, and the common bus and memory control signal lines are used by the CPUs in a time-division manner. It is characterized by.

【０００６】第２の技術手段は、マイコンシステムにお
いて、第１の技術手段のバス制御回路と、該バス制御回
路によりまとめられた共通のバス及びメモリ制御信号線
と接続されたプログラム用のＲＯＭ及びワークＲＡＭ
と、複数のＣＰＵからなり、前記複数のＣＰＵを前記プ
ログラムメモリ及びワークＲＡＭで動作させることを特
徴とする。A second technical means is a microcomputer system, comprising: a bus control circuit of the first technical means; a program ROM connected to a common bus and memory control signal line integrated by the bus control circuit; Work RAM
And a plurality of CPUs, and the plurality of CPUs are operated by the program memory and the work RAM.

【０００７】（作用）バス制御回路は、複数のＣＰＵが
共通バス及び共通メモリ制御信号を使用する際の競合を
ウェイト機能を利用することにより回避し、各ＣＰＵが
共通バス及び共通メモリ制御信号を介して時分割で共通
のメモリにアクセスすることを可能にする。このような
バス制御回路を使用することにより、複数のＣＰＵが共
通のメモリで動作するメモリ共有方式が実現できる。(Operation) The bus control circuit avoids contention when a plurality of CPUs use the common bus and the common memory control signal by using the wait function, and allows each CPU to use the common bus and the common memory control signal. Access to a common memory in a time-sharing manner. By using such a bus control circuit, a memory sharing method in which a plurality of CPUs operate on a common memory can be realized.

【０００８】次に、本発明のバス制御回路及び該バス制
御回路を用いたマイコンシステムの実施例を図面を参照
して説明する。 （実施例１）図１は、複数ＣＰＵのメモリ共有方式にお
いて、複数のＣＰＵが共通のメモリで動作するシステム
の概念図を示す。本システムは、それぞれ独自のアドレ
スバス（ＡＤＤＲＢＵＳ）、データバス（ＤＡＴＡＢＵ
Ｓ）、メモリリクエスト信号（ＭＲＥＱ−）、リード信
号（ＲＤ−）、ライト信号（ＷＲ−）等のメモリ制御信
号線を持つ複数のＣＰＵ１，２と、これらのＣＰＵ１，
２からのバス、メモリ制御信号を１系統にまとめ、各Ｃ
ＰＵ１，２に対し、適当なタイミングでウェイト信号
（ＷＡＩＴ−）を発生するバス制御回路３と、バス制御
回路３によりまとめられた共通のバス、メモリ制御信号
線に接続されるプログラムＲＯＭ４，ワークＲＡＭ５か
ら構成される。プログラムＲＯＭ４とワークＲＡＭ５
は、場合によりいずれか一方のみが搭載される場合や、
それぞれが複数搭載される場合がある。また共通バスに
はメモリ以外にも、Ｉ／Ｏデバイスが接続される場合も
ある。Next, an embodiment of a bus control circuit of the present invention and a microcomputer system using the bus control circuit will be described with reference to the drawings. (Embodiment 1) FIG. 1 is a conceptual diagram of a system in which a plurality of CPUs operate on a common memory in a memory sharing method of a plurality of CPUs. This system has its own address bus (ADDRBUS) and data bus (DATABU).
S), a plurality of CPUs 1 and 2 having memory control signal lines such as a memory request signal (MREQ-), a read signal (RD-), and a write signal (WR-);
2 and the bus and memory control signals are combined into one system, and each C
A bus control circuit 3 for generating a wait signal (WAIT-) at appropriate timing for the PUs 1 and 2, a program ROM 4 connected to a common bus and memory control signal lines integrated by the bus control circuit 3, and a work RAM 5; Consists of Program ROM 4 and work RAM 5
May be used if only one of them is installed,
Each of them may be mounted in plurals. In addition, an I / O device other than a memory may be connected to the common bus.

【０００９】後述するバス制御回路３は、各ＣＰＵ１，
２のメモリアクセスの衝突を回避するため、一方のＣＰ
Ｕ１が共通のアドレスバス（ＸＡＤＤＲＢＵＳ）、共通
のデータバス（ＸＤＡＴＡＢＵＳ）を使用しているとき
は、他方のＣＰＵ２に対しウェイト信号を出力し、ＣＰ
Ｕ１のメモリアクセスが終了するまでウェイトをかけ
る。このように双方のＣＰＵ１，２に交互に共通バスの
使用権を与えることにより、メモリの共有を可能にす
る。プログラムＲＯＭ４と、ワークＲＡＭ５について
は、図２のように、あらかじめＣＰＵ１、ＣＰＵ２がア
クセスするアドレス領域を決めておき、バス制御回路３
によりオフセットを加えたアドレスが共通のアドレスバ
スに出力される。このような構成をとることで、各ＣＰ
Ｕ１，２は、それぞれ別のアドレスバス、データバスを
有しているのと同じように動作することが可能となる。A bus control circuit 3, which will be described later,
2 to avoid a memory access conflict
When U1 uses the common address bus (XADDRBUS) and the common data bus (XDATABUS), it outputs a wait signal to the other CPU 2 and
Wait is applied until the memory access of U1 is completed. In this way, by alternately granting the CPUs 1 and 2 the right to use the common bus, the memory can be shared. For the program ROM 4 and the work RAM 5, address areas to be accessed by the CPUs 1 and 2 are determined in advance as shown in FIG.
Thus, the address to which the offset is added is output to the common address bus. With this configuration, each CP
U1 and U2 can operate in the same manner as having separate address buses and data buses.

【００１０】図３は、マイコンシステムの主要な要素で
あるバス制御回路３の構成を示すブロック図である。バ
ス制御回路３は、ウェイト及び内部チップセレクト生成
部６，リードライトタイミング生成部７，データバスマ
ルチプレクス部８，アドレス生成部９，チップセレクト
生成部１０の５つの要素から構成される。以下、この回
路の動作をそれぞれの要素について説明する。FIG. 3 is a block diagram showing a configuration of the bus control circuit 3 which is a main element of the microcomputer system. The bus control circuit 3 includes five elements: a wait and internal chip select generator 6, a read / write timing generator 7, a data bus multiplex unit 8, an address generator 9, and a chip select generator 10. Hereinafter, the operation of this circuit will be described for each element.

【００１１】ウェイト及び内部チップセレクト生成部６
は、それぞれのＣＰＵ１，２が出力するメモリリクエス
ト信号（ＭＲＥＱ１−，ＭＲＥＱ２−）を入力とし、Ｃ
ＰＵ１，２に対するウェイト信号（ＷＡＩＴ１−，ＷＡ
ＩＴ２−）と、内部チップセレクト信号（ＣＳ１−，Ｃ
Ｓ２−）を出力とする。図５のバス競合制御タイミング
チャートに示すように、このブロックはＭＲＥＱ１−と
ＭＲＥＱ２−が競合しない図４（Ａ）の場合は、ＷＡＩ
Ｔ１−，ＷＡＩＴ２−はインアクティブで、ＣＳ１−，
ＣＳ２−はともにＭＲＥＱ１−とＭＲＥＱ２−のタイミ
ングで出力する。図４（Ｂ）のようにＭＲＥＱ１−がア
クティブの期間中にＭＲＥＱ２−がアクティブになり、
ＭＲＥＱ１−とＭＲＥＱ２−が競合したときは、ＭＲＥ
Ｑ２−がアクティブになるのと同時に、ＷＡＩＴ２−を
アクティブにし、ＣＰＵのメモリアクセスにウェイトを
かける。ＣＳ１−はＭＲＥＱ１−のタイミングで変化す
る。ＭＲＥＱ１−がインアクティブになると、ＣＳ２−
がアクティブになり、ＷＡＩＴ２−はインアクティブに
なる。ＷＡＩＴ２−のインアクティブを受けて、ＭＲＥ
Ｑ２−はインアクティブになり、これによりＣＳ２−も
インアクティブになる。このような原理で、どちらのＣ
ＰＵが共通バスを使用するかを決定する信号である内部
チップセレクト信号（ＣＳ１−，ＣＳ２−）のタイミン
グが決定される。ＣＳ１−，ＣＳ２−が同時にアクティ
ブとなることはない。なお、これらの詳細なタイミング
は、このブロックに入力される基準クロックによって管
理される。また、競合のないときもメモリにウェイトを
かける必要のある場合には、このブロックで必要なウェ
イトタイミングを生成する。Weight and internal chip select generator 6
Receives memory request signals (MREQ1-, MREQ2-) output from the respective CPUs 1 and 2,
Wait signals (WAIT1-, WAIT) for PUs 1 and 2
IT2-) and internal chip select signals (CS1-, C
Let S2-) be the output. As shown in the bus contention control timing chart of FIG. 5, in this block, in the case of FIG.
T1-, WAIT2- are inactive and CS1-, WAIT2-
CS2- outputs at the timing of MREQ1- and MREQ2-. As shown in FIG. 4B, during the period when MREQ1- is active, MREQ2- becomes active,
When MREQ1- and MREQ2- conflict, MREQ1-
At the same time that Q2- becomes active, WAIT2- is activated, and the memory access of the CPU is given a wait. CS1- changes at the timing of MREQ1-. When MREQ1- becomes inactive, CS2-
Becomes active, and WAIT2- becomes inactive. In response to WAIT2- inactivity, MRE
Q2- becomes inactive, causing CS2- to become inactive. With this principle, which C
The timing of the internal chip select signals (CS1-, CS2-), which are signals for determining whether the PU uses the common bus, is determined. CS1- and CS2- do not become active at the same time. These detailed timings are managed by a reference clock input to this block. If it is necessary to weight the memory even when there is no contention, the necessary wait timing is generated in this block.

【００１２】リードライトタイミング生成部７は、上記
ウェイト及び内部チップセレクト生成部６により生成さ
れたＣＳ１−，ＣＳ２−と、各ＣＰＵ１，２からのＲＤ
１−，ＷＲ１−、ＲＤ２−，ＷＲ２−を入力とし、共通
バスのリード信号（ＸＲＤ−）ライト信号（ＸＷＲ−）
を出力する。このブロックは、ＣＳ１−，ＣＳ２−の論
理を判断して、内部チップセレクトがアクティブとなっ
ているＣＰＵのＲＤ−若しくはＷＲ−を共通のリード／
ライト信号として出力する。The read / write timing generator 7 includes the CS1 and CS2 generated by the wait and internal chip select generator 6 and the RD from the CPUs 1 and 2.
1-, WR1-, RD2-, and WR2- as inputs, and a common bus read signal (XRD-) and a write signal (XWR-)
Is output. This block determines the logic of CS1- and CS2-, and reads the RD- or WR- of the CPU for which the internal chip select is active to a common read / write.
Output as a write signal.

【００１３】データバスマルチプレクス部８は、ＣＰＵ
１のデータバス（ＤＡＴＡＢＵＳ１）とＣＰＵ２のデー
タバス（ＤＡＴＡＢＵＳ２）を一つのデータバス（ＸＤ
ＡＴＡＢＵＳ）にまとめる。図３に示すようにこのブロ
ックには３つの方向制御があり、ＤＡＴＡＢＵＳ１の方
向制御はＭＲＥＱ１−、ＲＤ１−、ＷＲ１−により制御
され、ＤＡＴＡＢＵＳ２の方向制御はＭＲＥＱ２−、Ｒ
Ｄ２−、ＷＲ２−により制御される。またＸＤＡＴＡＢ
ＵＳの方向制御はＣＳ１−、ＣＳ２−、ＸＲＤ−、ＸＷ
Ｒ−により制御される。また、ＤＡＴＡＢＵＳ１とＤＡ
ＴＡＢＵＳ２のメモリライト時の切替はＣＳ１−、ＣＳ
２−で制御される。データリードの際には、使用するＣ
ＰＵのリードタイミングによっては、共通データバス上
のデータを一度ラッチしてから各々のデータバスに分配
する必要がある。このブロックにより、複数のデータバ
スを共通化することが可能となる。The data bus multiplex unit 8 includes a CPU
One data bus (DATABUS1) and the data bus (DATABUS2) of CPU2 are connected to one data bus (XD
ATABUS). As shown in FIG. 3, this block has three direction controls. The direction control of DATABUS1 is controlled by MREQ1-, RD1-, and WR1-, and the direction control of DATABUS2 is MREQ2-, R
It is controlled by D2- and WR2-. Also XDATAB
US direction control is CS1-, CS2-, XRD-, XW
Controlled by R-. DATABUS1 and DABUS1
Switching at TABUS2 memory write is CS1-, CS
Controlled by 2-. When reading data, use C
Depending on the PU read timing, it is necessary to latch the data on the common data bus once and then distribute it to each data bus. With this block, a plurality of data buses can be shared.

【００１４】アドレス生成部９は、ＣＰＵ１のアドレス
バス（ＡＤＤＲＢＵＳ１）とＣＰＵ２のアドレスバス
（ＡＤＤＲＢＵＳ２）から共通アドレスバス（ＸＡＤＤ
ＲＢＵＳ）を生成する。前述のように、各ＣＰＵ１，２
がアクセスするメモリ上の領域はあらかじめ決めてある
ので、共通バスでアクセスするメモリの種類（ＲＯＭ４
であるかＲＡＭ５であるか）により、それぞれのアドレ
スにオフセットを加えて出力する。この際、どちらのＣ
ＰＵのアドレスを選択するかは、ＣＳ１−、ＣＳ２−に
より判断される。The address generation unit 9 receives a common address bus (XADD) from the address bus (ADDRBUS1) of the CPU1 and the address bus (ADDRBUS2) of the CPU2.
RBUS). As described above, each CPU 1, 2
Since the area on the memory to be accessed is predetermined, the type of memory (ROM 4
Or the RAM 5), an offset is added to each address and the address is output. At this time, which C
Whether to select the PU address is determined by CS1- and CS2-.

【００１５】チップセレクト生成部１０は、実際にメモ
リに出力されるチップセレクト信号を出力するブロック
である。ＡＤＤＲＢＵＳ１とＡＤＤＲＢＵＳ２から、各
ＣＰＵがどのメモリにアクセスしようとしているかを判
断し、ＲＯＭへのチップセレクト（ＸＲＯＭＣＳ−）、
またはＲＡＭへのチップセレクト（ＸＲＡＭＣＳ−）を
生成する。ＸＲＯＭＣＳ−とＸＲＡＭＣＳ−はＣＳ１
−、ＣＳ２−のいずれかと同じタイミングとなる。ここ
で、アドレスバスから、アクセスするメモリの種類を判
断するのは、各ＣＰＵがアドレスにより、アクセスする
メモリ種別を区別していることが前提となる。The chip select generator 10 is a block for outputting a chip select signal actually output to the memory. From ADDRBUS1 and ADDRBUS2, it is determined which memory each CPU is trying to access, and chip select (XROMCS-) to ROM,
Alternatively, a chip select (XRAMCS-) for the RAM is generated. XROMCS- and XRAMCS- are CS1
-, CS2-. Here, the determination of the type of the memory to be accessed from the address bus is based on the premise that each CPU distinguishes the type of the memory to be accessed based on the address.

【００１６】（実施例２）本発明のさらに具体的な実施
例として、図５に示すように代表的な８ビットＣＰＵと
して知られるＺ８０を２つ使用した複数ＣＰＵシステム
の動作について説明する。Ｚ８０は、アドレスバス１６
ビット、データバス８ビットのＣＰＵで、メモリアクセ
スのときアクティブになるＭＲＥＱ−信号と、Ｉ／Ｏア
クセスのときアクティブになるＩＯＲＱ−信号を有して
いる。メモリとＩ／Ｏへのリード、ライトは共通のＲＤ
−信号、ＷＲ−信号により行われる。図５において、Ｚ
８０−Ａ１１とＺ８０−Ｂ１２は、バス制御回路１３を
介して、１つの６４ＫバイトのＲＯＭ１４と１つの６４
ＫバイトのＲＡＭ１５に接続されている。(Embodiment 2) As a more specific embodiment of the present invention, the operation of a multiple CPU system using two Z80s known as typical 8-bit CPUs as shown in FIG. 5 will be described. Z80 is the address bus 16
The CPU has a bit and a data bus of 8 bits, and has an MREQ- signal which is activated at the time of memory access and an IORQ- signal which is activated at the time of I / O access. Read and write to memory and I / O are common RD
Signal, WR- signal. In FIG.
The 80-A11 and the Z80-B12 are connected to one 64K byte ROM 14 and one 64K byte via the bus control circuit 13.
It is connected to a K-byte RAM 15.

【００１７】このシステムのメモリ構成を図６のように
定義する。Ｚ８０のアドレスバスは１６ビットなので、
６４Ｋバイトのメモリ空間を持つが、図６（Ａ）のよう
に、この空間を２つに分け、前半をＲＯＭエリア、後半
をＲＡＭエリアとする。従って、プログラムは論理アド
レスの００００Ｈ〜７ＦＦＦＨに格納され、８０００Ｈ
〜ＦＦＦＦＨまでがスタック他のワークＲＡＭエリアと
なる。また、図６（Ｂ）、（Ｃ）に示すように、ＲＯＭ
１４とＲＡＭ１５はそれぞれ、００００Ｈ〜７ＦＦＦＨ
をＺ８０−Ａの使用エリア、８０００Ｈ〜ＦＦＦＦＨを
Ｚ８０−Ｂの使用エリアとする。この構成では、Ｚ８０
−Ａ１１がメモリアクセスする際のオフセット値は００
００Ｈで、Ｚ８０−Ｂ１２がメモリアクセスする際のオ
フセット値はＲＯＭ，ＲＡＭとも８０００Ｈとなる。ま
た、それぞれのＺ８０のＣＰＵクロック（ＣＰＵＣＫ）
は同じクロックが供給されているとする。The memory configuration of this system is defined as shown in FIG. Since the address bus of Z80 is 16 bits,
Although having a memory space of 64 Kbytes, this space is divided into two as shown in FIG. 6A, and the first half is a ROM area and the second half is a RAM area. Therefore, the program is stored in the logical addresses 0000H to 7FFFH and 8000H
Up to FFFFH are other work RAM areas in the stack. As shown in FIGS. 6B and 6C, the ROM
14 and RAM 15 are 0000H to 7FFFH, respectively.
Are used areas of Z80-A, and 8000H to FFFFH are used areas of Z80-B. In this configuration, Z80
-The offset value when A11 accesses the memory is 00
At 00H, the offset value when the Z80-B12 accesses the memory is 8000H for both ROM and RAM. The CPU clock (CPUCK) of each Z80
Are supplied with the same clock.

【００１８】図７は、このシステムのデータバスの方向
制御を示したものである。図５中に示した３種の双方向
バッファに対して、図７のような方向制御をして、デー
タバスを共通化する。FIG. 7 shows the direction control of the data bus of this system. The direction control as shown in FIG. 7 is performed on the three types of bidirectional buffers shown in FIG. 5 to share the data bus.

【００１９】図５のシステムの基本動作を図８〜図１０
のタイミングチャートにより説明する。この例では、デ
ータリードの際に共通バス上のデータをデータ確認時点
でラッチして各ＣＰＵのデータバスに出力する。また、
バス制御回路１３が生成する、図３に示した内部チップ
セレクト信号ＣＳ１−，ＣＳ２−に相当する信号ＡＣＳ
−，ＢＣＳ−のＬ区間の長さは固定で、ＣＰＵＣＫ２ク
ロック分としている。以下ではＺ８０−Ａ１１のメモリ
リクエスト信号をＡＭＲＥＱ−、リード信号をＡＲＤ
−、ライト信号をＡＷＲ−、ウェイト信号をＡＷＡＩＴ
−、アドレスバスをＡＡＤＤＲＢＵＳ、データバスをＡ
ＤＡＴＡＢＵＳ、Ｚ８０−Ｂ１２のメモリリクエスト信
号をＢＭＲＥＱ−、リード信号をＢＲＤ−、ライト信号
をＢＷＲ−、ウェイト信号をＢＷＡＩＴ−、アドレスバ
スをＢＡＤＤＲＢＵＳ、データバスをＢＤＡＴＡＢＵ
Ｓ、共通アドレスバスをＸＡＤＤＲＢＵＳ、共通データ
バスをＸＤＡＴＡＢＵＳ、共通リード信号をＸＲＤ−、
共通ライト信号をＸＷＲ−、ＲＯＭチップセレクト信号
をＸＲＯＭＣＳ−、ＲＡＭチップセレクト信号をＸＲＡ
ＭＣＳ−とする。The basic operation of the system shown in FIG.
This will be described with reference to the timing chart of FIG. In this example, when reading data, data on the common bus is latched at the time of data confirmation and output to the data bus of each CPU. Also,
A signal ACS generated by the bus control circuit 13 and corresponding to the internal chip select signals CS1- and CS2- shown in FIG.
, BCS- have a fixed L section length, which is equivalent to two CPUCK clocks. In the following, the memory request signal of Z80-A11 is AMREQ- and the read signal is ARD.
-, Write signal AWR-, wait signal AWAIT
-, Address bus AADDRBUS, data bus A
DATABUS, the memory request signal of Z80-B12 is BMREQ-, the read signal is BRD-, the write signal is BWR-, the wait signal is BWAIT-, the address bus is BADDRBUS, and the data bus is BDATABU.
S, XADDRBUS for the common address bus, XDATABUS for the common data bus, XRD- for the common read signal,
The common write signal is XWR-, the ROM chip select signal is XROMCS-, and the RAM chip select signal is XRA
MCS-.

【００２０】図８は、メモリアクセスの競合が起こらな
い場合のタイミングチャートで、ＲＯＭリードとＲＡＭ
ライトのタイミングを表している。競合が起きていない
ので、ＡＷＡＩＴ−、ＢＷＡＩＴ−ともにＨのままであ
る。これは、Ｚ８０−Ｂ１２のＩ／Ｏアクセス中に、Ｚ
８０−Ａ１１のメモリアクセスが発生した場合等に当て
はまる。図８では、Ｚ８０−Ａ１１はアドレス００００
Ｈをリードしているので、これはＲＯＭ１４へのリード
となり、ＸＲＯＭＣＳ−がＬとなる。Ｚ８０−Ａ１１の
オフセットは００００Ｈなので、ＸＡＤＤＲＢＵＳには
００００Ｈが出力される。ＸＲＤ−はＸＲＯＭＣＳ−と
同じタイミングでＬとなる。ＲＯＭからリードされたデ
ータが確定するタイミングでラッチ信号ＡＤＬＴにより
ラッチされたデータは、ＡＤＡＴＡＢＵＳに出力されて
リードされる。図の例では５５Ｈをリードしている。ラ
イトのときは、８０００ＨにライトしているのでＲＡＭ
１５へのライトとなり、ＸＲＡＭＣＳ−とＸＷＲ−がＬ
となる。オフセットは００００Ｈなので、Ｚ８０−Ａ１
１の論理アドレス８０００ＨをＲＡＭ空間の物理アドレ
スに変換した値００００ＨがそのままＸＡＤＤＲＢＵＳ
に出力される。このとき、ＡＤＡＴＡＢＵＳの値がＸＤ
ＡＴＡＢＵＳに出力され、図の例では、この値がＡＡＨ
なので、ＲＡＭ１５の００００ＨにＡＡＨがライトされ
る。FIG. 8 is a timing chart in the case where no memory access conflict occurs.
This shows the write timing. Since no competition has occurred, both AWAIT- and BWAIT- remain H. This is because during the I / O access of Z80-B12,
This applies when a memory access of 80-A11 occurs. In FIG. 8, Z80-A11 has the address 0000.
Since H is being read, this is a read to the ROM 14, and XROMCS- becomes L. Since the offset of Z80-A11 is 0000H, 0000H is output to XADDRBUS. XRD- becomes L at the same timing as XROMCS-. At the timing when the data read from the ROM is determined, the data latched by the latch signal ADLT is output to ADATABUS and read. In the illustrated example, 55H is read. When writing, RAM is written to 8000H, so RAM
XRAMCS- and XWR- are L
Becomes Since the offset is 0000H, Z80-A1
The value 0000H obtained by converting the logical address 8000H of 1 into a physical address in the RAM space is the XADDRBUS as it is.
Is output to At this time, the value of ADATABUS is XD
It is output to ATABUS, and in the example in the figure, this value is AAH
Therefore, AAH is written to 0000H of the RAM 15.

【００２１】図９は、Ｚ８０−Ａ１１のＲＯＭリード中
にＺ８０−Ｂ１２のＲＯＭリードが起きた場合のタイミ
ングチャートを示す。この場合ＢＭＲＥＱ−の立ち下が
りのタイミングでＡＭＲＥＱ−がＬなので、競合が起き
たことを判断でき、ＢＷＡＩＴ−がＬになる。Ｚ８０−
Ａ１１にはウェイトが入らないので、ＡＭＲＥＱ−は図
に示すタイミングでＨに遷移する。内部チップセレクト
信号ＡＣＳ−は、ＡＭＲＥＱ−と同じタイミングでＬと
なる。ＡＣＳ−がＨになるとＢＷＡＩＴ−がＨに遷移
し、Ｚ８０−Ｂ１２に対するウェイトを解除する。この
ＢＷＡＩＴ−によって、ＢＭＲＥＱ−、ＢＲＤ−はＺ８
０−Ａ１１の共通バスの使用終了を待って、図のような
タイミングで立ち上がる。このとき内部チップセレクト
信号ＢＣＳ−は、ＡＣＳ−がＨになるのと同時にＬとな
り、２ＣＰＵＣＫ後にＨとなる。Ｚ８０−Ａ１１、Ｚ８
０−Ｂ１２は共に００００ＨをリードしているのでＲＯ
Ｍ１４へのリードとなり、ＸＲＯＭＣＳ−にはＡＣＳ−
とＢＣＳ−のＯＲが出力される。ＡＣＳ−がＬのとき、
ＲＯＭアクセスなのでＸＡＤＤＲＢＵＳにはＡＡＤＤＲ
ＢＵＳの値がそのまま出力され、ＢＣＳ−がＬのとき、
ＸＡＤＤＲＢＵＳにはＢＡＤＤＲＢＵＳ００００Ｈにオ
フセット値８０００Ｈを加えた値が出力される。ＸＲＤ
−はＸＲＯＭＣＳ−と同じタイミングでＬとなり、この
ときＲＯＭ１４からデータがリードされる。図の例では
ＸＡＤＤＲＢＵＳが００００Ｈのとき５５Ｈがリードさ
れ、８０００ＨのときＡＡＨがリードされている。リー
ドデータ５５Ｈは図に示したＡＣＳ−により生成される
ラッチタイミングＡＤＬＴによりラッチされてＡＤＡＴ
ＡＢＵＳに出力される。リードデータＡＡＨはＢＣＳ−
により生成されるラッチタイミングＢＤＬＴによりラッ
チされてＢＤＡＴＡＢＵＳに出力される。以上のような
動作で図９のような競合が起きたときのＺ８０−Ａ１１
とＺ８０−Ｂ１２のＲＯＭリードが行われる。FIG. 9 shows a timing chart when the Z80-B12 ROM read occurs during the Z80-A11 ROM read. In this case, since AMREQ- is L at the falling timing of BMREQ-, it can be determined that a conflict has occurred, and BWAIT- becomes L. Z80-
Since A11 has no wait, AMREQ- transits to H at the timing shown in the figure. The internal chip select signal ACS- becomes L at the same timing as AMREQ-. When ACS- becomes H, BWAIT- transits to H, and the wait for Z80-B12 is released. By this BWAIT-, BMREQ- and BRD- become Z8.
It waits for the end of use of the common bus 0-A11 and starts up at the timing shown in the figure. At this time, the internal chip select signal BCS- goes low at the same time as ACS- goes high, and goes high after two CPUCKs. Z80-A11, Z8
Since both 0-B12 lead 0000H, RO
MROM leads to XROMCS- with ACS-
And BCS- are ORed. When ACS- is L,
AADDR in XADDRBUS because of ROM access
When the value of BUS is output as it is and BCS- is L,
A value obtained by adding an offset value 8000H to BADDRBUS0000H is output to XADDRBUS. XRD
-Becomes L at the same timing as XROMCS-, and data is read from the ROM 14 at this time. In the example of the figure, when XADDRBUS is 0000H, 55H is read, and when 8000H, AAH is read. The read data 55H is latched by the latch timing ADLT generated by the ACS- shown in FIG.
Output to ABUS. Read data AAH is BCS-
Are latched by the latch timing BDLT generated by the above and output to BDATABUS. Z80-A11 when a conflict as shown in FIG. 9 occurs in the above operation.
And Z80-B12 ROM read.

【００２２】図１０は、Ｚ８０−Ｂ１２のＲＡＭライト
中にＺ８０−Ａ１１のＲＯＭリードが起きた場合のタイ
ミングチャートを示す。この場合ＡＭＲＥＱ−の立ち下
がりのタイミングでＢＭＲＥＱ−がＬなので、競合が起
きたことを判断でき、ＡＷＡＩＴ−がＬになる。Ｚ８０
−Ｂ１１にはウェイトが入らないので、ＢＭＲＥＱ−は
図に示すタイミングでＨに遷移する。内部チップセレク
ト信号ＡＣＳ−は、ＢＭＲＥＱ−と同じタイミングでＬ
となる。ＢＣＳ−がＨになるとＡＷＡＩＴ−がＨに遷移
し、Ｚ８０−Ａ１２に対するウェイトを解除する。この
ＡＷＡＩＴ−によって、ＡＭＲＥＱ−、ＡＲＤ−はＺ８
０−Ｂ１１の共通バスの使用終了を待って、図のような
タイミングで立ち上がる。このとき内部チップセレクト
信号ＡＣＳ−は、ＢＣＳ−がＨになるのと同時にＬとな
り、２ＣＰＵＣＫ後にＨとなる。Ｚ８０−Ｂ１２はＦＦ
ＦＦＨにライトしているのでＲＡＭ１５へのライトとな
り、ＢＣＳ−と同じタイミングでＸＲＡＭＣＳ−がＬと
なる。このときＢＷＲ−がＬとなっているので、ＸＷＲ
−がＬとなる。Ｚ８０−Ａ１１は３ＦＦＦＨをリードし
ているので、ＲＯＭ１４へのリードとなり、ＸＲＯＭＣ
Ｓ−と、ＸＲＤ−はＡＣＳ−と同じタイミングでＬとな
る。ＢＣＳ−がＬのとき、ＸＡＤＤＢＵＳには、ＢＡＤ
ＤＲＢＵＳ ＦＦＦＦＨをＲＡＭ上の物理アドレス７Ｆ
ＦＦＨに変換した値にオフセット値８０００Ｈを加えた
値、即ちＦＦＦＦＨが出力される。ＡＣＳ−がＬのと
き、ＲＯＭでのアクセスなので、ＸＡＤＤＢＵＳには、
ＡＡＤＤＲＢＵＳの値がそのまま出力される。図の例で
はＸＡＤＤＢＵＳがＦＦＦＦＨのとき、Ｚ８０Ｂ１２の
ライトデータ５５ＨがＸＤＡＴＡＢＵＳ上に出力され、
ＸＡＤＤＢＵＳが３ＦＦＦＨのときＡＡＨがリードされ
ている。リードデータＡＡＨは図１０に示したＡＣＳ−
より生成されるラッチタイミングＡＤＬＴによりラッチ
されてＡＤＡＴＡＢＵＳに出力される。以上のような動
作で図１０のような競合が起きたときのＺ８０−Ｂ１２
のＲＡＭライトとＺ８０−Ａ１１ＲＯＭリードが行われ
る。FIG. 10 is a timing chart in the case where the Z80-A11 ROM read occurs during the Z80-B12 RAM write. In this case, since BMREQ- is L at the falling timing of AMREQ-, it can be determined that a conflict has occurred, and AWAIT- becomes L. Z80
Since -B11 has no wait, BMREQ- transitions to H at the timing shown in the figure. The internal chip select signal ACS- goes low at the same timing as BMREQ-.
Becomes When BCS- becomes H, AWAIT- transits to H, and the wait for Z80-A12 is released. With this AWAIT-, AMREQ- and ARD- become Z8.
It waits for the end of use of the common bus 0-B11 and starts up at the timing shown in the figure. At this time, the internal chip select signal ACS- goes low at the same time as the BCS- goes high, and goes high after two CPUCKs. Z80-B12 is FF
Since writing to FFH is performed, writing to RAM 15 is performed, and XRAMCS- becomes L at the same timing as BCS-. At this time, since BWR- is L, XWR
-Becomes L. Since Z80-A11 is reading 3FFFFH, it is read to ROM 14 and XROMC
S− and XRD− become L at the same timing as ACS−. When BCS- is L, XADDBUS contains BAD
DRBUS FFFFH to physical address 7F on RAM
A value obtained by adding the offset value 8000H to the value converted to FFH, that is, FFFFH is output. When ACS- is L, access is by ROM, so XADDBUS contains
The value of AADDRBUS is output as it is. In the example of the figure, when XADDBUS is FFFFH, the write data 55H of Z80B12 is output on XDATABUS,
AAH is read when XADDBUS is 3FFFFH. The read data AAH corresponds to the ACS-
It is latched by the latch timing ADLT generated by the above and output to ADATABUS. Z80-B12 when a conflict as shown in FIG. 10 occurs in the above operation.
RAM write and Z80-A11 ROM read.

【００２３】以上の代表的なタイミングで説明してきた
ように、ＭＲＥＱ−を先にＬとしたＣＰＵのメモリアク
セスを優先し、そのメモリアクセス中に他方のメモリア
クセスが発生したときは、後者に対するＷＡＩＴ−をＬ
として、前者のＣＰＵのメモリアクセス終了まで待って
から、後者のＣＰＵのメモリアクセスを実行する。図５
に示すマイコンシステムは、このような原理で動作す
る。２つのＣＰＵ１１，１２のメモリアクセスが同時に
発生する場合もあるが、この場合は、あらかじめ２つの
ＣＰＵのどちらをマスターとするかを決めておき、マス
ター側に優先的に共通バスの使用権を与え、そのメモリ
アクセス終了までに他方にウェイトをかけるようにす
る。As described at the above representative timing, the memory access of the CPU whose MREQ- is set to L first is prioritized, and when the other memory access occurs during the memory access, the WAIT for the latter is waited. − To L
After waiting for the memory access of the former CPU to end, the memory access of the latter CPU is executed. FIG.
The microcomputer system shown in FIG. 1 operates on such a principle. In some cases, the memory access of the two CPUs 11 and 12 may occur simultaneously. In this case, which of the two CPUs is to be the master is determined in advance, and the master is preferentially given the right to use the common bus. The other is waited until the end of the memory access.

【００２４】図５のシステムでは２つのＣＰＵ１１，１
２に入力されるＣＰＵＣＫが同一であると仮定したが、
ＣＰＵＣＫの周波数が異なっていても、同じ原理でメモ
リ共有ができる。もし、図５に示すシステムでＺ８０−
Ａ１１にＺ８０−Ｂ１２の１／２の周波数のＣＰＵＣＫ
が供給されているとすると、ＡＭＲＥＱ−、ＡＲＤ−の
Ｌ区間の長さは、ＢＭＲＥＱ−、ＢＲＤ−の２倍になる
ので、競合制御のためのＺ８０−Ａ１１に対するウェイ
ト信号（ＡＷＡＩＴ−）は必要なくなる。In the system shown in FIG. 5, two CPUs 11, 1
Assuming that the CPUCK input to 2 is the same,
Even if the frequency of the CPUCK is different, the memory can be shared by the same principle. If the system shown in FIG.
A11 CPUCK of 1/2 frequency of Z80-B12
Is supplied, the length of the L section of AMREQ- and ARD- is twice as long as BMREQ- and BRD-, so a wait signal (AWAIT-) to Z80-A11 for contention control is required. Disappears.

【００２５】[0025]

【発明の効果】本発明のバス制御回路は、複数のＣＰＵ
のアドレスバス、データバス及びメモリリクエスト信
号、リード信号、ライト信号等のメモリ制御信号線を一
系統にまとめ、まとめられた共通のアドレスバス、デー
タバス及びメモリリクエスト信号、リード信号、ライト
信号等のメモリ制御信号線の使用権を時分割で各ＣＰＵ
に与えることにより、複数のＣＰＵが、単一のＲＯＭか
らプログラムを読み込み、単一のＲＡＭをワークＲＡＭ
として動作するメモリ共有方式のマイコンシステムを形
成することが可能となり、マイコンシステムにおけるＲ
ＯＭ、ＲＡＭの個数が減少するため、コストの削減、シ
ステムの小型化等に寄与する。また、本発明のバス制御
回路によれば、過去に別々に開発した、関連のある複数
のシステムを１つのシステムに統合する場合に、そのＣ
ＰＵをそのまま用いて統合できるため、新規のＣＰＵを
用いてシステムを開発するより、ハードウェア、ソフト
ウェア開発の負担が減り、開発期間の短縮化を図ること
が可能となる。The bus control circuit of the present invention has a plurality of CPUs.
Memory control signal lines such as an address bus, a data bus and a memory request signal, a read signal, a write signal, etc., into one system, and a common address bus, a data bus and a memory request signal, a read signal, a write signal, etc. The right to use the memory control signal line is time-shared by each CPU.
A plurality of CPUs read a program from a single ROM and replace a single RAM with a work RAM.
It is possible to form a memory sharing type microcomputer system that operates as
The reduction in the number of OMs and RAMs contributes to cost reduction, system miniaturization, and the like. Further, according to the bus control circuit of the present invention, when integrating a plurality of related systems separately developed in the past into one system, the C
Since the integration can be performed using the PU as it is, the burden of hardware and software development is reduced as compared with the case where a system is developed using a new CPU, and the development period can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のバス制御回路を用いた、複数ＣＰＵが
共通のメモリで動作するマイコンシステムの概念図であ
る。FIG. 1 is a conceptual diagram of a microcomputer system using a bus control circuit of the present invention and in which a plurality of CPUs operate on a common memory.

【図２】本発明におけるメモリの使用例を示す図であ
る。FIG. 2 is a diagram showing a usage example of a memory according to the present invention.

【図３】本発明のバス制御回路を示すブロック図であ
る。FIG. 3 is a block diagram showing a bus control circuit of the present invention.

【図４】バス競合制御の基本原理を示すタイミングチャ
ートである。FIG. 4 is a timing chart showing the basic principle of bus contention control.

【図５】８ビットＣＰＵ Ｚ８０を２つ使用した複数Ｃ
ＰＵシステムの構成を示す概念図である。FIG. 5 shows a plurality of Cs using two 8-bit CPUs Z80.
FIG. 2 is a conceptual diagram illustrating a configuration of a PU system.

【図６】図５のシステムにおけるメモリ構成例を示す概
念図である。FIG. 6 is a conceptual diagram showing an example of a memory configuration in the system of FIG. 5;

【図７】図５のシステムのデータバスの方向制御を示す
図である。FIG. 7 is a diagram showing data bus direction control of the system of FIG. 5;

【図８】メモリアクセスの競合が起こらない場合のメモ
リ共有の原理を示すタイミングチャートである。FIG. 8 is a timing chart showing the principle of memory sharing when contention for memory access does not occur.

【図９】ＣＰＵＡのＲＯＭリード中にＣＰＵＢのＲＯＭ
リードが発生した場合のメモリ共有の原理を示すタイミ
ングチャートである。FIG. 9: ROM of CPUB during ROM read of CPUA.
5 is a timing chart showing the principle of memory sharing when a read occurs.

【図１０】ＣＰＵＢのＲＡＭリード中にＣＰＵＡのＲＯ
Ｍリードが発生した場合のメモリ共有の原理を示すタイ
ミングチャートである。FIG. 10 shows RO of CPUA during RAM read of CPUB.
6 is a timing chart showing the principle of memory sharing when M read occurs.

【図１１】従来の複数ＣＰＵを用いたマイコンシステム
の概念図である。FIG. 11 is a conceptual diagram of a conventional microcomputer system using a plurality of CPUs.

【符号の説明】[Explanation of symbols]

１，２，１１，１２…ＣＰＵ、３，１３…バス制御回
路、４，１４…メモリ（ＲＯＭ）、５，１５…メモリ
（ＲＡＭ）、６…ウエイト及び内部チップセレクト生成
部、７…リードライトタイミング生成部、８…データバ
スマルチプレクス部、９…アドレス生成部、１０…チッ
プセレクト生成部。1, 2, 11, 12 CPU, 3, 13 bus control circuit, 4, 14 memory (ROM), 5, 15 memory (RAM), 6 weight and internal chip select generation unit, 7 read / write Timing generation unit, 8: Data bus multiplex unit, 9: Address generation unit, 10: Chip select generation unit.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 並列に接続された複数のＣＰＵのアドレ
スバス、データバス及び、メモリリクエスト信号、リー
ド信号、ライト信号等のメモリ制御信号線を１系統の共
通のバス及びメモリ制御信号線にまとめ、該共通のバス
及びメモリ制御信号線を使用しているＣＰＵを除く他の
ＣＰＵに対してウェイト信号を発生することにより、前
記共通のバス及びメモリ制御信号線上での信号の衝突を
回避し、前記共通のバス及びメモリ制御信号線を時分割
で前記各ＣＰＵに使用させることを特徴とするバス制御
回路。1. An address bus, a data bus, and a memory control signal line such as a memory request signal, a read signal, and a write signal of a plurality of CPUs connected in parallel are combined into one common bus and a memory control signal line. By generating a wait signal for other CPUs except the CPU using the common bus and the memory control signal line, collision of signals on the common bus and the memory control signal line is avoided, A bus control circuit for causing the CPUs to use the common bus and memory control signal lines in a time-division manner. 【請求項２】 請求項１記載のバス制御回路と、該バス
制御回路によりまとめられた共通のバス及びメモリ制御
信号線と接続されたプログラム用のＲＯＭ及びワークＲ
ＡＭと、複数のＣＰＵからなり、前記複数のＣＰＵを前
記プログラムメモリ及びワークＲＡＭで動作させること
を特徴とするマイコンシステム。2. The bus control circuit according to claim 1, and a program ROM and a work ROM connected to a common bus and memory control signal line integrated by the bus control circuit.
A microcomputer system comprising an AM and a plurality of CPUs, wherein the plurality of CPUs are operated by the program memory and the work RAM.