SU1683039A1 - Device for data processing for multiprocessor system - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  дл  создани  многопроцессорных систем. Целью изобретени   вл етс  повышение быстродействи  за счет возможности совмещени  вычислительного процесса и процессов обмена. Поставленна  цель достигаетс  тем, что многопроцессорна  система содержит процессорные блоки 1.1,...,1.п. системную шину 2, внешние устройства 3.13.к, процессор 4, локальную пам ть 5, коммуникационную пам ть 6, первый и второй коммутаторы 7,8, регистр 9 команд, регистр 10 данных, регистр 11 адреса , блок 12.управлени . 1 ил.The invention relates to computing and can be used to create multiprocessor systems. The aim of the invention is to improve the speed due to the possibility of combining the computational process and exchange processes. This goal is achieved by the fact that a multiprocessor system contains processor units 1.1, ..., 1.n. system bus 2, external devices 3.13., processor 4, local memory 5, communication memory 6, first and second switches 7.8, command register 9, data register 10, address register 11, control unit 12. 1 il.

Description

С 00 W ОC 00 W O

соwith

Ч)H)

Изобретение относитс  к вычислительной технике и может быть использовано дл  создани  многопроцессорных систем.The invention relates to computing and can be used to create multiprocessor systems.

Целью изобретени   вл етс  повышение быстродействи  путем обеспечени  возможности совмещени  вычислительного процесса и процессов обмена.The aim of the invention is to increase speed by making it possible to combine the computational process and exchange processes.

На чертеже представлена структурна  схема многопроцессорной вычислительной системы, в состав которой входит устройство обработки данных.The drawing shows a structural diagram of a multiprocessor computing system, which includes a data processing device.

Многопроцессорна  система содержит процессорные блоки 1.1,.,.1.п, системную шину 2, внешние устройства 3,1З.к, процессор 4, локальную пам ть 5, коммуникационна  пам ть 6, первый 7 и второй 8 коммутаторы, регистр 9 команд, регистр 10 данных, регистр 11 адреса, блок 12 управлени .The multiprocessor system contains processor blocks 1.1,., 1.p, system bus 2, external 3.13K devices, processor 4, local memory 5, communication memory 6, first 7 and second 8 switches, command register 9, data register 10, address register 11, control block 12.

Процессорный блок (1.11.п) во врем Processor unit (1.11.p.) during

работы системы может работать в одном из следующих режимов:system operation can work in one of the following modes:

управл ющий - процессорный блок устанавливает межпроцессорные св зи, назначает нужный процессорный блок активным;control - the processor unit establishes interprocessor communications, designates the necessary processor unit as active;

активный - процессорный блок выбирает процессорный блок дл  обмена (назначает его пассивным);active - the processor unit selects the processor unit for the exchange (makes it passive);

пассивный - процессорный блок, с которым активный процессорный блок ведет обмен.passive - processor unit, with which the active processor unit is in exchange.

Отличие конфигурации компонент пассивного процессорного блока от активного заключаетс  в том, что регистр данных в пассивном процессорном блоке работает в прозрачном режиме.The difference in the configuration of the components of the passive processor unit from the active one is that the data register in the passive processor unit operates in a transparent mode.

Перед началом обмена каждый процессорный блок, который пересылает данные в другой процессорный блок, перемещает их из локальной пам ти в коммуникационную пам ть 6.Before the exchange begins, each processor unit that transfers data to another processor unit moves it from the local memory to the communication memory 6.

В начале-работы, при включении питани , процессор 4 блока 1.1 начинает выполн ть программу, записанную в его локальной пам ти (например, в ПЗУ). Эта программа назначает процессорный блок 1,1 управл ющим (назначение происходит путем записи логических 1 в 0 и 2 разр ды регистра команд; 1 в 2-м разр де регистра 9 переключает коммутатор 8 так, что локальна  13.1 и системна  общие шины объедин ютс : 1 в 0-м разр де регистра команд 9 -  вл етс  признаком того, что данный процессорный блок работает в режиме управл ющего .At the start of operation, when the power is turned on, the processor 4 of unit 1.1 starts executing the program recorded in its local memory (for example, in the ROM). This program assigns the processor unit 1.1 to the manager (assignment occurs by writing logical 1 to 0 and 2 bits of the command register; 1 to the 2nd bit of the register 9 switches switch 8 so that the local 13.1 and system common buses are combined: 1 in the 0th instruction register bit 9 is a sign that this processor unit is operating in the control mode.

Управл ющий процессорный блок может программно обращатьс  к регистрам команд, данных и адреса процессорных блоков 1.2,...,1.п.The controlling processor unit can programmatically access the registers of commands, data, and addresses of the processor units 1.2, ..., 1.n.

Перед началом обмена управл ющий процессорный блок 1.1 загружает в регистры адресов 11.1 (I 2,п) процессорных блоков , которые участвуют в обмене, начальныеBefore the exchange begins, the control processor unit 1.1 loads the address registers 11.1 (I 2, p) of the processor blocks that participate in the exchange, the initial

адреса областей пам ти, содержимое которых должно передаватьс  между процессорными блоками. После этого управл ющий процессорный блок 1.1 инициирует работу одного из процессорныхaddresses of memory areas whose contents are to be transferred between processor units. After that, the control processor unit 1.1 initiates the operation of one of the processor

0 блоков 1.1 (назначает его активным) путем установки логической 1 разр да регистра 9,1 команд. Активный процессорный блок настраивает межпроцессорную св зь с процессорным блоком, с которым необхо5 димо произвести обмен данными. Дл  этого активный процессорный блок посылает команды включени  пассивного процессорного блока (перва  команда - процессор 4,1 устанавливает логическую 1 во 2-й разр д0 blocks 1.1 (assigns it active) by setting the logical 1 bit register 9.1 commands. The active processor unit sets up the interprocessor communication with the processor unit with which it is necessary to exchange data. To do this, the active processor unit sends the commands to turn on the passive processor unit (the first command, processor 4.1, sets the logical 1 to the 2nd bit

0 своего регистра 9 команд, что вызывает подключение локальной шины 13.1 к системной шине, втора  команда - установка логической 1 в 3-м разр де регистра 9.J команд, подчиненного процессорного блока).0 of its register 9 commands, which causes the connection of the local bus 13.1 to the system bus, the second command - setting the logical 1 to the 3rd bit of the register register 9.J commands, subordinate to the processor unit).

5 Затем выполн етс  обмен данными между активным 1.1 и пассивным 1.J процессорными блоками. Пересылка одного слова производитс  за два цикла обращени  процессора активного процессорного блока 1.15 Then, data is exchanged between active 1.1 and passive 1.J processor units. The transfer of one word takes place in two cycles of the processor's active processor block 1.1.

0 к локальной пам ти 5.1 (блок 12.1 синхронизирует свою работу по циклам обращени  процессора к локальной пам ти 5.1; разрешение работы БУ формируетс  при обращении процессора к локальной пам ти 5 I). С0 to local memory 5.1 (block 12.1 synchronizes its work on processor access cycles to local memory 5.1; the CU operation resolution is formed when the processor accesses local memory 5 I). WITH

5 началом первого обращени  блок 12.i управлени  формирует управл ющие сигналы цикла обращени  к коммуникационной пам ти 6,i активного процессорного блока. В данном случае рассматривают пересылку из5, by the start of the first call, the control unit 12.i forms the control signals of the access cycle of the communication memory 6, i of the active processor unit. In this case, consider shipping from

0 коммуникационной пам ти 6.I активного процессорного блока 1.1 в коммуникационную пам ть 6.J пассивного процессорного блока. В результате выполнени  цикла из  чейки коммуникационной пам ти 6.1 с ад5 ресом, содержащимс  в регистре 11 адреса, считываетс  слово и передаетс  в регистр данных 10.1.0 communication memory 6.I of the active processor unit 1.1 to the communication memory 6.J of the passive processor unit. As a result of executing the cycle, the word is read from the communication memory cell 6.1 with the address contained in address register 11, and transferred to data register 10.1.

При втором обращении к пам ти 5.1 блок управлени  захватывает шину 2 и вырабаты0 вает управл ющие сигналы цикла обращени  к пам ти. Данные на шину передаютс  из регистра 10. данных. После окончани  цикла слово из регистра 10.1 данных переписываетс  в коммуникационную пам ть 6.JDuring the second access to the memory 5.1, the control unit captures the bus 2 and generates the control signals of the memory access cycle. The data on the bus is transferred from the data register 10. After the end of the cycle, the word from the data register 10.1 is rewritten into the communication memory 6.J

5 пассивного процессорного, блока по адресу записанному в его регистр 11J адреса. В данном случае регистр 10.1 данных работает в прозрачном режиме.5 passive processor unit at the address recorded in its register 11J address. In this case, the data register 10.1 operates in transparent mode.

После окончани  пересылки массива данных активный процессорный блок 1 .J путем передачи соответствующей команды в его регистр 9.J команд (устанавливает 3-й разр д в состо ние О).After the transfer of the data array is completed, the active processor unit 1 .J by sending the corresponding command to its register 9.J commands (sets the 3rd bit to O).

В данном случае обмена настройку межпроцессорных св зей (подготовку адре- сов, счетчика слова), а также подсчет пересылаемых слой возлагаютс  на процессор 4 активного процессорного блока 1.1. Это позвол ет совместить во времени пересылку данных с частью непроизводительных за- трат, так как процессор при выполнении программы не использует системную шину 2.In this case of the exchange, the setting of interprocessor connections (preparation of addresses, word counters), as well as the counting of the forwarded layers are assigned to the processor 4 of the active processor unit 1.1. This makes it possible to combine in time the transfer of data with part of the overhead, since the processor does not use the system bus 2 when executing the program.

Ф о р м у л а и з о б р е те н и  Ф орм ул а and з о б р ё te n and

Устройство обработки данных дл  многопроцессорной системы, содержащее процессор , локальную пам ть, регистр адреса, отличающеес  тем, что, с целью повышени  быстродействи  путем обеспе- чени  возможности совмещени  вычислительного процесса и процессов обмена, в него введены коммуникационна  пам ть, первый и второй коммутаторы, регистр команд , регистр данных и блок управлени , причем входы-выходы, адрес (данные), управление процессора соединены через локальную общую шину устройства с одноименными входами-выходами локальной пам ти, с первыми информационными входами-выходами первого коммутатора, сA data processing device for a multiprocessor system comprising a processor, a local memory, an address register, characterized in that, in order to improve speed by providing the possibility of combining the computational process and exchange processes, the first and second switches are inserted into it, the command register, the data register and the control unit, the inputs-outputs, the address (data), the processor control are connected via the local common bus of the device with the same inputs-outputs of the local memory, with ervymi data inputs-outputs of the first switch, with

первыми информационными входами-выходами регистра команд, с первыми информационными входами-выходами второго коммутатора, вторые информационные входы-выходы которого  вл ютс  первыми вхо- дами-выходзми устройства, вторые входы-выходы которого соединены с вторыми информационными входами-выходами регистра команд, вход режима которого соединен с первым выходом блока управлени , второй и третий выходы которого соединены соответственное входами режима регистра данных и регистра адреса, четвертый выход блока управлени  соединен с входом режима коммуникационной пам ти, входы-выходы которой соединены с вторыми входами-выходами первого коммутатора , третьи и четвертые входы-выходы которого соединены соответственно с первыми информационными входами-выходами регистра адреса и регистра данных, вторые информационные входы-выходы которых соединены соответственно с вторым и третьим входами-выходами устройства, четвертые входы выходы которого соединены с входами-выходами блока управлени , первые и вторые выходы разрешени  коммутации которого соединены соответственно с управл ющими входами первого и второго коммутаторов.the first information inputs-outputs of the command register, with the first information inputs-outputs of the second switch, the second information inputs-outputs of which are the first inputs-outputs of the device, the second inputs-outputs of which are connected to the second information inputs which is connected to the first output of the control unit, the second and third outputs of which are connected by the corresponding inputs of the data register mode and the address register, the fourth output of the control unit is connected to in house of the communication memory mode, the inputs-outputs of which are connected to the second inputs-outputs of the first switch, the third and fourth inputs-outputs of which are connected respectively to the first information inputs-outputs of the address register and the data register, the second information inputs-outputs of which are connected respectively to the second and the third inputs-outputs of the device, the fourth inputs whose outputs are connected to the inputs-outputs of the control unit, the first and second switching enable outputs of which are connected respectively on with the control inputs of the first and second switches.

Claims (1)

Формула изобретенияClaim Устройство обработки данных для многопроцессорной системы, содержащее процессор, локальную память, регистр адреса, отличающееся тем, что, с целью повышения быстродействия путем обеспечения возможности совмещения вычислительного процесса и процессов, обмена, в него введены коммуникационная память, первый и второй коммутаторы, регистр команд, регистр данных и блок управления, причем входы-выходы, адрес (данные), управление процессора соединены через локальную общую шину устройства с одноименными входами-выходами локальной памяти, с первыми информационными 30 входами-выходами первого коммутатора, с первыми информационными входами-выходами регистра команд, с первыми информационными входами-выходами второго коммутатора, вторые информационные входы-выходы которого являются первыми входами-выходами устройства, вторые входы-выходы которого соединены с вторыми информационными входами-выходами регистра команд, вход режима которого со10 единен с первым выходом блока управления, второй и третий выходы которого соединены соответственное входами режима регистра данных и регистра адреса, чет15 вертый выход блока управления соединен с входом режима коммуникационной памяти, входы-выходы которой соединены с вторыми входами-выходами первого коммутатора, третьи и четвертые входы-выходы 20 которого соединены соответственно с первыми информационными входами-выходами регистра адреса и регистра данных, вторые информационные входы-выходы которых соединены соответственно с вторым 25 и третьим входами-выходами устройства, четвертые входы выходы которого соединены с входами-выходами блока управления, первые и вторые выходы разрешения коммутации которого соединены соответственно с управляющими входами первого и второго коммутаторов.A data processing device for a multiprocessor system containing a processor, local memory, address register, characterized in that, in order to improve performance by providing the possibility of combining the computing process and processes, exchange, communication memory, first and second switches, instruction register are introduced into it, a data register and a control unit, and the inputs / outputs, address (data), processor control are connected via the local common bus of the device with the same inputs / outputs of local memory, with the first 30 information inputs / outputs of the first switch, with the first information inputs and outputs of the command register, with the first information inputs and outputs of the second switch, the second information inputs and outputs of which are the first inputs and outputs of the device, the second inputs and outputs of which are connected to the second information inputs - the outputs of the command register, the input of the mode of which co10 is single with the first output of the control unit, the second and third outputs of which are connected respectively by the inputs of the data register mode and address, the fourth output of the control unit is connected to the input of the communication memory mode, the inputs and outputs of which are connected to the second inputs and outputs of the first switch, the third and fourth inputs and outputs 20 of which are connected respectively to the first information inputs and outputs of the address register and data register, the second information inputs and outputs of which are connected respectively with the second 25 and third inputs and outputs of the device, the fourth inputs of the outputs of which are connected with the inputs and outputs of the control unit, the first and second outputs whose switching authorization codes are connected respectively to the control inputs of the first and second switches.