JP2008134893A - Integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enable operation of an internal CPU when the internal CPU performs processing other than accessing to a storage device, even when an external CPU accesses the storage device common to the internal CPU. <P>SOLUTION: This LSI 10 having a function management CPU 17 stopping its processing according to input of a wait signal and a control register 13, and receiving access to the control register 13 from a host CPU 20 includes: a register access signal acquisition part 15 detecting the access to the control register 13 by the host CPU 20; a register access signal acquisition part 16 detecting access to the control register 13 by the function management CPU 17; and a wait signal generation part 18 inputting the wait signal to the function management CPU 17 according to a detection result of each register access signal acquisition part. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、集積回路装置に関し、特にその内部に備えられる記憶装置について外部ＣＰＵ(Central Processing Unit)と内部ＣＰＵの間で排他処理を行う集積回路装置に関する。   The present invention relates to an integrated circuit device, and more particularly to an integrated circuit device that performs exclusive processing between an external CPU (Central Processing Unit) and an internal CPU for a storage device provided therein.

近年のオーディオ処理装置には、音楽再生用の集積回路装置と、外部ＣＰＵと、を備えているものがある。そしてその中には、集積回路装置内部にも内部ＣＰＵを備え、外部ＣＰＵと内部ＣＰＵとに処理を分散させているものがある。   Some recent audio processing apparatuses include an integrated circuit device for music reproduction and an external CPU. Some of them include an internal CPU inside the integrated circuit device, and the processing is distributed to the external CPU and the internal CPU.

なお、特許文献１乃至３には複数のＣＰＵを用いる装置の例が記載されている。
国際公開第０１／０６７２７１号パンフレット 特開平６−１７５８８０号公報 特開平９−６４８３号公報 Patent Documents 1 to 3 describe examples of apparatuses using a plurality of CPUs.
International Publication No. 01/067271 Pamphlet JP-A-6-175880 Japanese Patent Laid-Open No. 9-6383

上記オーディオ処理装置は、外部ＣＰＵと内部ＣＰＵとが共通の記憶装置にアクセスするように構成される場合がある。このような場合、通常の記憶装置は１度に１つのアクセスしか受け付けられないので、外部ＣＰＵと内部ＣＰＵの間で排他処理を行う必要がある。具体的には、外部ＣＰＵが、共通の記憶装置に対し読み書きのための制御信号を送信している間、内部ＣＰＵにウエイト信号が入力される。ウエイト信号が入力されている間、内部ＣＰＵはその処理を停止する。   The audio processing apparatus may be configured such that an external CPU and an internal CPU access a common storage device. In such a case, since a normal storage device can accept only one access at a time, it is necessary to perform exclusive processing between the external CPU and the internal CPU. Specifically, a wait signal is input to the internal CPU while the external CPU transmits a control signal for reading and writing to the common storage device. While the wait signal is input, the internal CPU stops its processing.

しかしながら、このようにすると、内部ＣＰＵは、外部ＣＰＵが記憶装置にアクセスしないときにしか動作できないという問題がある。すなわち、内部ＣＰＵが行う処理は記憶装置へのアクセス処理だけではないので、記憶装置へのアクセス以外の処理を行う場合には、内部ＣＰＵを動作可能とすることが望まれる。   However, in this case, there is a problem that the internal CPU can operate only when the external CPU does not access the storage device. That is, since the processing performed by the internal CPU is not limited to access processing to the storage device, it is desirable that the internal CPU be operable when processing other than access to the storage device is performed.

従って、本発明の目的の一つは、外部ＣＰＵが上記共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすることのできる集積回路装置を提供することにある。   Accordingly, one of the objects of the present invention is that even when the external CPU accesses the common storage device, when the internal CPU performs processing other than access to the storage device, the internal CPU is An object of the present invention is to provide an integrated circuit device that can be operated.

上記課題を解決するための本発明にかかる集積回路装置は、ウエイト信号の入力に応じてその処理を停止する内部ＣＰＵと、記憶装置と、を備え、外部ＣＰＵからの前記記憶装置へのアクセスを受け入れる集積回路装置であって、前記外部ＣＰＵによる前記記憶装置へのアクセスを検出する第１検出手段と、前記内部ＣＰＵによる前記記憶装置へのアクセスを検出する第２検出手段と、前記各検出手段の検出結果に応じて、前記内部ＣＰＵにウエイト信号を入力するウエイト信号入力手段と、を含むことを特徴とする。
これによれば、外部ＣＰＵによる上記記憶装置へのアクセスに加え、内部ＣＰＵによる上記記憶装置へのアクセスも検出した上でウエイト信号を内部ＣＰＵに入力するので、外部ＣＰＵが上記記憶装置にアクセスする場合であっても、内部ＣＰＵが上記記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすることができる。 In order to solve the above problems, an integrated circuit device according to the present invention includes an internal CPU that stops processing in response to an input of a wait signal, and a storage device, and allows an external CPU to access the storage device. An integrated circuit device that accepts the first detection means for detecting access to the storage device by the external CPU, second detection means for detecting access to the storage device by the internal CPU, and each detection means And a wait signal input means for inputting a wait signal to the internal CPU according to the detection result.
According to this, in addition to the access to the storage device by the external CPU, the wait signal is input to the internal CPU after detecting the access to the storage device by the internal CPU, so the external CPU accesses the storage device. Even in this case, when the internal CPU performs processing other than access to the storage device, the internal CPU can be made operable.

また、上記集積回路装置において、前記ウエイト信号入力手段は、前記外部ＣＰＵと前記内部ＣＰＵのいずれもが前記記憶装置にアクセスしようとしていることが前記各検出手段の検出結果により示される場合に、前記内部ＣＰＵにウエイト信号を入力する、こととしてもよい。
これによれば、外部ＣＰＵと内部ＣＰＵのいずれもが上記記憶装置にアクセスしようとしている場合に、内部ＣＰＵの処理を停止させることができる。 In the integrated circuit device, the wait signal input means may be configured such that when the detection results of the detection means indicate that both the external CPU and the internal CPU are trying to access the storage device. A wait signal may be input to the internal CPU.
According to this, when both the external CPU and the internal CPU are trying to access the storage device, the processing of the internal CPU can be stopped.

また、上記各集積回路装置において、前記各検出手段は、前記各ＣＰＵと前記記憶装置との間で送受信される制御信号に基づいて、前記各ＣＰＵによる前記記憶装置へのアクセスを検出する、こととしてもよい。
これによれば、集積回路装置は、各ＣＰＵと記憶装置との間で送受信される制御信号に基づいて、各ＣＰＵによる記憶装置へのアクセスを検出することができる。 Further, in each of the integrated circuit devices, each of the detecting means detects an access to the storage device by each of the CPUs based on a control signal transmitted / received between each of the CPUs and the storage device. It is good.
According to this, the integrated circuit device can detect the access to the storage device by each CPU based on the control signal transmitted and received between each CPU and the storage device.

本発明の実施の形態について、図面を参照しながら説明する。   Embodiments of the present invention will be described with reference to the drawings.

図１は、本実施の形態にかかるオーディオ処理装置１のシステム構成及び機能ブロックを示す概略ブロック図である。同図に示すように、オーディオ処理装置１は、ＬＳＩ(Large Scale Integrated circuit：大規模集積回路装置)１０及びホストＣＰＵ２０を含んで構成される。また、ＬＳＩ１０は、その内部にＦＩＦＯ(First In First Out)１１、ＤＳＰ(Digital Signal Processer)１２、制御レジスタ１３、選択部１４、レジスタアクセス信号取得部１５及び１６、機能管理ＣＰＵ１７、ウエイト信号生成部１８を含んで構成される。このオーディオ処理装置１は例えば携帯電話に搭載されるものであり、ＬＳＩ１０は音楽再生にかかる信号処理等の処理を行うためのものである。   FIG. 1 is a schematic block diagram showing a system configuration and functional blocks of an audio processing apparatus 1 according to the present embodiment. As shown in FIG. 1, the audio processing apparatus 1 includes an LSI (Large Scale Integrated circuit) 10 and a host CPU 20. The LSI 10 includes a FIFO (First In First Out) 11, a DSP (Digital Signal Processor) 12, a control register 13, a selection unit 14, register access signal acquisition units 15 and 16, a function management CPU 17, a wait signal generation unit. 18 is comprised. The audio processing apparatus 1 is mounted on, for example, a mobile phone, and the LSI 10 is for performing processing such as signal processing for music playback.

ＤＳＰ１２は、演算処理装置、プログラム記憶装置、データ記憶装置、ＦＭ音源装置、圧縮オーディオデコーダ装置、圧縮オーディオエンコーダ装置、又はボリュームコントロール装置などの各種装置を含んで構成される（不図示）。プログラム記憶装置は演算処理装置の動作を制御するためのプログラムを記憶しており、演算処理装置は、プログラム記憶装置に記憶されるプログラムに記述される命令に従って動作する。その際、演算処理装置は、同プログラムに記述される命令に従って、上記各種装置に対し、必要な処理を行わせる。   The DSP 12 includes various devices such as an arithmetic processing device, a program storage device, a data storage device, an FM sound source device, a compressed audio decoder device, a compressed audio encoder device, and a volume control device (not shown). The program storage device stores a program for controlling the operation of the arithmetic processing device, and the arithmetic processing device operates in accordance with instructions described in the program stored in the program storage device. At that time, the arithmetic processing device causes the various devices to perform necessary processing in accordance with instructions described in the program.

具体的には、データ記憶装置には楽曲データが記憶されており、プログラムには、ＤＳＰ１２が、データ記憶装置に記憶される楽曲データを読み取りながら、該楽曲データを再生するための処理を行うために、演算処理装置が行うべき処理の手順が記述されている。   Specifically, music data is stored in the data storage device, and the program performs processing for playing back the music data while the DSP 12 reads the music data stored in the data storage device. Describes the procedure of the processing to be performed by the arithmetic processing unit.

なお、データ記憶装置に記憶される楽曲データは、ホストＣＰＵ２０により書き込まれるものである。ホストＣＰＵ２０は、例えば図示しないインターネットからのダウンロードによってデータ記憶装置に記憶すべき楽曲データを取得すると、ＦＩＦＯ１１に対して該楽曲データを送信する。ＦＩＦＯ１１は、受信した楽曲データを一時記憶する。データ記憶装置は、ＦＩＦＯ１１に書き込まれた順に楽曲データを読み出し、記憶する。   Note that the music data stored in the data storage device is written by the host CPU 20. For example, when the host CPU 20 acquires music data to be stored in the data storage device by downloading from the Internet (not shown), the host CPU 20 transmits the music data to the FIFO 11. The FIFO 11 temporarily stores the received music data. The data storage device reads and stores the music data in the order written in the FIFO 11.

さて、ＤＳＰ１２の演算処理装置が、プログラム記憶装置に記憶されるプログラムを読み出しながら、その記述に従って処理を行うと、結果として、ＤＳＰ１２は、データ記憶装置上に記憶される楽曲データを読み取りながら、上記各種装置を用いつつ、該楽曲データを再生するための処理を行うことになる。一例では、ＤＳＰ１２は、圧縮されている楽曲データを、圧縮オーディオデコーダ装置を用いて音源装置による再生が可能なフォーマット形式（例えばＰＣＭ(Pluse-Code Modulation)形式）に変換し、音源装置を用いて、変換後の楽曲データを音声出力する。   Now, when the arithmetic processing unit of the DSP 12 performs processing according to the description while reading the program stored in the program storage device, the DSP 12 reads the music data stored on the data storage device as a result. A process for reproducing the music data is performed while using various devices. In one example, the DSP 12 converts the compressed music data into a format format (for example, PCM (Pluse-Code Modulation) format) that can be reproduced by the sound source device using the compressed audio decoder device, and uses the sound source device. Then, the converted music data is output as audio.

ところで、プログラム記憶装置に記憶されるプログラムにはパラメータ（変数）が含まれている。制御レジスタ１３は、このパラメータの具体的な値（制御データ）を記憶する記憶装置である。ＤＳＰ１２内の演算処理装置は、プログラム記憶装置から読み出したプログラムにパラメータが含まれている場合、制御レジスタ１３を参照して該パラメータに対応する制御データを読み出し、該制御データに基づいて動作する。   By the way, the program stored in the program storage device includes parameters (variables). The control register 13 is a storage device that stores a specific value (control data) of this parameter. When a parameter is included in the program read from the program storage device, the arithmetic processing unit in the DSP 12 reads the control data corresponding to the parameter with reference to the control register 13 and operates based on the control data.

ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、それぞれＬＳＩ１０の外部に設けられる外部ＣＰＵ及び同内部に設けられる内部ＣＰＵであり、いずれも制御レジスタ１３にアクセスし、制御データの読み書きを行う。これにより、ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、ＤＳＰ１２の動作を制御する。   The host CPU 20 and the function management CPU 17 are an external CPU provided outside the LSI 10 and an internal CPU provided therein, respectively, which access the control register 13 and read / write control data. Thereby, the host CPU 20 and the function management CPU 17 control the operation of the DSP 12.

具体的な例では、機能管理ＣＰＵ１７は、ＤＳＰ１２に含まれる上記各種装置についての電源投入、クロック供給／停止、初期化、及び停止の各処理にかかる制御データと、ボリュームコントロール装置が行うボリュームコントロール処理にかかる制御データと、について、制御レジスタ１３に対する読み書きを行う。また、ホストＣＰＵ２０は、それ以外の各処理にかかる制御データについて、制御レジスタ１３に対する読み書きを行う。
機能管理ＣＰＵ１７が行うべき処理の内容はホストＣＰＵ２０に比べて限定されている。このため、機能管理ＣＰＵ１７は、その動作クロックを、ホストＣＰＵ２０の動作クロックに比べて低くすることができる。 In a specific example, the function management CPU 17 includes control data for each process of power-on, clock supply / stop, initialization, and stop for the various devices included in the DSP 12, and volume control processing performed by the volume control device. The control data relating to the above is read from and written to the control register 13. Further, the host CPU 20 reads / writes the control data related to the other processes with respect to the control register 13.
The contents of processing to be performed by the function management CPU 17 are limited compared to the host CPU 20. For this reason, the function management CPU 17 can make the operation clock lower than the operation clock of the host CPU 20.

ホストＣＰＵ２０及び機能管理ＣＰＵ１７と、制御レジスタ１３との間でのデータのやり取りは、レジスタ制御信号によって行われる。レジスタ制御信号は制御データの書き込み又は制御データの読み出しを指示するための信号であり、制御レジスタ１３内のアドレスを示すアドレスデータと、ライト指示信号又はリード指示信号と、を含んで構成される。また、データの書き込みを指示するためのレジスタ制御信号は、具体的な書き込みデータ（制御レジスタライトデータ）も含んで構成される。   Data exchange between the host CPU 20 and the function management CPU 17 and the control register 13 is performed by a register control signal. The register control signal is a signal for instructing writing of control data or reading of control data, and includes address data indicating an address in the control register 13 and a write instruction signal or a read instruction signal. The register control signal for instructing data writing includes specific write data (control register write data).

ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、上記レジスタ制御信号を、後述する選択部１４を介し、制御レジスタ１３に対して送信する。制御レジスタ１３は、レジスタ制御信号を受信すると、該レジスタ制御信号による指示に応じて制御データの書き込み又は読み出しを行い、その結果を示すレジスタ制御信号を、後述する選択部１４を介して、ホストＣＰＵ２０又は機能管理ＣＰＵ１７に対して送信する。データの読み出しを行った際には、制御レジスタ１３は、ホストＣＰＵ２０又は機能管理ＣＰＵ１７に対する読み出しデータ（制御レジスタリードデータ）の送信も行う。   The host CPU 20 and the function management CPU 17 transmit the register control signal to the control register 13 via the selection unit 14 described later. When receiving the register control signal, the control register 13 writes or reads control data in accordance with an instruction by the register control signal, and sends a register control signal indicating the result to the host CPU 20 via the selection unit 14 described later. Alternatively, it is transmitted to the function management CPU 17. When data is read, the control register 13 also transmits read data (control register read data) to the host CPU 20 or the function management CPU 17.

また、機能管理ＣＰＵ１７は、ウエイト信号の入力を受け付けるためのポート（ウエイト信号入力ポート）を備えている。機能管理ＣＰＵ１７は、ウエイト信号入力ポートへのウエイト信号の入力に応じて、その処理を停止する。具体的には、ウエイト信号が入力されている間、その処理を停止する。   Further, the function management CPU 17 includes a port (wait signal input port) for accepting input of a wait signal. The function management CPU 17 stops the processing in response to the input of the wait signal to the wait signal input port. Specifically, the process is stopped while the wait signal is being input.

レジスタアクセス信号取得部１５は、ホストＣＰＵ２０と選択部１４の間に設けられる、上記レジスタ制御信号（以下では、ホストＣＰＵレジスタ制御信号という。）の送受信のためのバス上に設けられ、ホストＣＰＵ２０と制御レジスタ１３の間で送受信されるホストＣＰＵレジスタ制御信号に基づいて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。   The register access signal acquisition unit 15 is provided on the bus for transmitting and receiving the register control signal (hereinafter referred to as host CPU register control signal) provided between the host CPU 20 and the selection unit 14. Based on a host CPU register control signal transmitted / received between the control registers 13, an access to the control register 13 by the host CPU 20 is detected.

具体的には、レジスタアクセス信号取得部１５は上記ホストＣＰＵレジスタ制御信号を取得し、該ホストＣＰＵレジスタ制御信号に基づいて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その結果を示すホストＣＰＵアクセス信号を取得する。具体的な例では、レジスタアクセス信号取得部１５は、ホストＣＰＵレジスタ制御信号に含まれるライト指示信号又はリード指示信号のうちいずれかを取得した場合に、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その旨を示すホストＣＰＵアクセス信号を取得する。また、ホストＣＰＵ２０が制御レジスタ１３へアクセスすることを示すチップセレクト信号がホストＣＰＵレジスタ制御信号に含まれる場合、レジスタアクセス信号取得部１５は、チップセレクト信号を取得したことをもって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その旨を示すホストＣＰＵアクセス信号を取得する。レジスタアクセス信号取得部１５は、こうして取得したホストＣＰＵアクセス信号をウエイト信号生成部１８及び選択部１４に出力する。   Specifically, the register access signal acquisition unit 15 acquires the host CPU register control signal, detects access to the control register 13 by the host CPU 20 based on the host CPU register control signal, and indicates the result. A CPU access signal is acquired. In a specific example, the register access signal acquisition unit 15 detects an access to the control register 13 by the host CPU 20 when acquiring either a write instruction signal or a read instruction signal included in the host CPU register control signal. Then, a host CPU access signal indicating that is acquired. When the host CPU register control signal includes a chip select signal indicating that the host CPU 20 accesses the control register 13, the register access signal acquisition unit 15 acquires the chip select signal, and the control register by the host CPU 20 13 is detected, and a host CPU access signal indicating that is obtained. The register access signal acquisition unit 15 outputs the host CPU access signal acquired in this way to the wait signal generation unit 18 and the selection unit 14.

選択部１４は、レジスタアクセス信号取得部１５からホストＣＰＵアクセス信号の入力を受け付け、該ホストＣＰＵアクセス信号に応じて、ホストＣＰＵ２０と制御レジスタ１３の間で送受信されるホストＣＰＵレジスタ制御信号、又は機能管理ＣＰＵ１７と制御レジスタ１３の間で送受信される機能管理ＣＰＵレジスタ制御信号、のいずれかを選択し、通過させる。具体的には、ホストＣＰＵアクセス信号によりホストＣＰＵ２０が制御レジスタ１３へアクセスすることが示される場合に、ホストＣＰＵレジスタ制御信号を通過させ、かつ機能管理ＣＰＵレジスタ制御信号を無効化する。一方、ホストＣＰＵアクセス信号によりホストＣＰＵ２０が制御レジスタ１３へアクセスしないことが示される場合に、機能管理ＣＰＵレジスタ制御信号を通過させる。なお、この場合、ホストＣＰＵレジスタ制御信号の送受信がなされることはない。   The selection unit 14 receives an input of a host CPU access signal from the register access signal acquisition unit 15, and a host CPU register control signal or function transmitted / received between the host CPU 20 and the control register 13 according to the host CPU access signal One of the function management CPU register control signals transmitted and received between the management CPU 17 and the control register 13 is selected and passed. Specifically, when the host CPU access signal indicates that the host CPU 20 accesses the control register 13, the host CPU register control signal is passed and the function management CPU register control signal is invalidated. On the other hand, when the host CPU access signal indicates that the host CPU 20 does not access the control register 13, the function management CPU register control signal is passed. In this case, the host CPU register control signal is not transmitted / received.

レジスタアクセス信号取得部１６は、機能管理ＣＰＵ１７と選択部１４の間に設けられる、上記レジスタ制御信号（以下では、機能管理ＣＰＵレジスタ制御信号という。）の送受信のためのバス上に設けられ、機能管理ＣＰＵ１７と制御レジスタ１３の間で送受信される機能管理ＣＰＵレジスタ制御信号に基づいて、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出する。   The register access signal acquisition unit 16 is provided on a bus for transmitting and receiving the register control signal (hereinafter referred to as function management CPU register control signal) provided between the function management CPU 17 and the selection unit 14. Based on a function management CPU register control signal transmitted / received between the management CPU 17 and the control register 13, an access to the control register 13 by the function management CPU 17 is detected.

具体的には、レジスタアクセス信号取得部１６は上記機能管理ＣＰＵレジスタ制御信号を取得し、該機能管理ＣＰＵレジスタ制御信号に基づいて、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その結果を示す機能管理ＣＰＵアクセス信号を取得する。具体的な例では、レジスタアクセス信号取得部１６は、機能管理ＣＰＵレジスタ制御信号に含まれるライト指示信号又はリード指示信号のうちいずれかを取得した場合に、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その旨を示す機能管理ＣＰＵアクセス信号を取得する。また、機能管理ＣＰＵ１７が制御レジスタ１３へアクセスすることを示すチップセレクト信号が機能管理ＣＰＵレジスタ制御信号に含まれる場合、レジスタアクセス信号取得部１６は、チップセレクト信号を取得したことをもって、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その旨を示す機能管理ＣＰＵアクセス信号を取得する。レジスタアクセス信号取得部１６は、こうして取得した機能管理ＣＰＵアクセス信号をウエイト信号生成部１８に出力する。   Specifically, the register access signal acquisition unit 16 acquires the function management CPU register control signal, detects access to the control register 13 by the function management CPU 17 based on the function management CPU register control signal, and the result Is acquired. In a specific example, the register access signal acquisition unit 16 accesses the control register 13 by the function management CPU 17 when acquiring either the write instruction signal or the read instruction signal included in the function management CPU register control signal. And a function management CPU access signal indicating that is acquired. If the function management CPU register control signal includes a chip select signal indicating that the function management CPU 17 accesses the control register 13, the register access signal acquisition unit 16 acquires the chip select signal, and the function management CPU 17. The access to the control register 13 is detected, and a function management CPU access signal indicating that is acquired. The register access signal acquisition unit 16 outputs the function management CPU access signal acquired in this way to the wait signal generation unit 18.

ウエイト信号生成部１８は、レジスタアクセス信号取得部１５及びレジスタアクセス信号取得部１６の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力する。具体的には、ホストＣＰＵ２０と機能管理ＣＰＵ１７のいずれもが制御レジスタ１３にアクセスしようとしていることがレジスタアクセス信号取得部１５及びレジスタアクセス信号取得部１６の検出結果により示される場合に、ウエイト信号を生成し、機能管理ＣＰＵ１７に入力する。   The wait signal generation unit 18 inputs a wait signal to the function management CPU 17 according to the detection results of the register access signal acquisition unit 15 and the register access signal acquisition unit 16. Specifically, when the detection results of the register access signal acquisition unit 15 and the register access signal acquisition unit 16 indicate that both the host CPU 20 and the function management CPU 17 are trying to access the control register 13, the wait signal is displayed. Generate and input to the function management CPU 17.

ウエイト信号生成部１８は、ハードウェアとしては、例えばＡＮＤ回路により実現することができる。この場合、ホストＣＰＵアクセス信号は、ホストＣＰＵ２０による制御レジスタ１３へのアクセスが検出された場合に電圧ハイ状態、検出されない場合に電圧ロー状態となる信号であるとすることが好適である。同様に、機能管理ＣＰＵアクセス信号は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスが検出された場合に電圧ハイ状態、検出されない場合に電圧ロー状態となる信号であるとすることが好適である。ウエイト信号生成部１８を構成するＡＮＤ回路は、ホストＣＰＵアクセス信号と機能管理ＣＰＵアクセス信号の両方が電圧ハイ状態である場合に、ウエイト信号を生成し、機能管理ＣＰＵ１７に入力する。   The weight signal generation unit 18 can be realized as hardware by, for example, an AND circuit. In this case, the host CPU access signal is preferably a signal that is in a voltage high state when access to the control register 13 by the host CPU 20 is detected and is in a voltage low state when it is not detected. Similarly, the function management CPU access signal is preferably a signal that is in a voltage high state when access to the control register 13 by the function management CPU 17 is detected and is in a voltage low state when it is not detected. The AND circuit constituting the wait signal generation unit 18 generates a wait signal and inputs it to the function management CPU 17 when both the host CPU access signal and the function management CPU access signal are in a voltage high state.

また、ウエイト信号生成部１８は、ウエイト信号入力ポートへの入力を電圧ハイ状態とすることによりウエイト信号を機能管理ＣＰＵ１７に入力し、同じく電圧ロー状態とすることによりウエイト信号を機能管理ＣＰＵ１７に入力しない、こととしてもよい。   The wait signal generator 18 inputs the wait signal to the function management CPU 17 by setting the input to the wait signal input port to a voltage high state, and similarly inputs the wait signal to the function management CPU 17 by setting the voltage low state. Don't do that.

こうしてウエイト信号が入力される機能管理ＣＰＵ１７は、ウエイト信号が入力されている間（例えば、ウエイト信号入力ポートへの入力が電圧ハイ状態となっている間）、その処理を停止する。   The function management CPU 17 to which the wait signal is input in this manner stops the processing while the wait signal is input (for example, while the input to the wait signal input port is in the voltage high state).

以上の処理について、各装置間で送受信される信号及びデータのタイムチャートを参照しながら再度より詳細に説明する。   The above processing will be described again in more detail with reference to time charts of signals and data transmitted and received between the devices.

図２は、ホストＣＰＵ２０及び機能管理ＣＰＵ１７それぞれが制御レジスタ１３に対する書き込みを行う場合に、制御レジスタ１３に対して入出力される信号及びデータと、上記ウエイト信号と、のタイムチャートを示す図である。図中の記号ＣＬＫ，ＡＤＤＲ１，ＲＤ１，ＷＲ１，ＷＲＤＡＴＡ１、ＲＤＤＡＴＡ、ＡＤＤＲ２，ＲＤ２，ＷＲ２，ＷＲＤＡＴＡ２，ＷＡＩＴはそれぞれ、クロック，ホストＣＰＵ２０が送信するホストＣＰＵレジスタ制御信号に含まれるアドレスデータ，同リード指示信号，同ライト指示信号，同制御レジスタライトデータ，制御レジスタリードデータ，機能管理ＣＰＵ１７が送信する機能管理ＣＰＵレジスタ制御信号に含まれるアドレスデータ，同リード指示信号，同ライト指示信号，同制御レジスタライトデータ，ウエイト信号をそれぞれ示している。   FIG. 2 is a diagram showing a time chart of signals and data input / output to / from the control register 13 and the above-described wait signal when the host CPU 20 and the function management CPU 17 respectively write to the control register 13. . Symbols CLK, ADDR1, RD1, WR1, WRDATA1, RDDATA, ADDR2, RD2, WR2, WRDATA2, and WAIT in the figure are the clock, the address data included in the host CPU register control signal transmitted by the host CPU 20, and the read instruction signal, respectively. , Same write instruction signal, same control register write data, control register read data, address data included in function management CPU register control signal transmitted by function management CPU 17, same read instruction signal, same write instruction signal, same control register write data , And the weight signal, respectively.

ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、所定周期の周期信号であるクロック（図２のＣＬＫ）に同期して、書き込みアドレスを示すアドレスデータ、ライト指示信号、制御レジスタライトデータを含むレジスタ制御信号（図２のＡＤＤＲ、ＷＲ、及びＷＲＤＡＴＡ）、又は読み出しアドレスを示すアドレスデータ、リード指示信号を含むレジスタ制御信号（図２のＡＤＤＲ、ＲＤ）のいずれかを出力する。   The host CPU 20 and the function management CPU 17 synchronize with a clock (CLK in FIG. 2) which is a periodic signal having a predetermined period, and register control signals (FIG. 2) including address data indicating a write address, a write instruction signal, and control register write data. ADDR, WR, and WRDATA), or register control signals (ADDR, RD in FIG. 2) including a read instruction signal and address data indicating a read address are output.

図２の例では、１番目のクロックのタイミングで、ホストＣＰＵ２０及び機能管理ＣＰＵ１７の両方が、リード指示信号を含むレジスタ制御信号を送信している。この場合、選択部１４はホストＣＰＵ２０から受信されるレジスタ制御信号のみを通過させ、機能管理ＣＰＵ１７から受信されるレジスタ制御信号を無効化する。一方、ウエイト信号生成部１８はウエイト信号を生成し、機能管理ＣＰＵ１７に出力する（図２のＷＡＩＴ）。その結果、機能管理ＣＰＵ１７は、その処理を停止してレジスタ制御信号をそのまま保持し、ウエイト信号の入力がなくなった時点から再度レジスタ制御信号の送信を行う。すなわち、ウエイト信号の入力がなくなった時点から１クロック周期分に亘って、送信状態のままレジスタ制御信号を保持する。   In the example of FIG. 2, both the host CPU 20 and the function management CPU 17 transmit a register control signal including a read instruction signal at the timing of the first clock. In this case, the selection unit 14 passes only the register control signal received from the host CPU 20 and invalidates the register control signal received from the function management CPU 17. On the other hand, the wait signal generator 18 generates a wait signal and outputs it to the function management CPU 17 (WAIT in FIG. 2). As a result, the function management CPU 17 stops the processing, holds the register control signal as it is, and transmits the register control signal again from the time when the wait signal is no longer input. That is, the register control signal is held in the transmission state for one clock cycle from the time when the wait signal is no longer input.

制御レジスタ１３は、１番目のクロックのタイミングでホストＣＰＵ２０が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に応じてデータの読み出しを行う。そして、２番目のクロックのタイミングで、読み出したデータを、ホストＣＰＵ２０に対して送信する。さらに、制御レジスタ１３は、２番目のクロックのタイミングで機能管理ＣＰＵ１７が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に応じてデータの読み出しを行う。そして、３番目のクロックのタイミングで、読み出したデータを、機能管理ＣＰＵ１７に対して送信する。   The control register 13 receives the register control signal transmitted from the host CPU 20 at the timing of the first clock, and reads data in accordance with the register control signal. Then, the read data is transmitted to the host CPU 20 at the timing of the second clock. Further, the control register 13 receives the register control signal transmitted by the function management CPU 17 at the timing of the second clock, and reads data according to the register control signal. Then, the read data is transmitted to the function management CPU 17 at the timing of the third clock.

また、図２の例では、３番目のクロックのタイミングで、ホストＣＰＵ２０及び機能管理ＣＰＵ１７の両方が、ライト指示信号を含むレジスタ制御信号を送信している。この場合も、選択部１４はホストＣＰＵ２０から受信されるレジスタ制御信号のみを通過させ、機能管理ＣＰＵ１７から受信されるレジスタ制御信号を無効化する。一方、ウエイト信号生成部１８はウエイト信号を生成し、機能管理ＣＰＵ１７に出力する（図２のＷＡＩＴ）。その結果、機能管理ＣＰＵ１７は、その処理を停止してレジスタ制御信号をそのまま保持し、ウエイト信号の入力がなくなった時点から再度レジスタ制御信号の送信を行う。すなわち、ウエイト信号の入力がなくなった時点から１クロック周期分に亘って、送信状態のままレジスタ制御信号を保持する。   In the example of FIG. 2, both the host CPU 20 and the function management CPU 17 transmit a register control signal including a write instruction signal at the timing of the third clock. Also in this case, the selection unit 14 passes only the register control signal received from the host CPU 20 and invalidates the register control signal received from the function management CPU 17. On the other hand, the wait signal generator 18 generates a wait signal and outputs it to the function management CPU 17 (WAIT in FIG. 2). As a result, the function management CPU 17 stops the processing, holds the register control signal as it is, and transmits the register control signal again from the time when the wait signal is no longer input. That is, the register control signal is held in the transmission state for one clock cycle from the time when the wait signal is no longer input.

制御レジスタ１３は、３番目のクロックのタイミングでホストＣＰＵ２０が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に含まれる書き込みデータを、自身に書き込む。さらに、制御レジスタ１３は、４番目のクロックのタイミングで機能管理ＣＰＵ１７が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に含まれる書き込みデータを、自身に書き込む。   The control register 13 receives the register control signal transmitted from the host CPU 20 at the timing of the third clock, and writes the write data included in the register control signal to itself. Further, the control register 13 receives the register control signal transmitted by the function management CPU 17 at the timing of the fourth clock, and writes the write data included in the register control signal to itself.

以上説明したように、ＬＳＩ１０によれば、ホストＣＰＵ２０による制御レジスタ１３へのアクセスに加え、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスも検出した上で機能管理ＣＰＵ１７にウエイト信号を入力するので、ホストＣＰＵ２０が制御レジスタ１３にアクセスする場合であっても、機能管理ＣＰＵ１７が制御レジスタ１３へのアクセス以外の処理を行う場合には、該制御レジスタ１３を動作可能とすることができる。   As described above, according to the LSI 10, in addition to the access to the control register 13 by the host CPU 20, the access to the control register 13 by the function management CPU 17 is detected and a wait signal is input to the function management CPU 17. Even when the CPU 20 accesses the control register 13, if the function management CPU 17 performs processing other than access to the control register 13, the control register 13 can be made operable.

また、ホストＣＰＵ２０と機能管理ＣＰＵ１７のいずれもが制御レジスタ１３にアクセスしようとしている場合に、機能管理ＣＰＵ１７の処理を停止させることができる。   Further, when both the host CPU 20 and the function management CPU 17 are trying to access the control register 13, the processing of the function management CPU 17 can be stopped.

さらに、機能管理ＣＰＵ１７はその機能が限定されており、ホストＣＰＵ２０に比べて動作クロックが低く、その消費電力を低く抑えることができるので、上記構成を採用することにより、全体としての消費電力を低く抑えることができるようになる。   Furthermore, since the function management CPU 17 has limited functions, the operation clock is lower than that of the host CPU 20 and the power consumption can be kept low. Therefore, by adopting the above configuration, the overall power consumption can be reduced. It will be possible to suppress.

また、排他処理のためにウエイト信号を用いているので、機能管理ＣＰＵ１７は、ホストＣＰＵ２０による制御レジスタ１３へのアクセスがないクロック周期に、間髪入れず制御レジスタ１３へのアクセスを行うことができる。これにより、全体としての処理が高速化される。   In addition, since the wait signal is used for the exclusive processing, the function management CPU 17 can access the control register 13 without a delay in a clock cycle in which the host CPU 20 does not access the control register 13. This speeds up the overall processing.

なお、本発明は上記実施の形態に限定されるものではない。例えば、制御レジスタ１３の記憶領域は、ＤＳＰ１２の機能ごとに分割される場合がある。例えば、ホストＣＰＵ２０が担当する機能Ａと、機能管理ＣＰＵ１７が担当する機能Ｂと、で制御レジスタ１３の記憶領域を分割するような場合である。この場合、レジスタアクセス信号取得部１５は、ホストＣＰＵレジスタ制御信号に含まれるアドレスデータにも応じて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。例えば上記例では、アドレスデータにより、ホストＣＰＵ２０が、制御レジスタ１３の記憶領域のうち、機能Ａにかかる記憶領域にアクセスしようとする場合にのみ、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。レジスタアクセス信号取得部１６についても同様である。これによれば、より適切に、各ＣＰＵによる制御レジスタ１３へのアクセスを検出できる。   The present invention is not limited to the above embodiment. For example, the storage area of the control register 13 may be divided for each function of the DSP 12. For example, the storage area of the control register 13 is divided by the function A handled by the host CPU 20 and the function B handled by the function management CPU 17. In this case, the register access signal acquisition unit 15 detects an access to the control register 13 by the host CPU 20 according to the address data included in the host CPU register control signal. For example, in the above example, the access to the control register 13 by the host CPU 20 is detected only when the host CPU 20 tries to access the storage area related to the function A among the storage areas of the control register 13 based on the address data. The same applies to the register access signal acquisition unit 16. According to this, access to the control register 13 by each CPU can be detected more appropriately.

また、ホストＣＰＵ２０は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセス終了を待たなければ、その処理を開始できない場合がある。この場合、ホストＣＰＵ２０は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスが終了するまでの間、低消費電力モードに入ることが望ましい。そして、機能管理ＣＰＵ１７は、アクセスが終了すると、ホストＣＰＵ２０に対し、割り込み通知信号を送信するようにすることが望ましい。ホストＣＰＵ２０は、こうして送信された割り込み通知信号を受信することにより、その処理を開始することが可能となる。   Further, the host CPU 20 may not be able to start the processing unless it waits for the function management CPU 17 to finish accessing the control register 13. In this case, the host CPU 20 desirably enters the low power consumption mode until the function management CPU 17 finishes accessing the control register 13. Then, it is desirable that the function management CPU 17 transmits an interrupt notification signal to the host CPU 20 when the access is completed. The host CPU 20 can start the processing by receiving the interrupt notification signal thus transmitted.

本発明の実施の形態にかかるオーディオ処理装置のシステム構成及び機能ブロックを示す概略ブロック図である。It is a schematic block diagram which shows the system configuration | structure and functional block of the audio processing apparatus concerning Embodiment of this invention. 本発明の実施の形態にかかるホストＣＰＵ及び機能管理ＣＰＵそれぞれが制御レジスタに対する書き込みを行う場合に、該制御レジスタに対して入出力される信号及びデータと、ウエイト信号と、のタイムチャートを示す図である。The figure which shows the time chart of the signal and data input / output with respect to this control register, and the wait signal when each of the host CPU and the function management CPU according to the embodiment of the present invention writes to the control register. It is.

符号の説明Explanation of symbols

１ オーディオ処理装置、１０ ＬＳＩ、１１ ＦＩＦＯ、１２ ＤＳＰ、１３ 制御レジスタ、１４ 選択部、１５，１６ レジスタアクセス信号取得部、１７ 機能管理ＣＰＵ、１８ ウエイト信号生成部、２０ ホストＣＰＵ。 DESCRIPTION OF SYMBOLS 1 Audio processing apparatus, 10 LSI, 11 FIFO, 12 DSP, 13 Control register, 14 Selection part, 15, 16 Register access signal acquisition part, 17 Function management CPU, 18 Wait signal generation part, 20 Host CPU.

Claims (3)

ウエイト信号の入力に応じてその処理を停止する内部ＣＰＵと、記憶装置と、を備え、外部ＣＰＵからの前記記憶装置へのアクセスを受け入れる集積回路装置であって、
前記外部ＣＰＵによる前記記憶装置へのアクセスを検出する第１検出手段と、
前記内部ＣＰＵによる前記記憶装置へのアクセスを検出する第２検出手段と、
前記各検出手段の検出結果に応じて、前記内部ＣＰＵにウエイト信号を入力するウエイト信号入力手段と、
を含むことを特徴とする集積回路装置。 An integrated circuit device comprising an internal CPU that stops processing in response to an input of a wait signal, and a storage device, and accepting access to the storage device from an external CPU,
First detecting means for detecting access to the storage device by the external CPU;
Second detection means for detecting access to the storage device by the internal CPU;
Wait signal input means for inputting a wait signal to the internal CPU according to the detection results of the detection means;
An integrated circuit device comprising: 請求項１に記載の集積回路装置において、
前記ウエイト信号入力手段は、前記外部ＣＰＵと前記内部ＣＰＵのいずれもが前記記憶装置にアクセスしようとしていることが前記各検出手段の検出結果により示される場合に、前記内部ＣＰＵにウエイト信号を入力する、
ことを特徴とする集積回路装置。 The integrated circuit device according to claim 1,
The wait signal input means inputs a wait signal to the internal CPU when the detection results of the detection means indicate that both the external CPU and the internal CPU are trying to access the storage device. ,
An integrated circuit device. 請求項１又は２に記載の集積回路装置において、
前記各検出手段は、前記各ＣＰＵと前記記憶装置との間で送受信される制御信号に基づいて、前記各ＣＰＵによる前記記憶装置へのアクセスを検出する、
ことを特徴とする集積回路装置。 The integrated circuit device according to claim 1 or 2,
Each of the detection means detects access to the storage device by each CPU based on a control signal transmitted and received between the CPU and the storage device.
An integrated circuit device.
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