JP2001147517A - 薄膜リソグラフィ素子の加工方法 - Google Patents

Abstract

(57)【要約】 【課題】 薄膜リソグラフィ素子において、パターンの
寸法が異なる微細パターン部および粗大パターン部がひ
とつのガラス基板の表面に併設される場合、１回のエッ
チングで加工するための最適条件が得られない。 【解決手段】 パターンの寸法が異なる微細パターン部
２と粗大パターン部３とを基板表面に併設する薄膜リソ
グラフィ素子において、スペース部の寸法が前記微細パ
ターン部のスペース部の寸法と略等しいドットパターン
１２を、前記粗大パターン部に隣接したスペース部１０
に配置し、微細パターンに対して最適な加工条件でエッ
チングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリソグラフィ法によ
り作られる薄膜素子に関し、特に薄膜リソグラフィ素子
の加工方法に関する。

【０００２】

【背景技術】薄膜リソグラフィ素子のうち、光電式エン
コーダ素子、静電容量式エンコーダ素子、磁気式エンコ
ーダ素子などは、光学マスクによるパターンニングと各
種エッチング法を用いたリソグラフィ工程によってパタ
ーンが加工されている。ここで、たとえば光学格子など
は微細なパターンであり、また電気的配線などは格子パ
ターンと比べれば粗大なパターンである。そして、これ
らの微細パターンと粗大パターンが、ひとつのガラス基
板の表面に併設される場合がある。

【０００３】図３にリソグラフィ法により加工される従
来の光電式エンコーダ素子の構造を示す。幾何学的平面
を保たれているガラス基板１Ａの表面には、ライン／ス
ペース＝４／４μｍの微細パターン部２Ａが光学格子と
して形成され、同微細パターン部２Ａに隣接して信号出
力のための配線パターン部３Ａ、つまり粗大パターンが
形成されている。そして同配線パターン部３Ａに、電気
的かつ機械的に接合されるバンプ４Ａを介して半導体チ
ップ５Ａが搭載されている。前記配線パターン部３Ａ
は、Ａｕ等の電気抵抗の小さな材料からなる低抵抗膜で
あり、ライン／スペース＝１５０／１５０μｍ程度の値
に形成されている。

【０００４】通常、Ａｕ等の電気抵抗の小さな材料は、
ガラス基板の表面に直接成膜することが難しい。そのた
め、ガラス基板と低抵抗膜層との間にバッファ層を挿入
した、図４に示すような構造が使われている。その薄膜
構造において形成される微細パターン部２Ａおよび配線
パターン部３Ａは、具体的には図５に示すような手順で
加工される。すなわち、図５（ａ）に示すように、ガラ
ス基板１Ａの表面にバッファ膜層６Ａおよび低抵抗膜層
７Ａが成膜されたのち、図５（ｂ）に示されるフォトレ
ジスト膜のパターンマスク８Ａが成膜され、図５（ｃ）
に示すように、まず低抵抗膜層７Ａのみが除去される。
次いで図５（ｄ）に示すように、バッファ膜層６Ａがエ
ッチングされ、前述したパターンマスク８Ａが除去され
て、図５（ｅ）に示すような状態に完成される。

【０００５】ところで、前述したような従来の薄膜加工
方法による場合、それぞれの各層の材料に最適なエッチ
ングを施すために、低抵抗膜層７Ａにはウエットエッチ
ング法が、バッファ膜層６Ａにはドライエッチング法が
用いられている。この場合の低抵抗膜層７Ａに対するウ
エットエッチングの加工条件は、パターンマスク８Ａの
下側が削られるアンダーエッチングが最小限になるよう
な条件でなければならない。そのため、エッチング対象
となるパターンのうち、最も微細なパターンを最小のア
ンダーエッチングでエッチングできるかどうか、という
点に配慮して加工条件を決めなければならない。

【０００６】

【発明が解決しようとする課題】しかしながら、パター
ンの寸法が異なる微細パターン部２Ａと配線パターン部
３Ａをひとつのガラス基板の表面に併設したような光電
式エンコーダ素子の場合、ウエットエッチング時の最適
加工条件が各パターン部で異なっている。たとえば、加
工条件を微細パターン部２Ａに合せると、図６に示すよ
うに、配線パターン部３Ａにエッチング残りが生じ、逆
に配線パターン部３Ａに合せると、図７に示すように、
微細パターン部２Ａの一部が消失してしまったり、ある
いはオーバエッチングでパターンマスク８Ａの一部がバ
ッファ膜層６Ａから浮き上がった状態となってしまう。
したがって、微細パターン部と配線パターン部を同時に
エッチングしようとすると、その加工条件は両者の最適
条件の中間程度に設定することになる。このような条件
では、いずれのパターンに対しても最適な加工を施すこ
とができず、素子としての歩留りを向上させることは難
しい。

【０００７】このような問題を解決するためには、図８
に示すように、パターン寸法が異なる微細パターン部２
Ｂと配線パターン部３Ｂを別々の工程でエッチングすれ
ばよいが、この加工法によると加工工程が多くなり製造
原価が高くなる。すなわち、この加工法においては、図
８（ａ）に示すようにガラス基板１Ｂの表面にバッファ
膜層６Ｂを成膜した後、１次パターンマスク８Ｂを低抵
抗膜層７Ｂの表面に形成して、図８（ｃ）と（ｄ）に示
すように、ウエットエッチング法およびドライエッチン
グ法を用いて低抵抗膜層７Ｂおよびバッファ膜層６Ｂを
順次エッチングし、図８（ｅ）に示すように１次パター
ンマスク８Ｂを除去する。次に前工程において完成した
微細パターン部２Ｂの表面を覆うように２次パターンマ
スク８Ｃを図８（ｆ）に示すような状態に形成し、図８
（ｇ）および図８（ｈ）に示すように、配線パターン部
３Ｂをウエットエッチングおよびドライエッチングし、
２次パターンマスク８Ｃを除去して、図８（ｉ）に示す
ような完成状態を得る。

【０００８】したがって、このような加工方法によれ
ば、併設される微細パターン部２Ｂおよび配線パターン
部３Ｂをそれぞれに適正な加工条件でエッチングできる
利点はあるけれども、工程数の増加により、製品原価が
割高なものとなる。

【０００９】本発明の目的は、これまでに述べたような
従来の薄膜リソグラフィ素子の加工方法の問題を解決す
るために、パターン寸法が異なる微細パターン部および
粗大パターン部が併設される薄膜リソグラフィ素子を、
１回の工程で加工できる薄膜リソグラフィ素子の加工方
法を得るにある。

【００１０】

【課題を解決するための手段】この目的を達成するた
め、本発明では、パターン寸法が異なる薄膜微細パター
ン部と粗大パターン部とを基板表面に併設する薄膜リソ
グラフィ素子において、スペース部の寸法が前記微細パ
ターン部と略等しいドットパターンを、前記粗大パター
ン部に隣接したスペース部に配置形成する薄膜リソグラ
フィ素子の加工方法、を提案するものである。

【００１１】後述する本発明の好ましい実施例において
は、（１）前記微細パターン部は光学格子であり、薄膜
リソグラフィ素子は光電式エンコーダ素子、または静電
容量式エンコーダ素子、または磁気式エンコーダ素子で
ある構造、（２）前記微細パターン部と前記粗大パター
ン部と前記ドットパターンは、基板の表面に成膜された
バッファ膜と低抵抗膜で構成される構造、が説明され
る。

【００１２】

【発明の実施の形態】以下、図１および図２を使って本
発明の実施例の詳細を説明する。図１（ａ）、（ｂ）は
本発明により得られた光電式エンコーダ素子を示してい
る。ガラス基板１の表面には、微細パターン部２（光学
格子）および配線パターン部３（粗大パターン部）が隣
り合った状態で形成されるのは、従来と同様である。

【００１３】ここで、配線パターン部３の周囲にある配
線スペース部１０、および微細パターン部２の両側の格
子周囲部１１に、ドットパターン１２、１３が配置され
ていることが同光電式エンコーダ素子の特徴である。こ
れらの微細パターン部２、配線パターン部３、ドットパ
ターン１２、１３は、図１（ｂ）に示すように、ガラス
基板１の表面に成膜されるＴｉＳｉ2 等のバッファ膜層
６およびＡｕ等の低抵抗膜層７で構成される。図１に示
した実施例の場合、前述した各ドットパターン１２、１
３は、微細パターン部２のライン／スペース寸法＝４／
４μｍと略同程度のライン／スペース寸法とされる不連
続の多数の正方形ドットで構成してある。ただし、これ
らドットパターンは正方形ドットばかりでなく、円形ド
ット等の他の形状のドット、または不連続な多数のスト
ライプとしてもよい。

【００１４】図２は、図１に示した光電式エンコーダ素
子の加工工程を示している。図２（ａ）に示すように、
ガラス基板１の表面にバッファ膜層６および低抵抗膜層
７が積層された後、図２（ｂ）に示すように、フォトレ
ジスト膜であるパターンマスク８が低抵抗膜層７の表面
に成膜される。この後、図２（ｃ）に示すように、ウエ
ットエッチング法を用いて低抵抗膜層７が除去され、続
いてドライエッチング法によりバッファ膜層６がエッチ
ングされる。ここにおいて、このウエットエッチング時
の加工条件は、微細パターン部２のライン／スペース寸
法＝４／４μｍに適している条件である。以上の加工方
法により、微細パターン部２および配線パターン部３に
隣り合った位置のドットパターン１２、１３も、微細パ
ターン部２と略同程度のエッチング状態となるので、配
線パターン部３の周囲にエッチング残りがなく、しかも
オーバエッチングを生じさせることなくエッチングがで
きる。そして最後に前記パターンマスク８を除去すれ
ば、図２（ｄ）に示すような完成状態が得られる。

【００１５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、スペース部の寸法が微細パターン部のスペー
ス部の寸法と同程度であるドットパターンを、粗大パタ
ーン部周りのスペース部に設けるので、部分的にオーバ
エッチングやエッチング残りを生じることなく、微細パ
ターン部と粗大パターン部を併設する薄膜リソグラフィ
素子を１回の加工工程で加工できる。ゆえに、製造原価
を増やすことなく、歩留まりを向上させることができ
る。

【図面の簡単な説明】

【図１】（ａ）は本発明で得られる光電式エンコーダ素
子の平面図、（ｂ）は同光電式エンコーダ素子のｂ−ｂ
線に沿う拡大図面である。

【図２】（ａ）〜（ｄ）は同光電式エンコーダ素子の加
工工程の説明図である。

【図３】（ａ）は従来の光電式エンコーダ素子の平面
図、（ｂ）は同光電式エンコーダ素子の側断面図であ
る。

【図４】同光電式エンコーダ素子の局部拡大断面図であ
る。

【図５】（ａ）〜（ｅ）は同光電式エンコーダ素子の従
来の加工工程の説明図である。

【図６】ウエットエッチング不足時の同光電式エンコー
ダ素子の拡大断面図である。

【図７】ウエットエッチング過剰時の同光電式エンコー
ダ素子の拡大断面図である。

【図８】（ａ）〜（ｉ）は同光電式エンコーダ素子の従
来の加工工程の説明図である。

【符号の説明】

１、１Ａ ガラス基板 ２、２Ａ 微細パターン部 ３、３Ａ 配線パターン部（粗大パター
ン） ４Ａ バンプ ５Ａ 半導体チップ ６、６Ａ バッファ膜層 ７、７Ａ 低抵抗膜層 ８、８Ａ、８Ｂ、８Ｃ パターンマスク １０ 配線スペース部 １１ 格子周囲部 １２、１３ ドットパターン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パターンの寸法が異なる微細パターン部
   と粗大パターン部とを基板表面に併設する薄膜リソグラ
   フィ素子において、スペース部の寸法が前記微細パター
   ン部のスペース部の寸法と略等しいドットパターンを、
   前記粗大パターン部に隣接したスペース部に形成するこ
   と、を特徴とする薄膜リソグラフィ素子の加工方法。
2. 【請求項２】 前記微細パターン部は光学格子であり、
   薄膜リソグラフィ素子は光電式エンコーダ素子、または
   静電容量式エンコーダ素子、または磁気式エンコーダ素
   子であること、を特徴とする請求項１記載の薄膜リソグ
   ラフィ素子の加工方法。
3. 【請求項３】 前記微細パターン部と前記粗大パターン
   部と前記ドットパターンは、基板の表面に成膜されたバ
   ッファ膜層と低抵抗膜層で構成されること、を特徴とす
   る請求項１、または請求項２のいずれかに記載の薄膜リ
   ソグラフィ素子の加工方法。