KR20000057003A - 신호 증폭 회로, 부하 구동 회로, 액정 표시 장치 - Google Patents

Abstract

진폭 증폭용 논리 회로(20)의 임계치 전압과 기준 전압 V1의 차분 전압을 캐패시터 C1에 축적시킨다. 입력 신호 IS를 이 진폭 증폭용 논리 회로(20)에 입력할때에는, 이 입력 신호 IS의 전압에 캐패시터 C1에 축적된 전압을 부가한 다음에 입력한다. 이에 따라, 진폭 증폭용 논리 회로(20)의 임계치 전압 V1과 기준 전압과의 차를 흡수할 수 있다. 이 때문에, 신호 증폭 회로 내의 진폭 증폭용 논리 회로(20)의 임계치 전압에 변동이 있는 경우에도, 신호 증폭 회로가 정상적으로 동작할 수 있다.

Description

신호 증폭 회로, 부하 구동 회로, 액정 표시 장치{SIGNAL AMPLIFICATION CIRCUIT, LOAD OPERATION CIRCUIT AND LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 신호 증폭 회로와 부하 구동 회로 및 이것을 이용한 액정 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 신호선 및 주사선이 매트릭스형으로 배치된 화소 어레이부와, 신호선 및 주사선을 구동하는 구동 회로를 구비하여 구성되어 있다. 종래에는, 화소 어레이부와 구동 회로를 별개의 기판에 형성하고 있었기 때문에, 액정 표시 장치의 비용 저감을 도모하는 것이 곤란하고, 또한 액정 표시 장치의 외형 칫수에 대한 실화면 사이즈의 비율을 높이는 것도 어려웠다

그러나, 최근에 있어서는, 유리 기판 상에 폴리실리콘을 재료로 하여 TFT(Thin Film Transistor)를 형성하는 제조 기술이 진보하여 왔기 때문에, 이 기술을 이용함으로써, 화소 어레이부와 구동 회로를 동일한 유리 기판 상에 형성하는 것이 가능해졌다.

그런데, 특히 최근의 구동 회로 일체형 액정 표시 장치의 기술 경향으로서, 디지탈 신호를 아날로그의 영상 신호로 변환하는 기능을 액정 표시 장치 내의 구동 회로에 갖게 함으로써, 디지탈 신호를 유리 기판 상의 구동 회로에 직접 입력할 수 있는 액정 표시 장치의 개발이 활발해져 왔다.

그러나, 특히 직시형의 액정 표시 장치에서는, 외부로부터 입력되는 디지탈 입력 신호가 저항 부하 및 용량 부하가 큰 유리 상의 배선을 통과하여 신호선용의 구동 회로에 공급된다. 이 때문에, 디지탈 입력 신호를 외부로부터 유리 기판 상의 구동 회로로 직접 공급하기 위해서는 구동 능력이 큰 신호 공급 회로에서 디지탈 입력 신호를 공급할 필요가 있었다. 따라서, 이 구동 능력이 큰 디지탈 입력 신호용의 신호 구동 회로가 별도로 필요하였다.

또한, 유리 기판 상에 균일하고 특성이 양호한 폴리실리콘 TFT를 형성하는 것은 현상태로서는 곤란하기 때문에, 외부 회로에서 사용되는 디지탈 입력 신호의 진폭 그대로는 유리 기판 상의 구동 회로를 직접 동작시킬 수 없어 디지탈 입력 신호의 진폭을 증폭시키는 신호 증폭 회로가 별도로 필요하였다.

즉, 신호 증폭 회로를 유리 기판 상의 구동 회로에 내장시킬 필요가 있었다. 그리고, 이 신호 증폭 회로에 디지탈 입력 신호를 입력하여 그 진폭을 증대시킨 다음에, 디지탈 출력 신호로서 출력하고, 이 디지탈 출력 신호를 이용하여 구동 회로를 동작시킬 필요가 있었다.

그러나, 유리 기판 상에 균일한 특성의 폴리실리콘 TFT를 형성하는 것은 곤란하기 때문에, 신호 증폭 회로 내에 설치되어 있는 진폭 증폭용 논리 회로의 특성을 갖추는 것도 곤란하였다. 이 때문에 진폭용 논리 회로의 임계치 전압이 블럭마다 또는 제품마다 다른 경우가 있었다.

예를 들면, 디지탈 입력 신호가 4V∼6V에서 진폭하는 신호이고, 이것을 신호 증폭 회로에서 0V∼10V로 진폭하는 신호로 증폭하는 경우, 이 신호 증폭 회로 내의 진폭 증폭용 논리 회로의 임계치 전압은 5V로 설정해야 된다. 그러나, 진폭 증폭용 논리 회로를 구성하는 폴리실리콘 TFT의 특성이 변동되어, 임계치 전압이 4.5V나 5.5V로 되는 경우가 있었다. 이 경우, 디지탈 입력 신호가 4V로부터 6V로 변화하는 타이밍과 디지탈 출력 신호가 0V로부터 10V로 변화하는 타이밍 사이에, 어긋남이 생기게 되었다.

또한, 진폭 증폭용 논리 회로의 임계치 전압이 크게 어긋나 6.5V로 되어 버린 경우, 4V∼6V로 진폭하는 디지탈 입력 신호를 입력하였다고 해도, 디지탈 출력 신호는 10V로 전환되지 않게 되어, 불량품이 발생하게 된다고 하는 문제가 있었다.

또한 상술한 바와 같이, 유리 기판 상에 균일한 특성의 폴리실리콘 TFT를 형성하는 것은 현상태로서는 곤란하고, 임계치 전압이나 이동도 등이 변동되게 된다. 따라서, 만일 화소 어레이부와 구동 회로를 동일 기판 상에 형성하였다고 해도, TFT의 특성의 변동에 의해 휘도 얼룩 등의 표시 품질의 저하가 일어날 우려가 있고, 또한 소비 전력도 증가하게 된다.

그래서 본 발명은, 이러한 점을 감안하여 이루어진 것으로, 그 목적은 신호 증폭 회로 내의 진폭 증폭용 논리 회로의 임계치 전압이 변동된 경우라도, 정상적으로 동작할 수 있는 신호 증폭 회로를 제공하는 것이다. 즉, 본 발명의 목적은, 진폭 증폭용 논리 회로를 구성하는 폴리실리콘 TFT의 특성이 반드시 균일하지 않아도, 정상적으로 동작할 수 있는 신호 증폭 회로를 제공하는 것이다.

본 발명의 다른 목적은, 구동 부하에 공급되는 전압이, 트랜지스터 특성의 변동의 영향에 의해 변동하지 않도록 한 부하 구동 회로를 제공하는 것이다.

본 발명에 따른 신호 증폭 회로는, 제1 폭으로 진폭하는 디지탈 입력 신호가 입력되고, 이 디지탈 입력 신호의 진폭을 증폭하여, 상기 제1 폭보다도 큰 제2 폭으로 진폭하는 디지탈 출력 신호로서 출력하는 신호 진폭 증폭 회로로서, 상기 제1 폭으로 진폭하는 신호를, 상기 제1 폭보다도 큰 상기 제2 폭으로 진폭하는 신호로 증폭하여, 상기 디지탈 출력 신호로서 출력하는 진폭 증폭용 논리 회로와, 일단이 상기 진폭 증폭용 논리 회로에 접속된 차분 전압 보유 회로로서, 상기 디지탈 입력 신호에 있어서의 하이와 로우의 전환 전압인 기준 전압과, 상기 진폭 증폭용 논리 회로의 하이와 로우의 논리가 전환되는 임계치 전압과 거의 같은 전압과의 차분 전압을 일시적으로 보유하는 차분 전압 보유 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 상기 일단을 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 디지탈 입력 신호의 하이와 로우의 논리가 전환되는 기준 전압으로 설정하는 기준 전압 설정 회로와, 상기 차분 전압 보유 회로가 상기 차분 전압을 보유한 후에, 상기 차분 전압 보유 회로의 상기 다른쪽 단에 상기 디지탈 입력 신호를 입력하는 디지탈 신호 입력 회로를 구비하는 것을 하나의 특징으로 한다.

또한, 본 발명에 따른 액정 표시 장치는 투명 기판 상에 형성된 화소 어레이부로서, 신호선 및 주사선이 종횡으로 형성되고, 이들 각선의 교점 부근에 줄지어 설치된 화소 전극을 갖는 화소 어레이부와, 상기 투명 기판 상에 형성되고, 상기 신호선과 상기 주사선 중 적어도 한쪽의 구동을 행하는 구동 회로로서, 디지탈 영상 신호를 아날로그 영상 신호로 변환하는 기능을 갖는 구동 회로를 갖는 액정 표시 장치로서, 상기 구동 회로는 제1 폭으로 진폭하는 디지탈 영상 입력 신호가 입력되고, 이 디지탈 영상 입력 신호의 진폭을 증폭하여, 상기 제1 폭보다도 큰 제2 폭으로 진폭하는 디지탈 영상 출력 신호로서 출력하는 신호 진폭 증폭 회로로서, 상기 제1 폭으로 진폭하는 신호를, 상기 제1 폭보다도 큰 상기 제2 폭으로 진폭하는 신호로 증폭하여, 상기 디지탈 영상 출력 신호로서 출력하는 진폭 증폭용 논리 회로와, 일단이 상기 진폭 증폭용 논리 회로에 접속된 차분 전압 보유 회로로서, 상기 디지탈 영상 입력 신호에 있어서의 하이와 로우와의 전환 전압인 기준 전압과, 상기 진폭 증폭용 논리 회로의 하이와 로우의 논리가 전환되는 임계치 전압과 거의 같은 전압과의 차분 전압을 일시적으로 보유하는 차분 전압 보유 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 상기 일단을 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 디지탈 영상 입력 신호의 하이와 로우의 논리가 전환되는 기준 전압으로 설정하는 기준 전압 설정 회로와, 상기 차분 전압 보유 회로가 상기 차분 전압을 보유한 후에, 상기 차분 전압 보유 회로의 상기 다른쪽 단에 상기 디지탈 영상 입력 신호를 입력하는 디지탈 신호 입력 회로를 포함하는 신호 진폭 증폭 회로를 복수 구비하는 것을 하나의 특징으로 한다.

또한, 본 발명에 따른 부하 구동 회로는, 소정 전압 진폭의 입력 신호가 입력되고, 이 입력 신호의 전압을 부하가 접속되어 있는 신호선에 공급하는 부하 구동 회로로서, 상기 신호선의 전압을 변경하기 위한 전압 변경 회로와, 상기 전압 변경 회로와 상기 신호선 사이의 도통을 온/오프하는 제1 스위치와, 입력 전압이 소정의 임계치 전압이 되면 출력 논리가 반전하여 상기 제1 스위치의 온/오프를 제어하는 논리 회로와, 상기 논리 회로의 상기 임계치 전압과 거의 같은 전압과 상기 입력 신호의 전압과의 차분 전압을 보유하는 차분 전압 보유 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 일단을 상기 논리 회로 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정하기 전에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 입력 신호의 전압으로 설정하는 입력 전압 설정 회로를 구비하는 것을 하나의 특징으로 한다.

또한, 본 발명에 따른 액정 표시 장치는, 투명 기판 상에 형성된 화소 어레이부로서, 신호선 및 주사선이 종횡으로 형성되고, 이들 각선의 교점 부근에 줄지어 설치된 화소 전극을 갖는 화소 어레이부와, 상기 투명 기판 상에 형성되고, 상기 신호선의 구동을 행하는 신호선 구동 회로와, 상기 투명 기판 상에 형성되고, 상기 주사선의 구동을 행하는 주사선 구동 회로를 갖는 액정 표시 장치로서, 상기 신호선 구동 회로는, 소정 전압 진폭의 입력 영상 신호가 입력되고, 이 입력 영상 신호의 전압을 화소 전극이 접속되어 있는 신호선에 공급하는 부하 구동 회로로서, 상기 신호선의 전압을 변경하기 위한 전압 변경 공급 회로와, 상기 전압 변경 회로와 상기 신호선 사이의 도통을 온/오프하는 제1 스위치와, 입력 전압이 소정의 임계치 전압이 되면 출력 논리가 반전하여 상기 제1 스위치의 온/오프를 제어하는 논리 회로와, 상기 논리 회로의 상기 임계치 전압과 거의 같은 전압과 상기 입력 영상 신호의 전압과의 차분 전압을 보유하는 차분 전압 보유 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 일단을 상기 논리 회로 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와, 상기 차분 전압 보유 회로가 보유하여야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 입력 신호의 전압으로 설정하는 입력 전압 설정 회로를 포함하는 부하 구동 회로를 복수 구비하는 것을 하나의 특징으로 한다.

도 1은 본 발명의 제1 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 2는 도 3에 있어서의 각단의 내부 회로의 개략 블럭도.

도 3은 본 발명이 적용되는 액정 표시 장치의 신호선 구동 회로의 내부 구성을 나타낸 도면.

도 4는 본 발명이 적용되는 액정 표시 장치의 전체 구성을 나타낸 도면.

도 5는 도 1에 도시한 제1 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 6은 본 발명의 제2실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 7은 도 6에 도시한 제2 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 8은 본 발명의 제3 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 9는 도 8에 도시한 제3 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 10은 본 발명의 제4 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 11은 본 발명의 제5 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 12는 도 11에 도시한 제5 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 13은 본 발명의 제6 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 14는 본 발명의 제7 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 15는 도 14에 도시한 제7 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 16은 본 발명의 제8 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 17은 도 16에 도시한 제8 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 18은 본 발명의 제9 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 19는 본 발명의 제10 실시 형태에 따른 신호 증폭 회로의 회로 구성을 나타낸 도면.

도 20은 도 19에 도시한 제10 실시 형태에 따른 신호 증폭 회로의 동작을 설명하기 위한 타이밍차트를 나타낸 도면.

도 21은 본 발명에서 이용되는 진폭 증폭용 논리 회로의 회로 구성의 일례를 나타낸 도면(제11 실시 형태).

도 22는 부하 구동 회로의 주요부의 구성을 나타낸 제12 실시 형태의 회로도.

도 23은 부하 구동 회로 전체의 구성을 나타낸 개략 블럭도.

도 24는 정극성용의 부하 구동 회로와 부극성용의 부하 구동 회로의 동작 구분을 설명하기 위한 도면.

도 25는 제12 실시 형태의 부하 구동 회로 내의 각부의 타이밍도.

도 26은 제12 실시 형태의 부극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 27은 부하 구동 회로의 제13 실시 형태의 회로도.

도 28은 제13 실시 형태의 부하 구동 회로의 각부의 타이밍도.

도 29는 제13 실시 형태의 부극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 30은 제13 실시 형태에 있어서의 정극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 31은 제13 실시 형태에 있어서의 부극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 32는 부하 구동 회로의 제14 실시 형태의 회로도.

도 33은 제14 실시 형태의 부하 구동 회로 내의 각부의 타이밍도.

도 34는 제14 실시 형태의 부극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 35는 제14 실시 형태에 있어서의 정극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 36은 제14 실시 형태에 있어서의 부극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 37은 부하 구동 회로의 제15 실시 형태의 회로도.

도 38은 제15 실시 형태의 부하 구동 회로의 각부의 타이밍도.

도 39는 제15 실시 형태의 부극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 40은 제15 실시 형태에 있어서의 정극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 41은 제15 실시 형태에 있어서의 부극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 42는 부하 구동 회로의 제16 실시 형태의 회로도.

도 43은 제16 실시 형태의 부하 구동 회로의 각부의 타이밍도.

도 44는 제16 실시 형태의 부극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 45는 제16 실시 형태에 있어서의 정극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 46은 제16 실시 형태에 있어서의 부극성용의 부하 구동 회로의 변형예를 나타낸 회로도.

도 47은 부하 구동 회로의 주요부의 구성을 나타낸 제17 실시 형태의 회로도.

도 48은 부하 구동 회로 전체의 구성을 나타낸 개략 블럭도.

도 49는 정극성용의 부하 구동 회로와 부극성용의 부하 구동 회로의 동작 구분을 설명하기 위한 도면.

도 50은 제17 실시 형태의 부하 구동 회로 내의 각부의 타이밍도.

도 51은 제17 실시 형태의 정극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

도 52는 부하 구동 회로의 제18 실시 형태의 회로도.

도 53은 제18 실시 형태의 부하 구동 회로의 각부의 타이밍도.

도 54는 제18 실시 형태의 정극성용의 부하 구동 회로의 상세 구성을 나타낸 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 박막 트랜지스터(TFT)

2 : 화소 어레이부

3 : 신호선 구동 회로

4 : 조작선 구동 회로

10 : 타이밍 제어 회로

12 : 디지탈 데이타 샘플링부

12a : 신호 진폭 회로

12b : 샘플링 래치 회로

14 : 디지탈 데이타 로드부

14a : 로드 래치 회로

16 : 디지탈 아날로그 변환부

16a : 디지탈 아날로그 변환 회로

18 : 디지탈 데이타 버스 라인

20 : 진폭 증폭용 논리 회로

20a, 20b : 인버터

30, 32, 34, 36, 38, 40, 42, 44, 46 : 신호 증폭 회로

111a : 부하 구동 회로(정극성)

111b : 부하 구동 회로(부극성)

112 : 스위치 변환 제어 회로

113 : 논리 회로

211a : 부하 구동 회로(정극성)

211b : 부하 구동 회로(부극성)

212 : 스위치 변환 제어 회로

213 : 논리 회로

214 : 전단 인버터

215 : 후단 인버터

S1∼Sn : 신호선

G1∼Gm : 주사선

ECS : 외부 입력 영상 신호

CS : 제어 신호

SW1∼SW6 : 스위치

C1∼C3 : 캐패시터

IS : 입력 신호

OS : 출력 신호

V1 : 기준 전압

a∼b : 노드

Q1∼Q10 : 트랜지스터

CN : 캔슬 단자

CNR : 반전 캔슬 단자

TG1∼TG3: 트랜스퍼 게이트

Q20∼Q26, Q30∼Q36, Q101∼Q104, Q131, Q132 : 트랜지스터

Vin : 입력 영상 신호

S : 신호선

SW101∼SW107 : 스위치

C101∼C104 : 캐패시터

R : 저항

TG : 트랜스퍼 게이트

IV : 인버터

〔제1 실시 형태〕

본 발명의 제1 실시 형태는, 신호 증폭 회로 내의 진폭 증폭용 논리 회로의 임계치 전압의 변동을 캐패시터로 흡수함으로써, 진폭 증폭용 논리 회로의 임계치 전압이 변동된 경우에도 신호 증폭 회로를 정상적으로 동작시킬 수 있도록 한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

우선, 도 4에 기초하여, 본 실시 형태에 따른 구동 회로 일체형의 액정 표시 장치의 전체적 회로 구성을 설명한다. 이 도 4에 도시한 바와 같이, 액정 표시 장치는, 화소 어레이부(2)와 신호선 구동 회로(3)와 주사선 구동 회로(4)를 구비하여 구성되어 있다. 화소 어레이(2)에는, 신호선 S1∼Sn과 주사선 G1∼Gm이 종횡으로 형성되고, 이들 교점 부근에 화소 표시용의 TFT(1)가 설치되어 있다. 신호선 구동 회로(3)는 각 신호선 S1∼Sn을 구동하는 회로이다. 본 실시 형태에 있어서는, 이 신호선 구동 회로(3)에, 직접적으로 디지탈 신호 그대로 영상 신호가 입력된다. 주사선 구동 회로(4)는, 각 주사선 G1∼Gm을 구동하는 회로이다.

다음에, 도 2 및 도 3에 기초하여, 본 실시 형태에 따른 신호선 구동 회로(3)의 구성을 설명한다. 도 3은 본 실시 형태에 따른 N단의 신호선 구동 회로(3)의 전체적 구성을 나타낸 개략 블럭도이고, 도 2는 각 단의 회로 내부의 개략 블럭도이다.

도 3에 도시한 바와 같이, 신호선 구동 회로(3)는 타이밍 제어 회로(10)와 디지탈 데이타 샘플링부(12)와 디지탈 로드부(14)와 디지탈 아날로그 변환부(16)를 구비하여 구성되어 있다. 이들 타이밍 제어 회로(10)와 디지탈 데이타 샘플링부(12)와 디지탈 데이타 로드부(14)와 디지탈 아날로그 변환부(16)에는, 이들 사이에서 데이타를 전송하는 타이밍을 제어하기 위한 외부 입력 제어 신호 ECS가 입력되어 있다.

타이밍 제어 회로(10)는, N단의 블럭 중 어떤 블럭이 외부 입력 디지탈 데이타 버스 라인(18)으로부터 디지탈 데이타를 샘플링할 것인지를 제어하기 위한 회로이다. 타이밍 제어 회로(10)로부터는, 이 타이밍을 제어하기 위한 제어 신호 CS가 디지탈 데이타 샘플링부(12)에 출력되어 있다. 디지탈 데이타 샘플링부(12)는 이 제어 신호 CS에 기초하여, 외부 입력 디지탈 데이타 버스 라인(18)으로부터 디지탈 신호를 샘플링한다. 즉, N단인 디지탈 데이타 샘플링부(12)의 각단이, 제어 신호 CS에 기초하여, 순차, 외부 입력 디지탈 데이타 버스 라인(18)으로부터, 영상 신호인 디지탈 신호를 디지탈 데이타로서 샘플링한다.

디지탈 데이타 로드부(14)는, 디지탈 데이타 샘플링부(12)로부터 디지탈 데이타를 취득하여 일시적으로 저장해 놓는 기능을 갖는다. 즉, 각단마다 순차 디지탈 데이타 샘플링부(12)에 취득된 영상 신호인 디지탈 데이타는 소정의 타이밍으로 일제히 디지탈 데이타 로드부(14)로 전송되고, 저장된다. 이 디지탈 데이타 로드부(14)에 저장된 디지탈 데이타는, 소정의 타이밍으로 일제히 디지탈 아날로그 변환부(16)로 전송된다. 디지탈 아날로그 변환부(16)는 디지탈 데이타 로드부(14)로부터 취득된 디지탈 데이타를 아날로그 데이타로 변환한다.

즉, 도 3에 도시한 신호선 구동 회로(3)에 있어서는, 외부로부터 입력된 영상 신호로서의 디지탈 신호는 데이타 샘플링부(12)에서 증폭된 다음에 디지탈 데이타로서 일시 보존된다. 그 후, 소정의 타이밍마다 이 디지탈 데이타는 데이타 로드부(14)로 이동한다. 그리고, 디지탈 아날로그 변환부(16)에서 소정의 타이밍마다 디지탈 데이타를 아날로그 데이타의 영상 신호로 변환하여 신호선 S1∼Sn으로 출력한다.

도 2에 도시한 바와 같이, 이 액정 표시 장치에 있어서의 1신호선에 대해서는, 외부 입력 디지탈 데이타 버스 라인(18)에서 1쌍의 디지탈 신호선이 설치되어 있다. 이들 디지탈 신호선은 디지탈 데이타 샘플링부(12)에 접속되어 있다. 디지탈 데이타 샘플링부(12)는 각 신호선마다 신호 증폭 회로(12a)과 샘플링 래치 회로(12b)를 구비하고 있다. 이들 신호 중폭 회로(12a)와 샘플링 래치 회로(12b)에는 타이밍 제어 회로(10)로부터 제어 신호 CS가 입력되어 있다. 또한, 디지탈 데이타 로드부(14)는 각 신호선마다 로드 래치 회로(14a)를 구비하고 있고, 디지탈 아날로그 변환부(16)는 각 신호선마다 디지탈 아날로그 변환 회로(16a)를 구비하고 있다.

도 2 및 도 3에 도시한 각 부는, 도 4에 도시한 액정 표시 장치의 동일한 유리 기판 상에 형성된다. 또한, 도 4에 도시한 신호선 구동 회로(3)나 주사선 구동 회로(4)를 구성하는 트랜지스터는 화소 구동용의 TFT(1)와 동일한 제조 프로세스에 의해 형성된다.

다음에, 도 1에 기초하여, 본 실시 형태에 따른 신호 증폭 회로(12a)의 구성을 설명한다. 이 도 1은, 본 발명의 기본적 개념을 설명하기 위해 신호 증폭 회로(12a)의 주요부의 구성을 나타낸 회로도이다.

도 1에 도시한 바와 같이, 본 실시 형태에 따른 신호 증폭 회로(12a)는 스위치 SW1과, 스위치 SW2와, 캐패시터 C1과, 진폭 증폭용 논리 회로(20)를 구비하고 구성되어 있다. 진폭 증폭용 논리 회로(20)는 인버터(20a, 20b)를 직렬적으로 접속함으로써 구성되어 있다. 신호 증폭 회로(12a)는 진폭이 작은 디지탈 신호인 입력 신호 IS의 진폭을 증대시켜, 디지탈 신호인 출력 신호 OS로서 출력하는 회로이다.

보다 상세하게는, 스위치 SW1의 일단측은 입력 단자에 접속되어 있고, 입력 신호 IS가 입력된다. 이 입력 신호 IS는 외부 입력 디지탈 데이타 버스 라인(18)으로부터의 진폭이 작은 디지탈 신호이다. 본 실시 형태에서는, 입력 신호 IS는 4V∼6V의 폭으로 진폭하는 디지탈 신호이다. 스위치 SW1의 다른쪽 단측은 스위치 SW2의 일단측에 접속되어 있다. 이 스위치 SW2의 다른쪽 단측에는 기준 전압 V1이 입력되어 있다. 본 실시 형태에서는, 이 기준 전압 V1을 5V로 설정하고 있다. 즉, 입력 신호 IS의 진폭이 4V∼6V이므로, 그 중간의 전압인 5V를 하이와 로우의 전환의 기준이 되는 전압으로 하고 있다.

스위치 SW2와 스위치 SW1의 사이에는, 캐패시터 C1의 일단측이 접속되어 있다. 이 캐패시터 C1은, 노드 a와 노드 b 사이에 진폭 증폭용 논리 회로(20)의 임계치 전압과 기준 전압 V1과의 차분 전압을 보유하기 위한 소자이다. 즉, 캐패시터 C1에 의해, 본 실시 형태에 따른 기준 전압 유지 회로가 구성되어 있다. 캐패시터 C1의 다른쪽 단측은 인버터(20a)의 입력측에 접속되어 있다. 이 인버터(20a)의 출력측은 인버터(20b)의 입력측에 접속되어 있다. 이 인버터(20b)의 출력측은 출력 단자에 접속되어 있고, 이 출력 단자로부터 출력 신호 OS가 출력된다. 출력 신호 OS는 입력 신호 IS의 진폭을 증대시킨 디지탈 신호이다. 본 실시 형태에서는, 이 출력 신호 OS는 OV∼1OV의 폭으로 진폭하는 디지탈 신호이다.

본 실시 형태에서는, 진폭 증폭용 논리 회로(20)는 절연 게이트형 논리 회로이고, 다결정 실리콘형의 박막 트랜지스터에 의해 구성되어 있다.

다음에, 도 5에 기초하여 도 1에 도시한 신호 증폭 회로(12a)의 동작을 설명한다. 도 5는 도 1에 도시한 신호 증폭 회로(12a)의 동작을 나타낸 타이밍차트를 나타낸 도면이다.

도 5에 도시한 바와 같이, 시각 Tl∼시각 T2 사이가 리셋트 기간이 된다. 즉, 이 시각 T1∼시각 T2의 기간에, 도 3의 신호선 구동 회로(3) 내의 어떤 일단의 블럭에 대해, 타이밍 제어 회로(10)로부터 제어 신호 CS가 보내진다. 이에 따라, 도 1에 도시한 신호 증폭 회로(12a)의 스위치 SW1이 온 상태로 되고, 스위치 SW2가 오프 상태로 된다. 이 시각 T1∼T2 사이, 노드 a에는 기준 전압 V1로서 5V가 입력된다. 또한, 이와 동시에, 어떠한 수단에 의해, 노드 b를 진폭 증폭용 논리 회로(20)의 임계치 전압으로 설정한다. 예를 들면, 진폭 증폭용 논리 회로(20)의 임계치 전압이 4.5V인 경우에는, 노드 b를 4.5V에 설정한다. 따라서, 캐패시터 C1에는 -0.5V의 전압이 저장된다. 이 진폭 증폭 회로용 논리 회로(20)의 임계치 전압은 블럭마다 변동이 생기고 있고, 또한 제품마다도 변동이 생기고 있다. 이와 같이 각각 다른 임계치 전압에 노드 b를 설정하는 수단은 후술한다.

다음 시각 T2∼시각 T4 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T2∼시각 T4의 기간에, 타이밍 제어 회로(10)는 스위치 SW1을 오프 상태로 하여, 스위치 SW2를 온 상태로 한다. 이 때문에, 입력 신호 IS가 노드 a에 입력된다. 예를 들면, 입력 신호 IS가 4V로부터 6V로 변화하면, 노드 a는 5V로부터 6V로 변화한다. 이 때, 캐패시터 C1에 -0.5가 저장되어 있으므로, 노드 b는 4.5V로부터 5.5V로 변화한다. 여기서, 진폭 증폭용 논리 회로(20)의 임계치 전압은 4.5V이므로, 진폭 증폭용 논리 회로(20)의 출력 신호 OS는, 시각 T3에서 0V로부터 10V로 변화한다. 즉, 입력 신호 IS가 기준 전압 V1로서 설정한 5V를 초과한 시각 T3의 시점에서, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V로부터 10V로 변화한다.

다음 시각 T4∼시각 T5의 사이가 데이타 홀드 기간이 된다. 즉, 이 시각 T4∼시각 T5의 기간에, 타이밍 제어 회로(10)는 스위치 SW1과 스위치 SW2의 양쪽의 스위치를 오프 상태로 한다. 이에 따라, 앞에서의 데이타 샘플링 기간(시각 T2∼시각 T4) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 보유하여, 출력한다.

또, 통상은 일시적인 데이타 보유의 방법으로서, 도 2에 도시한 바와 같은 샘플링 래치 회로(12b)를 병용한다. 이 경우의 샘플링 래치 회로(12b)에는, 예를 들면 플립플롭 회로, 혹은 데이타 홀드용의 용량 소자가 이용된다.

상기한 동작을 반복함으로써, 입력 신호 IS의 디지탈 신호는 도 3에 도시한 각 블럭의 1단마다 N단의 블럭까지 샘플링된다. 그 후의 소정 기간에, 이들 샘플링된 디지탈 신호는 디지탈 데이타 로드부(14)로 일제히 이동되고, 다시, 타이밍 제어 회로(10)의 제어 신호 CS에 따른 디지탈 데이타 샘플링부(12)에서 순차 디지탈 데이타의 샘플링이 행해진다.

디지탈 데이타 로드부(14)로 이동된 디지탈 데이타는 상기 데이타 샘플링 기간(시각 T2∼시각 T4의 기간)에 평행하여, 디지탈 아날로그 변환부(16)에서 아날로그의 영상 신호로 일제히 변환되고, 신호선 S1∼신호선 Sn의 각열로 출력된다. 이상의 동작을 신호선 구동 회로(3) 내의 1단으로부터 N단까지의 각 블럭으로 반복하고, 또 주사선 G1∼주사선 Gm행분 반복함으로써 영상이 표시된다.

이상과 같이, 본 실시 형태에 따른 액정 표시 장치에 의하면, 신호 증폭 회로(12a)를 디지탈 데이타 샘플링(12)을 위해 설치하였으므로, 근소한 디지탈 데이타의 변화밖에 없는 입력 신호 IS에서도, 샘플링하는 것이 가능해진다. 이 때문에, 특히 대형의 액정 표시 장치나, 표시색 수가 많아 디지탈 신호의 규모가 큰 액정 표시 장치에서도, 외부 회로의 회로 규모를 억제하여 저소비 전력화를 도모할 수 있다. 즉, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)을 액정 표시 장치에 내장할 수 있다.

더구나, 진폭 증폭용 논리 회로(20)의 임계치 전압의 변동을, 캐패시터 C1에서 흡수하도록 하였으므로, 입력 신호 IS의 기준 전압 V1(5V)을 경계로, 출력 신호 OS를 0V와 10V로 전환할 수 있다. 즉, 리셋트 기간(시각 T1∼시각 T2)에 있어서, 기준 전압 V1과 진폭 증폭용 논리 회로(20)의 임계치 전압과의 차분 전압을, 캐패시터 C1에 저장함으로써, 노드 b를 진폭 증폭용 논리 회로(20)의 임계치 전압으로 설정한다.

이와 같이 노드 b의 전압을 설정함으로써, 입력 신호 IS가 로우로부터 하이로 전환하는 경우, 입력 신호 IS가 기준 전압 V1을 초과한 시점에서, 출력 신호 OS를 0V로부터 10V로 전환할 수 있다. 즉, 입력 신호 IS가 기준 전압 V1을 초과한 시점에서, 출력 신호 OS를 0V로부터 10V로 전환할 수 있다. 또한, 이와는 반대로, 입력 신호가 하이로부터 로우로 전환하는 경우, 입력 신호 IS가 기준 전압 V1을 하회한 시점에서, 출력 신호 OS를 10V로부터 0V로 전환할 수 있다. 즉, 입력 신호 IS가 기준 전압 V1을 하회한 시점에서, 출력 신호 OS를 10V로부터 0V로 전환할 수 있다.

또한, 진폭 증폭용 논리 회로(20)의 임계치 전압이 크게 변동된 경우에도, 이 진폭 증폭용 논리 회로(20)를 정상적으로 동작시킬 수 있다. 즉, 진폭-증폭용 논리 회로(20)의 임계치 전압의 어긋남이 1V를 초과하는 경우도 있다. 예를 들면, 진폭 증폭용 논리 회로(20)의 임계치 전압이 6.5V로 되어 버린 경우, 종래의 신호 증폭 회로에서는 4V∼6V의 폭으로 진폭하는 입력 신호 IS를 이용하여 출력 신호 OS를 하이(10V)로 전환하는 것은 불가능하였다. 이에 대해, 본 실시 형태에 따른 신호 증폭 회로(12a)에서는, 리셋트 기간으로 캐패시터 C1에 1.5V가 저장되고, 노드 b의 전압이 6.5V로 설정되므로, 데이타 샘플링 기간에서 입력 신호 IS가 5V를 초과하는 시점에서 노드 b의 전압이 6.5V를 초과한다. 따라서, 이러한 경우에서도 출력 신호 OS를 하이(10V)로 전환할 수 있다.

〔제2 실시 형태〕

본 발명의 제2 실시 형태는, 상술한 제1 실시 형태에 있어서의 캐패시터 C1에, 진폭 증폭용 논리 회로(20)의 임계치 전압과, 기준 전압 V1의 차분 전압을 저장하는 구체적 회로를 구비한 신호 증폭 회로(12a)를 나타낸 것이다.

도 6은, 본 발명의 제2 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타낸 회로도이고, 도 7은, 도 6에 도시한 신호 증폭 회로의 동작을 나타낸 타이밍차트를 나타낸 도면이다.

도 6에 도시한 바와 같이, 제2 실시 형태에 따른 신호 증폭 회로(30)는, 상술한 제1 실시 형태에 따른 신호 증폭 회로(12a) 외에, 스위치 SW3, SW4와, p형의 MOS 트랜지스터인 트랜지스터 Q1을 구비하여 구성되어 있다.

상술한 제1 실시 형태와 다른 회로 구성 부분을 설명하면, 노드 b는 스위치 SW3의 일단측에 접속되어 있다. 스위치 SW3의 다른쪽 단측은 0V 단자에 접속되어 있고, 이 0V 단자는 0V의 전압원에 접속되어 있다. 또한, 노드 b는 트랜지스터 Q1의 출력 단자에 접속되어 있다. 이 트랜지스터 Q1의 입력 단자는 캔슬 단자 CN에 접속되어 있다. 이 캔슬 단자 CN에는 1사이클마다 0V로부터 10V에 직선적으로 변화하는 캔슬 전압이 인가되어 있다. 트랜지스터 Q1의 제어 단자는 스위치 SW4의 일단측에 접속되어 있다. 이 스위치 SW4의 다른쪽 단측은 인버터(20b)의 출력측에 접속되어 있다.

본 실시 형태에 있어서는, 스위치 SW1과 기준 전압 V1의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW4와 트랜지스터 Q1과 0V의 전압원과 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

다음에, 도 7에 기초하여, 도 6에 도시한 신호 증폭 회로(30)의 동작을 설명한다. 우선, 시각 T11∼시각 T12의 사이가 리셋트 기간이 된다. 즉, 시각 T11∼ 시각T12의 기간에 타이밍 제어 회로(10)로부터 제어 신호 CS가 보내지고, 신호 증폭 회로(30)의 스위치 SW1과 스위치 SW3이 온 상태로 되어, 스위치 SW2와 스위치 SW4가 오프 상태로 된다. 이 시각 T11∼시각 T12의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 또한, 이와 동시에 노드 b는 0V가 입력된다.

다음 시각 T12∼시각 T14의 사이가 임계치 캔슬 기간이 된다. 시각 T12∼ 시각 T14의 기간에, 타이밍 제어 회로(10)는 스위치 SW1과 스위치 SW4를 온 상태로 하고, 스위치 SW2와 스위치 SW3을 오프 상태로 한다. 그 결과, 트랜지스터 Q1이 온 상태로 된다. 이 시각 T12∼시각 T14의 1사이클의 기간에 있어서, 캔슬 단자 CN은 0V로부터 10V로 변화한다. 그 결과, 스위치 SW1이 온 상태이므로 노드 a의 기준 전압 V1(5V)가 유지된 상태 그대로, 노드 b의 전압이 0V로부터 10V로 변화하여 간다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 초과한 시점인 시각 T13에서 진폭 증폭용 논리 회로(20)의 출력이 반전한다. 그 결과, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 10V로 되고, 트랜지스터 Q1은 오프 상태가 된다. 이에 따라, 노드 b가 진폭 증폭용 논리 회로(20)의 출력 논리인 출력 신호 OS가 반전하는 전압인 4.5V로 설정된다. 즉, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압으로 설정된다. 이 때문에, 캐패시터 C1에 -0.5V가 저장된다.

다음의 시각 T14∼시각 T16의 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T14∼시각 T16에 있어서, 타이밍 제어 회로(10)는 스위치 SW2를 온 상태로 하고, 스위치 SW1과 스위치 SW3과 스위치 SW4를 오프 상태로 한다. 이 때문에, 노드 a에 입력 신호 IS가 입력된다. 예를 들면, 입력 신호 IS가 4V로부터 6V로 변화할 때에, 기준 전압 V1로서 설정한 5V를 경계로, 출력 신호 OS가 0V로부터 10V로 변화한다. 왜냐하면, 캐패시터 C1에 -0.5V가 저장되어 있기 때문에, 입력 신호 IS가 5V가 된 시각 U5의 시점에서, 노드 b의 전압은 5V+(-0.5V)=4.5V로 되어, 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 초과하기 때문이다. 이 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V로부터 10V로 변화한다.

다음의 시각 T16∼시각 T17의 사이가 데이타 홀드 기간이 된다. 즉, 시각 T16∼시각 T17의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW4를 오프 상태로 한다. 이 시각 T16∼시각 T17의 기간에, 데이타 샘플링 기간(시각 T14∼시각T16) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 일시적으로 보유한다. 또, 이 신호 증폭 회로(30) 이외의 동작은 상술한 제1 실시 형태와 마찬가지이다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(30)를 신호선 구동 회로(3)에 이용하더라도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(30)에 따르면, 이 신호선 구동 회로 내의 소자 특성이 변동, 진폭 증폭용 논리 회로(20)의 임계치 전압이 블럭마다 또는 제품마다 다른 경우에도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우에서도, 이 신호 증폭 회로(30)를 정상적으로 동작시킬 수 있다.

〔제3 실시 형태〕

본 발명의 제3 실시 형태는, 상술한 제2 실시 형태에 있어서의 노드 a의 임계치 캔슬 기간에 있어서의 기준 전압의 유지의 수법을 변형한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 8은 본 발명의 제3 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타낸 회로도이고, 도 9는 도 8에 도시한 신호 증폭 회로의 동작을 나타낸 타이밍차트를 나타낸 도면이다.

도 8에 도시한 바와 같이, 제3 실시 형태에 따른 신호 증폭 회로(32)는 상술한 제2 실시 형태에 따른 신호 증폭 회로(30) 외에, 스위치 SW5와, 캐패시터 C2와, p형의 MOS 트랜지스터인 트랜지스터 Q2를 구비하여 구성되어 있다.

상술한 제2 실시 형태와 다른 회로 구성 부분을 설명하면, 스위치 SW2와 스위치 SW1 사이의 노드 a에는 캐패시터 C2의 일단측이 접속되어 있다. 캐패시터 C2의 다른쪽 단측은 스위치 SW5의 일단측에 접속되어 있다. 이 스위치 SW5의 다른쪽 단측은 10V 단자에 접속되어 있고, 이 10V 단자에는 10V의 전압원이 접속되어 있다. 또한, 캐패시터 C2의 다른쪽 단측은 트랜지스터 Q2의 출력 단자에 접속되어 있다. 이 트랜지스터 Q2의 입력 단자는 반전 캔슬 단자 CNR에 접속되어 있다. 이 반전 캔슬 단자 CNR에는 1사이클마다 10V로부터 0V로 직선적으로 변화하는 캔슬 전압이 인가되어 있다.

트랜지스터 Q2의 제어 단자는 스위치 SW4의 일단측에 접속되어 있다. 이 스위치 SW4의 다른쪽 단측은 인버터(20b)의 출력측에 접속되어 있다.

본 실시 형태에 있어서는, 스위치 SW4, SW5와 트랜지스터 Q2와 캐패시터 C2와 10V의 전압원과 반전 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW4와 트랜지스터 Q1과 0V의 전압원과 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

다음에, 도 9에 기초하여, 도 8에 도시한 신호 증폭 회로(32)의 동작을 설명한다. 우선, 시각 T21∼시각 T22 사이가 리셋트 기간이 된다. 즉, 시각 T21∼시각 T22의 기간에 타이밍 제어 회로(10)로부터 제어 신호 CS가 보내지고, 신호 증폭 회로(30)의 스위치 SW1과 스위치 SW3과 스위치 SW5가 온 상태로 되고, 스위치 SW2와 스위치 SW4가 오프 상태가 된다. 이 시각 T21∼시각 T22의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 또한, 이와 동시에 노드 b에는 0V가 입력되고, 노드 c에는 10V가 입력된다.

다음의 시각 T22∼시각 T24의 사이가 임계치 캔슬 기간이 된다. 시각 T22∼시각 T24의 기간에, 타이밍 제어 회로(10)는 스위치 SW4를 온 상태로 하고, 그 이외의 스위치인 스위치 SW1∼스위치 SW3과 스위치 SW5를 오프 상태로 한다. 그 결과, 트랜지스터 Q1과 트랜지스터 Q2가 온 상태로 된다. 이 시각 T22∼시각 T24의 기간에 있어서, 캔슬 단자 CN은 0V로부터 10V로 변화한다. 이 때문에, 노드 b는 0V로부터 10V를 향해 변화한다. 또한, 반전 캔슬 단자 CNR은 10V로부터 0V로 변화한다. 이 때문에, 노드 c는 10V로부터 0V를 향해 변화한다. 그 결과, 노드 a의 전압은 기준 전압 V1(5V)로 유지된다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 초과한 시점인 시각 T23에서 진폭 증폭용 논리 회로(20)의 출력이 반전한다. 그 결과, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 10V로 되고, 트랜지스터 Q1과 트랜지스터 Q2는 오프 상태가 된다. 이에 따라, 노드 b가 진폭 증폭용 논리 회로(20)의 출력 논리인 출력 신호 OS가 반전하는 전압인 4.5V로 설정된다. 즉, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압으로 설정된다. 한편, 노드 c는 10V - 4.5V(노드 b의 전압) = 5.5V로 설정된다.

다음의 시각 T24∼시각 T26의 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T24∼시각 T26에 있어서, 타이밍 제어 회로(10)는 스위치 SW2를 온 상태로 하고, 스위치 SW1과 스위치 SW3∼SW5를 오프 상태로 한다. 이 때문에, 노드 a에 입력 신호 IS가 입력된다. 예를 들면, 입력 신호 IS가 4V로부터 6V로 변화할 때에, 기준 전압 V1로서 설정한 5V를 경계로, 출력 신호 OS가 0V로부터 10V로 변화한다. 즉, 입력 신호 IS가 5V가 된 시각 T25의 시점에서, 노드 b의 전압이 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 초과하기 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V로부터 10V로 변화한다.

다음의 시각 T26∼시각 T27 사이가 데이타 홀드 기간이 된다. 즉, 시각 T26∼시각 T27의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW5를 오프 상태로 한다. 이 시각 T26∼시각 T27의 기간에, 데이타 샘플링 기간(시각 T24∼시각 T26) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 일시적으로 보유한다. 또, 이 신호 증폭 회로(30) 이외의 동작은, 상술한 제1 실시 형태와 마찬가지이다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(32)를 신호선 구동 회로(3)에 이용하더라도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(32)에 의하면, 이 신호선 구동 회로 내의 소자 특성이 변동, 진폭 증폭용 논리 회로(20)의 임계치 전압이 블럭마다 또는 제품마다 다른 경우에서도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우에서도, 이 신호 증폭 회로(32)를 정상적으로 동작시킬 수 있다.

〔제4 실시 형태〕

본 발명의 제4 실시 형태는, 상술한 제3 실시 형태에 있어서의 노드 a의 임계치 캔슬 기간에 있어서의 기준 전압의 유지의 수법을 변형한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 10은, 본 발명의 제4 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타낸 회로도이다.

이 도 10에 도시한 바와 같이, 제4 실시 형태에 따른 신호 증폭 회로(34)는 상술한 제3 실시 형태에 따른 신호 증폭 회로(32) 외에, 캐패시터 C3을 구비하여 구성되어 있다. 상술한 제3 실시 형태와 다른 회로 구성 부분을 설명하면, 노드 a에 캐패시터 C3의 일단측이 접속되고, 이 캐패시터 C3의 다른쪽 단측이 보유 전압 V2에 접속되어 있다. 이 실시 형태에서는, 보유 전압으로서 0V를 인가하고 있지만, 고정 전압이면 몇V여도 상관없다.

본 실시 형태에 있어서는, 스위치 SW4, SW5와 트랜지스터 Q2와 캐패시터 C2, C3과 10V의 전압원과 반전 캔슬 전압의 전압원과 보유 전압 V2의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다.

또, 본 실시 형태에 따른 신호 증폭 회로(34)의 동작은, 상술한 제3 실시 형태에 따른 신호 증폭 회로(32)와 마찬가지의 것이므로, 그 설명은 생략한다.

이와 같이 노드 a에 캐패시터 C3을 부가함으로써, 도 9에 도시한 임계치 캔슬 기간(시각 T22∼시각 T24)에 있어서, 노드 a의 전압을 5V로 보유하기 용이해진다. 즉, 리셋트 기간(시각 T21∼시각T22) 사이에, 이 예에서는 캐패시터 C3에 5V의 전압이 축적되므로, 임계치 캔슬 기간의 동안, 노드 a를 5V로 보유하는 것이 용이하게 된다.

〔제5 실시 형태〕

본 발명의 제5 실시 형태는, 상술한 제4 실시 형태에 있어서의 신호 증폭 회로(34)의 트랜지스터 변환 수법을 변형한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 11은 본 발명의 제5 실시 형태에 따른 신호 증폭 회로(36)의 주요부의 구성을 나타낸 회로도이고, 도 12는 도 11에 도시한 신호 증폭 회로(36)의 동작을 나타낸 타이밍차트를 나타낸 도면이다.

이 도 11에 도시한 바와 같이, 제5 실시 형태에 따른 신호 증폭 회로(36)는 상술한 제4 실시 형태에 따른 신호 증폭 회로(34)에 있어서, p형의 MOS 트랜지스터인 트랜지스터 Q1을 대신하여, n형의 MOS 트랜지스터인 트랜지스터 Q3을 설치함과 함께, 스위치 SW6을 구비하여 구성되어 있다.

상술한 제4 실시 형태와 다른 회로 구성 부분을 설명하면, 트랜지스터 Q3의 제어 단자는 스위치 SW6의 일단측에 접속되어 있다. 스위치 SW6의 다른쪽 단측은 진폭 증폭용 논리 회로(20)에 있어서의 인버터(20a)의 출력측에 접속되어 있다.

본 실시 형태에 있어서는, 스위치 SW6와 트랜지스터 Q3과 0V의 전압원과 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

다음에, 도 12에 기초하여, 도 11에 도시한 신호 증폭 회로(36)의 동작을 설명한다. 우선, 시각 T31∼시각 T32의 사이가 리셋트 기간이 된다. 즉, 시각 T31∼시각 T32의 기간에 타이밍 제어 회로(10)로부터 제어 신호 CS가 보내지고, 신호 증폭 회로(30)의 스위치 SW1과 스위치 SW3과 스위치 SW5가 온 상태로 되어, 스위치 SW2와 스위치 SW4와 스위치 SW6이 오프 상태가 된다. 이 시각 T31∼시각 T32의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 이 때문에, 캐패시터 C3에는 5V의 전압이 축적된다. 또한, 이와 동시에 노드 b에는 0V가 입력되고, 노드 c에는 10V가 입력된다.

다음의 시각 T32∼시각 T34의 사이가 임계치 캔슬 기간이 된다. 시각 T32∼시각 T34의 기간에, 타이밍 제어 회로(10)는 스위치 SW4와 스위치 SW6을 온 상태로 하고, 그 이외의 스위치인 스위치 SW1∼스위치 SW3과 스위치 SW5를 오프 상태로 한다. 그 결과, 트랜지스터 Q1과 트랜지스터 Q3이 온 상태로 된다. 이 시각 T32∼시각 T34의 기간에 있어서, 캔슬 단자 CN은 0V로부터 10V로 변화한다. 이 때문에, 노드 b는 0V로부터 10V를 향해 변화한다. 또한, 반전 캔슬 단자 CNR은 10V로부터 0V로 변화한다. 이 때문에, 노드 c는 10V로부터 0V를 향해 변화한다. 또한, 캐패시터 C3에는 5V의 전압이 축적되어 있다. 그 결과, 노드 a의 전압은 기준 전압 V1(5V)로 유지된다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 초과한 시점인 시각 T33에서 진폭 증폭용 논리 회로(20)의 출력이 반전한다.

그 결과, 인버터(20b)로부터 출력된 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 10V로 되고, 트랜지스터 Q1은 오프 상태가 된다. 또한, 인버터(20a)로부터 출력된 신호가 0V로 되고, 트랜지스터 Q3도 오프 상태가 된다. 이에 따라, 노드 b가, 진폭 증폭용 논리 회로(20)의 출력 논리인 출력 신호 OS가 반전하는 전압인 4.5V로 설정된다. 즉, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압으로 설정된다. 이 때문에, 캐패시터 C1에 차분 전압인 -0.5V가 저장된다. 한편, 노드 c는, 10V - 4.5V (노드 b의 전압) = 5.5V로 설정된다.

다음의 시각 T34∼시각 T36의 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T34∼시각 T36에 있어서, 타이밍 제어 회로(10)는 스위치 SW2를 온 상태로 하고, 스위치 SW1과 스위치 SW3∼SW6을 오프 상태로 한다. 이 때문에, 노드 a에 입력 신호 IS가 입력된다. 예를 들면, 입력 신호 IS가 4V로부터 6V로 변화할 때에, 기준 전압 V1로서 설정한 5V를 경계로, 출력 신호 OS가 0V로부터 10V로 변화한다. 즉, 입력 신호 IS가 5V가 된 시각 T35의 시점에서, 노드 b의 전압이 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 초과하기 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V로부터 10V로 변화한다.

다음의 시각 T36∼시각 T37의 사이가 데이타 홀드 기간이 된다. 즉, 시각 T36∼시각 T37의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW6을 오프 상태로 한다. 이 시각 T36∼시각 T37의 기간에, 데이타 샘플링 기간(시각 T34∼시각 T36)의 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 일시적으로 유지한다. 또, 이 신호 증폭 회로(30) 이외의 동작은, 상술한 제1 실시 형태와 마찬가지이다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(36)를 신호선 구동 회로(3)에 이용하여도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(36)에 의하면, 이 신호선 구동 회로 내의 소자 특성이 변동, 진폭 증폭용 논리 회로(20)의 임계치 전압이 블럭마다 또는 제품마다 다른 경우에서도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우에서도, 이 신호 증폭 회로(36)를 정상적으로 동작시킬 수 있다.

또한, 노드 a에 캐패시터 C3을 부가함으로써, 도 12에 도시한 임계치 캔슬 기간(시각 T32∼시각 T34)에 있어서, 노드 a의 전압을 5V로 유지하기 용이해진다. 즉, 리셋트 기간(시각 T31∼시각 T32)의 사이에, 이 예에서는 캐패시터 C3에 5V의 전압이 축적되므로, 임계치 캔슬 기간의 동안, 노드 a를 5V로 유지하는 것이 용이하게 된다.

〔제6 실시 형태〕

본 발명의 제6 실시 형태는, 상술한 제5 실시 형태에 있어서의 트랜지스터 Q2, Q3을 대신하여, 트랜스퍼 게이트를 설치한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 13은, 본 발명의 제6 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타이 도 13에 도시된 바와 같이, 제6 실시 형태에 따른 신호 증폭 회로(38)는, 상술된 제5 실시 형태에 따른 신호 증폭 회로(36)의 트랜지스터 Q2, Q3을 대신하여, 트랜스퍼 게이트 TG1, TG2를 구비하여 구성되고 있다. 상술된 제5 실시 형태와 다른 회로 구성 부분을 설명하면, 노드 b에는 트랜스퍼 게이트 TG1이 접속되어 있다. 이 트랜스퍼 게이트 TG1은, n 형의 MOS 트랜지스터인 트랜지스터 Q4와, p형의 트랜지스터인 트랜지스터 Q7로 구성되어 있다. 노드 c에는 트랜스퍼 게이트 TG2가 접속되어 있다. 이 트랜스퍼 게이트 TG2는, n형의 MOS 트랜지스터인 트랜지스터 Q5와, p형의 트랜지스터인 트랜지스터 Q6으로 구성되어 있다.

본 실시 형태에서는, 스위치 SW4, SW5, SW6과 트랜스퍼 게이트 TC2와 캐패시터 C2와 10V의 전압원과 반전 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW4, SW6과 트랜스퍼 게이트 TG1과 0V의 전압원과 캔슬 전압의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

또, 본 실시 형태에 따른 신호 증폭 회로(38)의 동작은, 상술된 제5 실시 형태에 따른 신호 증폭 회로(36)와 같은 것이므로, 그 설명은 생략한다.

〔제7 실시 형태〕

본 발명의 제7 실시 형태는, 상술된 제2 내지 제6 실시 형태에서의 캐패시터 C1의 차분 전압 설정을 위한 수법을 변형한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 14는 본 발명의 제7 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타내는 회로도이고, 도 15는 도 14에 도시된 신호 증폭 회로의 동작을 나타내는 타이밍차트를 나타낸 도면이다.

도 14에 도시된 바와 같이, 제7 실시 형태에 따른 신호 증폭 회로(40)는, 상술된 제3 실시 형태와 비교하면, p 형의 MOS 트랜지스터인 트랜지스터 Q8이 별도로 설치되어 구성되어 있다.

상술된 제3 실시 형태와 다른 회로 구성 부분을 설명하면, 캐패시터 C1의 일단측과 캐패시터 C2의 일단측 사이에 트랜지스터 Q8이 접속되어 있다. 이 트랜지스터 Q8의 제어 단자는 스위치 SW4의 일단측에 접속되어 있다. 이 스위치 SW4의 다른쪽 단측은 인버터(20b)의 출력측에 접속되어 있다.

본 실시 형태에서는, 스위치 SW4, SW5와 트랜지스터 Q8과 캐패시터 C2와 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW3∼SW5와 트랜지스터 Q8과 0V의 전압원과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

이어서, 도 15에 기초하여, 도 14에 도시된 신호 증폭 회로(40)의 동작을 설명한다. 우선, 시각 T41∼시각 T42 사이가 리셋트 기간이 된다. 즉, 시각 T41∼시각T42의 기간에, 타이밍 제어 회로(10)로부터 제어 신호 CS가 이송되고, 신호 증폭 회로(40)의 스위치 SW1과 스위치 SW3과 스위치 SW5가 온상태가 되고, 스위치 SW2와 스위치 SW4가 오프 상태가 된다. 이 시각 T41∼시각 T42의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 또한, 이와 동시에 노드 b에는 0V가 입력되고, 노드 c에는 10V가 입력된다.

다음 시각 T42∼시각 T44 사이가 임계치 캔슬 기간이 된다. 즉, 시각 T42∼시각 T44의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW3과 스위치 SW5를 오프 상태로 하고, 스위치 SW4를 온상태로 한다. 그 결과, 트랜지스터 Q8이 온상태가 된다. 이 시각 T42∼시각 T44의 기간에서, 캐패시터 C1과 캐패시터 C2는 이 트랜지스터 Q8을 통해 단락한다. 이 때문에, 노드 a는 기준 전압 V1인 5V를 유지한 상태에서 노드 b의 전압이 0V에서 10V로 변화해 간다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 넘은 시점인 시각 T43에서 진폭 증폭용 논리 회로(20)의 출력이 반전하여, 출력 신호 OS가 10V가 된다. 이 때문에, 트랜지스터 Q8은 오프 상태가 된다. 그 결과, 노드 b는, 진폭 증폭용 논리 회로(20)의 출력 논리가 반전하는 전압인 임계치 전압으로 설정된다. 즉, 캐패시터 C1에 진폭 증폭용 논리 회로(20)의 임계치 전압과, 기준 전압 V1인 5V와의 차분 전압이 축적된다. 즉, 본 실시 형태에서는, 캐패시터 C1에 -0.5V의 전압이 축적된다.

다음 시각 T44∼시각 T46 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T44∼시각 T46에서, 타이밍 제어 회로(10)는 스위치 SW2를 온상태로 하고, 그 외의 스위치인 스위치 SW1과 스위치 SW3∼SW5를 오프 상태로 한다. 이 시각 T44∼시각 T46의 기간에, 예를 들면 입력 신호 IS가 4V에서 6V로 변화했다고 한다. 이 경우, 기준 전압 V1로서 설정한 5V를 경계로 시각 T45의 시점에서 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V에서 10V로 변화한다. 즉, 입력 신호 IS의 전압이 5V를 넘은 시각 T45에서, 노드 b의 전압은 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 넘는다. 이 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS는 로우로부터 하이로 전환한다.

다음 시각 T46∼시각 T47 사이가 데이타 홀드 기간이 된다. 즉, 시각 T46∼시각 T47의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW5를 오프 상태로 한다. 이 시각 T46∼시각 T47 기간에, 데이타 샘플링 기간(시각 T44∼시각 T46) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 일시적으로 보유한다. 또, 이 신호 증폭 회로(40) 외의 동작은, 상술된 제1 실시 형태와 같다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(40)를 신호선 구동 회로(3)로 이용해도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(40)에 따르면, 이 신호선 구동 회로 내의 소자 특성이 변동되고, 진폭 증폭용 논리 회로(20)의 회로 임계치 전압이 블럭마다 또는 제품마다 다른 경우라도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우라도, 이 신호 증폭 회로(40)를 정상적으로 동작시킬 수 있다.

〔제8 실시 형태〕

본 발명의 제8 실시 형태는, 상술된 제7 실시예에서의 캐패시터 C1의 차분 전압 설정을 위한 수법을 변형시킨 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 16은 본 발명의 제8 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타내는 회로도이고, 도 17은 도 16에 도시된 신호 증폭 회로의 동작을 나타내는 타이밍차트를 나타낸 도면이다.

본 실시 형태에서는, 스위치 SW1과 기준 전압 V1의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW3∼SW5와 트랜지스터 Q8과 0V의 전압원과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

도 16에 도시된 바와 같이, 제8 실시 형태에 따른 신호 증폭 회로(42)는, 상술된 제7 실시 형태와 비교하면, 캐패시터 C2가 생략되어 구성되어 있다.

이어서, 도 17에 기초하여, 도 16에 도시된 신호 증폭 회로(42)의 동작을 설명한다. 우선, 시각 T51∼시각 T52 사이가 리셋트 기간이 된다. 즉, 시각 T51∼시각 T52의 기간에, 타이밍 제어 회로(10)로부터 제어 신호 CS가 이송되고, 신호 증폭 회로(40)의 스위치 SW1과 스위치 SW3과 스위치 SW5가 온상태가 되고, 스위치 SW2와 스위치 SW4가 오프 상태가 된다. 이 시각 T51∼시각 T52의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 또한, 이것과 동시에 노드 b에는 0V가 입력되고, 노드 c에는 10V가 입력된다.

다음 시각 T52∼시각 T54 사이가 임계치 캔슬 기간이 된다. 즉, 각 T52∼시각 T54의 기간에, 타이밍 제어 회로(10)는 스위치 SW2와 스위치 SW3과 스위치 SW5를 오프 상태로 하고, 스위치 SW1과 스위치 SW4를 온상태로 한다. 그 결과, 트랜지스터 Q8이 온상태가 된다. 이 시각 T52∼시각 T54의 기간에, 캐패시터 C1과 캐패시터 C2는 이 트랜지스터 Q8을 통해 단락한다. 또한, 스위치 SW1이 온상태이므로 노드 a의 전압은 기준 전압 V1인 5V로 유지된다. 이 때문에, 노드 a의 전압이 5V로 유지된 상태에서, 노드 b의 전압이 0V에서 10V로 변화해간다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 넘은 시점인 시각 T53으로 진폭 증폭용 논리 회로(20)의 출력이 반전하여, 출력 신호 OS가 10V가 된다. 이 때문에, 트랜지스터 Q8은 오프 상태가 된다. 그 결과, 노드 b는, 진폭 증폭용 논리 회로(20)의 출력 논리가 반전하는 전압인 임계치 전압으로 설정된다. 즉, 캐패시터 C1에 진폭 증폭용 논리 회로(20)의 임계치 전압과, 기준 전압 V1인 5V와의 차분 전압이 축적된다. 즉, 본 실시 형태에서는, 캐패시터 C1에 -0.5V의 전압이 축적된다.

다음 시각 T54∼시각 T56 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T54∼시각 T56에서, 타이밍 제어 회로(10)는 스위치 SW2를 온상태로 하고, 그 외의 스위치인 스위치 SW1과 스위치 SW3∼SW5를 오프 상태로 한다. 이 시각 T54∼시각 T56 기간에, 예를 들면 입력 신호 IS가 4V에서 6V로 변화했다고 한다. 이 경우, 기준 전압 V1로 하여 설정한 5V를 경계로 시각 T55의 시점에서 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V에서 10V로 변화한다. 즉, 입력 신호 IS의 전압이 5V를 넘은 시각 T55에서, 노드 b의 전압은 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 넘는다. 이 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS는 로우에서 하이로 전환한다.

다음 시각 T56∼시각 T57 사이가 데이타 홀드 기간이 된다. 즉, 시각 T56∼시각 T57의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW5를 오프 상태로 한다. 이 시각 T56∼시각 T57의 기간에, 데이타 샘플링 기간(시각 T54∼시각 T56) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로 하여 일시적으로 보유한다. 또, 이 신호 증폭 회로(42) 이외의 동작은, 상술된 제1 실시 형태와 동일하다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(42)를 신호선 구동 회로(3)에 이용해도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(42)에 따르면, 이 신호선 구동 회로내의 소자 특성이 변동되고, 진폭 증폭용 논리 회로(20)의 회로 임계치 전압이 블럭마다 다소 다른 경우라도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우라도, 이 신호 증폭 회로(42)를 정상적으로 동작시킬 수 있다.

또한, 본 실시 형태에 따른 신호 증폭 회로(42)에 따르면, 상술된 제7 실시 형태와 비교하여, 캐패시터 C2를 생략한 구성으로 할 수 있으므로, 회로 구성의 간략화를 도모할 수 있다.

〔제9 실시 형태〕

본 발명의 제9 실시 형태는, 상술된 제7 실시 형태에서의 노드 a의 임계치 캔슬 기간에서의 기준 전압의 유지의 수법을 변형시킨 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 18은 본 발명의 제9 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타내는 회로도이다.

이 도 18에 도시된 바와 같이, 제9 실시 형태에 따른 신호 증폭 회로(44)는, 상술된 제7 실시 형태에 따른 신호 증폭 회로(40)에 더해, 캐패시터 C3을 구비하여 구성되고 있다. 상술된 제7 실시 형태와 다른 회로 구성 부분을 설명하면, 노드 a에 캐패시터 C3의 일단측이 접속되고, 이 캐패시터 C3의 다른쪽 단측이 보유 전압 V2로 접속되어 있다. 이 실시 형태에서는, 보유 전압으로서 0V를 인가하고 있지만, 고정 전압이면 몇 V라도 괜찮다.

본 실시 형태에서는, 스위치 SW4, SW5와 트랜지스터 Q8과 캐패시터 C2, C3과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW3∼SW5와 트랜지스터 Q8과 0V의 전압원과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

또, 본 실시 형태에 따른 신호 증폭 회로(44)의 동작은, 상술된 제7 실시 형태에 따른 신호 증폭 회로(40)와 같은 것이므로, 그 설명은 생략한다.

이와 같이 노드 a에 캐패시터 C3을 부가함에 따라, 도 15에 도시된 임계치 캔슬 기간(시각 T42∼시각 T44)에서, 노드 a의 전압을 5V로 유지하기 쉬워진다. 즉, 리셋트 기간(시각 T41∼시각 T42) 사이에, 이 예에서는 캐패시터 C3에 5V의 전압이 축적되므로, 임계치 캔슬 기간동안, 노드 a를 5V로 유지하는 것이 용이해진다.

〔제10 실시 형태〕

본 발명의 제10 실시 형태는, 상술된 제9 실시 형태에서의 트랜지스터 Q8을 대신하여, 트랜스퍼 게이트 TG3을 설치한 것이다. 이하, 도면에 기초하여 상세히 설명한다.

도 19는, 본 발명의 제10 실시 형태에 따른 신호 증폭 회로의 주요부의 구성을 나타내는 회로도이고, 도 20은, 도 19에 도시된 신호 증폭 회로의 동작을 나타내는 타이밍차트를 도시한 도면이다.

도 19에 도시된 바와 같이, 제10 실시 형태에 따른 신호 증폭 회로(46)는, 상술된 제9 실시 형태와 비교하면, 트랜지스터 Q8을 대신하여 트랜스퍼 게이트 TG3이 설치되어, 구성되고 있다. 이 트랜스퍼 게이트 TG3은, n형 MOS 트랜지스터인 트랜지스터 Q9와, p형 MOS 트랜지스터인 트랜지스터 Q10으로 구성되어 있다. 트랜지스터 Q9의 제어 단자는 스위치 SW6의 일단측에 접속되어 있다. 스위치 SW6의 다른쪽 단측은 진폭 증폭용 논리 회로(20)의 인버터(20a)의 출력측에 접속되어 있다. 트랜지스터 Q10의 제어 단자는 스위치 SW4의 일단측에 접속되어 있다. 스위치 SW4의 다른쪽 단측은 진폭 증폭용 논리 회로(20)의 인버터(20b)의 출력측에 접속되어 있다.

본 실시 형태에서는, 스위치 SW4∼SW6과 트랜스퍼 게이트 TG3과 캐패시터 C2, C3과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 a를 기준 전압으로 유지하는 기준 전압 유지 회로가 구성되어 있다. 또한, 스위치 SW3∼SW6과 트랜스퍼 게이트 TG3과 0V의 전압원과 10V의 전압원에 의해, 캐패시터 C1에 차분 전압을 보유시킬 때에 노드 b를 신호 증폭용 논리 회로(20)의 임계치 전압으로 설정하는 임계치 전압 검출 회로가 구성되어 있다.

이어서, 도 20에 기초하여 도 19에 도시된 신호 증폭 회로(46)의 동작을 설명한다. 우선, 시각 T61∼시각 T62 사이가 리셋트 기간이 된다. 즉, 시각 T61∼시각 T62의 기간에, 타이밍 제어 회로(10)로부터 제어 신호 CS가 이송되고, 신호 증폭 회로(40)의 스위치 SW1과 스위치 SW3과 스위치 SW5가 온상태가 되고, 스위치 SW2와 스위치 SW4와 스위치 SW6이 오프 상태가 된다. 이 시각 T61∼시각 T62의 기간, 노드 a에는 기준 전압 V1로서 예를 들면 5V가 입력된다. 또한, 이와 동시에 노드 b에는 0V가 입력되고, 노드 c에는 10V가 입력된다.

다음 시각 T62∼시각 T64 사이가 임계치 캔슬 기간이 된다. 즉, 시각 T62∼시각 T64의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW3과 스위치 SW5를 오프 상태로 하고, 스위치 SW4와 스위치 SW6을 온상태로 한다. 그 결과, 트랜지스터 Q9와 트랜지스터 Q10이 온상태가 된다. 즉, 트랜스퍼 게이트 TG3이 온상태가 된다.

이 시각 T62∼시각 T64의 기간에서, 캐패시터 C1과 캐패시터 C2는, 이 트랜지스터 Q9와 트랜지스터 Q10을 통해 단락한다. 이 때문에, 노드 a의 전압이 5V로 유지된 상태에서, 노드 b의 전압이 0V에서 10V로 변화해간다. 그리고, 노드 b가 진폭 증폭용 논리 회로(20)의 임계치 전압인 예를 들면 4.5V를 넘은 시점인 시각 T63에서 진폭 증폭용 논리 회로(20)의 출력이 반전하여, 출력 신호 OS가 10V가 된다. 이 때문에, 트랜지스터 Q9와 트랜지스터 Q10은 오프 상태가 된다. 즉, 트랜스퍼 게이트 TG3은 오프 상태가 된다. 그 결과, 노드 b는, 진폭 증폭용 논리 회로(20)의 출력 논리가 반전하는 전압인, 임계치 전압으로 설정된다. 즉, 캐패시터 C1에 진폭 증폭용 논리 회로(20)의 임계치 전압과, 기준 전압 V1인 5V와의 차분 전압이 축적된다. 즉, 본 실시 형태에서는, 캐패시터 C1에 -0.5V의 전압이 축적된다.

다음 시각 T64∼시각 T66 사이가 데이타 샘플링 기간이 된다. 즉, 시각 T64∼시각 T66에서, 타이밍 제어 회로(10)는 스위치 SW2를 온상태로 하고, 그 외의 스위치인 스위치 SW1과 스위치 SW3∼SW6을 오프 상태로 한다. 이 시각 T64∼시각 T66의 기간에, 예를 들면 입력 신호 IS가 4V에서 6V로 변화했다고 한다. 이 경우, 기준 전압 V1로 하여 설정한 5V를 경계로 시각 T65의 시점에서 진폭 증폭용 논리 회로(20)의 출력 신호 OS가 0V에서 10V로 변화한다. 즉, 입력 신호 IS의 전압이 5V를 넘은 시각 T65에서, 노드 b의 전압은 진폭 증폭용 논리 회로(20)의 임계치 전압인 4.5V를 넘는다. 이 때문에, 진폭 증폭용 논리 회로(20)의 출력 신호 OS는 로우로부터 하이로 전환한다.

다음 시각 T66∼시각 T67 사이가 데이타 홀드 기간이 된다. 즉, 시각 T66∼시각 T67의 기간에, 타이밍 제어 회로(10)는 스위치 SW1∼SW6을 오프 상태로 한다. 이 시각 T66∼시각 T67의 기간에, 데이타 샘플링 기간(시각 T64∼시각 T66) 사이에 입력된 진폭 2V의 디지탈 신호인 입력 신호 IS를, 진폭 10V의 디지탈 신호인 출력 신호 OS로서 일시적으로 보유한다. 또, 이 신호 증폭 회로(46) 외의 동작은, 상술된 제1 실시 형태와 마찬가지다.

이상과 같이, 본 실시 형태에 따른 신호 증폭 회로(46)를 신호선 구동 회로(3)를 이용해도, 외부 회로의 규모 및 소비 전력을 증대시키지 않고, 디지탈 신호로 동작하는 신호선 구동 회로(3)로 할 수 있다.

또한, 본 실시 형태에 따른 액정 표시 장치의 신호 증폭 회로(46)에 따르면, 이 신호선 구동 회로 내의 소자 특성이 변동하고, 진폭 증폭용 논리 회로(20)의 회로 임계치 전압이 블럭마다 다소 다른 경우라도, 진폭이 작은 입력 신호 IS의 디지탈 신호의 샘플링이 가능해진다. 즉, 신호 증폭용 논리 회로(20)의 임계치 전압이 변동된 경우라도, 이 신호 증폭 회로(46)를 정상적으로 동작시킬 수 있다.

〔제11 실시 형태〕

제11 실시 형태는, 상술된 각 실시 형태에서 이용되고 있는 진폭 증폭용 논리 회로(20)의 회로 구성의 일례를 나타내는 것이다.

도 21은, 진폭 증폭용 논리 회로(20)의 회로 구성의 일례를 나타낸 도면이다. 이 도 21로부터 알 수 있듯이, 진폭 증폭용 논리 회로(20)는, p 형 MOS 트랜지스터로 이루어지는 트랜지스터 Q20∼Q26과, n 형 MOS 트랜지스터로 이루어지는 트랜지스터 Q30∼Q36을 구비하여 구성되고 있다. 이 진폭 증폭용 논리 회로(20)는 일반적으로 이용되고 있는 레벨 시프터 회로이므로 여기서는 이 이상의 설명은 생략한다.

또, 본 발명은 상기 제1 실시 형태∼제11 실시 형태에 한정되지 않고 여러가지 변형 가능하다. 예를 들면, 임계치 캔슬 기간의 동작 타이밍에 대해서도, 진폭 증폭용 논리 회로(20)의 임계치 전압이 캐패시터 C1로 충분히 보유되는 동안이면, 각 데이타 샘플링마다 임계치 캔슬의 동작을 행할 필요는 없다.

또한, 상술된 각 실시 형태에서는, 노드 b의 전압을 올려가는 과정에 따라 진폭 증폭용 논리 회로(20)의 임계치 전압을 검출했지만, 노드 b의 전압을 내려가는 과정에 따라 진폭 증폭용 논리 회로(20)의 임계치 전압을 검출해도 좋다. 즉, 상술된 각 실시 형태에서는, 진폭 증폭용 논리 회로의 출력 신호가 로우로부터 하이로 전환하는 타이밍에서 임계치 전압을 검출했지만, 이것과는 반대로 하이로부터 로우로 전환하는 타이밍에서 임계치 전압을 검출해도 좋다.

이상과 같이, 본 발명에 따르면, 진폭 증폭용 논리 회로의 임계치 전압과 기준 전압과의 차분 전압을 차분 전압 보유 회로에서 흡수하도록 했으므로, 진폭 증폭용 논리 회로를 구성하는 소자 특성에 변동이 생겨, 진폭 증폭용 논리 회로의 임계치 전압이 변동되었다고 해도, 이 진폭 증폭용 논리 회로를 갖는 신호 증폭 회로를 정상적으로 동작시킬 수 있다.

〔제12 실시 형태〕

이상은 본 발명에 따른 도 2의 신호 증폭 회로(12a)에 대해 설명했지만, 이하에서는, 본 발명에 따른 도 2의 디지탈 아날로그 변환 회로(16a)에 설치되는 부하 구동 회로에 대해, 도면을 참조하면서 구체적으로 설명한다. 즉, 이하에서는 본 발명에 따른 부하 구동 회로를 액정 표시 장치의 신호선 구동 회로에 적용한 예를 설명한다.

본 발명의 제12 실시 형태에 따른 부하 구동 회로는, 입력 영상 신호의 전압과 논리 회로의 임계치 전압과의 차분 전압을 캐패시터로 보유하고, 입력 영상 신호를 공급하는 신호선의 전압을 제어하는 트랜지스터의 온/오프를 논리 회로에서 행함으로써ㅁ, 논리 회로의 논리 출력이 반전하는 임계치 전압의 변동을 캐패시터로 흡수하려고 한 것이다. 보다 자세한 내용을 이하에 설명한다.

도 22는 본 발명의 제12 실시 형태에 따른 부하 구동 회로의 주요부의 구성을 나타내는 회로도이고, 도 23은 부하 구동 회로 전체의 구성을 나타내는 개략 블럭도이고, 도 24는 정극성용의 부하 구동 회로와 정극성용의 부하 구동 회로의 동작구분을 설명하는 도면이다.

도 4의 신호선 구동 회로(3)는, 도 23에 도시된 부하 구동 회로를 이용하여 구성된다. 도 23의 부하 구동 회로는, 신호선의 각각에 대응하여 설치되는 정극성의 부하 구동 회로(111a)와, 부극성용의 부하 구동 회로(111b)와, 이들 부하 구동 회로(111a, 111b) 내의 각종 스위치를 전환 제어하는 스위치 전환 제어 회로(112)를 구비한다.

도 24는 정극성용의 부하 구동 회로(111a)와 부극성용의 부하 구동 회로(111b)의 기능 구분을 설명하는 도면이다. 이 도 24에 도시된 바와 같이, 본 실시 형태에서는, 입력 영상 신호 Vin은 0V∼10V 사이의 신호이고, 이것을 입력 영상 신호 Vin이 0V∼5V와 5V∼10의 2개의 경우로 구분하여, 정극성용의 부하 구동 회로(111a)와 부극성용의 부하 구동 회로(111b)를 구동시킨다.

즉, 부극성용의 부하 구동 회로(111b)는 신호선 S를 미리 5V로 설정해 두고 입력 영상 신호 Vin이 0V∼5V인 경우에 신호선 S의 전압을 입력 영상 신호 Vin의 전압까지 내리도록 동작하는 버퍼 회로이다. 정극성의 부하 구동 회로(111a)는 신호선 S를 미리 5V로 설정해두고 입력 영상 신호 Vin이 5V∼10V인 경우에 신호선 S의 전압을 입력 영상 신호 Vin의 전압까지 올리도록 동작하는 버퍼 회로이다. 이들 부하 구동 회로(111a, 111b)의 어느 한쪽을 구동시킬지는, 스위치 전환 제어 회로(112)에 의해 제어된다.

또, 본 실시 형태에서는, 신호선 S에 미리 설정하는 전압을, 0∼10V의 전압 진폭을 갖는 입력 영상 신호 Vin의 중간 전압인 5V로 설정했지만, 이 중간 전압 외의 전압으로 설정하도록 해도 좋다.

도 22는 정극성용의 부하 구동 회로(111a)의 회로도이다. 부하 구동 회로 (111a)의 각각은, 도 22에 도시된 바와 같이 스위치 SW101∼SW104와, PMOS 트랜지스터로 이루어지는 트랜지스터 Q101과, 인버터를 2단 종속 접속한 논리 회로(113)와, 캐패시터 C101을 구비한다. 부하 구동 회로(111a, 111b)에 의해 구동되는 신호선 S에는, 도 4에 도시된 바와 같이 화소 표시용의 TFT, 액정 용량 및 보조 용량등이 접속되어 있고, 도 22에서는 간략화를 위해, 신호선 S의 부하를 등가적으로 저항 R과 캐패시터 C102로 나타내고 있다.

스위치 SW101, SW102의 일단은 신호선 S에 접속되고, 스위치 SW101의 다른쪽 단은 스위치 SW103의 일단과 캐패시터 C101의 일단에 접속되고, 스위치 SW103의 다른쪽 단에는 입력 영상 신호 Vin이 공급된다. 캐패시터 C101의 다른쪽 단은 논리 회로(113)의 입력 단자에 접속되고, 논리 회로(113)의 출력 단자는 트랜지스터 Q101의 게이트 단자에 접속된다. 트랜지스터 Q101의 소스 단자에는 제1 전압 VDD(예를 들면, 10V)이 인가되고, 그 드레인 단자에는 스위치 SW102의 다른쪽 단이 접속된다. 스위치 SW104의 일단에는 신호선 S가 접속되고, 스위치 SW104의 다른쪽 단에는 제2 전압 VD (예를 들면, 5V)가 인가된다. 스위치 SW101∼SW104는, 도 23에 도시된 스위치 전환 제어 회로(112)에 의해 전환 제어된다.

도 22에서는, 스위치 SW101과 캐패시터 C101의 접속점을 a, 캐패시터 C101과 논리 회로(113)와의 접속점을 b, 논리 회로(113)와 트랜지스터 Q101과의 접속점을 c, 스위치 SW101, SW102의 접속점을 d로 한다.

또, 캐패시터 C101이 본 실시 형태에서의 차분 전압 보유 회로를 구성하고, 제1 전압 VDD가 본 실시 형태에서의 제1 전압 공급 회로를 구성한다.

도 25는 도 22의 부하 구동 회로(111a) 내의 각 부의 타이밍도이고, 이하 이 타이밍도를 이용하여 도 22의 회로의 동작을 설명한다. 우선, 시각 T101∼T102의 기간 내에, 스위치 전환 제어 회로(112)는, 스위치 SW101∼SW103을 오프로 하여 스위치 SW104를 온한다. 이에 따라, 신호선 S의 전압(도 22의 d점)은, 제2 전압 VD와 동일한 전압(예를 들면 5V)이 된다.

이어서, 시각 T102∼T103의 기간 내에, 스위치 전환 제어 회로(112)는, 스위치 SW103만을 온한다. 이에 따라, 도 22의 a 점의 전압은 입력 영상 신호 Vin의 전압과 동일해진다. 도 25에서는, 입력 영상 신호 Vin의 전압이 7.5V인 예를 나타내고 있다. 단, 스위치 SW101이 오프이므로, 신호선 S(도 22의 d점)의 전압은 5V를 보유한다.

여기서, 논리 회로(113)의 출력 논리가 반전하는 임계치 전압을 5.5V라고 가정하면, 어떠한 수단에 의해 논리 회로(113)의 입력 단자(도 22의 b점)의 전압을, 이 논리 회로(113)의 임계치 전압으로 설정한다. 이 도 22의 b 점을 논리 회로(113)의 임계치 전압으로 설정하는 수법은, 후술된 다른 실시 형태에서 설명한다. 이 논리 회로(113)의 입력 단자를 임계치 전압으로 설정하면, 논리 회로(113)의 출력 단자(도 22의 c 점)의 전압은 이론 상으로는 0V와 10V의 중간 전압인 5V 전후가 된다. 그러나, 현실적으로는 도 22의 b 점의 전압은 임계치 전압인 5.5V보다도 약간 높거나 낮기도 하므로, 그 경우는 논리 회로(113)의 출력 단자(도 22의 c점)의 전압이 각각 10V가 되거나 0V가 되기도 한다. 도 25에서는 10V가 되는 예를 나타내고 있다.

단, 시각 T101∼시각 T102의 기간은, 스위치 SW101과 스위치 SW102가 오프로 되어 있으므로, 논리 회로(113)의 출력 전압이 몇 V일지라도, 후술하는 시각 T103 이후의 신호선 S에의 입력 영상 신호 Vin의 출력에 대해 영향을 끼치는 일은 없다.

이 때, 스위치 SW103이 온이므로, 도 22의 a 점의 전압은 입력 영상 신호 Vin의 전압인 7.5V로 되어 있다. 이 때문에, 캐패시터 C101에는 입력 영상 신호 Vin의 전압(7.5V)과 논리 회로(113)의 임계치 전압(5.5V)의 차분 전압(2V)이 보유된다.

이어서, 시각 T103 이후에는, 스위치 전환 제어 회로(112)는, 스위치 SW101, SW102를 온하여, 스위치 SW103, SW104를 오프한다. 시각 T103의 시점에서는, 도 22의 a점은 7.5V인데 비해, d 점은 5V이기 때문에, 스위치 SW101이 온하면, a 점의 전압이 d 점으로 끌어내려져 저하한다. 캐패시터 C101은 상술된 차분 전압(2V)을 보유하고 있으므로, 이 캐패시터 C101의 다른쪽 단측인 도 22의 b 점의 전압도 a 점의 전압에 추종하여 저하하고, 논리 회로(113)의 출력이 반전하여 로우 레벨(예를 들면, 0V)이 된다. 이에 따라, 트랜지스터 Q101이 온하고, 제1 전압 VDD가 트랜지스터 Q101과 스위치 SW102를 통해 신호선 S로 공급되고, 신호선 S(도 22의 d점)의 전압이 서서히 상승한다.

신호선 S의 전압이 상승하면, 그에 따라 도 22의 a점, b 점의 전압도 상승한다. 이윽고, 시각 T104가 되면, 신호선 S의 전압이 입력 영상 신호 Vin의 전압인 7.5V와 같아지고, 도 22의 a 점의 전압도 7.5V로 같아진다. 캐패시터 C101은 상술된 차분 전압(2V)을 보유하고 있으므로, 도 22의 b 점의 전압은 임계치 전압인 5.5 V가 된다. 이 때문에, 논리 회로(113)의 출력이 다시 반전하여 하이 레벨(예를 들면, 10V)이 된다. 이에 따라, 트랜지스터 Q101이 오프한다.

트랜지스터 Q101이 오프하면, 신호선 S 상의 용량 C102는 서서히 방전하거나, 신호선 S 내에서 전하가 재배분하거나 함에 따라, 도 22의 d 점의 전압은 내려가지만, 논리 회로(113)의 입력 단자(도 22의 b 점)의 전압이 논리 회로(113)의 임계치 전압을 하회한 시점에서 다시 트랜지스터 Q101이 온하여, 도 22의 d 점의 전압은 다시 상승한다. 이러한 동작을 캐패시터 C101에 상술된 차분 전압(2V)을 보유한 상태에서 반복함에 따라, 신호선 S(도 22의 d점)의 전압은 입력 영상 신호 Vin의 전압인 7.5V로 유지된다.

도 26은 부극성용의 부하 구동 회로(111b)의 상세 구성을 나타내는 회로도이다. 도 26에 도시된 바와 같이, 부하 구동 회로(111b)는, 트랜지스터 Q101이 n 형인 점과, 트랜지스터 Q101의 소스 전극이 접지되어 있는 점이 도 22의 부하 구동 회로(111a)와 다르고, 그 밖의 구성은 동일하다.

이상과 같이, 제12 실시 형태는, 도 22에 도시된 캐패시터 C101에 차분 전압을 보유한 상태에서, 스위치 SW101, SW102와, 논리 회로(113)와, 트랜지스터 Q101에서 귀환 루프를 구성하도록 했으므로, 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 낮아지면, 트랜지스터 Q101을 온하여 신호선 S의 전압을 인상시키는 제어를 행하고, 신호선 S의 전압이 입력 영상 신호 Vin의 전압과 대략 동일해진 시점에서, 트랜지스터 Q101을 오프한다. 이에 따라, 신호선 S의 전압은 입력 영상 신호 Vin의 전압과 대략 동일한 전압으로 설정된다.

즉, 제12 실시 형태에서는, 논리 회로(113)의 임계치 전압과 입력 영상 신호 Vin의 전압의 차분 전압을 캐패시터 C101에 보유시킨 후, 신호선 S에 입력 영상 신호 Vin을 공급하기 때문에, 논리 회로(113)를 구성하는 트랜지스터의 임계치 전압에 변동이 있어도, 신호선 S의 전압은 그 영향을 받지 않게 된다.

〔제13 실시 형태〕

도 22에 도시된 논리 회로(113)는, 트랜지스터를 조합하여 구성되기 때문에, 트랜지스터의 임계치나 이동도의 변동에 따라, 논리 회로(113)의 출력 레벨이 변화하여 회로가 정상 동작하지 않게 될 우려가 있다. 그래서, 이하에 도시된 제13 실시 형태는, 캐패시터 C101에 논리 회로(113)의 임계치 전압과 입력 영상 신호 Vin의 전압과의 차분 전압을 설정할 때에, 점 b를 논리 회로(113)의 임계치 전압으로 설정하는 임계치 전압 설정 회로를 구체적으로 명확히 하여, 논리 회로(113) 특성의 변동을 상쇄하는 것을 특징으로 한다.

도 27은 부하 구동 회로의 제13 실시 형태의 회로도이고, 제12 실시 형태와 마찬가지로, 액정 표시 장치의 신호선 구동 회로(3)로서 이용되는 것이다. 도 27의 부하 구동 회로는, 도 22와 마찬가지로 스위치 SW101∼SW104와, PMOS 트랜지스터로 이루어지는 트랜지스터 Q101과, 인버터를 2단 종속 접속한 논리 회로(113)와 캐패시터 C101을 구비한다. 이외에, 도 27의 부하 구동 회로는 캐패시터 C103과 스위치 SW105∼SW107과 PMOS 트랜지스터 Q102, Q103을 구비한다.

캐패시터 C101, C103의 각 일단과 스위치 SW101, SW103의 각 일단은 상호 접속된다. 캐패시터 C101의 다른쪽 단에는, 논리 회로(113)의 입력 단자와 스위치 SW105의 일단이 접속되고, 스위치 SW105의 다른쪽 단은 제3 전압(예를 들면, 0V)으로 설정된다. 캐패시터 C103의 다른쪽 단에는 스위치 SW106의 일단이 접속되고, 스위치 SW106의 다른쪽 단에는 제4 전압(예를 들면, 10V)이 인가된다.

논리 회로(113)의 출력 단자에는 스위치 SW107의 일단과 트랜지스터 Q101의 게이트 단자가 접속되고, 스위치 SW107의 다른쪽 단에는 트랜지스터 Q102, Q103의 각 게이트 단자가 접속된다. 트랜지스터 Q102의 소스/드레인 전극 중 한쪽은 캐패시터 C101과 스위치 SW105 사이에 접속되고, 다른쪽은 캔슬 단자 CN에 접속된다. 트랜지스터 Q103의 소스/드레인 전극 중 한쪽은 캐패시터 C103과 스위치 SW106 사이에 접속되고, 다른쪽은 반전 캔슬 단자 CNR에 접속된다. 캔슬 단자 CN에는 어떤 사이클에서 0V에서 10V로 직선적으로 변화하는 캔슬 전압이 인가된다. 반전 캔슬 단자 CNR에는 어떤 사이클에서 10V에서 0V로 직선적으로 변화하는 반전 캔슬 전압이 인가된다.

도 27에서는, 스위치 SW101, SW103과 캐패시터 C101, C103과의 접속점을 a, 캐패시터 C101과 논리 회로(113)와의 접속점을 b, 논리 회로(113)와 트랜지스터 Q101과의 접속점을 c, 스위치 SW101, SW102의 접속점을 d, 캐패시터 C103과 스위치 SW106의 접속점을 e로 하고 있다.

또, 캐패시터 C101이 본 실시 형태에서의 차분 전압 보유 회로를 구성하고, 제1 전압 VDD가 본 실시 형태에서의 제1 전압 공급 회로를 구성하고, 스위치 SW105∼SW107과 트랜지스터 Q102, Q103과 캐패시터 C103이 본 실시 형태에서의 임계치 전압 설정 회로를 구성한다.

도 28은 도 27의 부하 구동 회로 내의 각부의 타이밍도이고, 이하 이 타이밍 도를 이용하여 도 27의 회로의 동작을 설명한다.

우선, 시각 T111∼T112의 기간 내에, 스위치 전환 제어 회로(112)는, 스위치 SW104만을 온한다. 이에 따라, 신호선 S의 전압은 제2 전압 VD와 동일한 전압(예를 들면 5V)이 된다.

이어서, 시각 T112∼T113의 기간 내에, 스위치 전환 제어 회로(112)는 스위치 SW101, SW102, SW104, SW107을 오프하여, 스위치 SW103, SW105, SW106을 온한다. 이에 따라, 도 27의 a 점의 전압은 입력 영상 신호 Vin의 전압이 된다. 도 28에서는, 입력 영상 신호 Vin의 전압이 7.5V인 예를 나타내고 있다. 스위치 SW101이 오프이기 때문에, 신호선(도 27의 d점)의 전압은 5V로 유지된다. 또한, 스위치 SW105, SW106이 온이기 때문에, 캐패시터 C101과 스위치 SW105와의 접속점(도 27의 b 점)은 0V로, 캐패시터 C103과 스위치 SW106의 접속점(도 27의 e점)은 10V가 된다. 스위치 SW107이 오프이므로, 트랜지스터 Q102, Q103이 모두 오프이다.

이어서, 시각 T113∼T115의 기간 내에, 스위치 전환 제어 회로(112)는, 스위치 SW107만을 온한다. 또한, 시각 T113∼시각 T115의 기간에서는, 캔슬 단자 CN은 0V에서 10V로 직선적으로 변화하고, 반전 캔슬 단자 CNR은 10V에서 0V로 직선적으로 변화한다. 또, CN 단자와 CNR 단자의 전압 설정은 스위치 전환 제어 회로(112)나, 또는 다른 회로 블럭에서 행해진다.

시각 T113의 시점에서는 논리 회로(113)의 출력은 로우 레벨이기 때문에, 트랜지스터 Q102, Q103은 모두 온하고, 캐패시터 C101과 스위치 SW105의 접속점(도 27의 b 점)의 전압은 서서히 상승하고, 캐패시터 C103과 스위치 SW106의 접속점(도 27의 e 점)의 전압은 서서히 저하한다.

시각 T114가 되면, 도 27의 b 점의 전압이 논리 회로(113)의 임계치 전압(예를 들면, 5.5V)을 넘고, 논리 회로(113)의 출력은 하이 레벨(약 10V)이 되고, 트랜지스터 Q101과 트랜지스터 Q102, Q103은 모두 오프한다. 이 때문에, 시각 T114∼T115의 기간 내에는 도 27의 b 점의 전압은 논리 회로(113)의 임계치 전압(예를 들면, 5.5V)이 되고, 도 27의 e 점의 전압은 소정 전압(예를 들면, 4.5V)이 된다.

즉, 논리 회로(113)의 입력 전압이 논리 회로(113)의 임계치 전압보다도 높아진 시점에서, 트랜지스터 Q102, Q103이 오프하므로, 논리 회로(113)의 입력 단자(도 27의 b 점)의 전압이, 논리 회로(113)의 임계치 전압과 같아지도록 설정된다. 이 때, 도 27의 점 a는, 입력 영상 신호 Vin의 전압인 7.5V로 설정되어 있으므로, 캐패시터 C101에는, 입력 신호 Vin의 전압(7.5V)과 논리 회로(113)의 임계치 전압(5.5V)과의 차분 전압(2V)이 보유된다.

이어서, 시각 T115가 되면, 스위치 전환 제어 회로(112)는, 스위치 SW101, SW102를 온하고, 스위치 SW103∼SW107을 오프한다. 시각 T115의 시점에서는, 신호선 S의 전압은 5V이고, 도 27의 a 점의 전압은 7.5V이기 때문에, 신호선 S의 전압의 영향을 받아 도 27의 a 점의 전압이 저하한다. 캐패시터 C101은 상술된 차분 전압(2V)을 보유하고 있으므로, 도 27의 a 점의 전압 저하에 추종하여, 논리 회로(113)의 입력 단자(도 27의 b점)의 전압도 저하한다. 이 도 27의 점 b의 전압이, 이윽고 논리 회로(113)의 임계치 전압이하가 되고, 논리 회로(113)의 출력은 로우 레벨(약 0V)이 된다. 따라서, 트랜지스터 Q101이 온하고, 신호선 S(도 27의 d점)의 전압이 상승하고, 그에 따라 도 27의 a점, b점 및 e점의 전압도 상승한다. 이들 일련의 동작 동안, 캐패시터 C101은 차분 전압(2V)을 보유하고 있다.

이어서, 시각 T116이 되면, 신호선 S 및 a 점의 전압이 입력 영상 신호 Vin의 전압과 같은 7.5V가 된다. 이 때, 캐패시터 C101은 차분 전압(2V)을 보유하고 있으므로, 논리 회로(113)의 입력 단자(도 27의 b 점)의 전압은 임계치 전압인 5.5V가 된다. 이 때문에, 논리 회로(113)의 출력 단자는 하이 레벨(약 10V)이 된다. 이에 따라, 트랜지스터 Q101이 오프하여 신호선 S(도 27의 d점)의 전압은 용량 C102의 방전에 따라 서서히 저하하지만, 어느 정도까지 저하하면, 다시 트랜지스터 Q101가 온하여 신호선 S의 전압은 다시 상승한다.

이와 같이, 캐패시터 C101이 차분 전압(2V)을 보유한 상태에서, 상술된 바와 같은 동작을 반복함에 따라, 신호선 S(도 27의 d점)는 입력 영상 신호 Vin의 전압(약 7.5V)으로 유지된다.

또, 도 29에, 부극성용의 부하 구동 회로(111b)의 회로도를 나타낸다. 이 부극성용의 부하 구동 회로(111b)는, 신호선 S를 0V∼5V의 범위에서 구동하는 버퍼 회로이고, 이 때문에 트랜지스터 Q101은 N 형 MOS 트랜지스터로, 그 소스 단자는 그랜드에 접속되어 있고, 트랜지스터 Q102, Q103도 N 형 MOS 트랜지스터로 치환되고 있다. 또한, 스위치 SW105는 10V의 전압 단자에 접속되어 있고, 스위치 SW106은 0V의 전압 단자에 접속되어 있다. 트랜지스터 Q102의 소스 단자는 반전 캔슬 단자 CNR에 접속되어 있고, 트랜지스터 Q103의 드레인 단자는 캔슬 단자 CN에 접속되어 있다. 이외의 점에 대해서는, 상술된 정극성용의 부하 구동 회로(111a)와 같은 구성, 동작이므로, 여기서는 그 자세한 설명은 생략한다.

이상과 같이, 도 27의 회로는, 상호 역방향으로 충방전을 행하는 2개의 캐패시터 C101, C103을 설치하고, 논리 회로(113)의 입력 단자(도 27의 점 b)가 임계치가 된 시점에서 트랜지스터 Q102, Q103을 오프하도록 했으므로, 도 27의 점 b를 논리 회로(113)의 임계치 전압으로 설정할 수 있다. 이 때문에, 논리 회로(113)의 임계치 전압이 변동되어도, 이들 캐패시터 C101에 논리 회로(113)의 임계치 전압과 입력 영상 신호 Vin의 전압과의 차분 전압을 보유시킬 수 있다.

이 때문에, 도 28에서의 시각 T115이후에서는, 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 높아지면, 트랜지스터 Q101을 오프하여 신호선 S의 전압을 인하하고, 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 낮아지면, 트랜지스터 Q101을 온하여 신호선 S의 전압을 인상하는 제어를 행하도록 할 수 있고, 신호선 S의 전압을 입력 영상 신호 Vin의 전압에 대략 동일하게 설정할 수 있다.

또, 본 실시 형태에서의 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG에서 구성하는 것도 가능하다. 도 30은 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG 로 치환한 정극성용의 부하 구동 회로(111a)의 회로도이고, 도 31은 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG로 치환한 부극성용의 부하 구동 회로(111b)의 회로도이다. 이들 도 30 및 도 31에 도시된 바와 같이, 트랜스퍼 게이트 TG를 P 형의 MOS 트랜지스터 Q131과 N 형의 MOS 트랜지스터 Q132로 구성하고, P 형의 MOS 트랜지스터 Q131의 게이트 단자를 인버터 IV를 통해 스위치 SW107에 접속하도록 해도 좋다.

〔제14 실시 형태〕

제14 실시 형태는 제13 실시 형태(도 27)의 회로를 간략화한 것이다.

도 32는 부하 구동 회로의 제14 실시 형태의 회로도이고, 제12 및 제13 실시 형태와 마찬가지로, 예를 들면 도 4에 도시된 액정 표시 장치의 신호선 구동 회로(3)로서 이용되는 것이다.

도 32의 회로는, 도 27의 회로의 트랜지스터 Q102, Q103을 대신하여, 트랜지스터 Q104를 설치한 것을 특징으로 한다. 트랜지스터 Q104의 소스/드레인 전극 중 한쪽은 캐패시터 C101과 스위치 SW105 사이에 접속되고, 다른 캐패시터 C103과 스위치 SW106 사이에 접속된다. 또한, 트랜지스터 Q104의 게이트 단자는 스위치 SW107의 일단에 접속된다.

도 32에서는, 스위치 SW101, SW103과 캐패시터 C101, C103의 접속점을 a, 캐패시터 C101과 논리 회로(113)와의 접속점을 b, 논리 회로(113)와 트랜지스터 Q101과의 접속점을 c, 스위치 SW101, SW102의 접속점을 d, 캐패시터 C103과 스위치 SW106와의 접속점을 e로 하고 있다.

또, 캐패시터 C101이 본 실시 형태에서의 차분 전압 보유 회로를 구성하고, 제1 전압 VDD가 본 실시 형태에서의 제1 전압 공급 회로를 구성하고, 스위치 SW105∼SW107과 트랜지스터 Q104와 캐패시터 C103이 본 실시 형태에서의 임계치 전압 설정 회로를 구성한다.

도 33은 도 32의 부하 구동 회로내의 각 부의 타이밍도이고, 이하 이 타이밍도를 이용하여 도 32의 회로의 동작을 설명한다.

우선, 시각 T121∼T122의 기간 내에, 스위치 전환 제어 회로(112)는 스위치 SW104만을 온한다. 이에 따라, 신호선 S의 전압은 제2 전압 VD와 동일한 전압(예를 들면 5V)이 된다.

이어서, 시각 T122∼T123의 기간 내에, 스위치 전환 제어 회로(112)는 스위치 SW101, SW102, SW104, SW107을 오프하여, 스위치 SW103, SW105, SW106을 온한다. 이에 따라, 도 32의 a 점의 전압은 입력 영상 신호 Vin의 전압(예를 들면, 7.5V)이 된다. 이 기간내에는, 스위치 SW101이 오프이기 때문에, 신호선 S (도 32의 d 점)의 전압은 5V를 유지한다. 또한, 스위치 SW105, SW106이 온이기 때문에, 도 32의 b 점은 0V로, e 점은 10V가 된다. 스위치(7)가 오프이므로, 트랜지스터 Q104는 오프 상태가 된다.

이어서, 시각 T123∼T125의 기간 내에, 스위치 전환 제어 회로(112)는 스위치 SW107만을 온한다. 이 때, 트랜지스터 Q104는 온상태이기 때문에, 도 32의 b 점과 e 점이 단락하고, 양 전압은 일치하는 방향으로 변화한다. 구체적으로는, b 점의 전압은 0V에서 서서히 상승하고, e 점의 전압은 10V에서 서서히 저하한다.

시각 T124가 되면, 논리 회로(113)의 입력 단자(도 32의 b 점)의 전압이 논리 회로(113)의 임계치 전압을 넘고, 논리 회로(113)의 출력 전압이 하이 레벨(예를 들면, 10V)로 변화한다. 이에 따라, 트랜지스터 Q104가 오프하고, b 점의 전압은 그 이상으로는 상승하지 않게 된다. 이에 따라, 논리 회로(113)의 입력 단자(도 32의 b 점)의 전압은 논리 회로(113)의 임계치 전압과 거의 같아진다. 이 때, 도 32의 a 점은 입력 영상 신호 Vin의 전압인 7.5V로 유지되어 있으므로, 캐패시터 C101에는 입력 전압(7.5V)과 논리 회로(113)의 임계치 전압(5.5V) 그 차분 전압(2V)이 보유된다.

이어서, 시각 T125가 되면, 스위치 전환 제어 회로(112)는 스위치 SW101, SW102를 온하고, 스위치 SW103∼SW107을 오프한다. 이에 따라, 도 32의 점 d, 점 a의 전압이 하강하고, 캐패시터 C101은 차분 전압(2V)을 보유하고 있으므로, b 점의 전압도 추종하여 강하하다. 이 때문에, 논리 회로(113)의 출력이 로우 레벨(예를 들면, 0V)로 되어 트랜지스터 Q101이 온하고, 신호선 S의 전압은 서서히 상승한다. 그 후, 신호선 S의 전압의 상승에 추종하여 b 점의 전압도 상승하므로, 시각 T126이 되면, b 점의 전압이 논리 회로(113)의 임계치 전압을 넘어 논리 회로(113)의 출력이 반전하여 하이 레벨(예를 들면, 10V)이 된다. 이에 따라, 트랜지스터 Q101이 오프하여 신호선 S의 전압은 그 이상으로는 상승하지 않게 된다.

이상과 같이, 제14 실시 형태는, 캐패시터 C101, C103의 각 일단을 트랜지스터 Q104의 소스/드레인 전극에 각각 접속하고, 트랜지스터 Q104의 게이트 전극을 논리 회로(113)의 출력 전압에 따라 제어하도록 했기 때문에, 도 32의 b점의 전압과 e 점의 전압을 상반적으로 제어할 수 있고, 제13 실시 형태와 마찬가지로, 논리 회로(113)의 입력 단자(도 32의 b 점)의 전압을 논리 회로(113)의 임계치 전압에 대략 동일하게 설정할 수 있다. 이 때문에, 상술된 제13 실시 형태보다도 간단한 회로 구성으로, 캐패시터 C101에 논리 회로(113)의 임계치 전압과 입력 영상 신호 Vin의 전압과의 차분 전압을 보유시킬 수 있다.

도 34는 부극성용의 부하 구동 회로(111b)의 상세 구성을 나타내는 회로도이다. 도 34에 도시된 바와 같이, 부하 구동 회로(111b)는, 트랜지스터 Q101, Q104가 n 형 MOS 트랜지스터인 점과, 트랜지스터 Q101의 소스 전극이 접지되어 있는 점이 도 32의 부하 구동 회로(111a)와 다르고, 그 밖의 구성은 동일하다.

또, 본 실시 형태에서의 트랜지스터 Q104를 트랜스퍼 게이트 TG로 구성하는 것도 가능하다. 도 35는, 트랜지스터 Q104를 트랜스퍼 게이트 TG로 치환한 정극성용의 부하 구동 회로(111a)의 회로도이고, 도 36은 트랜지스터 Q104를 트랜스퍼 게이트 TG로 치환한 부극성용의 부하 구동 회로(111b)의 회로도이다. 이들 도 35 및 도 36에 도시된 바와 같이, 트랜스퍼 게이트 TG를 P 형의 MOS 트랜지스터 Q141과 N 형의 MOS 트랜지스터 Q142로 구성하고, 한쪽을 인버터 IV를 통해 스위치 SW107에 접속하도록 해도 좋다.

〔제15 실시 형태〕

제15 실시 형태에 따른 부하 구동 회로는, 캐패시터에 입력 영상 신호의 전압과 논리 회로의 임계치 전압의 차분 전압을 보유시킬 때에, 캐패시터에서의 입력 영상 신호측의 단자에 별도의 캐패시터를 접속하고, 이 단자를 입력 영상 신호의 전압에 안정적으로 보유할 수 있도록 한 것이다. 보다 자세한 내용을 이하에 설명한다.

도 37은 정극성용의 부하 구동 회로(111a)의 회로도이다. 부하 구동 회로(111a)의 각각은, 도 37에 도시된 바와 같이 스위치 SW101∼SW107과, 아날로그 스위치로서의 P 형 MOS 트랜지스터 Q101∼Q103과, 인버터를 2단 종속 접속한 논리 회로(113)와, 캐패시터 C101∼C104를 구비한다. 스위치 SW101∼SW107은 도 23에 도시된 스위치 전환 제어 회로(112)에 의해 전환 제어된다.

스위치 SW101, SW102의 일단은 신호선 S에 접속되고, 스위치 SW101의 다른쪽 단은 스위치 SW103의 일단과 캐패시터 C101, C103, C104의 일단에 접속된다. 스위치 SW103의 다른쪽 단에는 입력 영상 신호 Vin이 공급된다.

캐패시터 C101의 다른쪽 단은, 논리 회로(113)의 입력 단자와 스위치 SW105의 일단과 트랜지스터 Q102의 드레인 단자에 접속된다. 논리 회로(113)의 출력 단자는 트랜지스터 Q101의 게이트 단자와 스위치 SW107의 일단에 접속된다. 트랜지스터 Q101의 소스 단자에는 제1 전압 VDD(예를 들면, 10V)가 인가되고, 그 드레인 단자에는 스위치 SW102의 다른쪽 단이 접속된다. 스위치 SW104의 일단에는 신호선 S가 접속되고, 스위치 SW104의 다른쪽 단에는 제2 전압 VD (예를 들면, 5V)가 인가된다.

트랜지스터 Q102의 소스 단자는, 캔슬 단자 CN에 접속된다. 이 캔슬 단자 CN에는, 어떤 사이클에서 0V에서 10V로 직선적으로 변화하는 캔슬 전압이 인가된다. 스위치 SW105의 다른쪽 단은 제3 전압(예를 들면, 0V)으로 설정된다.

캐패시터 C103의 다른쪽 단은, 스위치 SW106의 일단과 트랜지스터 Q103의 소스 단자가 접속된다. 트랜지스터 Q103의 드레인 단자는 반전 캔슬 단자 CNR에 접속된다. 이 반전 캔슬 단자 CNR에는 어떤 사이클에서 10V에서 0V로 직선적으로 변화하는 반전 캔슬 전압이 인가된다. 스위치 SW106의 다른쪽 단은 제4 전압(예를 들면, 10 V)로 설정된다. 캐패시터 C104의 일단은 제5 전압(예를 들면, 0V)으로 설정된다.

도 37에서는, 스위치 SW101, SW103과 캐패시터 C101, C103, C104와의 접속점을 a, 캐패시터 C101과 논리 회로(113)와의 접속점을 b, 논리 회로(113)와 트랜지스터 Q101와의 접속점을 c, 스위치 SW101, SW102의 접속점을 d, 캐패시터 C103와 스위치 SW106의 접속점을 e로 하고 있다.

또, 캐패시터 C101이 본 실시 형태에서의 차분 전압 보유 회로를 구성하고, 제1 전압 VDD가 본 실시 형태에서의 제1 전압 공급 회로를 구성하고, 스위치낸 회로도이다.

SW105 ∼ SW107과 트랜지스터 Q102, Q103과 캐패시터 C103이 본 실시예에서의 임계치 전압 설정 회로를 구성하고, 캐패시터 C104가 본 실시예에서의 입력 전압 유지 회로를 구성한다.

도 38은 도 37에 도시하는 정극성용 부하 구동 회로(111a) 내의 각 부의 타이밍도이며, 이하 이 타이밍도를 이용하여 도 37의 부하 구동 회로(111a)의 동작을 설명한다.

우선, 시각 T131 ∼ T132의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW104만을 온한다. 이에 따라, 신호선 S의 전압은 제2 전압 VD와 동일한 전압(예를 들면 5V)이 된다.

다음에, 시각 T132 ∼ T133의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW101, SW102, SW104, SW107을 오프하여 스위치 SW103, SW105, SW106을 온한다. 이에 따라, 도 37의 a점의 전압은 입력 영상 신호 Vin의 전압이 된다. 도 37에서는 입력 영상 신호 Vin의 전압이 7.5V인 예를 나타내고 있다. 상술한 바와 같이, 전압이 5V 이상 7.5V이므로, 정극성용 부하 구동 회로(111a)가 신호선 S를 구동시킨다. 또한, 스위치 SW101이 오프이기 때문에, 신호선(도 37의 d점)의 전압은 5V를 유지한다. 또한, 스위치 SW105, SW106이 온이기 때문에, 캐패시터 C101과 스위치 SW105와의 접속점(도 37의 b점)은 0V로, 캐패시터 C103과 스위치 SW106과의 접속점(도 37의 e점)은 10V가 된다. 스위치 SW107이 오프이므로 트랜지스터 Q102, Q103이 모두 오프이다. 또한, 캐패시터 C104는 입력 신호 Vin의 전압인 7.5V를 보유한다.

다음에, 시각 T133 ∼ T135의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW107만을 온한다. 이 시각 T133 ∼ T135의 기간으로는 캔슬 단자 CN의 전압은 0V 내지 10V에 직선적으로 변화하고 반전 캔슬 단자 CNR은 10V 내지 0V에 직선적으로 변화한다. 또, CN 단자와 CNR 단자의 전압 설정은 스위치 전환 제어 회로(112)나 혹은 다른 회로 블럭으로 행해진다.

시각 T133의 시점에서는 논리 회로(113)의 출력은 로우 레벨이기 때문에, 트랜지스터 Q102, Q103은 모두 온하고, 캐패시터 C101과 스위치 SW105의 접속점(도 37의 b점)의 전압은 서서히 상승하고, 캐패시터 C103과 스위치 SW106의 접속점(도 37의 e점)의 전압은 서서히 저하한다.

시각 T134이 되면, 도 37의 b점의 전압이 논리 회로(113)의 임계치 전압(예를 들면, 5.5V)을 넘어서 논리 회로(113)의 출력은 하이 레벨(약 10V)이 되며, 트랜지스터 Q101과 트랜지스터 Q102, Q103은 모두 오프한다. 이 때문에, 시각 T134 ∼ T135의 기간 내는 도 37의 b점의 전압은 논리 회로(113)의 임계치 전압(예를 들면, 5.5V)이 되며, 도 37의 e점의 전압은 소정 전압(예를 들면, 10V-5.5V=4.5V)이 된다.

즉, 논리 회로(113)의 입력 전압이 논리 회로(113)의 임계치 전압보다도 커지면 트랜지스터 Q102가 오프하여 도 37의 b점의 전압이 논리 회로(113)의 임계치 전압과 같게 설정된다. 이 때, 도 37의 a점의 전압은 캐패시터 C104에 의해 입력 영상 신호 Vin의 전압인 7.5V로 안정적으로 유지된다. 이 때문에, 논리 회로(113)의 임계치 전압(5.5V)과 입력 영상 신호 Vin의 전압(7.5V)과의 차분 전압이 캐패시터 C101에 보유된다.

다음에, 시각 T135가 되면, 스위치 전환 제어 회로(112)는 스위치 SW101, SW102를 온하고 스위치 SW103 ∼ SW107을 오프한다. 시각 T135의 시점에서는 신호선 S의 전압은 5V로, 도 37의 a점의 전압은 7.5V이기 때문에, 신호선 S의 전압의 영향을 받아서 도 37의 a점의 전압이 저하한다. 캐패시터 C101은 상술한 차분 전압(2V)을 보유하고 있으므로, a점의 전압의 저하에 추종하여, 논리 회로(113)의 입력 단자(도 37의 b점)의 전압도 저하한다. 이윽고, 논리 회로(113)의 입력 단자의 전압이 논리 회로(113)의 임계치 전압 이하가 되며, 논리 회로(113)의 출력은 로우 레벨(약 0V)이 된다. 따라서, 트랜지스터 Q101이 온하고 신호선 S(도 37의 d점)의 전압이 상승하고 그에 따라서 도 37의 a점, b점 및 e점의 전압도 상승한다.

다음에, 시각 T136이 되면 논리 회로(113)의 입력 단자(도 37의 b점)의 전압이 논리 회로(113)의 임계치 전압을 넘어서 논리 회로(113)의 출력 단자는 하이 레벨(약10V)이 된다. 이에 따라, 트랜지스터 Q101이 오프하여 신호선 S(도 37의 d점)의 전압은 용량 C102의 방전에 의해 서서히 저하한다. 그러나, 어느 정도까지 저하하면 도 37의 d점의 전압이 논리 회로(113)의 임계치 전압보다도 낮아지며, 논리 회로(113)의 출력 단자는 다시 로우 레벨(약 0V)이 된다. 이 때문에, 다시 트랜지스터 Q101이 온하여 신호선 S의 전압은 다시 상승한다. 이들 일련의 동작에서 캐패시터 C101은 상술한 차분 전압(2V)을 보유하고 있다.

시각 T136 이후에서는 이러한 동작을 반복함으로써, 신호선 S(도 37의 d점)는 입력 영상 신호 Vin의 전압(약 7.5V)으로 유지된다.

또, 도 39에 부극성용 부하 구동 회로(111b)의 회로도를 나타낸다. 이 부극성용 부하 구동 회로(111b)는 신호선 S를 0V ∼ 5V의 범위로 구동하는 버퍼 회로이며, 이 때문에 트랜지스터 Q101은 N형 MOS 트랜지스터로 그 소스 단자는 그랜드에 접속되어 있으며, 트랜지스터 Q102, Q103도 N형 MOS 트랜지스터로 대체되고 있다. 또한, 스위치 SW105는 10V의 전압 단자에 접속되어 있으며 스위치 SW106은 0V의 전압 단자에 접속되어 있다. 트랜지스터 Q102의 소스 단자는 반전 캔슬 단자 CNR에 접속되어 있으며, 트랜지스터 Q103의 드레인 단자는 캔슬 단자 CN에 접속되어 있다. 이외의 점에 대해서는 상술한 정극성용 부하 구동 회로(111a)와 마찬가지의 구성, 동작이므로 여기서는 그 자세한 설명은 생략한다.

이상과 같이, 본 실시예에 따른 부하 구동 회로(111a, 111b)에 따르면 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 비싸면, 트랜지스터 Q101을 오프하여 신호선 S의 전압을 강하하고, 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 낮아지면, 트랜지스터 Q101을 온하여 신호선 S의 전압을 상승하는 것과 같은 제어를 하도록 하였으므로, 신호선 S의 전압을 입력 영상 신호 Vin의 전압에 대략 같게 설정하고 또한 유지할 수가 있다.

또한, 도 37 및 도 38에 도시한 바와 같이, 특성 변동 캔슬 기간(시각 T133 ∼ T135)으로 입력 영상 신호 Vin의 전압과 논리 회로(113)의 임계치 전압과의 차분 전압을 캐패시터 C101로 보유하고, 이 차분 전압을 캐패시터 C101에 보유한 상태에서 트랜지스터 Q101을 온/오프 제어하도록 하였으므로, 논리 회로(113)의 임계치 전압이 변동되어도, 안정 기간(시각 T136 이후)에 신호선 S에 공급하는 전압을 입력 영상 신호 Vin의 전압과 거의 같은 전압으로 유지할 수가 있다.

더구나, 도 37 및 도 38에 도시한 바와 같이 도 37의 a점에 캐패시터 C104를 접속하였으므로, 특성 변동 캔슬 기간(시각 T133 ∼ T135)에서의 a점의 전압을 캐패시터로의 기록 기간(시각 T132 ∼ T133)으로 설정한 입력 영상 신호 Vin의 전압으로 안정적으로 보유할 수가 있다. 즉, 캐패시터 C104가 없는 경우는 특성 변동 캔슬 기간(시각 T133 ∼ T135)에서의 도 37의 a점의 전압은 트랜지스터 Q102, Q103의 용량 등에 의해 다소나마 부동적이 된다. 이 때문에, 본 실시예에서는 도 37의 a점에 캐패시터 C104를 접속함으로써 캐패시터로의 기록 기간(시각 T132 ∼ T133)으로 입력 영상 신호 Vin의 전압과 0V의 차분 전압을 캐패시터 C104로 보유하고, 이것을 특성 변동 캔슬 기간(시각 T133 ∼ T135)이라도 보유함으로써 a점을 안정적으로 입력 영상 신호 Vin에 유지할 수 있도록 한 것이다.

또, 본 실시예에서의 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG에서 구성하는 것도 가능하다. 도 40은 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG로 대체한 정극성용 부하 구동 회로(111a)의 회로도이며, 도 41은 트랜지스터 Q102, Q103을 트랜스퍼 게이트 TG로 대체한 부극성용 부하 구동 회로(111b)의 회로도이다. 이들 도 40 및 도 41에 도시한 바와 같이, 트랜스퍼 게이트 TG를 P형 MOS 트랜지스터 Q131과 N형 MOS 트랜지스터 Q132로 구성하고, P형 MOS 트랜지스터 Q131의 게이트 단자를 인버터 IV를 통하여 스위치 SW107에 접속하도록 하여도 좋다.

〔제16 실시예〕

본 발명의 제16 실시예에 따른 부하 구동 회로는, 상술한 제15 실시예의 부하 구동 회로를 간략화한 것이다.

도 42는 부하 구동 회로의 제16 실시예의 회로도이며, 상술한 제15 실시예와 마찬가지로, 예를 들면 도 4에 도시하는 액정 표시 장치의 신호선 구동 회로(3)로서 이용되는 것이다.

도 42의 회로는 도 37의 회로의 트랜지스터 Q102, Q103 대신에, 트랜지스터 Q104를 설치한 것을 특징으로 한다. 트랜지스터 Q104의 소스/드레인 전극 중 한쪽은 캐패시터 C101과 스위치 SW105 간에 접속되며, 다른쪽은 캐패시터 C103과 스위치 SW106 간에 접속된다. 또한, 트랜지스터 Q104의 게이트 단자는 스위치 SW107의 한쪽 단에 접속된다.

도 42에서는 스위치 SW101, SW103과 캐패시터 C101, C103, C104와의 접속점을 a, 캐패시터 C101과 논리 회로(113)와의 접속점을 b, 논리 회로(113)와 트랜지스터 Q101과의 접속점을 c, 스위치 SW101, SW102의 접속점을 d, 캐패시터 C103과 스위치 SW106과의 접속점을 e라고 하고 있다.

또, 캐패시터 C101이 본 실시예에서의 차분 전압 보유 회로를 구성하고, 제1 전압 VDD가 본 실시예에서의 제1 전압 공급 회로를 구성하고, 스위치 SW105 ∼ SW107과 트랜지스터 Q104와 캐패시터 C103이 본 실시예에서의 임계치 전압 설정 회로를 구성하고, 캐패시터 C104가 본 실시예에서의 입력 전압 유지 회로를 구성한다.

도 43은 도 42의 부하 구동 회로(111a) 내의 각 부의 타이밍도이며, 이하 이 타이밍도를 이용하여 도 42의 부하 구동 회로(111a)의 동작을 설명한다.

우선, 시각 T141 ∼ T142의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW104만을 온한다. 이에 따라, 신호선 S의 전압은 제2 전압 VD와 동일한 전압(예를 들면 5V)이 된다.

다음에, 시각 T142 ∼ T143의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW101, SW102, SW104, SW107을 오프하고 스위치 SW103, SW105, SW106을 온한다. 이에 따라, 도 42의 a점의 전압은 입력 영상 신호 Vin의 전압(예를 들면, 7.5V)이 된다. 이 기간 내는 스위치 SW101이 오프이기 때문에, 신호선 S(도 42의 d점)의 전압은 5V를 유지한다. 또한, 스위치 SW105, SW106이 온이기 때문에, 도 42의 b점은 0V, e점은 10V가 된다. 스위치 SW107이 오프 상태이므로 트랜지스터 Q104도 오프 상태가 된다. 또한, 캐패시터 C104는 입력 신호 Vin의 전압인 7.5V를 보유한다.

다음에, 시각 T143 ∼ T145의 기간 내에 스위치 전환 제어 회로(112)는 스위치 SW107만을 온한다. 이 때, 트랜지스터 Q104는 온상태이기 때문에 도 42의 b점과 e점이 단락하고 양 전압은 일치하는 방향으로 변화한다. 구체적으로는 b점의 전압은 0V에서부터 서서히 상승하고, e점의 전압은 10V에서부터 서서히 저하한다.

시각 T144가 되면, 논리 회로(113)의 입력 단자(도 42의 b점)의 전압이 논리 회로(113)의 임계치 전압을 넘어서, 논리 회로(113)의 출력 전압이 하이 레벨(예를 들면, 10V)로 변화한다. 이에 따라, 트랜지스터 Q104가 오프하고 b점의 전압은 그 이상으로는 상승하지 않게 된다. 이에 따라, 논리 회로(113)의 입력 단자(도 42의 b 점)의 전압은 논리 회로(113)의 임계치 전압과 거의 같게 설정된다. 이 때, 도 42의 a점의 전압은 캐패시터 C104에 의해 입력 영상 신호의 전압인 7.5V로 안정적으로 유지된다. 이 때문에, 논리 회로(113)의 임계치 전압(예를 들면, 5.5V)과 입력 영상 신호 Vin의 전압(예를 들면, 7.5V)과의 차분 전압(예를 들면, 2V)이 캐패시터 C104에 보유된다.

다음에, 시각 T145가 되면 스위치 전환 제어 회로(112)는 스위치 SW101, SW102를 온하고, 스위치 SW103 ∼ SW107을 오프한다. 이에 따라, 캐패시터 C101이 상술한 차분 전압(2V)을 보유한 상태에서, 도 42의 a점, b점의 전압이 일단 하강하여 트랜지스터 Q101이 온하고, 신호선 S의 전압은 서서히 상승한다.

다음에, 시각 T146이 되면, 논리 회로(113)의 입력 단자(도 42의 b점)의 전압이 논리 회로(113)의 임계치 전압을 초과하여, 논리 회로 113의 출력 단자는 하이 레벨(약 10V)이 된다. 이에 따라, 트랜지스터 Q101이 오프하여 신호선 S(도 42의 d점)의 전압은 용량 C102의 방전에 의해 서서히 저하한다. 그러나, 어느 정도까지 저하하면 도 42의 d점의 전압이 논리 회로(113)의 임계치 전압보다도 낮아져서 논리 회로(113)의 출력 단자는 다시 로우 레벨(약0V)이 된다. 이 때문에, 다시 트랜지스터 Q101이 온하고 신호선 S의 전압은 다시 상승한다.

시각 T146 이후에서는 이러한 동작을 반복함으로써, 신호선 S(도 42의 d점)는 입력 영상 신호 Vin의 전압(약 7.5V)으로 유지된다.

또, 도 44에 부극성용 부하 구동 회로(111b)의 회로도를 나타낸다. 이 부극성용 부하 구동 회로(111b)는 신호선 S를 0V ∼ 5V의 범위에서 구동하는 버퍼 회로이며, 이 때문에 트랜지스터 Q101은 N형 MOS 트랜지스터로 그 소스 단자는 그랜드에 접속되어 있으며, 트랜지스터 Q104도 N형 MOS 트랜지스터로 대체되고 있다. 또한, 스위치 SW105는 10V의 전압 단자에 접속되어 있으며 스위치 SW106은 0V의 전압 단자에 접속되어 있다. 이외의 점에 대해서는 상술한 정극성용 부하 구동 회로(111a)와 마찬가지의 구성, 동작이므로, 여기서는 그 자세한 설명은 생략한다.

이상과 같이, 본 실시예에 따른 부하 구동 회로(111a, 111b)에 따르면 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 커지면, 트랜지스터 Q101을 오프하여 신호선 S의 전압이 하강하고, 신호선 S의 전압이 입력 영상 신호 Vin의 전압보다도 낮아지면, 트랜지스터 Q101을 온하여 신호선 S의 전압을 상승하는 것과 같은 제어를 행하게 했으므로, 신호선 S의 전압을 입력 영상 신호 Vin의 전압에 대략 같게 설정하고 또한 유지할 수가 있다.

또한, 도 42 및 도 43에 도시한 바와 같이 특성 변동 캔슬 기간(시각 T143 ∼ T145)으로, 입력 영상 신호 Vin의 전압과 논리 회로(113)의 임계치 전압과의 차분 전압을 캐패시터 C101로 보유하고, 이 차분 전압을 캐패시터 C101로 보유한 상태에서 트랜지스터 Q101을 온/오프 제어하도록 하였으므로, 논리 회로(113)의 임계치 전압이 변동되어도, 안정 기간(시각 T146 이후)에 신호선 S에 공급하는 전압을 입력 영상 신호 Vin의 전압과 거의 같은 전압으로 유지할 수가 있다.

더구나, 도 42 및 도 43에 도시한 바와 같이, 도 42의 a점에 캐패시터 C104를 접속하였으므로, 특성 변동 캔슬 기간(시각 T143 ∼ T145)에서의 a점의 전압을 캐패시터로의 기록 기간(시각 T142 ∼ T143)으로 설정한 입력 영상 신호 Vin의 전압으로 안정적으로 유지할 수가 있다. 즉, 캐패시터 C104가 없는 경우는 특성 변동 캔슬 기간(시각 T143 ∼ T145)에서의 도 42의 a점의 전압은 트랜지스터 Q102, Q103의 용량 등에 의해 다소나마 부동적이 된다. 이 때문에, 본 실시예에서는 도 42의 a점에 캐패시터 C104를 접속함으로써 캐패시터로의 기록 기간(시각 T142 ∼ T143)으로 입력 영상 신호 Vin의 전압과 0V의 차분 전압을 캐패시터 C104에 보유하고, 이것을 특성 변동 캔슬 기간(시각 T143 ∼ T145)에도 보유함으로써 a점을 안정적으로 입력 영상 신호 Vin의 전압으로 유지할 수 있도록 한 것이다.

또, 본 실시예에서의 트랜지스터 Q104를 트랜스퍼 게이트 TG로 구성하는 것도 가능하다. 도 45는 트랜지스터 Q104를 트랜스퍼 게이트 TG로 대체한 정극성용 부하 구동 회로(111a)의 회로도이고, 도 46은 트랜지스터 Q104를 트랜스퍼 게이트 TG로 대체한 부극성용 부하 구동 회로(111b)의 회로도이다. 이들 도45 및 도 46에 도시한 바와 같이, 트랜스퍼 게이트 TG를 P형의 MOS 트랜지스터 Q141과 N형의 MOS 트랜지스터 Q142로 구성하고, 한쪽을 인버터 IV를 통하여 스위치 SW107에 접속하도록 하여도 좋다.

또, 본 발명은 상기 제12 실시예 ∼ 제16 실시예에 한정되지 않으며 여러가지로 변형 가능하다. 예를 들면, 상기 제12 실시예 ∼ 제16 실시예에서는 본 발명에 따른 부하 구동 회로를 액정 표시 장치 내의 신호선 구동 회로(3)에 적용한 예를 설명하였지만, 본 발명은 신호선 구동 회로(3) 이외에도 폭넓게 적용할 수가 있다.

또한, 도 22 등에 도시하는 각종 스위치는 트랜스퍼 게이트나 아날로그 스위치를 이용하여 구성할 수가 있다.

또한, 도 22 등으로는 입력된 신호를 반전 증폭하는 인버터를 2단 세로 접속하여 논리 회로(113)를 구성하는 예를 설명하였지만, 트랜지스터를 조합하여 구성되는 것이면 논리 회로(113)의 내부 구성에 특별히 제한은 없다.

또한, 상술한 제12 실시예 ∼ 제16 실시예에서는, 신호선 S를 미리 5V로 설정하고, 입력 영상 신호 Vin이 5V 보다도 높은 경우는 정극성의 부하 구동 회로(111a)를 구동시켜서 신호선 S를 5V로부터 입력 영상 신호 Vin까지 상승시켜서, 입력 신호선 Vin이 5V보다도 낮은 경우는 부극성의 부하 구동 회로(111b)를 구동시켜서 신호선 S를 5V로부터 입력 영상 신호 Vin까지 강하시키는 것으로 하고, 신호선 S로 설정하는 전압의 정확성을 향상시켰다. 그러나, 정극성의 부하 구동 회로(111a)와 부극성의 부하 구동 회로(111b)의 양쪽을 설치할 필요는 반드시 없다. 예를 들면, 신호선 S를 미리 0V로 설정하고 정극성의 부하 구동 회로만으로 신호선 S를 0V ∼ 10V까지의 입력 영상 신호 Vin의 전압으로 상승시키도록 하여도 좋다.

또한, 상술한 제12 실시예 ∼ 제16 실시예에서는 도 23의 정극성용 부하 구동 회로(111a)와 부극성용 부하 구동 회로(111b) 중 어느 한쪽을 입력 영상 신호 Vin의 전압에 따라서 구동시키는 것으로 하였지만, 입력 영상 신호 Vin의 전압에 상관없이 양쪽의 부하 구동 회로(111a, 111b)를 동시기에 구동시키도록 하여도 좋다.

이상 상세하게 설명한 바와 같이, 본 발명에 따르면, 논리 회로의 입력 단자의 전압을 논리 회로의 임계치 전압으로 대략 같이 설정한 후에, 외부로부터의 입력 신호를 구동 부하에 공급하기 때문에, 논리 회로의 임계치가 변동되어도 구동 부하에 공급되는 전압이 그 영향을 받지 않게 된다. 따라서, 본 발명을 예를 들면 액정 표시 장치의 신호선 구동 회로에 적용한 경우에는 휘도 얼룩이 없는 표시 품질에 우수한 구동 회로 일체형의 액정 표시 장치가 얻어진다.

〔제17 실시예〕

본 발명의 제17 실시예에 따른 부하 구동 회로는, 입력 영상 신호의 전압과, 신호선으로의 전압 공급을 온/오프하는 트랜지스터를 제어하는 논리 회로의 임계치 전압과의 차분 전압을 캐패시터에 보유한 후에, 신호선에 전압을 공급함으로써 논리 회로의 임계치 전압의 변동을 캐패시터에 흡수하려고 한 것이다. 또한, 트랜지스터와 전압원 간에 정전류 회로를 설치함으로써, 신호선에 전압을 공급할 때의 신호선의 전압 변화의 비율을 일정하게 하고, 부하 증폭 회로의 선형성을 확보한 것이다. 보다 자세하게 이하에 설명한다.

도 47은 본 발명의 제17 실시예에 따른 부하 구동 회로의 주요부의 구성을 나타내는 회로도이며, 도 48은 부하 구동 회로 전체의 구성을 나타내는 개략 블럭도이며, 도 49는 정극성용 부하 구동 회로와 정극성용 부하 구동 회로의 동작 구분을 설명하는 도면이다.

도 4의 신호선 구동 회로(3)는 도 48에 도시하는 부하 구동 회로를 이용하여 구성된다. 도 48의 부하 구동 회로는 신호선 각각에 대응하여 설치되는 정극성의 부하 구동 회로(211a)와, 부극성용 부하 구동 회로(211b)와, 이들 부하 구동 회로(211a, 211b) 내의 각 종 스위치를 전환 제어하는 스위치 전환 제어 회로(212)를 구비한다.

도 49는 정극성용 부하 구동 회로(211a)와 부극성용 부하 구동 회로(211b)의 기능 구분을 설명하는 도면이다. 이 도 49에 도시한 바와 같이, 본 실시예에서는 입력 영상 신호 Vin은 0V ∼ 10V 간의 신호이며, 이것을 입력 영상 신호 Vin이 0V ∼ 5V와 5V ∼ 10의 2개의 경우로 나누어서, 정극성용 부하 구동 회로(211a)와 부극성용 부하 구동 회로(211b)를 구동시킨다.

즉, 부극성용 부하 구동 회로(211b)는 신호선 S를 미리 0V로 설정해두고 입력 영상 신호 Vin이 0V ∼ 5V인 경우에 신호선 S의 전압을 입력 영상 신호 Vin의 전압까지 올리도록 동작하는 버퍼 회로이다. 정극성의 부하 구동 회로(211a)는 신호선 S를 미리 10V로 설정해두고, 입력 영상 신호 Vin이 5V ∼ 10V인경우에 신호선 S의 전압을 입력 영상 신호 Vin의 전압까지 낮추도록 동작하는 버퍼 회로이다. 이들 부하 구동 회로(211a, 211b) 중 어느 쪽을 구동시키는지는 스위치 전환 제어 회로(212)에 의해 제어된다.

또, 본 실시예에서는 정극성용 부하 구동 회로(211a)와 부극성용 부하 구동 회로(211b)의 구동을 전환하는 전압을 0 ∼ 10V의 전압 진폭을 구비하는 입력 영상 신호 Vin의 중간 전압인 5V로 설정하였지만, 이 중간 전압 이외의 전압으로 설정하도록 하여도 좋다.

도 47은 부극성용 부하 구동 회로(211b)의 회로도이다. 부하 구동 회로(211b)의 각각은 도 47에 도시한 바와 같이, 스위치 SW201 ∼ SW204와, p형의 MOS 트랜지스터로 이루어지는 트랜지스터 Q201과, 전단 인버터(214)와 후단 인버터(215)로 이루어지는 논리 회로(213)와, 캐패시터 C201과, 정전류 회로 I1을 구비한다. 부하 구동 회로(211a, 211b)에 의해 구동되는 신호선 S에는 도 4에 도시한 바와 같이, 화소 표시용의 TFT, 액정 용량 및 보조 용량 등이 접속되어 있으며, 도 47에서는 간략화를 위해서, 신호선 S의 부하를 등가적으로 저항 R과 캐패시터 C202로 나타내고 있다.

스위치 SW201, SW202의 한쪽 단은 신호선 S에 접속되며, 스위치 SW201의 다른쪽 단은 스위치 SW203의 한쪽 단과 캐패시터 C201의 한쪽 단에 접속되며, 스위치 SW203의 다른쪽 단에는 입력 영상 신호 Vin이 공급된다. 캐패시터 C201의 다른쪽 단은 논리 회로(213)의 입력 단자에 접속되며, 논리 회로(213)의 출력 단자는 트랜지스터 Q201의 게이트 단자에 접속된다. 트랜지스터 Q201의 소스 단자에는 전압 VDD(예를 들면, 10V)가 정전류 회로 I1을 통하여 인가되며, 그 드레인 단자에는 스위치 SW202의 다른쪽 단이 접속된다. 스위치 SW204의 한쪽 단에는 신호선 S가 접속되며, 스위치 SW204의 다른쪽 단에는 전압 VSS(예를 들면, 0V)가 인가된다. 스위치 SW201 ∼ SW204는 도 48에 도시한 스위치 전환 제어 회로(212)에 의해 전환 제어된다.

도 47에서는 스위치 SW201과 캐패시터 C201과의 접속점을 a, 캐패시터 C201과 논리 회로(213)와의 접속점을 b, 논리 회로(213)와 트랜지스터 Q201과의 접속점을 c, 스위치 SW201, SW202의 접속점을 d라고 하고 있다.

또, 캐패시터 C201이 본 실시예에서의 차분 전압 보유 회로를 구성하고, 전압 VDD의 전압원과 정전류 회로 I1이 본 실시예에서의 신호선 S의 전압을 일정 비율로 변화시키는 전압 변경 회로를 구성하고, 스위치 SW203이 본 실시예에서의 입력 전압 설정 회로를 구성한다.

도 50은 도 47의 부하 구동 회로(211b) 내의 각 부의 타이밍도로서, 이하 이 타이밍도를 이용하여 도 47의 부하 구동 회로(211b)의 동작을 설명한다.

우선, 시각 T211 ∼ T212의 기간(리셋트 기간) 내에 스위치 전환 제어 회로(212)는 스위치 SW201 ∼ SW203을 오프로 하고 스위치 SW204를 온한다. 이에 따라, 신호선 S의 전압(도 47의 d점)은 전압 VSS와 동일한 전압(예를 들면, 0V)이 된다.

다음에, 시각 T212 ∼ T213의 기간(캐패시터로의 기록 기간) 내에 스위치 전환 제어 회로(212)는 스위치 SW203만을 온한다. 이에 따라, 도 47의 a점의 전압은 입력 영상 신호 Vin의 전압과 거의 같아진다. 도 50에서는 입력 영상 신호 Vin의 전압이 3V인 예를 나타내고 있다. 단지, 스위치 SW201이 오프이므로 신호선 S(도 47의 d점)의 전압은 0V를 유지한다.

여기서, 전단 인버터(214)의 임계치 전압을 5V라고 가정하면, 어떠한 수단에 의해, 이 전단 인버터(214)의 입력 단자(도 47의 b점)의 전압을 전단 인버터(214)의 임계치 전압으로 설정한다. 이 도 47의 b점을 전단 인버터(214)의 임계치 전압으로 설정하는 수법은 후술하는 다른 실시예에서 설명한다. 전단 인버터(214)의 입력 단자를 임계치 전압으로 설정하면, 논리 회로(213)의 출력 단자(도 47의 c점)의 전압은 전원 전압과 거의 같은 10V가 된다. 따라서, 이 기간 내는 트랜지스터 Q201은 오프가 된다. 이 때, 스위치 SW203이 온이므로, 도 47의 a점의 전압은 입력 영상 신호 Vin의 전압인 3V로 되어 있다. 이 때문에, 캐패시터 C201에는 입력 영상 신호 Vin의 전압(예를 들면, 3V)과 전단 인버터(214)의 임계치 전압(예를 들면, 5V)의 차분 전압(예를 들면, 2V)이 보유된다.

다음에, 시각 T213 이후(기록 기간, 안정 기간)는 스위치 전환 제어 회로(212)는 스위치 SW201, SW202를 온하여 스위치 SW203, SW204를 오프한다. 시각 T213의 시점에서는 도 47의 a점은 3V인데 대하여 d점은 0V이다. 이 때문에, 스위치 SW201이 온하면, a점의 전압이 d점으로 끌려내려져서 저하한다. 캐패시터 C201은 상술한 차분 전압(2V)을 보유하고 있으므로, 이 캐패시터 C201의 다른쪽 단측인 도 47의 b점의 전압도 a점의 전압에 추종하여 저하하여, 논리 회로(213)의 출력이 반전하여 로우 레벨(예를 들면, 0V)이 된다. 이에 따라, 트랜지스터 Q201이 온하고 일정한 전류가 정전류 회로 I1로부터 트랜지스터 Q201과 스위치 SW202를 통하여 신호선 S에 공급된다. 이 때문에, 신호선 S(도 47의 d점)의 전압은 일정한 기울기 dt로 상승한다.

신호선 S의 전압이 일정한 기울기 dt로 상승하면, 그에 따라서 도 47의 a점, b점의 전압도 일정한 기울기 dt로 상승한다. 곧, 시각 T214가 되면 신호선 S의 전압이 입력 영상 신호 Vin의 전압인 3V와 같아지며, 도 47의 a점의 전압도 3V와 같아진다. 캐패시터 C201은 상술한 차분 전압(2V)을 보유하고 있으므로, 도 47의 b점의 전압은 전단 인버터(214)의 임계치 전압인 5V가 된다. 이 때문에, 논리 회로(213)의 출력이 다시 반전하여 하이 레벨(예를 들면, 10V)이 된다. 이에 따라, 트랜지스터 Q201이 오프가 되며, 정전류 회로 I1로부터 신호선 S로의 전류 공급 즉 전압의 공급은 차단된다. 이러한 동작에 의해, 신호선 S는 입력 영상 신호 Vin의 전압과 거의 같은 3V로 설정된다.

도 51은 정극성용 부하 구동 회로(211a)의 상세 구성을 나타내는 회로도이다. 도 51에 도시한 바와 같이 정극성용 부하 구동 회로(211a)는 트랜지스터 Q201이 n형인 점과, 정전류 회로 I1이 전압 VSS에 접속되어 있는 점이 도 47의 부극성용 부하 구동 회로(211b)와 다르다. 이들 이외의 점은 상술한 부극성용 부하 구동 회로(211b)와 마찬가지이므로 그 자세한 설명은 생략한다.

이상과 같이, 본 발명의 제17 실시예에 따른 부하 구동 회로(211b)에 따르면 캐패시터 C201에 차분 전압을 보유한 상태에서, 스위치 SW201, SW202와, 논리 회로(213)와, 트랜지스터 Q201로 귀환 루프를 구성하고, 신호선 S의 전압을 미리 0V로 설정한 후에, 전압 VDD를 트랜지스터 Q201을 통하여 신호선 S에 공급하고, 신호선 S의 전압이 입력 영상 신호 Vin의 전압과 거의 같아진 시점에서 트랜지스터 Q201을 오프로 하여 전압 VDD의 공급을 차단하는 것으로 했으므로, 신호선 S를 입력 영상 신호 Vin의 전압과 거의 같이 설정할 수가 있다.

또한, 전단 인버터(214)의 임계치 전압과 입력 영상 신호 Vin의 전압의 차분 전압을 캐패시터 C201에 보유시킨 후에, 신호선 S에 입력 영상 신호 Vin을 공급하므로, 전단 인버터(214)의 임계치 전압에 변동이 있어도 신호선 S의 전압은 그 영향을 받지 않도록 할 수가 있다.

또한, 본 실시예에 따른 부하 구동 회로(211b)에 따르면 신호선 S에 전압 VDD를 공급할 때에 정전류 회로 I1을 통하여 공급하도록 하였으므로, 입력 영상 신호 Vin의 전압이나 신호선 S의 전압에 상관없이, 일정한 기울기 dt의 변화로 신호선 S의 전압이 상승할 수 있다. 즉, 정전류 회로 I1을 설치하지 않은 경우는 신호선 S의 전압이 전압 VDD에 근접함에 따라서 트랜지스터 Q201의 온저항이 커지며, 신호선 S의 전압 상승의 기울기가 작아지게 된다는 현상이 생긴다. 즉, 신호선 S로 설정하는 전압에 의해서 신호선 S의 전압 상승의 기울기가 변화하게 된다.

또한, 논리 회로(213)는 회로 딜레이를 구비하기 위해서 논리 회로(213)의 입력 단자(도 47의 b점)의 전압이 임계치 전압에 도달하고나서 트랜지스터 Q201이 실제로 오프하기까지는 일정한 시간이 필요해진다. 이 때문에, 엄밀하게 생각하면 신호선 S로 설정되는 전압은 입력 영상 신호 Vin의 전압보다도 약간 커지게 된다.

따라서, 신호선 S의 전압 상승의 기울기가 변화하면 실제로 신호선 S로 설정되는 전압과 입력 영상 신호 Vin의 전압과의 오차는 신호선 S로 설정하는 전압의 높이에 의해 변동이 생기게 된다. 즉, 부하 구동 회로(211a)의 선형이 악화하게 된다. 이와 같이, 신호선 S로 설정되는 전압과 입력 영상 신호 Vin의 전압과의 오차에 변동이 생기면, 소위 기록 에러가 생길 우려가 있다.

이에 대하여, 본 실시예에 따른 부하 구동 회로(211b)에서는 신호선 S의 전압에 상관없이, 신호선 S의 전압 상승의 기울기 dt를 일정하게 하고 있으므로, 실제로 신호선 S로 설정되는 전압과 입력 영상 신호 Vin의 전압과의 오차도 일정하게 할 수 있다. 이 때문에, 부하 구동 회로(211a)의 선형을 확보할 수가 있으며 소위 기록 에러를 생기지 않도록 할 수가 있다.

또한, 본 실시예에 따른 부하 구동 회로(211b)에 따르면 캐패시터 C201이 보유해야 할 차분 전압을 캐패시터 C201로 설정할 때에 전단 인버터(214)의 임계치 전압과 입력 영상 신호 Vin의 전압을 동일 사이클로 샘플링하는 것으로 했으므로, 이들 2개의 전압의 설정을 별도의 사이클로 행하는 경우와 비교하여 정확한 차분 전압의 설정을 할 수가 있다.

〔제18 실시예〕

본 발명의 제18 실시예는 상술한 제17 실시예에서의 전단 인버터(214)의 입력 단자측의 전압(도 47의 b점)을 전단 인버터(214)의 임계치 전압으로 설정하는 구체적 수법을 명확하게 한 것이다.

도 52는 본 실시예에 따른 부극성용 부하 구동 회로(211b)의 회로도이다. 본 실시예에 따른 부하 구동 회로(211b)는 상술한 도 47에 도시하는 부하 구동 회로(211b)에 스위치 SW205 ∼ SW208을 더하여 구성되고 있다.

스위치 SW206의 한쪽 단은 캐패시터 C201의 다른쪽 단에 접속되며 스위치 SW206의 다른쪽 단은 전압 VDD(예를 들면, 10V)에 접속되어 있다. 스위치 SW205의 한쪽 단은 전단 인버터(214)의 입력 단자에 접속되며, 스위치 SW205의 다른쪽 단은 전단 인버터(214)의 출력 단자에 접속되어 있다. 스위치 SW207의 한쪽 단은 전단 인버터(214)의 출력 단자에 접속되며, 스위치 SW207의 다른쪽 단은 후단 인버터(215)의 입력 단자에 접속되어 있다. 스위치 SW208의 한쪽 단은 후단 인버터(215)의 입력 단자에 접속되며, 스위치 SW208의 다른쪽 단은 전압 VSS(예를 들면, 0V)에 접속되어 있다.

이들 스위치 SW205 ∼ SW208도 도 48에 도시한 스위치 전환 제어 회로(212)에 의해 전환하여 제어된다.

도 52에서는 스위치 SW201과 캐패시터 C201과의 접속점을 a, 캐패시터 C201과 논리 회로(213)와의 접속점을 b, 논리 회로(213)와 트랜지스터 Q201과의 접속점을 c, 스위치 SW201, SW202의 접속점을 d라고 하고 있다.

또, 캐패시터 C201이 본 실시예에서의 차분 전압 보유 회로를 구성하고, 전압 VDD의 전압원과 정전류 회로 I1이 본 실시예에서의 신호선 S의 전압을 일정 비율로 변화시키는 전압 변경 회로를 구성하고, 스위치 SW203이 본 실시예에서의 입력 전압 설정 회로를 구성하고, 스위치 SW205의 귀환 루프가 본 실시예에서의 임계치 전압 설정 회로를 구성한다.

도 53은 도 52의 부하 구동 회로(211b) 내의 각 부의 타이밍도이며, 이하 이 타이밍도를 이용하여 도 52의 부하 구동 회로(211b)의 동작을 설명한다.

우선, 시각 T221 ∼ T222의 기간(리셋트 기간) 내에 스위치 전환 제어 회로(212)는 스위치 SW204, SW206, SW208을 온으로 하여, 스위치 SW201 ∼ SW203, SW205, SW207을 오프로 한다. 이에 따라, 신호선 S의 전압(도 52의 d점)은 전압 VSS와 동일한 전압(예를 들면, 0V)이 된다. 또한, 전단 인버터(214)의 입력 단자의 전압은 전압 VDD와 동일한 전압(예를 들면, 10V)이 되며, 후단 인버터(215)의 입력 단자의 전압은 전압 VSS와 동일한 전압(예를 들면, 0V)이 된다. 여기서, 전단 인버터(214)의 입력 단자의 전압을 전압 VDD로 하고, 후단 인버터(215)의 입력 단자의 전압을 전압 VSS로 하는 것은 전단 인버터(214)나 후단 인버터(215)를 구성하는 CMOS 트랜지스터에 관통 전류가 흐르지 않도록 하기 위해서이다. 즉, CMOS 트랜지스터를 구성하는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터 중 한쪽의 MOS 트랜지스터를 충분한 오프 상태로 함으로써, 관통 전류가 흐르지 않도록 하고 있다. 이에 따라, 이 부하 구동 회로(211b)에서의 전력 소비의 저감을 도모할 수 있다. 따라서, 전단 인버터(214)의 입력 단자와 후단 인버터(215)의 입력 단자에 인가하는 전압은 전압 VDD(예를 들면, 10V)와 전압 VSS(예를 들면, 0V) 중 어느 하나라도 좋다.

다음에, 시각 T222 ∼ T223의 기간(캐패시터로의 기록 기간) 내에 스위치 전환 제어 회로(212)는 스위치 SW203, SW205를 온하고 스위치 SW201, SW202, SW204, SW206 ∼ SW208을 오프로 한다. 이에 따라, 도 52의 a점의 전압은 입력 영상 신호 Vin의 전압과 거의 같아진다. 도 53에서는 입력 영상 신호 Vin의 전압이 3V인 예를 나타내고 있다. 단지, 스위치 SW201이 오프이므로, 신호선 S(도 47의 d점)의 전압은 0V를 유지한다.

또한, 스위치 SW205가 온이기 때문에, 도 52의 b점의 전압은 전단 인버터(214)의 임계치 전압(여기서는 5V로 한다)과 거의 같은 전압으로 설정된다. 즉, 전단 인버터(214)의 출력을 입력으로 피드백함으로써 전단 인버터(214)의 입력 단자 및 출력 단자의 전압은 전단 인버터(214)의 임계치 전압과 거의 같은 전압으로 설정된다. 따라서, 캐패시터 C201에는 입력 영상 신호 Vin의 전압(예를 들면, 3V)과 전단 인버터(214)의 임계치 전압(예를 들면, 5V)의 차분 전압(예를 들면, 2V)이 보유된다.

다음에, 시각 T223 이후(기록 기간, 안정 기간)는 스위치 전환 제어 회로(212)는 스위치 SW201, SW202, SW207을 온하며, 스위치 SW203 ∼ SW206, SW208을 오프로 한다. 시각 T223의 시점에서는 도 52의 a점은 3V인데 대하여, d점은 0V이다. 이 때문에, 스위치 SW201이 온하면, a점의 전압이 d점으로 끌려내려져서 저하한다. 캐패시터 C201은 상술한 차분 전압(2V)을 보유하고 있으므로, 이 캐패시터 C201의 다른쪽 단측인 도 52의 b점의 전압도 a점의 전압에 추종하여 저하하여, 논리 회로(213)의 출력이 반전하여 로우 레벨(예를 들면, 0V)이 된다. 이에 따라, 트랜지스터 Q201이 온하고, 일정한 전류가 정전류 회로 I1로부터 트랜지스터 Q201과 스위치 SW202를 통하여 신호선 S에 공급된다. 이 때문에, 신호선 S(도 52의 d점)의 전압은 일정한 기울기 dt로 상승한다.

신호선 S의 전압이 일정한 기울기 dt로 상승하면, 그에 따라 도 52의 a점, b점의 전압도 일정한 기울기 dt로 상승한다. 곧, 시각 T224가 되면 신호선 S의 전압이 입력 영상 신호 Vin의 전압인 3V와 같아지며 도 52의 a점의 전압도 3V와 같아진다. 캐패시터 C201은 상술한 차분 전압(2V)을 보유하고 있으므로, 도 52의 b점의 전압은 전단 인버터(214)의 임계치 전압인 5V가 된다. 이 때문에, 논리 회로(213)의 출력이 다시 반전하여 하이 레벨(예를 들면, 10V)이 된다. 이에 따라, 트랜지스터 Q201이 오프가 되며 정전류 회로 I1로부터 신호선 S로의 전류 공급 즉 전압의 공급은 차단된다. 이러한 동작에 의해, 신호선 S는 입력 영상 신호 Vin의 전압과 거의 같은 3V로 설정된다.

도 54는 정극성용 부하 구동 회로(211a)의 상세 구성을 나타내는 회로도이다. 도 54에 도시한 바와 같이 정극성용 부하 구동 회로(211a)는 트랜지스터 Q201이 n형인 점과, 정전류 회로 I1이 전압 VSS에 접속되어 있는 점이 도 52의 부극성용 부하 구동 회로(211b)와 다르다. 이들 이외의 점은 상술한 부극성용 부하 구동 회로(211b)와 마찬가지이므로 그 자세한 설명은 생략한다.

이상과 같이, 본 발명의 제18 실시예에 따른 부하 구동 회로(211b)에 의해서도 상술한 제17 실시예와 마찬가지로, 신호선 S를 입력 영상 신호 Vin의 전압과 거의 같게 설정할 수가 있다.

또한, 전단 인버터(214)의 임계치 전압과 입력 영상 신호 Vin의 전압의 차분 전압을 캐패시터 C201에 보유시킨 후에 신호선 S에 입력 영상 신호 Vin을 공급하므로 전단 인버터(214)의 임계치 전압에 변동이 있어도 신호선 S의 전압은 그 영향을 받지 않도록 할 수가 있다.

또한, 본 실시예에 따른 부하 구동 회로(211b)에 따르면 신호선 S에 전압 VDD를 공급할 때에 정전류 회로 I1을 통하여 공급하도록 하였으므로, 입력 영상 신호 Vin의 전압이나 신호선 S의 전압에 상관없이, 일정한 기울기 dt로 신호선 S의 전압을 인상할 수 있다. 이 때문에, 부하 구동 회로(211a)의 선형성을 확보할 수 있어, 소위 기록 에러가 생기지 않도록 할 수 있다.

또한, 본 실시예에 따른 부하 구동 회로(211b)에 따르면 캐패시터 C201이 보유하여야 할 차분 전압을 캐패시터 C201로 설정할 때에 전단 인버터(214)의 임계치 전압과 입력 영상 신호 Vin의 전압을 동일 사이클로 샘플링한 것으로 했으므로, 이들 2개의 전압의 설정을 별도의 사이클로 행하는 경우와 비교하여 정확한 차분 전압의 설정을 할 수가 있다.

또, 본 발명은 상기 제17 실시예 및 제18 실시예에 한정되지 않고 여러가지 변형 가능하다. 예를 들면, 상기 제17 실시예 및 제18 실시예에서는 본 발명에 따른 부하 구동 회로를 액정 표시 장치 내의 신호선 구동 회로3에 적용한 예를 설명하였지만, 본 발명은 신호선 구동 회로(3) 이외에도 폭넓게 적용할 수가 있다.

또한, 상기 제17 실시예 및 제18 실시예에 나타내는 각종 스위치는 트랜스퍼 게이트나 아날로그 스위치를 이용하여 구성할 수 있다. 또한, 상기 실시예에서는 입력된 신호를 반전 증폭하는 인버터를 2단 직렬적으로 접속하여 논리 회로(213)를 구성하는 예를 설명하였지만, 트랜지스터를 조합하여 구성되는 것이면 논리 회로(213)의 내부 구성에 특별히 제한은 없다.

또한, 상술한 제17 실시예 및 제18 실시예에서는 입력 영상 신호 Vin이 5V보다도 높은 경우는 정극성의 부하 구동 회로(211a)를 구동시켜서 신호선 S의 전압을 10V로부터 입력 영상 신호 Vin까지 상승시켜서 입력 신호선 Vin이 5V보다도 낮은 경우는 부극성의 부하 구동 회로(211b)를 구동시켜서 신호선 S의 전압을 0V로부터 입력 영상 신호 Vin까지 하강시키는 것으로서 신호선 S에 설정하는 전압의 정확성을 향상시켰다. 그러나, 정극성의 부하 구동 회로(211a)와 부극성의 부하 구동 회로(211b)의 양쪽을 설치할 필요는 반드시 없다. 예를 들면, 신호선 S를 미리 0V로 설정하고 정극성의 부하 구동 회로만으로 신호선 S의 전압을 0V ∼ 10V까지의 입력 영상 신호 Vin의 전압으로 상승시키도록 하여도 좋다.

또한, 상술한 제17 실시예 및 제18 실시예에서는 도 48의 정극성용 부하 구동 회로(211a)와 부극성용 부하 구동 회로(211b) 중 어느 한쪽을 입력 영상 신호 Vin의 전압에 따라서 구동시키는 것으로 하였지만, 입력 영상 신호 Vin의 전압에 상관없이 양쪽의 부하 구동 회로(211a, 211b)를 구동시키도록 하여도 좋다.

이상 상세하게 설명한 바와 같이, 본 발명에 따르면 입력 신호의 전압과 논리 회로를 구성하는 전단의 반전 증폭 회로의 임계치 전압과의 차분 전압을 차분 전압 보유 회로로 보유시킨 후에, 전압 변경 회로에서 신호선의 전압을 일정 비율로 변화시키는 것으로 했으므로 논리 회로의 임계치가 변동되어도 신호선의 전압을 입력 신호의 전압과 거의 같게 설정할 수가 있다. 또한, 입력 신호의 전압과 실제로 신호선으로 설정한 전압과의 오차가 일정해지며 선형성이 향상한다. 따라서, 본 발명을 예로 들면 액정 표시 장치의 신호선 구동 회로에 적용한 경우에는 휘도 얼룩이 없는 표시 품질에 우수한 구동 회로 일체형의 액정 표시 장치가 얻어진다.

Claims (34)

1. 제1 폭으로 진폭하는 디지탈 입력 신호가 입력되며, 이 디지탈 입력 신호의 진폭을 증폭하여, 상기 제1 폭보다도 큰 제2 폭으로 진폭하는 디지탈 출력 신호로서 출력하는 신호 진폭 증폭 회로에 있어서,

   상기 제1 폭으로 진폭하는 신호를, 상기 제1 폭보다도 큰 상기 제2 폭으로 진폭하는 신호로 증폭하여, 상기 디지탈 출력 신호로서 출력하는 진폭 증폭용 논리 회로와,

   한쪽 단이 상기 진폭 증폭용 논리 회로에 접속되며, 상기 디지탈 입력 신호에서의 하이와 로우와의 전환 전압인 기준 전압과, 상기 진폭 증폭용 논리 회로의 하이와 로우의 논리가 전환되는 임계치 전압과 거의 같은 전압과의 차분 전압을 일시적으로 보유하는 차분 전압 보유 회로와,

   상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 상기 한쪽 단을 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와,

   상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 디지탈 입력 신호의 하이와 로우의 논리가 전환되는 기준 전압으로 설정하는 기준 전압 설정 회로와,

   상기 차분 전압 보유 회로가 상기 차분 전압을 보유한 후에, 상기 차분 전압 보유 회로의 상기 다른쪽 단에 상기 디지탈 입력 신호를 입력하는 디지탈 신호 입력 회로

   를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
2. 제1항에 있어서, 상기 차분 전압 보유 회로는 한쪽 단이 상기 진폭 증폭용 논리 회로의 입력 단자에 접속되며, 다른쪽 단이 상기 기준 전압 설정 회로와 상기 디지탈 신호 입력 회로에 접속되는 제1 캐패시터를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
3. 제2항에 있어서, 상기 임계치 전압 설정 회로는,

   한쪽 단이 상기 제1 캐패시터의 상기 한쪽 단에 접속되고 다른쪽 단이 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 제1 전압에서 제2 전압으로 직선적으로 변화하는 캔슬 단자에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제1 스위치

   를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
4. 제3항에 있어서, 상기 임계치 전압 설정 회로는,

   한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속된 제2 캐패시터와,

   한쪽 단이 상기 제2 캐패시터의 다른쪽 단에 접속되고, 다른쪽 단이 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 상기 제2 전압에서 상기 제1 전압으로 직선적으로 변화하는 반전 캔슬 단자에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제2 스위치

   를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
5. 제4항에 있어서, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 상기 제1 캐패시터의 상기 다른쪽 단의 전압을 상기 기준 전압으로 유지하는 기준 전압 유지 회로를 더 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
6. 제5항에 있어서, 상기 제1 스위치와 상기 제2 스위치는, 각각 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 신호 진폭 증폭 회로.
7. 제2항에 있어서, 상기 임계치 전압 설정 회로는,

   한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속된 제3 캐패시터와,

   한쪽 단이 상기 제1 캐패시터의 상기 한쪽 단에 접속되고, 다른쪽 단이 상기 제3 캐패시터의 다른쪽 단에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에는 상기 제3 스위치의 상기 한쪽 단이 제3 전압에 접속되고, 상기 제3 스위치의 상기 다른쪽 단이 제4 전압에 접속됨과 함께, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭 회로의 상기 임계치 전압과 거의 같은 전압이 된 시간 점에서 오프가 되는 제3 스위치

   를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
8. 제2항에 있어서, 상기 임계치 전압 설정 회로는,

   한쪽 단이 상기 제1 캐패시터의 상기 한쪽 단에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에는 상기 제4 스위치의 상기 한쪽 단이 제3 전압에 접속되고, 상기 제4 스위치의 다른쪽 단이 제4 전압에 접속됨과 함께, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제4 스위치

   를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
9. 제7항에 있어서, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 상기 제1 캐패시터의 상기 다른쪽 단의 전압을 상기 기준 전압으로 유지하는 기준 전압 유지 회로를 더 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
10. 제9항에 있어서, 상기 제4 스위치는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 신호 진폭 증폭 회로.
11. 제2항에 있어서, 상기 기준 전압 설정 회로는 한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속되고, 다른쪽 단이 상기 기준 전압의 공급 단자에 접속되며, 상기 차분 전압 보유 회로에 상기 차분 전압을 설정할 때에 온이 되는 제5 스위치를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
12. 제2항에 있어서, 상기 디지탈 신호 입력 회로는 한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속되고, 다른쪽 단이 상기 디지탈 입력 신호의 입력 단자에 접속되며, 상기 차분 전압 보유 회로에 상기 디지탈 입력 신호를 입력할 때에 온이 되는 제6 스위치를 구비하는 것을 특징으로 하는 신호 진폭 증폭 회로.
13. 투명 기판 상에 형성되며, 신호선 및 주사선이 종횡으로 형성되고, 이들 각 선의 교점 부근에 줄지어 설치된 화소 전극을 구비하는 화소 어레이부와,

    상기 투명 기판 상에 형성되며 상기 신호선과 상기 주사선 중 적어도 한쪽의 구동을 행하며, 디지탈 영상 신호를 아날로그 영상 신호로 변환하는 기능을 구비하는 구동 회로

    를 구비하는 액정 표시 장치에 있어서,

    상기 구동 회로는, 제1 폭으로 진폭하는 디지탈 영상 입력 신호가 입력되며, 이 디지탈 영상 입력 신호의 진폭을 증폭하여, 상기 제1 폭보다도 큰 제2 폭으로 진폭하는 디지탈 영상 출력 신호로서 출력하는 신호 진폭 증폭 회로를 복수개 구비하며,

    상기 신호 진폭 증폭 회로는,

    상기 제1 폭으로 진폭하는 신호를 상기 제1 폭보다도 큰 상기 제2 폭으로 진폭하는 신호로 증폭하여, 상기 디지탈 영상 출력 신호로서 출력하는 진폭 증폭용 논리 회로와,

    한쪽 단이 상기 진폭 증폭용 논리 회로에 접속되며, 상기 디지탈 영상 입력 신호에서의 하이와 로우와의 전환 전압인 기준 전압과, 상기 진폭 증폭용 논리 회로의 하이와 로우의 논리가 전환되는 임계치 전압과 거의 같은 전압과의 차분 전압을 일시적으로 보유하는 차분 전압 보유 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 상기 한쪽 단을 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 디지탈 영상 입력 신호의 하이와 로우의 논리가 전환되는 기준 전압으로 설정하는 기준 전압 설정 회로와,

    상기 차분 전압 보유 회로가 상기 차분 전압을 보유한 후에, 상기 차분 전압 보유 회로의 상기 다른쪽 단에 상기 디지탈 영상 입력 신호를 입력하는 디지탈 신호 입력 회로

    를 포함하는 것을 특징으로 하는 액정 표시 장치.
14. 소정 전압 진폭의 입력 신호가 입력되며, 이 입력 신호의 전압을 부하가 접속되어 있는 신호선에 공급하는 부하 구동 회로에 있어서,

    상기 신호선의 전압을 변경하기 위한 전압 변경 회로와,

    상기 전압 변경 회로와 상기 신호선 간의 도통을 온/오프하는 제1 스위치와,

    입력 전압이 소정의 임계치 전압이 되면 출력 논리가 반전하여 상기 제1 스위치의 온/오프를 제어하는 논리 회로와,

    상기 논리 회로의 상기 임계치 전압과 거의 같은 전압과 상기 입력 신호의 전압과의 차분 전압을 보유하는 차분 전압 보유 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 한쪽 단을 상기 논리 회로의 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정하기 전에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 입력 신호의 전압으로 설정하는 입력 전압 설정 회로

    를 구비하는 것을 특징으로 하는 부하 구동 회로.
15. 제14항에 있어서, 상기 차분 전압 보유 회로는, 한쪽 단이 상기 논리 회로에 접속되며, 다른쪽 단이 상기 입력 전압 설정 회로에 접속된 제1 캐패시터를 구비하는 것을 특징으로 하는 부하 구동 회로.
16. 제15항에 있어서, 상기 임계치 전압 설정 회로는,

    한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속된 제2 캐패시터와,

    한쪽 단이 상기 제2 캐패시터의 다른쪽 단에 접속되고, 다른쪽 단이 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 제1 전압에서 제2 전압으로 직선적으로 변화하는 반전 캔슬 단자에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제2 스위치와,

    한쪽 단이 상기 제1 캐패시터의 상기 한쪽 단에 접속되고, 다른쪽 단이 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 상기 제2 전압에서 상기 제1 전압으로 직선적으로 변화하는 캔슬 단자에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭용 논리 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제3 스위치

    를 구비하는 것을 특징으로 하는 부하 구동 회로.
17. 제16항에 있어서, 상기 제2 스위치 및 상기 제3 스위치는 각각 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 부하 구동 회로.
18. 제15항에 있어서, 상기 임계치 전압 설정 회로는,

    한쪽 단이 상기 제1 캐패시터의 상기 다른쪽 단에 접속된 제3 캐패시터와,

    한쪽 단이 상기 제1 캐패시터의 상기 한쪽 단에 접속되고, 다른쪽 단이 상기 제3 캐패시터의 다른쪽 단에 접속되며, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에는, 상기 제3 스위치의 상기 한쪽 단이 제3 전압에 접속되고 상기 제3 스위치의 상기 다른쪽 단이 제4 전압에 접속됨과 함께, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 온이 되고, 상기 제1 캐패시터의 상기 한쪽 단이 상기 진폭 증폭 회로의 상기 임계치 전압과 거의 같은 전압이 된 시점에서 오프가 되는 제4 스위치

    를 구비하는 것을 특징으로 하는 부하 구동 회로.
19. 제17항에 있어서, 상기 제4 스위치는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 부하 구동 회로.
20. 제16항에 있어서, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때에 상기 제1 캐패시터의 상기 다른쪽 단의 전압을 상기 입력 신호의 전압으로 유지하는 입력 전압 유지 회로를 더 구비하는 것을 특징으로 하는 부하 구동 회로.
21. 제20항에 있어서, 상기 제2 스위치 및 상기 제3 스위치는 각각 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 부하 구동 회로.
22. 제18항에 있어서, 상기 제1 캐패시터에 상기 차분 전압을 설정할 때, 상기 제1 캐패시터의 상기 다른쪽 단의 전압을 상기 입력 신호의 전압으로 유지하는 입력 전압 유지 회로를 더 구비하는 것을 특징으로 하는 부하 구동 회로.
23. 제22항에 있어서, 상기 제4 스위치는 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구비하는 트랜스퍼 게이트인 것을 특징으로 하는 부하 구동 회로.
24. 제14항에 있어서, 상기 전압 변경 회로는 상기 신호선의 전압을 일정 비율로 변화시키는 것을 특징으로 하는 부하 구동 회로.
25. 제24항에 있어서, 상기 차분 전압 보유 회로는 한쪽 단이 상기 논리 회로의 입력 단자에 접속되며, 다른쪽 단이 상기 입력 전압 설정 회로에 접속된 제4 캐패시터를 구비하는 것을 특징으로 하는 부하 구동 회로.
26. 제25항에 있어서, 상기 입력 전압 설정 회로는 한쪽 단이 상기 제4 캐패시터의 상기 다른쪽 단에 접속되고 다른쪽 단이 상기 입력 신호의 입력 단자에 접속된 제5 스위치를 구비하고,

    상기 제4 캐패시터가 보유해야 할 상기 차분 전압을 상기 제4 캐패시터에 설정할 때에는 상기 제5 스위치가 온이 되고, 상기 제4 캐패시터의 상기 다른쪽 단이 상기 입력 신호의 전압과 거의 같아지도록 설정하는

    것을 특징으로 하는 부하 구동 회로.
27. 제26항에 있어서, 상기 임계치 전압 설정 회로는,

    한쪽 단이 상기 논리 회로를 구성하는 반전 증폭 회로 중의 가장 전단(前段)의 반전 증폭 회로의 입력 단자에 접속되고, 다른쪽 단이 상기 전단의 반전 증폭 회로의 출력 단자에 접속된 제6 스위치를 구비하고,

    상기 제4 캐패시터가 보유해야 할 상기 차분 전압을 상기 제4 캐패시터에 설정할 때에는 상기 제6 스위치가 온이 되고, 상기 제4 캐패시터의 상기 한쪽 단이 상기 전단의 반전 증폭 회로의 임계치 전압과 거의 같아지도록 설정하는

    것을 특징으로 하는 부하 구동 회로.
28. 제27항에 있어서, 상기 입력 신호의 전압 진폭은 제5 전압에서 제6 전압 사이인 것을 특징으로 하는 부하 구동 회로.
29. 제28항에 있어서, 상기 전압 변경 회로는 한쪽 단이 상기 제5 전압 또는 상기 제6 전압의 공급 단자에 접속되고, 다른쪽 단이 상기 제1 스위치의 한쪽 단에 접속된 정전류 회로인 것을 특징으로 하는 부하 구동 회로.
30. 제29항에 있어서, 상기 제4 캐패시터가 보유해야 할 상기 차분 전압을 상기 제4 캐패시터에 설정하기 전의 단계에서는, 상기 논리 회로를 구성하는 반전 증폭 회로의 입력 단자에 상기 제5 전압 또는 상기 제6 전압을 인가하는 것을 특징으로 하는 부하 구동 회로.
31. 제30항에 있어서, 한쪽 단이 상기 신호선에 접속되고 다른쪽 단이 상기 제5 전압 또는 상기 제6 전압의 전압원에 접속된 제7 스위치를 더 구비함과 함께,

    상기 제7 스위치는 상기 신호선에 상기 입력 신호의 전압을 공급하기 전에 일단 온 상태가 되고, 상기 신호선을 상기 제5 전압 또는 상기 제6 전압으로 설정하는

    것을 특징으로 하는 부하 구동 회로.
32. 투명 기판 상에 형성되며, 신호선 및 주사선이 종횡으로 형성되고, 이들 각 선의 교점 부근에 줄지어 설치된 화소 전극을 구비하는 화소 어레이부와,

    상기 투명 기판 상에 형성되며 상기 신호선의 구동을 행하는 신호선 구동 회로와,

    상기 투명 기판 상에 형성되며 상기 주사선의 구동을 행하는 주사선 구동 회로

    를 구비하는 액정 표시 장치에 있어서,

    상기 신호선 구동 회로는, 소정 전압 진폭의 입력 영상 신호가 입력되며, 이 입력 영상 신호의 전압을 화소 전극이 접속되어 있는 신호선에 공급하는 부하 구동 회로를 복수개 구비하며,

    상기 부하 구동 회로는,

    상기 신호선의 전압을 변경하기 위한 전압 변경 공급 회로와,

    상기 전압 변경 회로와 상기 신호선 사이의 도통을 온/오프하는 제1 스위치와,

    입력 전압이 소정의 임계치 전압이 되면 출력 논리가 반전하여, 상기 제1 스위치의 온/오프를 제어하는 논리 회로와,

    상기 논리 회로의 상기 임계치 전압과 거의 같은 전압과 상기 입력 영상 신호의 전압과의 차분 전압을 보유하는 차분 전압 보유 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에 상기 차분 전압 보유 회로의 한쪽 단을 상기 논리 회로의 임계치 전압과 거의 같은 전압으로 설정하는 임계치 전압 설정 회로와,

    상기 차분 전압 보유 회로가 보유해야 할 상기 차분 전압을 상기 차분 전압 보유 회로에 설정할 때에, 상기 차분 전압 보유 회로의 다른쪽 단을 상기 입력 신호의 전압으로 설정하는 입력 전압 설정 회로

    를 포함하는 것을 특징으로 하는 액정 표시 장치.
33. 제32항에 있어서, 상기 입력 영상 신호의 전압은 제1 전압과 제2 전압 사이에서 진폭하는 신호이며,

    상기 신호선 구동 회로가 포함하는 복수의 상기 부하 구동 회로에는,

    상기 입력 영상 신호의 전압이 상기 제1 전압과 상기 제2 전압 중 고전압측인 경우에 상기 신호선에 전압을 공급하는 고압측의 부하 구동 회로와,

    상기 입력 영상 신호의 전압이 상기 제1 전압과 상기 제2 전압 중 저전압측인 경우에, 상기 신호선에 전압을 공급하는 정압측의 부하 구동 회로가 있으며,

    상기 신호선 구동 회로는,

    상기 제1 부하 구동 회로와 상기 제2 부하 구동 회로 중 한쪽을 구동하도록 제어하는 전환 제어 회로

    를 구비하는 것을 특징으로 하는 액정 표시 장치.
34. 제33항에 있어서, 상기 전압 변경 회로는 상기 신호선의 전압을 일정 비율로 변화시키는 것을 특징으로 하는 부하 구동 회로.