JP2001111397A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
スイッチの駆動に必要なドレイン電流及びトランスコン
ダクタンスを実現することの可能な半導体集積回路を提
供する。 【解決手段】 半導体集積回路100は,電源電圧以上
の電圧を生成する昇圧部130と,昇圧部に接続され,
入力信号に応じて昇圧部で生成された電源電圧以上の電
圧を出力する出力部140とを備えている。昇圧部は,
電源電圧以上の電圧と電源電圧との差分に相当する電荷
を蓄えるキャパシタC1を含むように構成した。かかる
構成によれば,大きなトランスコンダクタンスgmを必
要とするアナログスイッチ110に対して電源電圧以上
の電圧を印加することができる。このため,電源電圧を
低下させた場合であっても,トランスコンダクタンスg
mの低下の割合を相対的に小さくすることができ,電子
機器の低電圧化を図ることが可能である。
Description
する。
の普及には目覚ましいものがあり,その低電力化の要請
が大きい。一般に電子機器の低電力化の妨げとなるの
は,電子機器の構成部品のうち大きなトランスコンダク
タンスgmを必要とするMOSトランジスタ(以下,
「MOS」と称する。)やインバータ等の論理ゲートで
ある。例えば,携帯型通信機においては,音声等のアナ
ログデータの入出力部の切り替えのためにMOSにより
構成されるスイッチ(以下,「アナログスイッチ」と称
する。)が用いられており低電力化の妨げとなってい
る。
ログスイッチとその駆動回路からなる半導体集積回路に
ついて,図8を参照しながら説明する。半導体集積回路
500は,図8に示したように,アナログデータの入出
力部の切り替えを行うアナログスイッチ510と,アナ
ログスイッチ510を駆動するための駆動回路520と
により構成されている。
MOSトランジスタ(以下,「POMS」と称する。)
M1と,Nチャネル型MOSトランジスタ(以下,「N
MOS」と称する。)M2とにより構成されている。P
MOSM1のソース及びNMOSM2のドレインはアナ
ログデータの入力T1に接続されている。PMOSM1
のドレイン及びNMOSM2のソースはアナログデータ
の出力T2に接続されている。かかる構成のアナログス
イッチ510は,トランスファゲートとも称されてお
り,SCF(スイッチドキャパシタフィルタ)回路や積
分回路を構成するために広く用いられている。
0を駆動するための電源電圧VDDあるいは接地電圧G
NDが印加される入力T3と,入力T3に対して直列に
接続されたインバータINV1,INV2と,入力T3
に接続され,インバータINV1,INV2と並列に接
続されたインバータINV3とにより構成されている。
直列に接続されたインバータINV1,INV2の出力
は,上記PMOSM1のゲートG1に接続されている。
また,インバータINV3の出力は,上記NMOSM2
のゲートG2に接続されている。
NV2の出力と,インバータINV3の出力とは論理レ
ベルが反転したものとなっている。通常,インバータの
出力は電源電圧VDDあるいは接地電圧GNDのいずれ
かの電圧になっているため,インバータINV2の出力
が印加されるPMOSM1のゲートG1と,インバータ
INV3の出力が印加されるNMOSM2のゲートG2
のいずれか一方には電源電圧VDDが印加され,他方に
は接地電圧GNDが印加されている。
ときには,PMOSM1のゲートG1は電源電圧VDD
であり,NMOSM2のゲートG2は接地電圧GNDで
あるため,アナログスイッチ510は駆動しない。ま
た,入力T3が接地電圧GNDであるときには,PMO
SM1のゲートG1は接地電圧GNDであり,NMOS
M2のゲートG2は電源電圧VDDであるため,アナロ
グスイッチ510は駆動する。
ータの出力は電源電圧VDDあるいは接地電圧GNDの
いずれかの電圧になっている。このときの,MOSのト
ランスコンダクタンスgmについて考察する。トランス
コンダクタンスgmを考察するため,まずドレイン電流
IDについて説明する。MOSのドレイン電流IDは以
下の(式1)で表される。 (式1) ID=β(VGS−VT)2/2 ここで,VGSはゲート・ソース間電圧(単に「ゲート
電圧」ともいう。)であり,VTはしきい値電圧であ
り,βはMOSの実効チャネル長及び実効チャネル幅に
より決定されるMOSのディメンジョンに比例する定数
である。
Dをゲート電圧VGSで微分すると, (式2) gm=dID/dVGS=β(VGS−VT) が得られる。MOSの特性はドレイン電流IDあるいは
トランスコンダクタンスgmを用いて表される。また,
(式1)及び(式2)によれば,ドレイン電流はゲート
電圧VGSの二乗に比例し,トランスコンダクタンスg
mはゲート電圧V GSに比例することが分かる。
電圧VGSは電源電圧VDDに等しいため,電源電圧V
DDの低下とともに端子T1と端子T2との間のトラン
スコンダクタンスgmが小さくなってしまう。また,上
記回路構成の場合,(式2)によれば,電源電圧VDD
が(PMOSM1のしきい値VTp)+(NMOSM2
のしきい値VTn)と同程度の電圧になるとアナログス
イッチのトランスコンダクタンスgmが低下することが
分かる。
VTpが−0.8V,NMOSM2のしきい値電圧V
Tnが0.8Vであるときに,電源電圧VDDが2.0
Vから1.8Vに低下した場合について考察する。電源
電圧VDD=2.0Vの場合,PMOSM1の(VGS
−VTp)は−1−(−0.8)=−0.2(V),N
MOSM2の(VGS−VTn)は1−0.8=0.2
(V)となる。そして,電源電圧VDD=1.8Vに低
下すると,PMOSM1の(Vgs−VTp)は−0.
9−(−0.8)=−0.1(V),NMOSM2の
(Vgs−VTn)は0.9−0.8=0.1(V)と
なる。
電流IDはゲート電圧VGSの二乗に比例し,トランス
コンダクタンスgmはゲート電圧VGSに比例するの
で,電源電圧VDDが2Vから1.8Vに低下した場合
には,ドレイン電流IDは(0.1/0.2)2=25
(%)にまで低下し,トランスコンダクタンスgmは
(0.1/0.2)=50(%)にまで低下してしま
う。
化を図るべく電源電圧VDDを下げて,電源電圧VDD
が,(PMOSM1のしきい値VTp)+(NMOSM
2のしきい値VTn)に近づいてくると,アナログスイ
ッチを構成するMOSのドレイン電流ID及びトランス
コンダクタンスgmを確保する必要が生じる。トランス
コンダクタンスgmを確保する一手段としてMOSのデ
ィメンジョンを大きくし,(式2)の定数βを大きくす
ることが考えられる。
大きくすると,ゲートとドレイン及びソース間の容量が
大きくなり,それによって注入される電荷が増加して,
スイッチングのノイズが大きくなってしまう。このた
め,MOSのディメンジョンを大きくすることによるト
ランスコンダクタンスgmの確保には限界があった。
上記問題点に鑑みてなされたものであり,本発明の目的
は,電源電圧を下げた場合であっても,アナログスイッ
チの駆動に必要なドレイン電流及びトランスコンダクタ
ンスを実現することの可能な,新規かつ改良された半導
体集積回路を提供することである。
め,請求項1によれば,半導体集積回路において,電源
電圧以上の電圧を生成する昇圧部と,昇圧部に接続さ
れ,入力信号に応じて昇圧部で生成された電源電圧以上
の電圧を出力する第1の出力部とを備えたことを特徴と
する半導体集積回路が提供される。そして,昇圧部は,
請求項2に記載のように,少なくとも電源電圧以上の電
圧と電源電圧との差分に相当する電荷を蓄える第1のキ
ャパシタを含むように構成することができる。
ダクタンスgmを必要とするMOS等の素子に対して電
源電圧以上の電圧を印加することができる。このため,
電源電圧を低下させた場合であっても,素子のトランス
コンダクタンスgmの低下の割合を相対的に小さくする
ことができる。このため,かかる素子が用いられる電子
機器の低電圧化を図ることが可能である。
に,電圧変動の小さな独立の電圧源を用いて電源電圧以
上の電圧を生成することが好ましい。かかる構成によれ
ば,出力部からの電圧の変動を小さくすることができ
る。このため,電源電圧変動に対しても,素子への影響
を抑え安定した特性を得ることが可能である。さらに,
この電圧源を制御することにより,素子の搭載後であっ
ても,トランスコンダクタンスgmを調整することが可
能である。
地電圧以下の電圧を生成する降圧部と,降圧部に接続さ
れ,入力信号に応じて降圧部で生成された接地電圧以下
の電圧を出力する第2の出力部とを備えるように構成し
てもよい。この場合も,降圧部は,請求項5に記載のよ
うに,少なくとも接地電圧と接地電圧以下の電圧との差
分に相当する電荷を蓄える第2のキャパシタを含むよう
に構成することができる。
圧以上の電圧を印加するとともに,接地電圧以下の電圧
を印加することができるので,電源電圧を低下させた場
合であっても,第1の素子及び第2の素子のドレイン電
流の低下やトランスコンダクタンスの低下を抑えること
が可能である。このため,かかる半導体集積回路が用い
られる電子機器の低電圧化を図ることが可能であるとと
もに,接地電圧以下の電圧を印加することが有効な駆動
部に対して優れた効果を奏する。
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお,本明細書及び図面におい
て,実質的に同一の機能構成を有する構成要素について
は,同一の符号を付することにより重複説明を省略す
る。
る半導体集積回路100を,図1を参照しながら説明す
る。半導体集積回路100は,図1に示したように,電
源電圧以上の電圧を生成する昇圧部130と,昇圧部1
30に接続され,入力信号に応じて昇圧部130で生成
された電源電圧以上の電圧を出力する出力部140とを
含む駆動回路120を含んでいる。駆動回路120は,
図示の例では,アナログデータの入出力が行われるアナ
ログスイッチ110を駆動する。
と,NMOSM5とにより構成されている。PMOSM
4のソース及びNMOSM5のドレインはアナログデー
タの入力T1に接続されている。PMOSM4のドレイ
ン及びNMOSM5のソースはアナログデータの出力T
2に接続されている。
0を制御するための電源電圧レベルVDDあるいは接地
電圧レベルGNDの電圧が印加される入力T3が入力さ
れ,入力T3に対して直列に接続された2つのインバー
タINV1,INV2と,電源電圧以上の電圧を生成す
る昇圧部130と,昇圧部130に接続され,インバー
タINV1の出力に応じて,昇圧部130で生成された
電源電圧以上の電圧をアナログスイッチ110に印加す
る出力部140とにより構成されている。
イッチ110内のPMOSM4のゲートG4に接続され
るとともに,出力部140を介してアナログスイッチ1
10内のNMOSM5のゲートG5に接続されている。
さらに,インバータINV1の出力はインバータINV
2を介して昇圧部130に接続されている。
の電圧と電源電圧との差分に相当する電荷を蓄えるキャ
パシタC1と,PMOSM1とを含んでいる。PMOS
M1のソースは電源に接続され,ドレインは出力部14
0を構成するPMOSM2のソースと接続されている。
キャパシタC1は,PMOSM1のゲートG1とPMO
SM1のドレインとの間に接続されている。なお,図中
符号D1は,PMOSM1のドレインとNWELL間の
寄生ダイオードである。
M3とからなり,このPMOSM2とNMOSM3が,
インバータINV1の出力とアナログスイッチ110内
のNMOSM5のゲートG5との間に並列に接続されて
いる。PMOSM2のソースはPMOSM1のドレイン
に接続され,PMOSM2のドレインは,NMOSM3
のドレインに接続されている。NMOSM3のソースは
接地されている。かかる構成からなる出力部140は,
通常のインバータと同様に論理レベルを反転させる機能
を有するが,接地電圧GNDが印加されると,後述する
ように,電源電圧VDD以上の電圧を後段のNMOSM
5のゲートG5に印加する点で通常のインバータと異な
る。
動作について説明する。なお,電源電圧VDDを2V,
接地電圧GNDを0Vとし,寄生ダイオードD1のしき
い値電圧VTD1を0.5Vとする。
ータINV1により出力ノードN3は2Vとなる。ま
た,インバータINV2の出力ノードN6は0Vとな
り,PMOSM1はオンして,PMOSM1のドレイン
に接続されたノードN5は2Vとなる。また,インバー
タINV1の出力が2Vであるので,出力部140の出
力ノードN4は0Vとなる。ノードN3が2Vであり,
ノードN4が0Vであるため,アナログスイッチ110
はオフしている。このとき,キャパシタC1の両端の電
位差(N6−N5)VC1=−2Vである。
0Vから2Vに変化させると,ノードN3は2Vから0
Vとなり,ノードN6は0Vから2VとなりPMOSM
1はオフする。また,出力部140内では,PMOSM
2はオンし,NMOSM3はオフする。このとき,キャ
パシタC1の電荷は保存されて電位差VC1=−2Vで
変化しないので,ノードN6が0Vから2Vに変化する
ことにより,ノードN5の電圧は2Vから4Vへと変化
する。このとき,寄生ダイオードD1はオンして,ノー
ドN5の電圧VN5はVN5−VDD<VTDとなるま
でオンし続ける。したがって,ノードN5の電圧VT5
=VDD+VTD=2.5Vとなる。そして,出力部1
40内のPMOSM2がオンしているので,ノードN4
も2.5Vとなる。
0におけるアナログスイッチ110を構成するMOSの
トランスコンダクタンスgmについて,上述の従来技術
との比較において説明する。寄生ダイオードD1のしき
い値電圧VTD=0.5V,電源電圧VDDを2Vから
1.8Vに低下させる場合について考察する。電源電圧
VDDが2Vの場合には入力T1と出力T2の電圧はと
もに1Vである。そして,入力T3の電圧が2Vのとき
には,ノードN3の電圧は0Vであり,ノードN4の電
圧は電源電圧VDD+VTD=2.5Vである。したが
って,アナログスイッチ110を構成するNMOSM5
の(Vgs−VTn)は,従来回路に比べてVTD=
0.5V分だけ高くなり0.7Vとなる。そして,電源
電圧VDDを2Vから1.8Vに低下させると。NMO
SM5の(Vgs−VTn)は,同様に,従来回路に比
べてVTD=0.5V分だけ高くなり0.6Vとなる。
mは,(Vgs−VTn)に比例するので,NMOSM
5のトランスコンダクタンスgmは,VDD=1.8V
のときには,VDD=2.0Vの場合に比べて0.6/
0.7=85.7%になる。従来回路では電源電圧VD
Dを2Vから1.8Vに低下させるとトランスコンダク
タンスgmが50%になっていたので大幅な改善であ
る。したがって,M5のディメンジョンを大きくせずと
も必要なトランスコンダクタンスgmを実現できる。
Dは,(Vgs−VTn)の二乗に比例するので,NM
OSM5のドレイン電流IDは,VDD=1.8Vのと
きには,VDD=2.0Vの場合に比べて(0.6/
0.7)2=73.5%になる。従来回路では電源電圧
VDDを2Vから1.8Vに低下させるとトランスコン
ダクタンスgmが25%になっていたので大幅な改善で
ある。
110に対して電源電圧以上の電圧を印加することがで
きる。このため,電源電圧を低下させた場合であって
も,PMOSM5のトランスコンダクタンスの低下の割
合を相対的に小さくすることができる。このため,半導
体集積回路100が用いられる電子機器の低電圧化を図
ることが可能である。
る半導体集積回路200を,図3及び図4を参照しなが
ら説明する。なお,半導体集積回路200は,上記半導
体集積回路100を改良したものであるため,半導体集
積回路100との相違点についてのみ説明する。半導体
集積回路200は,PMOSM1のバルク及び寄生ダイ
オードD1がVDDに接続されていない。すなわち,昇
圧部240内のPMOSM1と出力部230内のPMO
SM2とが,図4に示したように,物理的にウェハに形
成される所のNWELLを電源電圧VDDに接続してい
ない。
回路100の動作と実質的に同様であるが,入力T3が
0Vから2Vに遷移して,ノードN5が2Vから4Vへ
と変化したとき,寄生ダイオードD1を通って電荷が流
出しないので,ノードN4は4Vに保持されている。そ
して,出力部240により,アナログスイッチ110内
のNMOSM5のゲートに4Vの電圧が印加される。
0におけるアナログスイッチ210を構成するMOSの
トランスコンダクタンスgmについて,上述の従来技術
との比較において説明する。第1の実施の形態の場合と
同様の条件のもとで電源電圧を2Vとすると,アナログ
スイッチ110を構成するNMOSM5の(Vgs−V
Tn)は,従来回路に比べてVc1=2V分だけ高くな
り2.2Vとなる。そして,電源電圧を2Vから1.8
Vに低下させると,NMOSM5の(Vgs−VTn)
は,同様に,従来回路に比べてVc1=2V分だけ高く
なり2.1Vとなる。
mは,(Vgs−VTn)に比例するので,NMOSM
5のトランスコンダクタンスgmは,VDD=1.8V
のときには,VDD=2.0Vの場合に比べて2.1/
2.2=95.5%になる。従来回路では電源電圧VD
Dを2Vから1.8Vに低下させるとトランスコンダク
タンスgmが50%になっていたので大幅な改善であ
る。したがって,M5のディメンジョンを大きくせずと
も必要なトランスコンダクタンスgmを実現できる。
Dは,(Vgs−VTn)の二乗に比例するので,NM
OSM5のドレイン電流IDは,VDD=1.8Vのと
きには,VDD=2.0Vの場合に比べて(2.1/
2.2)2=91.1%になる。従来回路では電源電圧
VDDを2Vから1.8Vに低下させるとトランスコン
ダクタンスgmが25%になっていたので大幅な改善で
ある。
された電荷が寄生ダイオードD1を通って流出しないの
で,第1の実施の場合に比べて,より高い電圧をアナロ
グスイッチ110に印加することができる。このため,
PMOSM5のディメンジョンを大きくせずとも,必要
なトランスコンダクタンスgmを確保することが可能で
ある。
る半導体集積回路300を,図5を参照しながら説明す
る。半導体集積回路300は,上記半導体集積回路20
0を改良したものであり,昇圧部330内のPMOSM
1のドレインを電源電圧VDDに比べて変動の小さな電
圧源VRFに接続している。この電圧源VRFとして
は,例えば,バンドギャップジェネレータを用いること
ができる。
回路200の動作と同様であるが,入力T3が0Vから
2Vに遷移したとき,ノードN5はVRFからVRFの
2倍に保持される。そして,出力部140により,アナ
ログスイッチ110内のNMOSM5のゲートにVRF
の2倍の電圧が印加される。
さいとき,アナログスイッチを構成するNMOSM5の
Vgsの変動は,上記第1の実施の形態や第2の実施の
形態の場合に比べて小さくなるので,NMOSM5のト
ランスコンダクタンスgmの変動も小さくなり,電源電
圧変動に対して安定した特性を得ることができる。
OSM5のディメンジョンを変えなくてもトランスコン
ダクタンスgmの関係を変えることができる。このた
め,NMOSM5を,スイッチングのノイズが少ないデ
ィメンジョンにした後でもトランスコンダクタンスgm
を調節することができる。
る半導体集積回路400を,図6及び図7を参照しなが
ら説明する。半導体集積回路400は,上記半導体集積
回路100を改良したものであり,アナログスイッチ1
10内のPMOSM4のゲート端子G4に,新たに降圧
部450と第2出力部460とを接続したものである。
すなわち,本実施の形態では,アナログスイッチ110
内のNMOSM5のゲート電圧を上昇させるとともに,
PMOSM4のゲート電圧を降下させる点に特徴があ
る。以下では,降圧部450及び第2出力部460につ
いてのみ説明する。
地電圧以下の電圧との差分に相当する電荷を備えるキャ
パシタC2と,NMOSM8とを含んでいる。NMOS
M8のドレインは接地され,ソースは第2出力部460
を構成するNMOSM7のソースと接続されている。キ
ャパシタC2は,NMOSM8のゲートとNMOSM7
のソースとの間に接続されている。なお,図中符号D2
は,NMOSM8のドレインとPWELL間の寄生ダイ
オードである。
OSM7とからなり,このPMOSM6とNMOSM7
が,インバータINV3の出力と,アナログスイッチ1
10内のPMOSM4のゲートG4との間に並列に接続
されている。NMOSM7のソースはNMOSM8のド
レインに接続され,NMOSM7のドレインは,PMO
SM6のドレインに接続されている。PMOSM6のソ
ースは電源に接続されている。かかる構成からなる第2
出力部460は,通常のインバータと同様に論理レベル
を反転させる機能を有するが,電源電圧VDDが印加さ
れると,後述するように,接地電圧以下の電圧を後段の
PMOSM4のゲートG4に印加する点で通常のインバ
ータと異なる。
動作について説明する。なお,寄生ダイオードD2のし
きい値電圧VTD2を0.5Vとし,他の条件について
は,他の実施の形態の場合と同様とする。
ータINV1により出力ノードN8は2Vとなる。NM
OSM8はオンして,NMOSM8のドレインに接地さ
れたノードN9は0Vとなる。また,インバータINV
3の出力は0Vであるので,第2出力部460の出力ノ
ードN3は2Vとなる。ノードN3が2Vであり,ノー
ドN4は上記他の実施の形態と同様に0Vであるため,
アナログスイッチ110はオフしている。このとき,キ
ャパシタC2の両端の電位差(N8−N9)=2Vであ
る。
0Vから2Vに変化させると,ノードN8は2Vから0
VとなりNMOSM8はオフする。また,第2出力部4
60内では,NMOSM7はオンし,PMOSM6はオ
フする。このとき,キャパシタC2の電荷は保存されて
電位差2Vで変化しないので,ノードN8が2Vから0
Vへ変化することにより,ノードN9の電圧は0Vから
−2Vへと変化する。このとき,寄生ダイオードD2は
オンして,ノードN9の電圧VN9はGND−VN9<
VTDとなるまでオンし続ける。したがって,ノードN
9の電圧VT9=VDD−VTD=−0.5Vとなる。
そして,第2出力部460内のNMOSM7がオンして
いるので,ノードN3も−0.5Vとなる。
ノードN5の電圧は2.5Vとなり,PMOSM2がオ
ンしているので,ノードN4は2.5Vとなる。
110に対して電源電圧以上の電圧及び接地電圧以下の
電圧を印加することができる。このため,電源電圧を低
下させた場合であっても,NMOSM4及びPMOSM
5のトランスコンダクタンスの低下の割合を相対的に小
さくすることができる。このため,半導体集積回路40
0が用いられる電子機器の低電圧化を図ることが可能で
ある。
かる半導体集積回路の好適な実施形態について説明した
が,本発明はかかる例に限定されない。当業者であれ
ば,特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり,それらについても当然に本発明の技術的範
囲に属するものと了解される。
イッチのゲートを駆動する場合の一例を示したが,本発
明にかかる駆動回路はこれに限定されず,大きな必要な
トランスコンダクタンスgmが必要なインバータ等の論
理ゲートを駆動するためにも用いることもできる。
大きなトランスコンダクタンスgmを必要とする素子に
対して電源電圧以上の電圧を印加することができる。こ
のため,電源電圧を低下させた場合であっても,素子の
トランスコンダクタンスgmの低下の割合を相対的に小
さくすることができる。このため,かかる素子が用いら
れる電子機器の低電圧化を図ることが可能である。
ば,出力部からの電圧の変動を小さくすることができ
る。このため,電源電圧変動に対しても,素子への影響
を抑え安定した特性を得ることが可能である。さらに,
この電圧源を制御することにより,素子の搭載後であっ
ても,トランスコンダクタンスgmを調整することが可
能である。
明によれば,素子に対して電源電圧以上の電圧を印加す
るとともに,接地電圧以下の電圧を印加することができ
るので,電源電圧を低下させた場合であっても,トラン
スコンダクタンスの低下を相対的に小さくすることが可
能である。このため,かかる半導体集積回路が用いられ
る電子機器の低電圧化を図ることが可能であるととも
に,接地電圧以下の電圧を印加することが有効な駆動部
に対して優れた効果を奏する。
明図である。
ある。
明図である。
ードの説明図である。
明図である。
明図である。
ある。
Claims (5)
- 【請求項1】 半導体集積回路において:電源電圧以上
の電圧を生成する昇圧部と;前記昇圧部に接続され,入
力信号に応じて前記昇圧部で生成された電源電圧以上の
電圧を出力する第1の出力部と;を備えたことを特徴と
する,半導体集積回路。 - 【請求項2】 前記昇圧部は,少なくとも前記電源電圧
以上の電圧と前記電源電圧との差分に相当する電荷を蓄
える第1のキャパシタを含むことを特徴とする,請求項
1に記載の半導体集積回路。 - 【請求項3】 前記昇圧部は,電圧変動の小さな独立の
電圧源を用いて前記電源電圧以上の電圧を生成すること
を特徴とする,請求項1または2に記載の半導体集積回
路。 - 【請求項4】 さらに,接地電圧以下の電圧を生成する
降圧部と;前記降圧部に接続され,前記入力信号に応じ
て前記降圧部で生成された接地電圧以下の電圧を出力す
る第2の出力部と;を備えたことを特徴とする,請求項
1,2または3のいずれかに記載の半導体集積回路。 - 【請求項5】 前記降圧部は,少なくとも前記接地電圧
と前記接地電圧以下の電圧との差分に相当する電荷を蓄
える第2のキャパシタを含むことを特徴とする,請求項
4に記載の半導体集積回路。
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