JP2001111397A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 電源電圧を下げた場合であっても，アナログ
スイッチの駆動に必要なドレイン電流及びトランスコン
ダクタンスを実現することの可能な半導体集積回路を提
供する。 【解決手段】 半導体集積回路１００は，電源電圧以上
の電圧を生成する昇圧部１３０と，昇圧部に接続され，
入力信号に応じて昇圧部で生成された電源電圧以上の電
圧を出力する出力部１４０とを備えている。昇圧部は，
電源電圧以上の電圧と電源電圧との差分に相当する電荷
を蓄えるキャパシタＣ１を含むように構成した。かかる
構成によれば，大きなトランスコンダクタンスｇｍを必
要とするアナログスイッチ１１０に対して電源電圧以上
の電圧を印加することができる。このため，電源電圧を
低下させた場合であっても，トランスコンダクタンスｇ
ｍの低下の割合を相対的に小さくすることができ，電子
機器の低電圧化を図ることが可能である。
スイッチの駆動に必要なドレイン電流及びトランスコン
ダクタンスを実現することの可能な半導体集積回路を提
供する。 【解決手段】 半導体集積回路１００は，電源電圧以上
の電圧を生成する昇圧部１３０と，昇圧部に接続され，
入力信号に応じて昇圧部で生成された電源電圧以上の電
圧を出力する出力部１４０とを備えている。昇圧部は，
電源電圧以上の電圧と電源電圧との差分に相当する電荷
を蓄えるキャパシタＣ１を含むように構成した。かかる
構成によれば，大きなトランスコンダクタンスｇｍを必
要とするアナログスイッチ１１０に対して電源電圧以上
の電圧を印加することができる。このため，電源電圧を
低下させた場合であっても，トランスコンダクタンスｇ
ｍの低下の割合を相対的に小さくすることができ，電子
機器の低電圧化を図ることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
する。
する。
【０００２】
【従来の技術】近年における携帯型通信機等の電子機器
の普及には目覚ましいものがあり，その低電力化の要請
が大きい。一般に電子機器の低電力化の妨げとなるの
は，電子機器の構成部品のうち大きなトランスコンダク
タンスｇｍを必要とするＭＯＳトランジスタ（以下，
「ＭＯＳ」と称する。）やインバータ等の論理ゲートで
ある。例えば，携帯型通信機においては，音声等のアナ
ログデータの入出力部の切り替えのためにＭＯＳにより
構成されるスイッチ（以下，「アナログスイッチ」と称
する。）が用いられており低電力化の妨げとなってい
る。
の普及には目覚ましいものがあり，その低電力化の要請
が大きい。一般に電子機器の低電力化の妨げとなるの
は，電子機器の構成部品のうち大きなトランスコンダク
タンスｇｍを必要とするＭＯＳトランジスタ（以下，
「ＭＯＳ」と称する。）やインバータ等の論理ゲートで
ある。例えば，携帯型通信機においては，音声等のアナ
ログデータの入出力部の切り替えのためにＭＯＳにより
構成されるスイッチ（以下，「アナログスイッチ」と称
する。）が用いられており低電力化の妨げとなってい
る。
【０００３】一例として携帯型通信機に用いられるアナ
ログスイッチとその駆動回路からなる半導体集積回路に
ついて，図８を参照しながら説明する。半導体集積回路
５００は，図８に示したように，アナログデータの入出
力部の切り替えを行うアナログスイッチ５１０と，アナ
ログスイッチ５１０を駆動するための駆動回路５２０と
により構成されている。
ログスイッチとその駆動回路からなる半導体集積回路に
ついて，図８を参照しながら説明する。半導体集積回路
５００は，図８に示したように，アナログデータの入出
力部の切り替えを行うアナログスイッチ５１０と，アナ
ログスイッチ５１０を駆動するための駆動回路５２０と
により構成されている。
【０００４】アナログスイッチ５１０は，Ｐチャネル型
ＭＯＳトランジスタ（以下，「ＰＯＭＳ」と称する。）
Ｍ１と，Ｎチャネル型ＭＯＳトランジスタ（以下，「Ｎ
ＭＯＳ」と称する。）Ｍ２とにより構成されている。Ｐ
ＭＯＳＭ１のソース及びＮＭＯＳＭ２のドレインはアナ
ログデータの入力Ｔ１に接続されている。ＰＭＯＳＭ１
のドレイン及びＮＭＯＳＭ２のソースはアナログデータ
の出力Ｔ２に接続されている。かかる構成のアナログス
イッチ５１０は，トランスファゲートとも称されてお
り，ＳＣＦ（スイッチドキャパシタフィルタ）回路や積
分回路を構成するために広く用いられている。
ＭＯＳトランジスタ（以下，「ＰＯＭＳ」と称する。）
Ｍ１と，Ｎチャネル型ＭＯＳトランジスタ（以下，「Ｎ
ＭＯＳ」と称する。）Ｍ２とにより構成されている。Ｐ
ＭＯＳＭ１のソース及びＮＭＯＳＭ２のドレインはアナ
ログデータの入力Ｔ１に接続されている。ＰＭＯＳＭ１
のドレイン及びＮＭＯＳＭ２のソースはアナログデータ
の出力Ｔ２に接続されている。かかる構成のアナログス
イッチ５１０は，トランスファゲートとも称されてお
り，ＳＣＦ（スイッチドキャパシタフィルタ）回路や積
分回路を構成するために広く用いられている。
【０００５】駆動回路５２０は，アナログスイッチ５１
０を駆動するための電源電圧ＶＤＤあるいは接地電圧Ｇ
ＮＤが印加される入力Ｔ３と，入力Ｔ３に対して直列に
接続されたインバータＩＮＶ１，ＩＮＶ２と，入力Ｔ３
に接続され，インバータＩＮＶ１，ＩＮＶ２と並列に接
続されたインバータＩＮＶ３とにより構成されている。
直列に接続されたインバータＩＮＶ１，ＩＮＶ２の出力
は，上記ＰＭＯＳＭ１のゲートＧ１に接続されている。
また，インバータＩＮＶ３の出力は，上記ＮＭＯＳＭ２
のゲートＧ２に接続されている。
０を駆動するための電源電圧ＶＤＤあるいは接地電圧Ｇ
ＮＤが印加される入力Ｔ３と，入力Ｔ３に対して直列に
接続されたインバータＩＮＶ１，ＩＮＶ２と，入力Ｔ３
に接続され，インバータＩＮＶ１，ＩＮＶ２と並列に接
続されたインバータＩＮＶ３とにより構成されている。
直列に接続されたインバータＩＮＶ１，ＩＮＶ２の出力
は，上記ＰＭＯＳＭ１のゲートＧ１に接続されている。
また，インバータＩＮＶ３の出力は，上記ＮＭＯＳＭ２
のゲートＧ２に接続されている。
【０００６】駆動回路５２０の出力であるインバータＩ
ＮＶ２の出力と，インバータＩＮＶ３の出力とは論理レ
ベルが反転したものとなっている。通常，インバータの
出力は電源電圧ＶＤＤあるいは接地電圧ＧＮＤのいずれ
かの電圧になっているため，インバータＩＮＶ２の出力
が印加されるＰＭＯＳＭ１のゲートＧ１と，インバータ
ＩＮＶ３の出力が印加されるＮＭＯＳＭ２のゲートＧ２
のいずれか一方には電源電圧ＶＤＤが印加され，他方に
は接地電圧ＧＮＤが印加されている。
ＮＶ２の出力と，インバータＩＮＶ３の出力とは論理レ
ベルが反転したものとなっている。通常，インバータの
出力は電源電圧ＶＤＤあるいは接地電圧ＧＮＤのいずれ
かの電圧になっているため，インバータＩＮＶ２の出力
が印加されるＰＭＯＳＭ１のゲートＧ１と，インバータ
ＩＮＶ３の出力が印加されるＮＭＯＳＭ２のゲートＧ２
のいずれか一方には電源電圧ＶＤＤが印加され，他方に
は接地電圧ＧＮＤが印加されている。
【０００７】例えば，入力Ｔ３が電源電圧ＶＤＤである
ときには，ＰＭＯＳＭ１のゲートＧ１は電源電圧ＶＤＤ
であり，ＮＭＯＳＭ２のゲートＧ２は接地電圧ＧＮＤで
あるため，アナログスイッチ５１０は駆動しない。ま
た，入力Ｔ３が接地電圧ＧＮＤであるときには，ＰＭＯ
ＳＭ１のゲートＧ１は接地電圧ＧＮＤであり，ＮＭＯＳ
Ｍ２のゲートＧ２は電源電圧ＶＤＤであるため，アナロ
グスイッチ５１０は駆動する。
ときには，ＰＭＯＳＭ１のゲートＧ１は電源電圧ＶＤＤ
であり，ＮＭＯＳＭ２のゲートＧ２は接地電圧ＧＮＤで
あるため，アナログスイッチ５１０は駆動しない。ま
た，入力Ｔ３が接地電圧ＧＮＤであるときには，ＰＭＯ
ＳＭ１のゲートＧ１は接地電圧ＧＮＤであり，ＮＭＯＳ
Ｍ２のゲートＧ２は電源電圧ＶＤＤであるため，アナロ
グスイッチ５１０は駆動する。
【０００８】ところで，上述したように，通常，インバ
ータの出力は電源電圧ＶＤＤあるいは接地電圧ＧＮＤの
いずれかの電圧になっている。このときの，ＭＯＳのト
ランスコンダクタンスｇｍについて考察する。トランス
コンダクタンスｇｍを考察するため，まずドレイン電流
ＩＤについて説明する。ＭＯＳのドレイン電流ＩＤは以
下の（式１）で表される。 （式１） ＩＤ＝β（ＶＧＳ−ＶＴ）２／２ ここで，ＶＧＳはゲート・ソース間電圧（単に「ゲート
電圧」ともいう。）であり，ＶＴはしきい値電圧であ
り，βはＭＯＳの実効チャネル長及び実効チャネル幅に
より決定されるＭＯＳのディメンジョンに比例する定数
である。
ータの出力は電源電圧ＶＤＤあるいは接地電圧ＧＮＤの
いずれかの電圧になっている。このときの，ＭＯＳのト
ランスコンダクタンスｇｍについて考察する。トランス
コンダクタンスｇｍを考察するため，まずドレイン電流
ＩＤについて説明する。ＭＯＳのドレイン電流ＩＤは以
下の（式１）で表される。 （式１） ＩＤ＝β（ＶＧＳ−ＶＴ）２／２ ここで，ＶＧＳはゲート・ソース間電圧（単に「ゲート
電圧」ともいう。）であり，ＶＴはしきい値電圧であ
り，βはＭＯＳの実効チャネル長及び実効チャネル幅に
より決定されるＭＯＳのディメンジョンに比例する定数
である。
【０００９】そして（式１）で表されるドレイン電流Ｉ
Ｄをゲート電圧ＶＧＳで微分すると， （式２） ｇｍ＝ｄＩＤ／ｄＶＧＳ＝β（ＶＧＳ−ＶＴ） が得られる。ＭＯＳの特性はドレイン電流ＩＤあるいは
トランスコンダクタンスｇｍを用いて表される。また，
（式１）及び（式２）によれば，ドレイン電流はゲート
電圧ＶＧＳの二乗に比例し，トランスコンダクタンスｇ
ｍはゲート電圧Ｖ ＧＳに比例することが分かる。
Ｄをゲート電圧ＶＧＳで微分すると， （式２） ｇｍ＝ｄＩＤ／ｄＶＧＳ＝β（ＶＧＳ−ＶＴ） が得られる。ＭＯＳの特性はドレイン電流ＩＤあるいは
トランスコンダクタンスｇｍを用いて表される。また，
（式１）及び（式２）によれば，ドレイン電流はゲート
電圧ＶＧＳの二乗に比例し，トランスコンダクタンスｇ
ｍはゲート電圧Ｖ ＧＳに比例することが分かる。
【００１０】半導体集積回路５００においては，ゲート
電圧ＶＧＳは電源電圧ＶＤＤに等しいため，電源電圧Ｖ
ＤＤの低下とともに端子Ｔ１と端子Ｔ２との間のトラン
スコンダクタンスｇｍが小さくなってしまう。また，上
記回路構成の場合，（式２）によれば，電源電圧ＶＤＤ
が（ＰＭＯＳＭ１のしきい値ＶＴｐ）＋（ＮＭＯＳＭ２
のしきい値ＶＴｎ）と同程度の電圧になるとアナログス
イッチのトランスコンダクタンスｇｍが低下することが
分かる。
電圧ＶＧＳは電源電圧ＶＤＤに等しいため，電源電圧Ｖ
ＤＤの低下とともに端子Ｔ１と端子Ｔ２との間のトラン
スコンダクタンスｇｍが小さくなってしまう。また，上
記回路構成の場合，（式２）によれば，電源電圧ＶＤＤ
が（ＰＭＯＳＭ１のしきい値ＶＴｐ）＋（ＮＭＯＳＭ２
のしきい値ＶＴｎ）と同程度の電圧になるとアナログス
イッチのトランスコンダクタンスｇｍが低下することが
分かる。
【００１１】一例として，ＰＭＯＳＭ１のしきい値電圧
ＶＴｐが−０．８Ｖ，ＮＭＯＳＭ２のしきい値電圧Ｖ
Ｔｎが０．８Ｖであるときに，電源電圧ＶＤＤが２．０
Ｖから１．８Ｖに低下した場合について考察する。電源
電圧ＶＤＤ＝２．０Ｖの場合，ＰＭＯＳＭ１の（ＶＧＳ
−ＶＴｐ）は−１−（−０．８）＝−０．２（Ｖ），Ｎ
ＭＯＳＭ２の（ＶＧＳ−ＶＴｎ）は１−０．８＝０．２
（Ｖ）となる。そして，電源電圧ＶＤＤ＝１．８Ｖに低
下すると，ＰＭＯＳＭ１の（Ｖｇｓ−ＶＴｐ）は−０．
９−（−０．８）＝−０．１（Ｖ），ＮＭＯＳＭ２の
（Ｖｇｓ−ＶＴｎ）は０．９−０．８＝０．１（Ｖ）と
なる。
ＶＴｐが−０．８Ｖ，ＮＭＯＳＭ２のしきい値電圧Ｖ
Ｔｎが０．８Ｖであるときに，電源電圧ＶＤＤが２．０
Ｖから１．８Ｖに低下した場合について考察する。電源
電圧ＶＤＤ＝２．０Ｖの場合，ＰＭＯＳＭ１の（ＶＧＳ
−ＶＴｐ）は−１−（−０．８）＝−０．２（Ｖ），Ｎ
ＭＯＳＭ２の（ＶＧＳ−ＶＴｎ）は１−０．８＝０．２
（Ｖ）となる。そして，電源電圧ＶＤＤ＝１．８Ｖに低
下すると，ＰＭＯＳＭ１の（Ｖｇｓ−ＶＴｐ）は−０．
９−（−０．８）＝−０．１（Ｖ），ＮＭＯＳＭ２の
（Ｖｇｓ−ＶＴｎ）は０．９−０．８＝０．１（Ｖ）と
なる。
【００１２】ここで，上述のように，ＭＯＳのドレイン
電流ＩＤはゲート電圧ＶＧＳの二乗に比例し，トランス
コンダクタンスｇｍはゲート電圧ＶＧＳに比例するの
で，電源電圧ＶＤＤが２Ｖから１．８Ｖに低下した場合
には，ドレイン電流ＩＤは（０．１／０．２）２＝２５
（％）にまで低下し，トランスコンダクタンスｇｍは
（０．１／０．２）＝５０（％）にまで低下してしま
う。
電流ＩＤはゲート電圧ＶＧＳの二乗に比例し，トランス
コンダクタンスｇｍはゲート電圧ＶＧＳに比例するの
で，電源電圧ＶＤＤが２Ｖから１．８Ｖに低下した場合
には，ドレイン電流ＩＤは（０．１／０．２）２＝２５
（％）にまで低下し，トランスコンダクタンスｇｍは
（０．１／０．２）＝５０（％）にまで低下してしま
う。
【００１３】
【発明が解決しようとする課題】上述のように，低電圧
化を図るべく電源電圧ＶＤＤを下げて，電源電圧ＶＤＤ
が，（ＰＭＯＳＭ１のしきい値ＶＴｐ）＋（ＮＭＯＳＭ
２のしきい値ＶＴｎ）に近づいてくると，アナログスイ
ッチを構成するＭＯＳのドレイン電流ＩＤ及びトランス
コンダクタンスｇｍを確保する必要が生じる。トランス
コンダクタンスｇｍを確保する一手段としてＭＯＳのデ
ィメンジョンを大きくし，（式２）の定数βを大きくす
ることが考えられる。
化を図るべく電源電圧ＶＤＤを下げて，電源電圧ＶＤＤ
が，（ＰＭＯＳＭ１のしきい値ＶＴｐ）＋（ＮＭＯＳＭ
２のしきい値ＶＴｎ）に近づいてくると，アナログスイ
ッチを構成するＭＯＳのドレイン電流ＩＤ及びトランス
コンダクタンスｇｍを確保する必要が生じる。トランス
コンダクタンスｇｍを確保する一手段としてＭＯＳのデ
ィメンジョンを大きくし，（式２）の定数βを大きくす
ることが考えられる。
【００１４】しかしながら，ＭＯＳのディメンジョンを
大きくすると，ゲートとドレイン及びソース間の容量が
大きくなり，それによって注入される電荷が増加して，
スイッチングのノイズが大きくなってしまう。このた
め，ＭＯＳのディメンジョンを大きくすることによるト
ランスコンダクタンスｇｍの確保には限界があった。
大きくすると，ゲートとドレイン及びソース間の容量が
大きくなり，それによって注入される電荷が増加して，
スイッチングのノイズが大きくなってしまう。このた
め，ＭＯＳのディメンジョンを大きくすることによるト
ランスコンダクタンスｇｍの確保には限界があった。
【００１５】本発明は，従来の半導体集積回路が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，電源電圧を下げた場合であっても，アナログスイッ
チの駆動に必要なドレイン電流及びトランスコンダクタ
ンスを実現することの可能な，新規かつ改良された半導
体集積回路を提供することである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，電源電圧を下げた場合であっても，アナログスイッ
チの駆動に必要なドレイン電流及びトランスコンダクタ
ンスを実現することの可能な，新規かつ改良された半導
体集積回路を提供することである。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め，請求項１によれば，半導体集積回路において，電源
電圧以上の電圧を生成する昇圧部と，昇圧部に接続さ
れ，入力信号に応じて昇圧部で生成された電源電圧以上
の電圧を出力する第１の出力部とを備えたことを特徴と
する半導体集積回路が提供される。そして，昇圧部は，
請求項２に記載のように，少なくとも電源電圧以上の電
圧と電源電圧との差分に相当する電荷を蓄える第１のキ
ャパシタを含むように構成することができる。
め，請求項１によれば，半導体集積回路において，電源
電圧以上の電圧を生成する昇圧部と，昇圧部に接続さ
れ，入力信号に応じて昇圧部で生成された電源電圧以上
の電圧を出力する第１の出力部とを備えたことを特徴と
する半導体集積回路が提供される。そして，昇圧部は，
請求項２に記載のように，少なくとも電源電圧以上の電
圧と電源電圧との差分に相当する電荷を蓄える第１のキ
ャパシタを含むように構成することができる。
【００１７】かかる構成によれば，大きなトランスコン
ダクタンスｇｍを必要とするＭＯＳ等の素子に対して電
源電圧以上の電圧を印加することができる。このため，
電源電圧を低下させた場合であっても，素子のトランス
コンダクタンスｇｍの低下の割合を相対的に小さくする
ことができる。このため，かかる素子が用いられる電子
機器の低電圧化を図ることが可能である。
ダクタンスｇｍを必要とするＭＯＳ等の素子に対して電
源電圧以上の電圧を印加することができる。このため，
電源電圧を低下させた場合であっても，素子のトランス
コンダクタンスｇｍの低下の割合を相対的に小さくする
ことができる。このため，かかる素子が用いられる電子
機器の低電圧化を図ることが可能である。
【００１８】また，昇圧部は，請求項３に記載のよう
に，電圧変動の小さな独立の電圧源を用いて電源電圧以
上の電圧を生成することが好ましい。かかる構成によれ
ば，出力部からの電圧の変動を小さくすることができ
る。このため，電源電圧変動に対しても，素子への影響
を抑え安定した特性を得ることが可能である。さらに，
この電圧源を制御することにより，素子の搭載後であっ
ても，トランスコンダクタンスｇｍを調整することが可
能である。
に，電圧変動の小さな独立の電圧源を用いて電源電圧以
上の電圧を生成することが好ましい。かかる構成によれ
ば，出力部からの電圧の変動を小さくすることができ
る。このため，電源電圧変動に対しても，素子への影響
を抑え安定した特性を得ることが可能である。さらに，
この電圧源を制御することにより，素子の搭載後であっ
ても，トランスコンダクタンスｇｍを調整することが可
能である。
【００１９】またさらに，請求項４に記載のように，接
地電圧以下の電圧を生成する降圧部と，降圧部に接続さ
れ，入力信号に応じて降圧部で生成された接地電圧以下
の電圧を出力する第２の出力部とを備えるように構成し
てもよい。この場合も，降圧部は，請求項５に記載のよ
うに，少なくとも接地電圧と接地電圧以下の電圧との差
分に相当する電荷を蓄える第２のキャパシタを含むよう
に構成することができる。
地電圧以下の電圧を生成する降圧部と，降圧部に接続さ
れ，入力信号に応じて降圧部で生成された接地電圧以下
の電圧を出力する第２の出力部とを備えるように構成し
てもよい。この場合も，降圧部は，請求項５に記載のよ
うに，少なくとも接地電圧と接地電圧以下の電圧との差
分に相当する電荷を蓄える第２のキャパシタを含むよう
に構成することができる。
【００２０】かかる構成によれば，素子に対して電源電
圧以上の電圧を印加するとともに，接地電圧以下の電圧
を印加することができるので，電源電圧を低下させた場
合であっても，第１の素子及び第２の素子のドレイン電
流の低下やトランスコンダクタンスの低下を抑えること
が可能である。このため，かかる半導体集積回路が用い
られる電子機器の低電圧化を図ることが可能であるとと
もに，接地電圧以下の電圧を印加することが有効な駆動
部に対して優れた効果を奏する。
圧以上の電圧を印加するとともに，接地電圧以下の電圧
を印加することができるので，電源電圧を低下させた場
合であっても，第１の素子及び第２の素子のドレイン電
流の低下やトランスコンダクタンスの低下を抑えること
が可能である。このため，かかる半導体集積回路が用い
られる電子機器の低電圧化を図ることが可能であるとと
もに，接地電圧以下の電圧を印加することが有効な駆動
部に対して優れた効果を奏する。
【００２１】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００２２】（第１の実施の形態）本実施の形態にかか
る半導体集積回路１００を，図１を参照しながら説明す
る。半導体集積回路１００は，図１に示したように，電
源電圧以上の電圧を生成する昇圧部１３０と，昇圧部１
３０に接続され，入力信号に応じて昇圧部１３０で生成
された電源電圧以上の電圧を出力する出力部１４０とを
含む駆動回路１２０を含んでいる。駆動回路１２０は，
図示の例では，アナログデータの入出力が行われるアナ
ログスイッチ１１０を駆動する。
る半導体集積回路１００を，図１を参照しながら説明す
る。半導体集積回路１００は，図１に示したように，電
源電圧以上の電圧を生成する昇圧部１３０と，昇圧部１
３０に接続され，入力信号に応じて昇圧部１３０で生成
された電源電圧以上の電圧を出力する出力部１４０とを
含む駆動回路１２０を含んでいる。駆動回路１２０は，
図示の例では，アナログデータの入出力が行われるアナ
ログスイッチ１１０を駆動する。
【００２３】アナログスイッチ１１０は，ＰＭＯＳＭ４
と，ＮＭＯＳＭ５とにより構成されている。ＰＭＯＳＭ
４のソース及びＮＭＯＳＭ５のドレインはアナログデー
タの入力Ｔ１に接続されている。ＰＭＯＳＭ４のドレイ
ン及びＮＭＯＳＭ５のソースはアナログデータの出力Ｔ
２に接続されている。
と，ＮＭＯＳＭ５とにより構成されている。ＰＭＯＳＭ
４のソース及びＮＭＯＳＭ５のドレインはアナログデー
タの入力Ｔ１に接続されている。ＰＭＯＳＭ４のドレイ
ン及びＮＭＯＳＭ５のソースはアナログデータの出力Ｔ
２に接続されている。
【００２４】駆動回路１２０は，アナログスイッチ１１
０を制御するための電源電圧レベルＶＤＤあるいは接地
電圧レベルＧＮＤの電圧が印加される入力Ｔ３が入力さ
れ，入力Ｔ３に対して直列に接続された２つのインバー
タＩＮＶ１，ＩＮＶ２と，電源電圧以上の電圧を生成す
る昇圧部１３０と，昇圧部１３０に接続され，インバー
タＩＮＶ１の出力に応じて，昇圧部１３０で生成された
電源電圧以上の電圧をアナログスイッチ１１０に印加す
る出力部１４０とにより構成されている。
０を制御するための電源電圧レベルＶＤＤあるいは接地
電圧レベルＧＮＤの電圧が印加される入力Ｔ３が入力さ
れ，入力Ｔ３に対して直列に接続された２つのインバー
タＩＮＶ１，ＩＮＶ２と，電源電圧以上の電圧を生成す
る昇圧部１３０と，昇圧部１３０に接続され，インバー
タＩＮＶ１の出力に応じて，昇圧部１３０で生成された
電源電圧以上の電圧をアナログスイッチ１１０に印加す
る出力部１４０とにより構成されている。
【００２５】インバータＩＮＶ１の出力は，アナログス
イッチ１１０内のＰＭＯＳＭ４のゲートＧ４に接続され
るとともに，出力部１４０を介してアナログスイッチ１
１０内のＮＭＯＳＭ５のゲートＧ５に接続されている。
さらに，インバータＩＮＶ１の出力はインバータＩＮＶ
２を介して昇圧部１３０に接続されている。
イッチ１１０内のＰＭＯＳＭ４のゲートＧ４に接続され
るとともに，出力部１４０を介してアナログスイッチ１
１０内のＮＭＯＳＭ５のゲートＧ５に接続されている。
さらに，インバータＩＮＶ１の出力はインバータＩＮＶ
２を介して昇圧部１３０に接続されている。
【００２６】昇圧部１３０は，少なくとも電源電圧以上
の電圧と電源電圧との差分に相当する電荷を蓄えるキャ
パシタＣ１と，ＰＭＯＳＭ１とを含んでいる。ＰＭＯＳ
Ｍ１のソースは電源に接続され，ドレインは出力部１４
０を構成するＰＭＯＳＭ２のソースと接続されている。
キャパシタＣ１は，ＰＭＯＳＭ１のゲートＧ１とＰＭＯ
ＳＭ１のドレインとの間に接続されている。なお，図中
符号Ｄ１は，ＰＭＯＳＭ１のドレインとＮＷＥＬＬ間の
寄生ダイオードである。
の電圧と電源電圧との差分に相当する電荷を蓄えるキャ
パシタＣ１と，ＰＭＯＳＭ１とを含んでいる。ＰＭＯＳ
Ｍ１のソースは電源に接続され，ドレインは出力部１４
０を構成するＰＭＯＳＭ２のソースと接続されている。
キャパシタＣ１は，ＰＭＯＳＭ１のゲートＧ１とＰＭＯ
ＳＭ１のドレインとの間に接続されている。なお，図中
符号Ｄ１は，ＰＭＯＳＭ１のドレインとＮＷＥＬＬ間の
寄生ダイオードである。
【００２７】出力部１４０は，ＰＭＯＳＭ２とＮＭＯＳ
Ｍ３とからなり，このＰＭＯＳＭ２とＮＭＯＳＭ３が，
インバータＩＮＶ１の出力とアナログスイッチ１１０内
のＮＭＯＳＭ５のゲートＧ５との間に並列に接続されて
いる。ＰＭＯＳＭ２のソースはＰＭＯＳＭ１のドレイン
に接続され，ＰＭＯＳＭ２のドレインは，ＮＭＯＳＭ３
のドレインに接続されている。ＮＭＯＳＭ３のソースは
接地されている。かかる構成からなる出力部１４０は，
通常のインバータと同様に論理レベルを反転させる機能
を有するが，接地電圧ＧＮＤが印加されると，後述する
ように，電源電圧ＶＤＤ以上の電圧を後段のＮＭＯＳＭ
５のゲートＧ５に印加する点で通常のインバータと異な
る。
Ｍ３とからなり，このＰＭＯＳＭ２とＮＭＯＳＭ３が，
インバータＩＮＶ１の出力とアナログスイッチ１１０内
のＮＭＯＳＭ５のゲートＧ５との間に並列に接続されて
いる。ＰＭＯＳＭ２のソースはＰＭＯＳＭ１のドレイン
に接続され，ＰＭＯＳＭ２のドレインは，ＮＭＯＳＭ３
のドレインに接続されている。ＮＭＯＳＭ３のソースは
接地されている。かかる構成からなる出力部１４０は，
通常のインバータと同様に論理レベルを反転させる機能
を有するが，接地電圧ＧＮＤが印加されると，後述する
ように，電源電圧ＶＤＤ以上の電圧を後段のＮＭＯＳＭ
５のゲートＧ５に印加する点で通常のインバータと異な
る。
【００２８】上記構成からなる半導体集積回路１００の
動作について説明する。なお，電源電圧ＶＤＤを２Ｖ，
接地電圧ＧＮＤを０Ｖとし，寄生ダイオードＤ１のしき
い値電圧ＶＴＤ１を０．５Ｖとする。
動作について説明する。なお，電源電圧ＶＤＤを２Ｖ，
接地電圧ＧＮＤを０Ｖとし，寄生ダイオードＤ１のしき
い値電圧ＶＴＤ１を０．５Ｖとする。
【００２９】まず，入力Ｔ３が０Ｖであるとき，インバ
ータＩＮＶ１により出力ノードＮ３は２Ｖとなる。ま
た，インバータＩＮＶ２の出力ノードＮ６は０Ｖとな
り，ＰＭＯＳＭ１はオンして，ＰＭＯＳＭ１のドレイン
に接続されたノードＮ５は２Ｖとなる。また，インバー
タＩＮＶ１の出力が２Ｖであるので，出力部１４０の出
力ノードＮ４は０Ｖとなる。ノードＮ３が２Ｖであり，
ノードＮ４が０Ｖであるため，アナログスイッチ１１０
はオフしている。このとき，キャパシタＣ１の両端の電
位差（Ｎ６−Ｎ５）ＶＣ１＝−２Ｖである。
ータＩＮＶ１により出力ノードＮ３は２Ｖとなる。ま
た，インバータＩＮＶ２の出力ノードＮ６は０Ｖとな
り，ＰＭＯＳＭ１はオンして，ＰＭＯＳＭ１のドレイン
に接続されたノードＮ５は２Ｖとなる。また，インバー
タＩＮＶ１の出力が２Ｖであるので，出力部１４０の出
力ノードＮ４は０Ｖとなる。ノードＮ３が２Ｖであり，
ノードＮ４が０Ｖであるため，アナログスイッチ１１０
はオフしている。このとき，キャパシタＣ１の両端の電
位差（Ｎ６−Ｎ５）ＶＣ１＝−２Ｖである。
【００３０】次いで，図２に示したように，入力Ｔ３を
０Ｖから２Ｖに変化させると，ノードＮ３は２Ｖから０
Ｖとなり，ノードＮ６は０Ｖから２ＶとなりＰＭＯＳＭ
１はオフする。また，出力部１４０内では，ＰＭＯＳＭ
２はオンし，ＮＭＯＳＭ３はオフする。このとき，キャ
パシタＣ１の電荷は保存されて電位差ＶＣ１＝−２Ｖで
変化しないので，ノードＮ６が０Ｖから２Ｖに変化する
ことにより，ノードＮ５の電圧は２Ｖから４Ｖへと変化
する。このとき，寄生ダイオードＤ１はオンして，ノー
ドＮ５の電圧ＶＮ５はＶＮ５−ＶＤＤ＜ＶＴＤとなるま
でオンし続ける。したがって，ノードＮ５の電圧ＶＴ５
＝ＶＤＤ＋ＶＴＤ＝２．５Ｖとなる。そして，出力部１
４０内のＰＭＯＳＭ２がオンしているので，ノードＮ４
も２．５Ｖとなる。
０Ｖから２Ｖに変化させると，ノードＮ３は２Ｖから０
Ｖとなり，ノードＮ６は０Ｖから２ＶとなりＰＭＯＳＭ
１はオフする。また，出力部１４０内では，ＰＭＯＳＭ
２はオンし，ＮＭＯＳＭ３はオフする。このとき，キャ
パシタＣ１の電荷は保存されて電位差ＶＣ１＝−２Ｖで
変化しないので，ノードＮ６が０Ｖから２Ｖに変化する
ことにより，ノードＮ５の電圧は２Ｖから４Ｖへと変化
する。このとき，寄生ダイオードＤ１はオンして，ノー
ドＮ５の電圧ＶＮ５はＶＮ５−ＶＤＤ＜ＶＴＤとなるま
でオンし続ける。したがって，ノードＮ５の電圧ＶＴ５
＝ＶＤＤ＋ＶＴＤ＝２．５Ｖとなる。そして，出力部１
４０内のＰＭＯＳＭ２がオンしているので，ノードＮ４
も２．５Ｖとなる。
【００３１】本実施の形態にかかる半導体集積回路１０
０におけるアナログスイッチ１１０を構成するＭＯＳの
トランスコンダクタンスｇｍについて，上述の従来技術
との比較において説明する。寄生ダイオードＤ１のしき
い値電圧ＶＴＤ＝０．５Ｖ，電源電圧ＶＤＤを２Ｖから
１．８Ｖに低下させる場合について考察する。電源電圧
ＶＤＤが２Ｖの場合には入力Ｔ１と出力Ｔ２の電圧はと
もに１Ｖである。そして，入力Ｔ３の電圧が２Ｖのとき
には，ノードＮ３の電圧は０Ｖであり，ノードＮ４の電
圧は電源電圧ＶＤＤ＋ＶＴＤ＝２．５Ｖである。したが
って，アナログスイッチ１１０を構成するＮＭＯＳＭ５
の（Ｖｇｓ−ＶＴｎ）は，従来回路に比べてＶＴＤ＝
０．５Ｖ分だけ高くなり０．７Ｖとなる。そして，電源
電圧ＶＤＤを２Ｖから１．８Ｖに低下させると。ＮＭＯ
ＳＭ５の（Ｖｇｓ−ＶＴｎ）は，同様に，従来回路に比
べてＶＴＤ＝０．５Ｖ分だけ高くなり０．６Ｖとなる。
０におけるアナログスイッチ１１０を構成するＭＯＳの
トランスコンダクタンスｇｍについて，上述の従来技術
との比較において説明する。寄生ダイオードＤ１のしき
い値電圧ＶＴＤ＝０．５Ｖ，電源電圧ＶＤＤを２Ｖから
１．８Ｖに低下させる場合について考察する。電源電圧
ＶＤＤが２Ｖの場合には入力Ｔ１と出力Ｔ２の電圧はと
もに１Ｖである。そして，入力Ｔ３の電圧が２Ｖのとき
には，ノードＮ３の電圧は０Ｖであり，ノードＮ４の電
圧は電源電圧ＶＤＤ＋ＶＴＤ＝２．５Ｖである。したが
って，アナログスイッチ１１０を構成するＮＭＯＳＭ５
の（Ｖｇｓ−ＶＴｎ）は，従来回路に比べてＶＴＤ＝
０．５Ｖ分だけ高くなり０．７Ｖとなる。そして，電源
電圧ＶＤＤを２Ｖから１．８Ｖに低下させると。ＮＭＯ
ＳＭ５の（Ｖｇｓ−ＶＴｎ）は，同様に，従来回路に比
べてＶＴＤ＝０．５Ｖ分だけ高くなり０．６Ｖとなる。
【００３２】ＮＭＯＳＭ５のトランスコンダクタンスｇ
ｍは，（Ｖｇｓ−ＶＴｎ）に比例するので，ＮＭＯＳＭ
５のトランスコンダクタンスｇｍは，ＶＤＤ＝１．８Ｖ
のときには，ＶＤＤ＝２．０Ｖの場合に比べて０．６／
０．７＝８５．７％になる。従来回路では電源電圧ＶＤ
Ｄを２Ｖから１．８Ｖに低下させるとトランスコンダク
タンスｇｍが５０％になっていたので大幅な改善であ
る。したがって，Ｍ５のディメンジョンを大きくせずと
も必要なトランスコンダクタンスｇｍを実現できる。
ｍは，（Ｖｇｓ−ＶＴｎ）に比例するので，ＮＭＯＳＭ
５のトランスコンダクタンスｇｍは，ＶＤＤ＝１．８Ｖ
のときには，ＶＤＤ＝２．０Ｖの場合に比べて０．６／
０．７＝８５．７％になる。従来回路では電源電圧ＶＤ
Ｄを２Ｖから１．８Ｖに低下させるとトランスコンダク
タンスｇｍが５０％になっていたので大幅な改善であ
る。したがって，Ｍ５のディメンジョンを大きくせずと
も必要なトランスコンダクタンスｇｍを実現できる。
【００３３】また，ＮＭＯＳＭ５のドレイン電流Ｉ
Ｄは，（Ｖｇｓ−ＶＴｎ）の二乗に比例するので，ＮＭ
ＯＳＭ５のドレイン電流ＩＤは，ＶＤＤ＝１．８Ｖのと
きには，ＶＤＤ＝２．０Ｖの場合に比べて（０．６／
０．７）２＝７３．５％になる。従来回路では電源電圧
ＶＤＤを２Ｖから１．８Ｖに低下させるとトランスコン
ダクタンスｇｍが２５％になっていたので大幅な改善で
ある。
Ｄは，（Ｖｇｓ−ＶＴｎ）の二乗に比例するので，ＮＭ
ＯＳＭ５のドレイン電流ＩＤは，ＶＤＤ＝１．８Ｖのと
きには，ＶＤＤ＝２．０Ｖの場合に比べて（０．６／
０．７）２＝７３．５％になる。従来回路では電源電圧
ＶＤＤを２Ｖから１．８Ｖに低下させるとトランスコン
ダクタンスｇｍが２５％になっていたので大幅な改善で
ある。
【００３４】本実施の形態によれば，アナログスイッチ
１１０に対して電源電圧以上の電圧を印加することがで
きる。このため，電源電圧を低下させた場合であって
も，ＰＭＯＳＭ５のトランスコンダクタンスの低下の割
合を相対的に小さくすることができる。このため，半導
体集積回路１００が用いられる電子機器の低電圧化を図
ることが可能である。
１１０に対して電源電圧以上の電圧を印加することがで
きる。このため，電源電圧を低下させた場合であって
も，ＰＭＯＳＭ５のトランスコンダクタンスの低下の割
合を相対的に小さくすることができる。このため，半導
体集積回路１００が用いられる電子機器の低電圧化を図
ることが可能である。
【００３５】（第２の実施の形態）本実施の形態にかか
る半導体集積回路２００を，図３及び図４を参照しなが
ら説明する。なお，半導体集積回路２００は，上記半導
体集積回路１００を改良したものであるため，半導体集
積回路１００との相違点についてのみ説明する。半導体
集積回路２００は，ＰＭＯＳＭ１のバルク及び寄生ダイ
オードＤ１がＶＤＤに接続されていない。すなわち，昇
圧部２４０内のＰＭＯＳＭ１と出力部２３０内のＰＭＯ
ＳＭ２とが，図４に示したように，物理的にウェハに形
成される所のＮＷＥＬＬを電源電圧ＶＤＤに接続してい
ない。
る半導体集積回路２００を，図３及び図４を参照しなが
ら説明する。なお，半導体集積回路２００は，上記半導
体集積回路１００を改良したものであるため，半導体集
積回路１００との相違点についてのみ説明する。半導体
集積回路２００は，ＰＭＯＳＭ１のバルク及び寄生ダイ
オードＤ１がＶＤＤに接続されていない。すなわち，昇
圧部２４０内のＰＭＯＳＭ１と出力部２３０内のＰＭＯ
ＳＭ２とが，図４に示したように，物理的にウェハに形
成される所のＮＷＥＬＬを電源電圧ＶＤＤに接続してい
ない。
【００３６】半導体集積回路２００の動作は半導体集積
回路１００の動作と実質的に同様であるが，入力Ｔ３が
０Ｖから２Ｖに遷移して，ノードＮ５が２Ｖから４Ｖへ
と変化したとき，寄生ダイオードＤ１を通って電荷が流
出しないので，ノードＮ４は４Ｖに保持されている。そ
して，出力部２４０により，アナログスイッチ１１０内
のＮＭＯＳＭ５のゲートに４Ｖの電圧が印加される。
回路１００の動作と実質的に同様であるが，入力Ｔ３が
０Ｖから２Ｖに遷移して，ノードＮ５が２Ｖから４Ｖへ
と変化したとき，寄生ダイオードＤ１を通って電荷が流
出しないので，ノードＮ４は４Ｖに保持されている。そ
して，出力部２４０により，アナログスイッチ１１０内
のＮＭＯＳＭ５のゲートに４Ｖの電圧が印加される。
【００３７】本実施の形態にかかる半導体集積回路２０
０におけるアナログスイッチ２１０を構成するＭＯＳの
トランスコンダクタンスｇｍについて，上述の従来技術
との比較において説明する。第１の実施の形態の場合と
同様の条件のもとで電源電圧を２Ｖとすると，アナログ
スイッチ１１０を構成するＮＭＯＳＭ５の（Ｖｇｓ−Ｖ
Ｔｎ）は，従来回路に比べてＶｃ１＝２Ｖ分だけ高くな
り２．２Ｖとなる。そして，電源電圧を２Ｖから１．８
Ｖに低下させると，ＮＭＯＳＭ５の（Ｖｇｓ−ＶＴｎ）
は，同様に，従来回路に比べてＶｃ１＝２Ｖ分だけ高く
なり２．１Ｖとなる。
０におけるアナログスイッチ２１０を構成するＭＯＳの
トランスコンダクタンスｇｍについて，上述の従来技術
との比較において説明する。第１の実施の形態の場合と
同様の条件のもとで電源電圧を２Ｖとすると，アナログ
スイッチ１１０を構成するＮＭＯＳＭ５の（Ｖｇｓ−Ｖ
Ｔｎ）は，従来回路に比べてＶｃ１＝２Ｖ分だけ高くな
り２．２Ｖとなる。そして，電源電圧を２Ｖから１．８
Ｖに低下させると，ＮＭＯＳＭ５の（Ｖｇｓ−ＶＴｎ）
は，同様に，従来回路に比べてＶｃ１＝２Ｖ分だけ高く
なり２．１Ｖとなる。
【００３８】ＮＭＯＳＭ５のトランスコンダクタンスｇ
ｍは，（Ｖｇｓ−ＶＴｎ）に比例するので，ＮＭＯＳＭ
５のトランスコンダクタンスｇｍは，ＶＤＤ＝１．８Ｖ
のときには，ＶＤＤ＝２．０Ｖの場合に比べて２．１／
２．２＝９５．５％になる。従来回路では電源電圧ＶＤ
Ｄを２Ｖから１．８Ｖに低下させるとトランスコンダク
タンスｇｍが５０％になっていたので大幅な改善であ
る。したがって，Ｍ５のディメンジョンを大きくせずと
も必要なトランスコンダクタンスｇｍを実現できる。
ｍは，（Ｖｇｓ−ＶＴｎ）に比例するので，ＮＭＯＳＭ
５のトランスコンダクタンスｇｍは，ＶＤＤ＝１．８Ｖ
のときには，ＶＤＤ＝２．０Ｖの場合に比べて２．１／
２．２＝９５．５％になる。従来回路では電源電圧ＶＤ
Ｄを２Ｖから１．８Ｖに低下させるとトランスコンダク
タンスｇｍが５０％になっていたので大幅な改善であ
る。したがって，Ｍ５のディメンジョンを大きくせずと
も必要なトランスコンダクタンスｇｍを実現できる。
【００３９】また，ＮＭＯＳＭ５のドレイン電流Ｉ
Ｄは，（Ｖｇｓ−ＶＴｎ）の二乗に比例するので，ＮＭ
ＯＳＭ５のドレイン電流ＩＤは，ＶＤＤ＝１．８Ｖのと
きには，ＶＤＤ＝２．０Ｖの場合に比べて（２．１／
２．２）２＝９１．１％になる。従来回路では電源電圧
ＶＤＤを２Ｖから１．８Ｖに低下させるとトランスコン
ダクタンスｇｍが２５％になっていたので大幅な改善で
ある。
Ｄは，（Ｖｇｓ−ＶＴｎ）の二乗に比例するので，ＮＭ
ＯＳＭ５のドレイン電流ＩＤは，ＶＤＤ＝１．８Ｖのと
きには，ＶＤＤ＝２．０Ｖの場合に比べて（２．１／
２．２）２＝９１．１％になる。従来回路では電源電圧
ＶＤＤを２Ｖから１．８Ｖに低下させるとトランスコン
ダクタンスｇｍが２５％になっていたので大幅な改善で
ある。
【００４０】本実施の形態では，キャパシタＣ１に蓄積
された電荷が寄生ダイオードＤ１を通って流出しないの
で，第１の実施の場合に比べて，より高い電圧をアナロ
グスイッチ１１０に印加することができる。このため，
ＰＭＯＳＭ５のディメンジョンを大きくせずとも，必要
なトランスコンダクタンスｇｍを確保することが可能で
ある。
された電荷が寄生ダイオードＤ１を通って流出しないの
で，第１の実施の場合に比べて，より高い電圧をアナロ
グスイッチ１１０に印加することができる。このため，
ＰＭＯＳＭ５のディメンジョンを大きくせずとも，必要
なトランスコンダクタンスｇｍを確保することが可能で
ある。
【００４１】（第３の実施の形態）本実施の形態にかか
る半導体集積回路３００を，図５を参照しながら説明す
る。半導体集積回路３００は，上記半導体集積回路２０
０を改良したものであり，昇圧部３３０内のＰＭＯＳＭ
１のドレインを電源電圧ＶＤＤに比べて変動の小さな電
圧源ＶＲＦに接続している。この電圧源ＶＲＦとして
は，例えば，バンドギャップジェネレータを用いること
ができる。
る半導体集積回路３００を，図５を参照しながら説明す
る。半導体集積回路３００は，上記半導体集積回路２０
０を改良したものであり，昇圧部３３０内のＰＭＯＳＭ
１のドレインを電源電圧ＶＤＤに比べて変動の小さな電
圧源ＶＲＦに接続している。この電圧源ＶＲＦとして
は，例えば，バンドギャップジェネレータを用いること
ができる。
【００４２】半導体集積回路３００の動作は半導体集積
回路２００の動作と同様であるが，入力Ｔ３が０Ｖから
２Ｖに遷移したとき，ノードＮ５はＶＲＦからＶＲＦの
２倍に保持される。そして，出力部１４０により，アナ
ログスイッチ１１０内のＮＭＯＳＭ５のゲートにＶＲＦ
の２倍の電圧が印加される。
回路２００の動作と同様であるが，入力Ｔ３が０Ｖから
２Ｖに遷移したとき，ノードＮ５はＶＲＦからＶＲＦの
２倍に保持される。そして，出力部１４０により，アナ
ログスイッチ１１０内のＮＭＯＳＭ５のゲートにＶＲＦ
の２倍の電圧が印加される。
【００４３】ＶＲＦの電圧の変動値がＶＤＤに比べて小
さいとき，アナログスイッチを構成するＮＭＯＳＭ５の
Ｖｇｓの変動は，上記第１の実施の形態や第２の実施の
形態の場合に比べて小さくなるので，ＮＭＯＳＭ５のト
ランスコンダクタンスｇｍの変動も小さくなり，電源電
圧変動に対して安定した特性を得ることができる。
さいとき，アナログスイッチを構成するＮＭＯＳＭ５の
Ｖｇｓの変動は，上記第１の実施の形態や第２の実施の
形態の場合に比べて小さくなるので，ＮＭＯＳＭ５のト
ランスコンダクタンスｇｍの変動も小さくなり，電源電
圧変動に対して安定した特性を得ることができる。
【００４４】さらに，電圧源ＶＲＦを制御すれば，ＮＭ
ＯＳＭ５のディメンジョンを変えなくてもトランスコン
ダクタンスｇｍの関係を変えることができる。このた
め，ＮＭＯＳＭ５を，スイッチングのノイズが少ないデ
ィメンジョンにした後でもトランスコンダクタンスｇｍ
を調節することができる。
ＯＳＭ５のディメンジョンを変えなくてもトランスコン
ダクタンスｇｍの関係を変えることができる。このた
め，ＮＭＯＳＭ５を，スイッチングのノイズが少ないデ
ィメンジョンにした後でもトランスコンダクタンスｇｍ
を調節することができる。
【００４５】（第４の実施の形態）本実施の形態にかか
る半導体集積回路４００を，図６及び図７を参照しなが
ら説明する。半導体集積回路４００は，上記半導体集積
回路１００を改良したものであり，アナログスイッチ１
１０内のＰＭＯＳＭ４のゲート端子Ｇ４に，新たに降圧
部４５０と第２出力部４６０とを接続したものである。
すなわち，本実施の形態では，アナログスイッチ１１０
内のＮＭＯＳＭ５のゲート電圧を上昇させるとともに，
ＰＭＯＳＭ４のゲート電圧を降下させる点に特徴があ
る。以下では，降圧部４５０及び第２出力部４６０につ
いてのみ説明する。
る半導体集積回路４００を，図６及び図７を参照しなが
ら説明する。半導体集積回路４００は，上記半導体集積
回路１００を改良したものであり，アナログスイッチ１
１０内のＰＭＯＳＭ４のゲート端子Ｇ４に，新たに降圧
部４５０と第２出力部４６０とを接続したものである。
すなわち，本実施の形態では，アナログスイッチ１１０
内のＮＭＯＳＭ５のゲート電圧を上昇させるとともに，
ＰＭＯＳＭ４のゲート電圧を降下させる点に特徴があ
る。以下では，降圧部４５０及び第２出力部４６０につ
いてのみ説明する。
【００４６】降圧部４５０は，少なくとも電源電圧と接
地電圧以下の電圧との差分に相当する電荷を備えるキャ
パシタＣ２と，ＮＭＯＳＭ８とを含んでいる。ＮＭＯＳ
Ｍ８のドレインは接地され，ソースは第２出力部４６０
を構成するＮＭＯＳＭ７のソースと接続されている。キ
ャパシタＣ２は，ＮＭＯＳＭ８のゲートとＮＭＯＳＭ７
のソースとの間に接続されている。なお，図中符号Ｄ２
は，ＮＭＯＳＭ８のドレインとＰＷＥＬＬ間の寄生ダイ
オードである。
地電圧以下の電圧との差分に相当する電荷を備えるキャ
パシタＣ２と，ＮＭＯＳＭ８とを含んでいる。ＮＭＯＳ
Ｍ８のドレインは接地され，ソースは第２出力部４６０
を構成するＮＭＯＳＭ７のソースと接続されている。キ
ャパシタＣ２は，ＮＭＯＳＭ８のゲートとＮＭＯＳＭ７
のソースとの間に接続されている。なお，図中符号Ｄ２
は，ＮＭＯＳＭ８のドレインとＰＷＥＬＬ間の寄生ダイ
オードである。
【００４７】第２出力部４６０は，ＰＭＯＳＭ６とＮＭ
ＯＳＭ７とからなり，このＰＭＯＳＭ６とＮＭＯＳＭ７
が，インバータＩＮＶ３の出力と，アナログスイッチ１
１０内のＰＭＯＳＭ４のゲートＧ４との間に並列に接続
されている。ＮＭＯＳＭ７のソースはＮＭＯＳＭ８のド
レインに接続され，ＮＭＯＳＭ７のドレインは，ＰＭＯ
ＳＭ６のドレインに接続されている。ＰＭＯＳＭ６のソ
ースは電源に接続されている。かかる構成からなる第２
出力部４６０は，通常のインバータと同様に論理レベル
を反転させる機能を有するが，電源電圧ＶＤＤが印加さ
れると，後述するように，接地電圧以下の電圧を後段の
ＰＭＯＳＭ４のゲートＧ４に印加する点で通常のインバ
ータと異なる。
ＯＳＭ７とからなり，このＰＭＯＳＭ６とＮＭＯＳＭ７
が，インバータＩＮＶ３の出力と，アナログスイッチ１
１０内のＰＭＯＳＭ４のゲートＧ４との間に並列に接続
されている。ＮＭＯＳＭ７のソースはＮＭＯＳＭ８のド
レインに接続され，ＮＭＯＳＭ７のドレインは，ＰＭＯ
ＳＭ６のドレインに接続されている。ＰＭＯＳＭ６のソ
ースは電源に接続されている。かかる構成からなる第２
出力部４６０は，通常のインバータと同様に論理レベル
を反転させる機能を有するが，電源電圧ＶＤＤが印加さ
れると，後述するように，接地電圧以下の電圧を後段の
ＰＭＯＳＭ４のゲートＧ４に印加する点で通常のインバ
ータと異なる。
【００４８】上記構成からなる半導体集積回路４００の
動作について説明する。なお，寄生ダイオードＤ２のし
きい値電圧ＶＴＤ２を０．５Ｖとし，他の条件について
は，他の実施の形態の場合と同様とする。
動作について説明する。なお，寄生ダイオードＤ２のし
きい値電圧ＶＴＤ２を０．５Ｖとし，他の条件について
は，他の実施の形態の場合と同様とする。
【００４９】まず，入力Ｔ３が０Ｖであるとき，インバ
ータＩＮＶ１により出力ノードＮ８は２Ｖとなる。ＮＭ
ＯＳＭ８はオンして，ＮＭＯＳＭ８のドレインに接地さ
れたノードＮ９は０Ｖとなる。また，インバータＩＮＶ
３の出力は０Ｖであるので，第２出力部４６０の出力ノ
ードＮ３は２Ｖとなる。ノードＮ３が２Ｖであり，ノー
ドＮ４は上記他の実施の形態と同様に０Ｖであるため，
アナログスイッチ１１０はオフしている。このとき，キ
ャパシタＣ２の両端の電位差（Ｎ８−Ｎ９）＝２Ｖであ
る。
ータＩＮＶ１により出力ノードＮ８は２Ｖとなる。ＮＭ
ＯＳＭ８はオンして，ＮＭＯＳＭ８のドレインに接地さ
れたノードＮ９は０Ｖとなる。また，インバータＩＮＶ
３の出力は０Ｖであるので，第２出力部４６０の出力ノ
ードＮ３は２Ｖとなる。ノードＮ３が２Ｖであり，ノー
ドＮ４は上記他の実施の形態と同様に０Ｖであるため，
アナログスイッチ１１０はオフしている。このとき，キ
ャパシタＣ２の両端の電位差（Ｎ８−Ｎ９）＝２Ｖであ
る。
【００５０】次いで，図７に示したように，入力Ｔ３を
０Ｖから２Ｖに変化させると，ノードＮ８は２Ｖから０
ＶとなりＮＭＯＳＭ８はオフする。また，第２出力部４
６０内では，ＮＭＯＳＭ７はオンし，ＰＭＯＳＭ６はオ
フする。このとき，キャパシタＣ２の電荷は保存されて
電位差２Ｖで変化しないので，ノードＮ８が２Ｖから０
Ｖへ変化することにより，ノードＮ９の電圧は０Ｖから
−２Ｖへと変化する。このとき，寄生ダイオードＤ２は
オンして，ノードＮ９の電圧ＶＮ９はＧＮＤ−ＶＮ９＜
ＶＴＤとなるまでオンし続ける。したがって，ノードＮ
９の電圧ＶＴ９＝ＶＤＤ−ＶＴＤ＝−０．５Ｖとなる。
そして，第２出力部４６０内のＮＭＯＳＭ７がオンして
いるので，ノードＮ３も−０．５Ｖとなる。
０Ｖから２Ｖに変化させると，ノードＮ８は２Ｖから０
ＶとなりＮＭＯＳＭ８はオフする。また，第２出力部４
６０内では，ＮＭＯＳＭ７はオンし，ＰＭＯＳＭ６はオ
フする。このとき，キャパシタＣ２の電荷は保存されて
電位差２Ｖで変化しないので，ノードＮ８が２Ｖから０
Ｖへ変化することにより，ノードＮ９の電圧は０Ｖから
−２Ｖへと変化する。このとき，寄生ダイオードＤ２は
オンして，ノードＮ９の電圧ＶＮ９はＧＮＤ−ＶＮ９＜
ＶＴＤとなるまでオンし続ける。したがって，ノードＮ
９の電圧ＶＴ９＝ＶＤＤ−ＶＴＤ＝−０．５Ｖとなる。
そして，第２出力部４６０内のＮＭＯＳＭ７がオンして
いるので，ノードＮ３も−０．５Ｖとなる。
【００５１】また，第１の実施の形態の場合と同様に，
ノードＮ５の電圧は２．５Ｖとなり，ＰＭＯＳＭ２がオ
ンしているので，ノードＮ４は２．５Ｖとなる。
ノードＮ５の電圧は２．５Ｖとなり，ＰＭＯＳＭ２がオ
ンしているので，ノードＮ４は２．５Ｖとなる。
【００５２】本実施の形態によれば，アナログスイッチ
１１０に対して電源電圧以上の電圧及び接地電圧以下の
電圧を印加することができる。このため，電源電圧を低
下させた場合であっても，ＮＭＯＳＭ４及びＰＭＯＳＭ
５のトランスコンダクタンスの低下の割合を相対的に小
さくすることができる。このため，半導体集積回路４０
０が用いられる電子機器の低電圧化を図ることが可能で
ある。
１１０に対して電源電圧以上の電圧及び接地電圧以下の
電圧を印加することができる。このため，電源電圧を低
下させた場合であっても，ＮＭＯＳＭ４及びＰＭＯＳＭ
５のトランスコンダクタンスの低下の割合を相対的に小
さくすることができる。このため，半導体集積回路４０
０が用いられる電子機器の低電圧化を図ることが可能で
ある。
【００５３】以上，添付図面を参照しながら本発明にか
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【００５４】例えば，上記実施の形態では，アナログス
イッチのゲートを駆動する場合の一例を示したが，本発
明にかかる駆動回路はこれに限定されず，大きな必要な
トランスコンダクタンスｇｍが必要なインバータ等の論
理ゲートを駆動するためにも用いることもできる。
イッチのゲートを駆動する場合の一例を示したが，本発
明にかかる駆動回路はこれに限定されず，大きな必要な
トランスコンダクタンスｇｍが必要なインバータ等の論
理ゲートを駆動するためにも用いることもできる。
【００５５】
【発明の効果】以上説明したように，本発明によれば，
大きなトランスコンダクタンスｇｍを必要とする素子に
対して電源電圧以上の電圧を印加することができる。こ
のため，電源電圧を低下させた場合であっても，素子の
トランスコンダクタンスｇｍの低下の割合を相対的に小
さくすることができる。このため，かかる素子が用いら
れる電子機器の低電圧化を図ることが可能である。
大きなトランスコンダクタンスｇｍを必要とする素子に
対して電源電圧以上の電圧を印加することができる。こ
のため，電源電圧を低下させた場合であっても，素子の
トランスコンダクタンスｇｍの低下の割合を相対的に小
さくすることができる。このため，かかる素子が用いら
れる電子機器の低電圧化を図ることが可能である。
【００５６】また特に，請求項３に記載の発明によれ
ば，出力部からの電圧の変動を小さくすることができ
る。このため，電源電圧変動に対しても，素子への影響
を抑え安定した特性を得ることが可能である。さらに，
この電圧源を制御することにより，素子の搭載後であっ
ても，トランスコンダクタンスｇｍを調整することが可
能である。
ば，出力部からの電圧の変動を小さくすることができ
る。このため，電源電圧変動に対しても，素子への影響
を抑え安定した特性を得ることが可能である。さらに，
この電圧源を制御することにより，素子の搭載後であっ
ても，トランスコンダクタンスｇｍを調整することが可
能である。
【００５７】さらにまた，請求項４または５に記載の発
明によれば，素子に対して電源電圧以上の電圧を印加す
るとともに，接地電圧以下の電圧を印加することができ
るので，電源電圧を低下させた場合であっても，トラン
スコンダクタンスの低下を相対的に小さくすることが可
能である。このため，かかる半導体集積回路が用いられ
る電子機器の低電圧化を図ることが可能であるととも
に，接地電圧以下の電圧を印加することが有効な駆動部
に対して優れた効果を奏する。
明によれば，素子に対して電源電圧以上の電圧を印加す
るとともに，接地電圧以下の電圧を印加することができ
るので，電源電圧を低下させた場合であっても，トラン
スコンダクタンスの低下を相対的に小さくすることが可
能である。このため，かかる半導体集積回路が用いられ
る電子機器の低電圧化を図ることが可能であるととも
に，接地電圧以下の電圧を印加することが有効な駆動部
に対して優れた効果を奏する。
【図１】第１の実施の形態にかかる半導体集積回路の説
明図である。
明図である。
【図２】図１の半導体集積回路のタイミングチャートで
ある。
ある。
【図３】第２の実施の形態にかかる半導体集積回路の説
明図である。
明図である。
【図４】図３の半導体集積回路に用いられる寄生ダイオ
ードの説明図である。
ードの説明図である。
【図５】第３の実施の形態にかかる半導体集積回路の説
明図である。
明図である。
【図６】第４の実施の形態にかかる半導体集積回路の説
明図である。
明図である。
【図７】図６の半導体集積回路のタイミングチャートで
ある。
ある。
【図８】従来の半導体集積回路の説明図である。
１００，２００，３００，４００ 半導体集積回路 １１０ アナログスイッチ １２０，２２０，３２０，４２０ 駆動回路 １３０，２３０，３３０，４３０ 昇圧部 １４０，２４０，３４０ 出力部 ４４０ 第１出力部 ４５０ 降圧部 ４６０ 第２出力部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BG03 BG06 BH03 CD02 DF20 EZ20 5J055 AX14 AX49 AX63 BX05 CX24 DX22 EX14 EX17 EX19 EY10 EY12 EY29 EZ12 EZ54 EZ65 FX19 FX20 GX01 GX04 GX07
Claims (5)
- 【請求項１】 半導体集積回路において：電源電圧以上
の電圧を生成する昇圧部と；前記昇圧部に接続され，入
力信号に応じて前記昇圧部で生成された電源電圧以上の
電圧を出力する第１の出力部と；を備えたことを特徴と
する，半導体集積回路。 - 【請求項２】 前記昇圧部は，少なくとも前記電源電圧
以上の電圧と前記電源電圧との差分に相当する電荷を蓄
える第１のキャパシタを含むことを特徴とする，請求項
１に記載の半導体集積回路。 - 【請求項３】 前記昇圧部は，電圧変動の小さな独立の
電圧源を用いて前記電源電圧以上の電圧を生成すること
を特徴とする，請求項１または２に記載の半導体集積回
路。 - 【請求項４】 さらに，接地電圧以下の電圧を生成する
降圧部と；前記降圧部に接続され，前記入力信号に応じ
て前記降圧部で生成された接地電圧以下の電圧を出力す
る第２の出力部と；を備えたことを特徴とする，請求項
１，２または３のいずれかに記載の半導体集積回路。 - 【請求項５】 前記降圧部は，少なくとも前記接地電圧
と前記接地電圧以下の電圧との差分に相当する電荷を蓄
える第２のキャパシタを含むことを特徴とする，請求項
４に記載の半導体集積回路。
Priority Applications (2)
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|---|---|---|---|
| JP28951899A JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
| US09/615,707 US6380792B1 (en) | 1999-10-12 | 2000-07-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28951899A JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001111397A true JP2001111397A (ja) | 2001-04-20 |
| JP4354056B2 JP4354056B2 (ja) | 2009-10-28 |
Family
ID=17744309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28951899A Expired - Fee Related JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
Country Status (2)
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|---|---|
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| JP (1) | JP4354056B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006332838A (ja) * | 2005-05-24 | 2006-12-07 | Nec Electronics Corp | 半導体回路装置 |
| JP2010197079A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 磁気検出回路 |
| JP2013130802A (ja) * | 2011-12-22 | 2013-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
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| WO2006105052A1 (en) * | 2005-03-31 | 2006-10-05 | Spinnaker Semiconductor, Inc | Schottky barrier mosfet device and circuit |
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| KR101863973B1 (ko) * | 2013-07-08 | 2018-06-04 | 매그나칩 반도체 유한회사 | 씨모스 아날로그 스위치 회로 |
| CN106411302B (zh) * | 2015-07-28 | 2019-03-15 | 无锡华润上华科技有限公司 | 开关控制电路 |
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|---|---|---|---|---|
| US5216290A (en) * | 1988-10-19 | 1993-06-01 | Texas Instruments, Incorporated | Process of conserving charge and a boosting circuit in a high efficiency output buffer with NMOS output devices |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| EP0589123B1 (en) * | 1992-09-23 | 1998-06-24 | STMicroelectronics S.r.l. | A driver circuit for an electronic switch |
| KR0154157B1 (ko) * | 1994-04-29 | 1998-12-15 | 김주용 | 반도체 소자의 부스트랩 회로 |
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| JP2001014877A (ja) * | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 電圧発生回路およびそれを備えた半導体記憶装置 |
-
1999
- 1999-10-12 JP JP28951899A patent/JP4354056B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-13 US US09/615,707 patent/US6380792B1/en not_active Expired - Lifetime
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| JP2010197079A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 磁気検出回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6380792B1 (en) | 2002-04-30 |
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