JP2001100867A - Device with energy-saving function - Google Patents
Device with energy-saving functionInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、待機状態では消費
電力を節減することが可能な省エネルギー機能付き装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device with an energy saving function capable of saving power consumption in a standby state.
【０００２】[0002]
【従来の技術】従来、ファクシミリ装置など、待機状態
では消費電力を節減することが可能な省エネルギー機能
付き装置として、メイン制御用ＣＰＵとともに、省エネ
ルギーモード制御用ＣＰＵを設けて、省エネルギーモー
ド制御用ＣＰＵによりメイン制御用のＣＰＵおよびその
周辺回路の電源をオフさせ、省エネルギーモードを実現
した装置がある（特開平８−２１４０９６号公報）。2. Description of the Related Art Conventionally, as a device with an energy saving function, such as a facsimile machine, capable of saving power consumption in a standby state, a CPU for energy saving mode control is provided together with a CPU for main control. 2. Description of the Related Art There is an apparatus that realizes an energy saving mode by turning off a power supply of a main control CPU and peripheral circuits thereof (Japanese Patent Application Laid-Open No. H8-214096).
【０００３】この様な省エネルギー機能付き装置では、
省エネルギー効果を上げるために省エネルギーモードに
より電源をオフされるメイン制御用ＣＰＵおよびその周
辺回路の規模が、省エネルギーモード制御用ＣＰＵおよ
びその周辺回路の規模よりも非常に大きくなっている。In such a device with an energy saving function,
The scale of the main control CPU and its peripheral circuits, which are powered off in the energy saving mode in order to enhance the energy saving effect, is much larger than the scale of the energy saving mode control CPU and its peripheral circuits.
【０００４】従って、省エネルギー機能付き装置全体の
各回路ブロックへのリセット出力もメイン制御用ＣＰＵ
が行う事が多い。この場合、省エネルギー機能付き装置
全体の各回路ブロックへ出力されるリセット信号は、メ
イン制御用ＣＰＵの電源オフ時（省エネルギーモード
中）や、メイン制御用ＣＰＵへのリセットが解除される
までは、アクティブとなっている。Therefore, the reset output to each circuit block of the entire device with the energy saving function is also performed by the main control CPU.
Often do. In this case, the reset signal output to each circuit block of the entire device with the energy saving function remains active until the main control CPU is turned off (during the energy saving mode) or until the reset to the main control CPU is released. It has become.
【０００５】[0005]
【発明が解決しようとする課題】このメイン制御用ＣＰ
Ｕが出力するリセット信号は、省エネルギーモード中で
も電源供給される周辺（またはオプション）制御用のス
レーブＣＰＵにも入力されている事がある。The main control CP
The reset signal output by U may also be input to the peripheral (or optional) control slave CPU that is supplied with power even in the energy saving mode.
【０００６】この場合には、省エネルギーモード下でメ
イン制御用ＣＰＵの電源がオフされると、周辺（または
オプション）制御用のスレーブＣＰＵに対してリセット
信号が出力されてしまう、つまりリセット信号がアクテ
ィブになってしまう欠点があった。In this case, if the power of the main control CPU is turned off in the energy saving mode, a reset signal is output to the peripheral (or optional) control slave CPU, that is, the reset signal is activated. There was a disadvantage of becoming.
【０００７】そこで、本発明は、待機状態では消費電力
を節減することが可能な省エネルギー機能付き装置にお
いて、省エネルギーモード下でも動作すべき周辺（また
はオプション）制御用のスレーブＣＰＵを、省エネルギ
ーモード下で出力されるリセット信号に対して、プロテ
クトすることを目的とする。Accordingly, the present invention provides a device with an energy saving function capable of saving power consumption in a standby state, and a slave (or optional) control CPU for peripheral (or optional) control which is to be operated even in the energy saving mode. The purpose is to protect the output reset signal.
【０００８】[0008]
【課題を解決するための手段】本発明の請求項１記載の
省エネルギー機能付き装置は、省エネルギーモードのオ
ン／オフ電源制御を行う省エネルギーモード制御用ＣＰ
Ｕと、省エネルギーモード中は電源供給をストップされ
るとともにリセット信号を出力する、定常時のメイン制
御を行うメイン制御用ＣＰＵと、省エネルギーモード中
も電源供給されるとともに前記メイン制御用ＣＰＵから
の前記リセット信号を受ける、スレープ用ＣＰＵと、を
備えた省エネルギー機能付き装置において、前記スレー
プ用ＣＰＵは、省エネルギーモード中に前記メイン制御
用ＣＰＵから前記スレープ用ＣＰＵへの前記リセット信
号に対してプロテクトをかけることを特徴とする。According to a first aspect of the present invention, there is provided an apparatus having an energy saving function, comprising: an energy saving mode control CP for performing on / off power control of an energy saving mode.
U, a power supply is stopped during the energy saving mode, and a reset signal is output.The main control CPU performs a main control in a steady state. A slave CPU receiving a reset signal, wherein the slave CPU protects the reset signal from the main control CPU to the slave CPU during the energy saving mode. It is characterized by the following.
【０００９】この構成によれば、省エネルギーモード中
にメイン制御用ＣＰＵの電源がオフされることでメイン
制御用ＣＰＵから発生するリセット信号により、スレー
ブ用ＣＰＵがリセット状態にならないように、スレーブ
用ＣＰＵが自分へのリセット信号入力に対してプロテク
トをかけることで、省エネルギーモード下でも動作すべ
き周辺（またはオプション）制御用のスレーブ用ＣＰＵ
がリセットされることを防止する。According to this configuration, the slave CPU is prevented from being reset by the reset signal generated from the main control CPU when the power of the main control CPU is turned off during the energy saving mode. Protects the reset signal input to itself, so that it can operate even in the energy saving mode.
Is prevented from being reset.
【００１０】本発明の請求項２記載の省エネルギー機能
付き装置は、請求項１記載の省エネルギー機能付き装置
において、前記リセット信号とは逆論理でありかつ省エ
ネルギーモード中にはアクティブにならない第２リセッ
ト信号を、メイン制御用ＣＰＵから別ラインでスレーブ
用ＣＰＵに供給することを特徴とする。According to a second aspect of the present invention, there is provided the device having the energy saving function according to the first aspect, wherein the second reset signal has a logic opposite to that of the reset signal and is not activated during the energy saving mode. Is supplied from the main control CPU to the slave CPU via a separate line.
【００１１】この構成によれば、メイン制御用ＣＰＵか
ら、前記リセット信号とは逆論理でありかつ省エネルギ
ーモード中にはアクティブにならない第２リセット信号
を、スレーブ用ＣＰＵに供給している。これにより、ス
レーブ用ＣＰＵが自分へのリセット信号入力に対してプ
ロテクトをかけている最中に、スレーブ用ＣＰＵが何ら
かの理由で暴走してしまった場合にも、リセットするこ
とができる。[0011] According to this configuration, the second control signal, which has a logic opposite to that of the reset signal and is not activated during the energy saving mode, is supplied from the main control CPU to the slave CPU. Thus, even if the slave CPU goes out of control for some reason while the slave CPU protects the reset signal input to itself, it can be reset.
【００１２】本発明の請求項３記載の省エネルギー機能
付き装置は、請求項２記載の省エネルギー機能付き装置
において、前記リセット信号は電源オンに伴うパワーオ
ンリセット専用とし、前記第２リセット信号はその他の
リセットに使用することを特徴とする。According to a third aspect of the present invention, in the device with the energy saving function according to the second aspect, the reset signal is exclusively used for a power-on reset associated with power-on, and the second reset signal is used for other signals. It is used for resetting.
【００１３】この構成によれば、パワーオンリセット用
にのみ前記リセット信号を用い、別ラインの前記第２リ
セット信号をパワーオンリセット以外の通常のリセット
用に用いるように切り分けて使用することで、ソフトウ
エア設計上で構成を簡略化することが可能になる。According to this configuration, the reset signal is used only for the power-on reset, and the second reset signal on another line is separated and used so as to be used for a normal reset other than the power-on reset. The configuration can be simplified in software design.
【００１４】本発明の請求項４記載の省エネルギー機能
付き装置は、請求項１〜３記載の省エネルギー機能付き
装置において、前記リセット信号に対するプロテクト
を、前記スレーブ用ＣＰＵのポート出力とするととも
に、このポート出力を所定の電位に固定することを特徴
とする。According to a fourth aspect of the present invention, in the device with the energy saving function according to any one of the first to third aspects, the protection against the reset signal is provided as a port output of the CPU for the slave, and the port is connected to the port of the slave CPU. The output is fixed at a predetermined potential.
【００１５】この構成によれば、前記リセット信号をプ
ロテクトするためのスレーブ用ＣＰＵのポート出力が所
定の電位に固定されるから、省エネルギーモードではな
い通常の電源オン時のパワーオンリセット時にスレーブ
用ＣＰＵのポート出力が所定の電位に固定され、安定し
たリセット信号が入力される。According to this configuration, since the port output of the slave CPU for protecting the reset signal is fixed at a predetermined potential, the slave CPU is not used in the power-on reset at the time of a normal power-on operation other than the energy saving mode. Is fixed at a predetermined potential, and a stable reset signal is input.
【００１６】[0016]
【発明の実施の形態】本発明の実施例について、図を参
照して、順次説明する。以下の説明では、省エネルギー
機能付き装置として、ファクシミリ装置を例にとって説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be sequentially described with reference to the drawings. In the following description, a facsimile machine will be described as an example of a device with an energy saving function.
【００１７】図１は、本発明を適用した省エネルギー機
能付きファクシミリ装置のシステム構成図を示すもので
ある。FIG. 1 shows a system configuration diagram of a facsimile apparatus with an energy saving function to which the present invention is applied.
【００１８】図１において、メイン制御用ＣＰＵ１は、
制御のためのプログラムやデータなどを記憶しているＲ
ＯＭ２、制御に必要な種々のデータを記憶するＲＡＭ３
を有しファクシミリ装置全体の制御を行う。画像メモリ
としては、圧縮データメモリ用のＳＡＦメモリ４，印刷
生データのバッファ用ページメモリ５を備える。操作部
６では、本ファクシミリ装置の操作をオペレータが行
う。In FIG. 1, the main control CPU 1
R that stores programs and data for control
OM2, RAM3 for storing various data necessary for control
And controls the entire facsimile machine. The image memory includes a SAF memory 4 for compressed data memory and a page memory 5 for buffering raw print data. In the operation unit 6, the operator operates the facsimile machine.
【００１９】ＤＣＲ７では画データの圧縮伸張を行い、
Ｉ／Ｏ制御部８は本ファクシミリ装置のＩ／Ｏ制御全般
を行い、モデム９と通信アナログ制御回路１０ではファ
クシミリ通信に関する制御を行い、ＮＣＵ１１で回線デ
ータに変換されて送受信を行う。In DCR7, image data is compressed and decompressed.
The I / O control unit 8 performs overall I / O control of the facsimile apparatus, the modem 9 and the communication analog control circuit 10 perform control relating to facsimile communication, and the NCU 11 converts the data into line data for transmission and reception.
【００２０】省エネルギーモード制御用ＣＰＵ１２は、
省エネルギーモード中も電源が供給され、メイン制御用
ＣＰＵ１への電源供給のオン／オフを電源オン／オフ回
路１３にて行う。また、省エネルギーモード中の機器制
御も行う。The energy saving mode control CPU 12
Power is also supplied during the energy saving mode, and the power supply to the main control CPU 1 is turned on / off by a power on / off circuit 13. In addition, device control during the energy saving mode is also performed.
【００２１】スレーブ用ＣＰＵ１５は、省エネルギーモ
ード中も電源が供給され、例としてプリンタ端末やＬＡ
Ｎ端末からの起動要求を監視する。このスレーブ用ＣＰ
Ｕ１５は、例としてシリアルＩ／ＦやＤＰＲＡＭ等のＩ
／Ｆ回路１４によりメイン制御用ＣＰＵ１とハンドシェ
ークを行う。これらの各構成要素がバスに結合されて、
ファシミリ装置を構成している。Power is supplied to the slave CPU 15 even during the energy saving mode.
Monitor the activation request from the N terminal. This CP for slave
U15 is an I / F such as a serial I / F or DPRAM as an example.
The / F circuit 14 performs handshaking with the main control CPU 1. Each of these components is coupled to the bus,
A facsimile machine is configured.
【００２２】図２は、本発明を適用した省エネルギー機
能付きファクシミリ装置に用いられる３台のＣＰＵ、す
なわちメイン制御用ＣＰＵ１、省エネルギーモード制御
用ＣＰＵ１２、及びスレーブ用ＣＰＵ１５への、電源供
給構成とリセット信号の構成を示すブロック図である。FIG. 2 shows a power supply configuration and a reset signal to three CPUs used in a facsimile apparatus with an energy saving function to which the present invention is applied, namely, a main control CPU 1, an energy saving mode control CPU 12, and a slave CPU 15. FIG. 3 is a block diagram showing the configuration of FIG.
【００２３】図２において、電源２１はファクシミリ装
置全体の電源であり、必要に応じてオン／オフ制御され
るものである。電源２１がオンされると、＋５ＶＥ及び
＋５Ｖの２つの電源電圧が出力される。＋５ＶＥの電源
電圧は、省エネルギーモード制御用ＣＰＵ１２、及びス
レーブ用ＣＰＵ１５へ供給され、省エネルギーモード時
にも継続して供給される。一方、＋５Ｖの電源電圧は、
スイッチ２２を介してメイン制御用ＣＰＵ１に供給され
ており、省エネルギーモード制御用ＣＰＵ１２からの省
エネルギーモードの指令信号によりスイッチ２２が開放
されると、メイン制御用ＣＰＵ１への電源電圧＋５Ｖの
供給は停止されるようになっている。In FIG. 2, a power supply 21 is a power supply for the entire facsimile apparatus, and is controlled to be on / off as required. When the power supply 21 is turned on, two power supply voltages of + 5VE and + 5V are output. The power supply voltage of + 5VE is supplied to the energy saving mode control CPU 12 and the slave CPU 15, and is continuously supplied even in the energy saving mode. On the other hand, the + 5V power supply voltage is
The power is supplied to the main control CPU 1 via the switch 22, and when the switch 22 is opened by an energy saving mode command signal from the energy saving mode control CPU 12, the supply of the power supply voltage +5 V to the main control CPU 1 is stopped. It has become so.
【００２４】さて、電源２１がオンされると、メイン制
御用ＣＰＵ１はパワーオンリセット信号として、Ｌ（ロ
ー）アクティブのリセット１信号を出力し、ファクシミ
リ装置全体の回路に供給する。同時にこのＬアクティブ
のリセット１信号をスレーブ用ＣＰＵ１５へも供給す
る。この時、メイン制御用ＣＰＵ１とスレーブ用ＣＰＵ
１５は、お互いにハンドシェークをしてインターフェー
スされる。When the power supply 21 is turned on, the main control CPU 1 outputs an L (low) active reset 1 signal as a power-on reset signal and supplies it to the entire circuit of the facsimile apparatus. At the same time, the L active reset 1 signal is also supplied to the slave CPU 15. At this time, the main control CPU 1 and the slave CPU
15 are interfaced by handshaking with each other.
【００２５】メイン制御用ＣＰＵ１は、自分自身のイニ
シャルが終了すると、リセット１信号をＬレベルからＨ
（ハイ）レベルにして（Ｌ→Ｈ）、周辺回路のリセット
を解除する。この後は、通常のファクシミリ動作に入る
ことになる。When the main control CPU 1 completes its own initializing, it resets the reset 1 signal from L level to H level.
(L) to (H) level to release the reset of the peripheral circuit. Thereafter, normal facsimile operation is started.
【００２６】ところで、リセット１信号は通常、電源オ
ン時にイニシャルＬレベルの出力ポートなどがアサイン
されるから、メイン制御用ＣＰＵ１の電源をオフしてい
る省エネルギーモード中にもリセット１信号はＬレベル
となる。By the way, since the reset 1 signal is normally assigned to an initial L-level output port when the power is turned on, the reset 1 signal remains at the L level even during the power saving mode in which the main control CPU 1 is turned off. Become.
【００２７】このリセット１信号は、省エネルギーモー
ド中でも電源供給される周辺またはオプション制御用の
スレーブＣＰＵ１５にも入力されているから、省エネル
ギーモード下でメイン制御用ＣＰＵ１の電源がオフされ
ると、スレーブＣＰＵ１５に対してリセット１信号（Ｌ
レベル）が出力されてしまう。Since this reset 1 signal is also input to the peripheral CPU or the slave CPU 15 for optional control that is supplied with power even in the energy saving mode, when the power of the main control CPU 1 is turned off in the energy saving mode, the slave CPU 15 Reset 1 signal (L
Level) is output.
【００２８】そこで、本発明は、スレーブＣＰＵ１５の
ポート出力を使用してＨレベルの信号を形成し、Ｌレベ
ルのリセット１信号の入力を阻止し、プロテクトするよ
うに構成している。Therefore, the present invention is configured to form an H-level signal using the port output of the slave CPU 15 and block the input of the L-level reset 1 signal to protect the signal.
【００２９】このスレーブＣＰＵ１５に対するリセット
１信号のプロテクトの手順を図３のフローチャートにし
たがって説明する。The procedure for protecting the reset 1 signal for the slave CPU 15 will be described with reference to the flowchart of FIG.
【００３０】図３で、スタートすると、ステップＳ３１
で省エネルギーモードへの移行要求があるかどうかをチ
ェックする。In FIG. 3, when starting, a step S31 is started.
Check if there is a request to switch to the energy saving mode.
【００３１】省エネルギーモードへの移行要求がある
と、ステップＳ３２でメイン制御用ＣＰＵ１とスレーブ
用ＣＰＵ１５との間で必要な移行処理を行い、ステップ
Ｓ３３でその移行処理が終了したかどうかをチェック
し、移行処理が終了していなければ終了するまでステッ
プＳ３２，ステップＳ３３を繰り返す。If there is a request to shift to the energy saving mode, a necessary shift process is performed between the main control CPU 1 and the slave CPU 15 in step S32, and it is checked in step S33 whether the shift process has been completed. If the transfer process has not been completed, steps S32 and S33 are repeated until the process is completed.
【００３２】省エネルギーモードへの移行処理が終了す
ると、ステップＳ３４でスレーブ用ＣＰＵ１５のリセッ
ト１信号に対するプロテクト処理を行う。つまり、スレ
ーブ用ＣＰＵ１５の出力ポートをＨレベルにし、オア回
路２３にリセット１信号とともに加え、スレーブ用ＣＰ
Ｕ１５のリセット端子ＲＥＳＢの入力をＨレベル（すな
わち非アクティブレベル）に保持する。When the process for shifting to the energy saving mode is completed, a protection process for the reset 1 signal of the slave CPU 15 is performed in step S34. That is, the output port of the slave CPU 15 is set to the H level, and added to the OR circuit 23 together with the reset 1 signal.
The input of the reset terminal RESB of U15 is held at H level (that is, inactive level).
【００３３】このスレーブ用ＣＰＵ１５の省エネルギー
移行処理が終了すると（ステップＳ３５）、メイン制御
用ＣＰＵ１への省エネルギー移行許可がなされ（ステッ
プＳ３６）、省エネルギーモード制御用ＣＰＵ１２から
スイッチ２２に開放指令信号が送られて、メイン制御用
ＣＰＵ１の＋５Ｖ電源電圧がオフされ（ステップＳ３
７）、省エネルギーモードに移行する（ステップＳ３
８）。When the energy saving shift processing of the slave CPU 15 is completed (step S35), the energy saving shift permission is given to the main control CPU 1 (step S36), and an opening command signal is sent from the energy saving mode control CPU 12 to the switch 22. Then, the + 5V power supply voltage of the main control CPU 1 is turned off (step S3).
7) Shift to the energy saving mode (step S3)
8).
【００３４】これにより、省エネルギーモード中のスレ
ーブ用ＣＰＵ１５へのリセット１信号入力を、スレーブ
用ＣＰＵ自身がプロテクトしているので、省エネルギー
モード中にスレーブ用ＣＰＵ１５を動作可能とすること
ができる。Thus, since the reset CPU 1 itself protects the reset 1 signal input to the slave CPU 15 during the energy saving mode, the slave CPU 15 can be operated during the energy saving mode.
【００３５】また、図２において、メイン制御用ＣＰＵ
１から別ラインでリセット２信号が出力され、インバー
タ２４で論理が反転された上で、オア回路２３の出力と
インバータ２４の出力がアンド回路２５で論理積を取っ
て、スレーブ用ＣＰＵ１５のリセット端子ＲＥＳＢに供
給されている。In FIG. 2, the main control CPU
A reset 2 signal is output from 1 to another line, the logic is inverted by the inverter 24, and the output of the OR circuit 23 and the output of the inverter 24 are ANDed by the AND circuit 25, and the reset terminal of the slave CPU 15 is output. RESB.
【００３６】これは、スレーブ用ＣＰＵ１５が自分への
リセット１信号を自分自身のポート出力でプロテクトす
る構成としていることから、もし省エネルギーモード中
にスレーブ用ＣＰＵ１５が何らかの理由で暴走してしま
った場合に、スレーブ用ＣＰＵ１５を外部からリセット
するためものである。This is because the slave CPU 15 protects the reset 1 signal to itself by its own port output. Therefore, if the slave CPU 15 runs away for some reason during the energy saving mode, , For resetting the slave CPU 15 from outside.
【００３７】このために、メイン制御用ＣＰＵ１から別
ラインで出力されるリセット２信号は、リセット１信号
とは逆論理のＨレベルでリセットが係るようにするため
に、メイン制御用ＣＰＵ１が電源オフの省エネルギーモ
ード時にはＬレベルであり、メイン制御用ＣＰＵ１の電
源がオンされかつ強制リセット指令が出されたときにＨ
レベルとなる。For this reason, the reset 2 signal output from the main control CPU 1 on a separate line is reset to an H level having a logic opposite to that of the reset 1 signal. Is in the L level in the energy saving mode. When the power of the main control CPU 1 is turned on and the forced reset command is issued,
Level.
【００３８】したがって、リセット２信号は通常の状態
ではＬレベルにあり、これが反転されてアンド回路に供
給されるから、リセット１信号ならびにスレーブ用ＣＰ
Ｕ１５のプロテクト動作に何らの支障も生じない。そし
て、省エネルギーモード中にスレーブ用ＣＰＵ１５が何
らかの理由で暴走し、オア回路２３の出力がＨレベルに
固定されてしまったとしても、メイン制御用ＣＰＵ１の
電源をオンし、かつ強制リセットを指令することで、リ
セット２信号がＨレベルになる。これによって、スレー
ブ用ＣＰＵ１５のリセット端子ＲＥＳＢにＬレベルのリ
セット信号が供給され、リセットされる。Therefore, the reset 2 signal is at the L level in a normal state, and is inverted and supplied to the AND circuit.
There is no hindrance to the protection operation of U15. Then, even if the slave CPU 15 goes out of control during the energy saving mode for some reason and the output of the OR circuit 23 is fixed at the H level, the power supply of the main control CPU 1 is turned on and the forced reset is commanded. Then, the reset 2 signal becomes H level. As a result, an L-level reset signal is supplied to the reset terminal RESB of the slave CPU 15 and reset.
【００３９】このリセット２信号による強制リセットの
手順を図４のフローチャートにしたがって説明する。The procedure of the forced reset by the reset 2 signal will be described with reference to the flowchart of FIG.
【００４０】図４で、スタートすると、ステップＳ４１
でスレーブ用ＣＰＵ１５の応答が正常か否かをチェック
する。正常なら、終了する。In FIG. 4, when starting, step S41 is started.
To check whether the response of the slave CPU 15 is normal. If normal, terminate.
【００４１】ステップＳ４１でスレーブ用ＣＰＵ１５の
応答が正常でないとき、ステップＳ４２でリセット１信
号によるリセット処理を実行する。その上で、ステップ
Ｓ４３で再びスレーブ用ＣＰＵ１５の応答が正常か否か
をチェックし、正常なら終了する。If the response from the slave CPU 15 is not normal in step S41, a reset process is executed by a reset 1 signal in step S42. Then, in step S43, it is checked again whether or not the response from the slave CPU 15 is normal.
【００４２】ステップＳ４３でスレーブ用ＣＰＵ１５の
応答が正常でないとき、ステップＳ４４でリセット２信
号によるリセット処理を実行する。その上で、ステップ
Ｓ４５で再びスレーブ用ＣＰＵ１５の応答が正常か否か
をチェックし、正常なら終了する。これでも、まだスレ
ーブ用ＣＰＵ１５の応答が正常でないときには、ファク
シミリ装置の故障と判断して、故障表示とか警報を行
う。If the response from the slave CPU 15 is not normal in step S43, a reset process is executed by the reset 2 signal in step S44. Then, in step S45, it is checked again whether or not the response from the slave CPU 15 is normal. Even if the response from the slave CPU 15 is still not normal, it is determined that the facsimile apparatus has failed, and a failure display or an alarm is issued.
【００４３】このように、省エネルギーモード中のスレ
ーブ用ＣＰＵ１５の暴走対策のために、追加の別リセッ
ト信号を設けているので、スレーブＣＰＵの暴走時にリ
セットすることができる。As described above, since an additional reset signal is provided to prevent runaway of the slave CPU 15 during the energy saving mode, reset can be performed when the slave CPU runs away.
【００４４】さて、以上説明したように、スレーブＣＰ
Ｕ１５のリセット信号として、パワーオンリセット信号
を含むリセット１信号と、強制リセット信号を含むリセ
ット２信号とを設けている。電源オン時にメイン制御用
ＣＰＵ１のリセット中にスレーブ用ＣＰＵをリセット状
態にすることがソフトウエアのハンドシェークを実現す
る上で必須であり、このためにパワーオンリセット信号
がどうしても必要となる。Now, as described above, the slave CP
As the reset signal of U15, a reset 1 signal including a power-on reset signal and a reset 2 signal including a forced reset signal are provided. It is essential to reset the slave CPU while the main control CPU 1 is reset when the power is turned on, in order to realize software handshake, and therefore a power-on reset signal is absolutely necessary.
【００４５】先の図２のブロック図において、リセット
１信号とリセット２信号の使用方法はソフトウエアの設
計構成に一任される。ここで、ソフトウエアの設計構成
上、リセット１信号は電源オンに伴うパワーオンリセッ
ト専用とし、リセット２信号はその他のリセットに使用
するようにする。In the block diagram shown in FIG. 2, how to use the reset 1 signal and the reset 2 signal is left to the design of software. Here, due to the software design configuration, the reset 1 signal is dedicated to a power-on reset accompanying power-on, and the reset 2 signal is used for other resets.
【００４６】このように、パワーオンリセット用にのみ
リセット信号としてリセット１信号を用い、第２リセッ
ト信号として別ラインのリセット２信号をパワーオンリ
セット以外の通常のリセット用に用いるようにして、ス
レーブＣＰＵ１５に対するリセット信号を電源オン時と
それ以外で分けて使用することで、ソフトウエア設計を
簡略化することができる。As described above, the reset 1 signal is used as the reset signal only for the power-on reset, and the reset 2 signal on another line is used for the normal reset other than the power-on reset as the second reset signal. By separately using the reset signal for the CPU 15 when the power is turned on and other times, the software design can be simplified.
【００４７】さらに、図２において、リセット１信号に
対するプロテクトを、スレーブ用ＣＰＵ１５のポート出
力とするとともに、このポート出力を所定の電位に固定
するために、この例ではプルダウンする抵抗２６をポー
ト出力と接地電位ＧＮＤ間に接続している。Further, in FIG. 2, in order to protect the reset 1 signal from the port output of the slave CPU 15 and to fix this port output to a predetermined potential, in this example, the resistor 26 to be pulled down is connected to the port output. It is connected between the ground potential GND.
【００４８】これは、リセット１信号に対するプロテク
トをスレーブ用ＣＰＵ自身の出力ポートを使用して行っ
た場合、この出力ポートは汎用ＣＰＵでは、電源オン時
にイニシャル入力ポートに設定されているものが多い。
そのために、省エネルギーモードではない通常の電源オ
ン時に、このポート出力状態がハイインピーンス状態に
なり、ＣＰＵ２に対するリセットが十分に行われない可
能性があることに対応して、この様なリセットの不十分
を防止するためのものである。When the protection for the reset 1 signal is performed by using the output port of the slave CPU itself, this output port is often set to the initial input port when the power is turned on in a general-purpose CPU.
Therefore, at the time of normal power-on, which is not the energy saving mode, the port output state becomes a high impedance state, and there is a possibility that the reset for the CPU 2 may not be sufficiently performed. This is to prevent enough.
【００４９】このポート出力と接地電位ＧＮＤ間に接続
した抵抗２６により、電源オン時のポート出力信号は確
実にＬレベルに固定され、リセット１信号のＬレベルは
スレーブ用ＣＰＵ１５のリセット端子ＲＥＳＢに確実に
供給される。The port output signal at power-on is reliably fixed to the L level by the resistor 26 connected between the port output and the ground potential GND, and the L level of the reset 1 signal is reliably applied to the reset terminal RESB of the CPU 15 for slave. Supplied to
【００５０】[0050]
【発明の効果】請求項１記載の発明によれば、省エネル
ギーモード中にメイン制御用ＣＰＵの電源がオフされる
ことによりメイン制御用ＣＰＵから発生するリセット信
号によりスレーブ用ＣＰＵがリセット状態にならないよ
うに、スレーブ用ＣＰＵが自分へのリセット信号入力に
対してプロテクトをかけることで、省エネルギーモード
下でも動作すべき周辺（またはオプション）制御用のス
レーブ用ＣＰＵがリセットされることを防止する。According to the first aspect of the present invention, the power supply of the main control CPU is turned off during the energy saving mode so that the reset signal generated from the main control CPU does not cause the slave CPU to enter the reset state. In addition, the slave CPU protects the reset signal input to itself, thereby preventing the peripheral (or optional) control slave CPU that should operate even in the energy saving mode from being reset.
【００５１】請求項２記載の発明によれば、メイン制御
用ＣＰＵから、前記リセット信号とは逆論理でありかつ
省エネルギーモード中にはアクティブにならない第２リ
セット信号を、スレーブ用ＣＰＵに供給している。これ
により、スレーブ用ＣＰＵが自分へのリセット信号入力
に対してプロテクトをかけている最中に、スレーブ用Ｃ
ＰＵが何らかの理由で暴走してしまった場合にも、リセ
ットすることができる。According to the second aspect of the present invention, the main control CPU supplies the slave reset CPU with a second reset signal having a logic opposite to that of the reset signal and not being activated during the energy saving mode. I have. As a result, while the slave CPU protects the reset signal input to itself,
If the PU runs away for some reason, it can be reset.
【００５２】請求項３記載の発明によれば、パワーオン
リセット用にのみ前記リセット信号を用い、別ラインの
前記第２リセット信号をパワーオンリセット以外の通常
のリセット用に用いるように切り分けて使用すること
で、ソフトウエア設計上で構成を簡略化することが可能
になる。According to the third aspect of the present invention, the reset signal is used only for power-on reset, and the second reset signal on another line is divided and used so as to be used for normal reset other than power-on reset. By doing so, it is possible to simplify the configuration in software design.
【００５３】請求項４記載の発明によれば、前記リセッ
ト信号をプロテクトするためのスレーブ用ＣＰＵのポー
ト出力が所定の電位に固定されるから、省エネルギーモ
ードではない通常の電源オン時のパワーオンリセット時
にスレーブ用ＣＰＵのポート出力が所定の電位に固定さ
れ、安定したリセット信号が入力される。According to the fourth aspect of the present invention, the port output of the slave CPU for protecting the reset signal is fixed at a predetermined potential. At this time, the port output of the slave CPU is fixed at a predetermined potential, and a stable reset signal is input.
【図１】本発明を適用した省エネルギー機能付きファク
シミリ装置のシステム構成図。FIG. 1 is a system configuration diagram of a facsimile apparatus with an energy saving function to which the present invention is applied.
【図２】本発明のＣＰＵへの電源供給構成とリセット信
号の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration for supplying power to a CPU and a configuration of a reset signal according to the present invention.
【図３】リセット１信号のプロテクトの手順を示すフロ
ーチャート。FIG. 3 is a flowchart showing a procedure for protecting a reset 1 signal.
【図４】リセット２信号による強制リセットの手順を示
すフローチャート。FIG. 4 is a flowchart showing a procedure of a forced reset by a reset 2 signal.
１ メイン制御用ＣＰＵ １２ 省エネルギーモード制御用ＣＰＵ １５ スレーブ用ＣＰＵ ２２ 省エネ用電源スイッチ ２３ オア回路 ２４ インバータ回路 ２５ アンド回路 ２６ プルダウン抵抗 DESCRIPTION OF SYMBOLS 1 Main control CPU 12 Energy saving mode control CPU 15 Slave CPU 22 Energy saving power switch 23 OR circuit 24 Inverter circuit 25 AND circuit 26 Pull-down resistor
Claims (4)
御を行う省エネルギーモード制御用ＣＰＵと、省エネル
ギーモード中は電源供給をストップされるとともにリセ
ット信号を出力する、定常時のメイン制御を行うメイン
制御用ＣＰＵと、省エネルギーモード中も電源供給され
るとともに前記メイン制御用ＣＰＵからの前記リセット
信号を受ける、スレープ用ＣＰＵと、を備えた省エネル
ギー機能付き装置において、 前記スレープ用ＣＰＵは、省エネルギーモード中に前記
メイン制御用ＣＰＵから前記スレープ用ＣＰＵへの前記
リセット信号に対してプロテクトをかけることを特徴と
する省エネルギー機能付き装置。An energy-saving mode control CPU for performing on / off power control of an energy-saving mode, and a main control CPU for performing a main control in a steady state, in which power supply is stopped and a reset signal is output during an energy-saving mode. And a slave CPU that is supplied with power even during the energy saving mode and receives the reset signal from the main control CPU. The slave CPU has the main CPU during the energy saving mode. An apparatus with an energy saving function, which protects the reset signal from the control CPU to the slave CPU.
置において、前記リセット信号とは逆論理でありかつ省
エネルギーモード中にはアクティブにならない第２リセ
ット信号を、メイン制御用ＣＰＵから別ラインでスレー
ブ用ＣＰＵに供給することを特徴とする省エネルギー機
能付き装置。2. The device with an energy saving function according to claim 1, wherein a second reset signal having a logic opposite to that of the reset signal and not being activated during the energy saving mode is transmitted from the main control CPU to another slave line. A device with an energy saving function, which is supplied to a CPU.
置において、前記リセット信号は電源オンに伴うパワー
オンリセット専用とし、前記第２リセット信号はその他
のリセットに使用することを特徴とする省エネルギー機
能付き装置。3. The device with an energy saving function according to claim 2, wherein the reset signal is dedicated to a power-on reset accompanying power-on, and the second reset signal is used for other resets. apparatus.
き装置において、前記リセット信号に対するプロテクト
を、前記スレーブ用ＣＰＵのポート出力とするととも
に、このポート出力を所定の電位に固定することを特徴
とする省エネルギー機能付き装置。4. The device with an energy saving function according to claim 1, wherein the protection against the reset signal is a port output of the slave CPU, and the port output is fixed at a predetermined potential. With energy saving function.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963399A JP2001100867A (en) | 1999-09-30 | 1999-09-30 | Device with energy-saving function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963399A JP2001100867A (en) | 1999-09-30 | 1999-09-30 | Device with energy-saving function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001100867A true JP2001100867A (en) | 2001-04-13 |
Family
ID=17613711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27963399A Pending JP2001100867A (en) | 1999-09-30 | 1999-09-30 | Device with energy-saving function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001100867A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (en) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | Image processing apparatus, method, and program |
| US7321979B2 (en) | 2004-01-22 | 2008-01-22 | International Business Machines Corporation | Method and apparatus to change the operating frequency of system core logic to maximize system memory bandwidth |
| US7587194B2 (en) | 2001-09-20 | 2009-09-08 | Denso Corporation | Mobile station having waiting process with main power off |
| JP2016207074A (en) * | 2015-04-27 | 2016-12-08 | シャープ株式会社 | System activation circuit, electric apparatus, and television device |
-
1999
- 1999-09-30 JP JP27963399A patent/JP2001100867A/en active Pending
Cited By (5)
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