JP2001177677A - Device with energy saving function - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent electric power from coming out of a circuit block that cannot be turned off, to prevent the voltage to a line of a main power supply that is kept off and also to prevent malfunction of a circuit block that cannot be turned off in an on/off made of an energy saving power supply. SOLUTION: A buffer 23 which is connected in the line from a main control CPU 1 that undergoes the energy saving control to a power-on CPU 15 consists of CMOSIC, etc., that has the reduced current leaked from an input terminal and also has the hysteresis characteristic. Meanwhile, a buffer 24 which is connected in the line from the CPU 15 to the CPU 1 consists of a CMOSIC, etc., that has no a protective diode functioning to a power supply against the input terminal. Furthermore, a signal latch means 25 can prevent the malfunctions.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、待機状態では消費
電力を節減することが可能な省エネルギー機能付き装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device with an energy saving function capable of saving power consumption in a standby state.

【０００２】[0002]

【従来の技術】従来、ファクシミリ装置など、待機状態
では消費電力を節減することが可能な省エネルギー機能
付き装置として、メイン制御用ＣＰＵとともに、省エネ
ルギーモード制御用ＣＰＵを設けて、省エネルギーモー
ド制御用ＣＰＵによりメイン制御用のＣＰＵおよびその
周辺回路の電源をオフさせ、省エネルギーモードを実現
した装置がある（特開平８−２１４０９６号公報）。2. Description of the Related Art Conventionally, as a device with an energy saving function, such as a facsimile machine, capable of saving power consumption in a standby state, a CPU for energy saving mode control is provided together with a CPU for main control. 2. Description of the Related Art There is an apparatus that realizes an energy saving mode by turning off a power supply of a main control CPU and peripheral circuits thereof (Japanese Patent Application Laid-Open No. H8-214096).

【０００３】この様なメイン電源をオフすることによる
省エネルギーモードを備えた省エネルギー機能付き装置
においても、電源をオフするメインの回路ブロックの他
に、電源をオフできない回路ブロックなどは存在する。
例えば、省エネルギーモードに対応していないオプショ
ン機器を接続した場合や、ネットワークなどへの接続な
どで外部に対してリアルタイムに応答する必要がある場
合などである。したがって、これらの電源をオフできな
い回路ブロックなどに対しては、省エネルギーモード時
においても電源をオンしたままにすることになる。In an apparatus with an energy saving function having an energy saving mode by turning off the main power supply, there are circuit blocks that cannot be turned off, in addition to the main circuit block that turns off the power.
For example, there is a case where an optional device which does not support the energy saving mode is connected, or a case where it is necessary to respond to the outside in real time by connecting to a network or the like. Therefore, the power of such a circuit block that cannot be turned off is kept on even in the energy saving mode.

【０００４】[0004]

【発明が解決しようとする課題】しかし、これらの電源
をオンしたままの回路ブロックなどを単純に接続して、
メイン電源をオフし省エネルギーモードにすると、上記
電源をオンしたままの回路ブロックなどの構成によって
は回り込み電流が発生して、オフしているメイン電源の
ラインに電圧が発生してしまう可能性がある。However, simply connecting these circuit blocks and the like while the power is on,
When the main power supply is turned off to enter the energy saving mode, a sneak current may occur depending on the configuration of the circuit block or the like with the power supply on, and a voltage may be generated on the line of the main power supply that is off. .

【０００５】また、電源をオン・オフ時のメインの回路
ブロックからの出力信号の遷移によって、電源をオンし
たままの回路ブロックが誤動作する可能性がある。[0005] Further, there is a possibility that a circuit block with the power turned on malfunctions due to a transition of an output signal from the main circuit block when the power is turned on / off.

【０００６】また、電源をオンしたままの回路ブロック
からの出力信号が、電源をオフしたメインの回路ブロッ
クに入力されると故障発生の原因となる。Also, if an output signal from a circuit block with the power supply turned on is input to a main circuit block with the power supply turned off, it may cause a failure.

【０００７】そこで本発明では、電源をオフできない回
路ブロックなどからの回り込みを阻止し、オフしている
メイン電源のラインへの回り込み電圧の発生を防止する
ことを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to prevent a sneak from a circuit block or the like that cannot be turned off, thereby preventing a sneak voltage from being applied to a line of a main power supply that is turned off.

【０００８】また、メインの回路ブロックの電源オン・
オフ時の出力信号の遷移によって、電源をオンしたまま
の回路ブロックの誤動作を防止することを目的とする。Also, when the power of the main circuit block is turned on,
It is an object of the present invention to prevent a malfunction of a circuit block in which a power supply is kept on by a transition of an output signal when the circuit block is off.

【０００９】また、電源をオンしたままの回路ブロック
からの出力信号が、電源をオフしたメインの回路ブロッ
クに入力されないようにして、故障発生を防止すること
を目的とする。It is another object of the present invention to prevent a failure from occurring by preventing an output signal from a circuit block in which power is turned on from being input to a main circuit block in which power is turned off.

【００１０】[0010]

【課題を解決するための手段】本発明の請求項１記載の
省エネルギー機能付き装置は、省エネルギーモードのオ
ン／オフ電源制御を行う省エネルギーモード制御用回路
ブロックと、省エネルギーモード中は電源供給をストッ
プされる定常時のメイン制御を行うメイン制御用回路ブ
ロックと、電源オフを想定されておらず、かつ省エネル
ギーモード中も電源供給される回路ブロックとを備えた
省エネルギー機能付き装置であって、前記メイン制御用
回路ブロックからの信号を前記省エネルギーモード中も
電源供給される回路ブロックに供給するバッファ手段を
備え、このバッファ手段は、省エネルギーモード中もオ
ンされている電源で駆動されるとともに、入力端子から
のリーク電流の少ない回路構成とされていることを特徴
とする。According to a first aspect of the present invention, there is provided an apparatus having an energy saving function, comprising: an energy saving mode control circuit block for performing on / off power control of an energy saving mode; and power supply being stopped during the energy saving mode. A main control circuit block for performing main control in a steady state, and a circuit block that is not assumed to be powered off and is supplied with power even in an energy saving mode, wherein Buffer means for supplying a signal from the power supply circuit block to a circuit block to which power is supplied even during the energy saving mode. The buffer means is driven by a power supply that is also turned on during the energy saving mode, and receives a signal from an input terminal. It is characterized by having a circuit configuration with little leakage current.

【００１１】この構成によれば、省エネルギーモード中
に電源がオフされているメイン制御用回路ブロックか
ら、省エネルギーモード中も電源供給される回路ブロッ
クに出力する信号に対して、省エネルギーモード中もオ
ンされている電源で駆動され、かつその入力端子からの
リーク電流の少ないＣＭＯＳＩＣなどで構成されたバッ
ファ手段を介しているので、省エネルギーモード中のま
わり込み電圧の発生を簡単な構成で防止できる。According to this configuration, a signal output from the main control circuit block that is powered off during the energy saving mode to a circuit block to which power is supplied also during the energy saving mode is turned on even during the energy saving mode. Since the power supply is driven by a power supply and the buffer means is constituted by a CMOS IC or the like having a small leak current from its input terminal, it is possible to prevent the generation of the sneak voltage in the energy saving mode with a simple configuration.

【００１２】本発明の請求項２記載の省エネルギー機能
付き装置は、請求項１記載の省エネルギー機能付き装置
において、バッファ手段として、シュミット入力タイプ
のバッファとしたことを特徴とする。According to a second aspect of the present invention, there is provided the device with the energy saving function according to the first aspect, wherein the buffer means is a Schmitt input type buffer.

【００１３】この構成によれば、バッファ手段の入力レ
ベルが例えばＨレベルからＬレベルにゆっくりと変移し
た場合でも、シュミット入力タイプのバッファ手段が発
振を生じることはない。したがって、電源のオン／オフ
時にバッファ手段からノイズ波形が発生せず、電源をオ
ンしたままの回路ブロックの誤動作を防止することがで
きる。According to this configuration, even if the input level of the buffer means slowly changes from, for example, H level to L level, the Schmitt input type buffer means does not oscillate. Therefore, no noise waveform is generated from the buffer means when the power is turned on / off, and it is possible to prevent malfunction of the circuit block while the power is on.

【００１４】本発明の請求項３記載の省エネルギー機能
付き装置は、請求項１記載の省エネルギー機能付き装置
において、さらにメイン制御用回路ブロックからの信号
をラッチするラッチ手段を設け、バッファ出力を前記ラ
ッチ手段の出力に切り替えることを特徴とする。According to a third aspect of the present invention, in the device with the energy saving function according to the first aspect, a latch means for latching a signal from a main control circuit block is further provided, and the buffer output is latched. Switching to the output of the means.

【００１５】この構成によれば、使用するバッファ出力
が省エネルギーモード時に変化することにより電源がオ
ンされたままの回路ブロックの動作に支障をきたす可能
性がある場合にも、バッファ手段の出力をラッチ手段の
出力に切り替え可能な構成にしているので、信号レベル
を一定に保つことができる。したがって、バッファ手段
の出力が、電源がオンされたままの回路ブロックにとっ
て予期しないレベルになったとしても、本来の出力レベ
ルをラッチ手段から得ることができるから、電源がオン
されたままの回路ブロックの誤動作を避けることができ
る。According to this configuration, the output of the buffer means is latched even when the output of the buffer to be used changes in the energy saving mode, which may hinder the operation of the circuit block with the power on. Since the configuration can be switched to the output of the means, the signal level can be kept constant. Therefore, even if the output of the buffer means becomes an unexpected level for the circuit block in which the power is turned on, the original output level can be obtained from the latch means. Can be prevented from malfunctioning.

【００１６】本発明の請求項４記載の省エネルギー機能
付き装置は、省エネルギーモードのオン／オフ電源制御
を行う省エネルギーモード制御用回路ブロックと、省エ
ネルギーモード中は電源供給をストップされる定常時の
メイン制御を行うメイン制御用回路ブロックと、電源オ
フを想定されておらず、かつ省エネルギーモード中も電
源供給される回路ブロックとを備えた省エネルギー機能
付き装置であって、前記省エネルギーモード中も電源供
給される回路ブロックからの信号を前記メイン制御用回
路ブロックに供給するバッファ手段を備え、このバッフ
ァ手段は、省エネルギーモードにはオフされる電源で駆
動されるとともに、入力端子から電源側への保護ダイオ
ードを持たない回路構成とされていることを特徴とす
る。According to a fourth aspect of the present invention, there is provided an apparatus having an energy saving function, comprising: an energy saving mode control circuit block for performing on / off power control of an energy saving mode; and a main control in a steady state in which power supply is stopped during the energy saving mode. And a circuit block for which power is not assumed to be turned off and which is also supplied with power even during the energy saving mode, the power supply being provided even during the energy saving mode. Buffer means for supplying a signal from a circuit block to the main control circuit block, the buffer means being driven by a power supply turned off in the energy saving mode, and having a protection diode from an input terminal to the power supply side. It is characterized by having no circuit configuration.

【００１７】この構成によれば、省エネルギーモード中
も電源供給される回路ブロックから、省エネルギーモー
ド中は電源供給をストップされる定常時のメイン制御を
行うメイン制御用回路ブロックに出力する信号に対し
て、省エネルギー中には電源がオフされる電源で駆動さ
れ、かつ入力端子から電源側への保護ダイオードの無い
ＣＭＯＳＩＣなどの回路構成のバッファ手段を介してい
るので、省エネルギーモード中のまわり込み電圧の発生
を簡単な構成で防止できる。また、電源をオンしたまま
の回路ブロックからの出力信号が、電源をオフしたメイ
ンの回路ブロックに入力されることがないので、故障発
生を防止できる。According to this configuration, a signal output from a circuit block that is supplied with power even during the energy saving mode to a main control circuit block that performs main control in a steady state where power supply is stopped during the energy saving mode is set. During energy saving, since the power supply is driven by a power supply that is turned off and the power supply is passed through a buffer having a circuit configuration such as a CMOS IC having no protection diode from the input terminal to the power supply side, a sneak voltage is generated during the energy saving mode. Can be prevented with a simple configuration. Further, since the output signal from the circuit block with the power on is not input to the main circuit block with the power off, occurrence of a failure can be prevented.

【００１８】[0018]

【発明の実施の形態】本発明の実施例について、図を参
照して、順次説明する。以下の説明では、省エネルギー
機能付き装置として、ファクシミリ装置を例にとって説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be sequentially described with reference to the drawings. In the following description, a facsimile machine will be described as an example of a device with an energy saving function.

【００１９】図１は、本発明を適用した省エネルギー機
能付きファクシミリ装置のシステム構成図を示すもので
ある。FIG. 1 shows a system configuration diagram of a facsimile apparatus with an energy saving function to which the present invention is applied.

【００２０】図１において、メイン制御用ＣＰＵ１は、
その周辺回路とともに、メイン制御用回路ブロックを構
成するものである。そして、制御のためのプログラムや
データなどを記憶しているＲＯＭ２、制御に必要な種々
のデータを記憶するＲＡＭ３を用いて、ファクシミリ装
置全体の制御を行う。画像メモリとしては、圧縮データ
メモリ用のＳＡＦメモリ４，印刷生データのバッファ用
ページメモリ５を備える。操作部６では、本ファクシミ
リ装置の操作をオペレータが行う。In FIG. 1, a main control CPU 1 comprises:
Together with the peripheral circuits, they constitute a main control circuit block. The entire facsimile apparatus is controlled by using the ROM 2 storing programs and data for control and the RAM 3 storing various data required for control. The image memory includes a SAF memory 4 for compressed data memory and a page memory 5 for buffering raw print data. In the operation unit 6, the operator operates the facsimile machine.

【００２１】ＤＣＲ７では画データの圧縮伸張を行い、
Ｉ／Ｏ制御部８は本ファクシミリ装置のＩ／Ｏ制御全般
を行い、モデム９と通信アナログ制御回路１０ではファ
クシミリ通信に関する制御を行い、ＮＣＵ１１で回線デ
ータに変換されて送受信を行う。The DCR 7 compresses and decompresses image data.
The I / O control unit 8 performs overall I / O control of the facsimile apparatus, the modem 9 and the communication analog control circuit 10 perform control relating to facsimile communication, and the NCU 11 converts the data into line data for transmission and reception.

【００２２】省エネルギーモード制御用ＣＰＵ１２は、
その周辺回路とともに省エネルギーモード制御用回路ブ
ロックを構成する。そして、省エネルギーモード中も電
源が供給され、メイン制御用ＣＰＵ１への電源供給のオ
ン／オフを電源オン／オフ回路１３にて行う。また、省
エネルギーモード中の機器制御も行う。The energy saving mode control CPU 12
An energy-saving mode control circuit block is configured together with the peripheral circuits. The power is supplied even during the energy saving mode, and the power supply to the main control CPU 1 is turned on / off by the power on / off circuit 13. In addition, device control during the energy saving mode is also performed.

【００２３】スレーブ用などとして機能するＣＰＵ１５
は、その周辺回路とともに省エネルギーモード中も電源
供給される回路ブロック（以下、電源オンＣＰＵ１５、
とする）を構成する。そして、この電源オンＣＰＵ１５
は、省エネルギーモード中も電源が供給され、例として
プリンタ端末やＬＡＮ端末からの起動要求を監視する。
このＣＰＵ１５は、例としてシリアルＩ／ＦやＤＰＲＡ
Ｍ等のＩ／Ｆ回路１４によりメイン制御用ＣＰＵ１とハ
ンドシェークを行う。これらの各構成要素がバスに結合
されて、ファシミリ装置を構成している。CPU 15 functioning as a slave or the like
Is a circuit block (hereinafter referred to as a power-on CPU 15,
). Then, this power-on CPU 15
Is powered even during the energy saving mode, and monitors a start request from a printer terminal or a LAN terminal, for example.
The CPU 15 has a serial I / F or DPRA as an example.
Handshaking with the main control CPU 1 is performed by the I / F circuit 14 such as M. These components are connected to a bus to form a facsimile apparatus.

【００２４】図２は、本発明を適用した省エネルギー機
能付きファクシミリ装置に用いられる３台のＣＰＵ、す
なわちメイン制御用ＣＰＵ１、省エネルギーモード制御
用ＣＰＵ１２、及び電源オンＣＰＵ１５への、電源供給
構成と、メイン制御用ＣＰＵ１と電源オンＣＰＵ１５と
の間の信号の授受のための構成を示すブロック図であ
る。FIG. 2 shows a power supply configuration to three CPUs used in a facsimile apparatus with an energy saving function to which the present invention is applied, namely, a main control CPU 1, an energy saving mode control CPU 12, and a power on CPU 15, and FIG. 3 is a block diagram illustrating a configuration for transmitting and receiving signals between a control CPU 1 and a power-on CPU 15.

【００２５】図２において、電源２１はファクシミリ装
置全体の電源であり、必要に応じてオン／オフ制御され
るものである。電源２１がオンされると、＋５ＶＥ及び
＋５Ｖの２つの電源電圧が出力される。＋５ＶＥの電源
電圧は、省エネルギーモード制御用ＣＰＵ１２、及び電
源オンＣＰＵ１５へ供給され、省エネルギーモード時に
も継続して供給される。一方、＋５Ｖの電源電圧は、ス
イッチ２２を介してメイン制御用ＣＰＵ１に供給されて
おり、省エネルギーモード制御用ＣＰＵ１２からの省エ
ネルギーモードの指令信号によりスイッチ２２が開放さ
れると、メイン制御用ＣＰＵ１への電源電圧＋５Ｖの供
給は停止されるようになっている。In FIG. 2, a power supply 21 is a power supply for the entire facsimile apparatus, and is controlled to be on / off as required. When the power supply 21 is turned on, two power supply voltages of + 5VE and + 5V are output. The power supply voltage of + 5VE is supplied to the energy-saving mode control CPU 12 and the power-on CPU 15, and is continuously supplied even in the energy-saving mode. On the other hand, the power supply voltage of +5 V is supplied to the main control CPU 1 via the switch 22. When the switch 22 is opened by the energy saving mode command signal from the energy saving mode control CPU 12, the power supply voltage to the main control CPU 1 is The supply of the power supply voltage +5 V is stopped.

【００２６】メイン制御用ＣＰＵ１と電源オンＣＰＵ１
５とはお互いにハンドシェークをしてインターフェース
される。そのインターフェースのメイン制御用ＣＰＵ１
から電源オンＣＰＵ１５への信号は第１バッファ２３を
通って供給される。また、そのインターフェースの電源
オンＣＰＵ１５からメイン制御用ＣＰＵ１への信号は第
２バッファ２４を通って供給される。なお、ラッチ回路
２５及びセレクタ２６は、第１バッファ２３の出力をラ
ッチ手段２５の出力に切り替え可能にするためのもので
ある。Main control CPU 1 and power-on CPU 1
5 are handshakeed with each other and interfaced. Main control CPU1 of the interface
Is supplied to the power-on CPU 15 through the first buffer 23. A signal from the power-on CPU 15 of the interface to the main control CPU 1 is supplied through the second buffer 24. The latch circuit 25 and the selector 26 are for enabling the output of the first buffer 23 to be switched to the output of the latch means 25.

【００２７】さて、インターフェースのためのメイン制
御用ＣＰＵ１から電源オンＣＰＵ１５への信号は前述の
ように、第１バッファ２３を通って供給されるが、この
第１バッファ２３は＋５ＶＥ電源、つまり省エネルギー
モード時にもオンされたままの電源で駆動される構成に
なっている。Now, the signal from the main control CPU 1 for the interface to the power-on CPU 15 is supplied through the first buffer 23 as described above. This first buffer 23 has a +5 VE power, that is, an energy saving mode. It is configured to be driven by a power supply that is still turned on.

【００２８】この第１バッファ２３を単純に接続しただ
けでは、メイン制御用ＣＰＵ１の電源がオフとされる省
エネルギーモード時に、電源オンＣＰＵ１５の回路構成
によってはまわり込み電流が発生して、オフしたはずの
メイン電源に電圧が発生する可能性がある。If the first buffer 23 is simply connected, in the energy saving mode in which the power of the main control CPU 1 is turned off, a sneak current is generated depending on the circuit configuration of the power-on CPU 15 and it must be turned off. Voltage may be generated in the main power supply.

【００２９】このため、メイン制御用ＣＰＵ１から電源
オンＣＰＵ１５への信号をインターフェースする第１バ
ッファ２３として、入力端子からのリーク電流の少ない
ＣＭＯＳタイプなどのＩＣで構成されるものを用いる。
これにより、省エネルギーモードで＋５Ｖの電源がオフ
されても、また電源オンＣＰＵ１５側の回路素子をどの
様なタイプを使用していても、メイン制御用ＣＰＵ１の
オフされている＋５Ｖ電源へのまわり込み電流によるま
わり込み電圧は発生しない。For this reason, as the first buffer 23 for interfacing the signal from the main control CPU 1 to the power-on CPU 15, an IC such as a CMOS type having a small leak current from the input terminal is used.
Thus, even if the power supply of +5 V is turned off in the energy saving mode and the type of the circuit element on the power-on CPU 15 is used, the main control CPU 1 wraps around to the turned off +5 V power supply. No sneak voltage is generated by the current.

【００３０】また、メイン制御用ＣＰＵ１から電源オン
ＣＰＵ１５への信号をインターフェースする第１バッフ
ァ２３は、入力側が電源がオフされるメイン制御用ＣＰ
Ｕ１である。従って、省エネルギーモード時に、第１バ
ッファ２３の入力端子が電源オフ／オン時に、Ｈレベル
からＬレベルに、あるいはＬレベルからＨレベルにゆっ
くりと変移する可能性がある。ＣＭＯＳＩＣ構成の第１
バッファ２３では、この様な場合には出力発振を発生す
ることがあり、この様な現象が発生すると、発振波形が
入力された電源オンＣＰＵ１５は誤動作する可能性があ
る。A first buffer 23 for interfacing a signal from the main control CPU 1 to the power-on CPU 15 includes a main control CP whose input side is turned off.
U1. Therefore, in the energy saving mode, the input terminal of the first buffer 23 may slowly change from the H level to the L level or from the L level to the H level when the power is turned off / on. First of CMOSIC configuration
In such a case, the buffer 23 may generate an output oscillation. If such a phenomenon occurs, the power-on CPU 15 to which the oscillation waveform has been input may malfunction.

【００３１】このため、第１バッファ２３を、シュミッ
ト入力タイプのＣＭＯＳＩＣ構成のバッファとして、そ
の入力特性にヒステリシス特性を持たせることで、電源
のオン／オフ時に第１バッファ手段２３の出力から発振
ノイズ波形が発生するのを防止しする。Therefore, the first buffer 23 is a Schmitt input type CMOS IC buffer having a hysteresis characteristic in its input characteristic, so that when the power is turned on / off, oscillation noise is generated from the output of the first buffer means 23. Prevent generation of waveform.

【００３２】このように、メイン制御用ＣＰＵ１から電
源オンＣＰＵ１５への信号をインターフェースする第１
バッファ２３として、さらにシュミット入力タイプのバ
ッファを用いることで、電源のオン／オフ時にバッファ
出力からノイズ波形の発生を無くし、もって電源オンＣ
ＰＵ１５が誤動作することを防止する。As described above, the first interface for interfacing the signal from the main control CPU 1 to the power-on CPU 15 is used.
The use of a Schmitt input type buffer as the buffer 23 eliminates the generation of a noise waveform from the buffer output when the power is turned on / off, and thus the power on C
This prevents the PU 15 from malfunctioning.

【００３３】以上のように構成されている装置の省エネ
ルギーモード時の動作手順を図３のフローチャートにし
たがって説明する。The operation procedure of the apparatus having the above configuration in the energy saving mode will be described with reference to the flowchart of FIG.

【００３４】図３で、スタートすると、ステップＳ３１
で省エネルギーモードへの移行要求があるかどうかをチ
ェックする。In FIG. 3, when starting, a step S31 is started.
Check if there is a request to switch to the energy saving mode.

【００３５】省エネルギーモードへの移行要求がある
と、ステップＳ３２でメイン制御用ＣＰＵ１と電源オン
ＣＰＵ１５との間で必要な移行処理を行い、ステップＳ
３３でその移行処理が終了したかどうかをチェックし、
移行処理が終了していなければ終了するまでステップＳ
３２，ステップＳ３３を繰り返す。When there is a request to shift to the energy saving mode, necessary shift processing is performed between the main control CPU 1 and the power-on CPU 15 in step S32, and step S32 is performed.
At 33, it is checked whether the migration process has been completed,
If the transition process has not been completed, step S is performed until the process is completed.
32, Step S33 is repeated.

【００３６】省エネルギーモードへの移行処理が終了す
ると、ステップＳ３４で電源オンＣＰＵ１５の省エネル
ギー移行処理を確認する。When the processing for shifting to the energy saving mode is completed, the power saving CPU 15 confirms the energy saving processing in step S34.

【００３７】この電源オンＣＰＵ１５の省エネルギー移
行処理が終了すると（ステップＳ３４）、メイン制御用
ＣＰＵ１への省エネルギー移行許可がなされ（ステップ
Ｓ３５）、省エネルギーモード制御用ＣＰＵ１２からス
イッチ２２に開放指令信号が送られて、メイン制御用Ｃ
ＰＵ１の＋５Ｖ電源電圧がオフされ（ステップＳ３
６）、省エネルギーモードに移行する（ステップＳ３
７）。When the power-on transition process of the power-on CPU 15 is completed (step S34), the energy-consumption transition is permitted to the main control CPU 1 (step S35), and an opening command signal is sent from the energy-saving mode control CPU 12 to the switch 22. And C for main control
The +5 V power supply voltage of PU1 is turned off (step S3).
6) Shift to the energy saving mode (step S3)
7).

【００３８】これにより、省エネルギーモードに入り、
省エネルギー状態での必要な処理を電源オンＣＰＵ１５
などが行い、メイン制御用ＣＰＵ１は停止する。Thus, the apparatus enters the energy saving mode,
Power-on CPU 15 performs necessary processing in the energy-saving state.
And so on, and the main control CPU 1 stops.

【００３９】また、メイン制御用ＣＰＵ１から電源オン
ＣＰＵ１５への信号をインターフェースする第１バッフ
ァ２３は、入力側が電源がオフされるメイン制御用ＣＰ
Ｕ１である。従って、省エネルギーモード時の電源オフ
時に、第１バッファ２３の出力レベルは、電源オンＣＰ
Ｕ１５側が省エネルギーモードを想定して設計されてい
ないオプション装置などである場合に、その入力端子が
省エネルギーモードによる電源オフ時に予期しないレベ
ル（本来はＨレベルに固定される必要があるのにＬレベ
ルとなる）可能性がある。この様な現象が発生すると、
上記予期しない信号レベルが入力された電源オンＣＰＵ
１５は誤動作する可能性がある。A first buffer 23 for interfacing a signal from the main control CPU 1 to the power-on CPU 15 is provided with a main control CP whose input side is turned off.
U1. Accordingly, when the power is turned off in the energy saving mode, the output level of the first buffer 23 is set to the power-on CP
If the U15 side is an optional device that is not designed for the energy saving mode, its input terminal is at an unexpected level when the power is turned off in the energy saving mode. ). When such a phenomenon occurs,
Power-on CPU to which the unexpected signal level is input
15 may malfunction.

【００４０】このため、メイン制御用ＣＰＵ１から電源
オンＣＰＵ１５への信号をインターフェースする第１バ
ッファ２３と併行して、メイン制御用ＣＰＵ１の出力信
号をラッチするラッチ回路２５と、その電源オンＣＰＵ
１５などの制御条件に応じて第１バッファ２３の出力と
ラッチ回路２５の出力とを切り替えるセレクタ２６を設
ける。For this reason, a latch circuit 25 for latching an output signal of the main control CPU 1 in parallel with the first buffer 23 for interfacing a signal from the main control CPU 1 to the power-on CPU 15 and a power-on CPU
A selector 26 for switching between the output of the first buffer 23 and the output of the latch circuit 25 in accordance with a control condition such as 15 is provided.

【００４１】そして、メイン制御用ＣＰＵ１から電源オ
ンＣＰＵ１５への信号をインターフェースする第１バッ
ファ２３の出力が、省エネルギーモード時に変化するこ
とによって、電源オンＣＰＵ１５の動作に支障をきたす
可能性がある場合には、第１バッファ２３の出力をラッ
チ回路２５の出力に切り替え可能な構成にすることによ
り、電源オンＣＰＵ１５の入力信号レベルを一定に保つ
ことを可能にし、もって電源オンＣＰＵ１５が誤動作す
ることを防止する。When the output of the first buffer 23 for interfacing a signal from the main control CPU 1 to the power-on CPU 15 changes in the energy saving mode, there is a possibility that the operation of the power-on CPU 15 may be disturbed. Is configured so that the output of the first buffer 23 can be switched to the output of the latch circuit 25, thereby enabling the input signal level of the power-on CPU 15 to be kept constant, thereby preventing the power-on CPU 15 from malfunctioning. I do.

【００４２】以上のように構成されている装置の省エネ
ルギーモード時の動作手順を図４のフローチャートにし
たがって説明する。The operation procedure of the thus configured apparatus in the energy saving mode will be described with reference to the flowchart of FIG.

【００４３】図４で、スタートすると、ステップＳ４１
で省エネルギーモードへの移行要求があるかどうかをチ
ェックする。In FIG. 4, when starting, step S41 is started.
Check if there is a request to switch to the energy saving mode.

【００４４】省エネルギーモードへの移行要求がある
と、ステップＳ４２でメイン制御用ＣＰＵ１と電源オン
ＣＰＵ１５との間で必要な移行処理を行い、ステップＳ
４３でその移行処理が終了したかどうかをチェックし、
移行処理が終了していなければ終了するまでステップＳ
４２，ステップＳ４３を繰り返す。If there is a request to shift to the energy saving mode, necessary shift processing is performed between the main control CPU 1 and the power-on CPU 15 in step S42, and
At 43, it is checked whether or not the migration process has been completed.
If the transition process has not been completed, step S is performed until the process is completed
42, Step S43 is repeated.

【００４５】省エネルギーモードへの移行処理が終了す
ると、ステップＳ４４でメイン制御用ＣＰＵ１の出力信
号をラッチしているラッチ回路２５のラッチ出力を、第
１バッファ２３の出力に代えて選択する。When the processing for shifting to the energy saving mode is completed, the latch output of the latch circuit 25 that latches the output signal of the main control CPU 1 is selected instead of the output of the first buffer 23 in step S44.

【００４６】つぎに、電源オンＣＰＵ１５の省エネルギ
ー移行処理が終了すると（ステップＳ４５）、メイン制
御用ＣＰＵ１への省エネルギー移行許可がなされ（ステ
ップＳ４６）、省エネルギーモード制御用ＣＰＵ１２か
らスイッチ２２に開放指令信号が送られて、メイン制御
用ＣＰＵ１の＋５Ｖ電源電圧がオフされ（ステップＳ４
７）、省エネルギーモードに移行する（ステップＳ４
８）。Next, when the power-on CPU 15 completes the energy-saving shifting process (step S45), permission for energy-saving shifting to the main control CPU 1 is issued (step S46), and an opening command signal is sent from the energy saving mode control CPU 12 to the switch 22. Then, the + 5V power supply voltage of the main control CPU 1 is turned off (step S4).
7), shift to the energy saving mode (step S4)
8).

【００４７】これにより、省エネルギーモードに入り、
省エネルギー状態での必要な処理を電源オンＣＰＵ１２
などが行い、メイン制御用ＣＰＵ１は停止する。Thus, the apparatus enters the energy saving mode,
The necessary processing in the energy saving state is executed by the power-on CPU 12.
And so on, and the main control CPU 1 stops.

【００４８】次に、インターフェースのための電源オン
ＣＰＵ１５からメイン制御用ＣＰＵ１への信号は前述の
ように、第２バッファ２４を通って供給されるが、この
第２バッファ２４は＋５Ｖ電源、つまり省エネルギーモ
ード時にオフされる電源で駆動される構成になってい
る。Next, a signal from the power-on CPU 15 for the interface to the main control CPU 1 is supplied through the second buffer 24 as described above. It is configured to be driven by a power supply that is turned off in the mode.

【００４９】この第２バッファ２４を単に接続しただけ
では、省エネルギーモード中に、電源オンＣＰＵ１５の
回路構成によっては第２バッファ２４を通ってメイン制
御用ＣＰＵ１側に、まわり込み電流が発生して、オフし
たはずのメイン電源に電圧が発生する可能性がある。If the second buffer 24 is simply connected, a sneak current flows through the second buffer 24 to the main control CPU 1 depending on the circuit configuration of the power-on CPU 15 during the energy saving mode. Voltage may be generated in the main power supply that should have been turned off.

【００５０】このため、電源オンＣＰＵ１５からメイン
制御用ＣＰＵ１への信号をインターフェースする第２バ
ッファ２４として、入力端子から電源側への保護ダイオ
ードの無いＣＭＯＳＩＣあるいは入力端子にＩＣ電源へ
の寄生ダイオードの無いタイプのＣＭＯＳＩＣ（例えば
ＶＨＣ−ＣＭＯＳタイプ等）を使用する。For this reason, as the second buffer 24 for interfacing the signal from the power-on CPU 15 to the main control CPU 1, a CMOSIC having no protection diode from the input terminal to the power supply side or a parasitic diode from the input terminal to the IC power supply does not exist. A CMOS IC of a type (for example, a VHC-CMOS type) is used.

【００５１】これにより、省エネルギーモードで＋５Ｖ
の電源がオフされても、また電源オンＣＰＵ１５側の回
路素子をどの様なタイプのものを使用していても、省エ
ネルギーモードでオフとされている＋５Ｖ電源へのまわ
り込み電流によるまわり込み電圧の発生を防止できる。
電圧オンＣＰＵ１５からの出力信号が、電源をオフして
いるメイン制御ＣＰＵ１に入力されることによる故障発
生の危険性も回避される。Thus, in the energy saving mode, +5 V
No matter what type of circuit element on the CPU 15 side is used, the sneak voltage of the sneak current due to the sneak current to the + 5V power source which is turned off in the energy saving mode is turned on even if the power supply is turned off. Occurrence can be prevented.
The risk of occurrence of a failure due to the output signal from the voltage-on CPU 15 being input to the main control CPU 1 whose power is off is also avoided.

【００５２】なお、以上のように構成されている装置の
省エネルギー時の動作手順は、図３のフローチャートと
同様に行われるので再度の説明は省略する。The operation procedure of the apparatus having the above configuration at the time of energy saving is performed in the same manner as in the flowchart of FIG.

【００５３】[0053]

【発明の効果】請求項１記載の発明によれば、省エネル
ギーモード中に電源がオフされているメイン制御用回路
ブロックから、省エネルギーモード中も電源供給される
回路ブロックに出力する信号に対して、省エネルギーモ
ード中もオンされている電源で駆動され、かつその入力
端子からのリーク電流の少ないＣＭＯＳＩＣなどで構成
されたバッファ手段を介しているので、省エネルギーモ
ード中のまわり込み電圧の発生を簡単な構成で防止でき
る。According to the first aspect of the present invention, a signal output from a main control circuit block that is turned off during the energy saving mode to a circuit block that is also supplied with power during the energy saving mode is controlled. Since it is driven by a power supply that is turned on even during the energy saving mode and through a buffer means composed of a CMOS IC or the like having a small leak current from its input terminal, it is possible to easily generate a wraparound voltage during the energy saving mode. Can be prevented.

【００５４】請求項２記載の発明によれば、バッファ手
段の入力レベルが例えばＨレベルからＬレベルにゆっく
りと変移した場合でも、シュミット入力タイプのバッフ
ァ手段が発振を生じることはない。したがって、電源の
オン／オフ時にバッファ手段からノイズ波形が発生せ
ず、電源をオンしたままの回路ブロックの誤動作を防止
することができる。According to the second aspect of the present invention, even if the input level of the buffer means changes slowly from, for example, H level to L level, the Schmitt input type buffer means does not oscillate. Therefore, no noise waveform is generated from the buffer means when the power is turned on / off, and it is possible to prevent malfunction of the circuit block while the power is on.

【００５５】請求項３記載の発明によれば、使用するバ
ッファ出力が省エネルギーモード時に変化することによ
り電源がオンされたままの回路ブロックの動作に支障を
きたす可能性がある場合にも、バッファ手段の出力をラ
ッチ手段の出力に切り替え可能な構成にしているので、
信号レベルを一定に保つことができる。したがって、バ
ッファ手段の出力が、電源がオンされたままの回路ブロ
ックにとって予期しないレベルになったとしても、本来
の出力レベルをラッチ手段から得ることができるから、
電源がオンされたままの回路ブロックの誤動作を避ける
ことができる。According to the third aspect of the present invention, even when the buffer output to be used changes in the energy saving mode, there is a possibility that the operation of the circuit block with the power supply on may be hindered. Output is switched to the output of the latch means.
The signal level can be kept constant. Therefore, even if the output of the buffer unit becomes an unexpected level for the circuit block in which the power is kept on, the original output level can be obtained from the latch unit.
A malfunction of the circuit block with the power on can be avoided.

【００５６】請求項４記載の発明によれば、省エネルギ
ーモード中も電源供給される回路ブロックから、省エネ
ルギーモード中は電源供給をストップされる定常時のメ
イン制御を行うメイン制御用回路ブロックに出力する信
号に対して、省エネルギー中には電源がオフされる電源
で駆動され、かつ入力端子から電源側への保護ダイオー
ドの無いＣＭＯＳＩＣなどの回路構成のバッファ手段を
介しているので、省エネルギーモード中のまわり込み電
圧の発生を簡単な構成で防止できる。また、電源をオン
したままの回路ブロックからの出力信号が、電源をオフ
したメインの回路ブロックに入力されることがないの
で、故障発生を防止できる。According to the fourth aspect of the present invention, the power is supplied from the circuit block to which the power is supplied even during the energy saving mode to the main control circuit block which performs the main control during the steady state where the power supply is stopped during the energy saving mode. Signals are driven by a power supply that is turned off during energy saving and are passed through a buffer means of a circuit configuration such as a CMOS IC without a protection diode from the input terminal to the power supply side. It is possible to prevent the generation of the input voltage with a simple configuration. Further, since the output signal from the circuit block with the power on is not input to the main circuit block with the power off, occurrence of a failure can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を適用した省エネルギー機能付きファク
シミリ装置のシステム構成図。FIG. 1 is a system configuration diagram of a facsimile apparatus with an energy saving function to which the present invention is applied.

【図２】本発明の各ＣＰＵへの電源供給構成と信号授受
の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of power supply to each CPU and a configuration of signal transmission and reception according to the present invention.

【図３】省エネルギーモード移行処理の第１手順を示す
フローチャート。FIG. 3 is a flowchart showing a first procedure of an energy saving mode transition process.

【図４】省エネルギーモード移行処理の第２手順を示す
フローチャート。FIG. 4 is a flowchart showing a second procedure of the energy saving mode transition processing.

【符号の説明】[Explanation of symbols]

１ メイン制御用ＣＰＵ １２ 省エネルギーモード制御用ＣＰＵ １５ 電源オンＣＰＵ ２２ 省エネ用電源スイッチ ２３ 第１バッファ ２４ 第２バッファ ２５ ラッチ回路 ２６ セレクタ DESCRIPTION OF SYMBOLS 1 Main control CPU 12 Energy saving mode control CPU 15 Power-on CPU 22 Energy saving power switch 23 First buffer 24 Second buffer 25 Latch circuit 26 Selector

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 省エネルギーモードのオン／オフ電源制
御を行う省エネルギーモード制御用回路ブロックと、省
エネルギーモード中は電源供給をストップされる定常時
のメイン制御を行うメイン制御用回路ブロックと、電源
オフを想定されておらず、かつ省エネルギーモード中も
電源供給される回路ブロックとを備えた省エネルギー機
能付き装置であって、 前記メイン制御用回路ブロックからの信号を前記省エネ
ルギーモード中も電源供給される回路ブロックに供給す
るバッファ手段を備え、このバッファ手段は、省エネル
ギーモード中もオンされている電源で駆動されるととも
に、入力端子からのリーク電流の少ない回路構成とされ
ていることを特徴とする省エネルギー機能付き装置。An energy-saving mode control circuit block for performing on / off power control of an energy-saving mode, a main control circuit block for performing main control in a steady state in which power supply is stopped during the energy-saving mode, and a power-off mode. A circuit block that is not assumed and that is also supplied with power even during the energy saving mode, comprising a circuit block that is also supplied with a signal from the main control circuit block even during the energy saving mode. The buffer means is driven by a power supply that is turned on even during the energy saving mode, and has a circuit configuration with less leakage current from the input terminal. apparatus. 【請求項２】 請求項１記載の省エネルギー機能付き装
置において、バッファ手段として、シュミット入力タイ
プのバッファとしたことを特徴とする省エネルギー機能
付き装置。2. The device with an energy saving function according to claim 1, wherein the buffer means is a Schmitt input type buffer. 【請求項３】 請求項１記載の省エネルギー機能付き装
置において、さらにメイン制御用回路ブロックからの信
号をラッチするラッチ手段を設け、バッファ出力を前記
ラッチ手段の出力に切り替えることを特徴とする省エネ
ルギー機能付き装置。3. A device with an energy saving function according to claim 1, further comprising a latch means for latching a signal from a main control circuit block, and switching a buffer output to an output of said latch means. Attached device. 【請求項４】 省エネルギーモードのオン／オフ電源制
御を行う省エネルギーモード制御用回路ブロックと、省
エネルギーモード中は電源供給をストップされる定常時
のメイン制御を行うメイン制御用回路ブロックと、電源
オフを想定されておらず、かつ省エネルギーモード中も
電源供給される回路ブロックとを備えた省エネルギー機
能付き装置であって、 前記省エネルギーモード中も電源供給される回路ブロッ
クからの信号を前記メイン制御用回路ブロックに供給す
るバッファ手段を備え、このバッファ手段は、省エネル
ギーモードにはオフされる電源で駆動されるとともに、
入力端子から電源側への保護ダイオードを持たない回路
構成とされていることを特徴とする省エネルギー機能付
き装置。4. An energy-saving mode control circuit block for performing on / off power control of an energy-saving mode, a main control circuit block for performing main control in a steady state in which power supply is stopped during the energy-saving mode, and a power-off mode. A circuit block that is not assumed, and that is also supplied with power even during the energy saving mode. The buffer means is supplied with a power supply that is turned off in the energy saving mode,
A device with an energy-saving function, wherein the device has a circuit configuration without a protection diode from an input terminal to a power supply side.