JP2001100390A - Method for correcting pattern of mask for exposure - Google Patents
Method for correcting pattern of mask for exposureInfo
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、露光用マスクの
パターン補正方法に関するもので、特に、半導体装置の
製造過程におけるリソグラフィ工程で用いられる露光マ
スクの、マスクパターンの補正方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of correcting a pattern of an exposure mask, and more particularly to a method of correcting a mask pattern of an exposure mask used in a lithography process in a semiconductor device manufacturing process.
【０００２】[0002]
【従来の技術】近年、ますます微細化が要求される半導
体装置の製造プロセスにおいては、たとえば、ロジック
回路上の孤立して配置されたゲート（以下、単に孤立ゲ
ート）や半導体メモリにおける周辺回路部の孤立ゲート
に対して、リソグラフィ的に十分なマージンを得ること
が困難になってきている。2. Description of the Related Art In recent years, in a manufacturing process of a semiconductor device which is required to be further miniaturized, for example, an isolated gate (hereinafter simply referred to as an isolated gate) on a logic circuit and a peripheral circuit portion in a semiconductor memory are used. It is becoming difficult to obtain a lithographically sufficient margin for the isolated gate.
【０００３】ロジック回路に関しては、ゲートパターン
に着目したレジストの開発により救済するなどの方法が
考えられる。しかし、密に配置されたパターン（以下、
単に密パターン）である連続ゲートを有するメモリセル
部と疎に配置されたパターン（以下、単に疎パターン）
である孤立（非連続）ゲートを有する周辺回路部とを混
載する半導体メモリ、あるいは、密パターンを有する半
導体メモリと疎パターンを有するロジック回路とを混載
する半導体装置などにとっては、必ずしも有効な方法で
はない。For a logic circuit, a method of relieving by developing a resist paying attention to a gate pattern can be considered. However, densely arranged patterns (below,
A memory cell portion having a continuous gate which is simply a dense pattern and a pattern sparsely arranged (hereinafter simply referred to as a sparse pattern)
For a semiconductor memory in which a peripheral circuit portion having an isolated (non-continuous) gate is mixed, or a semiconductor device in which a semiconductor memory having a dense pattern and a logic circuit having a sparse pattern are mixed, an effective method is not necessarily used. Absent.
【０００４】密パターンおよび疎パターンの両者に対し
て、リソグラフィ的に十分なマージンを確保する方法と
しては、補助パターンを発生させる方法がすでに知られ
ている。これは、たとえば図１１に示すように、露光マ
スク１０１上に疎に配置されたマスクパターン１０２の
近傍に解像限界以下のダミーパターン（補助パターン）
１０３を設けることによって、疎パターンの光学像を密
パターンのそれに近づけ、密パターンと同程度のマージ
ンを確保するとともに、疎／密パターン間での寸法差
（光近接効果（ＯＰＥ（Optical Proximity Effec
t）））をなくすものである。As a method of ensuring a sufficient lithographic margin for both dense and sparse patterns, a method of generating an auxiliary pattern is already known. For example, as shown in FIG. 11, a dummy pattern (auxiliary pattern) having a resolution equal to or less than the resolution limit is provided near a mask pattern 102 sparsely arranged on an exposure mask 101.
By providing the optical pattern 103, the optical image of the sparse pattern can be made close to that of the dense pattern, and the same margin as the dense pattern can be secured.
t))).
【０００５】当然、この方法は、孤立ゲートのマージン
アップの観点から、ロジック回路のプロセスに用いても
有効である。Of course, this method is effective even when used in a logic circuit process from the viewpoint of increasing the margin of an isolated gate.
【０００６】しかしながら、上記した補助パターンを発
生させる方法の場合、疎パターンについて、密パターン
と同程度のマージンを確保できるようになる点で優れて
いるものの、以下のような問題があった。However, the above-described method of generating an auxiliary pattern is excellent in that a margin similar to that of a dense pattern can be secured for a sparse pattern, but has the following problems.
【０００７】すなわち、従来の方法は、すべてのマスク
パターンに対して補助パターンを発生させるようにして
いたため、処理時間および描画時間が増大し、また、そ
れにともなって処理後の描画データ量も増大する。That is, in the conventional method, since the auxiliary patterns are generated for all the mask patterns, the processing time and the drawing time increase, and the drawing data amount after the processing increases accordingly. .
【０００８】また、エッチングなどの他のプロセスを考
慮せずに補助パターンを発生させるようにしていたた
め、リソグラフィ以外のプロセス近接効果（ＰＰＥ（Pr
ocessProximity Effect））によって、ウェーハ上での
仕上がり寸法に差異が生じる可能性があり、十分な補正
精度が得られない。In addition, since the auxiliary pattern is generated without considering other processes such as etching, a process proximity effect (PPE (Pr
ocessProximity Effect)), there is a possibility that a difference occurs in the finished dimensions on the wafer, and sufficient correction accuracy cannot be obtained.
【０００９】[0009]
【発明が解決しようとする課題】上記したように、従来
においては、補助パターンを発生させることによって、
疎パターンでも密パターンと同程度のマージンを確保で
きるようになるものの、補助パターンの発生処理それ自
体に時間がかかり、しかも、必ずしも十分な補正精度が
得られるとは限らないという問題があった。As described above, conventionally, by generating an auxiliary pattern,
Although a margin similar to that of a dense pattern can be ensured even with a sparse pattern, there has been a problem that the process of generating the auxiliary pattern itself takes time, and sufficient correction accuracy is not always obtained.
【００１０】そこで、この発明は、補助パターンの発生
処理を高速化でき、かつ、十分な補正精度を得ることが
可能な露光用マスクのパターン補正方法を提供すること
を目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a pattern correction method for an exposure mask which can speed up the process of generating an auxiliary pattern and can obtain sufficient correction accuracy.
【００１１】[0011]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の露光用マスクのパターン補正方法にあ
っては、半導体装置の製造過程におけるリソグラフィ工
程で用いられる露光用マスクの、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求される第１の
パターンに対して、その第１のパターンがウェーハ転写
後に所望の寸法となるように寸法補正を行う第１の工程
と、前記第１のパターン以外の、前記半導体装置のマス
クパターンの中で高精度な寸法制御が要求されない第２
のパターンに対して、その第２のパターンがウェーハ転
写後に所望の寸法となるように寸法補正を行う第２の工
程と、前記第１のパターンに対してのみ、選択的に補助
パターンを設ける第３の工程とを備えてなることを特徴
とする。In order to achieve the above-mentioned object, a method of correcting a pattern of an exposure mask according to the present invention comprises the steps of: A first step of performing dimensional correction on a first pattern for which high-precision dimensional control is required in a mask pattern of a semiconductor device so that the first pattern has a desired size after wafer transfer; A second pattern which is not required to have high-precision dimensional control in the mask pattern of the semiconductor device other than the first pattern;
A second step of performing dimension correction on the pattern so that the second pattern has a desired dimension after the wafer is transferred, and a step of selectively providing an auxiliary pattern only on the first pattern. 3 is provided.
【００１２】また、この発明にあっては、半導体装置の
製造過程におけるリソグラフィ工程で用いられる露光用
マスクの、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求される第１のパターンに対して、そ
の第１のパターンがウェーハ転写後に所望の寸法となる
ように寸法補正を行う第１の手順と、前記第１のパター
ン以外の、前記半導体装置のマスクパターンの中で高精
度な寸法制御が要求されない第２のパターンに対して、
その第２のパターンがウェーハ転写後に所望の寸法とな
るように寸法補正を行う第２の手順と、前記第１のパタ
ーンに対してのみ、選択的に補助パターンを設ける第３
の手順とを備える露光用マスクのパターン補正方法を、
記憶媒体に記憶してなることを特徴とする。Further, according to the present invention, the first pattern of the exposure mask used in the lithography step in the manufacturing process of the semiconductor device, which requires high-precision dimensional control in the mask pattern of the semiconductor device. In contrast, a first procedure of performing dimension correction so that the first pattern has a desired dimension after wafer transfer, and a highly accurate mask pattern of the semiconductor device other than the first pattern. For the second pattern for which dimensional control is not required,
A second procedure of performing dimension correction so that the second pattern has a desired dimension after wafer transfer, and a third procedure of selectively providing an auxiliary pattern only to the first pattern.
The pattern correction method of the exposure mask comprising the steps of
It is characterized by being stored in a storage medium.
【００１３】この発明の露光用マスクのパターン補正方
法によれば、補助パターンの発生処理とＯＰＣ（Optica
l Proximity Correction）処理とを併用することによ
り、処理それ自体の高速化とともに、補正の高精度化を
も実現できるようになるものである。According to the exposure mask pattern correction method of the present invention, the auxiliary pattern generation processing and the OPC (Optica) processing are performed.
l Proximity Correction) processing can be used in combination with the processing speed itself and the correction accuracy can be improved.
【００１４】より具体的には、半導体装置のマスクパタ
ーンの中で高精度な寸法制御が要求される第１のパター
ンに対してのみ、選択的に補助パターンを発生させるこ
とが可能になる。これにより、処理時間や描画データ量
などを大幅に削減できるようになるものである。More specifically, an auxiliary pattern can be selectively generated only for a first pattern requiring high-precision dimensional control in a mask pattern of a semiconductor device. As a result, the processing time and the amount of drawing data can be significantly reduced.
【００１５】しかも、ウェーハ転写後に所望の寸法とな
るように、寸法補正を行った第１のパターンに対して、
補助パターンを発生させるようにしているため、ウェー
ハ上での仕上がり寸法に生じる差異を小さくできる分、
補正を高精度化することが可能となるものである。In addition, with respect to the first pattern which has been dimensionally corrected so as to have a desired dimension after wafer transfer,
Since the auxiliary pattern is generated, the difference in the finished dimensions on the wafer can be reduced,
This makes it possible to increase the accuracy of the correction.
【００１６】[0016]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１７】図１は、本発明にかかる露光マスクの一例
を概略的に示すものである。FIG. 1 schematically shows an example of an exposure mask according to the present invention.
【００１８】この露光マスク１０は、たとえば、ガラス
面にＣｒをパターニングしてなる複数のマスクパターン
１１が形成されてなるとともに、そのマスクパターン１
１間のスペースに解像限界以下の幅Ｗで補助パターン
（ダミーパターン）１２がそれぞれ設けられてなる構成
とされている。The exposure mask 10 has a plurality of mask patterns 11 formed by patterning Cr on a glass surface, for example.
Auxiliary patterns (dummy patterns) 12 each having a width W equal to or less than the resolution limit are provided in the space between them.
【００１９】この場合、マスクパターン１１の幅Ｌと隣
接するマスクパターン１１までの距離（スペース）Ｓと
に応じて、補助パターン１２の最適化がなされている。In this case, the auxiliary pattern 12 is optimized according to the width L of the mask pattern 11 and the distance (space) S to the adjacent mask pattern 11.
【００２０】また、各マスクパターン１１に対しては、
それぞれ、１．５Ｄ−ＯＰＣ処理（詳細については後述
する）による寸法補正が実施されている。Further, for each mask pattern 11,
Each of them is subjected to dimensional correction by 1.5D-OPC processing (details will be described later).
【００２１】すなわち、マスクパターン１１の寸法Ｌｘ
を補正し、そのマスクパターン１１の幅Ｌに応じて隣接
パターン間距離Ｓｘを変化させた時の、ある距離Ｓに対
して最大のマージンが得られるよう、補助パターン１２
は設けられるようになっている。That is, the dimension Lx of the mask pattern 11
When the distance Sx between adjacent patterns is changed according to the width L of the mask pattern 11, the auxiliary pattern 12 is provided so that a maximum margin can be obtained for a certain distance S.
Is provided.
【００２２】なお、ここでは処理を簡単化するために、
下記に示す表１のように、隣接パターンまでの距離Ｓに
対する、補助パターン発生の有／無、隣接パターンのエ
ッジあたりの補助パターンの発生本数ｍや幅Ｗなどが、
実験やシミュレーションによりあらかじめルール化され
ている。Here, in order to simplify the processing,
As shown in Table 1 below, the presence / absence of auxiliary pattern generation, the number m of auxiliary patterns generated per edge of the adjacent pattern, the width W, and the like with respect to the distance S to the adjacent pattern are as follows.
Rules are established in advance by experiments and simulations.
【００２３】[0023]
【表１】 [Table 1]
【００２４】図２は、上記した表１の補正ルールにもと
づく、隣接するマスクパターン１１までの距離Ｓと補助
パターン１２との関係（補助パターン１２の最適化）に
ついて示すものである。FIG. 2 shows the relationship between the distance S to the adjacent mask pattern 11 and the auxiliary pattern 12 (optimization of the auxiliary pattern 12) based on the correction rule in Table 1 described above.
【００２５】たとえば、隣接するマスクパターン１１ま
での距離がＳ＜Ｓａの場合、補助パターン１２は設けら
れない。For example, when the distance to the adjacent mask pattern 11 is S <Sa, the auxiliary pattern 12 is not provided.
【００２６】たとえば、隣接するマスクパターン１１ま
での距離がＳ＝Ｓａ（Ｓａ＝２Ｓ１＋Ｗ）の場合、同図
（ａ）に示すように、各マスクパターン１１のエッジか
らそれぞれ距離Ｓ１だけ離れた位置（最適なマージンが
得られる位置）に、１本の補助パターン１２が設けられ
る。For example, when the distance to an adjacent mask pattern 11 is S = Sa (Sa = 2S1 + W), as shown in FIG. One auxiliary pattern 12 is provided at a position where an optimum margin is obtained.
【００２７】たとえば、隣接するマスクパターン１１ま
での距離がＳａ＜Ｓ＜Ｓｂの場合、補助パターン１２は
設けられない。For example, when the distance to the adjacent mask pattern 11 is Sa <S <Sb, the auxiliary pattern 12 is not provided.
【００２８】たとえば、隣接するマスクパターン１１ま
での距離がＳｂ≦Ｓ＜Ｓｃ（Ｓｂ＝２Ｓ１＋２Ｗ＋Ｓ
ｍ）の場合、同図（ｂ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔（マスク作製可能な最小スペース）Ｓｍを有し
て、補助パターン１２が１本ずつ設けられる。For example, if the distance to the adjacent mask pattern 11 is Sb ≦ S <Sc (Sb = 2S1 + 2W + S
In the case of m), as shown in FIG. 4B, the auxiliary pattern 12 is provided at a position (minimum space in which a mask can be formed) Sm at a position separated from the edge of each mask pattern 11 by a distance S1. It is provided one by one.
【００２９】たとえば、隣接するマスクパターン１１ま
での距離がＳｃ≦Ｓ（Ｓｃ＝２Ｓ１＋４Ｗ＋２Ｓｍ＋Ｓ
ｗ）の場合、同図（ｃ）に示すように、各マスクパター
ン１１のエッジからそれぞれ距離Ｓ１だけ離れた位置
に、間隔Ｓｍを有し、かつ、補助パターン１２が互いに
干渉（解像）しない距離Ｓｗ以上をもって、補助パター
ン１２が２本ずつ設けられる。For example, if the distance to the adjacent mask pattern 11 is Sc ≦ S (Sc = 2S1 + 4W + 2Sm + S
In the case of w), as shown in FIG. 13C, the distance S1 is provided at a position away from the edge of each mask pattern 11 by a distance S1, and the auxiliary patterns 12 do not interfere with each other (resolution). Two or more auxiliary patterns 12 are provided with the distance Sw or more.
【００３０】このような、補助パターン１２の最適化の
ための補正ルールを、さまざまな線幅Ｌのマスクパター
ン１１ごとに分類しておくことで、どのような線幅Ｌ、
いかなる隣接パターン間距離Ｓを有するマスクパターン
１１に対しても、リソグラフィ的に十分なマージンが得
られるような補助パターン１２を自動的に発生できるよ
うになる。By classifying such correction rules for optimizing the auxiliary pattern 12 for each mask pattern 11 having various line widths L, what kind of line width L,
For a mask pattern 11 having any distance S between adjacent patterns, an auxiliary pattern 12 capable of providing a sufficient lithographic margin can be automatically generated.
【００３１】ここで、図３を参照して、一般的な１．５
Ｄ−ＯＰＣ処理について、簡単に説明する。なお、ここ
では、補正の対象となるマスクパターン１１ａとの距離
が異なるパターン１１ｂ，１１ｃが存在する場合、たと
えば、マスクパターン１１ａに対して、それぞれ隣接す
るパターンとして、距離Ｓｙだけ離れて配置されたマス
クパターン１１ｂと、距離Ｓｚだけ離れて配置されたマ
スクパターン１１ｃとが存在する場合を例に説明する。Here, referring to FIG.
The D-OPC process will be briefly described. Here, in the case where there are patterns 11b and 11c having different distances from the mask pattern 11a to be corrected, for example, the patterns 11b and 11c are arranged adjacent to the mask pattern 11a by a distance Sy, respectively. An example will be described in which a mask pattern 11b and a mask pattern 11c arranged at a distance Sz are present.
【００３２】この１．５Ｄ−ＯＰＣ処理とは、ウェーハ
転写（マスク工程、リソグラフィ工程、エッチング工程
などのすべての工程を含む）後の仕上がり寸法が所望の
寸法となるように、マスクパターン１１の寸法補正を行
うための方法であって、たとえば、補正対象のマスクパ
ターン１１ａの線幅Ｌｘを、それぞれに隣接するマスク
パターン１１ｂ，１１ｃとの間のスペース（距離Ｓｙ，
Ｓｚ）Ｓに応じて補正するものである。The 1.5D-OPC process means that the size of the mask pattern 11 is adjusted so that the finished size after wafer transfer (including all steps such as a mask step, a lithography step, and an etching step) becomes a desired dimension. This is a method for performing correction, for example, by setting the line width Lx of a mask pattern 11a to be corrected to a space (distance Sy, distance between adjacent mask patterns 11b and 11c).
Sz) Correction is made according to S.
【００３３】この場合、下記に示す表２のように、実験
やシミュレーションによりあらかじめルール化された補
正ルール（補助パターンの発生を考慮しないで作成され
た補正ルール）にしたがって、各マスクパターン１１
ａ，１１ｂ，１１ｃの寸法補正が行われるようになって
いる。In this case, as shown in Table 2 below, each mask pattern 11 is set in accordance with a correction rule (correction rule created without considering generation of an auxiliary pattern) made in advance by experiments and simulations.
The dimension correction of a, 11b, and 11c is performed.
【００３４】[0034]
【表２】 [Table 2]
【００３５】たとえば、マスクパターン１１ｂと隣接す
る部分のスペース（距離Ｓｙ）Ｓがａ＜Ｓ≦ｂの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｂと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｂの寸法が、ともに＋１グリッ
ト（Grid）ずつ補正される。For example, if the space (distance Sy) S of the portion adjacent to the mask pattern 11b is a <S ≦ b, the dimensions of the portion of the mask pattern 11a to be corrected adjacent to the mask pattern 11b and The dimensions of the corresponding portion of the mask pattern 11b are each corrected by +1 grid.
【００３６】たとえば、マスクパターン１１ｃと隣接す
る部分のスペース（距離Ｓｚ）Ｓがｂ＜Ｓ≦ｃの場合に
は、補正対象のマスクパターン１１ａの、該マスクパタ
ーン１１ｃと隣接する部分の寸法、および、対応する部
分のマスクパターン１１ｃの寸法が、ともに＋２グリッ
トずつ補正される。For example, if the space (distance Sz) S of the portion adjacent to the mask pattern 11c is b <S ≦ c, the dimensions of the portion of the mask pattern 11a to be corrected adjacent to the mask pattern 11c, and The size of the mask pattern 11c in the corresponding portion is corrected by +2 grids.
【００３７】最終的に、マスクパターン１１ａは、該パ
ターン１１ａの途中までしか存在しないマスクパターン
１１ｂの有無により、パターンの途中で補正寸法が１グ
リッドから２グリッドに切り替わる部分、いわゆるジョ
グ（ＪＯＧ）段差１１ａ’を有した形状となる。Finally, the mask pattern 11a is a portion where the correction dimension is switched from one grid to two grids in the middle of the pattern, that is, a so-called jog (JOG) step, depending on the presence / absence of the mask pattern 11b which exists only halfway through the pattern 11a. 11a '.
【００３８】同様に、マスクパターン１１ｃは、該パタ
ーン１１ｃの途中までしか存在しないマスクパターン１
１ｂの有無により、パターンの途中で補正寸法が１グリ
ッドから２グリッドに切り替わるジョグ段差１１ｃ’を
有した形状となる。Similarly, the mask pattern 11c is a mask pattern 1 existing only halfway through the pattern 11c.
Depending on the presence or absence of 1b, the pattern has a jog step 11c 'in which the correction dimension switches from one grid to two grids in the middle of the pattern.
【００３９】この１．５Ｄ−ＯＰＣ処理によれば、補正
対象のマスクパターン１１ａに対する、隣接パターン１
１ｂ，１１ｃの距離が部分的に異なるような場合におい
ても、高精度な寸法補正を実現できる。According to the 1.5D-OPC processing, the adjacent pattern 1 with respect to the mask pattern 11a to be corrected
Even when the distances 1b and 11c are partially different, highly accurate dimensional correction can be realized.
【００４０】なお、補正対象のマスクパターンが、上記
した補助パターンを発生させるべきマスクパターンの場
合には、たとえば、下記に示す表３のように、実験やシ
ミュレーションによりあらかじめルール化された補正ル
ール（補助パターンの発生を考慮して作成された補正ル
ール）にしたがって、１．５Ｄ−ＯＰＣ処理による寸法
補正が行われるようになっている。When the mask pattern to be corrected is a mask pattern for which the above-described auxiliary pattern is to be generated, for example, as shown in Table 3 below, a correction rule (for example, a rule formed in advance by experiments or simulations) is used. According to a correction rule created in consideration of the generation of the auxiliary pattern), the dimensional correction by the 1.5D-OPC process is performed.
【００４１】[0041]
【表３】 [Table 3]
【００４２】次に、１．５Ｄ−ＯＰＣ処理と併用させ
て、疎または孤立パターンとしての、たとえば、トラン
ジスタ（半導体装置）のゲート部にのみ、補助パターン
を発生させるようにする場合の方法について説明する。Next, a description will be given of a method for generating an auxiliary pattern only in the gate portion of a transistor (semiconductor device) as a sparse or isolated pattern, in combination with the 1.5D-OPC process. I do.
【００４３】図４は、本発明の一実施形態にかかる、
１．５Ｄ−ＯＰＣ処理と併用させて、トランジスタのゲ
ート部にのみ補助パターンを発生させるようにした場合
の、処理の流れを示すものである。FIG. 4 shows an embodiment of the present invention.
This shows a processing flow in the case where an auxiliary pattern is generated only in the gate portion of the transistor in combination with the 1.5D-OPC processing.
【００４４】まず、トランジスタを形成するための露光
マスク（図５参照）において、たとえば図６に示すよう
に、アクティブエリアＡＡ上のゲート部ＧＣを除く、各
配線部ＨＣに対応するマスクパターン（第２のパター
ン）２１に対して、上記の表２に示した補正ルールにし
たがって、１．５Ｄ−ＯＰＣ処理を実施する（第１のス
テップ）。First, in an exposure mask (see FIG. 5) for forming a transistor, for example, as shown in FIG. 6, a mask pattern (first pattern) corresponding to each wiring portion HC excluding the gate portion GC on the active area AA. The 1.5D-OPC process is performed on the second pattern 21 according to the correction rule shown in Table 2 above (first step).
【００４５】次いで、たとえば図７に示すように、アク
ティブエリアＡＡ上のゲート部ＧＣに対応するマスクパ
ターン（第１のパターン）３１に対して、上記の表３に
示した補正ルールにしたがって、１．５Ｄ−ＯＰＣ処理
を実施する（第２のステップ）。Next, as shown in FIG. 7, for example, a mask pattern (first pattern) 31 corresponding to the gate portion GC on the active area AA is set to 1 according to the correction rule shown in Table 3 above. Perform 5D-OPC processing (second step).
【００４６】次いで、たとえば図８に示すように、寸法
の補正が行われたマスクパターン３１’に対してのみ、
上記の表１に示した補正ルールにもとづいて、補助パタ
ーン３２の発生の処理を実施する（第３のステップ）。Next, as shown in FIG. 8, for example, only for the mask pattern 31 ′ whose dimensions have been corrected,
Based on the correction rule shown in Table 1 above, the process of generating the auxiliary pattern 32 is performed (third step).
【００４７】これにより、ゲート部ＧＣにおいては、補
助パターン３２の発生によりリソグラフィ的なマージン
が向上するとともに、１．５Ｄ−ＯＰＣ処理によって仕
上がり寸法を所望の寸法値とすることが可能となる。Thus, in the gate portion GC, the lithographic margin is improved by the generation of the auxiliary pattern 32, and the finished dimension can be set to a desired dimension value by the 1.5D-OPC process.
【００４８】特に、補助パターン３２の発生をゲート部
ＧＣのみとすることで、かかる処理時間および描画時間
の大幅な短縮が期待できる。In particular, when the auxiliary pattern 32 is generated only in the gate portion GC, the processing time and the drawing time can be greatly reduced.
【００４９】しかも、１．５Ｄ−ＯＰＣ処理を施した後
のマスクパターン３１’を対象として、補助パターン３
２の発生を行うようにしているため、ＯＰＣ処理によっ
てデザインが変化した場合にも、常に、最適な補助パタ
ーン３２を発生させることが可能となり、高精度な補正
を実現できる。In addition, the auxiliary pattern 3 ′ is targeted for the mask pattern 31 ′ after the 1.5D-OPC processing.
2 is performed, even when the design is changed by the OPC process, it is possible to always generate the optimal auxiliary pattern 32, and it is possible to realize highly accurate correction.
【００５０】なお、発生させた補助パターン３２が、そ
の一部にジョグ段差３２’を有する場合、微小なジョグ
段差３２’は、マスクの作製や欠陥検査などに悪影響を
及ぼすことになる。When the generated auxiliary pattern 32 has a jog step 32 ′ in a part thereof, the minute jog step 32 ′ adversely affects the fabrication of a mask and the defect inspection.
【００５１】そこで、たとえば図９に示すように、発生
された補助パターン３２に対して、その長手（図示矢
印）方向にリサイズ（Resize）処理を実施する。これに
より、ジョグ段差３２’は消去され、ジョグ段差３２’
の存在しない補助パターン３２を得ることができる（第
４のステップ）。Therefore, as shown in FIG. 9, for example, a resize process is performed on the generated auxiliary pattern 32 in the longitudinal direction (arrow shown). Thereby, the jog step 32 'is erased, and the jog step 32' is erased.
Can be obtained (fourth step).
【００５２】また、リサイズ処理などによって、たとえ
ば図１０に示すように、非常に微小な補助パターン
（０．５μｍ程度以下）３２ａが発生した場合には、こ
れを消去して（第５のステップ）、一連の処理を終了す
る。When a very small auxiliary pattern (about 0.5 μm or less) 32a is generated as shown in FIG. 10 by the resizing process or the like, this is erased (fifth step). , A series of processing ends.
【００５３】たとえば、非常に微小な補助パターン３２
ａやジョグ段差３２’を消去するようにした場合には、
補助パターン３２の効果を損うことなく、より一層、マ
スク描画のためのデータ量や描画時間を減少させること
が可能である。For example, a very small auxiliary pattern 32
In the case where a or the jog step 32 'is deleted,
It is possible to further reduce the amount of data for mask drawing and the drawing time without impairing the effect of the auxiliary pattern 32.
【００５４】なお、本実施形態においては、上記した一
連の処理を実行するための手順を、フロッピーディスク
などの記憶媒体に記憶させておくことが可能となってい
る。In this embodiment, the procedure for executing the above-described series of processing can be stored in a storage medium such as a floppy disk.
【００５５】上記したように、補助パターンの発生処理
と１．５Ｄ−ＯＰＣ処理とを併用し、たとえば、トラン
ジスタのマスクパターンの中で高精度な寸法制御が要求
されるゲート部に対してのみ、選択的に補助パターンを
発生させることができるようにしている。これにより、
処理時間や描画データ量などを大幅に削減することが可
能となり、補助パターンの発生処理を高速化できるよう
になるものである。As described above, the auxiliary pattern generation processing and the 1.5D-OPC processing are used in combination, and, for example, only for a gate portion requiring high-precision dimensional control in a transistor mask pattern. An auxiliary pattern can be selectively generated. This allows
The processing time, the amount of drawing data, and the like can be greatly reduced, and the speed of the auxiliary pattern generation process can be increased.
【００５６】しかも、寸法補正を行った後のパターンに
対して、補助パターンを発生させるようにしているた
め、常に、最適な補助パターンを発生させることが可能
となるなど、補正の高精度化をも容易に図ることができ
るものである。Further, since the auxiliary pattern is generated for the pattern after the dimensional correction, it is possible to always generate the optimum auxiliary pattern, so that the correction can be performed with high accuracy. Can also be easily achieved.
【００５７】よって、このような方法により補正された
露光マスクを用いて半導体装置を製造するようにした場
合には、製造される半導体装置の歩留りを格段に向上で
きるようになるものである。Therefore, when a semiconductor device is manufactured using the exposure mask corrected by such a method, the yield of the manufactured semiconductor device can be remarkably improved.
【００５８】なお、上記した本発明の一実施形態におい
ては、トランジスタの配線部に対応するマスクパターン
に対して、１．５Ｄ−ＯＰＣ処理を実施した後に、ゲー
ト部に対応するマスクパターンに対して、１．５Ｄ−Ｏ
ＰＣ処理を実施するようにした場合を例に説明したが、
これに限らず、たとえばゲート部に対応するマスクパタ
ーンに対して、１．５Ｄ−ＯＰＣ処理を実施した後に、
配線部に対応するマスクパターンに対して、１．５Ｄ−
ＯＰＣ処理を実施するようにしても良い。In the above-described embodiment of the present invention, after a 1.5D-OPC process is performed on the mask pattern corresponding to the wiring portion of the transistor, the mask pattern corresponding to the gate portion is processed. , 1.5DO
Although the case where the PC process is performed has been described as an example,
For example, after performing a 1.5D-OPC process on a mask pattern corresponding to a gate portion,
1.5D- with respect to the mask pattern corresponding to the wiring portion
OPC processing may be performed.
【００５９】また、発生された補助パターンに対して、
リサイズ処理を実施する場合に限らず、たとえば、長手
方向にあらかじめリサイズ処理を施した補正パターンを
発生させるようにすることも可能である。Further, for the generated auxiliary pattern,
The present invention is not limited to the case where the resizing process is performed. For example, it is also possible to generate a correction pattern that has been subjected to the resizing process in the longitudinal direction in advance.
【００６０】さらには、トランジスタのゲート部に限ら
ず、他の疎パターンや孤立パターンにも適用可能であ
る。Further, the present invention can be applied to not only the gate portion of the transistor but also other sparse patterns and isolated patterns.
【００６１】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。Of course, various modifications can be made without departing from the scope of the present invention.
【００６２】[0062]
【発明の効果】以上、詳述したようにこの発明によれ
ば、補助パターンの発生処理を高速化でき、かつ、十分
な補正精度を得ることが可能な露光用マスクのパターン
補正方法を提供できる。As described above in detail, according to the present invention, it is possible to provide a pattern correction method for an exposure mask that can speed up the process of generating an auxiliary pattern and obtain sufficient correction accuracy. .
【図１】この発明にかかる露光マスクの一例を概略的に
示す平面図。FIG. 1 is a plan view schematically showing an example of an exposure mask according to the present invention.
【図２】同じく、補助パターンを発生させるための補正
ルールについて説明するために示す概略図。FIG. 2 is a schematic diagram similarly illustrating a correction rule for generating an auxiliary pattern.
【図３】同じく、１．５Ｄ−ＯＰＣ処理について説明す
るために示すマスクパターンの概略図。FIG. 3 is a schematic diagram of a mask pattern shown to explain a 1.5D-OPC process.
【図４】この発明の一実施形態にかかる、補助パターン
の発生処理の流れを説明するために示すフローチャー
ト。FIG. 4 is a flowchart illustrating a flow of an auxiliary pattern generation process according to the embodiment of the present invention;
【図５】同じく、露光マスクの一例を示す概略平面図。FIG. 5 is a schematic plan view showing an example of an exposure mask.
【図６】同じく、トランジスタの配線部に対する、１．
５Ｄ−ＯＰＣ処理の例を示す概略平面図。FIG. 6 is a circuit diagram showing an example of a wiring section of a transistor;
The schematic plan view which shows the example of 5D-OPC processing.
【図７】同じく、トランジスタのゲート部に対する、
１．５Ｄ−ＯＰＣ処理の例を示す概略平面図。FIG. 7 shows the relationship between the gate portion of the transistor and
The schematic plan view which shows the example of 1.5D-OPC processing.
【図８】同じく、トランジスタのゲート部に対する、補
助パターンの発生処理の例を示す概略平面図。FIG. 8 is a schematic plan view showing an example of a process of generating an auxiliary pattern for a gate portion of a transistor.
【図９】同じく、補助パターンのリサイズ処理の例を示
す概略平面図。FIG. 9 is a schematic plan view showing an example of resizing processing of an auxiliary pattern.
【図１０】同じく、微小な補助パターンの消去処理の例
を示す概略平面図。FIG. 10 is a schematic plan view showing an example of a process of erasing a minute auxiliary pattern.
【図１１】従来技術とその問題点を説明するために示
す、露光マスクの概略平面図。FIG. 11 is a schematic plan view of an exposure mask shown to explain a conventional technique and its problems.
１０…露光マスク １１，１１ａ，１１ｂ，１１ｃ…マスクパターン １１ａ’，１１ｃ’…ジョグ段差 １２…補助パターン ２１…マスクパターン（第２のパターン） ２１’…マスクパターン（補正後） ３１…マスクパターン（第１のパターン） ３１’…マスクパターン（補正後） ３２…補助パターン ３２’…ジョグ段差 ３２ａ…微小な補助パターン ＡＡ…アクティブエリア ＧＣ…ゲート部 ＨＣ…配線部 DESCRIPTION OF SYMBOLS 10 ... Exposure mask 11, 11a, 11b, 11c ... Mask pattern 11a ', 11c' ... Jog step 12 ... Auxiliary pattern 21 ... Mask pattern (2nd pattern) 21 '... Mask pattern (after correction) 31 ... Mask pattern ( First pattern) 31 '... Mask pattern (after correction) 32 ... Auxiliary pattern 32' ... Jog step 32a ... Small auxiliary pattern AA ... Active area GC ... Gate part HC ... Wiring part
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 耕治 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱川 潔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 2H095 BB01 BB31 BB36 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Koji Hashimoto, Inventor Koji Hashimoto, 8-8 Shinsugita-cho, Isogo-ku, Yokohama, Kanagawa Prefecture (72) Inventor Kiyoshi Tsunakawa 25-1, Ekimae Honcho, Kawasaki-ku, Kawasaki-shi, Kanagawa Toshiba Microelectronics Co., Ltd. F-term (reference) 2H095 BB01 BB31 BB36
Claims (10)
フィ工程で用いられる露光用マスクの、前記半導体装置
のマスクパターンの中で高精度な寸法制御が要求される
第１のパターンに対して、その第１のパターンがウェー
ハ転写後に所望の寸法となるように寸法補正を行う第１
の工程と、 前記第１のパターン以外の、前記半導体装置のマスクパ
ターンの中で高精度な寸法制御が要求されない第２のパ
ターンに対して、その第２のパターンがウェーハ転写後
に所望の寸法となるように寸法補正を行う第２の工程
と、 前記第１のパターンに対してのみ、選択的に補助パター
ンを設ける第３の工程とを備えてなることを特徴とする
露光用マスクのパターン補正方法。An exposure mask used in a lithography step in a process of manufacturing a semiconductor device, the first pattern of which is required to have high-precision dimensional control in a mask pattern of the semiconductor device. To perform dimensional correction so that the pattern of FIG.
And a second pattern, other than the first pattern, for which high-precision dimensional control is not required in the mask pattern of the semiconductor device, the second pattern has a desired dimension after wafer transfer. Pattern correction of an exposure mask, comprising: a second step of performing dimension correction so as to provide a third step of selectively providing an auxiliary pattern only to the first pattern. Method.
ミーパターンであることを特徴とする請求項１に記載の
露光用マスクのパターン補正方法。2. The pattern correction method for an exposure mask according to claim 1, wherein the auxiliary pattern is a dummy pattern having a resolution lower than a resolution limit.
ゲート部を形成するためのマスクパターンであることを
特徴とする請求項１に記載の露光用マスクのパターン補
正方法。3. The pattern correction method for an exposure mask according to claim 1, wherein the first pattern is a mask pattern for forming a gate portion of a transistor.
配線部を形成するためのマスクパターンであることを特
徴とする請求項１に記載の露光用マスクのパターン補正
方法。4. The pattern correction method for an exposure mask according to claim 1, wherein the second pattern is a mask pattern for forming a wiring portion of a transistor.
あらかじめ決定されたルールにもとづいて自動的に発生
させることを特徴とする請求項１に記載の露光用マスク
のパターン補正方法。5. The pattern correction method for an exposure mask according to claim 1, wherein in the third step, the auxiliary pattern is automatically generated based on a predetermined rule.
る際の対象となる前記第１のパターンとこれに隣接する
パターンとの距離に応じて、補助パターンの発生の有
無、発生させる補助パターンの本数や幅などを決定する
ためのものであることを特徴とする請求項５に記載の露
光用マスクのパターン補正方法。6. The method according to claim 1, wherein the rule determines whether or not an auxiliary pattern is generated and the number of auxiliary patterns to be generated according to a distance between the first pattern to be provided with the auxiliary pattern and a pattern adjacent thereto. 6. The pattern correction method for an exposure mask according to claim 5, wherein the method is for determining a width and a width.
サイズ処理する工程をさらに有してなることを特徴とす
る請求項１に記載の露光用マスクのパターン補正方法。7. The pattern correction method for an exposure mask according to claim 1, further comprising a step of resizing the auxiliary pattern in a longitudinal direction thereof.
さに応じて選択的に除去する工程をさらに有してなるこ
とを特徴とする請求項１に記載の露光用マスクのパター
ン補正方法。8. The pattern correction method for an exposure mask according to claim 1, further comprising a step of selectively removing the auxiliary pattern according to a length in a longitudinal direction.
補正は、１．５Ｄ−ＯＰＣ（Optical Proximity Correc
tion）処理によって行われることを特徴とする請求項１
に記載の露光用マスクのパターン補正方法。9. The dimensional correction for the first and second patterns is performed using a 1.5D-OPC (Optical Proximity Correc).
2. The method according to claim 1, wherein the step is performed by an action.
3. The pattern correction method for an exposure mask according to item 1.
ラフィ工程で用いられる露光用マスクの、前記半導体装
置のマスクパターンの中で高精度な寸法制御が要求され
る第１のパターンに対して、その第１のパターンがウェ
ーハ転写後に所望の寸法となるように寸法補正を行う第
１の手順と、 前記第１のパターン以外の、前記半導体装置のマスクパ
ターンの中で高精度な寸法制御が要求されない第２のパ
ターンに対して、その第２のパターンがウェーハ転写後
に所望の寸法となるように寸法補正を行う第２の手順
と、 前記第１のパターンに対してのみ、選択的に補助パター
ンを設ける第３の手順とを備える露光用マスクのパター
ン補正方法を記憶してなることを特徴とする記憶媒体。10. An exposure mask used in a lithography step in the process of manufacturing a semiconductor device, the first pattern of which is required to have high-precision dimensional control in the mask pattern of the semiconductor device. A first procedure for performing dimension correction so that the pattern has a desired dimension after the wafer is transferred, and a second procedure in which high-precision dimension control is not required in the mask pattern of the semiconductor device other than the first pattern. A second procedure for performing dimension correction on the pattern so that the second pattern has a desired dimension after the wafer is transferred; and a second procedure for selectively providing an auxiliary pattern only for the first pattern. 3. A storage medium storing a pattern correction method for an exposure mask, the method comprising:
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|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |