JP2001094097A - Silicon carbide semiconductor device and fabrication method thereof - Google Patents
Silicon carbide semiconductor device and fabrication method thereofInfo
- Publication number
- JP2001094097A JP2001094097A JP26753199A JP26753199A JP2001094097A JP 2001094097 A JP2001094097 A JP 2001094097A JP 26753199 A JP26753199 A JP 26753199A JP 26753199 A JP26753199 A JP 26753199A JP 2001094097 A JP2001094097 A JP 2001094097A
- Authority
- JP
- Japan
- Prior art keywords
- channel layer
- layer
- base region
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 46
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 14
- 239000010410 layer Substances 0.000 claims description 346
- 239000012535 impurity Substances 0.000 claims description 41
- 150000002500 ions Chemical class 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052799 carbon Inorganic materials 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 24
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 22
- 239000002344 surface layer Substances 0.000 claims description 15
- 229910052796 boron Inorganic materials 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 108091006146 Channels Proteins 0.000 abstract description 118
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 55
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 55
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 48
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 16
- 238000009825 accumulation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 150000001721 carbon Chemical group 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- -1 silicon Chemical compound 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a silicon carbide semiconductor device and a method of manufacturing the same, and more particularly, to an insulated gate field effect transistor, particularly a vertical power MOSF for high power.
It is about ET.
【０００２】[0002]
【従来の技術】従来、プレーナ型のＭＯＳＦＥＴとして
特開平１０−３０８５１０号公報に示されるものが知ら
れている。2. Description of the Related Art Conventionally, a planar type MOSFET disclosed in JP-A-10-308510 is known.
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
１２に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴ
の構造について説明する。FIG. 12 shows a cross-sectional view of this planar type MOSFET. Based on this diagram, a planar MOSFET
Will be described.
【０００４】ｎ+ 型炭化珪素半導体基板（以下、ｎ+型
基板という）１は上面を主表面１ａとし、主表面の反対
面である下面を裏面１ｂとしている。このｎ+ 型基板１
の主表面１ａ上には、基板１よりも低いドーパント濃度
を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ-
型エピ層という）２が積層されている。An n + -type silicon carbide semiconductor substrate (hereinafter referred to as an n + -type substrate) 1 has an upper surface as a main surface 1a and a lower surface opposite to the main surface as a back surface 1b. This n + type substrate 1
Is formed on main surface 1a of n − -type silicon carbide epitaxial layer (hereinafter referred to as n −) having a dopant concentration lower than that of substrate 1.
2 (referred to as a mold epi layer).
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型炭化珪素ベース領域３ａ
およびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベ
ース領域３ａ、３ｂという）が離間して形成されてい
る。また、ｐ- 型ベース領域３ａの表層部における所定
領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソー
ス領域４ａが、また、ｐ- 型ベース領域３ｂの表層部に
おける所定領域には、ｐ - 型ベース領域３ｂよりも浅い
ｎ+ 型ソース領域４ｂがそれぞれ形成されている。[0005] n-Region in the surface layer portion of the mold epi layer 2
Has a predetermined depth p--Type silicon carbide base region 3a
And p--Type silicon carbide base region 3b (hereinafter, p-Type
Source regions 3a and 3b) are formed apart from each other.
You. Also, p-Predetermined at the surface portion of the mold base region 3a
The region contains p-N shallower than mold base region 3a+Mold saw
Region 4a also has p-On the surface of the mold base region 3b
The predetermined area in the -Shallower than mold base region 3b
n+The mold source regions 4b are respectively formed.
【０００６】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表
面チャネル層という。Further, the n − type epi layer 2 and the p − layer between the n + type source region 4a and the n + type source region 4b are provided.
N − -type SiC layer 5 is provided on the surface of base regions 3a and 3b.
Is extended. That is, the p − -type base regions 3a, 3a
An n − -type SiC layer 5 is arranged so as to connect the source regions 4a and 4b and the n − -type epi layer 2 on the surface of the surface b. This n − -type SiC layer 5 is formed by epitaxial growth, and the crystal of the epitaxial film is
H, 6H and 3C are used. The epitaxial layer can form various crystals regardless of the underlying substrate. When the device operates, it functions as a channel forming layer on the device surface. Hereinafter, n − -type SiC layer 5 is referred to as a surface channel layer.
【０００７】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。The dopant concentration of the surface channel layer 5 is 1
It has a low concentration of about × 10 15 cm −3 to 1 × 10 17 cm −3 , and has an n − -type epi layer 2 and a p − -type base region 3.
a, 3b or less. Thereby, low on-resistance is achieved.
【０００８】また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+
型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが
形成されている。Further, the p - type base regions 3a, 3b, n +
Concave portions 6a and 6b are formed in the surface portions of the mold source regions 4a and 4b.
【０００９】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が形成されている。さらに、ゲート絶縁膜７の
上にはゲート電極８が形成されている。ゲート電極８は
絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用い
られている。その上にはソース電極１０が形成され、ソ
ース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ-
型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基
板１の裏面１ｂには、ドレイン電極層１１が形成されて
いる。A gate insulating film (silicon oxide film) 7 is formed on the upper surface of the surface channel layer 5 and the upper surfaces of the n + type source regions 4a and 4b. Further, a gate electrode 8 is formed on the gate insulating film 7. Gate electrode 8 is covered with insulating film 9. LTO (L
(Operating Temperature Oxide) film. A source electrode 10 is formed thereon, and the source electrode 10 has n + type source regions 4a, 4b and p −
It is in contact with the mold base regions 3a, 3b. Further, a drain electrode layer 11 is formed on the back surface 1b of the n + type substrate 1.
【００１０】このように構成されたＭＯＳＦＥＴにおい
ては、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとできるた
め、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくでき、オン抵抗の低減が図
れるようになっている。In the MOSFET configured as described above, the operation mode can be the accumulation mode in which the channel is induced without inverting the conductivity type of the channel forming layer. The mobility can be increased, and the on-resistance can be reduced.
【００１１】[0011]
【発明が解決しようとする課題】上述したように、蓄積
モードのＭＯＳＦＥＴを用いることによりオン抵抗の低
減を図ることができる。しかしながら、さらなるオン抵
抗の低減が望まれている。As described above, the on-resistance can be reduced by using the storage mode MOSFET. However, further reduction in on-resistance is desired.
【００１２】本発明は上記点に鑑みて成され、ＭＯＳＦ
ＥＴのさらなるオン抵抗の低減を図ることを目的とす
る。The present invention has been made in view of the above points, and has been made in consideration of the MOSF.
It is intended to further reduce the on-resistance of the ET.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らは図１２に示す構造のＭＯＳＦＥＴのオ
ン抵抗について検討を行った。In order to achieve the above object, the present inventors have studied the on-resistance of the MOSFET having the structure shown in FIG.
【００１４】ＭＯＳＦＥＴのオン抵抗のうちチャネル抵
抗は、チャネル移動度及びチャネル内でのキャリア濃度
により決定される。このうち、キャリア濃度について
は、表面チャネル層５のドーピング濃度とゲート電位に
よって決定されるため、キャリア濃度を向上させるため
には、ドーピング濃度を高くすることが考えられる。The channel resistance of the on-resistance of the MOSFET is determined by the channel mobility and the carrier concentration in the channel. Among them, the carrier concentration is determined by the doping concentration of the surface channel layer 5 and the gate potential, so that it is conceivable to increase the doping concentration in order to improve the carrier concentration.
【００１５】しかしながら、単に表面チャネル層５のド
ーピング濃度を高く設定すると、ゲート電位が零である
ときに表面チャネル層５を完全空乏化できないため、耐
圧が零になってしまう。図１３に、表面チャネル層５の
ドーピング濃度を従来に対して変化させた場合における
耐圧の様子を示す。この図に示されるように、従来と同
等の濃度としている場合に対して、１．５倍の濃度にす
ると大幅に耐圧が低下し、さらに２．０倍の濃度にする
と耐圧がほぼ零になってしまう。However, if the doping concentration of the surface channel layer 5 is simply set high, the surface channel layer 5 cannot be completely depleted when the gate potential is zero, so that the breakdown voltage becomes zero. FIG. 13 shows the state of the breakdown voltage when the doping concentration of the surface channel layer 5 is changed from the conventional one. As shown in this figure, with respect to the case where the concentration is equal to that of the conventional case, the withstand voltage is greatly reduced when the concentration is 1.5 times, and the withstand voltage becomes almost zero when the concentration is further increased to 2.0 times. Would.
【００１６】そこで、上記目的を達成するため、請求項
１に記載の発明においては、表面チャネル層（５）は、
半導体層（２）の表面部及びベース領域（３ａ、３ｂ）
の表面部に形成された第１導電型の第１のチャネル層
（５ａ）と、ベース領域の表面部において、ベース領域
からゲート絶縁膜（７）に向けて延設された第２導電
型、若しくは第１のチャネル層よりも低不純物濃度とな
る第１導電型の第２のチャネル層（５ｂ）と、を備えて
構成されていることを特徴としている。Therefore, in order to achieve the above object, according to the first aspect of the present invention, the surface channel layer (5) comprises:
Surface portion of semiconductor layer (2) and base region (3a, 3b)
A first channel layer (5a) of the first conductivity type formed on the surface portion of the second conductivity type, and a second conductivity type extending from the base region toward the gate insulating film (7) on the surface portion of the base region; Alternatively, a second channel layer (5b) of the first conductivity type having a lower impurity concentration than the first channel layer is provided.
【００１７】このように、表面チャネル層を、第１導電
型の第１のチャネル層と、第２導電型若しくは第１のチ
ャネル層よりも低不純物濃度となる第２のチャネル層で
構成することにより、第２のチャネル層によってノーマ
リオフとすることができるため、第１のチャネル層を高
濃度にしてオン抵抗の低減を図ることができる。例え
ば、請求項４に示すように、第１のチャネル層の不純物
濃度を半導体層よりも高くすることができる。As described above, the surface channel layer is composed of the first channel layer of the first conductivity type and the second channel layer of the second conductivity type or having a lower impurity concentration than the first channel layer. Accordingly, since the second channel layer can be normally turned off, the first channel layer can have a high concentration and the on-resistance can be reduced. For example, as described in claim 4, the impurity concentration of the first channel layer can be higher than that of the semiconductor layer.
【００１８】また、第１導電型の第１のチャネル層のみ
でノーマリオフとする場合には、成立する濃度範囲が狭
く、濃度制御が難しくなるため、第１のチャネル層のウ
ェハ上のバラツキによりノーマリオンとなる場所ができ
る。このため、第２の導電型層を設けることにより第１
のチャネル層の濃度バラツキに関係なくノーマリオフと
できる。そして、第２のチャネル層によりソース領域
（４ａ）と第１のチャネル層（５ａ）の間にポテンシャ
ル障壁を設けることができ、高耐圧を得ることができ
る。Further, when the transistor is normally off only with the first channel layer of the first conductivity type, the concentration range to be established is narrow and the concentration control becomes difficult. A place to become a mullion is created. Therefore, by providing the second conductivity type layer, the first conductivity type layer is provided.
Can be normally off regardless of the concentration variation of the channel layer. Further, a potential barrier can be provided between the source region (4a) and the first channel layer (5a) by the second channel layer, and a high withstand voltage can be obtained.
【００１９】また、このような構成は、請求項３に示す
ように、第１、第２のベース領域（３ａ、３ｂ、１０
０）によって表面チャネル層（５）を挟んだ構成の炭化
珪素半導体装置（ＳＩＴ（静電容量型トランジスタ））
にも適用可能である。In addition, such a structure has a first and a second base regions (3a, 3b, 10b).
Silicon carbide semiconductor device (SIT (capacitance type transistor)) having a configuration in which surface channel layer (5) is sandwiched by 0)
Is also applicable.
【００２０】請求項２に記載の発明においては、第２の
チャネル層は、ゲート絶縁膜と接するように構成されて
いることを特徴としている。In the invention described in claim 2, the second channel layer is configured to be in contact with the gate insulating film.
【００２１】このような構成においては、第２のチャネ
ル層を第２導電型で構成する場合には、第２のチャネル
層を反転モードとして動作させることができ、第２のチ
ャネル層を第１導電型で構成する場合には、第２のチャ
ネル層をノーマリオフ型の蓄積モードとして動作させる
ことができるため、第１のチャネル層を蓄積モードとし
て動作させると共に第２のチャネル層を反転モード又は
ノーマリオフの蓄積モードとして動作させることにな
る。In such a structure, when the second channel layer is formed of the second conductivity type, the second channel layer can be operated in the inversion mode, and the second channel layer can be operated in the first mode. In the case of the conductive type, the second channel layer can be operated in a normally-off type accumulation mode, so that the first channel layer is operated in the accumulation mode and the second channel layer is set in the inversion mode or the normally-off mode. Will be operated as the accumulation mode.
【００２２】この場合、請求項６に示すように、ゲート
電極（８）に電圧を印加していない状態において、第１
のチャネル層が電気的導通が可能な状態、つまりノーマ
リオン状態となる程度に第１のチャネル層を高濃度とし
てもよい。In this case, when no voltage is applied to the gate electrode (8), the first
The first channel layer may have a high concentration to such an extent that the channel layer becomes electrically conductive, that is, in a normally-on state.
【００２３】請求項５に記載の発明においては、第２の
チャネル層は、ソース領域と接するように構成されてい
ることを特徴としている。According to a fifth aspect of the present invention, the second channel layer is configured to be in contact with the source region.
【００２４】このような構成においては、第２のチャネ
ル層と半導体層との間における第１のチャネル層の長さ
を長くできる。この場合、第２のチャネル層から離れる
にしたがいチャネル幅が大きくなることから、オン抵抗
をもっとも低減することができる。In such a configuration, the length of the first channel layer between the second channel layer and the semiconductor layer can be increased. In this case, since the channel width increases as the distance from the second channel layer increases, the on-resistance can be reduced most.
【００２５】請求項７に記載の発明においては、第２の
チャネル層は、ゲート絶縁膜から離間されて形成されて
おり、該第２のチャネル層とゲート絶縁膜との間に位置
する第１のチャネル層は、ゲート電極に電圧を印加して
いない状態において、第２のチャネル層側から伸びる空
乏層と前記ゲート絶縁膜側から伸びる空乏層とによって
ピンチオフしていることを特徴としている。In the invention described in claim 7, the second channel layer is formed so as to be separated from the gate insulating film, and the first channel layer is located between the second channel layer and the gate insulating film. The channel layer is characterized by being pinched off by a depletion layer extending from the second channel layer side and a depletion layer extending from the gate insulating film side when no voltage is applied to the gate electrode.
【００２６】このように、第２のチャネル層をゲート絶
縁膜から離間させて構成してもよい。この場合には、第
２のチャネル層とゲート絶縁膜との間に位置する第１の
チャネル層がノーマリオフとなるように設定されるよう
にする。As described above, the second channel layer may be separated from the gate insulating film. In this case, the first channel layer located between the second channel layer and the gate insulating film is set to be normally off.
【００２７】請求項８に記載の発明においては、半導体
層（２）及びベース領域（３ａ、３ｂ）の上部に第１導
電型の第１のチャネル層（５ａ）を形成すると共に、該
第１チャネル層の所定領域に、ベース領域に接する第２
導電型、若しくは第１のチャネル層よりも低不純物濃度
となる第１導電型の第２のチャネル層（５ｂ）を形成す
ることにより、チャネル領域を構成する表面チャネル層
（５）を形成する工程を含んでいることを特徴としてい
る。According to the present invention, a first conductivity type first channel layer (5a) is formed on the semiconductor layer (2) and the base regions (3a, 3b), and the first channel layer (5a) is formed on the semiconductor layer (2). A second region in contact with the base region is formed in a predetermined region of the channel layer.
Forming a surface channel layer (5) constituting a channel region by forming a second channel layer (5b) of a conductivity type or a first conductivity type having an impurity concentration lower than that of the first channel layer; It is characterized by containing.
【００２８】これにより、請求項１に記載の炭化珪素半
導体装置を製造することができる。なお、同様に、請求
項１０に示す工程により、請求項３に示す炭化珪素半導
体装置を製造できる。Thus, the silicon carbide semiconductor device according to the first aspect can be manufactured. Similarly, the silicon carbide semiconductor device according to the third aspect can be manufactured by the steps described in the tenth aspect.
【００２９】請求項９に記載の発明においては、ベース
領域形成工程は、半導体層の表層部に第２導電型不純物
をイオン注入することによって該ベース領域を形成する
工程であり、かつ、ベース領域とする半導体層の表層部
のうちの上部に、第２導電型不純物をイオン注入する前
に、不活性なイオン種を注入する工程を含んでいること
を特徴としている。In a ninth aspect of the present invention, the base region forming step is a step of forming the base region by ion-implanting a second conductivity type impurity into a surface layer portion of the semiconductor layer. And a step of implanting an inert ion species into the upper portion of the surface layer portion of the semiconductor layer before ion-implanting the second conductivity type impurity.
【００３０】このようにすると拡散が抑制される理由を
第２導電型不純物としてＢを用いた場合を例に挙げて説
明する。ｎ型の半導体層（２）をエピタキシャル成長等
によって形成するとき、ｎ型の表面チャネル層（５）を
エピタキシャル成長等によって形成するとき、さらにｐ
型のベース領域（３）をＢのイオン注入によって形成す
るとき等において、Ｊ−ＦＥＴ部、表面チャネル層及び
ｐ型ベース領域に炭素サイトの空孔が形成される。この
炭素サイトの空孔が形成されるために、ベース領域のＢ
が拡散すると考えられる。The reason why the diffusion is suppressed in this manner will be described with reference to an example in which B is used as the second conductivity type impurity. When the n-type semiconductor layer (2) is formed by epitaxial growth or the like, and when the n-type surface channel layer (5) is formed by epitaxial growth or the like, p
When the base region (3) of the mold is formed by ion implantation of B or the like, carbon site vacancies are formed in the J-FET portion, the surface channel layer, and the p-type base region. Since the vacancies at the carbon site are formed, B in the base region
Is thought to spread.
【００３１】そこで、不純物とならないイオン種をイオ
ン注入することにより、半導体層（Ｊ−ＦＥＴ部）をエ
ピタキシャル成長等によって形成したときに発生した炭
素サイトの空孔内に不純物とならないイオン種が入り込
む。そして、不純物でないイオン種のイオン注入量を多
くすることにより、炭素サイトの空孔がほぼなくなるの
である。Then, by implanting ion species which do not become impurities, ion species which do not become impurities enter into vacancies of carbon sites generated when the semiconductor layer (J-FET portion) is formed by epitaxial growth or the like. Then, by increasing the amount of ion implantation of non-impurity ion species, vacancies at carbon sites are almost eliminated.
【００３２】このように、ベース領域を形成する際に第
２導電型不純物をイオン注入する前に、ベース領域とす
る部分の上部に不活性なイオン種を注入しておくことに
より、その部分において第２導電型不純物の熱拡散を抑
制でき、下部においては一部に不活性なイオン種を注入
しない領域を設けることによって熱拡散が進行するよう
にできる。これにより、熱拡散が進んだベース領域の下
部によってディープベース層としての役割を果たさせる
ことができる。なお、請求項１２においては、第１ベー
ス領域の下部によって、請求項９と同様の効果が得られ
る。As described above, when the second conductivity type impurity is ion-implanted when forming the base region, an inert ion species is implanted into the upper portion of the portion to be the base region, so that the portion can be formed in that portion. The thermal diffusion of the second conductivity type impurity can be suppressed, and the thermal diffusion can be made to progress by providing a part in the lower part where an inert ion species is not implanted. Thus, the lower part of the base region where the thermal diffusion has progressed can serve as a deep base layer. In the twelfth aspect, the same effect as the ninth aspect can be obtained by the lower part of the first base region.
【００３３】請求項１１に記載の発明においては、第２
のベース領域形成工程は、表面チャネル層の表層部に第
２導電型不純物をイオン注入することによって該第２の
ベース領域を形成する工程であり、かつ、該第２のベー
ス領域とする表面チャネル層の表層部に、第２導電型不
純物をイオン注入する前に、不活性なイオン種を注入す
る工程を含んでいることを特徴としている。In the eleventh aspect of the present invention, the second
Is a step of forming the second base region by ion-implanting a second conductivity type impurity into a surface layer portion of the surface channel layer, and forming the surface channel as the second base region. The method is characterized in that the method includes a step of implanting an inert ion species into the surface portion of the layer before implanting the second conductivity type ion.
【００３４】このように、第２のベース領域を形成する
際に第２導電型不純物をイオン注入する前に、ベース領
域とする部分の上部に不活性なイオン種を注入しておく
ことにより、第２導電型不純物の熱拡散を抑制できるた
め、表面チャネル層の幅（厚み）を狭めることなく、第
２のベース領域を正確に形成できる。As described above, the inert ion species is implanted into the upper portion of the base region before the second conductivity type impurity is ion-implanted when forming the second base region. Since the thermal diffusion of the second conductivity type impurity can be suppressed, the second base region can be accurately formed without reducing the width (thickness) of the surface channel layer.
【００３５】請求項１３に記載の発明においては、第２
導電型不純物としてＢを用いることを特徴としている。According to the thirteenth aspect of the present invention, the second
It is characterized in that B is used as a conductive impurity.
【００３６】炭素サイトの空孔の大きさは炭素原子の大
きさと同等であるため、この空孔内には炭素が最も入り
込み易く、比較的小さな濃度のイオン注入によて炭素サ
イトの空孔をほぼ無くすことが可能である。このよう
に、Ｃをイオン注入することで、ＳｉＣの格子間Ｃ空孔
を同じ原子サイズのＣを用いて埋めることができ、Ｂを
注入した場合の拡散原因となる格子置換ＢとＣ空孔の組
み合わせを無くすことができるため、Ｂの拡散を他の不
活性イオンを用いた場合に比べて効率良く防止すること
ができる。なお、シリコン等の炭素以外のイオン種を用
いることも可能だが、これらのイオン種は炭素と比べる
と炭素サイトの空孔内に入り込みにくいため、炭素をイ
オン注入する場合に比して、イオン注入量を多くするこ
とが好ましい。Since the size of the vacancy in the carbon site is equivalent to the size of the carbon atom, carbon is most likely to enter the vacancy, and the vacancy in the carbon site is formed by ion implantation at a relatively small concentration. It can be almost eliminated. As described above, by implanting C ions, interstitial C vacancies of SiC can be filled with C having the same atomic size, and lattice substitution B and C vacancies that cause diffusion when B is implanted. Can be eliminated, so that the diffusion of B can be prevented more efficiently than in the case where another inert ion is used. It is also possible to use ion species other than carbon, such as silicon, but these ion species are harder to enter the vacancies of the carbon site than carbon, so that ion implantation is more difficult than when carbon is implanted. It is preferred to increase the amount.
【００３７】請求項１４に記載の発明においては、表面
チャネル層形成工程及びソース領域形成工程では、第２
のチャネル層とソース領域とを同一マスクを用いたイオ
ン注入によって形成することを特徴としている。In the fourteenth aspect of the present invention, the step of forming the surface channel layer and the step of forming the source region include the second step.
Is characterized in that the channel layer and the source region are formed by ion implantation using the same mask.
【００３８】このように、第２のチャネル層とソース領
域を同一マスクで形成することにより、第２のチャネル
層及びソース領域の形成位置をセルフアラインで設定す
ることができるため、第２のチャネル層の長さを正確に
設定することができる。なお、第２のチャネル層は熱拡
散によりマスク開口部よりも内側に形成されるようにで
きる。As described above, by forming the second channel layer and the source region using the same mask, the formation positions of the second channel layer and the source region can be set in a self-aligned manner. The length of the layer can be set accurately. Note that the second channel layer can be formed inside the mask opening by thermal diffusion.
【００３９】請求項１５に記載の発明においては、表面
チャネル層形成工程では、第２のチャネル層を斜めイオ
ン注入によって形成することを特徴としている。例え
ば、請求項１６に示すように、第２のチャネル層を形成
するための不純物として、熱拡散量の大きなＢを用いる
と好適である。According to a fifteenth aspect of the present invention, in the surface channel layer forming step, the second channel layer is formed by oblique ion implantation. For example, it is preferable to use B having a large thermal diffusion amount as an impurity for forming the second channel layer.
【００４０】このように、斜めイオン注入によって第２
のチャネル層を形成するようにすれば、第２のチャネル
層がマスク開口部よりも内側にまで注入されるため、容
易に第２チャネル層が第１チャネル層よりもマスク開口
部よりも内側に形成されるようにすることができる。As described above, the second ion implantation is performed by oblique ion implantation.
If the channel layer is formed, the second channel layer is implanted to the inside of the mask opening, so that the second channel layer can be easily inserted inside the mask opening from the first channel layer. Can be formed.
【００４１】なお、上記手段の括弧内の符号は、後述す
る実施形態に記載の具体的手段との対応関係を示してい
る。The reference numerals in parentheses of the above means indicate the correspondence with the specific means described in the embodiment described later.
【００４２】[0042]
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００４３】図１に、本実施の形態におけるノーマリオ
フ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、
インバータや車両用オルタネータのレクチファイヤに適
用すると好適なものである。FIG. 1 is a sectional view of a normally-off n-channel planar MOSFET (vertical power MOSFET) according to the present embodiment. This device is
It is suitable when applied to a rectifier of an inverter or a vehicle alternator.
【００４４】図１に基づいて本ＭＯＳＦＥＴの構造につ
いて説明する。但し、本実施形態におけるＭＯＳＦＥＴ
は、上述した図１２に示すＭＯＳＦＥＴとほぼ同様の構
造を有しているため、異なる部分についてのみ説明す
る。なお、本実施形態におけるＭＯＳＦＥＴのうち、図
１２に示すＭＯＳＦＥＴと同様の部分については同様の
符号を付してある。The structure of the present MOSFET will be described with reference to FIG. However, the MOSFET in the present embodiment
Has almost the same structure as the MOSFET shown in FIG. 12 described above, and only different parts will be described. Note that, in the MOSFET in the present embodiment, the same portions as those in the MOSFET shown in FIG. 12 are denoted by the same reference numerals.
【００４５】図１２に示すＭＯＳＦＥＴでは、表面チャ
ネル層５を全てｎ型炭化珪素で形成しているが、本実施
形態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型
炭化珪素（以下、ｎ型チャネル層という）５ａ及びｐ型
炭化珪素（以下、ｐ型チャネル層という）５ｂで形成し
ている。具体的には、本実施形態におけるＭＯＳＦＥＴ
は、以下のように構成されている。In the MOSFET shown in FIG. 12, the surface channel layer 5 is entirely formed of n-type silicon carbide, but in the MOSFET of the present embodiment, the surface channel layer 5 is formed of n-type silicon carbide (hereinafter referred to as n-type channel layer). 5) and p-type silicon carbide (hereinafter referred to as p-type channel layer) 5b. Specifically, the MOSFET according to the present embodiment
Is configured as follows.
【００４６】図１に示すように、ｎ型チャネル層５ａ
は、ｐ- 型ベース領域３ａ、３ｂの表面部及びｎ- 型エ
ピ層２の表面部に形成されており、高濃度のｎ型半導体
で構成されている。一方、ｐ型チャネル層５ｂは、ｐ-
型ベース領域３ａ、３ｂの表面部において、ｎ型チャネ
ル層５ａと接するように形成されている。すなわち、チ
ャネル領域において、ｐ型チャネル層５ｂはｎ型チャネ
ル層５ａに直列に配置されている。このｐ型チャネル層
５ｂは、低濃度のｐ型半導体で構成されており、ｎ型チ
ャネル層５ａと比べて長さが短く形成されている。As shown in FIG. 1, n-type channel layer 5a
Are formed on the surface portions of the p − -type base regions 3a and 3b and the surface portion of the n − -type epi layer 2, and are made of a high-concentration n-type semiconductor. On the other hand, p-type channel layer 5b is, p -
Formed on the surface portions of the mold base regions 3a, 3b so as to be in contact with the n-type channel layer 5a. That is, in the channel region, the p-type channel layer 5b is arranged in series with the n-type channel layer 5a. The p-type channel layer 5b is made of a low-concentration p-type semiconductor and has a shorter length than the n-type channel layer 5a.
【００４７】ところで、ＭＯＳＦＥＴのオン抵抗Ｒon
は、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとの
コンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂ
に内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層
５に形成されたチャネル領域における蓄積チャネル抵抗
Ｒchannel 、表面チャネル層５における内部抵抗（蓄積
ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦ
ＥＴ抵抗ＲJFET、ｎ+ 型エピ層２における内部抵抗（ド
リフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵抗Ｒsub
、及びｎ+ 型基板１とドレイン電極１１とのコンタク
ト抵抗Ｒd-contによって決定される。すなわち、次式で
表される。By the way, the on-resistance Ron of the MOSFET
, The source electrode 10 and the n + -type source region 4a, the contact resistance Rs-cont and 4b, the n + type source regions 4a, 4b
, An internal resistance (drift resistance) Rsource, an accumulation channel resistance Rchannel in a channel region formed in the surface channel layer 5, an internal resistance (accumulation drift resistance) Racc-drift in the surface channel layer 5, and a JF in the JFET portion.
ET resistance RJFET, internal resistance (drift resistance) Rdrift in n + type epi layer 2, internal resistance Rsub of n + type substrate 1
, And the contact resistance Rd-cont between the n + type substrate 1 and the drain electrode 11. That is, it is represented by the following equation.
【００４８】[0048]
【数１】Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel ＋Ｒch
annel＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont このうち、表面チャネル層５における内部抵抗（蓄積ド
リフト抵抗）Ｒacc-drift については、上述したよう
に、ｎ型チャネル層５ａが高濃度で形成されているた
め、低濃度で形成されている場合に比して低抵抗とな
る。## EQU1 ## Ron = Rs-cont + Rsource + Rchannel + Rch
annel + RJFET + Rdrift + Rsub + Rd-cont Among these, the internal resistance (accumulation drift resistance) Racc-drift in the surface channel layer 5 is formed at a low concentration because the n-type channel layer 5a is formed at a high concentration as described above. The resistance is lower than in the case where it is performed.
【００４９】また、上記図１２に示した従来のＭＯＳＦ
ＥＴにおいては、ほぼ表面チャネル層５とゲート酸化膜
７の界面にチャネル領域が形成されると共に、このチャ
ネル領域の幅が狭いため、キャリア移動度が比較的低く
なっている。特に、チャネル領域の幅が狭いと、エレク
トロンが上記界面に衝突して散乱しながら流れるために
キャリア移動度を低下させ、また、ゲート絶縁膜７と表
面チャネル層５の界面のラフネス及び残留欠陥によって
さらにキャリア移動度を低下させることになる。The conventional MOSF shown in FIG.
In ET, a channel region is formed substantially at the interface between the surface channel layer 5 and the gate oxide film 7, and the carrier mobility is relatively low because the width of the channel region is narrow. In particular, if the width of the channel region is small, electrons collide with the interface and scatter and flow, so that the carrier mobility is reduced. In addition, the roughness and residual defects of the interface between the gate insulating film 7 and the surface channel layer 5 cause Further, the carrier mobility will be reduced.
【００５０】これに対して、本実施形態のＭＯＳＦＥＴ
では、ｐ型チャネル層５ｂの領域においては、ｐ型チャ
ネル層５ｂとゲート酸化膜７との界面にチャネル領域を
形成するが、ｎ型チャネル層５ａの領域においては、ｎ
型チャネル層５ｂとゲート酸化膜７との界面よりも深い
位置（内側）まで幅広なキャリア領域を形成する。特
に、ｐ型チャネル層５ｂの界面付近に形成されるチャネ
ルからｎ型チャネル５ｂへ注入されたキャリアは、深さ
方向に広がりながら流れ、ｎ型チャネル層５ａのキャリ
ア領域の幅は、ｐ型チャネル層５ｂから離れるほど大き
くなる。On the other hand, the MOSFET of the present embodiment
Then, in the region of the p-type channel layer 5b, a channel region is formed at the interface between the p-type channel layer 5b and the gate oxide film 7, but in the region of the n-type channel layer 5a, n
A wide carrier region is formed up to a position (inside) deeper than the interface between the mold channel layer 5b and the gate oxide film 7. In particular, carriers injected into the n-type channel 5b from the channel formed near the interface of the p-type channel layer 5b flow while spreading in the depth direction, and the width of the carrier region of the n-type channel layer 5a is The distance increases from the layer 5b.
【００５１】従来のＭＯＳＦＥＴと本実施形態のＭＯＳ
ＦＥＴにおけるキャリア領域の幅を調べた結果を、図２
（ａ）、（ｂ）のそれぞれに示す。なお、この図は、表
面チャネル層５の深さに対する電流密度を調べたもので
ある。この図からも判るように、従来のＭＯＳＦＥＴよ
りも本実施形態のＭＯＳＦＥＴのほうが深い位置まで電
流密度が高くなっており、幅広なキャリア領域を形成し
ている。Conventional MOSFET and MOS of this embodiment
FIG. 2 shows the result of examining the width of the carrier region in the FET.
This is shown in each of (a) and (b). This figure shows the current density with respect to the depth of the surface channel layer 5. As can be seen from this figure, the current density of the MOSFET of this embodiment is higher up to a deeper position than that of the conventional MOSFET, and a wide carrier region is formed.
【００５２】このため、エレクトロンがｎ型チャネル層
５ａとゲート酸化膜７との界面にあまり衝突することな
く流れ、また該界面のラフネス及び残留欠陥による影響
を抑制することができ、キャリア移動度を向上させるこ
とができる。Therefore, electrons can flow without colliding with the interface between the n-type channel layer 5a and the gate oxide film 7 without much collision, and the influence of roughness and residual defects at the interface can be suppressed, and carrier mobility can be reduced. Can be improved.
【００５３】このように、表面チャネル層５の内部抵抗
Ｒacc-driftが大幅に低減され、オン抵抗Ｒonの総和が
小さくなり、オン抵抗Ｒonを低減することができる。As described above, the internal resistance Racc-drift of the surface channel layer 5 is greatly reduced, the total on-resistance Ron is reduced, and the on-resistance Ron can be reduced.
【００５４】また、本実施形態のＭＯＳＦＥＴの耐圧に
ついて、図３に示す実験結果に基づいて説明する。な
お、本実施形態におけるＭＯＳＦＥＴに逆バイアスを印
加したときの等電位線を調べたものである。The breakdown voltage of the MOSFET according to the present embodiment will be described based on the experimental results shown in FIG. It is to be noted that equipotential lines when a reverse bias is applied to the MOSFET according to the present embodiment are examined.
【００５５】この図に示されるように、等電位線は、ｎ
-型エピ層２の下部においては、ほぼ基板表面に対して
平行になっているが、ｎ-型エピ層２の上方に向かうに
つれてＪ−ＦＥＴ部に入り込んでいき、ｎ型チャネル層
５ａに至ると、ほぼ基板表面に対して垂直を成し、横方
向（ｐ型チャネル層５ｂの方向）に細かい間隔になって
いることが判る。つまり、ｐ-型ベース領域３ａ、３ｂ
上のｎ型チャネル層５ａにおいては、ｐ型チャネル層５
ｂの方向へのドレイン電圧増大に伴うポテンシャルの侵
入を防ぐことができる。また、ｐ型チャネル層５ｂによ
りソース領域４ａと表面チャネル層５ａの間にポテンシ
ャル障壁を作れる。このため、本実施形態の構成により
高耐圧なＭＯＳＦＥＴとすることができる。As shown in this figure, the equipotential line is n
- In the lower part of the type epi layer 2, but it is parallel with respect to substantially the surface of the substrate, n - will penetrate into J-FET portion toward above the type epi layer 2, leading to n-type channel layer 5a It can be seen that the vertical direction is substantially perpendicular to the substrate surface, and the distance is fine in the lateral direction (the direction of the p-type channel layer 5b). That is, the p − type base regions 3a, 3b
In the upper n-type channel layer 5a, the p-type channel layer 5
It is possible to prevent the intrusion of the potential due to the increase in the drain voltage in the direction b. Further, a potential barrier can be formed between the source region 4a and the surface channel layer 5a by the p-type channel layer 5b. Therefore, the MOSFET according to the present embodiment can have a high breakdown voltage.
【００５６】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図４〜図７を用いて説明する。Next, a manufacturing process of the MOSFET shown in FIG. 1 will be described with reference to FIGS.
【００５７】〔図４（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。ここで、ｎ+ 型基板１はその厚さ
が４００μｍであり、主表面１ａが（０００１）Ｓｉ
面、又は、（１１２−０）ａ面である。この基板１の主
表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャ
ル成長する。本例では、ｎ-型エピ層２は下地の基板１
と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５
Ｒ−ＳｉＣ層となる。[Step shown in FIG. 4A] First, the n-type 4
H, 6H, 3C or 15R-SiC substrate, ie n +
A mold substrate 1 is prepared. Here, the n + -type substrate 1 has a thickness of 400 μm, and the main surface 1a has (0001) Si
Plane or (112-0) a plane. An n − -type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface 1 a of the substrate 1. In this example, the n − type epi layer 2 is
A crystal similar to that of n-type 4H, 6H, 3C or 15 was obtained.
It becomes an R-SiC layer.
【００５８】〔図４（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。これにより、ｐ- 型ベース
領域３ａ、３ｂは、ドーピング濃度が１×１０17〜５×
１０18ｃｍ-3程度、厚さが０．５〜３．０μｍ程度で形
成される。[Step shown in FIG. 4B] n - type epilayer 2
The LTO film 20 is arranged in a predetermined region above, and B + (or aluminum) is ion-implanted using the LTO film 20 as a mask to form p − -type base regions 3a and 3b. The ion implantation conditions at this time are a temperature of 700 ° C. and a dose of 1
× 10 16 cm -2 . Thus, the p − -type base regions 3a and 3b have a doping concentration of 1 × 10 17 to 5 ×.
It is formed with a thickness of about 10 18 cm −3 and a thickness of about 0.5 to 3.0 μm.
【００５９】このとき、Ｂ+の注入前に、ｐ- 型ベース
領域３ａ、３ｂとする領域に、Ｃ等の不活性なイオン種
を注入することにより、Ｃ等が格子位置に置換されて結
晶欠陥（Ｃの格子間空孔）が補修されるようにできるた
め、Ｂ+の熱拡散を抑制することも可能である。すなわ
ち、以下のようにしてＣの格子間空孔の補修が成され
る。At this time, prior to the implantation of B + , by implanting an inactive ion species such as C into the regions to be p − -type base regions 3a and 3b, C and the like are replaced at the lattice position and the crystal is replaced. Since defects (interstitial vacancies of C) can be repaired, thermal diffusion of B + can also be suppressed. That is, the interstitial vacancies of C are repaired as follows.
【００６０】ｎ-型エピ層２をエピタキシャル成長させ
るとき、ｎ型チャネル層５ａをエピタキシャル成長させ
るとき（この後の図４（ｂ）に示す工程）、さらにｐ-
型ベース領域３ａ、３ｂをイオン注入によって形成する
とき等において、Ｊ−ＦＥＴ部、ｎ型チャネル層５ａ及
びｐ-型ベース領域３ａ、３ｂに炭素サイトの空孔が形
成される。この炭素サイトの空孔が形成されるために、
ｐ-型ベース領域３ａ、３ｂのＢが拡散すると考えられ
る。When the n − -type epi layer 2 is epitaxially grown and when the n-type channel layer 5a is epitaxially grown (the process shown in FIG. 4B), p −
When the base regions 3a and 3b are formed by ion implantation, carbon site vacancies are formed in the J-FET portion, the n-type channel layer 5a and the p − -type base regions 3a and 3b. Because the vacancy of this carbon site is formed,
It is considered that B of the p − -type base regions 3a and 3b diffuses.
【００６１】これに対し、このように不純物とならない
イオン種をイオン注入することにより、ｎ-型エピ層２
（Ｊ−ＦＥＴ部）をエピタキシャル成長させたときに発
生した炭素サイトの空孔内に不純物とならないイオン種
が入り込む。そして、不純物でないイオン種のイオン注
入を多くすることにより、炭素サイトの空孔をほぼなく
すことができるのである。On the other hand, by implanting ion species which do not become impurities as described above, the n − -type epi layer 2 is formed.
Ion species that do not become impurities enter into vacancies of carbon sites generated when the (J-FET portion) is epitaxially grown. By increasing the amount of ion implantation of non-impurity ion species, vacancies at carbon sites can be substantially eliminated.
【００６２】なお、炭素サイトの空孔の大きさは炭素原
子の大きさと同等であるため、この空港内には炭素が最
も入り込むやすく、Ｃのイオン注入とすれば比較的小さ
な濃度のイオン注入によって炭素サイトの空孔をほぼな
くすことができる。また、シリコン等の炭素以外のイオ
ン種は炭素と比べると炭素サイトの空孔に入り込み難い
ため、炭素をイオン注入する場合に比してイオン注入量
を多くすることが望ましい。Since the size of the vacancies at the carbon site is equal to the size of the carbon atoms, carbon is most likely to enter the airport. Vacancies at carbon sites can be substantially eliminated. In addition, since ion species other than carbon, such as silicon, are less likely to enter vacancies at carbon sites than carbon, it is desirable to increase the ion implantation amount as compared with the case where carbon is ion-implanted.
【００６３】さらに、この場合に、ｐ- 型ベース領域３
ａ、３ｂの上部においては不活性なイオン種を注入して
おき、下部の一部においては不活性なイオン種を注入し
ないようにしておけば、下部においては熱拡散が進行す
るため、ｐ- 型ベース領域３ａ、３ｂをより深くまで形
成することができる。このように深くまでｐ- 型ベース
領域３ａ、３ｂを形成することにより、後述するディー
プベース層３０ａ、３０ｂと同様の効果を持たせること
も可能である。なお、このように熱拡散させた領域は全
体的に丸くなるため、ディープベース層として好適であ
る。Further, in this case, the p − type base region 3
a, in the upper part of 3b in advance by injecting an inert ionic species, if in some bottom it is devised not to inject inert ion species, since the thermal diffusion progresses in the lower, p - The mold base regions 3a and 3b can be formed deeper. By forming the p − -type base regions 3a and 3b to such a depth, the same effect as that of the deep base layers 30a and 30b described later can be obtained. In addition, the region thermally diffused as described above is generally rounded, and thus is suitable as a deep base layer.
【００６４】〔図４（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、ＬＰＣＶＤによりｎ- 型エピ層２の表面部
及びｐ - 型ベース領域３ａ、３ｂの表面部にｎ型チャネ
ル層５ａをエピタキシャル成長させる。このｎ型チャネ
ル層５ａは、ドーピング濃度が１×１０16〜１×１０18
ｃｍ-3程度、厚さが０．１〜１．０μｍ程度としてい
る。[Step shown in FIG. 4C] The LTO film 20 is
After removal, n by LPCVD-Surface of the epitaxial layer 2
And p -N-type channels on the surface of the mold base regions 3a and 3b.
The layer 5a is epitaxially grown. This n-type channel
Layer 5a has a doping concentration of 1 × 1016~ 1 × 1018
cm-3About 0.1 to 1.0 μm in thickness
You.
【００６５】〔図５（ａ）に示す工程〕表面チャネル層
５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマ
スクとしてＢ+（ボロン）をイオン注入し、ｐ型層４０
を形成する。このとき、イオン注入条件を１×１０16〜
１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシア
ン分布としている。[Step shown in FIG. 5 (a)] An LTO film 21 is disposed in a predetermined region on the surface channel layer 5a, and ion implantation of B + (boron) is performed using the LTO film 21 as a mask to form a p-type layer 40.
To form At this time, the ion implantation condition is set to 1 × 10 16 to
The Gaussian distribution is 1 × 10 18 cm −3 and a thickness of 0.1 to 1.0 μm.
【００６６】〔図５（ｂ）に示す工程〕次に、１６００
℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物
を拡散させる。このとき、注入されているイオン種に応
じて所定量拡散することになる。例えば、１６００℃程
度の熱処理を０．５時間実施すると、Ｂが２５００ｎｍ
程度拡散する。これにより、ＬＴＯ膜２１の開口部分よ
りも所定量内側まで入り込んだｐ型層４１が形成され
る。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散
した部分がｐ型チャネル層５ｂを構成する。このｐ型チ
ャネル層５ｂのドーピング濃度は、１×１０16〜１×１
０18ｃｍ-3程度となる。[Steps shown in FIG. 5B]
A heat treatment at about ° C. is performed to diffuse p-type impurities in p-type layer 40. At this time, the ions are diffused by a predetermined amount according to the ion species being implanted. For example, when a heat treatment at about 1600 ° C. is performed for 0.5 hour, B becomes 2500 nm.
Diffuse to a degree. As a result, a p-type layer 41 is formed, which penetrates a predetermined amount inside the opening of the LTO film 21. The portion of the p-type layer 41 diffused into the n-type channel layer 5a forms the p-type channel layer 5b. The doping concentration of this p-type channel layer 5b is 1 × 10 16 to 1 × 1
It is about 0 18 cm -3 .
【００６７】〔図５（ｃ）に示す工程〕続いて、ＬＴＯ
膜２１を再びマスクとしてＰ+ をイオン注入し、ｎ+ 型
ソース領域４ａ、４ｂを形成する。このときのイオン注
入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2とし
ている。これにより、ｎ+ 型ソース領域４ａ、４ｂは、
ドーピング濃度が１×１０18〜５×１０19ｃｍ-3、厚さ
０．２〜１．０μｍ程度で形成される。[Step shown in FIG. 5C] Subsequently, the LTO
P + ions are implanted again using the film 21 as a mask to form n + -type source regions 4a and 4b. The ion implantation conditions at this time are 700 ° C. and the dose is 1 × 10 15 cm −2 . As a result, the n + type source regions 4a and 4b
It is formed with a doping concentration of 1 × 10 18 to 5 × 10 19 cm −3 and a thickness of about 0.2 to 1.0 μm.
【００６８】このとき、先の図５（ｂ）で示す工程でｐ
型層４１（ｐ型チャネル層５ｂ）を形成するために用い
たマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するた
めに用いたマスクとを同一のＬＴＯ膜２１としてるた
め、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセル
フアラインで形成され、ｐ型チャネル層５ｂの長さが正
確に設定される。なお、本実施形態の場合には、ｐ型チ
ャネル層５ｂをＢで形成しているため、Ｂの熱拡散量が
ｐ型チャネル層５ｂの長さとなる。At this time, in the step shown in FIG.
Since the mask used to form the mold layer 41 (p-type channel layer 5b) and the mask used to form the n + -type source regions 4a and 4b are the same LTO film 21, the p-type layer 41 and n + -type source regions 4a and 4b are formed in a self-aligned manner, and the length of p-type channel layer 5b is set accurately. In this embodiment, since the p-type channel layer 5b is formed of B, the amount of thermal diffusion of B is the length of the p-type channel layer 5b.
【００６９】〔図６（ａ）に示す工程〕ＬＴＯ膜２１を
除去した後、フォトレジスト法を用いて表面チャネル層
５の上の所定領域にＬＴＯ膜２２を配置する。[Step shown in FIG. 6A] After the LTO film 21 is removed, the LTO film 22 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method.
【００７０】〔図６（ｂ）に示す工程〕ＬＴＯ膜２２を
マスクとして、ＲＩＥによりｐ- 型ベース領域３ａ、３
ｂ上の表面チャネル層５を部分的にエッチング除去す
る。[Step shown in FIG. 6B] Using the LTO film 22 as a mask, p - type base regions 3a, 3a
The surface channel layer 5 on b is partially removed by etching.
【００７１】〔図６（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。[Steps shown in FIG. 6 (c)]
B + ions are implanted using the film 22 as a mask to form the deep base layers 30a and 30b. Thereby, a part of the base regions 3a and 3b becomes thicker. The deep base layers 30a and 30b are formed in the n + type source region 4
a, 4b, and is formed in a portion that does not overlap with the deep base layer 30a of the p − -type base regions 3a, 3b.
The thicker portion where the 30b is formed has a higher impurity concentration than the thinner portion where the deep base layer 30a is not formed.
【００７２】〔図７（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化によりゲート酸化
膜（ゲート絶縁膜）７を形成する。このとき、雰囲気温
度は１０８０℃とする。[Step shown in FIG. 7A] After removing the LTO film 22, a gate oxide film (gate insulating film) 7 is formed on the substrate by wet oxidation. At this time, the ambient temperature is 1080 ° C.
【００７３】その後、ゲート酸化膜７の上にＬＰＣＶＤ
によりポリシリコン層を成膜する。このときの成膜温度
は６００℃としている。この後、ポリシリコン層をパタ
ーニングしてゲート電極８を形成する。Thereafter, LPCVD is performed on the gate oxide film 7.
To form a polysilicon layer. The film forming temperature at this time is set to 600 ° C. Thereafter, the gate electrode 8 is formed by patterning the polysilicon layer.
【００７４】〔図７（ｂ）に示す工程〕引き続き、ゲー
ト酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成してゲート電極８及びゲート酸化膜７を覆
う。より詳しくは、成膜温度は４２５℃であり、成膜後
に１０００℃のアニールを行う。[Step shown in FIG. 7B] Subsequently, after removing unnecessary portions of the gate oxide film 7, an insulating film 9 made of LTO is formed to cover the gate electrode 8 and the gate oxide film 7. More specifically, the film formation temperature is 425 ° C., and annealing is performed at 1000 ° C. after the film formation.
【００７５】〔図７（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。[Step shown in FIG. 7C] Then, the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature. After film formation, annealing at 1000 ° C. is performed.
【００７６】このようにして、図１に示すＭＯＳＦＥＴ
が完成する。As described above, the MOSFET shown in FIG.
Is completed.
【００７７】次に、このＭＯＳＦＥＴの作用（動作）を
説明する。Next, the operation (operation) of this MOSFET will be described.
【００７８】上述したように、本ＭＯＳＦＥＴは、表面
チャネル層５がｎ型チャネル層５ａとｐ型チャネル層５
ｂで構成されているため、ｎ型チャネル層５ａの領域に
おいては蓄積モードとして動作し、ｐ型チャネル層５ｂ
の領域においては反転モードとして動作する。As described above, in the present MOSFET, the surface channel layer 5 has the n-type channel layer 5a and the p-type channel layer 5a.
b, it operates in the accumulation mode in the region of the n-type channel layer 5a, and operates in the p-type channel layer 5b.
Operates in the inversion mode.
【００７９】このとき、ｎ型チャネル層５ａの領域にお
いては、ゲート電極８に電圧を印加しない場合には、ｐ
- 型ベース領域３ａ、３ｂとｎ型チャネル層５との静電
ポテンシャルの差、及び、ｎ型チャネル層５ａとゲート
電極８との間の仕事関数の差により生じた電位によっ
て、空乏層が形成される。しかしながら、ｎ型チャネル
層５ａが高濃度で形成されているため、ｎ型チャネル層
５ａが全域空乏化されず、ノーマリオンの状態となる。At this time, when no voltage is applied to the gate electrode 8 in the region of the n-type channel layer 5a, p
A depletion layer is formed by a potential generated by a difference in electrostatic potential between the -type base regions 3a and 3b and the n-type channel layer 5 and a difference in work function between the n-type channel layer 5a and the gate electrode 8. Is done. However, since the n-type channel layer 5a is formed at a high concentration, the entire region of the n-type channel layer 5a is not depleted, and is in a normally-on state.
【００８０】これに対し、ｐ型チャネル層５ｂの領域に
おいては、ゲート電極８に電圧を印加しない場合におい
ても導通せず、ノーマリオフの状態となる。このため、
本ＭＯＳＦＥＴは、ｎ型チャネル層５ａの領域で蓄積モ
ードとして動作しつつ、ｐ型チャネル層５ｂの領域でノ
ーマリオフとなるようにできるようにされている。On the other hand, in the region of the p-type channel layer 5b, no conduction occurs even when no voltage is applied to the gate electrode 8, so that the region is in a normally-off state. For this reason,
This MOSFET is designed to operate normally in the accumulation mode in the region of the n-type channel layer 5a and to be normally off in the region of the p-type channel layer 5b.
【００８１】そして、ゲート電極８に正電圧を印加する
と、ｐ型チャネル層５ｂの表層部が反転してチャネル領
域を形成し、表面チャネル層５が導通して、ソース電極
１０とドレイン電極１１との間にキャリアが流れる。When a positive voltage is applied to the gate electrode 8, the surface layer of the p-type channel layer 5 b is inverted to form a channel region, the surface channel layer 5 becomes conductive, and the source electrode 10 and the drain electrode 11 are connected. Carrier flows between.
【００８２】このように、表面チャネル層５をｎ型チャ
ネル層５ａとｐ型チャネル層５ｂを組み合わせることに
より、ｎ型チャネル層５ａの領域で蓄積モードで動作さ
せると共にｎ型チャネル層５を高濃度とすることにより
ノーマリオン特性と同様の低オン抵抗となるようにし、
ｐ型チャネル層５ｂの領域でＭＯＳＦＥＴがノーマリオ
フで動作するようにできる。As described above, by combining the surface channel layer 5 with the n-type channel layer 5a and the p-type channel layer 5b, the surface channel layer 5 is operated in the accumulation mode in the region of the n-type channel layer 5a and the n-type channel layer 5 is highly doped. To make the low on-resistance similar to the normally-on characteristic,
The MOSFET can operate normally off in the region of the p-type channel layer 5b.
【００８３】（第２実施形態）本発明の第２実施形態に
ついて説明する。本実施形態は、第１実施形態における
ＭＯＳＦＥＴの製造工程を変更したものであり、構成に
ついては同一であるため、変更部分のみ説明する。(Second Embodiment) A second embodiment of the present invention will be described. In the present embodiment, the manufacturing process of the MOSFET in the first embodiment is changed. Since the configuration is the same, only the changed portion will be described.
【００８４】図８に、本実施形態におけるＭＯＳＦＥＴ
の製造工程を示し、この図に基づいてＭＯＳＦＥＴの製
造方法についてて説明する。ただし、第１実施形態と同
様の部分については図４〜図７を参照する。FIG. 8 shows a MOSFET according to this embodiment.
And the method of manufacturing the MOSFET will be described with reference to FIG. However, the same parts as those in the first embodiment will be described with reference to FIGS.
【００８５】まず、図４（ａ）〜（ｃ）に示す工程を施
し、ｎ- 型エピ層２の表面部及びｐ - 型ベース領域３
ａ、３ｂの表面部にｎ型チャネル層５ａを形成する。そ
して、以下に示す図８に示す工程を施す。First, the steps shown in FIGS.
Then n-Surface of epi-type layer 2 and p -Mold base area 3
An n-type channel layer 5a is formed on the surface portions of a and 3b. So
Then, the following steps shown in FIG. 8 are performed.
【００８６】〔図８（ａ）に示す工程〕表面チャネル層
５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマ
スクとしてＢ（ボロン）を斜めイオン注入し、ｐ型層４
０を形成する。このとき、イオン注入条件を１×１０16
〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシ
アン分布としている。これにより、ｐ型層４０は、ＬＴ
Ｏ膜２１の開口部よりも内側まで注入される。[Step shown in FIG. 8A] An LTO film 21 is arranged in a predetermined region on the surface channel layer 5a, and B (boron) is obliquely ion-implanted using the LTO film 21 as a mask to form a p-type layer 4
0 is formed. At this time, the ion implantation condition was set to 1 × 10 16
It is a Gaussian distribution having a thickness of about 1 × 10 18 cm −3 and a thickness of 0.1 to 1.0 μm. Thereby, the p-type layer 40 becomes LT
It is implanted to the inside of the opening of the O film 21.
【００８７】〔図８（ｂ）に示す工程〕次に、１６００
℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物
を拡散させる。このとき、注入されているイオン種に応
じて所定量拡散することになる。これにより、ＬＴＯ膜
２１の開口部分よりも所定量内側まで入り込んだｐ型層
４１が形成される。このｐ型層４１のうち、ｎ型チャネ
ル層５ａに拡散した部分がｐ型チャネル層５ｂを構成す
る。[Steps shown in FIG. 8B]
A heat treatment at about ° C. is performed to diffuse p-type impurities in p-type layer 40. At this time, the ions are diffused by a predetermined amount according to the ion species being implanted. As a result, a p-type layer 41 is formed, which penetrates a predetermined amount inside the opening of the LTO film 21. The portion of the p-type layer 41 diffused into the n-type channel layer 5a forms the p-type channel layer 5b.
【００８８】なお、ここでは注入するイオン種として熱
拡散し易いＢを用いているが、Ａｌ（アルミニウム）を
用いる場合にはあまり熱拡散しないため、イオン注入時
におけるエネルギーの設定などによって、ｐ型チャネル
層５ｂの長さを正確に設定することが可能である。Here, B, which is easily thermally diffused, is used as an ion species to be implanted. However, when Al (aluminum) is used, thermal diffusion is not so large. It is possible to set the length of the channel layer 5b accurately.
【００８９】続いて、ＬＴＯ膜２１を再びマスクとして
Ｐ+ （リン）をイオン注入し、ｎ+型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。Subsequently, using the LTO film 21 as a mask again, P + (phosphorus) is ion-implanted to form an n + type source region 4a,
4b is formed. The ion implantation condition at this time is 700
C. and the dose is 1 × 10 15 cm −2 .
【００９０】このとき、先の図５（ｂ）で示す工程でｐ
型層４１（ｐ型チャネル層５ｂ）を形成するために用い
たマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するた
めに用いたマスクとを同一のＬＴＯ膜２１としてるた
め、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセル
フアラインで形成され、ｐ型チャネル層の長さが正確に
設定される。At this time, in the step shown in FIG.
Since the mask used to form the mold layer 41 (p-type channel layer 5b) and the mask used to form the n + -type source regions 4a and 4b are the same LTO film 21, the p-type layer 41 and n + -type source regions 4a and 4b are formed in a self-aligned manner, and the length of the p-type channel layer is set accurately.
【００９１】このように、ｐ型チャネル層５ｂを斜めイ
オン注入によって形成すれば、ｎ+型ソース領域４ａ、
４ｂの端部よりも内側までイオンが注入されるため、長
時間熱拡散しなくてもｐ型チャネル層５ｂが所望の位置
に形成されるようにできる。As described above, if the p-type channel layer 5b is formed by oblique ion implantation, the n + -type source region 4a,
Since the ions are implanted to the inside of the end of 4b, the p-type channel layer 5b can be formed at a desired position without thermal diffusion for a long time.
【００９２】（第３実施形態）図９に本実施形態におけ
るＭＯＳＦＥＴの断面構成を示す。上記第１、第２実施
形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領
域４ａ、４ｂと接するように形成しているが、本実施形
態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域
４ａ、４ｂから離間させて形成している。(Third Embodiment) FIG. 9 shows a cross-sectional configuration of a MOSFET according to the third embodiment. In the first and second embodiments, the p-type channel layer 5b is formed so as to be in contact with the n + -type source regions 4a and 4b, but in the present embodiment, the p-type channel layer 5b is formed as an n + -type It is formed apart from the source regions 4a, 4b.
【００９３】このように、ｐ型チャネル層５ｂをｎ+ 型
ソース領域４ａ、４ｂから離間させて形成しても第１実
施形態と同様の動作をし、第１実施形態と同様にＭＯＳ
ＦＥＴのオン抵抗のさらなる低減を図ることができる。As described above, even when the p-type channel layer 5b is formed apart from the n + -type source regions 4a and 4b, the same operation as that of the first embodiment is performed, and the MOS transistor is formed similarly to the first embodiment.
The on-resistance of the FET can be further reduced.
【００９４】なお、本実施形態の場合には、ｐ型チャネ
ル層５ｂを形成するマスクをｎ+ 型ソース領域４ａ、４
ｂを形成するためのマスクと別に配置し、ｎ型チャネル
層５ａにイオン注入を行うことによって、ｐ型チャネル
層５ｂを形成することができる。In this embodiment, the mask for forming the p-type channel layer 5b is used as the n + -type source regions 4a, 4a.
The p-type channel layer 5b can be formed by disposing the n-type channel layer 5a separately from a mask for forming b and performing ion implantation on the n-type channel layer 5a.
【００９５】（第４実施形態）図１０に本実施形態にお
けるＭＯＳＦＥＴの断面構成を示す。上記各実施形態で
は、ｐ型チャネル層５ｂをｐ-型ベース領域３ａ、３ｂ
の表面部とゲート酸化膜７とに接するように形成してい
るが、本実施形態では、ｐ型チャネル層５ｂがゲート酸
化膜７とは接しないように離間させて配置している。(Fourth Embodiment) FIG. 10 shows a cross-sectional configuration of a MOSFET according to this embodiment. In each of the above embodiments, the p-type channel layer 5b is connected to the p − -type base regions 3a, 3b
In this embodiment, the p-type channel layer 5b is spaced apart from the gate oxide film 7 so as not to be in contact with the gate oxide film 7.
【００９６】この場合、ｐ型チャネル層５ｂとゲート絶
縁膜７との挟まれている領域においてのみｎ型チャネル
層５ａの幅が狭くなるため、従来ではｐ- 型ベース領域
３ａ、３ｂから伸びる空乏層によってチャネル領域をピ
ンチオフしていたものが、本実施形態ではｐ型チャネル
層５ｂから伸びる空乏層によってチャネル領域をピンチ
オフすることができる。In this case, the width of n-type channel layer 5a is reduced only in the region between p-type channel layer 5b and gate insulating film 7, so that the depletion extending from p − -type base regions 3a and 3b in the related art. Although the channel region is pinched off by the layer, in the present embodiment, the channel region can be pinched off by the depletion layer extending from the p-type channel layer 5b.
【００９７】このため、ｎ型チャネル層５ａを高濃度と
した場合において、ゲート電位が零である場合において
もチャネル領域をオフできるノーマリオフ型とすること
ができ、オン抵抗の低減を図ることができる。Therefore, when the n-type channel layer 5a has a high concentration, the channel region can be of a normally-off type in which the channel region can be turned off even when the gate potential is zero, and the on-resistance can be reduced. .
【００９８】なお、本実施形態の場合には、第３実施形
態と同様に、ｐ型チャネル層５ｂを形成するためのマス
クを設け、イオン注入のエネルギーを調整することで注
入表面から所定深さの位置にイオンが注入されるように
すれば、ｐ型チャネル層５ｂを形成することができる。In this embodiment, as in the third embodiment, a mask for forming the p-type channel layer 5b is provided, and the energy of ion implantation is adjusted to a predetermined depth from the implantation surface. If ions are implanted at the position (1), the p-type channel layer 5b can be formed.
【００９９】（第５実施形態）上記各実施形態では、Ｍ
ＯＳＦＥＴに本発明を適用した場合について説明した
が、ＳＩＴ（静電容量型トランジスタ）にも本発明を適
用可能である。(Fifth Embodiment) In each of the above embodiments, M
Although the case where the present invention is applied to the OSFET has been described, the present invention is also applicable to an SIT (capacitance transistor).
【０１００】図１１に、本実施形態におけるＳＩＴの断
面図を示し、ＳＩＴについて説明する。ただし、ＳＩＴ
の構造は概ねＭＯＳＦＥＴの構造と同じであるため、同
様の構成の部分については図１と同じ符号を付し、異な
る部分についてのみ説明する。FIG. 11 is a sectional view of the SIT according to the present embodiment, and the SIT will be described. However, SIT
Is substantially the same as the structure of the MOSFET. Therefore, the same components are denoted by the same reference numerals as those in FIG. 1, and only different portions will be described.
【０１０１】図１１に示すように、ＳＩＴは、ｎ型チャ
ネル層５ａ及びｐ型チャネル層５ｂの表面部の上にさら
に第２のベース領域としてのｐ型層１００が形成された
構成となっている。つまり、第１のベース領域としての
ｐ- 型ベース領域３ａ、３ｂとｐ型層１００によって表
面チャネル層５を挟み込んだ構成となっている。そし
て、このｐ型層１００の上に直接（図１に示すゲート酸
化膜７を介さないで）、ｐ型層１００及びｐ- 型ベース
領域３ａ、３ｂに電気的に接続されるゲート電極８が形
成されている。As shown in FIG. 11, the SIT has a structure in which a p-type layer 100 as a second base region is further formed on the surface portions of the n-type channel layer 5a and the p-type channel layer 5b. I have. That is, the surface channel layer 5 is sandwiched between the p − -type base regions 3a and 3b as the first base regions and the p-type layer 100. Then, directly on the p-type layer 100 (without the gate oxide film 7 shown in FIG. 1), a gate electrode 8 electrically connected to the p-type layer 100 and the p − -type base regions 3a and 3b is formed. Is formed.
【０１０２】このように構成されたＳＩＴは、ゲート電
極８に電圧を印加していない時にはｐ-型ベース領域３
ａ、３ｂのそれぞれから伸びる空乏層によってｎ型チャ
ネル層５ａはピンチオフされる。ｎ-型エピ層２に比
べ、ｎ型チャネル層５ａを高濃度にした場合にはピンチ
オフしないが、ｐ型チャネル層５ｂによりｎ+型ソース
領域４ａとｎ型チャネル層５ａの間にポテンシャル障壁
を形成できるため、ノーマリオフとすることができる。
そして、ゲート電極８に正電圧を印加すると、ｐ -型ベ
ース領域３ａ、３ｂのそれぞれからの空乏層の伸びが少
なくなり、表面チャネル層５にチャネル領域が形成さ
れ、ソース電極１０とドレイン電極１１の間にキャリア
が流れる。The SIT thus configured has a gate
When no voltage is applied to pole 8, p-Mold base area 3
The n-type channel is formed by a depletion layer extending from each of a and 3b.
The tunnel layer 5a is pinched off. n-Compared to type epi layer 2
In addition, when the n-type channel layer 5a has a high concentration,
Although it does not turn off, the p-type channel layer 5b allows n+Type source
Potential barrier between region 4a and n-type channel layer 5a
Can be formed, so that it can be normally off.
When a positive voltage is applied to the gate electrode 8, p -Type
Growth of the depletion layer from each of the source regions 3a and 3b is small.
And a channel region is formed in the surface channel layer 5.
Between the source electrode 10 and the drain electrode 11.
Flows.
【０１０３】このように構成されるＳＩＴにおいても、
ｐ型チャネル層５ｂを備えることによりｎ型チャネル層
５ａを高濃度で形成でき、オン抵抗の低減を図れると共
に、ｐ型チャネル層５ｂとｎ型チャネル層５ａとのＰＮ
接合によって逆バイアス時における空乏層の伸びを押さ
えることができるため、高耐圧とすることができる。In the SIT thus configured,
By providing the p-type channel layer 5b, the n-type channel layer 5a can be formed at a high concentration, the on-resistance can be reduced, and the PN between the p-type channel layer 5b and the n-type
Since the extension of the depletion layer at the time of reverse bias can be suppressed by the junction, a high breakdown voltage can be achieved.
【０１０４】本実施形態におけるＳＩＴは、第１実施形
態に示したＭＯＳＦＥＴとほぼ同様に製造することがで
きる。具体的には、、図４（ａ）〜（ｃ）に示す工程を
行った後、ｎ型チャネル層５ａ上にｐ型層１００をエピ
タキシャル成長させ、この後、ｐ型層１００が形成され
た状態で図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示
す工程を施し、さらに図７（ａ）、に示す工程を省略し
て、最後に図７（ｂ）、（ｃ）に示す工程を施すことに
より本実施形態におけるＳＩＴを製造できる。ただし、
図７（ｂ）に示す工程では、層間絶縁膜９を基板表面全
面に形成したのち、所望の位置にコンタクトホールを形
成し、その後、図７（ｃ）の工程にて、ソース電極１０
と同時にゲート電極８もパターニングするようにしてい
る。The SIT according to this embodiment can be manufactured almost in the same manner as the MOSFET shown in the first embodiment. Specifically, after performing the steps shown in FIGS. 4A to 4C, the p-type layer 100 is epitaxially grown on the n-type channel layer 5a, and then the p-type layer 100 is formed. 5 (a) to 5 (c) and FIGS. 6 (a) to 6 (c), and further omitting the steps shown in FIG. 7 (a). Finally, FIGS. By performing the step shown in c), the SIT according to this embodiment can be manufactured. However,
In the step shown in FIG. 7B, after an interlayer insulating film 9 is formed on the entire surface of the substrate, a contact hole is formed at a desired position. Thereafter, in the step of FIG.
At the same time, the gate electrode 8 is also patterned.
【０１０５】なお、上記したように、ｐ型層１００をｎ
型チャネル層５の形成後にエピタキシャル成長により形
成しているが、ｎ型チャネル層５を厚めに形成してお
き、ｎ型チャネル層５にｐ型不純物をイオン注入するこ
とによって形成してもよい。この場合、ｐ型不純物の注
入前に、ｐ型不純物を注入する領域にＣ等の不活性なイ
オン種を注入しておけば、熱処理時においてｐ型不純物
の拡散を抑制することができるため、ｎ型チャネル層５
の厚みを狭めることなくｐ型層１００を容易に形成する
ことができる。Note that, as described above, the p-type layer 100 is
Although the n-type channel layer 5 is formed by epitaxial growth after the formation of the n-type channel layer 5, it may be formed by forming the n-type channel layer 5 thicker and implanting p-type impurities into the n-type channel layer 5. In this case, if an inactive ion species such as C is implanted into the region into which the p-type impurity is implanted before the implantation of the p-type impurity, diffusion of the p-type impurity can be suppressed during the heat treatment. n-type channel layer 5
The p-type layer 100 can be easily formed without reducing the thickness of the p-type layer.
【０１０６】この様に、上面のｐ型層１００と下面のｐ
-型ベース領域３ａを同じＢの注入により形成すること
ができ、Ｂの活性化率を合わせることができるため、ｐ
型層１００とｐ-型ベース領域３ａ、３ｂのフェルミレ
ベルを合わせることができる。従って、両者に挟まれた
ｎ型チャネル層５ａ内の深さ方向のポテンシャルバラン
スを取ることができる。その結果、ゲート電極８にバイ
アス電圧を印加した場合にｎ型チャネル層５ａ内全面に
キャリアを流すことができる。As described above, the p-type layer 100 on the upper surface and the p-type layer 100 on the lower surface
- it is possible to form a type base region 3a by injection of the same B, it is possible to adjust the activation rate of B, p
The Fermi levels of the mold layer 100 and the p − -type base regions 3a and 3b can be matched. Therefore, the potential balance in the depth direction in the n-type channel layer 5a sandwiched between them can be obtained. As a result, when a bias voltage is applied to the gate electrode 8, carriers can flow through the entire surface of the n-type channel layer 5a.
【０１０７】（他の実施形態）以上の第１乃至第５実施
形態では、ｎ型チャネル層５ａにｐ型チャネル層５ｂを
組み合わせた場合について述べたが、ｐ型チャネル層５
ｂの部分をｎ型チャネル層５ａよりも低濃度のｎ型低濃
度チャネル層としても同様の効果を得ることができる。(Other Embodiments) In the first to fifth embodiments described above, the case where the p-type channel layer 5b is combined with the n-type channel layer 5a has been described.
The same effect can be obtained even if the portion b is an n-type low concentration channel layer having a lower concentration than the n-type channel layer 5a.
【０１０８】この場合、第１、第２実施形態において、
ｐ型層４０を形成する条件を１０14〜１０16ｃｍ-3、厚
さ０．１〜１．０μｍのガウシアン分布とし、拡散量を
第１、第２実施形態より少なくし、ｎ型チャネル層５ａ
をｐ型に反転させず、低濃度ｎ型チャネル層５ｂを形成
することができる。In this case, in the first and second embodiments,
The conditions for forming the p-type layer 40 are a Gaussian distribution of 10 14 to 10 16 cm −3 and a thickness of 0.1 to 1.0 μm, the diffusion amount is smaller than in the first and second embodiments, and the n-type channel layer 5a
Can be formed into the low-concentration n-type channel layer 5b without inverting the p-type.
【０１０９】また、第３、第４実施形態のｐ型チャネル
層５ｂを形成するマスクを使用し、注入濃度を少なくす
ることで、ｎ型チャネル層５ａを反転させず低濃度ｎ型
チャネル層５ｂを形成することができる。Further, by using the mask for forming the p-type channel layer 5b of the third and fourth embodiments and reducing the implantation concentration, the n-type channel layer 5a is not inverted and the n-type channel layer 5b is not inverted. Can be formed.
【０１１０】なお、上記実施形態では、ｎ-型エピ層２
にイオン注入を行うことによりｐ-型ベース領域３ａ、
３ｂを形成するようにしているが、ｎ-型エピ層２の表
面全面にｐ型層が配置された基板を用い、Ｊ−ＦＥＴ部
形成領域においてｐ型層を貫通する溝を形成した後、こ
の溝をｎ型層で埋め込むことでＪ−ＦＥＴ部を形成する
と共にｐ型層にてｐ-型ベース領域３ａ、３ｂを形成す
るようにしてもよい。この場合には、ｐ-型ベース領域
３ａ、３ｂ形成をイオン注入によって行っていないた
め、ｐ-型ベース領域３ａ、３ｂの表面にイオン注入ダ
メージが形成されず、その上に形成される表面チャネル
層５の結晶性を良好なものにすることができる。これに
より、オン抵抗低減を図ることができる。In the above embodiment, the n - type epi layer 2
By implanting ions into the p - type base region 3a,
3b is formed, but after forming a groove penetrating the p-type layer in the J-FET part formation region using a substrate having a p-type layer disposed on the entire surface of the n − -type epi layer 2, The J-FET portion may be formed by filling the trench with an n-type layer, and the p − -type base regions 3a and 3b may be formed with a p-type layer. In this case, since the p − -type base regions 3a and 3b are not formed by ion implantation, ion implantation damage is not formed on the surfaces of the p − -type base regions 3a and 3b, and the surface channel formed thereon is not formed. The crystallinity of the layer 5 can be improved. Thereby, the on-resistance can be reduced.
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断
面図である。FIG. 1 is a sectional view of a MOSFET according to an embodiment of the present invention.
【図２】（ａ）は、従来のＭＯＳＦＥＴにおけるチャネ
ル領域の深さに対する電流密度の関係を示す図であり、
（ｂ）は、第１実施形態のＭＯＳＦＥＴにおけるチャネ
ル領域の深さに対する電流密度の関係を示す図である。FIG. 2A is a diagram showing the relationship between the current density and the depth of a channel region in a conventional MOSFET;
FIG. 2B is a diagram illustrating a relationship between a current density and a depth of a channel region in the MOSFET according to the first embodiment.
【図３】図１に示すＭＯＳＦＥＴに逆バイアスを印加し
たときの等電位線を示した図である。FIG. 3 is a diagram showing equipotential lines when a reverse bias is applied to the MOSFET shown in FIG.
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図で
ある。FIG. 4 is a view showing a manufacturing process of the MOSFET shown in FIG. 1;
【図５】図４に続くＭＯＳＦＥＴの製造工程を示す図で
ある。FIG. 5 is a view showing a manufacturing step of the MOSFET following FIG. 4;
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図で
ある。FIG. 6 is a view showing a manufacturing step of the MOSFET following the step shown in FIG. 5;
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図で
ある。FIG. 7 is a diagram showing a manufacturing step of the MOSFET following FIG. 6;
【図８】第２実施形態におけるＭＯＳＦＥＴの製造工程
を示す図である。FIG. 8 is a diagram illustrating a manufacturing process of the MOSFET according to the second embodiment.
【図９】第３実施形態におけるＭＯＳＦＥＴの断面図で
ある。FIG. 9 is a cross-sectional view of a MOSFET according to a third embodiment.
【図１０】第４実施形態におけるＭＯＳＦＥＴの断面図
である。FIG. 10 is a sectional view of a MOSFET according to a fourth embodiment.
【図１１】第５実施形態におけるＳＩＴの断面図であ
る。FIG. 11 is a sectional view of an SIT according to a fifth embodiment.
【図１２】従来のＭＯＳＦＥＴの断面図である。FIG. 12 is a cross-sectional view of a conventional MOSFET.
【図１３】図１１に示すＭＯＳＦＥＴの耐圧を説明する
ための図である。FIG. 13 is a diagram for explaining the breakdown voltage of the MOSFET shown in FIG.
１…ｎ+ 型基板、２…ｎ- 型炭化珪素エピタキシャル
層、３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+
型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ
層）、５ａ…ｎ型チャネル層、５ｂ…ｐ型チャネル層、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電
極、１１…ドレイン電極。1 ... n + type substrate, 2 ... n - type silicon carbide epitaxial layer, 3a, 3b ... p - type base region, 4a, 4b ... n +
Type source region, 5 ... surface channel layer (n - type SiC
Layers), 5a ... n-type channel layer, 5b ... p-type channel layer,
7 gate oxide film, 8 gate electrode, 10 source electrode, 11 drain electrode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大矢 信之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F102 FA01 FA03 FB01 GB04 GC07 GD04 GJ02 HC01 HC07 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Nobuyuki Oya 1-1-1 Showa-cho, Kariya-shi, Aichi F-term in DENSO Corporation (Reference) 5F102 FA01 FA03 FB01 GB04 GC07 GD04 GJ02 HC01 HC07
Claims (16)
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４
ａ、４ｂ）と、 前記ベース領域及び前記半導体層の表面部の表面部上に
おいて、前記ソース領域と前記半導体層とを繋ぐように
形成された、炭化珪素よりなる表面チャネル層（５）
と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層は、 前記半導体層の表面部及び前記ベース領域の表面部に形
成された第１導電型の第１のチャネル層（５ａ）と、 前記ベース領域の表面部において、前記ベース領域から
前記ゲート絶縁膜に向けて延設された第２導電型、若し
くは前記第１のチャネル層よりも低不純物濃度となる第
１導電型の第２のチャネル層（５ｂ）と、 を備えて構成されていることを特徴とする炭化珪素半導
体装置。A semiconductor substrate of a first conductivity type having a main surface and a back surface opposite to the main surface and made of silicon carbide.
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and made of silicon carbide having a higher resistance than the semiconductor substrate; and formed in a predetermined region of a surface layer portion of the semiconductor layer; A second conductivity type base region (3a, 3b) having a predetermined depth; and a first conductivity type source region (4) formed in a predetermined region of a surface layer of the base region and shallower than the base region.
a, 4b), and a surface channel layer (5) made of silicon carbide formed on the surface of the base region and the surface of the semiconductor layer so as to connect the source region and the semiconductor layer.
A gate insulating film (7) formed on the surface of the surface channel layer; and a gate electrode (8) formed on the gate insulating film.
A source electrode (10) formed to contact the base region and the source region; and a drain electrode (1) formed on the back surface of the semiconductor substrate.
1) wherein the surface channel layer comprises: a first conductivity type first channel layer (5a) formed on a surface portion of the semiconductor layer and a surface portion of the base region; and a surface portion of the base region. And a second conductivity type second channel layer (5b) extending from the base region toward the gate insulating film or a first conductivity type having a lower impurity concentration than the first channel layer. A silicon carbide semiconductor device characterized by comprising:
縁膜と接するように構成されていることを特徴とする請
求項１に記載の炭化珪素半導体装置。2. The silicon carbide semiconductor device according to claim 1, wherein said second channel layer is configured to be in contact with said gate insulating film.
有し、炭化珪素よりなる第１導電型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型の第１のベース領域（３ａ、３ｂ）
と、 前記第１のベース領域の表層部の所定領域に形成され、
該第１のベース領域の深さよりも浅い第１導電型のソー
ス領域（４ａ、４ｂ）と、 前記第１のベース領域及び前記半導体層の表面部の表面
部上において、前記ソース領域と前記半導体層とを繋ぐ
ように形成された、炭化珪素よりなる表面チャネル層
（５）と、 前記表面チャネル層の表面に形成された第２導電型の第
２のベース領域（１００）と、 前記第１のベース領域に接触すると共に、前記第２のベ
ース領域の上に形成されたゲート電極（８）と、 前記ソース領域に接触するように形成されたソース電極
（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層は、 前記半導体層の表面部及び前記第１のベース領域の表面
部に形成された第１導電型の第１のチャネル層（５ａ）
と、 前記第１のベース領域の表面部において、前記ベース領
域から前記ゲート第２のベース領域に向けて延設された
第２導電型、若しくは前記第１のチャネル層よりも低不
純物濃度となる第１導電型の第２のチャネル層（５ｂ）
と、 を備えて構成されていることを特徴とする炭化珪素半導
体装置。3. A semiconductor substrate of a first conductivity type having a main surface and a back surface opposite to the main surface and made of silicon carbide.
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and made of silicon carbide having a higher resistance than the semiconductor substrate; and formed in a predetermined region of a surface layer portion of the semiconductor layer; A first base region of a second conductivity type having a predetermined depth (3a, 3b)
Formed in a predetermined region of a surface portion of the first base region;
A source region (4a, 4b) of a first conductivity type shallower than a depth of the first base region, and the source region and the semiconductor on a surface of the first base region and a surface of the semiconductor layer. A surface channel layer (5) made of silicon carbide formed so as to connect the layers, a second base region (100) of the second conductivity type formed on the surface of the surface channel layer; A gate electrode (8) formed on the second base region while being in contact with the base region; a source electrode (10) formed to be in contact with the source region; and a back surface of the semiconductor substrate. The drain electrode (1
1), wherein the surface channel layer is a first conductivity type first channel layer (5a) formed on a surface portion of the semiconductor layer and a surface portion of the first base region.
And a second conductive type extending from the base region toward the gate second base region or a lower impurity concentration than the first channel layer at a surface portion of the first base region. Second channel layer of first conductivity type (5b)
A silicon carbide semiconductor device, comprising:
よりも不純物濃度が高くなっていることを特徴とする請
求項１乃至３のいずれか１つに記載の炭化珪素半導体装
置。4. The silicon carbide semiconductor device according to claim 1, wherein said first channel layer has a higher impurity concentration than said semiconductor layer.
域と接するように構成されていることを特徴とする請求
項１乃至４のいずれか１つ記載の炭化珪素半導体装置。5. The silicon carbide semiconductor device according to claim 1, wherein said second channel layer is configured to be in contact with said source region.
状態において、前記第１のチャネル層は電気的導通が可
能な状態となっていることを特徴とする請求項１乃至５
のいずれか１つに記載の炭化珪素半導体装置。6. The device according to claim 1, wherein the first channel layer is in an electrically conductive state when no voltage is applied to the gate electrode.
The silicon carbide semiconductor device according to any one of the above.
縁膜から離間されて形成されており、該第２のチャネル
層と前記ゲート絶縁膜との間に位置する前記第１のチャ
ネル層は、前記ゲート電極に電圧を印加していない状態
において、前記第２のチャネル層側から伸びる空乏層と
前記ゲート絶縁膜側から伸びる空乏層によってピンチオ
フしていることを特徴とする請求項１に記載の炭化珪素
半導体装置。7. The second channel layer is formed apart from the gate insulating film, and the first channel layer located between the second channel layer and the gate insulating film is 2. The device according to claim 1, wherein when no voltage is applied to said gate electrode, a pinch-off is caused by a depletion layer extending from said second channel layer side and a depletion layer extending from said gate insulating film side. Silicon carbide semiconductor device.
上に、この半導体基板よりも高抵抗な炭化珪素よりなる
第１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３ａ、３ｂ）を形成する工程
と、 前記半導体層及び前記ベース領域の上部に第１導電型の
第１のチャネル層（５ａ、５ｂ）を形成すると共に、該
第１のチャネル層の所定領域に、前記ベース領域に接す
る第２導電型、若しくは前記第１のチャネル層よりも低
不純物濃度となる第１導電型の第２のチャネル層（５
ｃ、５ｄ）を形成することにより、チャネル領域を構成
する表面チャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅い第１
導電型のソース領域（４ａ、４ｂ）を形成する工程と、
を備えていることを特徴とする炭化珪素半導体装置の製
造方法。8. forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductivity type semiconductor substrate (1); Forming a second conductivity type base region (3a, 3b) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer; and forming a first conductivity type first region on the semiconductor layer and the base region. And a second conductive type in contact with the base region or a first impurity layer having a lower impurity concentration than the first channel layer is formed in a predetermined region of the first channel layer. The second channel layer (5
forming a surface channel layer (5) constituting a channel region by forming c, 5d); and contacting the surface channel layer with a predetermined region of a surface layer portion of the base region and forming a depth of the base region. First shallower than
Forming a conductive type source region (4a, 4b);
A method for manufacturing a silicon carbide semiconductor device, comprising:
することによって該ベース領域を形成する工程であり、 かつ、前記ベース領域とする前記半導体層の表層部のう
ちの上部に、前記第２導電型不純物をイオン注入する前
に、不活性なイオン種を注入する工程を含んでいること
を特徴とする請求項８に記載の炭化珪素半導体装置の製
造方法。9. The base region forming step is a step of forming a base region by ion-implanting a second conductivity type impurity into a surface portion of the semiconductor layer, and the semiconductor layer serving as the base region. 9. The silicon carbide semiconductor device according to claim 8, further comprising a step of implanting an inert ion species into the upper part of the surface layer portion before implanting the second conductivity type impurity. Manufacturing method.
面上に、この半導体基板よりも高抵抗な炭化珪素よりな
る第１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型の第１のベース領域（３ａ、３ｂ）を形成す
る工程と、 前記半導体層及び前記第１のベース領域の上部に第１導
電型の第１のチャネル層（５ａ、５ｂ）を形成すると共
に、該第１のチャネル層の所定領域に、前記第１のベー
ス領域に接する第２導電型、若しくは前記第１のチャネ
ル層よりも低不純物濃度となる第１導電型の第２のチャ
ネル層（５ｃ、５ｄ）を形成することにより、チャネル
領域を構成する表面チャネル層（５）を形成する工程
と、 前記第１のベース領域の表層部の所定領域に、前記表面
チャネル層に接すると共に該ベース領域の深さよりも浅
い第１導電型のソース領域（４ａ、４ｂ）を形成する工
程と、 前記表面チャネル層の上面に第２導電型の第２のベース
領域（１００）を形成する工程と、 前記第１のベース領域及び前記第２のベース領域と接す
るゲート電極を形成する工程と、 を備えていることを特徴とする炭化珪素半導体装置の製
造方法。10. A step of forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductivity type semiconductor substrate (1); Forming a first base region (3a, 3b) of a second conductivity type having a predetermined depth in a predetermined region of a surface portion of the semiconductor layer; and forming a first base region (3a, 3b) over the semiconductor layer and the first base region. A first conductivity type first channel layer (5a, 5b) is formed, and a second conductivity type in contact with the first base region or the first channel layer is formed in a predetermined region of the first channel layer. Forming a surface channel layer (5) constituting a channel region by forming a first conductivity type second channel layer (5c, 5d) having a lower impurity concentration than the first base; The surface channel is provided in a predetermined region of the surface layer of the region. Forming a first conductivity type source region (4a, 4b) that is in contact with the layer and shallower than the depth of the base region; and a second conductivity type second base region (100) on the upper surface of the surface channel layer. Forming a gate electrode in contact with the first base region and the second base region. A method for manufacturing a silicon carbide semiconductor device, comprising:
ン注入することによって該第２のベース領域を形成する
工程であり、 かつ、該第２のベース領域とする前記表面チャネル層の
表層部に、前記第２導電型不純物をイオン注入する前
に、不活性なイオン種を注入する工程を含んでいること
を特徴とする請求項１０に記載の炭化珪素半導体装置の
製造方法。11. The second base region forming step is a step of forming the second base region by ion-implanting a second conductivity type impurity into a surface layer portion of the surface channel layer. 11. The method according to claim 10, further comprising the step of implanting an inert ion species into the surface layer of the surface channel layer serving as a second base region before ion-implanting the second conductivity type impurity. 3. The method for manufacturing a silicon carbide semiconductor device according to item 1.
することによって該第１のベース領域を形成する工程で
あり、 かつ、前記第１のベース領域とする前記半導体層の表層
部のうちの上部に、前記第２導電型不純物をイオン注入
する前に、不活性なイオン種を注入する工程を含んでい
ることを特徴とする請求項１０又は１１に記載の炭化珪
素半導体装置の製造方法。12. The first base region forming step is a step of forming the first base region by ion-implanting a second conductivity type impurity into a surface portion of the semiconductor layer. A step of implanting an inert ion species into the upper portion of the surface layer portion of the semiconductor layer serving as one base region before implanting the ion of the second conductivity type impurity. Item 12. The method for manufacturing a silicon carbide semiconductor device according to item 10 or 11.
ン）を用い、前記不活性なイオン種としてＣ（炭素）を
用いることを特徴とする請求項９、１１、１２のいずれ
か１つに記載の炭化珪素半導体装置の製造方法。13. The method according to claim 9, wherein B (boron) is used as the second conductivity type impurity, and C (carbon) is used as the inert ion species. The manufacturing method of the silicon carbide semiconductor device described in the above.
ソース領域形成工程では、前記第２のチャネル層と前記
ソース領域とを同一マスクを用いたイオン注入によって
形成することを特徴とする請求項８乃至１３のいずれか
１つに記載の炭化珪素半導体装置の製造方法。14. The method according to claim 8, wherein in the surface channel layer forming step and the source region forming step, the second channel layer and the source region are formed by ion implantation using the same mask. 13. The method for manufacturing a silicon carbide semiconductor device according to any one of 13.
記第２のチャネル層を斜めイオン注入によって形成する
ことを特徴とする請求項１４に記載の炭化珪素半導体装
置の製造方法。15. The method for manufacturing a silicon carbide semiconductor device according to claim 14, wherein, in said surface channel layer forming step, said second channel layer is formed by oblique ion implantation.
し、前記第２導電型をｐ型半導体で構成する場合におい
て、前記第２のチャネル層を形成するための不純物とし
てＢ（ボロン）を用い、該Ｂを熱拡散させることによっ
て該第２のチャネル層の長さを設定することを特徴とす
る請求項８乃至１５のいずれか１つに記載の炭化珪素半
導体装置の製造方法。16. In the case where the first conductivity type is formed of an n-type semiconductor and the second conductivity type is formed of a p-type semiconductor, B (boron) is used as an impurity for forming the second channel layer. The method of manufacturing a silicon carbide semiconductor device according to any one of claims 8 to 15, wherein the length of the second channel layer is set by thermally diffusing the B by using.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753199A JP4595144B2 (en) | 1999-09-21 | 1999-09-21 | Silicon carbide semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753199A JP4595144B2 (en) | 1999-09-21 | 1999-09-21 | Silicon carbide semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094097A true JP2001094097A (en) | 2001-04-06 |
| JP4595144B2 JP4595144B2 (en) | 2010-12-08 |
Family
ID=17446131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26753199A Expired - Fee Related JP4595144B2 (en) | 1999-09-21 | 1999-09-21 | Silicon carbide semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4595144B2 (en) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031591A (en) * | 2001-05-08 | 2003-01-31 | Denso Corp | Silicon carbide semiconductor device and manufacturing method therefor |
| JP2006066606A (en) * | 2004-08-26 | 2006-03-09 | Shindengen Electric Mfg Co Ltd | Semiconductor device and its manufacturing method |
| WO2006115125A1 (en) * | 2005-04-22 | 2006-11-02 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| JP2007013058A (en) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | Semiconductor device |
| CN100459153C (en) * | 2002-11-29 | 2009-02-04 | 松下电器产业株式会社 | SiC-MISFET and method for fabricating the same |
| JP2009177182A (en) * | 2008-01-25 | 2009-08-06 | Cree Inc | Semiconductor transistor with p type re-grown channel layer |
| US7700971B2 (en) | 2007-01-18 | 2010-04-20 | Fuji Electric Device Technology Co., Ltd. | Insulated gate silicon carbide semiconductor device |
| US7791135B2 (en) | 2007-01-29 | 2010-09-07 | Fuji Electric Systems Co., Ltd. | Insulated gate silicon carbide semiconductor device and method for manufacturing the same |
| JP2011049267A (en) * | 2009-08-26 | 2011-03-10 | Mitsubishi Electric Corp | Semiconductor device, and method of manufacturing the same |
| US8115211B2 (en) | 2009-04-08 | 2012-02-14 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JP2012059744A (en) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | Semiconductor device |
| WO2012056704A1 (en) * | 2010-10-29 | 2012-05-03 | パナソニック株式会社 | Semiconductor element and semiconductor device |
| WO2012137914A1 (en) * | 2011-04-08 | 2012-10-11 | 独立行政法人産業技術総合研究所 | Silicon carbide vertical field effect transistor |
| JP2013048247A (en) * | 2006-07-28 | 2013-03-07 | Central Research Institute Of Electric Power Industry | SiC BIPOLAR TYPE SEMICONDUCTOR ELEMENT |
| JP2013232561A (en) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | Semiconductor device |
| DE102013007685A1 (en) | 2012-05-11 | 2013-11-14 | Hitachi, Ltd. | SILICON CARBIDE SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF |
| WO2016084158A1 (en) * | 2014-11-26 | 2016-06-02 | 新電元工業株式会社 | Silicon carbide semiconductor device and method for manufacturing same |
| JP2017055027A (en) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | Semiconductor device |
| JP2017139292A (en) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | Semiconductor device and manufacturing method of the same |
| JP2018082199A (en) * | 2017-12-26 | 2018-05-24 | 株式会社日立製作所 | Method of manufacturing semiconductor device |
| CN113130647A (en) * | 2019-12-30 | 2021-07-16 | 比亚迪半导体股份有限公司 | Silicon carbide device, preparation method thereof and semiconductor device |
| CN113363308A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | Groove type VDMOS and groove type IGBT of P channel |
| CN113363318A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | N-channel planar VDMOS and planar IGBT |
| CN113363324A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | P-channel planar VDMOS and planar IGBT |
| WO2023163855A1 (en) * | 2022-02-28 | 2023-08-31 | SCDevice LLC | Self aligned mosfet devices and associated fabrication methods |
-
1999
- 1999-09-21 JP JP26753199A patent/JP4595144B2/en not_active Expired - Fee Related
Cited By (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031591A (en) * | 2001-05-08 | 2003-01-31 | Denso Corp | Silicon carbide semiconductor device and manufacturing method therefor |
| CN100459153C (en) * | 2002-11-29 | 2009-02-04 | 松下电器产业株式会社 | SiC-MISFET and method for fabricating the same |
| JP2006066606A (en) * | 2004-08-26 | 2006-03-09 | Shindengen Electric Mfg Co Ltd | Semiconductor device and its manufacturing method |
| WO2006115125A1 (en) * | 2005-04-22 | 2006-11-02 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| JP2006303324A (en) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | Semiconductor device and its fabrication process |
| US7888712B2 (en) | 2005-04-22 | 2011-02-15 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US7915617B2 (en) | 2005-07-04 | 2011-03-29 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007013058A (en) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | Semiconductor device |
| JP2013048247A (en) * | 2006-07-28 | 2013-03-07 | Central Research Institute Of Electric Power Industry | SiC BIPOLAR TYPE SEMICONDUCTOR ELEMENT |
| US7700971B2 (en) | 2007-01-18 | 2010-04-20 | Fuji Electric Device Technology Co., Ltd. | Insulated gate silicon carbide semiconductor device |
| US7791135B2 (en) | 2007-01-29 | 2010-09-07 | Fuji Electric Systems Co., Ltd. | Insulated gate silicon carbide semiconductor device and method for manufacturing the same |
| US8039346B2 (en) | 2007-01-29 | 2011-10-18 | Fuji Electric Co., Ltd. | Insulated gate silicon carbide semiconductor device and method for manufacturing the same |
| EP2083449A3 (en) * | 2008-01-25 | 2009-09-16 | Cree, Inc. | Device for Controlling Electrical Conduction Across a Semiconductor Body |
| EP2498294A1 (en) * | 2008-01-25 | 2012-09-12 | Cree, Inc. | Device for controlling electrical conduction across a semiconductor body |
| US7795691B2 (en) | 2008-01-25 | 2010-09-14 | Cree, Inc. | Semiconductor transistor with P type re-grown channel layer |
| JP2009177182A (en) * | 2008-01-25 | 2009-08-06 | Cree Inc | Semiconductor transistor with p type re-grown channel layer |
| US8115211B2 (en) | 2009-04-08 | 2012-02-14 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US8143094B2 (en) | 2009-04-08 | 2012-03-27 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JP2011049267A (en) * | 2009-08-26 | 2011-03-10 | Mitsubishi Electric Corp | Semiconductor device, and method of manufacturing the same |
| JP2012059744A (en) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | Semiconductor device |
| JP5015361B2 (en) * | 2010-10-29 | 2012-08-29 | パナソニック株式会社 | Semiconductor element and semiconductor device |
| US8809871B2 (en) | 2010-10-29 | 2014-08-19 | Panasonic Corporation | Semiconductor element and semiconductor device |
| WO2012056704A1 (en) * | 2010-10-29 | 2012-05-03 | パナソニック株式会社 | Semiconductor element and semiconductor device |
| WO2012137914A1 (en) * | 2011-04-08 | 2012-10-11 | 独立行政法人産業技術総合研究所 | Silicon carbide vertical field effect transistor |
| US9184230B2 (en) | 2011-04-08 | 2015-11-10 | Fuji Electric Co., Ltd. | Silicon carbide vertical field effect transistor |
| CN103460390A (en) * | 2011-04-08 | 2013-12-18 | 富士电机株式会社 | Silicon carbide vertical field effect transistor |
| JPWO2012137914A1 (en) * | 2011-04-08 | 2014-07-28 | 富士電機株式会社 | Silicon carbide vertical field effect transistor |
| JP2013232561A (en) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | Semiconductor device |
| DE102013007685A1 (en) | 2012-05-11 | 2013-11-14 | Hitachi, Ltd. | SILICON CARBIDE SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF |
| JP2013236040A (en) * | 2012-05-11 | 2013-11-21 | Hitachi Ltd | Silicon carbide semiconductor device and manufacturing method therefor |
| US8872193B2 (en) | 2012-05-11 | 2014-10-28 | Hitachi, Ltd. | Silicon carbide semiconductor device and method for producing the same |
| US10510841B2 (en) | 2014-11-26 | 2019-12-17 | Shindengen Electric Manufacturing Co., Ltd. | Method of manufacturing a silicon carbide semiconductor device |
| WO2016084158A1 (en) * | 2014-11-26 | 2016-06-02 | 新電元工業株式会社 | Silicon carbide semiconductor device and method for manufacturing same |
| WO2016084463A1 (en) * | 2014-11-26 | 2016-06-02 | 新電元工業株式会社 | Silicon carbide semiconductor device, and method for producing same |
| CN105874603A (en) * | 2014-11-26 | 2016-08-17 | 新电元工业株式会社 | Silicon carbide semiconductor device, and method for producing same |
| JPWO2016084158A1 (en) * | 2014-11-26 | 2017-04-27 | 新電元工業株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
| JPWO2016084463A1 (en) * | 2014-11-26 | 2017-04-27 | 新電元工業株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
| US10600869B2 (en) | 2014-11-26 | 2020-03-24 | Shindengen Electric Manufacturing Co., Ltd. | Silicon carbide semiconductor device and method of manufacturing the same |
| JP2017055027A (en) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | Semiconductor device |
| JP2017139292A (en) * | 2016-02-02 | 2017-08-10 | 富士電機株式会社 | Semiconductor device and manufacturing method of the same |
| JP2018082199A (en) * | 2017-12-26 | 2018-05-24 | 株式会社日立製作所 | Method of manufacturing semiconductor device |
| CN113130647A (en) * | 2019-12-30 | 2021-07-16 | 比亚迪半导体股份有限公司 | Silicon carbide device, preparation method thereof and semiconductor device |
| CN113363308A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | Groove type VDMOS and groove type IGBT of P channel |
| CN113363318A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | N-channel planar VDMOS and planar IGBT |
| CN113363324A (en) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | P-channel planar VDMOS and planar IGBT |
| CN113363318B (en) * | 2020-03-05 | 2023-12-08 | 上海积塔半导体有限公司 | N-channel planar VDMOS and planar IGBT |
| CN113363324B (en) * | 2020-03-05 | 2024-01-30 | 上海积塔半导体有限公司 | P-channel planar VDMOS and planar IGBT |
| CN113363308B (en) * | 2020-03-05 | 2024-03-15 | 上海积塔半导体有限公司 | P-channel trench VDMOS and trench IGBT |
| WO2023163855A1 (en) * | 2022-02-28 | 2023-08-31 | SCDevice LLC | Self aligned mosfet devices and associated fabrication methods |
| US11823905B2 (en) | 2022-02-28 | 2023-11-21 | SCDevice LLC | Self aligned MOSFET devices and associated fabrication methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4595144B2 (en) | 2010-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4186337B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP2001094097A (en) | Silicon carbide semiconductor device and fabrication method thereof | |
| JP4123636B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| KR101168782B1 (en) | Silicon carbide devices and fabricating methods therefor | |
| JP3959856B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP4450122B2 (en) | Silicon carbide semiconductor device | |
| JP5586887B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4192281B2 (en) | Silicon carbide semiconductor device | |
| KR100305978B1 (en) | Field-effect trench transistors with lightly doped epitaxial regions on the surface of transistors | |
| US6551865B2 (en) | Silicon carbide semiconductor device and method of fabricating the same | |
| US10446649B2 (en) | Silicon carbide semiconductor device | |
| US20110303925A1 (en) | Semiconductor device and the method of manufacturing the same | |
| JP4568929B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP2004335990A (en) | Mis type semiconductor device | |
| JP4568930B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP3307184B2 (en) | Silicon carbide semiconductor device | |
| JP3800047B2 (en) | Field effect transistor | |
| JP3409244B2 (en) | Semiconductor device | |
| JP3496509B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP2001094120A (en) | Silicon carbide semiconductor device and manufacturing method therefor | |
| JP4595139B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP7443853B2 (en) | silicon carbide semiconductor device | |
| JPH11330464A (en) | Silicon carbide semiconductor device and its manufacture | |
| JP2002246397A (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
| JPH09213954A (en) | Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100906 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |