JPH09213954A - Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device - Google Patents
Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor deviceInfo
- Publication number
- JPH09213954A JPH09213954A JP8015618A JP1561896A JPH09213954A JP H09213954 A JPH09213954 A JP H09213954A JP 8015618 A JP8015618 A JP 8015618A JP 1561896 A JP1561896 A JP 1561896A JP H09213954 A JPH09213954 A JP H09213954A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity
- drift layer
- concentration
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 230000006698 induction Effects 0.000 title claims description 23
- 230000003068 static effect Effects 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 125
- 238000009792 diffusion process Methods 0.000 claims abstract description 75
- 239000000969 carrier Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 33
- 230000000694 effects Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、縦型ＭＯＳトラン
ジスタ及び静電誘導トランジスタ及びトレンチ構造のＭ
ＯＳトランジスタの構造、及び、縦型半導体装置の製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOS transistor, a static induction transistor, and a trench structure M transistor.
The present invention relates to a structure of an OS transistor and a method of manufacturing a vertical semiconductor device.
【０００２】[0002]
【従来の技術】図７の断面図に基づいて従来の縦型ＭＯ
Ｓトランジスタの一例について説明する。図に示すよう
に、従来の縦型ＭＯＳトランジスタは、高濃度の第１導
電型（Ｎ型）のドレイン領域１と、ドレイン領域１上に
形成された、低濃度の第１導電型（Ｎ型）のドリフト層
２とで構成された半導体基板３で、ドリフト層２の表面
に高濃度の第２導電型のＰ型不純物領域４が形成され、
そのＰ型不純物領域４内に高濃度の第１導電型（Ｎ型）
のソース領域５が形成され、ソース領域５とドリフト層
２間のＰ型不純物領域４上にゲート酸化膜６を介してゲ
ート電極７が形成された構造となっている。2. Description of the Related Art A conventional vertical MO based on the sectional view of FIG.
An example of the S transistor will be described. As shown in the figure, a conventional vertical MOS transistor includes a high-concentration first conductivity type (N-type) drain region 1 and a low-concentration first conductivity type (N-type) formed on the drain region 1. In the semiconductor substrate 3 composed of the drift layer 2), a high-concentration second conductivity type P-type impurity region 4 is formed on the surface of the drift layer 2,
A high concentration of the first conductivity type (N type) is formed in the P type impurity region 4.
The source region 5 is formed, and the gate electrode 7 is formed on the P-type impurity region 4 between the source region 5 and the drift layer 2 via the gate oxide film 6.
【０００３】図７に示す従来の縦型ＭＯＳトランジスタ
では、ゲート電極７に正電圧を印加してチャネルを形成
すれば、チャネル及びドリフト層２を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来の縦型ＭＯＳトランジ
スタのオン抵抗は、ドリフト層２の不純物濃度によると
ころが大きい。つまり、低いオン抵抗を実現するために
は、ドリフト層２の不純物濃度を高く設定しなければな
らない。In the conventional vertical MOS transistor shown in FIG. 7, when a positive voltage is applied to the gate electrode 7 to form a channel, electrons as carriers are transmitted through the channel and the drift layer 2, so that a current flows. . in this case,
Since carriers are only electrons, the on-resistance of the conventional vertical MOS transistor largely depends on the impurity concentration of the drift layer 2. That is, in order to realize low on-resistance, the impurity concentration of the drift layer 2 must be set high.
【０００４】図８の断面図に基づいて従来の静電誘導ト
ランジスタの一例について説明する。図に示すように、
従来の静電誘導トランジスタは、高濃度の第１導電型
（Ｎ型）のドレイン領域８と、ドレイン領域８上に形成
された、低濃度の第１導電型（Ｎ型）のドリフト層９と
で構成された半導体基板１０で、ドリフト層９の表面
に、所定の間隔で第２導電型（Ｐ型）のゲート領域１１
が形成され、そのゲート領域１１間に第１導電型（Ｎ
型）のソース領域１２が形成された構造となっている。An example of a conventional static induction transistor will be described with reference to the sectional view of FIG. As shown in the figure,
The conventional static induction transistor includes a high concentration first conductivity type (N type) drain region 8 and a low concentration first conductivity type (N type) drift layer 9 formed on the drain region 8. In the semiconductor substrate 10 composed of, the second conductivity type (P-type) gate regions 11 are formed on the surface of the drift layer 9 at predetermined intervals.
Are formed, and the first conductivity type (N
(Type) source region 12 is formed.
【０００５】図８に示す従来の静電誘導トランジスタで
は、ゲート領域１１に正電圧を印加してゲート領域１１
間に形成される電位障壁を小さくすることによりチャネ
ルを形成し、ソース領域１２からチャネル及びドリフト
層を通してキャリアである電子が伝達されるために電流
が流れる。この場合、キャリアは電子のみなので、従来
の静電誘導トランジスタのオン抵抗は、ドリフト層９の
不純物濃度によるところが大きい。つまり、低いオン抵
抗を実現しようとすればドリフト層９の不純物濃度を高
く設定しなければならない。In the conventional static induction transistor shown in FIG. 8, a positive voltage is applied to the gate region 11 to make the gate region 11
A channel is formed by reducing a potential barrier formed therebetween, and an electron flows as a carrier from the source region 12 through the channel and the drift layer, so that a current flows. In this case, since carriers are only electrons, the on-resistance of the conventional static induction transistor largely depends on the impurity concentration of the drift layer 9. That is, in order to realize low on-resistance, the impurity concentration of the drift layer 9 must be set high.
【０００６】図９の断面図に基づいて従来のトレンチ構
造のＭＯＳトランジスタの一例について説明する。図に
示すように、従来のトレンチ構造のＭＯＳトランジスタ
は、高濃度の第１導電型（Ｎ型）のドレイン領域１３
と、ドレイン領域１３上に形成された、低濃度の第１導
電型（Ｎ型）のドリフト層１４とで構成された半導体基
板１５で、ドリフト層１４の表面に、低濃度の第２導電
型（Ｐ型）のＰ型不純物層１６を形成し、そのＰ型不純
物層１６内に、ドリフト層１４に達するトレンチ溝１７
を形成し、そのトレンチ溝１７中に、酸化膜１８を介し
てゲート電極１９を形成し、そのトレンチ溝１７を囲む
ように、Ｐ型不純物層１６の表面にソース領域２０を形
成したものである。An example of a conventional MOS transistor having a trench structure will be described with reference to the sectional view of FIG. As shown in the figure, a conventional MOS transistor having a trench structure has a high-concentration first conductivity type (N-type) drain region 13
And a low-concentration first-conductivity-type (N-type) drift layer 14 formed on the drain region 13, and a low-concentration second-conductivity-type on the surface of the drift layer 14. A (P-type) P-type impurity layer 16 is formed, and a trench groove 17 reaching the drift layer 14 is formed in the P-type impurity layer 16.
Is formed, a gate electrode 19 is formed in the trench groove 17 via an oxide film 18, and a source region 20 is formed on the surface of the P-type impurity layer 16 so as to surround the trench groove 17. .
【０００７】図９に示す従来のトレンチ構造のＭＯＳト
ランジスタでは、ゲート電極１９に正電圧を印加して、
Ｐ型不純物層１６にチャネルを形成し、ソース領域２０
からチャネル及びドリフト領域１４を通してキャリアで
ある電子が伝達されるために電流が流れる。この場合、
キャリアは電子のみなので、従来のトレンチ構造のＭＯ
Ｓトランジスタのオン抵抗は、ドリフト領域１４の不純
物濃度によるところが大きい。つまり、低いオン抵抗を
実現しようとすれば、ドリフト領域１４の不純物濃度は
高く設定しなければならない。In the conventional trench-structured MOS transistor shown in FIG. 9, a positive voltage is applied to the gate electrode 19,
A channel is formed in the P-type impurity layer 16 and the source region 20 is formed.
An electric current flows because electrons, which are carriers, are transmitted from the channel through the channel and the drift region 14. in this case,
Since carriers are only electrons, conventional trench structure MO
The on-resistance of the S transistor largely depends on the impurity concentration of the drift region 14. That is, in order to realize low on-resistance, the impurity concentration of the drift region 14 must be set high.
【０００８】図１０に基づいて、図７〜図９に示した従
来の半導体装置に用いられる半導体基板の構造とその不
純物濃度分布について説明する。図で、（ａ）は半導体
基板の断面図、（ｂ）は半導体基板の深さ方向の不純物
濃度分布を示す線図である。従来の半導体基板を製造す
る場合、高不純物濃度の半導体層２１の表面にドリフト
層２２をエピタキシャル成長させて形成する。従って、
図に示すように、ドリフト層２２の不純物濃度は一定で
ある。Referring to FIG. 10, the structure of the semiconductor substrate used in the conventional semiconductor device shown in FIGS. 7 to 9 and its impurity concentration distribution will be described. In the figure, (a) is a sectional view of the semiconductor substrate, and (b) is a diagram showing an impurity concentration distribution in the depth direction of the semiconductor substrate. When manufacturing a conventional semiconductor substrate, the drift layer 22 is formed by epitaxial growth on the surface of the semiconductor layer 21 having a high impurity concentration. Therefore,
As shown in the figure, the impurity concentration of the drift layer 22 is constant.
【０００９】以上に説明したように、従来の、縦型ＭＯ
Ｓトランジスタまたは静電誘導トランジスタまたはトレ
ンチ構造のＭＯＳトランジスタは、電子のみをキャリア
として電流が流れるユニポーラデバイスであり、ドリフ
ト層で電圧降下を生じる。また、低いオン抵抗を実現す
るためにドリフト層を薄く、高濃度にすると耐圧が低く
なり、要求される耐圧を得るためには、その耐圧に応じ
たドリフト層の厚みと濃度が必要な構造の半導体装置で
あった。As described above, the conventional vertical MO
The S transistor, the static induction transistor, or the MOS transistor having a trench structure is a unipolar device in which a current flows using only electrons as carriers and causes a voltage drop in the drift layer. In addition, if the drift layer is made thin to achieve low on-resistance and the concentration is high, the withstand voltage becomes low, and in order to obtain the required withstand voltage, the thickness and concentration of the drift layer according to the withstand voltage are required. It was a semiconductor device.
【００１０】[0010]
【発明が解決しようとする課題】図７に示した静電誘導
トランジスタ、図８に示した縦型ＭＯＳトランジスタ、
図９に示したトレンチ構造のＭＯＳトランジスタの抵抗
成分は、ドリフト層の抵抗成分が占める割合が高いの
で、低オン抵抗とするには、ドリフト層での電圧降下を
小さくするために、ドリフト層の不純物濃度を高くする
必要があるが、耐圧が低下するために大幅なオン抵抗の
低減は期待できないという問題点があった。The static induction transistor shown in FIG. 7, the vertical MOS transistor shown in FIG.
The resistance component of the MOS transistor having the trench structure shown in FIG. 9 is dominated by the resistance component of the drift layer. Therefore, in order to obtain a low on-resistance, in order to reduce the voltage drop in the drift layer, Although it is necessary to increase the impurity concentration, there is a problem in that a large reduction in on-resistance cannot be expected because the breakdown voltage decreases.
【００１１】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、ドリフト層に少数キャリ
アである正孔を注入することによってオン抵抗の低減が
図れる、縦型ＭＯＳトランジスタまたは静電誘導トラン
ジスタまたはトレンチ構造のＭＯＳトランジスタの構造
を提供する、または、表面側ほど不純物濃度が低くなる
ようドリフト層に濃度勾配を設けドリフト層に電導度変
調領域を形成することによってオン抵抗の低減が図れる
縦型半導体装置の製造方法を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to inject a hole, which is a minority carrier, into the drift layer to reduce the on-resistance, or a vertical MOS transistor or Providing a structure of an electrostatic induction transistor or a MOS transistor having a trench structure, or reducing the on-resistance by providing a concentration gradient in the drift layer and forming a conductivity modulation region in the drift layer so that the impurity concentration becomes lower toward the surface side. It is to provide a method of manufacturing a vertical semiconductor device capable of achieving
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の縦型ＭＯＳトランジスタは、高濃度
の第１導電型の半導体基板の表面に形成された、低濃度
の第１導電型のドリフト層と、そのドリフト層の表面
に、所定の間隔で形成された第２導電型不純物拡散領域
と、その第２導電型不純物拡散領域内に形成された第１
導電型のソース領域と、そのソース領域と前記ドリフト
層間の、前記第２導電型不純物拡散領域の表面に形成さ
れた酸化膜と、その酸化膜の表面に形成されたゲート電
極と、高濃度の第１導電型のドレイン領域とを備えた縦
型ＭＯＳトランジスタにおいて、前記第２導電型不純物
拡散領域間の前記ドリフト層の表面に、前記ゲート電極
に電気的に接続された第２導電型の不純物拡散領域を形
成したことを特徴とするものである。In order to achieve the above object, a vertical MOS transistor according to claim 1 has a low-concentration first conductivity type formed on the surface of a high-concentration first conductivity type semiconductor substrate. Type drift layer, a second conductivity type impurity diffusion region formed on the surface of the drift layer at a predetermined interval, and a first conductivity type impurity diffusion region formed in the second conductivity type impurity diffusion region.
A conductive type source region; an oxide film formed on the surface of the second conductive type impurity diffusion region between the source region and the drift layer; a gate electrode formed on the surface of the oxide film; In a vertical MOS transistor having a first conductivity type drain region, a second conductivity type impurity electrically connected to the gate electrode on a surface of the drift layer between the second conductivity type impurity diffusion regions. It is characterized in that a diffusion region is formed.
【００１３】請求項２記載の縦型ＭＯＳトランジスタ
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層の表面に、所定の間隔で形成された第２導電型不純物
拡散領域と、その第２導電型不純物拡散領域間に形成さ
れた第１導電型のソース領域と、そのソース領域と前記
ドリフト層間の、前記第２導電型不純物拡散領域の表面
に形成された酸化膜と、その酸化膜の表面に形成された
ゲート電極と、高濃度の第１導電型のドレイン領域とを
備えた縦型ＭＯＳトランジスタにおいて、前記第２導電
型不純物拡散領域間の前記ドリフト層内に、前記ゲート
電極に電気的に接続された第２導電型の埋め込み層を形
成したことを特徴とするものである。According to another aspect of the vertical MOS transistor of the present invention, a low concentration first conductivity type drift layer formed on the surface of a high concentration first conductivity type semiconductor substrate and a surface of the drift layer, A second conductivity type impurity diffusion region formed at a predetermined interval, a first conductivity type source region formed between the second conductivity type impurity diffusion regions, and the second region between the source region and the drift layer. A vertical MOS transistor comprising an oxide film formed on the surface of a conductivity type impurity diffusion region, a gate electrode formed on the surface of the oxide film, and a high-concentration first conductivity type drain region. In the drift layer between the two-conductivity-type impurity diffusion regions, a second-conductivity-type buried layer electrically connected to the gate electrode is formed.
【００１４】請求項３記載の静電誘導トランジスタは、
高濃度の第１導電型の半導体基板の表面に形成された、
低濃度の第１導電型のドリフト層と、そのドリフト層の
表面に、所定の間隔で形成された第２導電型のゲート領
域と、そのゲート領域間に形成された第１導電型のソー
ス領域と、高濃度の第１導電型のドレイン領域とを備え
た静電誘導トランジスタにおいて、前記ゲート領域間の
前記ドリフト層内に、前記ゲート領域に電気的に接続さ
れた第２導電型の埋め込み層を形成したことを特徴とす
るものである。The static induction transistor according to claim 3 is
Formed on the surface of a high-concentration first conductivity type semiconductor substrate,
A low-concentration first conductivity type drift layer, a second conductivity type gate region formed on the surface of the drift layer at a predetermined interval, and a first conductivity type source region formed between the gate regions. And a high-concentration first-conductivity-type drain region, in the drift layer between the gate regions, a second-conductivity-type buried layer electrically connected to the gate region. Is formed.
【００１５】請求項４記載のトレンチ構造のＭＯＳトラ
ンジスタは、高濃度の第１導電型の半導体基板の表面に
形成された、低濃度の第１導電型のドリフト層と、その
ドリフト層の表面に形成された、低濃度の第２導電型不
純物拡散層と、その第２導電型不純物拡散層の表面から
前記ドリフト層に達するトレンチ溝の中に形成され、そ
のトレンチ溝内に形成された酸化膜を介して前記第２導
電型不純物拡散層に接するゲート領域と、前記トレンチ
溝を囲むように、前記第２導電型不純物拡散層の表面に
形成された第１導電型のソース領域と、高濃度の第１導
電型のドレイン領域とを備えたトレンチ構造のＭＯＳト
ランジスタにおいて、前記ゲート領域直下に、前記ゲー
ト領域と電気的に接続された、第２導電型の不純物拡散
領域を形成したことを特徴とするものである。According to another aspect of the present invention, in a MOS transistor having a trench structure, a low concentration first conductivity type drift layer formed on a surface of a high concentration first conductivity type semiconductor substrate and a surface of the drift layer are formed. The formed low-concentration second conductivity type impurity diffusion layer and the oxide film formed in the trench groove reaching the drift layer from the surface of the second conductivity type impurity diffusion layer. A gate region that is in contact with the second-conductivity-type impurity diffusion layer via a first-conductivity-type source region formed on the surface of the second-conductivity-type impurity diffusion layer so as to surround the trench groove; In a MOS transistor having a trench structure including the first conductivity type drain region, a second conductivity type impurity diffusion region electrically connected to the gate region is formed immediately below the gate region. The one in which the features.
【００１６】請求項５記載の縦型半導体装置の製造方法
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、前記半導体基板の表面に前記ドリフト層をエピタキ
シャル成長させる際、表面側ほど不純物濃度が低くなる
ように、段階的に不純物濃度を変化させてエピタキシャ
ル成長させることを特徴とするものである。According to a fifth aspect of the present invention, in a method of manufacturing a vertical semiconductor device, a low-concentration first conductivity type drift layer formed on a surface of a high-concentration first conductivity type semiconductor substrate and a drift layer in the drift layer are provided. In a method of manufacturing a vertical semiconductor device that utilizes the conductivity modulation effect obtained by injecting minority carriers into, when epitaxially growing the drift layer on the surface of the semiconductor substrate, the impurity concentration becomes lower toward the surface side. The feature is that epitaxial growth is performed by changing the impurity concentration stepwise.
【００１７】請求項６記載の縦型半導体装置の製造方法
は、高濃度の第１導電型の半導体基板の表面に形成され
た、低濃度の第１導電型のドリフト層と、そのドリフト
層内に少数キャリアを注入することにより得られる電導
度変調効果を利用する縦型半導体装置の製造方法におい
て、深くなるにしたがって不純物濃度が高くなるよう
に、前記ドリフト層に高エネルギーイオン注入を行うこ
とを特徴とするものである。According to a sixth aspect of the present invention, there is provided a method of manufacturing a vertical semiconductor device, wherein a low concentration first conductivity type drift layer formed on a surface of a high concentration first conductivity type semiconductor substrate and a drift layer in the drift layer. In a method of manufacturing a vertical semiconductor device that utilizes the conductivity modulation effect obtained by injecting minority carriers into the drift layer, high-energy ion implantation is performed in the drift layer so that the impurity concentration increases as the depth increases. It is a feature.
【００１８】[0018]
【発明の実施の形態】図１に基づいて本発明の縦型ＭＯ
Ｓトランジスタの一実施形態について説明する。図は、
縦型ＭＯＳトランジスタのセル部断面図である。但し、
図７に示した構成と同等構成については同符号を付すこ
ととする。図１に示す縦型ＭＯＳトランジスタは、図７
に示した従来の縦型ＭＯＳトランジスタに、少数キャリ
ア注入用のＰ型不純物領域を付加したものである。つま
り、オーミックコンタクト層を兼ねる、高濃度の第１導
電型（Ｎ型）のドレイン領域１上に、低濃度の第１導電
型（Ｎ型）のドリフト層２を形成した半導体基板３で、
ドリフト層２の表面領域に、第２導電型不純物拡散領域
であるＰ型不純物領域４が形成され、さらに、Ｐ型不純
物領域４内に、高濃度の第１導電型（Ｎ型）のソース領
域５が形成され、ソース領域５とドリフト領域２間のＰ
型不純物領域４の表面にゲート酸化膜６を介してゲート
電極７が形成され、Ｐ型不純物領域４間のドリフト層２
の表面にゲート電極７に電気的に接続された、少数キャ
リア注入用の第２導電型の不純物拡散領域である、Ｐ型
不純物拡散領域２３が形成されている（但し、図ではＰ
型不純物拡散領域２３とゲート電極７を接続する構成の
図示を省略している）。BEST MODE FOR CARRYING OUT THE INVENTION A vertical MO of the present invention based on FIG.
One embodiment of the S transistor will be described. The figure shows
It is a cell part sectional view of a vertical MOS transistor. However,
The same components as those shown in FIG. 7 are designated by the same reference numerals. The vertical MOS transistor shown in FIG.
The conventional vertical MOS transistor shown in (4) is added with a P-type impurity region for injecting minority carriers. That is, in the semiconductor substrate 3 in which the low-concentration first-conductivity-type (N-type) drift layer 2 is formed on the high-concentration first-conductivity-type (N-type) drain region 1 also serving as the ohmic contact layer,
A P-type impurity region 4 that is a second-conductivity-type impurity diffusion region is formed in the surface region of the drift layer 2, and a high-concentration first-conductivity-type (N-type) source region is formed in the P-type impurity region 4. 5 is formed, and P between the source region 5 and the drift region 2 is formed.
A gate electrode 7 is formed on the surface of the type impurity region 4 via a gate oxide film 6, and the drift layer 2 between the P type impurity regions 4 is formed.
A P-type impurity diffusion region 23, which is a second conductivity type impurity diffusion region for injecting minority carriers and is electrically connected to the gate electrode 7, is formed on the surface of the P.
The structure for connecting the type impurity diffusion region 23 and the gate electrode 7 is not shown).
【００１９】図に示す縦型ＭＯＳトランジスタでは、導
通状態とするために正のしきい値電圧をゲート電極７に
印加する。従来の縦型ＭＯＳトランジスタの場合、ゲー
ト電極７に、しきい値電圧より大きな正電圧を印加する
と、ゲート電極７の下方のＰ型不純物領域４にチャネル
が形成されて、ソース領域５から電子がチャネルを通し
てドレイン領域１へ流れる。これに対して、図１に示す
縦型ＭＯＳトランジスタでは、ゲート電極７に正電圧を
印加すると、Ｐ型不純物拡散領域２３がゲート電極７と
接続されているので、Ｐ型不純物拡散領域２３からドリ
フト層２へ小数キャリアである正孔が注入される。ドリ
フト層２内の正孔が注入された部分は、正孔と電子によ
り電流が流れる電導度変調領域となる。電導度変調領域
では、正孔と電子によるバイポーラモードにより動作し
ているので、電圧降下は小さい。従って、図１に示す縦
型ＭＯＳトランジスタの場合、電子と正孔により電流が
流れるバイポーラモードで動作するためオン抵抗を小さ
くすることができる。In the vertical MOS transistor shown in the figure, a positive threshold voltage is applied to the gate electrode 7 to make it conductive. In the case of the conventional vertical MOS transistor, when a positive voltage larger than the threshold voltage is applied to the gate electrode 7, a channel is formed in the P-type impurity region 4 below the gate electrode 7 and electrons are emitted from the source region 5. It flows through the channel to the drain region 1. On the other hand, in the vertical MOS transistor shown in FIG. 1, when a positive voltage is applied to the gate electrode 7, since the P-type impurity diffusion region 23 is connected to the gate electrode 7, drift from the P-type impurity diffusion region 23 occurs. Holes, which are minority carriers, are injected into the layer 2. The portion of the drift layer 2 into which holes are injected serves as a conductivity modulation region in which a current flows due to holes and electrons. Since the conductivity modulation region operates in the bipolar mode of holes and electrons, the voltage drop is small. Therefore, in the case of the vertical MOS transistor shown in FIG. 1, since it operates in the bipolar mode in which a current flows due to electrons and holes, the on resistance can be reduced.
【００２０】図２に基づいて本発明の縦型ＭＯＳトラン
ジスタの異なる実施形態について説明する。図は、縦型
ＭＯＳトランジスタのセル部断面図である。但し、図１
に示した構成と同等構成については同符号を付すことと
する。図２に示す縦型ＭＯＳトランジスタは、図１に示
した縦型ＭＯＳトランジスタに対して、小数キャリア注
入用のＰ型不純物拡散領域を、Ｐ型不純物領域４間のド
リフト層２内に埋め込んで、埋め込み層であるＰ型不純
物拡散領域２４を形成したものである。Ｐ型不純物拡散
領域２４を形成するためには、例えば、オーミックコン
タクト層を兼ねるドレイン領域１上に、ドリフト層２の
一部をエピタキシャル成長により形成した後、フォトリ
ソグラフィ法により形成したマスクを介してＰ型不純物
拡散領域２４を形成する箇所に選択的にＰ型不純物を注
入し、熱拡散によりＰ型不純物拡散領域２４を形成し、
さらにエピタキシャル成長させてドリフト層２を形成す
る。A different embodiment of the vertical MOS transistor of the present invention will be described with reference to FIG. The figure is a sectional view of a cell portion of a vertical MOS transistor. However, FIG.
The same reference numerals are given to the same configurations as those shown in FIG. The vertical MOS transistor shown in FIG. 2 is different from the vertical MOS transistor shown in FIG. 1 in that a P-type impurity diffusion region for injecting minority carriers is buried in the drift layer 2 between the P-type impurity regions 4. A P-type impurity diffusion region 24, which is a buried layer, is formed. In order to form the P-type impurity diffusion region 24, for example, a portion of the drift layer 2 is formed by epitaxial growth on the drain region 1 which also serves as an ohmic contact layer, and then P is formed through a mask formed by photolithography. A P-type impurity is selectively injected into a portion where the type impurity diffusion region 24 is formed, and the P-type impurity diffusion region 24 is formed by thermal diffusion.
Further, epitaxial growth is performed to form the drift layer 2.
【００２１】図２に示した縦型ＭＯＳトランジスタの場
合も、図１に示した縦型ＭＯＳトランジスタと同様に、
Ｐ型不純物拡散領域２４は、ゲート電極７と電気的に接
続されている。（但し、図ではＰ型不純物拡散領域２４
とゲート電極７を接続する構成の図示を省略してい
る）。埋め込んだＰ型不純物拡散領域２４とゲート電極
７とのコンタクトのとり方は、例えば、ドリフト層２を
異方性エッチング等により、埋め込んだＰ型不純物拡散
領域２４まで掘り込んで、アルミ配線により接続する。
以上のように構成することによって、図２に示す縦型Ｍ
ＯＳトランジスタは、図１に示した縦型ＭＯＳトランジ
スタと同様の効果があり、オン抵抗を小さくすることが
できる。Also in the case of the vertical MOS transistor shown in FIG. 2, similar to the vertical MOS transistor shown in FIG.
The P-type impurity diffusion region 24 is electrically connected to the gate electrode 7. (However, in the drawing, the P-type impurity diffusion region 24
The configuration for connecting the gate electrode 7 to the gate electrode 7 is omitted). The buried P-type impurity diffusion region 24 and the gate electrode 7 are contacted with each other by, for example, anisotropically etching the drift layer 2 up to the buried P-type impurity diffusion region 24 and connecting with the aluminum wiring. .
With the configuration as described above, the vertical M shown in FIG.
The OS transistor has the same effect as the vertical MOS transistor shown in FIG. 1 and can reduce the on-resistance.
【００２２】図３に基づいて本発明の静電誘導トランジ
スタの一実施形態について説明する。図は、静電誘導ト
ランジスタのセル部断面図である。但し、図９に示した
構成と同等構成については同符号を付すこととする。図
に示す静電誘導トランジスタは、図９に示した従来の静
電誘導トランジスタに、小数キャリア注入用の埋め込み
層として、Ｐ型不純物拡散領域２５を付加した構成であ
る。つまり、ドリフト層１４内にＰ型不純物拡散領域２
５を埋め込んだ半導体基板２６を用いて、図９に示した
静電誘導トランジスタと同様の方法を用いて形成する。An embodiment of the static induction transistor of the present invention will be described with reference to FIG. The figure is a sectional view of a cell portion of the static induction transistor. However, the same components as those shown in FIG. 9 are designated by the same reference numerals. The static induction transistor shown in the figure has a structure in which a P-type impurity diffusion region 25 is added as a buried layer for injecting minority carriers to the conventional static induction transistor shown in FIG. That is, the P-type impurity diffusion region 2 is formed in the drift layer 14.
The semiconductor substrate 26 in which 5 is embedded is formed by the same method as that of the static induction transistor shown in FIG.
【００２３】図に示す静電誘導トランジスタは、高濃度
の第１導電型（Ｎ型）のドレイン領域８と、ドレイン領
域８上に形成された、低濃度の第１導電型（Ｎ型）のド
リフト層９とで構成された半導体基板１０で、ソース領
域１２を形成する箇所の下方のドリフト層９内に、小数
キャリア注入用のＰ型不純物拡散領域２５を形成し、ド
リフト層９の表面に、所定の間隔で第２導電型（Ｐ型）
のゲート領域１１を形成し、そのゲート領域１１間に第
１導電型（Ｎ型）のソース領域１２を形成した構造とな
っている。The static induction transistor shown in the figure has a high concentration first conductivity type (N type) drain region 8 and a low concentration first conductivity type (N type) drain region 8 formed on the drain region 8. In the semiconductor substrate 10 configured with the drift layer 9, a P-type impurity diffusion region 25 for injecting minority carriers is formed in the drift layer 9 below the portion where the source region 12 is formed, and the P-type impurity diffusion region 25 is formed on the surface of the drift layer 9. , Second conductivity type (P type) at a predetermined interval
The gate region 11 is formed, and the first conductivity type (N type) source region 12 is formed between the gate regions 11.
【００２４】ドリフト層９内に埋め込んだＰ型不純物拡
散領域２５の真上にソース領域１２が配置されるように
形成する。また、Ｐ型不純物拡散領域２５とゲート領域
１１は電気的に接続されている（但し図では、Ｐ型不純
物拡散領域２５とゲート領域１１を電気的に接続する構
成の図示は省略している）。埋め込んだＰ型不純物拡散
領域２５を形成する方法、埋め込んだＰ型不純物拡散領
域２５とゲート領域１１との接続方法は、例えば、図２
に示した縦型ＭＯＳトランジスタの場合の方法と同様の
製法が適用できる。The source region 12 is formed right above the P-type impurity diffusion region 25 buried in the drift layer 9. Further, the P-type impurity diffusion region 25 and the gate region 11 are electrically connected (however, in the figure, the structure for electrically connecting the P-type impurity diffusion region 25 and the gate region 11 is omitted). . A method of forming the buried P-type impurity diffusion region 25 and a method of connecting the buried P-type impurity diffusion region 25 and the gate region 11 are described in, for example, FIG.
The same manufacturing method as that of the vertical MOS transistor shown in FIG.
【００２５】図８に示した従来の静電誘導トランジスタ
は、ゲート領域１１に正電圧を印加すると、ソース領域
１２直下のドリフト層９にチャネルが形成されて、ソー
ス領域１２から電子がチャネルを通してドレイン領域８
へ流れる。これに対して、図に示す静電誘導トランジス
タでは、ゲート領域１１に正電圧を印加すると、Ｐ型不
純物拡散領域２５がゲート領域１１と接続されているの
で、Ｐ型不純物拡散領域２５からドリフト層９へ少数キ
ャリアである正孔が注入される。ドリフト層９内の正孔
が注入された部分は、正孔と電子により電流が流れる電
導度変調領域となる。電導度変調領域では、正孔と電子
によるバイポーラモードにより動作しているので、電圧
降下は小さい。従って、図に示す静電誘導トランジスタ
は、電子と正孔により電流が流れるバイポーラモードで
動作するためオン抵抗を小さくすることができる。In the conventional static induction transistor shown in FIG. 8, when a positive voltage is applied to the gate region 11, a channel is formed in the drift layer 9 immediately below the source region 12, and electrons are drained from the source region 12 through the channel. Area 8
Flows to On the other hand, in the electrostatic induction transistor shown in the figure, when a positive voltage is applied to the gate region 11, the P-type impurity diffusion region 25 is connected to the gate region 11, so that the drift layer is removed from the P-type impurity diffusion region 25. Holes, which are minority carriers, are injected into 9. The portion of the drift layer 9 into which holes are injected serves as a conductivity modulation region in which current flows due to holes and electrons. Since the conductivity modulation region operates in the bipolar mode of holes and electrons, the voltage drop is small. Therefore, the static induction transistor shown in the figure operates in a bipolar mode in which a current flows due to electrons and holes, so that the on-resistance can be reduced.
【００２６】図４に基づいて本発明のトレンチ構造のＭ
ＯＳトランジスタの一実施形態について説明する。図
は、トレンチ構造のＭＯＳトランジスタのセル部断面図
である。但し、図９に示した構成と同等構成については
同符号を付すこととする。図に示すトレンチ構造のＭＯ
Ｓトランジスタは、図９に示した従来のトレンチ構造の
ＭＯＳトランジスタに、小数キャリア注入用の第２導電
型の不純物拡散領域（Ｐ型不純物拡散領域２６）を付加
した構成である。つまり、ゲート領域１９形成用に形成
されたトレンチ溝１７の底部に、ドリフト層１４の表面
に形成されたＰ型不純物拡散領域２６が露出するように
構成し、トレンチ溝１７の底部で、Ｐ型不純物拡散領域
２６とゲート領域１９とが接触するように形成したもの
である。少数キャリア注入用のＰ型不純物拡散領域２６
とゲート領域１９とのコンタクトのとり方は、例えば、
パターニングされたマスクを介しドライエッチング等に
より、Ｐ型不純物層１６の表面からドリフト層１４に達
するトレンチ溝１７を形成し、トレンチ溝１７の底部に
Ｐ型不純物を注入し熱拡散させて少数キャリア注入用の
Ｐ型不純物拡散領域２６を形成する。その後、熱酸化等
によりトレンチ溝１７の内部に酸化膜１８を形成し、マ
スクを介しトレンチ溝１７の底部に形成された酸化膜１
８のみをドライエッチング等によりエッチングした後
に、ゲート領域１９（ゲート電極）を形成する。Based on FIG. 4, M of the trench structure of the present invention is shown.
An embodiment of the OS transistor will be described. The figure is a sectional view of a cell portion of a MOS transistor having a trench structure. However, the same components as those shown in FIG. 9 are designated by the same reference numerals. MO of trench structure shown in the figure
The S-transistor has a structure in which a second conductivity type impurity diffusion region (P-type impurity diffusion region 26) for minority carrier injection is added to the conventional trench-structure MOS transistor shown in FIG. That is, the P-type impurity diffusion region 26 formed on the surface of the drift layer 14 is exposed at the bottom of the trench groove 17 formed for forming the gate region 19, and the P-type impurity diffusion region 26 is formed at the bottom of the trench groove 17. It is formed so that the impurity diffusion region 26 and the gate region 19 are in contact with each other. P-type impurity diffusion region 26 for minority carrier injection
The contact between the gate region 19 and the gate region 19 is, for example,
A trench groove 17 reaching the drift layer 14 from the surface of the P-type impurity layer 16 is formed by dry etching or the like through a patterned mask, and P-type impurities are injected into the bottom of the trench groove 17 to thermally diffuse the minority carriers. A P-type impurity diffusion region 26 for use is formed. Then, an oxide film 18 is formed inside the trench groove 17 by thermal oxidation or the like, and the oxide film 1 formed on the bottom of the trench groove 17 through a mask.
After etching only 8 by dry etching or the like, a gate region 19 (gate electrode) is formed.
【００２７】図に示すトレンチ構造のＭＯＳトランジス
タでは、導通状態とするために正のしきい値電圧をゲー
ト領域１９に印加する。図９に示した従来のトレンチ構
造のＭＯＳトランジスタの場合、ゲート領域１９にしき
い値電圧より大きな正電圧を印加すると、ソース領域２
０直下のＰ型不純物層１６にチャネルが形成されて、ソ
ース領域２０から電子がチャネルを通してドレイン領域
１３へ流れる。これに対して、図に示すトレンチ構造の
ＭＯＳトランジスタでは、ゲート領域１９に正電圧を印
加すると、Ｐ型不純物拡散領域２６がゲート領域１９と
接続されているので、Ｐ型不純物拡散領域２６からドリ
フト層１４へ少数キャリアである正孔が注入される。ド
リフト層１４内の正孔が注入された部分は、正孔と電子
により電流が流れる電導度変調領域となる。電導度変調
領域では、正孔と電子によるバイポーラモードで動作し
ているので、電圧降下は小さい。従って、図に示すトレ
ンチ構造のＭＯＳトランジスタは、電子と正孔により電
流が流れるバイポーラモードで動作するため、オン抵抗
を小さくすることができる。In the MOS transistor having the trench structure shown in the figure, a positive threshold voltage is applied to the gate region 19 in order to make it conductive. In the case of the conventional trench MOS transistor shown in FIG. 9, when a positive voltage larger than the threshold voltage is applied to the gate region 19, the source region 2
A channel is formed in the P-type impurity layer 16 immediately below 0, and electrons flow from the source region 20 to the drain region 13 through the channel. On the other hand, in the MOS transistor of the trench structure shown in the figure, when a positive voltage is applied to the gate region 19, the P-type impurity diffusion region 26 is connected to the gate region 19 and therefore drifts from the P-type impurity diffusion region 26. Holes that are minority carriers are injected into the layer 14. The portion of the drift layer 14 into which holes are injected serves as a conductivity modulation region in which current flows due to holes and electrons. Since the conductivity modulation region operates in the bipolar mode of holes and electrons, the voltage drop is small. Therefore, the MOS transistor having the trench structure shown in the figure operates in a bipolar mode in which a current flows by electrons and holes, so that the on-resistance can be reduced.
【００２８】図５に基づいて本発明の縦型半導体装置の
製造方法の一実施形態について説明する。（ａ）は縦型
半導体装置を形成する半導体基板の断面図、（ｂ）は、
半導体基板の深さ方向の不純物濃度分布を示す線図であ
る。図で、２７は高濃度の第１導電型の半導体層２１、
２８は半導体層２１の表面に形成された、低濃度の第１
導電型のドリフト層である。半導体層２１、ドリフト層
２８によって半導体基板２９が構成されている。An embodiment of a method of manufacturing a vertical semiconductor device according to the present invention will be described with reference to FIG. (A) is a cross-sectional view of a semiconductor substrate forming a vertical semiconductor device, and (b) is
It is a diagram which shows the impurity concentration distribution of the depth direction of a semiconductor substrate. In the figure, 27 is a high-concentration first conductivity type semiconductor layer 21,
28 is a first low-concentration first layer formed on the surface of the semiconductor layer 21.
It is a conductivity type drift layer. A semiconductor substrate 29 is composed of the semiconductor layer 21 and the drift layer 28.
【００２９】図５に示すドリフト層２８は、半導体層２
１の表面に、不純物濃度の異なる複数のエピタキシャル
層を順次エピタキシャル成長させて形成する。この場
合、ドリフト層の表面側ほど不純物濃度が低くなるよう
に、段階的に不純物濃度を変化させて複数のエピタキシ
ャル層を形成する。つまり、ドリフト層２８の表面側ほ
ど不純物濃度が低濃度となるようにする。このように半
導体基板２９を構成し、半導体基板２９のドリフト層２
８に少数キャリアを注入した場合、ドリフト層２８の不
純物濃度が低いほど、その拡散長は長くなるので電導度
変調領域が広い範囲で形成され、オン抵抗が小さくでき
る。しかし、ドリフト層２８の不必要な部分の不純物濃
度まで下げると、逆にオン抵抗は高くなる。従って、図
１〜図４に示した、ドリフト層２８内に少数キャリアを
注入することにより得られる電導度変調効果を利用する
各縦型半導体装置を、図５に示す半導体基板２９に形成
すれば、低オン抵抗の縦型半導体装置を形成することが
できる。The drift layer 28 shown in FIG. 5 corresponds to the semiconductor layer 2
On the surface of No. 1, a plurality of epitaxial layers having different impurity concentrations are sequentially formed by epitaxial growth. In this case, the plurality of epitaxial layers are formed by gradually changing the impurity concentration so that the impurity concentration becomes lower toward the surface of the drift layer. That is, the impurity concentration is set to be lower on the surface side of the drift layer 28. The semiconductor substrate 29 is configured in this way, and the drift layer 2 of the semiconductor substrate 29 is formed.
When a minority carrier is injected into the semiconductor layer 8, the lower the impurity concentration of the drift layer 28, the longer its diffusion length is, so that the conductivity modulation region is formed in a wide range and the ON resistance can be reduced. However, if the impurity concentration in the unnecessary portion of the drift layer 28 is lowered, the on resistance is increased. Therefore, if each vertical semiconductor device utilizing the conductivity modulation effect obtained by injecting minority carriers into the drift layer 28 shown in FIGS. 1 to 4 is formed on the semiconductor substrate 29 shown in FIG. A vertical semiconductor device having low on-resistance can be formed.
【００３０】図６に基づいて本発明の縦型半導体装置の
製造方法の異なる実施形態について説明する。（ａ）は
縦型半導体装置を形成する半導体基板の断面図、（ｂ）
は、半導体基板の深さ方向の不純物濃度分布を示す線図
である。但し、図５に示した構成と同等構成については
同符号を付すこととする。図で、２７は高濃度の第１導
電型の半導体層２１、２８は半導体層２１の表面に形成
された、低濃度の第１導電型のドリフト層である。半導
体層２１、ドリフト層２８によって半導体基板２９が構
成されている。ドリフト層２８は、深くなるにしたがっ
て不純物濃度が高くなるように構成されている。A different embodiment of the method of manufacturing the vertical semiconductor device of the present invention will be described with reference to FIG. (A) is sectional drawing of the semiconductor substrate which forms a vertical semiconductor device, (b)
FIG. 6 is a diagram showing an impurity concentration distribution in the depth direction of a semiconductor substrate. However, the same components as those shown in FIG. 5 are designated by the same reference numerals. In the figure, 27 is a high concentration first conductivity type semiconductor layer 21, 28 is a low concentration first conductivity type drift layer formed on the surface of the semiconductor layer 21. A semiconductor substrate 29 is composed of the semiconductor layer 21 and the drift layer 28. The drift layer 28 is configured so that the impurity concentration becomes higher as it gets deeper.
【００３１】図６に示す半導体基板２９の製造方法は、
半導体層２１の表面にドリフト層２８をエピタキシャル
成長させて半導体基板２９を形成し、その半導体基板２
９に、高エネルギーイオン注入により、第１導電型（Ｎ
型）の不純物をドリフト層２８の深い部分に注入し、ア
ニールすることにより形成できる。これにより、図５に
示した縦型半導体装置の製造方法と同様の効果が得られ
る。The method of manufacturing the semiconductor substrate 29 shown in FIG.
The drift layer 28 is epitaxially grown on the surface of the semiconductor layer 21 to form a semiconductor substrate 29.
9 by high-energy ion implantation, the first conductivity type (N
It can be formed by injecting (type) impurities into the deep portion of the drift layer 28 and annealing. As a result, the same effect as that of the method of manufacturing the vertical semiconductor device shown in FIG. 5 can be obtained.
【００３２】なお、以上に説明した各縦型半導体装置の
構造、縦型半導体装置の製造方法は、実施形態に限定さ
れるものではなく、少数キャリアを注入する構成を組み
合わせて用いてもよい。また、縦型半導体装置の各領域
の導電型が逆となるように構成してもよい。The structure of each vertical semiconductor device and the method of manufacturing a vertical semiconductor device described above are not limited to the embodiments, and a configuration in which minority carriers are injected may be used in combination. Further, the conductivity type of each region of the vertical semiconductor device may be reversed.
【００３３】[0033]
【発明の効果】以上に述べたように、本発明の縦型半導
体装置によれば、第１導電型のドリフト層に、ゲート領
域（ゲート電極）と電気的に接続された第２導電型の不
純物領域（または埋め込み層）を形成することにより、
ドリフト層に電導度変調領域を形成することができる。
この電導度変調領域では、電子、正孔の２種類のキャリ
アによって電流が流れるので、少数キャリアの注入のな
いドリフト層に比べてほとんど電圧降下がない。これに
より、オン抵抗の低減が図れる。As described above, according to the vertical semiconductor device of the present invention, the drift layer of the first conductivity type is of the second conductivity type electrically connected to the gate region (gate electrode). By forming an impurity region (or a buried layer),
The conductivity modulation region can be formed in the drift layer.
In this conductivity modulation region, a current flows due to two types of carriers, electrons and holes, so that there is almost no voltage drop as compared with a drift layer in which minority carriers are not injected. As a result, the on-resistance can be reduced.
【図１】本発明の縦型ＭＯＳトランジスタの一実施形態
を示す断面図である。FIG. 1 is a sectional view showing an embodiment of a vertical MOS transistor of the present invention.
【図２】本発明の縦型ＭＯＳトランジスタの異なる実施
形態を示す断面図である。FIG. 2 is a cross-sectional view showing a different embodiment of the vertical MOS transistor of the present invention.
【図３】本発明の静電誘導トランジスタの一実施形態を
示す断面図である。FIG. 3 is a sectional view showing an embodiment of a static induction transistor of the present invention.
【図４】本発明のトレンチ構造のＭＯＳトランジスタの
一実施形態を示す断面図である。FIG. 4 is a sectional view showing an embodiment of a trench-structured MOS transistor of the present invention.
【図５】本発明の縦型半導体装置の製造方法の一実施形
態を示す図で、（ａ）は断面図、（ｂ）は不純物濃度分
布を示す線図である。5A and 5B are views showing an embodiment of a method for manufacturing a vertical semiconductor device according to the present invention, in which FIG. 5A is a sectional view and FIG. 5B is a diagram showing an impurity concentration distribution.
【図６】本発明の縦型半導体装置の製造方法の異なる実
施形態を示す図で、（ａ）は断面図、（ｂ）は不純物濃
度分布を示す線図である。6A and 6B are views showing another embodiment of the method for manufacturing a vertical semiconductor device of the present invention, FIG. 6A is a sectional view, and FIG. 6B is a diagram showing an impurity concentration distribution.
【図７】従来の縦型ＭＯＳトランジスタの一例を示す断
面図である。FIG. 7 is a sectional view showing an example of a conventional vertical MOS transistor.
【図８】従来の静電誘導トランジスタの一例を示す断面
図である。FIG. 8 is a sectional view showing an example of a conventional static induction transistor.
【図９】従来のトレンチ構造のＭＯＳトランジスタの一
例を示す断面図である。FIG. 9 is a cross-sectional view showing an example of a conventional MOS transistor having a trench structure.
【図１０】従来の縦型半導体装置の製造方法の一例を示
す図で、（ａ）は断面図、（ｂ）は不純物濃度分布を示
す線図である。10A and 10B are diagrams showing an example of a conventional method of manufacturing a vertical semiconductor device, in which FIG. 10A is a sectional view and FIG. 10B is a diagram showing an impurity concentration distribution.
１ ドレイン領域 ２，９，１４，２８ ドリフト層 ３，１０，１５ 半導体基板 ４ Ｐ型不純物領域（第２導電型不純
物拡散領域） ５ ソース領域 ６ 酸化膜 ７ ゲート電極 ８ ドレイン領域 １１，１９ ゲート領域 １２，２０ ソース領域 １３ ドレイン領域 １６ Ｐ型不純物層（第２導電型不純物
拡散層） １７ トレンチ溝 １８ 酸化膜 ２３ Ｐ型不純物拡散領域（不純物拡散
領域） ２４ Ｐ型不純物拡散領域（埋め込み
層） ２５ Ｐ型不純物拡散領域（埋め込み
層） ２６ 不純物拡散領域 ２７ 半導体層1 Drain Region 2, 9, 14, 28 Drift Layer 3, 10, 15 Semiconductor Substrate 4 P Type Impurity Region (Second Conduction Type Impurity Diffusion Region) 5 Source Region 6 Oxide Film 7 Gate Electrode 8 Drain Region 11, 19 Gate Region 12, 20 Source region 13 Drain region 16 P-type impurity layer (second conductivity type impurity diffusion layer) 17 Trench groove 18 Oxide film 23 P-type impurity diffusion region (impurity diffusion region) 24 P-type impurity diffusion region (buried layer) 25 P type impurity diffusion region (buried layer) 26 impurity diffusion region 27 semiconductor layer
Claims (6)
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型不純物拡散領域と、その第２導電型不純物拡散領域
内に形成された高濃度の第１導電型のソース領域と、そ
のソース領域と前記ドリフト層間の、前記第２導電型不
純物拡散領域の表面に形成された酸化膜と、その酸化膜
の表面に形成されたゲート電極と、高濃度の第１導電型
のドレイン領域とを備えた縦型ＭＯＳトランジスタにお
いて、前記第２導電型不純物拡散領域間の前記ドリフト
層の表面に、前記ゲート電極に電気的に接続された第２
導電型の不純物拡散領域を形成したことを特徴とする縦
型ＭＯＳトランジスタ。1. A low-concentration first-conductivity-type drift layer formed on the surface of a high-concentration first-conductivity-type semiconductor substrate, and a second drift layer formed at a predetermined interval on the surface of the drift layer. A high-concentration first-conductivity-type source region formed in the second-conductivity-type impurity diffusion region, a high-concentration first-conductivity-type source region, and the second-conductivity-type impurity diffusion region between the source region and the drift layer. In a vertical MOS transistor including an oxide film formed on the surface, a gate electrode formed on the surface of the oxide film, and a high-concentration first conductivity type drain region, the second conductivity type impurity diffusion region is provided. A second electrically connected to the gate electrode on the surface of the drift layer between
A vertical MOS transistor characterized in that a conductivity type impurity diffusion region is formed.
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型不純物拡散領域と、その第２導電型不純物拡散領域
間に形成された第１導電型のソース領域と、そのソース
領域と前記ドリフト層間の、前記第２導電型不純物拡散
領域の表面に形成された酸化膜と、その酸化膜の表面に
形成されたゲート電極と、高濃度の第１導電型のドレイ
ン領域とを備えた縦型ＭＯＳトランジスタにおいて、前
記第２導電型不純物拡散領域間の前記ドリフト層内に、
前記ゲート電極に電気的に接続された第２導電型の埋め
込み層を形成したことを特徴とする縦型ＭＯＳトランジ
スタ。2. A low-concentration first-conductivity-type drift layer formed on the surface of a high-concentration first-conductivity-type semiconductor substrate, and a second drift layer formed at a predetermined interval on the surface of the drift layer. Formed on the surface of the second conductivity type impurity diffusion region between the conductivity type impurity diffusion region, the first conductivity type source region formed between the second conductivity type impurity diffusion regions, and the source region and the drift layer. In a vertical MOS transistor including a formed oxide film, a gate electrode formed on the surface of the oxide film, and a high-concentration first-conductivity-type drain region. In the drift layer,
A vertical MOS transistor, wherein a buried layer of a second conductivity type electrically connected to the gate electrode is formed.
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に、所定の間隔で形成された第２導
電型のゲート領域と、そのゲート領域間に形成された第
１導電型のソース領域と、高濃度の第１導電型のドレイ
ン領域とを備えた静電誘導トランジスタにおいて、前記
ゲート領域間の前記ドリフト層内に、前記ゲート領域に
電気的に接続された第２導電型の埋め込み層を形成した
ことを特徴とする静電誘導トランジスタ。3. A low-concentration first-conductivity-type drift layer formed on the surface of a high-concentration first-conductivity-type semiconductor substrate, and a second drift layer formed at a predetermined interval on the surface of the drift layer. A static induction transistor comprising a conductive type gate region, a first conductive type source region formed between the gate regions, and a high-concentration first conductive type drain region, wherein A static induction transistor comprising a drift layer and a buried layer of a second conductivity type electrically connected to the gate region.
に形成された、低濃度の第１導電型のドリフト層と、そ
のドリフト層の表面に形成された、低濃度の第２導電型
不純物拡散層と、その第２導電型不純物拡散層の表面か
ら前記ドリフト層に達するトレンチ溝の中に形成され、
そのトレンチ溝内に形成された酸化膜を介して前記第２
導電型不純物拡散層に接するゲート領域と、前記トレン
チ溝を囲むように、前記第２導電型不純物拡散層の表面
に形成された第１導電型のソース領域と、高濃度の第１
導電型のドレイン領域とを備えたトレンチ構造のＭＯＳ
トランジスタにおいて、前記ゲート領域直下に、前記ゲ
ート領域と電気的に接続された、第２導電型の不純物拡
散領域を形成したことを特長とするトレンチ構造のＭＯ
Ｓトランジスタ。4. A low-concentration first-conductivity-type drift layer formed on the surface of a high-concentration first-conductivity-type semiconductor substrate, and a low-concentration second conductivity formed on the surface of the drift layer. Type impurity diffusion layer and a trench groove reaching the drift layer from the surface of the second conductivity type impurity diffusion layer,
The second film is formed through the oxide film formed in the trench groove.
A gate region in contact with the conductivity type impurity diffusion layer, a first conductivity type source region formed on the surface of the second conductivity type impurity diffusion layer so as to surround the trench groove, and a high concentration first region
MOS with trench structure having conductivity type drain region
In a transistor, an MO of a trench structure is characterized in that an impurity diffusion region of a second conductivity type, which is electrically connected to the gate region, is formed immediately below the gate region.
S transistor.
に、低濃度の第１導電型のドリフト層を備え、そのドリ
フト層内に少数キャリアを注入することにより得られる
電導度変調効果を利用する縦型半導体装置の製造方法に
おいて、前記半導体基板の表面に前記ドリフト層をエピ
タキシャル成長させる際、表面側ほど不純物濃度が低く
なるように、段階的に不純物濃度を変化させてエピタキ
シャル成長させることを特徴とする縦型半導体装置の製
造方法。5. A conductivity modulation effect obtained by providing a low-concentration first-conductivity-type drift layer on the surface of a high-concentration first-conductivity-type semiconductor layer, and injecting minority carriers into the drift layer. In a method of manufacturing a vertical semiconductor device utilizing the method described above, when the drift layer is epitaxially grown on the surface of the semiconductor substrate, it is possible to perform the epitaxial growth by gradually changing the impurity concentration so that the impurity concentration becomes lower toward the surface side. A method for manufacturing a vertical semiconductor device having the characteristics.
に、低濃度の第１導電型のドリフト層を備え、そのドリ
フト層内に少数キャリアを注入することにより得られる
電導度変調効果を利用する縦型半導体装置の製造方法に
おいて、深くなるにしたがって不純物濃度が高くなるよ
うに、前記ドリフト層に高エネルギーイオン注入を行う
ことを特徴とする縦型半導体装置の製造方法。6. A conductivity modulation effect obtained by providing a low-concentration first-conductivity-type drift layer on the surface of a high-concentration first-conductivity-type semiconductor layer, and injecting minority carriers into the drift layer. A method of manufacturing a vertical semiconductor device, wherein high-energy ion implantation is performed on the drift layer such that the impurity concentration increases as the depth increases.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015618A JPH09213954A (en) | 1996-01-31 | 1996-01-31 | Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015618A JPH09213954A (en) | 1996-01-31 | 1996-01-31 | Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213954A true JPH09213954A (en) | 1997-08-15 |
Family
ID=11893706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015618A Pending JPH09213954A (en) | 1996-01-31 | 1996-01-31 | Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213954A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019553A (en) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | Vertical semiconductor device |
| CN111180576A (en) * | 2018-11-09 | 2020-05-19 | 艾普凌科有限公司 | Semiconductor device with a plurality of semiconductor chips |
| CN112117332A (en) * | 2020-11-02 | 2020-12-22 | 上海华虹宏力半导体制造有限公司 | LDMOS device and technological method |
-
1996
- 1996-01-31 JP JP8015618A patent/JPH09213954A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019553A (en) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | Vertical semiconductor device |
| CN111180576A (en) * | 2018-11-09 | 2020-05-19 | 艾普凌科有限公司 | Semiconductor device with a plurality of semiconductor chips |
| CN112117332A (en) * | 2020-11-02 | 2020-12-22 | 上海华虹宏力半导体制造有限公司 | LDMOS device and technological method |
| CN112117332B (en) * | 2020-11-02 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | LDMOS device and process method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101168782B1 (en) | Silicon carbide devices and fabricating methods therefor | |
| US9490338B2 (en) | Silicon carbide semiconductor apparatus and method of manufacturing same | |
| US7915617B2 (en) | Semiconductor device | |
| US6653659B2 (en) | Silicon carbide inversion channel mosfets | |
| JP5592498B2 (en) | Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices | |
| JP4192281B2 (en) | Silicon carbide semiconductor device | |
| JP3575331B2 (en) | Field effect transistor | |
| KR100883795B1 (en) | Symmetric trench mosfet device and method of making same | |
| JPH10308512A (en) | Silicon carbide semiconductor device | |
| JP2001094097A (en) | Silicon carbide semiconductor device and fabrication method thereof | |
| JP2000269487A (en) | Semiconductor device and its manufacture | |
| JP2000312008A (en) | Silicon carbide electrostatic induction transistor and manufacture thereof | |
| JPH07169941A (en) | Voltage driving type thyristor and its manufacture | |
| JP3997886B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP2005197287A (en) | Semiconductor device and its fabrication process | |
| JPH09213954A (en) | Vertical type mos transistor and static induction transistor and mos transistor having trench structure and manufacture of vertical type semiconductor device | |
| JP2000299476A (en) | Semiconductor device | |
| JP2019165166A (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
| JP2000216381A (en) | Field effect transistor | |
| JP2003332577A (en) | Semiconductor device and its manufacturing method | |
| JP3968901B2 (en) | Field effect transistor and manufacturing method thereof | |
| JP4982960B2 (en) | Manufacturing method of semiconductor device | |
| JPH11186562A (en) | Semiconductor device | |
| JPH0766398A (en) | High withstand voltage semiconductor device | |
| JPH07226503A (en) | Lateral insulated gate bipolar transistor |