JP2001092379A - アクティブマトリックス基板及びその製造方法 - Google Patents
アクティブマトリックス基板及びその製造方法Info
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- JP2001092379A JP2001092379A JP27275699A JP27275699A JP2001092379A JP 2001092379 A JP2001092379 A JP 2001092379A JP 27275699 A JP27275699 A JP 27275699A JP 27275699 A JP27275699 A JP 27275699A JP 2001092379 A JP2001092379 A JP 2001092379A
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Abstract
(57)【要約】
【課題】従来の横電界方式液晶表示装置用アクティブマ
トリックス基板では、画素電極をソース・ドレイン電極
と同一工程で作製しているので、画素電極の段差はソー
ス・ドレイン電極の膜厚と同じ０．２〜０．４μｍと大
きくなり、ラビング圧不均一による配向不良が発生しや
すくなる。 【解決手段】遮光性画素電極６９により生ずる段差が小
さくなるので、段差によって発生する配向不良がより発
生しにくくなる。又、基板側から透過してきたバックラ
イト光が遮光性画素電極６９によって透過しないので、
良好な表示特性が得られる。更に、遮光性画素電極６９
の上に透明金属膜を付け、端子部の電極構造にも適用す
れば、端子の電気的接続性や信頼性がより良好となる。
トリックス基板では、画素電極をソース・ドレイン電極
と同一工程で作製しているので、画素電極の段差はソー
ス・ドレイン電極の膜厚と同じ０．２〜０．４μｍと大
きくなり、ラビング圧不均一による配向不良が発生しや
すくなる。 【解決手段】遮光性画素電極６９により生ずる段差が小
さくなるので、段差によって発生する配向不良がより発
生しにくくなる。又、基板側から透過してきたバックラ
イト光が遮光性画素電極６９によって透過しないので、
良好な表示特性が得られる。更に、遮光性画素電極６９
の上に透明金属膜を付け、端子部の電極構造にも適用す
れば、端子の電気的接続性や信頼性がより良好となる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、横電界（ＩＰＳ）方式のアクティブマトリッ
クス基板及びその製造方法に関するものである。
し、特に、横電界（ＩＰＳ）方式のアクティブマトリッ
クス基板及びその製造方法に関するものである。
【０００２】
【従来の技術】横電界（ＩＰＳ）方式カラー液晶表示装
置は、液晶を介して互いに対向して配置される透明基板
のうち、その一方または両方の液晶側の単位画素に相当
する領域面に、遮光性画素電極と遮光性共通電極とが備
えられ、この画素電極と共通電極との間に透明基板面と
平行に発生させる電界によって前記液晶層を透過する光
を変調させるようにしたものである。このようなカラー
液晶表示装置は、その表示面に対して大きな角度視野か
ら観察しても色彩が変化しない鮮明な映像を認識でき、
いわゆる広角度視野に優れたものとして普及するように
なった。なお、このような構成からなる液晶表示装置と
しては、公知例１（特開平１１−５２４２０号公報）の
他にも特開昭６３−２１９０７号公報や特開平６−１６
０８７８号公報にも開示されている。
置は、液晶を介して互いに対向して配置される透明基板
のうち、その一方または両方の液晶側の単位画素に相当
する領域面に、遮光性画素電極と遮光性共通電極とが備
えられ、この画素電極と共通電極との間に透明基板面と
平行に発生させる電界によって前記液晶層を透過する光
を変調させるようにしたものである。このようなカラー
液晶表示装置は、その表示面に対して大きな角度視野か
ら観察しても色彩が変化しない鮮明な映像を認識でき、
いわゆる広角度視野に優れたものとして普及するように
なった。なお、このような構成からなる液晶表示装置と
しては、公知例１（特開平１１−５２４２０号公報）の
他にも特開昭６３−２１９０７号公報や特開平６−１６
０８７８号公報にも開示されている。
【０００３】一方、液晶表示装置の画面サイズは年々大
きくなる傾向である。画面サイズが大きくなるに従っ
て、ゲート配線やドレイン配線の電気抵抗を下げる必要
がある。同一の配線材料を使用する場合、抵抗を下げる
には配線幅を太くしたり、配線膜厚を厚くしたりする。
表示の開口率を維持するために、通常配線膜厚を厚くす
る。具体的にソース・ドレイン電極の膜厚は０．２〜
０．４μｍとなる。画素電極は通常ソース・ドレイン電
極と同一工程で形成されるので、画素電極の膜厚も０．
２〜０．４μｍとなる。
きくなる傾向である。画面サイズが大きくなるに従っ
て、ゲート配線やドレイン配線の電気抵抗を下げる必要
がある。同一の配線材料を使用する場合、抵抗を下げる
には配線幅を太くしたり、配線膜厚を厚くしたりする。
表示の開口率を維持するために、通常配線膜厚を厚くす
る。具体的にソース・ドレイン電極の膜厚は０．２〜
０．４μｍとなる。画素電極は通常ソース・ドレイン電
極と同一工程で形成されるので、画素電極の膜厚も０．
２〜０．４μｍとなる。
【０００４】ここで、公知例１の特開平１１−５２４２
０号公報に開示されている液晶表示装置の一画素部分の
様子を以下に示す。図１０は、一画素部分の平面図であ
り、図１１は図１０のＣ−Ｃ’線に沿った断面図であ
る。
０号公報に開示されている液晶表示装置の一画素部分の
様子を以下に示す。図１０は、一画素部分の平面図であ
り、図１１は図１０のＣ−Ｃ’線に沿った断面図であ
る。
【０００５】画素電極９９は、ソース電極９７及びドレ
イン電極８と同一工程で作製しているので、画素電極９
９の段差はソース・ドレイン電極の膜厚と同じ０．２〜
０．４μｍとなる。本公知例の場合、ソース・ドレイン
電極と画素電極９９は遮光性の金属膜からなる。従っ
て、基板側から入射した光は画素電極９９を透過できな
い。図１１には図示していないが、パッシベーション膜
９８はゲート端子やドレイン端子で開口され、その上に
透明導電性膜が被覆・パターニングされている。ゲート
端子の断面図は特開平５−１６５０５９号公報の図６と
同様で、本発明の図４（ａ）とも同様である。ドレイン
端子の断面図は特開平５−１６５０５９号公報の図５と
同様で、本発明の図４（ｂ）とも同様である。
イン電極８と同一工程で作製しているので、画素電極９
９の段差はソース・ドレイン電極の膜厚と同じ０．２〜
０．４μｍとなる。本公知例の場合、ソース・ドレイン
電極と画素電極９９は遮光性の金属膜からなる。従っ
て、基板側から入射した光は画素電極９９を透過できな
い。図１１には図示していないが、パッシベーション膜
９８はゲート端子やドレイン端子で開口され、その上に
透明導電性膜が被覆・パターニングされている。ゲート
端子の断面図は特開平５−１６５０５９号公報の図６と
同様で、本発明の図４（ａ）とも同様である。ドレイン
端子の断面図は特開平５−１６５０５９号公報の図５と
同様で、本発明の図４（ｂ）とも同様である。
【０００６】次に，画素電極による段差を減らす例を、
公知例２［ＡＳＩＡ ＤＩＳＰＬＡＹ ’９８ 予稿集
ｐｐ．３７１−３７４］として示す。公知例２の一画素
部分の平面図を図１２に示す。図１３は図１２のＤ−
Ｄ’断面図である。
公知例２［ＡＳＩＡ ＤＩＳＰＬＡＹ ’９８ 予稿集
ｐｐ．３７１−３７４］として示す。公知例２の一画素
部分の平面図を図１２に示す。図１３は図１２のＤ−
Ｄ’断面図である。
【０００７】透明画素電極１０９をソース電極１０７及
びドレイン電極８とは別な工程で透明導電性膜により形
成している。この場合、画素電極の段差は、ソース・ド
レイン電極と独立に設定できる透明画素電極１０９の膜
厚と同じ３０〜１００ｎｍとなる。透明画素電極１０９
は透明であるので、基板側から入射した光は画素電極を
透過する。
びドレイン電極８とは別な工程で透明導電性膜により形
成している。この場合、画素電極の段差は、ソース・ド
レイン電極と独立に設定できる透明画素電極１０９の膜
厚と同じ３０〜１００ｎｍとなる。透明画素電極１０９
は透明であるので、基板側から入射した光は画素電極を
透過する。
【０００８】他の公知例として、特開平５−１６５０５
９号公報がある。本公知例には、共通電極がなく、明ら
かに縦電界（ツイステッドネマチック：ＴＮ）方式用の
アクティブマトリックス基板である。本発明の第１の実
施形態のように遮光性半導体層６がない。本公知例はＴ
Ｎ式アクティブマトリックス基板であるので、画素電極
は透明である。一方、本発明の第２、３の実施形態の画
素電極は透明である必要はなく、遮光性導電膜である。
９号公報がある。本公知例には、共通電極がなく、明ら
かに縦電界（ツイステッドネマチック：ＴＮ）方式用の
アクティブマトリックス基板である。本発明の第１の実
施形態のように遮光性半導体層６がない。本公知例はＴ
Ｎ式アクティブマトリックス基板であるので、画素電極
は透明である。一方、本発明の第２、３の実施形態の画
素電極は透明である必要はなく、遮光性導電膜である。
【０００９】
【発明が解決しようとする課題】しかしながら、公知例
１の場合、画素電極をソース・ドレイン電極と同一工程
で作製しているので、画素電極の段差はソース・ドレイ
ン電極の膜厚と同じ０．２〜０．４μｍとなる。ところ
で、画面サイズが大きくなるに従って、ゲート電極やソ
ース・ドレイン電極の配線電気抵抗を下げる必要がある
が、同一の配線材料を使用する場合、抵抗を下げるには
配線幅を太くしたり、配線膜厚を厚くしたりする。表示
の開口率を維持するために、通常配線膜厚を厚くする。
具体的にソース・ドレイン電極の膜厚は０．２〜０．４
μｍとなる。従って、画素電極の段差を小さくすること
ができず、段差は大きくなる一方である。段差が大きく
なるので、配向不良がより発生しやすくなる。即ち、図
１１に示した画素電極部の段差（膜厚とほぼ同じ０．２
〜０．４μｍ）によって光が透過する画素電極周辺の配
向膜にはラビング時に十分圧力がかからずに配向しなく
なる。その配向しない領域では映像信号とは無関係に光
が透過する、いわゆる光漏れ不良が発生する。
１の場合、画素電極をソース・ドレイン電極と同一工程
で作製しているので、画素電極の段差はソース・ドレイ
ン電極の膜厚と同じ０．２〜０．４μｍとなる。ところ
で、画面サイズが大きくなるに従って、ゲート電極やソ
ース・ドレイン電極の配線電気抵抗を下げる必要がある
が、同一の配線材料を使用する場合、抵抗を下げるには
配線幅を太くしたり、配線膜厚を厚くしたりする。表示
の開口率を維持するために、通常配線膜厚を厚くする。
具体的にソース・ドレイン電極の膜厚は０．２〜０．４
μｍとなる。従って、画素電極の段差を小さくすること
ができず、段差は大きくなる一方である。段差が大きく
なるので、配向不良がより発生しやすくなる。即ち、図
１１に示した画素電極部の段差（膜厚とほぼ同じ０．２
〜０．４μｍ）によって光が透過する画素電極周辺の配
向膜にはラビング時に十分圧力がかからずに配向しなく
なる。その配向しない領域では映像信号とは無関係に光
が透過する、いわゆる光漏れ不良が発生する。
【００１０】公知例２の場合、画素電極の段差は透明導
電性膜の膜厚と同じ３０〜１００ｎｍとなるので、段差
に関しては配向不良がより発生しにくい。しかし、基板
から入射した光が信号電圧によって制御されず画素電極
部を透過するので、表示が白っぽくなる。本公知例では
透明画素電極を透過する光も利用することによって、開
口率を上げることを意図している。
電性膜の膜厚と同じ３０〜１００ｎｍとなるので、段差
に関しては配向不良がより発生しにくい。しかし、基板
から入射した光が信号電圧によって制御されず画素電極
部を透過するので、表示が白っぽくなる。本公知例では
透明画素電極を透過する光も利用することによって、開
口率を上げることを意図している。
【００１１】本発明の目的は、横電界（ＩＰＳ）方式の
アクティブマトリックス基板において、配向膜の下地の
段差が小さくなり、かつ、基板背面からの光を遮光する
画素電極を有するアクティブマトリックス基板及びその
製造方法を提供することにある。
アクティブマトリックス基板において、配向膜の下地の
段差が小さくなり、かつ、基板背面からの光を遮光する
画素電極を有するアクティブマトリックス基板及びその
製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明のアクティブマト
リックス基板は、基板の上に設けられたゲート配線を兼
ねるゲート電極及び共通電極と、前記ゲート電極及び前
記共通電極を含む前記基板を被覆する第１絶縁膜と、前
記第１絶縁膜の上に設けられた半導体層及び前記半導体
層と接続するソース・ドレイン配線と、前記ソース・ド
レイン配線と接続される画素電極と、からなり、前記共
通電極及び前記画素電極は、互いに併行するそれぞれ櫛
歯状共通電極及び櫛歯状画素電極を有しており、前記櫛
歯状共通電極と前記櫛歯状画素電極との間に電圧を印加
することにより液晶の向きを制御するアクティブマトリ
ックス基板であって、前記櫛歯状画素電極が、前記半導
体層及び前記ソース・ドレイン配線を含む前記第１絶縁
膜を被覆する第２絶縁膜上にあって、前記第２絶縁膜の
開口部を通して前記ソース・ドレイン配線と接続され、
かつ、前記基板から前記櫛歯状画素電極方向への光が少
なくとも前記櫛歯状画素電極を透過しないことを特徴と
し、第１の形態として、前記櫛歯状画素電極は透明金属
からなり、前記櫛歯状画素電極下方の前記第１絶縁膜の
上に遮光性半導体層を有し、前記遮光性半導体層は、前
記櫛歯状画素電極を平面上包含すべく設けられ、更に、
前記遮光性半導体層は、前記半導体層よりも薄く設けら
れてなる、というものである。
リックス基板は、基板の上に設けられたゲート配線を兼
ねるゲート電極及び共通電極と、前記ゲート電極及び前
記共通電極を含む前記基板を被覆する第１絶縁膜と、前
記第１絶縁膜の上に設けられた半導体層及び前記半導体
層と接続するソース・ドレイン配線と、前記ソース・ド
レイン配線と接続される画素電極と、からなり、前記共
通電極及び前記画素電極は、互いに併行するそれぞれ櫛
歯状共通電極及び櫛歯状画素電極を有しており、前記櫛
歯状共通電極と前記櫛歯状画素電極との間に電圧を印加
することにより液晶の向きを制御するアクティブマトリ
ックス基板であって、前記櫛歯状画素電極が、前記半導
体層及び前記ソース・ドレイン配線を含む前記第１絶縁
膜を被覆する第２絶縁膜上にあって、前記第２絶縁膜の
開口部を通して前記ソース・ドレイン配線と接続され、
かつ、前記基板から前記櫛歯状画素電極方向への光が少
なくとも前記櫛歯状画素電極を透過しないことを特徴と
し、第１の形態として、前記櫛歯状画素電極は透明金属
からなり、前記櫛歯状画素電極下方の前記第１絶縁膜の
上に遮光性半導体層を有し、前記遮光性半導体層は、前
記櫛歯状画素電極を平面上包含すべく設けられ、更に、
前記遮光性半導体層は、前記半導体層よりも薄く設けら
れてなる、というものである。
【００１３】本発明のアクティブマトリックス基板は、
第２の形態として、前記櫛歯状画素電極は遮光金属から
なり、第３の形態として、前記櫛歯状画素電極は遮光金
属及びその上の透明金属からなる、というものである。
第２の形態として、前記櫛歯状画素電極は遮光金属から
なり、第３の形態として、前記櫛歯状画素電極は遮光金
属及びその上の透明金属からなる、というものである。
【００１４】又、上記本発明のアクティブマトリックス
基板において、前記基板は透明絶縁性基板である、とい
うものである。
基板において、前記基板は透明絶縁性基板である、とい
うものである。
【００１５】本発明のアクティブマトリックス基板の製
造方法は、基板の上にゲート配線を兼ねるゲート電極及
び共通電極を形成し、前記ゲート電極及び前記共通電極
を含む前記基板を被覆する第１絶縁膜を堆積し、前記第
１絶縁膜の上に半導体膜を堆積し、前記半導体膜をパタ
ーニングして半導体層を形成し、前記半導体層を含む前
記第１絶縁膜の上に第１金属膜を堆積し、前記第１金属
膜をパターニングして前記半導体層と接続するソース・
ドレイン配線を形成し、前記半導体層及び前記ソース・
ドレイン配線を含む前記第１絶縁膜を被覆する第２絶縁
膜を堆積し、前記第２絶縁膜に開口部を開口して前記第
２絶縁膜上に第２金属膜を堆積し、前記第２金属膜をパ
ターニングして前記ソース・ドレイン配線と接続する画
素電極を形成するアクティブマトリックス基板の製造方
法であって、前記共通電極及び前記画素電極には、それ
らの形成時に、互いに併行するそれぞれ櫛歯状共通電極
及び櫛歯状画素電極も併せて形成されており、かつ、前
記基板から前記櫛歯状画素電極に到る範囲内に遮光膜が
形成されていることを特徴とし、第１の形態として、前
記半導体膜をパターニングして半導体層を形成する工程
において、前記第１絶縁膜の上には前記半導体層と同時
に前記半導体膜からなる遮光性半導体層が形成され、前
記第１金属膜をパターニングして前記半導体層と接続す
るソース・ドレイン配線を形成する工程において、前記
遮光性半導体層の上には前記ソース・ドレイン配線が形
成されず、又、前記遮光性半導体層は、前記櫛歯状画素
電極下方に形成され、前記遮光性半導体層は、前記櫛歯
状画素電極を平面上包含すべく形成され、更に、前記第
２金属膜は透明金属からなる、というものである。
造方法は、基板の上にゲート配線を兼ねるゲート電極及
び共通電極を形成し、前記ゲート電極及び前記共通電極
を含む前記基板を被覆する第１絶縁膜を堆積し、前記第
１絶縁膜の上に半導体膜を堆積し、前記半導体膜をパタ
ーニングして半導体層を形成し、前記半導体層を含む前
記第１絶縁膜の上に第１金属膜を堆積し、前記第１金属
膜をパターニングして前記半導体層と接続するソース・
ドレイン配線を形成し、前記半導体層及び前記ソース・
ドレイン配線を含む前記第１絶縁膜を被覆する第２絶縁
膜を堆積し、前記第２絶縁膜に開口部を開口して前記第
２絶縁膜上に第２金属膜を堆積し、前記第２金属膜をパ
ターニングして前記ソース・ドレイン配線と接続する画
素電極を形成するアクティブマトリックス基板の製造方
法であって、前記共通電極及び前記画素電極には、それ
らの形成時に、互いに併行するそれぞれ櫛歯状共通電極
及び櫛歯状画素電極も併せて形成されており、かつ、前
記基板から前記櫛歯状画素電極に到る範囲内に遮光膜が
形成されていることを特徴とし、第１の形態として、前
記半導体膜をパターニングして半導体層を形成する工程
において、前記第１絶縁膜の上には前記半導体層と同時
に前記半導体膜からなる遮光性半導体層が形成され、前
記第１金属膜をパターニングして前記半導体層と接続す
るソース・ドレイン配線を形成する工程において、前記
遮光性半導体層の上には前記ソース・ドレイン配線が形
成されず、又、前記遮光性半導体層は、前記櫛歯状画素
電極下方に形成され、前記遮光性半導体層は、前記櫛歯
状画素電極を平面上包含すべく形成され、更に、前記第
２金属膜は透明金属からなる、というものである。
【００１６】本発明のアクティブマトリックス基板の製
造方法は、第２の形態として、前記第２金属膜は遮光金
属からなり、第３の形態として、前記第２金属膜は遮光
金属及びその上の透明金属からなる、というものであ
る。
造方法は、第２の形態として、前記第２金属膜は遮光金
属からなり、第３の形態として、前記第２金属膜は遮光
金属及びその上の透明金属からなる、というものであ
る。
【００１７】又、上記本発明のアクティブマトリックス
基板の製造方法において、前記基板は透明絶縁性基板で
ある、というものである。
基板の製造方法において、前記基板は透明絶縁性基板で
ある、というものである。
【００１８】
【発明の実施の形態】本発明の第１の実施形態を図１〜
４を参照して説明する。図１は、一般的な横電界方式液
晶表示装置用アクティブマトリックス基板の回路概念図
である。
４を参照して説明する。図１は、一般的な横電界方式液
晶表示装置用アクティブマトリックス基板の回路概念図
である。
【００１９】透明絶縁性基板１、例えばガラス基板上
に、複数のゲート配線１２と複数の共通配線１４が複数
のドレイン配線２０に対して直交して設けられている。
ゲート配線１２とドレイン配線２０の交点付近に薄膜ト
ランジスタが設けられ、それと電気的に接続された画素
電極９がある。この画素電極９と共通電極３とによっ
て、横電界を液晶層に印加できるようにしている。これ
らの薄膜トランジスタ、画素電極、共通電極はアレイ状
に設けられている。ここで、これらの薄膜トランジス
タ、画素電極、共通電極の一組を一画素とする。
に、複数のゲート配線１２と複数の共通配線１４が複数
のドレイン配線２０に対して直交して設けられている。
ゲート配線１２とドレイン配線２０の交点付近に薄膜ト
ランジスタが設けられ、それと電気的に接続された画素
電極９がある。この画素電極９と共通電極３とによっ
て、横電界を液晶層に印加できるようにしている。これ
らの薄膜トランジスタ、画素電極、共通電極はアレイ状
に設けられている。ここで、これらの薄膜トランジス
タ、画素電極、共通電極の一組を一画素とする。
【００２０】以下に、第１の実施形態について説明す
る。図２は、本実施形態の一画素部分の平面図である。
図３は、図２のＡ−Ａ’線に沿った断面図である。
る。図２は、本実施形態の一画素部分の平面図である。
図３は、図２のＡ−Ａ’線に沿った断面図である。
【００２１】ゲート電極用金属としてＴｉ／Ａｌ（上層
がＴｉ、下層がＡｌの意味）、Ｍｏ、Ｃｒ等を透明絶縁
性基板１上にスパッタリング法等により概ね０．１〜
０．４μｍの膜厚で被覆する。フォトリソグラフィー
法、エッチング、レジスト剥離によりゲート電極２と共
通電極３を形成する。
がＴｉ、下層がＡｌの意味）、Ｍｏ、Ｃｒ等を透明絶縁
性基板１上にスパッタリング法等により概ね０．１〜
０．４μｍの膜厚で被覆する。フォトリソグラフィー
法、エッチング、レジスト剥離によりゲート電極２と共
通電極３を形成する。
【００２２】次に、ゲート電極２と共通電極３を覆って
基板一面にプラズマＣＶＤ法によりゲート絶縁膜４とな
るシリコン窒化膜を概ね０．２〜０．６μｍの膜厚で、
半導体層５及び遮光性半導体層６となる真性非晶質シリ
コン膜（真性ａ−Ｓｉ膜）を概ね０．１〜０．３μｍの
膜厚で、オーミックコンタクト層１６となるｎ+型ａ−
Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離によりｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニ
ングし、オーミックコンタクト層１６、半導体層５及び
上層がｎ+型ａ−Ｓｉ膜、下層が真性ａ−Ｓｉ膜からな
る遮光性半導体層６を形成する。ここで、シリコン窒化
膜の形成条件としては、シラン流量１００ｓｃｃｍ程
度、アンモニア流量２００ｓｃｃｍ程度、窒素流量２０
００ｓｃｃｍ程度、成膜室圧力１２０Ｐａ程度、高周波
電力密度０．１Ｗ／ｃｍ2程度、基板温度３００℃程度
が標準的である。真性ａ−Ｓｉ膜の形成条件としては、
シラン流量２５０〜３２０ｓｃｃｍ程度、水素流量７０
０〜１０００ｓｃｃｍ程度、成膜室圧力１００〜１２０
Ｐａ程度、高周波電力密度０．０２〜０．０５Ｗ／ｃｍ
2程度、基板温度２６０〜３１０℃程度が標準的であ
る。ｎ+型ａ−Ｓｉ膜の形成条件としては、シラン流量
４０〜７０ｓｃｃｍ程度、水素ベース０．５％フォスフ
ィンの混合ガス流量２００〜３５０ｓｃｃｍ程度、成膜
室圧力１００〜１２０Ｐａ程度、高周波電力密度０．０
１〜０．０５Ｗ／ｃｍ2程度、基板温度２６０〜３１０
℃程度が標準的である。
基板一面にプラズマＣＶＤ法によりゲート絶縁膜４とな
るシリコン窒化膜を概ね０．２〜０．６μｍの膜厚で、
半導体層５及び遮光性半導体層６となる真性非晶質シリ
コン膜（真性ａ−Ｓｉ膜）を概ね０．１〜０．３μｍの
膜厚で、オーミックコンタクト層１６となるｎ+型ａ−
Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離によりｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニ
ングし、オーミックコンタクト層１６、半導体層５及び
上層がｎ+型ａ−Ｓｉ膜、下層が真性ａ−Ｓｉ膜からな
る遮光性半導体層６を形成する。ここで、シリコン窒化
膜の形成条件としては、シラン流量１００ｓｃｃｍ程
度、アンモニア流量２００ｓｃｃｍ程度、窒素流量２０
００ｓｃｃｍ程度、成膜室圧力１２０Ｐａ程度、高周波
電力密度０．１Ｗ／ｃｍ2程度、基板温度３００℃程度
が標準的である。真性ａ−Ｓｉ膜の形成条件としては、
シラン流量２５０〜３２０ｓｃｃｍ程度、水素流量７０
０〜１０００ｓｃｃｍ程度、成膜室圧力１００〜１２０
Ｐａ程度、高周波電力密度０．０２〜０．０５Ｗ／ｃｍ
2程度、基板温度２６０〜３１０℃程度が標準的であ
る。ｎ+型ａ−Ｓｉ膜の形成条件としては、シラン流量
４０〜７０ｓｃｃｍ程度、水素ベース０．５％フォスフ
ィンの混合ガス流量２００〜３５０ｓｃｃｍ程度、成膜
室圧力１００〜１２０Ｐａ程度、高周波電力密度０．０
１〜０．０５Ｗ／ｃｍ2程度、基板温度２６０〜３１０
℃程度が標準的である。
【００２３】続いて、ゲート絶縁膜４、オーミックコン
タクト層１６上にＭｏ、Ｃｒ等の金属をスパッタリング
法により概ね０．２〜０．４μｍの膜厚で被覆する。フ
ォトリソグラフィー法、エッチング、レジスト剥離によ
りソース電極７、ドレイン電極８を形成する。
タクト層１６上にＭｏ、Ｃｒ等の金属をスパッタリング
法により概ね０．２〜０．４μｍの膜厚で被覆する。フ
ォトリソグラフィー法、エッチング、レジスト剥離によ
りソース電極７、ドレイン電極８を形成する。
【００２４】次に、形成されたソース・ドレイン電極を
マスクとして不要なｎ+型ａ−Ｓｉ膜をエッチング除去
する。半導体層５の真性ａ−Ｓｉ膜も一部オーバーエッ
チングされる（本工程はチャネルエッチングと呼ばれて
いる。）。このとき同時に、遮光性半導体層６の上層を
構成するｎ+型ａ−Ｓｉ膜の全部と下層を構成する真性
ａ−Ｓｉ膜の一部もエッチングされる。その結果、遮光
性半導体層６の膜厚は、真性ａ−Ｓｉ膜の膜厚よりオー
バーエッチングされる分だけ薄くなり、概ね０．０５〜
０．２μｍになる。
マスクとして不要なｎ+型ａ−Ｓｉ膜をエッチング除去
する。半導体層５の真性ａ−Ｓｉ膜も一部オーバーエッ
チングされる（本工程はチャネルエッチングと呼ばれて
いる。）。このとき同時に、遮光性半導体層６の上層を
構成するｎ+型ａ−Ｓｉ膜の全部と下層を構成する真性
ａ−Ｓｉ膜の一部もエッチングされる。その結果、遮光
性半導体層６の膜厚は、真性ａ−Ｓｉ膜の膜厚よりオー
バーエッチングされる分だけ薄くなり、概ね０．０５〜
０．２μｍになる。
【００２５】次に、基板上にパッシベーション膜１８と
してシリコン窒化膜をプラズマＣＶＤ法により概ね０．
２〜０．５μｍの膜厚で被覆する。
してシリコン窒化膜をプラズマＣＶＤ法により概ね０．
２〜０．５μｍの膜厚で被覆する。
【００２６】以上は画素電極近傍について述べてきた
が、上記の製造工程により製造される図１のゲート端子
３２及びドレイン端子３３の電極構造断面は、それぞれ
図４（ａ）、図４（ｂ）のようになる。
が、上記の製造工程により製造される図１のゲート端子
３２及びドレイン端子３３の電極構造断面は、それぞれ
図４（ａ）、図４（ｂ）のようになる。
【００２７】ゲート端子３２及びドレイン端子３３に
は、それぞれゲート電極２と同時にゲート端子電極４２
及びソース電極７と同時にドレイン端子電極４７が設け
られる。ソース電極７、ゲート端子電極４２及びドレイ
ン端子電極４７の上のパッシベーション膜１８の一部を
開口し、ソース電極７上には図３のようにコンタクトホ
ール１０が、ゲート端子電極４２及びドレイン端子電極
４７の上には、図４のようにそれぞれコンタクトホール
６０及びコンタクトホール７０が形成される。
は、それぞれゲート電極２と同時にゲート端子電極４２
及びソース電極７と同時にドレイン端子電極４７が設け
られる。ソース電極７、ゲート端子電極４２及びドレイ
ン端子電極４７の上のパッシベーション膜１８の一部を
開口し、ソース電極７上には図３のようにコンタクトホ
ール１０が、ゲート端子電極４２及びドレイン端子電極
４７の上には、図４のようにそれぞれコンタクトホール
６０及びコンタクトホール７０が形成される。
【００２８】次に、ここまで作製された基板上に透明導
電性膜（例えば、酸化インジウム錫）を３０〜１００ｎ
ｍ被覆する。フォトリソグラフィー法、エッチング、レ
ジスト剥離により、ゲート端子取出電極５２、ドレイン
端子取出電極５７及び透明画素電極１９を作製する。こ
こで、本発明によれば、表示をつかさどる画素部の透明
画素電極１９の下方には、遮光性半導体層６が平面形状
が透明画素電極１９と同じ同じ大きさ或いは若干大きく
形成される。というのは、このアクティブマトリックス
基板を用いた液晶表示装置において、遮光性半導体層６
より透明画素電極１９が大きくなると、遮光性半導体層
６よりはみ出した部分の透明画素電極１９から光が漏
れ、良好な表示特性が得られない。また、露光の位置合
わせ精度を考慮すると、必然的にそのような画素電極１
９と遮光性半導体層６との寸法関係にならざるを得な
い。
電性膜（例えば、酸化インジウム錫）を３０〜１００ｎ
ｍ被覆する。フォトリソグラフィー法、エッチング、レ
ジスト剥離により、ゲート端子取出電極５２、ドレイン
端子取出電極５７及び透明画素電極１９を作製する。こ
こで、本発明によれば、表示をつかさどる画素部の透明
画素電極１９の下方には、遮光性半導体層６が平面形状
が透明画素電極１９と同じ同じ大きさ或いは若干大きく
形成される。というのは、このアクティブマトリックス
基板を用いた液晶表示装置において、遮光性半導体層６
より透明画素電極１９が大きくなると、遮光性半導体層
６よりはみ出した部分の透明画素電極１９から光が漏
れ、良好な表示特性が得られない。また、露光の位置合
わせ精度を考慮すると、必然的にそのような画素電極１
９と遮光性半導体層６との寸法関係にならざるを得な
い。
【００２９】最後に、特性を安定化させるために２００
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。
【００３０】本実施形態の特徴は、透明画素電極１９の
下に遮光性半導体層６が設けられていることである。本
実施形態の画素電極の段差は公知例１のそれより小さ
い。よって、段差によって発生する配向不良がより発生
しにくくなる。本実施形態を液晶表示装置に適用した場
合、基板側から透過してきたバックライト光が遮光性半
導体層６により透明画素電極１９を透過しないので、良
好な表示特性が得られる。というのは、透明画素電極１
９上の電界は画素電極と垂直の縦方向であるので、横電
界方式においてはこの部分に光を透過させ、表示に悪影
響を与えてはならない。公知例２は、この点において問
題を有しており、透明画素電極から映像信号によって制
御されずに透過してきた光によって表示特性は白っぽく
なる。
下に遮光性半導体層６が設けられていることである。本
実施形態の画素電極の段差は公知例１のそれより小さ
い。よって、段差によって発生する配向不良がより発生
しにくくなる。本実施形態を液晶表示装置に適用した場
合、基板側から透過してきたバックライト光が遮光性半
導体層６により透明画素電極１９を透過しないので、良
好な表示特性が得られる。というのは、透明画素電極１
９上の電界は画素電極と垂直の縦方向であるので、横電
界方式においてはこの部分に光を透過させ、表示に悪影
響を与えてはならない。公知例２は、この点において問
題を有しており、透明画素電極から映像信号によって制
御されずに透過してきた光によって表示特性は白っぽく
なる。
【００３１】本実施形態では、遮光性半導体層６が真性
非晶質シリコン半導体層で形成されている。そのため、
青及び緑の光をほぼ遮光できる。一方、赤の光に対して
は４０％ほど透過してしまう。このような不具合に対し
ては、赤のカラーフィルターの透過率だけをより低くす
ることやバックライトの赤の光強度だけを低くすること
によって対処することができる。
非晶質シリコン半導体層で形成されている。そのため、
青及び緑の光をほぼ遮光できる。一方、赤の光に対して
は４０％ほど透過してしまう。このような不具合に対し
ては、赤のカラーフィルターの透過率だけをより低くす
ることやバックライトの赤の光強度だけを低くすること
によって対処することができる。
【００３２】次に、本発明の第２の実施形態を図５〜７
を参照して説明する。図５は、本実施形態の一画素部分
の平面図である。図６は、図５のＢ−Ｂ’線に沿った断
面図である。
を参照して説明する。図５は、本実施形態の一画素部分
の平面図である。図６は、図５のＢ−Ｂ’線に沿った断
面図である。
【００３３】ゲート電極用金属としてＴｉ／Ａｌ、Ｍ
ｏ、Ｃｒ等を透明絶縁性基板１上にスパッタリング法等
により概ね０．１〜０．４μｍの膜厚で被覆する。フォ
トリソグラフィー法、エッチング、レジスト剥離により
ゲート電極２と共通電極３を形成する。
ｏ、Ｃｒ等を透明絶縁性基板１上にスパッタリング法等
により概ね０．１〜０．４μｍの膜厚で被覆する。フォ
トリソグラフィー法、エッチング、レジスト剥離により
ゲート電極２と共通電極３を形成する。
【００３４】ゲート電極２と共通電極３を覆って基板一
面にプラズマＣＶＤ法により、ゲート絶縁膜４となるシ
リコン窒化膜を概ね０．２〜０．６μｍの膜厚で、半導
体層５となる真性ａ−Ｓｉ膜を概ね０．１〜０．３μｍ
の膜厚で、オーミックコンタクト層１６となるｎ+型ａ
−Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、剥離により
ｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニングし、
オーミックコンタクト層１６と半導体層５を形成する。
ここで、シリコン窒化膜の形成条件は第１の実施形態と
同様である。
面にプラズマＣＶＤ法により、ゲート絶縁膜４となるシ
リコン窒化膜を概ね０．２〜０．６μｍの膜厚で、半導
体層５となる真性ａ−Ｓｉ膜を概ね０．１〜０．３μｍ
の膜厚で、オーミックコンタクト層１６となるｎ+型ａ
−Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、剥離により
ｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニングし、
オーミックコンタクト層１６と半導体層５を形成する。
ここで、シリコン窒化膜の形成条件は第１の実施形態と
同様である。
【００３５】次に、ゲート絶縁膜４、オーミックコンタ
クト層１６上にＣｒ等の金属をスパッタリング法により
概ね０．２〜０．４μｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離によりソース
電極７、ドレイン電極８を作製する。
クト層１６上にＣｒ等の金属をスパッタリング法により
概ね０．２〜０．４μｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離によりソース
電極７、ドレイン電極８を作製する。
【００３６】上記までの工程において、ゲート端子３２
及びドレイン端子３３には、それぞれゲート電極２と同
時にゲート端子電極４２及びソース電極７と同時にドレ
イン端子電極４７が設けられている。
及びドレイン端子３３には、それぞれゲート電極２と同
時にゲート端子電極４２及びソース電極７と同時にドレ
イン端子電極４７が設けられている。
【００３７】次に、形成されたソース・ドレイン電極を
マスクとして不要なｎ+型非晶質シリコン層をエッチン
グ除去する。半導体層５の真性ａ−Ｓｉ膜も一部オーバ
ーエッチングされる。ここまで作製された基板上にパッ
シベーション膜５８としてシリコン窒化膜をプラズマＣ
ＶＤ法により概ね０．２〜０．５μｍの膜厚で被覆す
る。
マスクとして不要なｎ+型非晶質シリコン層をエッチン
グ除去する。半導体層５の真性ａ−Ｓｉ膜も一部オーバ
ーエッチングされる。ここまで作製された基板上にパッ
シベーション膜５８としてシリコン窒化膜をプラズマＣ
ＶＤ法により概ね０．２〜０．５μｍの膜厚で被覆す
る。
【００３８】以上は画素電極近傍を中心に述べてきた
が、本実施形態の製造工程により製造される図１のゲー
ト端子３２及びドレイン端子３３の電極構造断面は、そ
れぞれ図７（ａ）、図７（ｂ）のようになり、端子も含
めたパッシベーション膜５８被覆以後の製造工程は、以
下のようになる。
が、本実施形態の製造工程により製造される図１のゲー
ト端子３２及びドレイン端子３３の電極構造断面は、そ
れぞれ図７（ａ）、図７（ｂ）のようになり、端子も含
めたパッシベーション膜５８被覆以後の製造工程は、以
下のようになる。
【００３９】次に、ゲート電極２と共通電極３とソース
電極７、ドレイン電極８に電気信号の入出力を行うため
に、ソース電極７、ゲート端子電極４２及びドレイン端
子電極４７の上のパッシベーション膜５８の一部を開口
し、ソース電極７上には図６のようにコンタクトホール
１０が、ゲート端子電極４２及びドレイン端子電極４７
の上には、図７のようにそれぞれコンタクトホール６０
及びコンタクトホール７０が形成される。
電極７、ドレイン電極８に電気信号の入出力を行うため
に、ソース電極７、ゲート端子電極４２及びドレイン端
子電極４７の上のパッシベーション膜５８の一部を開口
し、ソース電極７上には図６のようにコンタクトホール
１０が、ゲート端子電極４２及びドレイン端子電極４７
の上には、図７のようにそれぞれコンタクトホール６０
及びコンタクトホール７０が形成される。
【００４０】ここまで作製された基板上に遮光性導電性
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍ被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離により、ゲート端子取出電極６２とドレイン端子取出
電極６７と遮光性画素電極６９を形成する。
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍ被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離により、ゲート端子取出電極６２とドレイン端子取出
電極６７と遮光性画素電極６９を形成する。
【００４１】最後に、特性を安定化させるために２００
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。
【００４２】本実施形態の場合、画素電極の段差を小さ
くするために、画素電極をソース・ドレイン電極より薄
くした。前記したように、段差が公知例１のそれより小
さいため、段差によって発生する配向不良がより発生し
にくくなる。また、画素電極に遮光性導電膜を適用して
いるので、表示に悪影響を与える光は透過しない。
くするために、画素電極をソース・ドレイン電極より薄
くした。前記したように、段差が公知例１のそれより小
さいため、段差によって発生する配向不良がより発生し
にくくなる。また、画素電極に遮光性導電膜を適用して
いるので、表示に悪影響を与える光は透過しない。
【００４３】次に、本発明の第３の実施形態について図
８、９を参照して説明する。本実施形態の一画素部分の
平面図は、第２の実施形態と同じであるので省略する。
又、パッシベーション膜を堆積させるまでの製造工程も
第２の実施形態と同じであるので、詳細な説明は省略す
る。図８は、図５のＢ−Ｂ’線に沿った断面図で、図９
は端子部の電極構造断面図である。
８、９を参照して説明する。本実施形態の一画素部分の
平面図は、第２の実施形態と同じであるので省略する。
又、パッシベーション膜を堆積させるまでの製造工程も
第２の実施形態と同じであるので、詳細な説明は省略す
る。図８は、図５のＢ−Ｂ’線に沿った断面図で、図９
は端子部の電極構造断面図である。
【００４４】ゲート電極２と共通電極３とソース電極
７、ドレイン電極８に電気信号の入出力を行うために、
ソース電極７、ゲート端子電極４２及びドレイン端子電
極４７の上のパッシベーション膜５８の一部を開口し、
ソース電極７上には図８のようにコンタクトホール１０
が、ゲート端子電極４２及びドレイン端子電極４７の上
には、図９のようにそれぞれコンタクトホール６０及び
コンタクトホール７０が形成される。
７、ドレイン電極８に電気信号の入出力を行うために、
ソース電極７、ゲート端子電極４２及びドレイン端子電
極４７の上のパッシベーション膜５８の一部を開口し、
ソース電極７上には図８のようにコンタクトホール１０
が、ゲート端子電極４２及びドレイン端子電極４７の上
には、図９のようにそれぞれコンタクトホール６０及び
コンタクトホール７０が形成される。
【００４５】ここまで作製された基板上に遮光性導電性
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍの膜厚
で、引き続き透明導電性膜（例えば、酸化インジウム
錫）を３０〜１００ｎｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離により、透明
導電性膜、遮光性導電性膜の順に二層膜を同時にパター
ニングし、下層画素電極７９、上層画素電極８９、ゲー
ト端子下層取出電極７２、ゲート端子上層取出電極８
２、ドレイン端子下層取出電極７７、ドレイン端子上層
取出電極８７を形成する。
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍの膜厚
で、引き続き透明導電性膜（例えば、酸化インジウム
錫）を３０〜１００ｎｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離により、透明
導電性膜、遮光性導電性膜の順に二層膜を同時にパター
ニングし、下層画素電極７９、上層画素電極８９、ゲー
ト端子下層取出電極７２、ゲート端子上層取出電極８
２、ドレイン端子下層取出電極７７、ドレイン端子上層
取出電極８７を形成する。
【００４６】次に、特性を安定化させるために２００〜
２８０℃、窒素中で０．５〜２時間熱処理を行う。これ
で横電界方式液晶表示装置用アクティブマトリックス基
板が完成する。
２８０℃、窒素中で０．５〜２時間熱処理を行う。これ
で横電界方式液晶表示装置用アクティブマトリックス基
板が完成する。
【００４７】本実施形態の特徴は、画素電極が遮光性導
電性膜と透明導電性膜の二層により形成されていること
である。このように二層とすることによって、画素電極
と同時に形成されるゲート端子やドレイン端子の電気的
接続性や信頼性がより良好となる。
電性膜と透明導電性膜の二層により形成されていること
である。このように二層とすることによって、画素電極
と同時に形成されるゲート端子やドレイン端子の電気的
接続性や信頼性がより良好となる。
【００４８】上述の本発明の実施形態においては、チャ
ネルエッチ型薄膜トランジスタについて述べたが、チャ
ネル保護型トランジスタにも適用可能であることは言う
までもない。
ネルエッチ型薄膜トランジスタについて述べたが、チャ
ネル保護型トランジスタにも適用可能であることは言う
までもない。
【００４９】
【発明の効果】以上のように、本発明のアクティブマト
リックス基板及びその製造方法に従えば、従来の画素電
極により生ずる段差を減らしているので、段差によって
発生する配向不良がより発生しにくくなる。又、本発明
を液晶表示装置に適用した場合、基板側から透過してき
たバックライト光が遮光層によって透過しないので、良
好な表示特性が得られる。更に、画素電極の膜厚をソー
ス・ドレイン電極より薄くする本発明の形態を適用すれ
ば、画素電極の段差によって発生する配向不良がより発
生しにくくなる。また、画素電極に遮光性導電膜を適用
しているので、表示に悪影響を与える光は透過しない。
リックス基板及びその製造方法に従えば、従来の画素電
極により生ずる段差を減らしているので、段差によって
発生する配向不良がより発生しにくくなる。又、本発明
を液晶表示装置に適用した場合、基板側から透過してき
たバックライト光が遮光層によって透過しないので、良
好な表示特性が得られる。更に、画素電極の膜厚をソー
ス・ドレイン電極より薄くする本発明の形態を適用すれ
ば、画素電極の段差によって発生する配向不良がより発
生しにくくなる。また、画素電極に遮光性導電膜を適用
しているので、表示に悪影響を与える光は透過しない。
【００５０】又、本発明の更に別の形態を適用すれば、
画素電極が遮光性導電性膜と透明導電性膜の二層により
形成されているので、画素電極と同時に形成されるゲー
ト端子やドレイン端子の電気的接続性や信頼性がより良
好となる。
画素電極が遮光性導電性膜と透明導電性膜の二層により
形成されているので、画素電極と同時に形成されるゲー
ト端子やドレイン端子の電気的接続性や信頼性がより良
好となる。
【図１】一般的な横電界方式液晶表示装置用アクティブ
マトリックス基板の回路概念図である。
マトリックス基板の回路概念図である。
【図２】本発明の第１の実施形態のアクティブマトリッ
クス基板の画素電極近傍の平面図である。
クス基板の画素電極近傍の平面図である。
【図３】図２の平面図の切断線Ａ−Ａ’に沿った断面図
である。
である。
【図４】本発明の第１の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。
クス基板の端子部の電極構造断面図である。
【図５】本発明の第２の実施形態のアクティブマトリッ
クス基板の画素電極近傍の平面図である。
クス基板の画素電極近傍の平面図である。
【図６】図５の平面図の切断線Ｂ−Ｂ’に沿った断面図
である。
である。
【図７】本発明の第２の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。
クス基板の端子部の電極構造断面図である。
【図８】本発明の第３の実施形態のアクティブマトリッ
クス基板の画素電極近傍の断面図である。
クス基板の画素電極近傍の断面図である。
【図９】本発明の第３の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。
クス基板の端子部の電極構造断面図である。
【図１０】公知例１のアクティブマトリックス基板の画
素電極近傍の平面図である。
素電極近傍の平面図である。
【図１１】図１０の平面図の切断線Ｃ−Ｃ’に沿った断
面図である。
面図である。
【図１２】公知例２のアクティブマトリックス基板の画
素電極近傍の平面図である。
素電極近傍の平面図である。
【図１３】図１２の平面図の切断線Ｄ−Ｄ’に沿った断
面図である。
面図である。
１ 透明絶縁性基板 ２ ゲート電極 ３ 共通電極 ４ ゲート絶縁膜 ５ 半導体層 ６ 遮光性半導体層 ７、９７、１０７ ソース電極 ８ ドレイン電極 ９、９９ 画素電極 １０、６０、７０ コンタクトホール １２ ゲート配線 １４ 共通配線 １６ オーミックコンタクト層 １８、５８、９８ パッシベーション膜 １９、１０９ 透明画素電極 ２０ ドレイン配線 ３２ ゲート端子 ３３ ドレイン端子 ４２ ゲート端子電極 ４７ ドレイン端子電極 ５２、６２ ゲート端子取出電極 ５７、６７ ドレイン端子取出電極 ６９ 遮光性画素電極 ７２ ゲート端子下層取出電極 ７７ ドレイン端子下層取出電極 ７９ 下層画素電極 ８２ ゲート端子上層取出電極 ８７ ドレイン端子上層取出電極 ８９ 上層画素電極
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Claims (15)
- 【請求項１】 基板の上に設けられたゲート配線を兼ね
るゲート電極及び共通電極と、前記ゲート電極及び前記
共通電極を含む前記基板を被覆する第１絶縁膜と、前記
第１絶縁膜の上に設けられた半導体層及び前記半導体層
と接続するソース・ドレイン配線と、前記ソース・ドレ
イン配線と接続される画素電極と、からなり、前記共通
電極及び前記画素電極は、互いに併行するそれぞれ櫛歯
状共通電極及び櫛歯状画素電極を有しており、前記櫛歯
状共通電極と前記櫛歯状画素電極との間に電圧を印加す
ることにより液晶の向きを制御するアクティブマトリッ
クス基板であって、前記櫛歯状画素電極が前記半導体層
及び前記ソース・ドレイン配線を含む前記第１絶縁膜を
被覆する第２絶縁膜上にあって、前記第２絶縁膜の開口
部を通して前記ソース・ドレイン配線と接続され、か
つ、前記基板から前記櫛歯状画素電極方向への光が少な
くとも前記櫛歯状画素電極を透過しないことを特徴とす
るアクティブマトリックス基板。 - 【請求項２】 前記櫛歯状画素電極は透明金属からな
り、前記櫛歯状画素電極下方の前記第１絶縁膜の上に遮
光性半導体層を有する請求項１記載のアクティブマトリ
ックス基板。 - 【請求項３】 前記遮光性半導体層は、前記櫛歯状画素
電極を平面上包含すべく設けられる請求項２記載のアク
ティブマトリックス基板。 - 【請求項４】 前記遮光性半導体層は、前記半導体層よ
りも薄く設けられる請求項２又は３記載のアクティブマ
トリックス基板。 - 【請求項５】 前記櫛歯状画素電極は遮光金属からなる
請求項１記載のアクティブマトリックス基板。 - 【請求項６】 前記櫛歯状画素電極は遮光金属及びその
上の透明金属からなる請求項１記載のアクティブマトリ
ックス基板。 - 【請求項７】 前記基板は透明絶縁性基板である請求項
１、２、３、４、５又は６記載のアクティブマトリック
ス基板。 - 【請求項８】 基板の上にゲート配線を兼ねるゲート電
極及び共通電極を形成し、前記ゲート電極及び前記共通
電極を含む前記基板を被覆する第１絶縁膜を堆積し、前
記第１絶縁膜の上に半導体膜を堆積し、前記半導体膜を
パターニングして半導体層を形成し、前記半導体層を含
む前記第１絶縁膜の上に第１金属膜を堆積し、前記第１
金属膜をパターニングして前記半導体層と接続するソー
ス・ドレイン配線を形成し、前記半導体層及び前記ソー
ス・ドレイン配線を含む前記第１絶縁膜を被覆する第２
絶縁膜を堆積し、前記第２絶縁膜に開口部を開口して前
記第２絶縁膜上に第２金属膜を堆積し、前記第２金属膜
をパターニングして前記ソース・ドレイン配線と接続す
る画素電極を形成するアクティブマトリックス基板の製
造方法であって、前記共通電極及び前記画素電極には、
それらの形成時に、互いに併行するそれぞれ櫛歯状共通
電極及び櫛歯状画素電極も併せて形成されており、か
つ、前記基板から前記櫛歯状画素電極に到る範囲内に遮
光膜が形成されていることを特徴とするアクティブマト
リックス基板の製造方法。 - 【請求項９】 前記半導体膜をパターニングして半導体
層を形成する工程において、前記第１絶縁膜の上には前
記半導体層と同時に前記半導体膜からなる遮光性半導体
層が形成され、前記第１金属膜をパターニングして前記
半導体層と接続するソース・ドレイン配線を形成する工
程において、前記遮光性半導体層の上には前記ソース・
ドレイン配線が形成されない請求項８記載のアクティブ
マトリックス基板の製造方法。 - 【請求項１０】 前記遮光性半導体層は、前記櫛歯状画
素電極下方に形成される請求項９記載のアクティブマト
リックス基板の製造方法。 - 【請求項１１】 前記遮光性半導体層は、前記櫛歯状画
素電極を平面上包含すべく形成される請求項１０記載の
アクティブマトリックス基板の製造方法。 - 【請求項１２】 前記第２金属膜は透明金属からなる請
求項８、９、１０又は１１記載のアクティブマトリック
ス基板の製造方法。 - 【請求項１３】 前記第２金属膜は遮光金属からなる請
求項８記載のアクティブマトリックス基板の製造方法。 - 【請求項１４】 前記第２金属膜は遮光金属及びその上
の透明金属からなる請求項８記載のアクティブマトリッ
クス基板の製造方法。 - 【請求項１５】 前記基板は透明絶縁性基板である請求
項８、９、１０、１１、１２、１３又は１４記載のアク
ティブマトリックス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275699A JP2001092379A (ja) | 1999-09-27 | 1999-09-27 | アクティブマトリックス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27275699A JP2001092379A (ja) | 1999-09-27 | 1999-09-27 | アクティブマトリックス基板及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001092379A true JP2001092379A (ja) | 2001-04-06 |
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ID=17518324
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|---|---|---|---|
| JP27275699A Pending JP2001092379A (ja) | 1999-09-27 | 1999-09-27 | アクティブマトリックス基板及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001092379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021140178A (ja) * | 2007-07-27 | 2021-09-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132263A (ja) * | 1990-09-21 | 1992-05-06 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0961835A (ja) * | 1995-08-22 | 1997-03-07 | Hitachi Ltd | 液晶表示基板およびその製造方法 |
| JPH09269508A (ja) * | 1996-03-29 | 1997-10-14 | Hosiden Corp | 液晶表示素子 |
| JPH103092A (ja) * | 1996-06-14 | 1998-01-06 | Oobayashi Seiko Kk | 液晶表示装置 |
| JPH1048670A (ja) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | アクティブマトリクス基板とその製法および液晶表示装置 |
| JPH1090655A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 表示装置 |
| JPH10232411A (ja) * | 1997-02-20 | 1998-09-02 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| JPH10307296A (ja) * | 1997-05-09 | 1998-11-17 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH1124095A (ja) * | 1997-07-02 | 1999-01-29 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH1164886A (ja) * | 1997-08-21 | 1999-03-05 | Sharp Corp | 表示装置 |
| JPH1195687A (ja) * | 1997-09-20 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1999
- 1999-09-27 JP JP27275699A patent/JP2001092379A/ja active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132263A (ja) * | 1990-09-21 | 1992-05-06 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0961835A (ja) * | 1995-08-22 | 1997-03-07 | Hitachi Ltd | 液晶表示基板およびその製造方法 |
| JPH09269508A (ja) * | 1996-03-29 | 1997-10-14 | Hosiden Corp | 液晶表示素子 |
| JPH103092A (ja) * | 1996-06-14 | 1998-01-06 | Oobayashi Seiko Kk | 液晶表示装置 |
| JPH1048670A (ja) * | 1996-08-07 | 1998-02-20 | Hitachi Ltd | アクティブマトリクス基板とその製法および液晶表示装置 |
| JPH1090655A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 表示装置 |
| JPH10232411A (ja) * | 1997-02-20 | 1998-09-02 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| JPH10307296A (ja) * | 1997-05-09 | 1998-11-17 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH1124095A (ja) * | 1997-07-02 | 1999-01-29 | Mitsubishi Electric Corp | 液晶表示装置 |
| JPH1164886A (ja) * | 1997-08-21 | 1999-03-05 | Sharp Corp | 表示装置 |
| JPH1195687A (ja) * | 1997-09-20 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021140178A (ja) * | 2007-07-27 | 2021-09-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7105341B2 (ja) | 2007-07-27 | 2022-07-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
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