JP2001092379A - Active matrix substrate and its manufacturing method - Google Patents
Active matrix substrate and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、横電界（ＩＰＳ）方式のアクティブマトリッ
クス基板及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly to an in-plane switching (IPS) active matrix substrate and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】横電界（ＩＰＳ）方式カラー液晶表示装
置は、液晶を介して互いに対向して配置される透明基板
のうち、その一方または両方の液晶側の単位画素に相当
する領域面に、遮光性画素電極と遮光性共通電極とが備
えられ、この画素電極と共通電極との間に透明基板面と
平行に発生させる電界によって前記液晶層を透過する光
を変調させるようにしたものである。このようなカラー
液晶表示装置は、その表示面に対して大きな角度視野か
ら観察しても色彩が変化しない鮮明な映像を認識でき、
いわゆる広角度視野に優れたものとして普及するように
なった。なお、このような構成からなる液晶表示装置と
しては、公知例１（特開平１１−５２４２０号公報）の
他にも特開昭６３−２１９０７号公報や特開平６−１６
０８７８号公報にも開示されている。2. Description of the Related Art An in-plane switching (IPS) color liquid crystal display device is provided on a transparent substrate disposed opposite to each other with a liquid crystal interposed therebetween, on an area surface corresponding to one or both liquid crystal unit pixels. A light-shielding pixel electrode and a light-shielding common electrode are provided, and light transmitted through the liquid crystal layer is modulated by an electric field generated between the pixel electrode and the common electrode in parallel with the transparent substrate surface. . Such a color liquid crystal display device can recognize a clear image whose color does not change even when observed from a large angle field of view with respect to its display surface,
It has come into widespread use as an excellent so-called wide-angle field of view. In addition, as a liquid crystal display device having such a configuration, besides the publicly known example 1 (Japanese Patent Application Laid-Open No. 11-52420), Japanese Patent Application Laid-Open No. 63-21907 and Japanese Patent Application Laid-Open
No. 0878 also discloses.
【０００３】一方、液晶表示装置の画面サイズは年々大
きくなる傾向である。画面サイズが大きくなるに従っ
て、ゲート配線やドレイン配線の電気抵抗を下げる必要
がある。同一の配線材料を使用する場合、抵抗を下げる
には配線幅を太くしたり、配線膜厚を厚くしたりする。
表示の開口率を維持するために、通常配線膜厚を厚くす
る。具体的にソース・ドレイン電極の膜厚は０．２〜
０．４μｍとなる。画素電極は通常ソース・ドレイン電
極と同一工程で形成されるので、画素電極の膜厚も０．
２〜０．４μｍとなる。On the other hand, the screen size of a liquid crystal display device tends to increase year by year. As the screen size increases, it is necessary to reduce the electrical resistance of the gate wiring and the drain wiring. When the same wiring material is used, to reduce the resistance, increase the wiring width or increase the wiring film thickness.
In order to maintain the display aperture ratio, the wiring thickness is usually increased. Specifically, the thickness of the source / drain electrode is 0.2 to
0.4 μm. Since the pixel electrode is usually formed in the same step as the source / drain electrode, the thickness of the pixel electrode is also 0.1 mm.
It becomes 2 to 0.4 μm.
【０００４】ここで、公知例１の特開平１１−５２４２
０号公報に開示されている液晶表示装置の一画素部分の
様子を以下に示す。図１０は、一画素部分の平面図であ
り、図１１は図１０のＣ−Ｃ’線に沿った断面図であ
る。Here, Japanese Patent Application Laid-Open No.
The state of one pixel portion of the liquid crystal display device disclosed in Japanese Patent Publication No. 0 is shown below. FIG. 10 is a plan view of one pixel portion, and FIG. 11 is a cross-sectional view taken along line CC ′ of FIG.
【０００５】画素電極９９は、ソース電極９７及びドレ
イン電極８と同一工程で作製しているので、画素電極９
９の段差はソース・ドレイン電極の膜厚と同じ０．２〜
０．４μｍとなる。本公知例の場合、ソース・ドレイン
電極と画素電極９９は遮光性の金属膜からなる。従っ
て、基板側から入射した光は画素電極９９を透過できな
い。図１１には図示していないが、パッシベーション膜
９８はゲート端子やドレイン端子で開口され、その上に
透明導電性膜が被覆・パターニングされている。ゲート
端子の断面図は特開平５−１６５０５９号公報の図６と
同様で、本発明の図４（ａ）とも同様である。ドレイン
端子の断面図は特開平５−１６５０５９号公報の図５と
同様で、本発明の図４（ｂ）とも同様である。Since the pixel electrode 99 is manufactured in the same process as the source electrode 97 and the drain electrode 8, the pixel electrode 9
The step of 9 is the same as the thickness of the source / drain electrodes.
0.4 μm. In the case of this known example, the source / drain electrodes and the pixel electrodes 99 are made of a light-shielding metal film. Therefore, light incident from the substrate side cannot pass through the pixel electrode 99. Although not shown in FIG. 11, the passivation film 98 is opened at a gate terminal or a drain terminal, and a transparent conductive film is coated and patterned on the opening. The sectional view of the gate terminal is the same as FIG. 6 of JP-A-5-165059, and is also the same as FIG. 4A of the present invention. The cross-sectional view of the drain terminal is the same as FIG. 5 of JP-A-5-165059, and is also the same as FIG. 4B of the present invention.
【０００６】次に，画素電極による段差を減らす例を、
公知例２［ＡＳＩＡ ＤＩＳＰＬＡＹ ’９８ 予稿集
ｐｐ．３７１−３７４］として示す。公知例２の一画素
部分の平面図を図１２に示す。図１３は図１２のＤ−
Ｄ’断面図である。Next, an example of reducing a step due to a pixel electrode will be described.
Known Example 2 [ASIA DISPLAY '98 Proceedings pp. 371-374]. FIG. 12 is a plan view of one pixel portion of the second conventional example. FIG. 13 shows D- in FIG.
It is D 'sectional drawing.
【０００７】透明画素電極１０９をソース電極１０７及
びドレイン電極８とは別な工程で透明導電性膜により形
成している。この場合、画素電極の段差は、ソース・ド
レイン電極と独立に設定できる透明画素電極１０９の膜
厚と同じ３０〜１００ｎｍとなる。透明画素電極１０９
は透明であるので、基板側から入射した光は画素電極を
透過する。[0007] The transparent pixel electrode 109 is formed of a transparent conductive film in a step different from that of the source electrode 107 and the drain electrode 8. In this case, the step of the pixel electrode is 30 to 100 nm, which is the same as the thickness of the transparent pixel electrode 109 which can be set independently of the source / drain electrodes. Transparent pixel electrode 109
Is transparent, so that light incident from the substrate side passes through the pixel electrode.
【０００８】他の公知例として、特開平５−１６５０５
９号公報がある。本公知例には、共通電極がなく、明ら
かに縦電界（ツイステッドネマチック：ＴＮ）方式用の
アクティブマトリックス基板である。本発明の第１の実
施形態のように遮光性半導体層６がない。本公知例はＴ
Ｎ式アクティブマトリックス基板であるので、画素電極
は透明である。一方、本発明の第２、３の実施形態の画
素電極は透明である必要はなく、遮光性導電膜である。Another known example is disclosed in Japanese Patent Application Laid-Open No. Hei 5-16505.
No. 9 publication. This known example is an active matrix substrate for a vertical electric field (twisted nematic: TN) system without a common electrode. There is no light-shielding semiconductor layer 6 as in the first embodiment of the present invention. This known example is T
Since it is an N-type active matrix substrate, the pixel electrodes are transparent. On the other hand, the pixel electrodes according to the second and third embodiments of the present invention need not be transparent, but are light-shielding conductive films.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、公知例
１の場合、画素電極をソース・ドレイン電極と同一工程
で作製しているので、画素電極の段差はソース・ドレイ
ン電極の膜厚と同じ０．２〜０．４μｍとなる。ところ
で、画面サイズが大きくなるに従って、ゲート電極やソ
ース・ドレイン電極の配線電気抵抗を下げる必要がある
が、同一の配線材料を使用する場合、抵抗を下げるには
配線幅を太くしたり、配線膜厚を厚くしたりする。表示
の開口率を維持するために、通常配線膜厚を厚くする。
具体的にソース・ドレイン電極の膜厚は０．２〜０．４
μｍとなる。従って、画素電極の段差を小さくすること
ができず、段差は大きくなる一方である。段差が大きく
なるので、配向不良がより発生しやすくなる。即ち、図
１１に示した画素電極部の段差（膜厚とほぼ同じ０．２
〜０．４μｍ）によって光が透過する画素電極周辺の配
向膜にはラビング時に十分圧力がかからずに配向しなく
なる。その配向しない領域では映像信号とは無関係に光
が透過する、いわゆる光漏れ不良が発生する。However, in the case of the known example 1, since the pixel electrode is formed in the same process as the source / drain electrode, the step of the pixel electrode is equal to the thickness of the source / drain electrode. It becomes 2 to 0.4 μm. By the way, as the screen size increases, it is necessary to reduce the wiring electric resistance of the gate electrode and the source / drain electrode. However, when using the same wiring material, to reduce the resistance, the wiring width must be increased or the wiring film must be thickened. Or increase the thickness. In order to maintain the display aperture ratio, the wiring thickness is usually increased.
Specifically, the thickness of the source / drain electrode is 0.2 to 0.4.
μm. Therefore, the step of the pixel electrode cannot be reduced, and the step is increasing. Since the step is large, poor alignment is more likely to occur. That is, the level difference of the pixel electrode portion shown in FIG.
.About.0.4 .mu.m), the alignment film around the pixel electrode, through which light is transmitted, does not receive sufficient pressure during rubbing and does not align. In a non-oriented region, light is transmitted regardless of the video signal, that is, a so-called light leakage defect occurs.
【００１０】公知例２の場合、画素電極の段差は透明導
電性膜の膜厚と同じ３０〜１００ｎｍとなるので、段差
に関しては配向不良がより発生しにくい。しかし、基板
から入射した光が信号電圧によって制御されず画素電極
部を透過するので、表示が白っぽくなる。本公知例では
透明画素電極を透過する光も利用することによって、開
口率を上げることを意図している。In the case of the known example 2, since the step of the pixel electrode is 30 to 100 nm, which is the same as the thickness of the transparent conductive film, poor alignment is less likely to occur with respect to the step. However, since the light incident from the substrate is not controlled by the signal voltage and passes through the pixel electrode portion, the display becomes whitish. In this known example, it is intended to increase the aperture ratio by utilizing the light transmitted through the transparent pixel electrode.
【００１１】本発明の目的は、横電界（ＩＰＳ）方式の
アクティブマトリックス基板において、配向膜の下地の
段差が小さくなり、かつ、基板背面からの光を遮光する
画素電極を有するアクティブマトリックス基板及びその
製造方法を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an active matrix substrate of an in-plane switching (IPS) method, in which a step on a base of an alignment film is reduced, and an active matrix substrate having a pixel electrode for shielding light from the back surface of the substrate. It is to provide a manufacturing method.
【００１２】[0012]
【課題を解決するための手段】本発明のアクティブマト
リックス基板は、基板の上に設けられたゲート配線を兼
ねるゲート電極及び共通電極と、前記ゲート電極及び前
記共通電極を含む前記基板を被覆する第１絶縁膜と、前
記第１絶縁膜の上に設けられた半導体層及び前記半導体
層と接続するソース・ドレイン配線と、前記ソース・ド
レイン配線と接続される画素電極と、からなり、前記共
通電極及び前記画素電極は、互いに併行するそれぞれ櫛
歯状共通電極及び櫛歯状画素電極を有しており、前記櫛
歯状共通電極と前記櫛歯状画素電極との間に電圧を印加
することにより液晶の向きを制御するアクティブマトリ
ックス基板であって、前記櫛歯状画素電極が、前記半導
体層及び前記ソース・ドレイン配線を含む前記第１絶縁
膜を被覆する第２絶縁膜上にあって、前記第２絶縁膜の
開口部を通して前記ソース・ドレイン配線と接続され、
かつ、前記基板から前記櫛歯状画素電極方向への光が少
なくとも前記櫛歯状画素電極を透過しないことを特徴と
し、第１の形態として、前記櫛歯状画素電極は透明金属
からなり、前記櫛歯状画素電極下方の前記第１絶縁膜の
上に遮光性半導体層を有し、前記遮光性半導体層は、前
記櫛歯状画素電極を平面上包含すべく設けられ、更に、
前記遮光性半導体層は、前記半導体層よりも薄く設けら
れてなる、というものである。According to the present invention, there is provided an active matrix substrate comprising a gate electrode provided on the substrate and a common electrode serving also as a gate wiring, and a cover covering the substrate including the gate electrode and the common electrode. The common electrode, comprising: an insulating film; a semiconductor layer provided on the first insulating film; a source / drain wiring connected to the semiconductor layer; and a pixel electrode connected to the source / drain wiring. And the pixel electrode has a comb-shaped common electrode and a comb-shaped pixel electrode respectively parallel to each other, and by applying a voltage between the comb-shaped common electrode and the comb-shaped pixel electrode, An active matrix substrate for controlling a direction of liquid crystal, wherein the comb-shaped pixel electrode covers the first insulating film including the semiconductor layer and the source / drain wiring. In the upper edge membrane, it is connected to the source-drain wiring through the opening of the second insulating film,
Further, light from the substrate in the direction of the comb-shaped pixel electrode is not transmitted at least through the comb-shaped pixel electrode. As a first mode, the comb-shaped pixel electrode is made of a transparent metal, A light-shielding semiconductor layer on the first insulating film below the comb-shaped pixel electrode, wherein the light-shielded semiconductor layer is provided to cover the comb-shaped pixel electrode on a plane;
The light-shielding semiconductor layer is provided to be thinner than the semiconductor layer.
【００１３】本発明のアクティブマトリックス基板は、
第２の形態として、前記櫛歯状画素電極は遮光金属から
なり、第３の形態として、前記櫛歯状画素電極は遮光金
属及びその上の透明金属からなる、というものである。The active matrix substrate of the present invention comprises:
As a second form, the comb-shaped pixel electrode is made of a light-shielding metal, and as a third form, the comb-shaped pixel electrode is made of a light-shielded metal and a transparent metal thereon.
【００１４】又、上記本発明のアクティブマトリックス
基板において、前記基板は透明絶縁性基板である、とい
うものである。Further, in the above active matrix substrate of the present invention, the substrate is a transparent insulating substrate.
【００１５】本発明のアクティブマトリックス基板の製
造方法は、基板の上にゲート配線を兼ねるゲート電極及
び共通電極を形成し、前記ゲート電極及び前記共通電極
を含む前記基板を被覆する第１絶縁膜を堆積し、前記第
１絶縁膜の上に半導体膜を堆積し、前記半導体膜をパタ
ーニングして半導体層を形成し、前記半導体層を含む前
記第１絶縁膜の上に第１金属膜を堆積し、前記第１金属
膜をパターニングして前記半導体層と接続するソース・
ドレイン配線を形成し、前記半導体層及び前記ソース・
ドレイン配線を含む前記第１絶縁膜を被覆する第２絶縁
膜を堆積し、前記第２絶縁膜に開口部を開口して前記第
２絶縁膜上に第２金属膜を堆積し、前記第２金属膜をパ
ターニングして前記ソース・ドレイン配線と接続する画
素電極を形成するアクティブマトリックス基板の製造方
法であって、前記共通電極及び前記画素電極には、それ
らの形成時に、互いに併行するそれぞれ櫛歯状共通電極
及び櫛歯状画素電極も併せて形成されており、かつ、前
記基板から前記櫛歯状画素電極に到る範囲内に遮光膜が
形成されていることを特徴とし、第１の形態として、前
記半導体膜をパターニングして半導体層を形成する工程
において、前記第１絶縁膜の上には前記半導体層と同時
に前記半導体膜からなる遮光性半導体層が形成され、前
記第１金属膜をパターニングして前記半導体層と接続す
るソース・ドレイン配線を形成する工程において、前記
遮光性半導体層の上には前記ソース・ドレイン配線が形
成されず、又、前記遮光性半導体層は、前記櫛歯状画素
電極下方に形成され、前記遮光性半導体層は、前記櫛歯
状画素電極を平面上包含すべく形成され、更に、前記第
２金属膜は透明金属からなる、というものである。According to a method of manufacturing an active matrix substrate of the present invention, a gate electrode serving also as a gate wiring and a common electrode are formed on a substrate, and a first insulating film covering the substrate including the gate electrode and the common electrode is formed. Depositing, depositing a semiconductor film on the first insulating film, patterning the semiconductor film to form a semiconductor layer, and depositing a first metal film on the first insulating film including the semiconductor layer. A source for patterning the first metal film and connecting to the semiconductor layer;
Forming a drain wiring, the semiconductor layer and the source
Depositing a second insulating film covering the first insulating film including the drain wiring, opening an opening in the second insulating film, and depositing a second metal film on the second insulating film; A method for manufacturing an active matrix substrate, wherein a pixel electrode connected to the source / drain wiring is formed by patterning a metal film, wherein the common electrode and the pixel electrode have comb teeth parallel to each other when they are formed. A first shape, wherein a light-shielding film is formed in a range from the substrate to the comb-shaped pixel electrode. In the step of patterning the semiconductor film to form a semiconductor layer, a light-shielding semiconductor layer made of the semiconductor film is formed simultaneously with the semiconductor layer on the first insulating film, and the first metal film is formed. Pa Forming the source / drain wiring connected to the semiconductor layer by performing cleaning, the source / drain wiring is not formed on the light shielding semiconductor layer, and the light shielding semiconductor layer is The light-shielding semiconductor layer is formed below the pixel electrode, and the light-shielding semiconductor layer is formed to include the comb-shaped pixel electrode on a plane, and the second metal film is made of a transparent metal.
【００１６】本発明のアクティブマトリックス基板の製
造方法は、第２の形態として、前記第２金属膜は遮光金
属からなり、第３の形態として、前記第２金属膜は遮光
金属及びその上の透明金属からなる、というものであ
る。According to a second aspect of the present invention, there is provided a method of manufacturing an active matrix substrate, wherein the second metal film is made of a light-shielding metal, and as a third aspect, the second metal film is a light-shielding metal and a transparent material thereon. It is made of metal.
【００１７】又、上記本発明のアクティブマトリックス
基板の製造方法において、前記基板は透明絶縁性基板で
ある、というものである。In the method for manufacturing an active matrix substrate according to the present invention, the substrate is a transparent insulating substrate.
【００１８】[0018]
【発明の実施の形態】本発明の第１の実施形態を図１〜
４を参照して説明する。図１は、一般的な横電界方式液
晶表示装置用アクティブマトリックス基板の回路概念図
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention is shown in FIGS.
This will be described with reference to FIG. FIG. 1 is a circuit conceptual diagram of a general active matrix substrate for an in-plane switching mode liquid crystal display device.
【００１９】透明絶縁性基板１、例えばガラス基板上
に、複数のゲート配線１２と複数の共通配線１４が複数
のドレイン配線２０に対して直交して設けられている。
ゲート配線１２とドレイン配線２０の交点付近に薄膜ト
ランジスタが設けられ、それと電気的に接続された画素
電極９がある。この画素電極９と共通電極３とによっ
て、横電界を液晶層に印加できるようにしている。これ
らの薄膜トランジスタ、画素電極、共通電極はアレイ状
に設けられている。ここで、これらの薄膜トランジス
タ、画素電極、共通電極の一組を一画素とする。A plurality of gate wirings 12 and a plurality of common wirings 14 are provided on a transparent insulating substrate 1, for example, a glass substrate, at right angles to a plurality of drain wirings 20.
A thin film transistor is provided near the intersection of the gate line 12 and the drain line 20, and there is a pixel electrode 9 electrically connected to the thin film transistor. By the pixel electrode 9 and the common electrode 3, a horizontal electric field can be applied to the liquid crystal layer. These thin film transistors, pixel electrodes, and common electrodes are provided in an array. Here, one set of the thin film transistor, the pixel electrode, and the common electrode is defined as one pixel.
【００２０】以下に、第１の実施形態について説明す
る。図２は、本実施形態の一画素部分の平面図である。
図３は、図２のＡ−Ａ’線に沿った断面図である。The first embodiment will be described below. FIG. 2 is a plan view of one pixel portion of the present embodiment.
FIG. 3 is a sectional view taken along line AA ′ of FIG.
【００２１】ゲート電極用金属としてＴｉ／Ａｌ（上層
がＴｉ、下層がＡｌの意味）、Ｍｏ、Ｃｒ等を透明絶縁
性基板１上にスパッタリング法等により概ね０．１〜
０．４μｍの膜厚で被覆する。フォトリソグラフィー
法、エッチング、レジスト剥離によりゲート電極２と共
通電極３を形成する。As a gate electrode metal, Ti / Al (the upper layer means Ti and the lower layer means Al), Mo, Cr, etc. are formed on the transparent insulating substrate 1 by a sputtering method or the like.
Coat with a thickness of 0.4 μm. The gate electrode 2 and the common electrode 3 are formed by photolithography, etching, and resist stripping.
【００２２】次に、ゲート電極２と共通電極３を覆って
基板一面にプラズマＣＶＤ法によりゲート絶縁膜４とな
るシリコン窒化膜を概ね０．２〜０．６μｍの膜厚で、
半導体層５及び遮光性半導体層６となる真性非晶質シリ
コン膜（真性ａ−Ｓｉ膜）を概ね０．１〜０．３μｍの
膜厚で、オーミックコンタクト層１６となるｎ+型ａ−
Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離によりｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニ
ングし、オーミックコンタクト層１６、半導体層５及び
上層がｎ+型ａ−Ｓｉ膜、下層が真性ａ−Ｓｉ膜からな
る遮光性半導体層６を形成する。ここで、シリコン窒化
膜の形成条件としては、シラン流量１００ｓｃｃｍ程
度、アンモニア流量２００ｓｃｃｍ程度、窒素流量２０
００ｓｃｃｍ程度、成膜室圧力１２０Ｐａ程度、高周波
電力密度０．１Ｗ／ｃｍ2程度、基板温度３００℃程度
が標準的である。真性ａ−Ｓｉ膜の形成条件としては、
シラン流量２５０〜３２０ｓｃｃｍ程度、水素流量７０
０〜１０００ｓｃｃｍ程度、成膜室圧力１００〜１２０
Ｐａ程度、高周波電力密度０．０２〜０．０５Ｗ／ｃｍ
2程度、基板温度２６０〜３１０℃程度が標準的であ
る。ｎ+型ａ−Ｓｉ膜の形成条件としては、シラン流量
４０〜７０ｓｃｃｍ程度、水素ベース０．５％フォスフ
ィンの混合ガス流量２００〜３５０ｓｃｃｍ程度、成膜
室圧力１００〜１２０Ｐａ程度、高周波電力密度０．０
１〜０．０５Ｗ／ｃｍ2程度、基板温度２６０〜３１０
℃程度が標準的である。Next, a silicon nitride film serving as a gate insulating film 4 is formed on the entire surface of the substrate so as to cover the gate electrode 2 and the common electrode 3 by a plasma CVD method to a thickness of about 0.2 to 0.6 μm.
An intrinsic amorphous silicon film (intrinsic a-Si film) serving as the semiconductor layer 5 and the light-shielding semiconductor layer 6 has a thickness of about 0.1 to 0.3 μm and an n + -type a- serving as the ohmic contact layer 16.
The Si film is continuously coated with a film thickness of approximately 10 to 70 nm. The n + -type a-Si film and the intrinsic a-Si film are patterned by photolithography, etching, and resist stripping, and the ohmic contact layer 16, the semiconductor layer 5, and the upper layer are n + -type a-Si films, and the lower layer is the intrinsic a- A light-shielding semiconductor layer 6 made of a Si film is formed. Here, the conditions for forming the silicon nitride film include a silane flow rate of about 100 sccm, an ammonia flow rate of about 200 sccm, and a nitrogen flow rate of about 20 sccm.
The standard is about 00 sccm, the film forming chamber pressure is about 120 Pa, the high frequency power density is about 0.1 W / cm 2 , and the substrate temperature is about 300 ° C. Conditions for forming the intrinsic a-Si film include:
Silane flow rate of about 250 to 320 sccm, hydrogen flow rate of 70
About 0 to 1000 sccm, film forming chamber pressure 100 to 120
About Pa, high frequency power density 0.02 to 0.05 W / cm
A standard of about 2 and a substrate temperature of about 260 to 310 ° C. are standard. The conditions for forming the n + -type a-Si film include a silane flow rate of about 40 to 70 sccm, a hydrogen-based 0.5% phosphine mixed gas flow rate of about 200 to 350 sccm, a film formation chamber pressure of about 100 to 120 Pa, and a high-frequency power density of about 0. 0
About 1 to 0.05 W / cm 2 , substrate temperature 260 to 310
C is typical.
【００２３】続いて、ゲート絶縁膜４、オーミックコン
タクト層１６上にＭｏ、Ｃｒ等の金属をスパッタリング
法により概ね０．２〜０．４μｍの膜厚で被覆する。フ
ォトリソグラフィー法、エッチング、レジスト剥離によ
りソース電極７、ドレイン電極８を形成する。Subsequently, a metal such as Mo or Cr is coated on the gate insulating film 4 and the ohmic contact layer 16 to a thickness of about 0.2 to 0.4 μm by sputtering. The source electrode 7 and the drain electrode 8 are formed by photolithography, etching, and resist stripping.
【００２４】次に、形成されたソース・ドレイン電極を
マスクとして不要なｎ+型ａ−Ｓｉ膜をエッチング除去
する。半導体層５の真性ａ−Ｓｉ膜も一部オーバーエッ
チングされる（本工程はチャネルエッチングと呼ばれて
いる。）。このとき同時に、遮光性半導体層６の上層を
構成するｎ+型ａ−Ｓｉ膜の全部と下層を構成する真性
ａ−Ｓｉ膜の一部もエッチングされる。その結果、遮光
性半導体層６の膜厚は、真性ａ−Ｓｉ膜の膜厚よりオー
バーエッチングされる分だけ薄くなり、概ね０．０５〜
０．２μｍになる。Next, unnecessary n + -type a-Si films are removed by etching using the formed source / drain electrodes as a mask. Part of the intrinsic a-Si film of the semiconductor layer 5 is also over-etched (this step is called channel etching). At this time, all of the n + -type a-Si film constituting the upper layer of the light-shielding semiconductor layer 6 and a part of the intrinsic a-Si film constituting the lower layer are simultaneously etched. As a result, the thickness of the light-shielding semiconductor layer 6 becomes smaller than that of the intrinsic a-Si film by an amount corresponding to over-etching, and is approximately 0.05 to
0.2 μm.
【００２５】次に、基板上にパッシベーション膜１８と
してシリコン窒化膜をプラズマＣＶＤ法により概ね０．
２〜０．５μｍの膜厚で被覆する。Next, a silicon nitride film is formed on the substrate as a passivation film 18 by a plasma CVD method.
Coating is performed with a film thickness of 2 to 0.5 μm.
【００２６】以上は画素電極近傍について述べてきた
が、上記の製造工程により製造される図１のゲート端子
３２及びドレイン端子３３の電極構造断面は、それぞれ
図４（ａ）、図４（ｂ）のようになる。While the vicinity of the pixel electrode has been described above, the cross section of the electrode structure of the gate terminal 32 and the drain terminal 33 of FIG. 1 manufactured by the above manufacturing process is shown in FIGS. 4 (a) and 4 (b), respectively. become that way.
【００２７】ゲート端子３２及びドレイン端子３３に
は、それぞれゲート電極２と同時にゲート端子電極４２
及びソース電極７と同時にドレイン端子電極４７が設け
られる。ソース電極７、ゲート端子電極４２及びドレイ
ン端子電極４７の上のパッシベーション膜１８の一部を
開口し、ソース電極７上には図３のようにコンタクトホ
ール１０が、ゲート端子電極４２及びドレイン端子電極
４７の上には、図４のようにそれぞれコンタクトホール
６０及びコンタクトホール７０が形成される。The gate terminal 32 and the drain terminal 33 are respectively connected to the gate electrode 2 and the gate terminal electrode 42 simultaneously.
A drain terminal electrode 47 is provided at the same time as the source electrode 7. A part of the passivation film 18 on the source electrode 7, the gate terminal electrode 42 and the drain terminal electrode 47 is opened, and the contact hole 10 is formed on the source electrode 7 as shown in FIG. A contact hole 60 and a contact hole 70 are respectively formed on 47 as shown in FIG.
【００２８】次に、ここまで作製された基板上に透明導
電性膜（例えば、酸化インジウム錫）を３０〜１００ｎ
ｍ被覆する。フォトリソグラフィー法、エッチング、レ
ジスト剥離により、ゲート端子取出電極５２、ドレイン
端子取出電極５７及び透明画素電極１９を作製する。こ
こで、本発明によれば、表示をつかさどる画素部の透明
画素電極１９の下方には、遮光性半導体層６が平面形状
が透明画素電極１９と同じ同じ大きさ或いは若干大きく
形成される。というのは、このアクティブマトリックス
基板を用いた液晶表示装置において、遮光性半導体層６
より透明画素電極１９が大きくなると、遮光性半導体層
６よりはみ出した部分の透明画素電極１９から光が漏
れ、良好な表示特性が得られない。また、露光の位置合
わせ精度を考慮すると、必然的にそのような画素電極１
９と遮光性半導体層６との寸法関係にならざるを得な
い。Next, a transparent conductive film (for example, indium tin oxide) is formed on the substrate thus manufactured for 30 to 100 nm.
m. The gate terminal extraction electrode 52, the drain terminal extraction electrode 57, and the transparent pixel electrode 19 are formed by photolithography, etching, and resist stripping. Here, according to the present invention, the light-shielding semiconductor layer 6 is formed below the transparent pixel electrode 19 in the pixel portion that controls display in the same planar shape as the transparent pixel electrode 19 or slightly larger. That is, in the liquid crystal display device using this active matrix substrate, the light-shielding semiconductor layer 6
When the size of the transparent pixel electrode 19 becomes larger, light leaks from the transparent pixel electrode 19 in a portion protruding from the light-shielding semiconductor layer 6, and good display characteristics cannot be obtained. Also, in consideration of the alignment accuracy of exposure, such a pixel electrode 1
9 and the light-shielding semiconductor layer 6.
【００２９】最後に、特性を安定化させるために２００
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。Finally, to stabilize the characteristics, 200
Heat treatment is performed in nitrogen at 280 ° C. for 0.5 to 2 hours. Thus, an active matrix substrate for a horizontal electric field type liquid crystal display device is completed.
【００３０】本実施形態の特徴は、透明画素電極１９の
下に遮光性半導体層６が設けられていることである。本
実施形態の画素電極の段差は公知例１のそれより小さ
い。よって、段差によって発生する配向不良がより発生
しにくくなる。本実施形態を液晶表示装置に適用した場
合、基板側から透過してきたバックライト光が遮光性半
導体層６により透明画素電極１９を透過しないので、良
好な表示特性が得られる。というのは、透明画素電極１
９上の電界は画素電極と垂直の縦方向であるので、横電
界方式においてはこの部分に光を透過させ、表示に悪影
響を与えてはならない。公知例２は、この点において問
題を有しており、透明画素電極から映像信号によって制
御されずに透過してきた光によって表示特性は白っぽく
なる。The feature of this embodiment is that the light-shielding semiconductor layer 6 is provided below the transparent pixel electrode 19. The step of the pixel electrode of the present embodiment is smaller than that of the known example 1. Therefore, poor alignment caused by the steps is less likely to occur. When this embodiment is applied to a liquid crystal display device, good display characteristics can be obtained because the backlight light transmitted from the substrate side does not transmit through the transparent pixel electrode 19 due to the light-shielding semiconductor layer 6. This is because the transparent pixel electrode 1
Since the electric field on the vertical line 9 is in the vertical direction perpendicular to the pixel electrode, in the horizontal electric field system, light should be transmitted through this portion and the display should not be adversely affected. Known example 2 has a problem in this point, and the display characteristics become whitish due to the light transmitted from the transparent pixel electrode without being controlled by the video signal.
【００３１】本実施形態では、遮光性半導体層６が真性
非晶質シリコン半導体層で形成されている。そのため、
青及び緑の光をほぼ遮光できる。一方、赤の光に対して
は４０％ほど透過してしまう。このような不具合に対し
ては、赤のカラーフィルターの透過率だけをより低くす
ることやバックライトの赤の光強度だけを低くすること
によって対処することができる。In this embodiment, the light-shielding semiconductor layer 6 is formed of an intrinsic amorphous silicon semiconductor layer. for that reason,
Almost all blue and green light can be blocked. On the other hand, about 40% of the red light is transmitted. Such a defect can be dealt with by lowering only the transmittance of the red color filter or lowering only the red light intensity of the backlight.
【００３２】次に、本発明の第２の実施形態を図５〜７
を参照して説明する。図５は、本実施形態の一画素部分
の平面図である。図６は、図５のＢ−Ｂ’線に沿った断
面図である。Next, a second embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 5 is a plan view of one pixel portion of the present embodiment. FIG. 6 is a cross-sectional view along the line BB ′ of FIG.
【００３３】ゲート電極用金属としてＴｉ／Ａｌ、Ｍ
ｏ、Ｃｒ等を透明絶縁性基板１上にスパッタリング法等
により概ね０．１〜０．４μｍの膜厚で被覆する。フォ
トリソグラフィー法、エッチング、レジスト剥離により
ゲート電極２と共通電極３を形成する。Ti / Al, M as gate metal
O, Cr, etc. are coated on the transparent insulating substrate 1 to a thickness of about 0.1 to 0.4 μm by sputtering or the like. The gate electrode 2 and the common electrode 3 are formed by photolithography, etching, and resist stripping.
【００３４】ゲート電極２と共通電極３を覆って基板一
面にプラズマＣＶＤ法により、ゲート絶縁膜４となるシ
リコン窒化膜を概ね０．２〜０．６μｍの膜厚で、半導
体層５となる真性ａ−Ｓｉ膜を概ね０．１〜０．３μｍ
の膜厚で、オーミックコンタクト層１６となるｎ+型ａ
−Ｓｉ膜を概ね１０〜７０ｎｍの膜厚で連続的に被覆す
る。フォトリソグラフィー法、エッチング、剥離により
ｎ+型ａ−Ｓｉ膜と真性ａ−Ｓｉ膜をパターニングし、
オーミックコンタクト層１６と半導体層５を形成する。
ここで、シリコン窒化膜の形成条件は第１の実施形態と
同様である。A silicon nitride film serving as a gate insulating film 4 is formed on the entire surface of the substrate so as to cover the gate electrode 2 and the common electrode 3 by a plasma CVD method so as to have a thickness of about 0.2 to 0.6 μm and an intrinsic semiconductor layer 5 serving as a semiconductor layer. The a-Si film is approximately 0.1 to 0.3 μm
N + type a that becomes the ohmic contact layer 16
-Continuously coat the Si film with a thickness of approximately 10 to 70 nm. The n + type a-Si film and the intrinsic a-Si film are patterned by photolithography, etching and peeling,
The ohmic contact layer 16 and the semiconductor layer 5 are formed.
Here, the conditions for forming the silicon nitride film are the same as in the first embodiment.
【００３５】次に、ゲート絶縁膜４、オーミックコンタ
クト層１６上にＣｒ等の金属をスパッタリング法により
概ね０．２〜０．４μｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離によりソース
電極７、ドレイン電極８を作製する。Next, a metal such as Cr is coated on the gate insulating film 4 and the ohmic contact layer 16 in a thickness of about 0.2 to 0.4 μm by sputtering. The source electrode 7 and the drain electrode 8 are formed by photolithography, etching, and resist stripping.
【００３６】上記までの工程において、ゲート端子３２
及びドレイン端子３３には、それぞれゲート電極２と同
時にゲート端子電極４２及びソース電極７と同時にドレ
イン端子電極４７が設けられている。In the steps up to the above, the gate terminal 32
In addition, the drain terminal 33 is provided with the gate terminal electrode 42 and the source electrode 7 simultaneously with the gate electrode 2 and the drain terminal electrode 47, respectively.
【００３７】次に、形成されたソース・ドレイン電極を
マスクとして不要なｎ+型非晶質シリコン層をエッチン
グ除去する。半導体層５の真性ａ−Ｓｉ膜も一部オーバ
ーエッチングされる。ここまで作製された基板上にパッ
シベーション膜５８としてシリコン窒化膜をプラズマＣ
ＶＤ法により概ね０．２〜０．５μｍの膜厚で被覆す
る。Next, unnecessary n + -type amorphous silicon layers are etched away using the formed source / drain electrodes as a mask. The intrinsic a-Si film of the semiconductor layer 5 is also partially over-etched. A silicon nitride film is formed as a passivation film 58 on the
It is coated with a film thickness of approximately 0.2 to 0.5 μm by the VD method.
【００３８】以上は画素電極近傍を中心に述べてきた
が、本実施形態の製造工程により製造される図１のゲー
ト端子３２及びドレイン端子３３の電極構造断面は、そ
れぞれ図７（ａ）、図７（ｂ）のようになり、端子も含
めたパッシベーション膜５８被覆以後の製造工程は、以
下のようになる。Although the above description has focused on the vicinity of the pixel electrode, the electrode structure cross sections of the gate terminal 32 and the drain terminal 33 of FIG. 1 manufactured by the manufacturing process of this embodiment are shown in FIGS. As shown in FIG. 7B, the manufacturing process after covering the passivation film 58 including the terminals is as follows.
【００３９】次に、ゲート電極２と共通電極３とソース
電極７、ドレイン電極８に電気信号の入出力を行うため
に、ソース電極７、ゲート端子電極４２及びドレイン端
子電極４７の上のパッシベーション膜５８の一部を開口
し、ソース電極７上には図６のようにコンタクトホール
１０が、ゲート端子電極４２及びドレイン端子電極４７
の上には、図７のようにそれぞれコンタクトホール６０
及びコンタクトホール７０が形成される。Next, in order to input and output electric signals to and from the gate electrode 2, the common electrode 3, the source electrode 7, and the drain electrode 8, the passivation film on the source electrode 7, the gate terminal electrode 42 and the drain terminal electrode 47 is formed. A contact hole 10 is formed on the source electrode 7 as shown in FIG.
The contact holes 60 as shown in FIG.
And a contact hole 70 are formed.
【００４０】ここまで作製された基板上に遮光性導電性
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍ被覆す
る。フォトリソグラフィー法、エッチング、レジスト剥
離により、ゲート端子取出電極６２とドレイン端子取出
電極６７と遮光性画素電極６９を形成する。The substrate thus manufactured is coated with a light-shielding conductive film (for example, a metal such as Cr) in a thickness of 30 to 100 nm. The gate terminal extraction electrode 62, the drain terminal extraction electrode 67, and the light blocking pixel electrode 69 are formed by photolithography, etching, and resist stripping.
【００４１】最後に、特性を安定化させるために２００
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで横電界方式液晶表示装置用アクティブマトリックス
基板が完成する。Finally, to stabilize the characteristics, 200
Heat treatment is performed in nitrogen at 280 ° C. for 0.5 to 2 hours. Thus, an active matrix substrate for a horizontal electric field type liquid crystal display device is completed.
【００４２】本実施形態の場合、画素電極の段差を小さ
くするために、画素電極をソース・ドレイン電極より薄
くした。前記したように、段差が公知例１のそれより小
さいため、段差によって発生する配向不良がより発生し
にくくなる。また、画素電極に遮光性導電膜を適用して
いるので、表示に悪影響を与える光は透過しない。In the case of this embodiment, the pixel electrode is made thinner than the source / drain electrodes in order to reduce the level difference between the pixel electrodes. As described above, since the step is smaller than that of the known example 1, the alignment defect caused by the step is less likely to occur. In addition, since a light-blocking conductive film is used for the pixel electrode, light that adversely affects display is not transmitted.
【００４３】次に、本発明の第３の実施形態について図
８、９を参照して説明する。本実施形態の一画素部分の
平面図は、第２の実施形態と同じであるので省略する。
又、パッシベーション膜を堆積させるまでの製造工程も
第２の実施形態と同じであるので、詳細な説明は省略す
る。図８は、図５のＢ−Ｂ’線に沿った断面図で、図９
は端子部の電極構造断面図である。Next, a third embodiment of the present invention will be described with reference to FIGS. A plan view of one pixel portion of the present embodiment is the same as that of the second embodiment, and thus will be omitted.
In addition, the manufacturing process up to the deposition of the passivation film is the same as that of the second embodiment, and a detailed description is omitted. FIG. 8 is a sectional view taken along the line BB ′ of FIG.
FIG. 3 is a sectional view of an electrode structure of a terminal portion.
【００４４】ゲート電極２と共通電極３とソース電極
７、ドレイン電極８に電気信号の入出力を行うために、
ソース電極７、ゲート端子電極４２及びドレイン端子電
極４７の上のパッシベーション膜５８の一部を開口し、
ソース電極７上には図８のようにコンタクトホール１０
が、ゲート端子電極４２及びドレイン端子電極４７の上
には、図９のようにそれぞれコンタクトホール６０及び
コンタクトホール７０が形成される。In order to input and output electric signals to and from the gate electrode 2, the common electrode 3, the source electrode 7, and the drain electrode 8,
A part of the passivation film 58 on the source electrode 7, the gate terminal electrode 42 and the drain terminal electrode 47 is opened,
The contact hole 10 is formed on the source electrode 7 as shown in FIG.
However, a contact hole 60 and a contact hole 70 are respectively formed on the gate terminal electrode 42 and the drain terminal electrode 47 as shown in FIG.
【００４５】ここまで作製された基板上に遮光性導電性
膜（例えば、Ｃｒ等の金属）を３０〜１００ｎｍの膜厚
で、引き続き透明導電性膜（例えば、酸化インジウム
錫）を３０〜１００ｎｍの膜厚で被覆する。フォトリソ
グラフィー法、エッチング、レジスト剥離により、透明
導電性膜、遮光性導電性膜の順に二層膜を同時にパター
ニングし、下層画素電極７９、上層画素電極８９、ゲー
ト端子下層取出電極７２、ゲート端子上層取出電極８
２、ドレイン端子下層取出電極７７、ドレイン端子上層
取出電極８７を形成する。A light-shielding conductive film (for example, a metal such as Cr) having a thickness of 30 to 100 nm and a transparent conductive film (for example, indium tin oxide) having a thickness of 30 to 100 nm are successively formed on the substrate thus manufactured. Coat with a film thickness. The two-layer film is simultaneously patterned in the order of the transparent conductive film and the light-shielding conductive film by photolithography, etching, and resist stripping, and the lower pixel electrode 79, the upper pixel electrode 89, the gate terminal lower extraction electrode 72, and the gate terminal upper layer. Extraction electrode 8
2. A drain terminal lower layer extraction electrode 77 and a drain terminal upper layer extraction electrode 87 are formed.
【００４６】次に、特性を安定化させるために２００〜
２８０℃、窒素中で０．５〜２時間熱処理を行う。これ
で横電界方式液晶表示装置用アクティブマトリックス基
板が完成する。Next, in order to stabilize the characteristics, 200 to
Heat treatment is performed at 280 ° C. in nitrogen for 0.5 to 2 hours. Thus, an active matrix substrate for a horizontal electric field type liquid crystal display device is completed.
【００４７】本実施形態の特徴は、画素電極が遮光性導
電性膜と透明導電性膜の二層により形成されていること
である。このように二層とすることによって、画素電極
と同時に形成されるゲート端子やドレイン端子の電気的
接続性や信頼性がより良好となる。The feature of this embodiment is that the pixel electrode is formed of two layers of a light-shielding conductive film and a transparent conductive film. With such two layers, the electrical connectivity and reliability of the gate terminal and the drain terminal formed simultaneously with the pixel electrode are further improved.
【００４８】上述の本発明の実施形態においては、チャ
ネルエッチ型薄膜トランジスタについて述べたが、チャ
ネル保護型トランジスタにも適用可能であることは言う
までもない。In the above-described embodiment of the present invention, a channel-etch type thin film transistor has been described. However, it is needless to say that the present invention can be applied to a channel protection type transistor.
【００４９】[0049]
【発明の効果】以上のように、本発明のアクティブマト
リックス基板及びその製造方法に従えば、従来の画素電
極により生ずる段差を減らしているので、段差によって
発生する配向不良がより発生しにくくなる。又、本発明
を液晶表示装置に適用した場合、基板側から透過してき
たバックライト光が遮光層によって透過しないので、良
好な表示特性が得られる。更に、画素電極の膜厚をソー
ス・ドレイン電極より薄くする本発明の形態を適用すれ
ば、画素電極の段差によって発生する配向不良がより発
生しにくくなる。また、画素電極に遮光性導電膜を適用
しているので、表示に悪影響を与える光は透過しない。As described above, according to the active matrix substrate and the method of manufacturing the same according to the present invention, since the step caused by the conventional pixel electrode is reduced, defective alignment caused by the step is less likely to occur. Further, when the present invention is applied to a liquid crystal display device, good display characteristics can be obtained because the backlight light transmitted from the substrate side is not transmitted by the light shielding layer. Further, when the embodiment of the present invention in which the film thickness of the pixel electrode is made thinner than that of the source / drain electrode is applied, poor alignment caused by the step of the pixel electrode is less likely to occur. In addition, since a light-blocking conductive film is used for the pixel electrode, light that adversely affects display is not transmitted.
【００５０】又、本発明の更に別の形態を適用すれば、
画素電極が遮光性導電性膜と透明導電性膜の二層により
形成されているので、画素電極と同時に形成されるゲー
ト端子やドレイン端子の電気的接続性や信頼性がより良
好となる。Further, if still another form of the present invention is applied,
Since the pixel electrode is formed of the two layers of the light-shielding conductive film and the transparent conductive film, the electrical connectivity and reliability of the gate terminal and the drain terminal formed simultaneously with the pixel electrode are further improved.
【図１】一般的な横電界方式液晶表示装置用アクティブ
マトリックス基板の回路概念図である。FIG. 1 is a schematic circuit diagram of a general active matrix substrate for an in-plane switching mode liquid crystal display device.
【図２】本発明の第１の実施形態のアクティブマトリッ
クス基板の画素電極近傍の平面図である。FIG. 2 is a plan view showing the vicinity of a pixel electrode of the active matrix substrate according to the first embodiment of the present invention.
【図３】図２の平面図の切断線Ａ−Ａ’に沿った断面図
である。FIG. 3 is a cross-sectional view taken along a cutting line AA ′ in the plan view of FIG. 2;
【図４】本発明の第１の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。FIG. 4 is a sectional view of an electrode structure of a terminal portion of the active matrix substrate according to the first embodiment of the present invention.
【図５】本発明の第２の実施形態のアクティブマトリッ
クス基板の画素電極近傍の平面図である。FIG. 5 is a plan view showing the vicinity of a pixel electrode of an active matrix substrate according to a second embodiment of the present invention.
【図６】図５の平面図の切断線Ｂ−Ｂ’に沿った断面図
である。FIG. 6 is a cross-sectional view taken along section line BB ′ of the plan view of FIG. 5;
【図７】本発明の第２の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。FIG. 7 is a sectional view of an electrode structure of a terminal portion of an active matrix substrate according to a second embodiment of the present invention.
【図８】本発明の第３の実施形態のアクティブマトリッ
クス基板の画素電極近傍の断面図である。FIG. 8 is a sectional view near a pixel electrode of an active matrix substrate according to a third embodiment of the present invention.
【図９】本発明の第３の実施形態のアクティブマトリッ
クス基板の端子部の電極構造断面図である。FIG. 9 is a sectional view of an electrode structure of a terminal portion of an active matrix substrate according to a third embodiment of the present invention.
【図１０】公知例１のアクティブマトリックス基板の画
素電極近傍の平面図である。FIG. 10 is a plan view showing the vicinity of a pixel electrode of an active matrix substrate according to a known example 1.
【図１１】図１０の平面図の切断線Ｃ−Ｃ’に沿った断
面図である。FIG. 11 is a sectional view taken along the line CC ′ of the plan view of FIG. 10;
【図１２】公知例２のアクティブマトリックス基板の画
素電極近傍の平面図である。FIG. 12 is a plan view showing the vicinity of a pixel electrode of an active matrix substrate according to a known example 2.
【図１３】図１２の平面図の切断線Ｄ−Ｄ’に沿った断
面図である。FIG. 13 is a cross-sectional view taken along section line DD ′ of the plan view of FIG. 12;
１ 透明絶縁性基板 ２ ゲート電極 ３ 共通電極 ４ ゲート絶縁膜 ５ 半導体層 ６ 遮光性半導体層 ７、９７、１０７ ソース電極 ８ ドレイン電極 ９、９９ 画素電極 １０、６０、７０ コンタクトホール １２ ゲート配線 １４ 共通配線 １６ オーミックコンタクト層 １８、５８、９８ パッシベーション膜 １９、１０９ 透明画素電極 ２０ ドレイン配線 ３２ ゲート端子 ３３ ドレイン端子 ４２ ゲート端子電極 ４７ ドレイン端子電極 ５２、６２ ゲート端子取出電極 ５７、６７ ドレイン端子取出電極 ６９ 遮光性画素電極 ７２ ゲート端子下層取出電極 ７７ ドレイン端子下層取出電極 ７９ 下層画素電極 ８２ ゲート端子上層取出電極 ８７ ドレイン端子上層取出電極 ８９ 上層画素電極 DESCRIPTION OF SYMBOLS 1 Transparent insulating substrate 2 Gate electrode 3 Common electrode 4 Gate insulating film 5 Semiconductor layer 6 Light-shielding semiconductor layer 7, 97, 107 Source electrode 8 Drain electrode 9, 99 Pixel electrode 10, 60, 70 Contact hole 12 Gate wiring 14 Common Wiring 16 Ohmic contact layer 18, 58, 98 Passivation film 19, 109 Transparent pixel electrode 20 Drain wiring 32 Gate terminal 33 Drain terminal 42 Gate terminal electrode 47 Drain terminal electrode 52, 62 Gate terminal extraction electrode 57, 67 Drain terminal extraction electrode 69 Light-shielding pixel electrode 72 Gate terminal lower layer extraction electrode 77 Drain terminal lower layer extraction electrode 79 Lower layer pixel electrode 82 Gate terminal upper layer extraction electrode 87 Drain terminal upper layer extraction electrode 89 Upper layer pixel electrode
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Claims (15)
るゲート電極及び共通電極と、前記ゲート電極及び前記
共通電極を含む前記基板を被覆する第１絶縁膜と、前記
第１絶縁膜の上に設けられた半導体層及び前記半導体層
と接続するソース・ドレイン配線と、前記ソース・ドレ
イン配線と接続される画素電極と、からなり、前記共通
電極及び前記画素電極は、互いに併行するそれぞれ櫛歯
状共通電極及び櫛歯状画素電極を有しており、前記櫛歯
状共通電極と前記櫛歯状画素電極との間に電圧を印加す
ることにより液晶の向きを制御するアクティブマトリッ
クス基板であって、前記櫛歯状画素電極が前記半導体層
及び前記ソース・ドレイン配線を含む前記第１絶縁膜を
被覆する第２絶縁膜上にあって、前記第２絶縁膜の開口
部を通して前記ソース・ドレイン配線と接続され、か
つ、前記基板から前記櫛歯状画素電極方向への光が少な
くとも前記櫛歯状画素電極を透過しないことを特徴とす
るアクティブマトリックス基板。A gate electrode provided on the substrate and also serving as a gate wiring and a common electrode; a first insulating film covering the substrate including the gate electrode and the common electrode; And a source / drain wiring connected to the semiconductor layer, and a pixel electrode connected to the source / drain wiring, wherein the common electrode and the pixel electrode are comb-shaped in parallel with each other. An active matrix substrate, comprising: a common electrode and a comb-shaped pixel electrode, wherein a voltage is applied between the comb-shaped common electrode and the comb-shaped pixel electrode to control the direction of liquid crystal. The comb-shaped pixel electrode is on a second insulating film covering the first insulating film including the semiconductor layer and the source / drain wiring, and the saw is formed through an opening in the second insulating film. An active matrix substrate which is connected to a drain electrode and which does not transmit light from the substrate in the direction of the comb-shaped pixel electrode at least through the comb-shaped pixel electrode.
り、前記櫛歯状画素電極下方の前記第１絶縁膜の上に遮
光性半導体層を有する請求項１記載のアクティブマトリ
ックス基板。2. The active matrix substrate according to claim 1, wherein said comb-shaped pixel electrode is made of a transparent metal, and has a light-shielding semiconductor layer on said first insulating film below said comb-shaped pixel electrode.
電極を平面上包含すべく設けられる請求項２記載のアク
ティブマトリックス基板。3. The active matrix substrate according to claim 2, wherein the light-shielding semiconductor layer is provided so as to cover the comb-shaped pixel electrode on a plane.
りも薄く設けられる請求項２又は３記載のアクティブマ
トリックス基板。4. The active matrix substrate according to claim 2, wherein said light-shielding semiconductor layer is provided thinner than said semiconductor layer.
請求項１記載のアクティブマトリックス基板。5. The active matrix substrate according to claim 1, wherein said comb-shaped pixel electrode is made of a light shielding metal.
上の透明金属からなる請求項１記載のアクティブマトリ
ックス基板。6. The active matrix substrate according to claim 1, wherein said comb-shaped pixel electrode is made of a light-shielding metal and a transparent metal thereon.
１、２、３、４、５又は６記載のアクティブマトリック
ス基板。7. The active matrix substrate according to claim 1, wherein said substrate is a transparent insulating substrate.
極及び共通電極を形成し、前記ゲート電極及び前記共通
電極を含む前記基板を被覆する第１絶縁膜を堆積し、前
記第１絶縁膜の上に半導体膜を堆積し、前記半導体膜を
パターニングして半導体層を形成し、前記半導体層を含
む前記第１絶縁膜の上に第１金属膜を堆積し、前記第１
金属膜をパターニングして前記半導体層と接続するソー
ス・ドレイン配線を形成し、前記半導体層及び前記ソー
ス・ドレイン配線を含む前記第１絶縁膜を被覆する第２
絶縁膜を堆積し、前記第２絶縁膜に開口部を開口して前
記第２絶縁膜上に第２金属膜を堆積し、前記第２金属膜
をパターニングして前記ソース・ドレイン配線と接続す
る画素電極を形成するアクティブマトリックス基板の製
造方法であって、前記共通電極及び前記画素電極には、
それらの形成時に、互いに併行するそれぞれ櫛歯状共通
電極及び櫛歯状画素電極も併せて形成されており、か
つ、前記基板から前記櫛歯状画素電極に到る範囲内に遮
光膜が形成されていることを特徴とするアクティブマト
リックス基板の製造方法。8. A gate electrode and a common electrode serving also as a gate wiring are formed on a substrate, a first insulating film covering the substrate including the gate electrode and the common electrode is deposited, and a first insulating film is formed. Depositing a semiconductor film thereon, patterning the semiconductor film to form a semiconductor layer, depositing a first metal film on the first insulating film including the semiconductor layer,
Patterning a metal film to form a source / drain wiring connected to the semiconductor layer, and covering the first insulating film including the semiconductor layer and the source / drain wiring
Depositing an insulating film, opening an opening in the second insulating film, depositing a second metal film on the second insulating film, patterning the second metal film, and connecting to the source / drain wiring; A method of manufacturing an active matrix substrate for forming a pixel electrode, wherein the common electrode and the pixel electrode include:
At the time of their formation, a comb-shaped common electrode and a comb-shaped pixel electrode which are respectively parallel to each other are also formed together, and a light-shielding film is formed in a range from the substrate to the comb-shaped pixel electrode. A method for manufacturing an active matrix substrate.
層を形成する工程において、前記第１絶縁膜の上には前
記半導体層と同時に前記半導体膜からなる遮光性半導体
層が形成され、前記第１金属膜をパターニングして前記
半導体層と接続するソース・ドレイン配線を形成する工
程において、前記遮光性半導体層の上には前記ソース・
ドレイン配線が形成されない請求項８記載のアクティブ
マトリックス基板の製造方法。9. A step of forming a semiconductor layer by patterning the semiconductor film, wherein a light-shielding semiconductor layer made of the semiconductor film is formed on the first insulating film simultaneously with the semiconductor layer. In the step of forming a source / drain wiring connected to the semiconductor layer by patterning a metal film, the source / drain wiring is formed on the light-shielding semiconductor layer.
9. The method for manufacturing an active matrix substrate according to claim 8, wherein the drain wiring is not formed.
素電極下方に形成される請求項９記載のアクティブマト
リックス基板の製造方法。10. The method of claim 9, wherein the light-shielding semiconductor layer is formed below the comb-shaped pixel electrode.
素電極を平面上包含すべく形成される請求項１０記載の
アクティブマトリックス基板の製造方法。11. The method for manufacturing an active matrix substrate according to claim 10, wherein the light-shielding semiconductor layer is formed so as to cover the comb-shaped pixel electrode on a plane.
求項８、９、１０又は１１記載のアクティブマトリック
ス基板の製造方法。12. The method of manufacturing an active matrix substrate according to claim 8, wherein said second metal film is made of a transparent metal.
求項８記載のアクティブマトリックス基板の製造方法。13. The method according to claim 8, wherein the second metal film is made of a light shielding metal.
の透明金属からなる請求項８記載のアクティブマトリッ
クス基板の製造方法。14. The method according to claim 8, wherein the second metal film is made of a light-shielding metal and a transparent metal thereon.
項８、９、１０、１１、１２、１３又は１４記載のアク
ティブマトリックス基板の製造方法。15. The method of manufacturing an active matrix substrate according to claim 8, wherein the substrate is a transparent insulating substrate.
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| JP27275699A JP2001092379A (en) | 1999-09-27 | 1999-09-27 | Active matrix substrate and its manufacturing method |
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| Publication number | Priority date | Publication date | Assignee | Title |
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