JP2001084158A - マイクロプロセッサ及びエミュレーションシステム - Google Patents
マイクロプロセッサ及びエミュレーションシステムInfo
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- JP2001084158A JP2001084158A JP25877399A JP25877399A JP2001084158A JP 2001084158 A JP2001084158 A JP 2001084158A JP 25877399 A JP25877399 A JP 25877399A JP 25877399 A JP25877399 A JP 25877399A JP 2001084158 A JP2001084158 A JP 2001084158A
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- emulation
- central processing
- processing unit
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Abstract
(57)【要約】
【課題】 ユーザシステムの開発効率の向上を図るため
の技術を提供することにある。 【解決手段】 アンスタック後に、中央処理装置（２１
３）を命令待ち状態に遷移させるためのフォルト信号を
アサートし、上記中央処理装置の命令待ち状態で、その
命令待ち状態の解除要求信号がアサートされることによ
り、上記中央処理装置の命令待ち状態を解除する制御手
段（２１６Ｄ）とを含んでマイクロプロセッサを構成す
る。制御手段により、フォルト信号がアサートされ、上
記中央処理装置の命令待ち状態で、その命令待ち状態の
解除要求信号がアサートされることにより、上記中央処
理装置の命令待ち状態を解除する。このことが、異なる
マイクロプロセッサを同期化させ、エミューションの並
列化によりユーザシステムの開発効率の向上を達成す
る。
の技術を提供することにある。 【解決手段】 アンスタック後に、中央処理装置（２１
３）を命令待ち状態に遷移させるためのフォルト信号を
アサートし、上記中央処理装置の命令待ち状態で、その
命令待ち状態の解除要求信号がアサートされることによ
り、上記中央処理装置の命令待ち状態を解除する制御手
段（２１６Ｄ）とを含んでマイクロプロセッサを構成す
る。制御手段により、フォルト信号がアサートされ、上
記中央処理装置の命令待ち状態で、その命令待ち状態の
解除要求信号がアサートされることにより、上記中央処
理装置の命令待ち状態を解除する。このことが、異なる
マイクロプロセッサを同期化させ、エミューションの並
列化によりユーザシステムの開発効率の向上を達成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、さらにはそれにおけるシステムデバッグのための
エミュレーションシステムに関する。
ータ、さらにはそれにおけるシステムデバッグのための
エミュレーションシステムに関する。
【０００２】
【従来の技術】マイクロプロセッサ（マイクロコンピュ
ータ）応用機器の開発において、その応用システムのデ
バッグやそのシステムの詳細な評価を行うため、インサ
ーキットエミュレータが使用されている。インサーキッ
トエミュレータは、ソフトウェア開発用の親計算機と、
開発中のターゲットシステムとの間に接続され、そのタ
ーゲットシステムに含まれるマイクロプロセッサ（ター
ゲットプロセッサ）の機能を代行する一方でデバッガと
しての機能をもち、詳細なシステムデバッグを支援す
る。かかるエミュレータは、その本体から延長されたケ
ーブルの先端が、ターゲットプロセッサ用ソケットなど
の接栓を介してターゲットシステムに結合可能とされ、
さらに、エミュレーション実行中に各種データやステー
タス信号などを実時間でサンプリングし、それをトレー
スメモリ部などに格納する実時間トレース機能やエミュ
レーション動作を実質的に停止させるブレーク機能など
の各種デバッグ機能を備える。
ータ）応用機器の開発において、その応用システムのデ
バッグやそのシステムの詳細な評価を行うため、インサ
ーキットエミュレータが使用されている。インサーキッ
トエミュレータは、ソフトウェア開発用の親計算機と、
開発中のターゲットシステムとの間に接続され、そのタ
ーゲットシステムに含まれるマイクロプロセッサ（ター
ゲットプロセッサ）の機能を代行する一方でデバッガと
しての機能をもち、詳細なシステムデバッグを支援す
る。かかるエミュレータは、その本体から延長されたケ
ーブルの先端が、ターゲットプロセッサ用ソケットなど
の接栓を介してターゲットシステムに結合可能とされ、
さらに、エミュレーション実行中に各種データやステー
タス信号などを実時間でサンプリングし、それをトレー
スメモリ部などに格納する実時間トレース機能やエミュ
レーション動作を実質的に停止させるブレーク機能など
の各種デバッグ機能を備える。
【０００３】また、実チップでありながら、ソフトウェ
アの実行状態をリアルタイムにトレースするための機能
や、デバッグのために内蔵ＲＡＭ（ランダム・アクセス
・メモリ）に対するデータのリード／ライトを可能とす
るオンチップデバッグ機能を備えたマイクロコンピュー
タが提供されている。ここで、実チップとは、ユーザシ
ステムに実際に搭載されるＣＰＵを指し、エミュレーシ
ョンにおける必要情報を外部出力可能に構成されたエミ
ュレーション用チップと区別される。
アの実行状態をリアルタイムにトレースするための機能
や、デバッグのために内蔵ＲＡＭ（ランダム・アクセス
・メモリ）に対するデータのリード／ライトを可能とす
るオンチップデバッグ機能を備えたマイクロコンピュー
タが提供されている。ここで、実チップとは、ユーザシ
ステムに実際に搭載されるＣＰＵを指し、エミュレーシ
ョンにおける必要情報を外部出力可能に構成されたエミ
ュレーション用チップと区別される。
【０００４】尚、エミュレータの動作について記載され
た文献の例としては、１９８９年６月２０日に電波新聞
社から発行された「マイコン開発のすべて（第７８頁か
ら第９５頁）」がある。
た文献の例としては、１９８９年６月２０日に電波新聞
社から発行された「マイコン開発のすべて（第７８頁か
ら第９５頁）」がある。
【０００５】
【発明が解決しようとする課題】ユーザシステムによっ
ては、処理能力の向上を図るため、複数のＣＰＵ（中央
処理装置）が搭載されることがある。従来のエミュレー
ションにおいては、基本的に一つのＣＰＵ毎に１台のエ
ミュレータが必要とされているため、例えば２個のＣＰ
Ｕが搭載されるユーザシステムにおいては、基本的には
２台のエミュレータが必要とされる。
ては、処理能力の向上を図るため、複数のＣＰＵ（中央
処理装置）が搭載されることがある。従来のエミュレー
ションにおいては、基本的に一つのＣＰＵ毎に１台のエ
ミュレータが必要とされているため、例えば２個のＣＰ
Ｕが搭載されるユーザシステムにおいては、基本的には
２台のエミュレータが必要とされる。
【０００６】しかしながら、２個のＣＰＵが搭載される
ユーザシステムに、２台のエミュレータを繋いだとして
も、２個のＣＰＵ相互間の同期がとれていないために、
同時にエミュレーション実行することはできない。つま
り、ユーザシステムに２台のエミュレータを繋いだとし
ても、一方のエミュレーション中は、他方のエミュレー
タにおいてターゲットプログラムの実行が停止される
が、あるいは、一方のエミュレーション中は、他方のＣ
ＰＵソケットには実チップを装着するようにしていた。
ユーザシステムに、２台のエミュレータを繋いだとして
も、２個のＣＰＵ相互間の同期がとれていないために、
同時にエミュレーション実行することはできない。つま
り、ユーザシステムに２台のエミュレータを繋いだとし
ても、一方のエミュレーション中は、他方のエミュレー
タにおいてターゲットプログラムの実行が停止される
が、あるいは、一方のエミュレーション中は、他方のＣ
ＰＵソケットには実チップを装着するようにしていた。
【０００７】上記のように２個のＣＰＵが搭載されるユ
ーザシステムのエミュレーションにおいては、例え２台
のエミュレータを繋いだとしても、別々にエミュレーシ
ョンしなければならないため、ユーザシステムの開発効
率の向上が妨げられた。
ーザシステムのエミュレーションにおいては、例え２台
のエミュレータを繋いだとしても、別々にエミュレーシ
ョンしなければならないため、ユーザシステムの開発効
率の向上が妨げられた。
【０００８】本発明の目的は、ユーザシステムの開発効
率の向上を図るための技術を提供することにある。
率の向上を図るための技術を提供することにある。
【０００９】本発明の別の目的は、複数のＣＰＵを有す
るユーザシステムのエミュレーションにおいてターゲッ
トプログラムの同時実行を可能とするための技術を提供
することにある。
るユーザシステムのエミュレーションにおいてターゲッ
トプログラムの同時実行を可能とするための技術を提供
することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、ユーザプログラム実行中にブレ
ーク条件が成立することにより、ブレークモードに遷移
するためのスタック処理を行い、ブレークモードにおい
てブレークモードから復帰するための復帰命令を実行す
ることでユーザモードへ遷移するためのアンスタック処
理を行う中央処理装置と、上記アンスタック後に、上記
中央処理装置を命令待ち状態に遷移させるためのフォル
ト信号をアサートし、上記中央処理装置の命令待ち状態
で、その命令待ち状態の解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る制御手段とを含んでマイクロプロセッサを構成する。
ーク条件が成立することにより、ブレークモードに遷移
するためのスタック処理を行い、ブレークモードにおい
てブレークモードから復帰するための復帰命令を実行す
ることでユーザモードへ遷移するためのアンスタック処
理を行う中央処理装置と、上記アンスタック後に、上記
中央処理装置を命令待ち状態に遷移させるためのフォル
ト信号をアサートし、上記中央処理装置の命令待ち状態
で、その命令待ち状態の解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る制御手段とを含んでマイクロプロセッサを構成する。
【００１３】上記の手段によれば、制御手段は、フォル
ト信号をアサートし、上記中央処理装置の命令待ち状態
で、その命令待ち状態の解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る。このことが、異なるマイクロプロセッサを同期化さ
せ、エミューションの並列化によりユーザシステムの開
発効率の向上を達成する。
ト信号をアサートし、上記中央処理装置の命令待ち状態
で、その命令待ち状態の解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る。このことが、異なるマイクロプロセッサを同期化さ
せ、エミューションの並列化によりユーザシステムの開
発効率の向上を達成する。
【００１４】また、ユーザプログラム実行中にブレーク
条件が成立することにより、ブレークモードに遷移する
ためのスタック処理を行い、ブレークモードにおいてブ
レークモードから復帰するための復帰命令を実行するこ
とでユーザモードへ遷移するためのアンスタック処理を
行う中央処理装置と、上下関係の判別フラグを記憶する
ための判別フラグ記憶手段と、上記判別フラグ記憶手段
に記憶されている判別フラグの状態が上位を示す場合、
マイクロプロセッサの外部に出力される命令待ち状態の
解除要求信号を上記アンスタック処理後にアサートする
第１制御手段と、上記判別フラグ記憶手段に記憶されて
いる判別フラグの状態が下位を示す場合、上記アンスタ
ック後に、上記中央処理装置を命令待ち状態に遷移させ
るためのフォルト信号をアサートし、上記中央処理装置
の命令待ち状態で、その解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る第２制御手段とを含んでマイクロプロセッサを構成す
る。
条件が成立することにより、ブレークモードに遷移する
ためのスタック処理を行い、ブレークモードにおいてブ
レークモードから復帰するための復帰命令を実行するこ
とでユーザモードへ遷移するためのアンスタック処理を
行う中央処理装置と、上下関係の判別フラグを記憶する
ための判別フラグ記憶手段と、上記判別フラグ記憶手段
に記憶されている判別フラグの状態が上位を示す場合、
マイクロプロセッサの外部に出力される命令待ち状態の
解除要求信号を上記アンスタック処理後にアサートする
第１制御手段と、上記判別フラグ記憶手段に記憶されて
いる判別フラグの状態が下位を示す場合、上記アンスタ
ック後に、上記中央処理装置を命令待ち状態に遷移させ
るためのフォルト信号をアサートし、上記中央処理装置
の命令待ち状態で、その解除要求信号がアサートされる
ことにより、上記中央処理装置の命令待ち状態を解除す
る第２制御手段とを含んでマイクロプロセッサを構成す
る。
【００１５】上記の手段によれば、第２制御手段は、フ
ォルト信号をアサートし、上記中央処理装置の命令待ち
状態で、その命令待ち状態の解除要求信号をアサートす
ることにより、上記中央処理装置の命令待ち状態を解除
する。このことが、異なるマイクロプロセッサを同期化
させ、エミューションの並列化によりユーザシステムの
開発効率の向上を達成する。
ォルト信号をアサートし、上記中央処理装置の命令待ち
状態で、その命令待ち状態の解除要求信号をアサートす
ることにより、上記中央処理装置の命令待ち状態を解除
する。このことが、異なるマイクロプロセッサを同期化
させ、エミューションの並列化によりユーザシステムの
開発効率の向上を達成する。
【００１６】このとき、外部からのバスリクエスト又は
バス開放要求に応じて、上記中央処理装置を命令実行待
ち状態に遷移させるためのフォルト信号をアサートする
バスコントローラと、上記バスコントローラからのフォ
ルト信号と上記フォルト制御回路からのフォルト信号と
の論理和を得てそれを上記中央処理装置に供給するゲー
ト回路とを設けることができる。
バス開放要求に応じて、上記中央処理装置を命令実行待
ち状態に遷移させるためのフォルト信号をアサートする
バスコントローラと、上記バスコントローラからのフォ
ルト信号と上記フォルト制御回路からのフォルト信号と
の論理和を得てそれを上記中央処理装置に供給するゲー
ト回路とを設けることができる。
【００１７】そしてそのようなマイクロプロセッサと、
エミュレータ本体とを含んでエミュレーションシステム
を構成する。
エミュレータ本体とを含んでエミュレーションシステム
を構成する。
【００１８】
【発明の実施の形態】図５には本発明にかかるエミュレ
ーションシステムの全体的な構成例が示される。
ーションシステムの全体的な構成例が示される。
【００１９】図５に示されるようにこのエミュレーショ
ンシステムは、特に制限されないが、ユーザシステム５
１に搭載された第１エミュレーションプロセッサ５１１
及び第２エミュレーションプロセッサ５１２、エミュー
レータ本体５２、及び制御コンピュータ５３とを含む。
ンシステムは、特に制限されないが、ユーザシステム５
１に搭載された第１エミュレーションプロセッサ５１１
及び第２エミュレーションプロセッサ５１２、エミュー
レータ本体５２、及び制御コンピュータ５３とを含む。
【００２０】ユーザシステム５１は、２個のＣＰＵソケ
ットを有し、それぞれＣＰＵが装着される。第１エミュ
レーションプロセッサ５１１及び第２エミュレーション
プロセッサ５１２は、基本的には、当該ユーザシステム
５１に本来搭載される実チップと同等の機能を有すると
ともに、内部バス情報の外部出力が可能に構成されたエ
ミュレーション用チップとされる。
ットを有し、それぞれＣＰＵが装着される。第１エミュ
レーションプロセッサ５１１及び第２エミュレーション
プロセッサ５１２は、基本的には、当該ユーザシステム
５１に本来搭載される実チップと同等の機能を有すると
ともに、内部バス情報の外部出力が可能に構成されたエ
ミュレーション用チップとされる。
【００２１】第１エミュレーションプロセッサ５１１及
び第２エミュレーションプロセッサ５１２とも、当該チ
ップをシステムボードに搭載した状態でのデバッグを可
能とするオンチップデバッグ機能を有する。特に、第１
エミュレーションプロセッサ５１１は、その近傍に設け
られたコネクタ５１３及びそれに結合されたケーブル５
２４を介してエミュレータ本体５２に接続されることに
より、上記オンチップデバッグ機能によるデバッグが行
われるようになっている。また、第２エミュレーション
プロセッサ５１２の外部端子はユーザシステム５１のＣ
ＰＵソケットを介してユーザシステムに結合されるとと
もに、ケーブル５２５を介してエミュレータ本体５２に
結合される。これにより、第２エミュレーションプロセ
ッサ５１２のエミュレーション情報をエミュレータ本体
５２において収集することができる。制御コンピュータ
５３は、特に制限されないが、パーソナルコンピュータ
とされ、ケーブル５１６を介してエミュレータ本体５２
に結合されることにより、このエミュレータ本体５２と
の間で、エミュレーションに関する各種制御情報や収集
データのやり取りが可能とされる。
び第２エミュレーションプロセッサ５１２とも、当該チ
ップをシステムボードに搭載した状態でのデバッグを可
能とするオンチップデバッグ機能を有する。特に、第１
エミュレーションプロセッサ５１１は、その近傍に設け
られたコネクタ５１３及びそれに結合されたケーブル５
２４を介してエミュレータ本体５２に接続されることに
より、上記オンチップデバッグ機能によるデバッグが行
われるようになっている。また、第２エミュレーション
プロセッサ５１２の外部端子はユーザシステム５１のＣ
ＰＵソケットを介してユーザシステムに結合されるとと
もに、ケーブル５２５を介してエミュレータ本体５２に
結合される。これにより、第２エミュレーションプロセ
ッサ５１２のエミュレーション情報をエミュレータ本体
５２において収集することができる。制御コンピュータ
５３は、特に制限されないが、パーソナルコンピュータ
とされ、ケーブル５１６を介してエミュレータ本体５２
に結合されることにより、このエミュレータ本体５２と
の間で、エミュレーションに関する各種制御情報や収集
データのやり取りが可能とされる。
【００２２】図１には、上記エミュレータ本体５２の構
成例が示される。
成例が示される。
【００２３】図１に示されるように、このエミュレータ
本体５２は、特に制限されないが、互いに異なるエミュ
レーション機能として、インサーキットエミュレーショ
ン（ＩＣＥ）機能と、オンチップデバッグ機能とを有す
る。ＩＣＥ機能はＩＣＥ機能ブロックによって実現され
る。このＩＣＥ機能ブロックは、コントロールＣＰＵ１
１、ブレーク回路１２、トレース回路１３、モニタ回路
１４、ファームＲＡＭ（ランダム・アクセス・メモリ）
１５、パフォーマンス回路１６とを含む。そして、オン
チップデバッグ機能は、コントロールＣＰＵ１１やオン
チップコントローラ１７によって実現される。
本体５２は、特に制限されないが、互いに異なるエミュ
レーション機能として、インサーキットエミュレーショ
ン（ＩＣＥ）機能と、オンチップデバッグ機能とを有す
る。ＩＣＥ機能はＩＣＥ機能ブロックによって実現され
る。このＩＣＥ機能ブロックは、コントロールＣＰＵ１
１、ブレーク回路１２、トレース回路１３、モニタ回路
１４、ファームＲＡＭ（ランダム・アクセス・メモリ）
１５、パフォーマンス回路１６とを含む。そして、オン
チップデバッグ機能は、コントロールＣＰＵ１１やオン
チップコントローラ１７によって実現される。
【００２４】コントロールＣＰＵ１１は、コントロール
バス２３を介してブレーク回路１２、トレース回路１
３、モニタ回路１４、ファームＲＡＭ１５、及びパフォ
ーマンス回路１６、及びオンチップコントローラ１７に
結合され、それらに対して各種情報のやり取りが可能と
される。また、第２エミュレーションプロセッサ５１２
は、エミュレーションバス２４を介してブレーク回路１
２、トレース回路１３、モニタ回路１４、ファームＲＡ
Ｍ１５、及びパフォーマンス回路１６に結合され、第２
エミュレーションプロセッサ５１２のエミュレーション
動作における各種情報の収集等が可能とされる。オンチ
ップコントローラ１７は、信号線２５を介して第１エミ
ュレーションプロセッサ５１１に結合され、後述する所
定の通信プロトコルに従って各種情報のやり取りが可能
とされる。
バス２３を介してブレーク回路１２、トレース回路１
３、モニタ回路１４、ファームＲＡＭ１５、及びパフォ
ーマンス回路１６、及びオンチップコントローラ１７に
結合され、それらに対して各種情報のやり取りが可能と
される。また、第２エミュレーションプロセッサ５１２
は、エミュレーションバス２４を介してブレーク回路１
２、トレース回路１３、モニタ回路１４、ファームＲＡ
Ｍ１５、及びパフォーマンス回路１６に結合され、第２
エミュレーションプロセッサ５１２のエミュレーション
動作における各種情報の収集等が可能とされる。オンチ
ップコントローラ１７は、信号線２５を介して第１エミ
ュレーションプロセッサ５１１に結合され、後述する所
定の通信プロトコルに従って各種情報のやり取りが可能
とされる。
【００２５】ブレーク回路１２は、エミュレーションバ
ス２４の状態を監視してその状態が予め設定されている
状態に到達したときにエミュレーション動作をブレーク
する。トレース回路１３は、エミュレーションバス２４
に与えられるデータやアドレスさらには制御情報を逐次
トレースして蓄える。モニタ回路１４は、制御コンピュ
ータ５３からインタフェース２１を介してエミュレーシ
ョンバス２４をモニタを可能とするために設けられてい
る。ファームＲＡＭ１５は、第２エミュレーションプロ
セッサ５１２で実行されるプログラムを格納するために
設けられる。パフォーマンス回路１６は、上記トレース
情報に基づいて第２エミュレーションプロセッサ５１２
の性能測定、例えば実行時間の測定などを行うために設
けられる。
ス２４の状態を監視してその状態が予め設定されている
状態に到達したときにエミュレーション動作をブレーク
する。トレース回路１３は、エミュレーションバス２４
に与えられるデータやアドレスさらには制御情報を逐次
トレースして蓄える。モニタ回路１４は、制御コンピュ
ータ５３からインタフェース２１を介してエミュレーシ
ョンバス２４をモニタを可能とするために設けられてい
る。ファームＲＡＭ１５は、第２エミュレーションプロ
セッサ５１２で実行されるプログラムを格納するために
設けられる。パフォーマンス回路１６は、上記トレース
情報に基づいて第２エミュレーションプロセッサ５１２
の性能測定、例えば実行時間の測定などを行うために設
けられる。
【００２６】オンチップコントローラ１７は、コントロ
ールＣＰＵ１１の制御下で、第１エミュレーションプロ
セッサ５１１のオンチップデバッグを可能とするブロッ
クであり、次のように構成される。
ールＣＰＵ１１の制御下で、第１エミュレーションプロ
セッサ５１１のオンチップデバッグを可能とするブロッ
クであり、次のように構成される。
【００２７】図２には上記オンチップコントローラ１７
の構成例が示される。
の構成例が示される。
【００２８】図２に示されるように、上記オンチップコ
ントローラ１７は、ＪＴＡＧにおける各種信号を出力す
るためのＪＴＡＧコントローラ１７０、バスコントロー
ラ１７６、及びクロック発生回路１７７を有する。上記
ＪＴＡＧコントローラ１７０は、ＪＴＡＧにおける各種
信号を出力するためのバッファ１７１〜１７４及びレジ
スタ１７５を有する。クロック発生回路１７７は、基本
周波数のクロック信号を発生させるための発振器と、発
生されたクロックを適宜に分周することにより、元の周
波数とは異なる周波数のクロック信号を生成する分周回
路を含む。このクロック発生回路１７７から出力された
クロック信号はバッファ１７４を介することによりＴＣ
Ｋとして第１エミュレーションプロセッサ５１１に伝達
される。出力データＴＤｏがバッファ１７１を介してバ
スコントローラ１７６に伝達され、また、テストロジッ
クに対して命令やデータをシリアル入力する信号ＴＤ
ｉ、テスト動作を制御する信号ＴＭＳ、テストロジック
に供給されるクロック信号ＴＣＫ、コントローラを初期
化するためのリセット信号ＴＲＳＴがそれぞれバッファ
１７２，１７３、レジスタ１７５を介して出力される。
バスコントローラ１７６は、上記バッファ１７１，１７
２，１７３、及びレジスタ１７５と、コントロールバス
２３との間での信号のやり取りを可能にする。
ントローラ１７は、ＪＴＡＧにおける各種信号を出力す
るためのＪＴＡＧコントローラ１７０、バスコントロー
ラ１７６、及びクロック発生回路１７７を有する。上記
ＪＴＡＧコントローラ１７０は、ＪＴＡＧにおける各種
信号を出力するためのバッファ１７１〜１７４及びレジ
スタ１７５を有する。クロック発生回路１７７は、基本
周波数のクロック信号を発生させるための発振器と、発
生されたクロックを適宜に分周することにより、元の周
波数とは異なる周波数のクロック信号を生成する分周回
路を含む。このクロック発生回路１７７から出力された
クロック信号はバッファ１７４を介することによりＴＣ
Ｋとして第１エミュレーションプロセッサ５１１に伝達
される。出力データＴＤｏがバッファ１７１を介してバ
スコントローラ１７６に伝達され、また、テストロジッ
クに対して命令やデータをシリアル入力する信号ＴＤ
ｉ、テスト動作を制御する信号ＴＭＳ、テストロジック
に供給されるクロック信号ＴＣＫ、コントローラを初期
化するためのリセット信号ＴＲＳＴがそれぞれバッファ
１７２，１７３、レジスタ１７５を介して出力される。
バスコントローラ１７６は、上記バッファ１７１，１７
２，１７３、及びレジスタ１７５と、コントロールバス
２３との間での信号のやり取りを可能にする。
【００２９】特に制限されないが、第１エミュレーショ
ンプロセッサ５１１と第２エミュレーションプロセッサ
５１２とは互いに同一構成とされる。
ンプロセッサ５１１と第２エミュレーションプロセッサ
５１２とは互いに同一構成とされる。
【００３０】図３には第１エミュレーションプロセッサ
５１１（５１２）の構成例が示される。
５１１（５１２）の構成例が示される。
【００３１】図３に示されるように、この第１エミュレ
ーションプロセッサ５１１（５１２）は、ＣＰＵ２１
３、ＲＡＭ２１２、シリアルデバッグインタフェース２
１１、周辺モジュール２１５、及びエミュレーションバ
スコントローラ２１６を含む。
ーションプロセッサ５１１（５１２）は、ＣＰＵ２１
３、ＲＡＭ２１２、シリアルデバッグインタフェース２
１１、周辺モジュール２１５、及びエミュレーションバ
スコントローラ２１６を含む。
【００３２】ＣＰＵ２１３により所定のプログラムが実
行されるとき、ＲＡＭ２１２は、その演算処理の作業領
域として機能される。シリアルデバッグインタフェース
２１１は、エミュレータ本体５２におけるオンチップコ
ントローラ１７に結合されることによって、シリアルデ
ータのやり取りを可能とする。
行されるとき、ＲＡＭ２１２は、その演算処理の作業領
域として機能される。シリアルデバッグインタフェース
２１１は、エミュレータ本体５２におけるオンチップコ
ントローラ１７に結合されることによって、シリアルデ
ータのやり取りを可能とする。
【００３３】バスコントローラ２１４が設けられ、ＣＰ
Ｕ２１３と周辺モジュール２１５との間のウェイト制御
や、ＣＰＵ２１３と外部モジュールとの間のウェイト制
御が行われる。特に制限されないが、上記周辺モジュー
ル２１５には、外部装置との間のシリアル通信を可能と
するシリアルコミュニケーションインタフェースや、時
間測定のためのタイマー、ＣＰＵ２１３の介在なしにデ
バイス間のデータ転送を可能にするダイレクトメモリア
クセスコントローラなどが含まれる。
Ｕ２１３と周辺モジュール２１５との間のウェイト制御
や、ＣＰＵ２１３と外部モジュールとの間のウェイト制
御が行われる。特に制限されないが、上記周辺モジュー
ル２１５には、外部装置との間のシリアル通信を可能と
するシリアルコミュニケーションインタフェースや、時
間測定のためのタイマー、ＣＰＵ２１３の介在なしにデ
バイス間のデータ転送を可能にするダイレクトメモリア
クセスコントローラなどが含まれる。
【００３４】上記シリアルデバッグインタフェース２１
１Ｄは、通信用モジュール２１１Ａ、ファームＲＡＭ２
１１Ｂ、ブレーク回路２１１Ｃ、及びトレースバッファ
２１１Ｄを含む。通信モジュール２１１Ａは、外部装置
との間でオンチップデバッグのための通信を行う。ファ
ームＲＡＭ２１１Ｂには、ＣＰＵ２１３で実行される各
種プログラムが保持される。ブレーク回路２１１Ｃは、
予め設定されたブレーク条件が成立したか否かを判別す
る。トレースバッファ２１１Ｄは、ＣＰＵ２１３でのプ
ログラム実行状態をトレースする。
１Ｄは、通信用モジュール２１１Ａ、ファームＲＡＭ２
１１Ｂ、ブレーク回路２１１Ｃ、及びトレースバッファ
２１１Ｄを含む。通信モジュール２１１Ａは、外部装置
との間でオンチップデバッグのための通信を行う。ファ
ームＲＡＭ２１１Ｂには、ＣＰＵ２１３で実行される各
種プログラムが保持される。ブレーク回路２１１Ｃは、
予め設定されたブレーク条件が成立したか否かを判別す
る。トレースバッファ２１１Ｄは、ＣＰＵ２１３でのプ
ログラム実行状態をトレースする。
【００３５】また、エミュレーションコントローラ２１
６は、内部バス２１８とエミュレーションバス２４とに
結合され、エミュレーションに関する各種制御を行う。
特に制限されないが、エミュレーションコントローラ２
１６は、上位／下位レジスタ２１６Ａ、ブレークスタッ
クレジスタ２１６Ｂ、ブレーク制御回路２１６Ｃ、及び
フォルト制御回路２１６Ｄを含む。上位／下位レジスタ
２１６Ａは、それが含まれるエミュレーションプロセッ
サが他のエミュレーションプロセッサとの関係で上位で
あるのか下位であるのかを判別するためのフラグ情報が
保持される。特に制限されないが、図１においては、エ
ミュレーションバス２４に結合されるエミュレーション
プロセッサ５１１が上位とされ、オンチップコントロー
ラ１７に結合されるエミュレーションプロセッサ５１２
が下位とされる。上位と下位との違いは、ブレークモー
ドからユーザモードへの復帰命令の実行によるアンスタ
ック完了後の状態において大きく相違する。これについ
ては後に詳述する。
６は、内部バス２１８とエミュレーションバス２４とに
結合され、エミュレーションに関する各種制御を行う。
特に制限されないが、エミュレーションコントローラ２
１６は、上位／下位レジスタ２１６Ａ、ブレークスタッ
クレジスタ２１６Ｂ、ブレーク制御回路２１６Ｃ、及び
フォルト制御回路２１６Ｄを含む。上位／下位レジスタ
２１６Ａは、それが含まれるエミュレーションプロセッ
サが他のエミュレーションプロセッサとの関係で上位で
あるのか下位であるのかを判別するためのフラグ情報が
保持される。特に制限されないが、図１においては、エ
ミュレーションバス２４に結合されるエミュレーション
プロセッサ５１１が上位とされ、オンチップコントロー
ラ１７に結合されるエミュレーションプロセッサ５１２
が下位とされる。上位と下位との違いは、ブレークモー
ドからユーザモードへの復帰命令の実行によるアンスタ
ック完了後の状態において大きく相違する。これについ
ては後に詳述する。
【００３６】ブレークスタックレジスタ２１６Ｂは、ブ
レーク条件が成立してＣＰＵ２１３の状態がユーザモー
ドからブレークモードに移行する際に、そのときのレジ
スタ（ＥＸＲ，ＣＣＲ）やプログラムカウンタ（ＰＣ）
等の値を保持する。
レーク条件が成立してＣＰＵ２１３の状態がユーザモー
ドからブレークモードに移行する際に、そのときのレジ
スタ（ＥＸＲ，ＣＣＲ）やプログラムカウンタ（ＰＣ）
等の値を保持する。
【００３７】ブレーク制御回路２１６Ｃは、ブレーク制
御信号の入出力制御を行う。ブレーク制御信号には、ブ
レーク割り込み要求信号、ブレークアクノリッジ信号な
どがある。ブレーク割り込みはローアクティブとされ、
それがアクティブにされると、ブレーク制御回路２１６
ＣによってＣＰＵ２１３へのブレーク割り込みが行われ
る。このブレーク割り込みにより、ブレーク処理が行わ
れ、そのときのレジスタ（ＥＸＲ，ＣＣＲ）やプログラ
ムカウンタ（ＰＣ）等の値がブレークスタックレジスタ
２１６Ｂに保持される。ブレーク割り込みによりＣＰＵ
２１３がブレークモードに移行すると、ブレーク制御回
路２１６Ｃによりブレークアクノリッジ信号がローレベ
ルにされることで、ブレークモードになったことが示さ
れる。ブレークアクノリッジ信号はブレークモード期間
中ローレベルであり、ブレークからの復帰（ＲＴＢ）命
令のスタック終了後にハイレベルにされる。つまり、ブ
レークモードは、専用の復帰（ＲＴＢ）命令を実行する
ことにより解除され、それによりブレークモードからユ
ーザモードに遷移される。
御信号の入出力制御を行う。ブレーク制御信号には、ブ
レーク割り込み要求信号、ブレークアクノリッジ信号な
どがある。ブレーク割り込みはローアクティブとされ、
それがアクティブにされると、ブレーク制御回路２１６
ＣによってＣＰＵ２１３へのブレーク割り込みが行われ
る。このブレーク割り込みにより、ブレーク処理が行わ
れ、そのときのレジスタ（ＥＸＲ，ＣＣＲ）やプログラ
ムカウンタ（ＰＣ）等の値がブレークスタックレジスタ
２１６Ｂに保持される。ブレーク割り込みによりＣＰＵ
２１３がブレークモードに移行すると、ブレーク制御回
路２１６Ｃによりブレークアクノリッジ信号がローレベ
ルにされることで、ブレークモードになったことが示さ
れる。ブレークアクノリッジ信号はブレークモード期間
中ローレベルであり、ブレークからの復帰（ＲＴＢ）命
令のスタック終了後にハイレベルにされる。つまり、ブ
レークモードは、専用の復帰（ＲＴＢ）命令を実行する
ことにより解除され、それによりブレークモードからユ
ーザモードに遷移される。
【００３８】また、バスコントローラ２１４から第１フ
ォルト信号ＦＬＴ１が出力され、エミュレーションコン
トローラ２１６からは第２フォルト信号ＦＬＴ２が出力
される。この第１フォルト信号ＦＬＴ１と第２フォルト
信号ＦＬＴ２とのオア論理がオアゲート２１７で得ら
れ、そのオア論理がＣＰＵ２１３に伝達されるようにな
っている。
ォルト信号ＦＬＴ１が出力され、エミュレーションコン
トローラ２１６からは第２フォルト信号ＦＬＴ２が出力
される。この第１フォルト信号ＦＬＴ１と第２フォルト
信号ＦＬＴ２とのオア論理がオアゲート２１７で得ら
れ、そのオア論理がＣＰＵ２１３に伝達されるようにな
っている。
【００３９】上記第１フォルト信号ＦＬＴ１は、上記バ
スコントローラ２１４に対して、マイクロプロセッサの
外部からバスリクエストあるいは他のバスマスタからの
バス解放要求があり、バス権調停の結果、バス権を解放
すべき場合には、バスコントローラ２１４によってハイ
レベルにアサートされる。第１フォルト信号ＦＬＴ１が
ハイレベルにアサートされることにより、ＣＰＵ２１３
は、第１フォルトＦＬＴ１がハイレベルにアサートされ
た場合に、内部状態（プログラムカウンタ等の値）を保
持したまま、命令の実行が停止される（フォルト状
態）。これによりバスがＣＰＵ２１３から開放される。
スコントローラ２１４に対して、マイクロプロセッサの
外部からバスリクエストあるいは他のバスマスタからの
バス解放要求があり、バス権調停の結果、バス権を解放
すべき場合には、バスコントローラ２１４によってハイ
レベルにアサートされる。第１フォルト信号ＦＬＴ１が
ハイレベルにアサートされることにより、ＣＰＵ２１３
は、第１フォルトＦＬＴ１がハイレベルにアサートされ
た場合に、内部状態（プログラムカウンタ等の値）を保
持したまま、命令の実行が停止される（フォルト状
態）。これによりバスがＣＰＵ２１３から開放される。
【００４０】また、上記第２フォルト信号ＦＬＴ２は、
上位／下位レジスタ２１６のフラグ状態に応じてフォル
ト制御回路２１６Ｄによって制御される。つまり、上位
／下位レジスタ２１６のフラグ状態がローレベルとさ
れ、当該エミュレーションプロセッサが下位とされる場
合には、ブレークモードからの復帰命令がＣＰＵ２１３
で実行された後にフォルト制御回路２１６Ｄによって第
２フォルト信号ＦＬＴ２がハイレベルにアサートされ
る。これにより、ＣＰＵ２１３においては、第１フォル
トＦＬＴ１がハイレベルにアサートされた場合と同様
に、内部状態（プログラムカウンタ等の値）を保持した
まま、命令の実行が停止される（フォルト状態）。この
フォルト状態は、エミュレーションコントローラ２１６
の外部から与えられるフォルト解除要求信号がローレベ
ルにアサートされることにより、第２フォルト信号ＦＬ
Ｔ２がローレベルにネゲートされまで維持される。つま
り、エミュレーションコントローラ２１６の外部から与
えられたフォルト解除要求信号がローレベルにアサート
されると、フォルト制御回路２１６Ｄは、第２フォルト
信号ＦＬＴ２をローレベルにネゲートする。これによ
り、ＣＰＵ２１３のフォルト状態が解除される。フォル
ト制御回路２１６Ｄにおけるこのような制御機能が、本
発明における第２制御手段に対応する。
上位／下位レジスタ２１６のフラグ状態に応じてフォル
ト制御回路２１６Ｄによって制御される。つまり、上位
／下位レジスタ２１６のフラグ状態がローレベルとさ
れ、当該エミュレーションプロセッサが下位とされる場
合には、ブレークモードからの復帰命令がＣＰＵ２１３
で実行された後にフォルト制御回路２１６Ｄによって第
２フォルト信号ＦＬＴ２がハイレベルにアサートされ
る。これにより、ＣＰＵ２１３においては、第１フォル
トＦＬＴ１がハイレベルにアサートされた場合と同様
に、内部状態（プログラムカウンタ等の値）を保持した
まま、命令の実行が停止される（フォルト状態）。この
フォルト状態は、エミュレーションコントローラ２１６
の外部から与えられるフォルト解除要求信号がローレベ
ルにアサートされることにより、第２フォルト信号ＦＬ
Ｔ２がローレベルにネゲートされまで維持される。つま
り、エミュレーションコントローラ２１６の外部から与
えられたフォルト解除要求信号がローレベルにアサート
されると、フォルト制御回路２１６Ｄは、第２フォルト
信号ＦＬＴ２をローレベルにネゲートする。これによ
り、ＣＰＵ２１３のフォルト状態が解除される。フォル
ト制御回路２１６Ｄにおけるこのような制御機能が、本
発明における第２制御手段に対応する。
【００４１】それに対して、上位／下位レジスタ２１６
Ａのフラグ状態がハイレベルとされ、当該エミュレーシ
ョンプロセッサが上位とされる場合には、フォルト制御
回路２１６Ｄは、第２フォルト信号ＦＬＴ２をアサート
すること無しに、外部に対して別のＣＰＵに対するフォ
ルト解除要求信号をアサートする。フォルト制御回路２
１６Ｄにおけるこの制御機能が、本発明における第１制
御手段に対応する。
Ａのフラグ状態がハイレベルとされ、当該エミュレーシ
ョンプロセッサが上位とされる場合には、フォルト制御
回路２１６Ｄは、第２フォルト信号ＦＬＴ２をアサート
すること無しに、外部に対して別のＣＰＵに対するフォ
ルト解除要求信号をアサートする。フォルト制御回路２
１６Ｄにおけるこの制御機能が、本発明における第１制
御手段に対応する。
【００４２】図４には通信用モジュール２１１Ａの構成
例が示される。
例が示される。
【００４３】図４に示されるように、通信用モジュール
２１１Ａは、ＪＴＡＧ対応のＴＡＰコントローラ２１１
Ａ−１、入力レジスタ２１１Ａ−２、及び出力レジスタ
２１１Ａ−３を含んで成る。ＴＡＰコントローラ２１１
Ａ−１には、テストロジックに供給されるクロック信号
ＴＣＫ、コントローラを初期化するためのリセット信号
ＴＲＳＴ、及びテスト動作を制御する信号ＴＭＳが入力
される。ＴＡＰコントローラ２１１−Ａ１は、入力され
る命令の解析及びそれに基づく入出力制御を行う。入力
レジスタ２１１Ａ−２及び出力レジスタ２１１Ａ−３
は、特に制限されないが、３２ビット構成のシフトレジ
スタとされ、それぞれシリアル形式で取り込まれた信号
ＴＤｉ，ＴＤｏをシフトする。
２１１Ａは、ＪＴＡＧ対応のＴＡＰコントローラ２１１
Ａ−１、入力レジスタ２１１Ａ−２、及び出力レジスタ
２１１Ａ−３を含んで成る。ＴＡＰコントローラ２１１
Ａ−１には、テストロジックに供給されるクロック信号
ＴＣＫ、コントローラを初期化するためのリセット信号
ＴＲＳＴ、及びテスト動作を制御する信号ＴＭＳが入力
される。ＴＡＰコントローラ２１１−Ａ１は、入力され
る命令の解析及びそれに基づく入出力制御を行う。入力
レジスタ２１１Ａ−２及び出力レジスタ２１１Ａ−３
は、特に制限されないが、３２ビット構成のシフトレジ
スタとされ、それぞれシリアル形式で取り込まれた信号
ＴＤｉ，ＴＤｏをシフトする。
【００４４】次に、ブレークモードからユーザモードへ
の復帰について詳述する。
の復帰について詳述する。
【００４５】図６には、第１エミュレーションプロセッ
サ５１１、及び第２エミュレーションプロセッサ５１２
において、ブレークモードからユーザモードへの復帰ま
での手順が示される。また、図７にはその場合の主要部
の動作タイミングが示される。
サ５１１、及び第２エミュレーションプロセッサ５１２
において、ブレークモードからユーザモードへの復帰ま
での手順が示される。また、図７にはその場合の主要部
の動作タイミングが示される。
【００４６】第１エミュレーションプロセッサ５１１は
下位レベルのプロセッサ、第２エミュレーションプロセ
ッサ５１２は上位レベルのプロセッサとされる。
下位レベルのプロセッサ、第２エミュレーションプロセ
ッサ５１２は上位レベルのプロセッサとされる。
【００４７】第１エミュレーションプロセッサ５１１に
おいて、ファームＲＡＭ２１１Ｂに保持されているプロ
グラムが実行されている期間において、ブレークモード
からの復帰（ＲＴＢ）命令が実行されることにより、プ
ログラムカウンタ（ＰＣ）などのアンスタックが行われ
る（Ｓ７１１，Ｓ７２１）。このアンスタックにおいて
上位／下位レジスタ２１６のフラグ状態がチェックされ
る。第１エミュレーションプロセッサ５１１は下位レベ
ルのプロセッサとされるため、上位／下位レジスタ２１
６のフラグ状態はローレベルとされている。これによ
り、第２フォルト信号ＦＬＴ２がハイレベルにアサート
され、第１エミュレーションプロセッサ５１１における
ＣＰＵ２１３はフォルト（次命令待ち）状態とされる。
つまり、上記ステップＳ７１２のプログラムカウンタ
（ＰＣ）などのアンスタックが行われにもかかわらず、
ユーザモードにおける最初の命令の実行待ち状態とされ
る。この状態は、上位レベルのプロセッサである第２エ
ミュレーションプロセッサ５１２からフォルト解除要求
がなされるまで続く。
おいて、ファームＲＡＭ２１１Ｂに保持されているプロ
グラムが実行されている期間において、ブレークモード
からの復帰（ＲＴＢ）命令が実行されることにより、プ
ログラムカウンタ（ＰＣ）などのアンスタックが行われ
る（Ｓ７１１，Ｓ７２１）。このアンスタックにおいて
上位／下位レジスタ２１６のフラグ状態がチェックされ
る。第１エミュレーションプロセッサ５１１は下位レベ
ルのプロセッサとされるため、上位／下位レジスタ２１
６のフラグ状態はローレベルとされている。これによ
り、第２フォルト信号ＦＬＴ２がハイレベルにアサート
され、第１エミュレーションプロセッサ５１１における
ＣＰＵ２１３はフォルト（次命令待ち）状態とされる。
つまり、上記ステップＳ７１２のプログラムカウンタ
（ＰＣ）などのアンスタックが行われにもかかわらず、
ユーザモードにおける最初の命令の実行待ち状態とされ
る。この状態は、上位レベルのプロセッサである第２エ
ミュレーションプロセッサ５１２からフォルト解除要求
がなされるまで続く。
【００４８】一方、第２エミュレーションプロセッサ５
１２において、ファームＲＡＭ１５（図１参照）に保持
されているプログラムが実行されている期間において、
ブレークモードからの復帰（ＲＴＢ）命令が実行される
ことにより、プログラムカウンタ（ＰＣ）などのアンス
タックが行われる（Ｓ７２１，Ｓ７２２）。このアンス
タックにおいて上位／下位レジスタ２１６のフラグ状態
がチェックされる。第２エミュレーションプロセッサ５
１２は上位レベルのプロセッサとされるため、上位／下
位レジスタ２１６のフラグ状態はハイレベルとされてい
る。これにより、エミュレーションコントローラ２１６
によってフォルト解除要求信号がローレベルにアサート
されることで、第１エミュレーションプロセッサ５１１
のフォルト状態の解除要求がなされる（Ｓ７２３）。こ
の解除要求後、第２エミュレーションプロセッサ５１２
はユーザプログラムの実行に遷移する。
１２において、ファームＲＡＭ１５（図１参照）に保持
されているプログラムが実行されている期間において、
ブレークモードからの復帰（ＲＴＢ）命令が実行される
ことにより、プログラムカウンタ（ＰＣ）などのアンス
タックが行われる（Ｓ７２１，Ｓ７２２）。このアンス
タックにおいて上位／下位レジスタ２１６のフラグ状態
がチェックされる。第２エミュレーションプロセッサ５
１２は上位レベルのプロセッサとされるため、上位／下
位レジスタ２１６のフラグ状態はハイレベルとされてい
る。これにより、エミュレーションコントローラ２１６
によってフォルト解除要求信号がローレベルにアサート
されることで、第１エミュレーションプロセッサ５１１
のフォルト状態の解除要求がなされる（Ｓ７２３）。こ
の解除要求後、第２エミュレーションプロセッサ５１２
はユーザプログラムの実行に遷移する。
【００４９】ここで、上記ローレベルのフォルト解除要
求信号が第１エミュレーションプロセッサ５１１に伝達
されると、第１エミュレーションプロセッサ５１１で
は、エミュレーションコントローラ２１６内のフォルト
制御回路２１６Ｄにより第２フォルト信号ＦＬＴ２がロ
ーレベルにネゲートされる。これによりフォルト状態が
解除され、ＣＰＵ２１３によりユーザプログラムの実行
が開始される。
求信号が第１エミュレーションプロセッサ５１１に伝達
されると、第１エミュレーションプロセッサ５１１で
は、エミュレーションコントローラ２１６内のフォルト
制御回路２１６Ｄにより第２フォルト信号ＦＬＴ２がロ
ーレベルにネゲートされる。これによりフォルト状態が
解除され、ＣＰＵ２１３によりユーザプログラムの実行
が開始される。
【００５０】上記の例によれば以下の作用効果を得るこ
とができる。
とができる。
【００５１】（１）下位レベルである第１エミュレーシ
ョンプロセッサ５１１がブレークモードからの復帰（Ｒ
ＴＢ）命令を実行した後にフォルト状態になり、上位レ
ベルである第２エミュレーションプロセッサ５１２から
のフォルト解除要求（Ｓ７２３）がなされることで、第
１エミュレーションプロセッサ５１１のフォルト状態が
解除されることにより、第１エミュレーションプロセッ
サ５１１と第２エミュレーションプロセッサ５１２とは
互いに同期される。つまり、ブレークモードにおいて非
同期処理が行われていても、ブレークモードからの復帰
後のユーザプログラムの実行開始時点で第１エミュレー
ションプロセッサ５１１と第２エミュレーションプロセ
ッサ５１２とは同期処理が行われる。このため、第１エ
ミュレーションプロセッサ５１１と第２エミュレーショ
ンプロセッサ５１２とを同時に実行してエミュレーショ
ンすることができるので、ユーザプログラムの開発効率
の向上を図ることができる。
ョンプロセッサ５１１がブレークモードからの復帰（Ｒ
ＴＢ）命令を実行した後にフォルト状態になり、上位レ
ベルである第２エミュレーションプロセッサ５１２から
のフォルト解除要求（Ｓ７２３）がなされることで、第
１エミュレーションプロセッサ５１１のフォルト状態が
解除されることにより、第１エミュレーションプロセッ
サ５１１と第２エミュレーションプロセッサ５１２とは
互いに同期される。つまり、ブレークモードにおいて非
同期処理が行われていても、ブレークモードからの復帰
後のユーザプログラムの実行開始時点で第１エミュレー
ションプロセッサ５１１と第２エミュレーションプロセ
ッサ５１２とは同期処理が行われる。このため、第１エ
ミュレーションプロセッサ５１１と第２エミュレーショ
ンプロセッサ５１２とを同時に実行してエミュレーショ
ンすることができるので、ユーザプログラムの開発効率
の向上を図ることができる。
【００５２】（２）エミュレータ本体５２は、一つでよ
く、ＩＣＥ用エミュレータ、及びオンチップデバッグ用
エミュレータとして別個に用意する必要が無い。
く、ＩＣＥ用エミュレータ、及びオンチップデバッグ用
エミュレータとして別個に用意する必要が無い。
【００５３】別の構成例について説明する。
【００５４】図８に示されるように、オンチップデバッ
グ用エミュレータ本体８５と、エミュレータ本体８６と
を別々に構成しても良い。オンチップデバッグ用エミュ
レータ本体８５は、基本的には、図１におけるオンチッ
プコントローラ１７、コントロールＣＰＵ１１、及びイ
ンタフェース２１等が含まれるが、ブレーク回路１２、
トレース回路１３、モニタ回路１４、ファームＲＡＭ１
５、及びパフォーマンス回路１６などのＩＣＥ機能実現
ブロックは含まれない。エミュレータ本体８６には、図
１におけるブレーク回路１２、トレース回路１３、モニ
タ回路１４、ファームＲＡＭ１５、パフォーマンス回路
１６、コントロールＣＰＵ１１、及びインタフェース２
１などのＩＣＥ機能実現ブロックが含まれるが、オンチ
ップコントローラ１７は含まれない。下位マイクロプロ
セッサ側エミュレータ８５には制御コンピュータ８１が
接続され、上位マイクロプロセッサ側エミュレータ８６
には制御コンピュータ８２が接続される。
グ用エミュレータ本体８５と、エミュレータ本体８６と
を別々に構成しても良い。オンチップデバッグ用エミュ
レータ本体８５は、基本的には、図１におけるオンチッ
プコントローラ１７、コントロールＣＰＵ１１、及びイ
ンタフェース２１等が含まれるが、ブレーク回路１２、
トレース回路１３、モニタ回路１４、ファームＲＡＭ１
５、及びパフォーマンス回路１６などのＩＣＥ機能実現
ブロックは含まれない。エミュレータ本体８６には、図
１におけるブレーク回路１２、トレース回路１３、モニ
タ回路１４、ファームＲＡＭ１５、パフォーマンス回路
１６、コントロールＣＰＵ１１、及びインタフェース２
１などのＩＣＥ機能実現ブロックが含まれるが、オンチ
ップコントローラ１７は含まれない。下位マイクロプロ
セッサ側エミュレータ８５には制御コンピュータ８１が
接続され、上位マイクロプロセッサ側エミュレータ８６
には制御コンピュータ８２が接続される。
【００５５】また、図９に示されるように、二つのマイ
クロプロセッサ５１１，５１２ともエミュレーションバ
スを介してエミュレーションを行うようにしても良い。
この場合、エミュレータ本体８５，８６は、それぞれ図
１におけるブレーク回路１２、トレース回路１３、モニ
タ回路１４、ファームＲＡＭ１５、パフォーマンス回路
１６、コントロールＣＰＵ１１、及びインタフェース２
１などのＩＣＥ機能実現ブロックが含まれる。
クロプロセッサ５１１，５１２ともエミュレーションバ
スを介してエミュレーションを行うようにしても良い。
この場合、エミュレータ本体８５，８６は、それぞれ図
１におけるブレーク回路１２、トレース回路１３、モニ
タ回路１４、ファームＲＡＭ１５、パフォーマンス回路
１６、コントロールＣＰＵ１１、及びインタフェース２
１などのＩＣＥ機能実現ブロックが含まれる。
【００５６】図１０に示されるように、一つのマイクロ
プロセッサパッケージの中に、図３に示されるマイクロ
プロセッサが二つ設けられる場合がある。かかる場合に
も、本発明を適用することができる。この場合、エミュ
レータ本体５２は、二つのマイクロプロセッサに対応し
てＩＣＥ機能実現ブロックが設けられる。
プロセッサパッケージの中に、図３に示されるマイクロ
プロセッサが二つ設けられる場合がある。かかる場合に
も、本発明を適用することができる。この場合、エミュ
レータ本体５２は、二つのマイクロプロセッサに対応し
てＩＣＥ機能実現ブロックが設けられる。
【００５７】さらに、図１１に示されるように、一つの
マイクロプロセッサパッケージの中に二つのマイクロプ
ロセッサが設けられている場合に、シリアルデバッグイ
ンタフェースによってエミュレータ本体との信号のやり
取りを行うように構成することができる。この場合、エ
ミュレータ本体５２においては、オンチップコントロー
ラ１７等が２系統設けられる。
マイクロプロセッサパッケージの中に二つのマイクロプ
ロセッサが設けられている場合に、シリアルデバッグイ
ンタフェースによってエミュレータ本体との信号のやり
取りを行うように構成することができる。この場合、エ
ミュレータ本体５２においては、オンチップコントロー
ラ１７等が２系統設けられる。
【００５８】図１２に示されるように、第１エミュレー
ションプロセッサ５１１、第２エミュレーションプロセ
ッサ５１２と、エミュレータ本体５１２との接続関係を
切り換可能にしても良い。すなわち、コントロール回路
１８を設け、エミュレーションバス２４を、第１エミュ
レーションプロセッサ５１１と第２エミュレーションプ
ロセッサ５１２との何れに接続するかはコントロール回
路１８によって制御される。セレクタ（ＳＥＬ）１９が
設けられ、オンチップコントローラ１７が選択的に第１
エミュレーションプロセッサ５１１や第１エミュレーシ
ョンプロセッサ５１２に接続される。上記セレクタ１９
は、コントロール回路１８によって動作制御される。コ
ントロール回路１８の制御下で第１エミュレーションプ
ロセッサ５１１とエミュレーションバス２４との間のデ
ータのやり取りが可能とされるとき、第２エミュレーシ
ョンプロセッサ５１２は、エミュレーションバス２４か
ら切り放される。このとき、コントロール回路１８の制
御によりセレクタ１９を介して第２エミュレーションプ
ロセッサ５１２がオンチップコントローラ１７に結合さ
れることにより、第２エミュレーションプロセッサ５１
２におけるオンチップデバッグが可能とされる。同様
に、コントロール回路１８の制御下で第２エミュレーシ
ョンプロセッサ５１２とエミュレーションバス２４との
間のデータのやり取りが可能とされるとき、第１エミュ
レーションプロセッサ５１１は、エミュレーションバス
２４から切り放される。このとき、コントロール回路１
８の制御によりセレクタ１９を介して第１エミュレーシ
ョンプロセッサ５１１がオンチップコントローラ１７に
結合されることにより、第１エミュレーションプロセッ
サ５１１におけるオンチップデバッグが可能とされる。
ションプロセッサ５１１、第２エミュレーションプロセ
ッサ５１２と、エミュレータ本体５１２との接続関係を
切り換可能にしても良い。すなわち、コントロール回路
１８を設け、エミュレーションバス２４を、第１エミュ
レーションプロセッサ５１１と第２エミュレーションプ
ロセッサ５１２との何れに接続するかはコントロール回
路１８によって制御される。セレクタ（ＳＥＬ）１９が
設けられ、オンチップコントローラ１７が選択的に第１
エミュレーションプロセッサ５１１や第１エミュレーシ
ョンプロセッサ５１２に接続される。上記セレクタ１９
は、コントロール回路１８によって動作制御される。コ
ントロール回路１８の制御下で第１エミュレーションプ
ロセッサ５１１とエミュレーションバス２４との間のデ
ータのやり取りが可能とされるとき、第２エミュレーシ
ョンプロセッサ５１２は、エミュレーションバス２４か
ら切り放される。このとき、コントロール回路１８の制
御によりセレクタ１９を介して第２エミュレーションプ
ロセッサ５１２がオンチップコントローラ１７に結合さ
れることにより、第２エミュレーションプロセッサ５１
２におけるオンチップデバッグが可能とされる。同様
に、コントロール回路１８の制御下で第２エミュレーシ
ョンプロセッサ５１２とエミュレーションバス２４との
間のデータのやり取りが可能とされるとき、第１エミュ
レーションプロセッサ５１１は、エミュレーションバス
２４から切り放される。このとき、コントロール回路１
８の制御によりセレクタ１９を介して第１エミュレーシ
ョンプロセッサ５１１がオンチップコントローラ１７に
結合されることにより、第１エミュレーションプロセッ
サ５１１におけるオンチップデバッグが可能とされる。
【００５９】３個以上のマイクロプロセッサを有する場
合においても、本発明を適用することができる。つま
り、３個以上のマイクロプロセッサにおける一つを上位
に設定し、その他の全てのマイクロプロセッサを下位に
設定することにより、上記した例の場合と同様の作用効
果を得ることができる。
合においても、本発明を適用することができる。つま
り、３個以上のマイクロプロセッサにおける一つを上位
に設定し、その他の全てのマイクロプロセッサを下位に
設定することにより、上記した例の場合と同様の作用効
果を得ることができる。
【００６０】また、フォルト状態の解除要求信号はコン
トロールＣＰＵ１１から発生させるようにしても良い。
図１３には、その場合の構成例が示される。この場合、
３個のマイクロプロセッサ５１１，５１２，５１３のす
べてがフォルトされた後に、コントロールＣＰＵ１１か
ら３個のマイクロプロセッサ５１１，５１２，５１３に
供給されるフォルト解除要求信号がアサートされるよう
に構成することができる。これにより、３個のマイクロ
プロセッサ５１１，５１２，５１３は、同時にフォルト
状態が解除され、ユーザプログラムの同期実行が可能と
される。図１４にはこの場合の具体的な構成が示され
る。第３エミュレーションプロセッサ５１３に対応し
て、それのオンチップデバッグを可能とするためのオン
チップコントローラ１４１が設けられる。フォルト解除
要求信号は、個々のエミュレーションプロセッサ５１
１，５１２，５１３ではなく、コントロールＣＰＵ１１
によって形成される。
トロールＣＰＵ１１から発生させるようにしても良い。
図１３には、その場合の構成例が示される。この場合、
３個のマイクロプロセッサ５１１，５１２，５１３のす
べてがフォルトされた後に、コントロールＣＰＵ１１か
ら３個のマイクロプロセッサ５１１，５１２，５１３に
供給されるフォルト解除要求信号がアサートされるよう
に構成することができる。これにより、３個のマイクロ
プロセッサ５１１，５１２，５１３は、同時にフォルト
状態が解除され、ユーザプログラムの同期実行が可能と
される。図１４にはこの場合の具体的な構成が示され
る。第３エミュレーションプロセッサ５１３に対応し
て、それのオンチップデバッグを可能とするためのオン
チップコントローラ１４１が設けられる。フォルト解除
要求信号は、個々のエミュレーションプロセッサ５１
１，５１２，５１３ではなく、コントロールＣＰＵ１１
によって形成される。
【００６１】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について各種データ処理装
置に広く適用することができる。
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について各種データ処理装
置に広く適用することができる。
【００６３】本発明は、少なくともＣＰＵを含むことを
条件に適用することができる。
条件に適用することができる。
【００６４】
【発明の効果】すなわち、アンスタック後に中央処理装
置を命令待ち状態に遷移させるためのフォルト信号をア
サートし、上記中央処理装置の命令待ち状態で、その命
令待ち状態の解除要求信号がアサートされることによ
り、上記中央処理装置の命令待ち状態を解除する制御手
段とを含んでマイクロプロセッサが構成されることによ
り、中央処理装置の命令待ち状態で、その命令待ち状態
の解除要求信号がアサートされて上記中央処理装置の命
令待ち状態が解除される。それにより、異なるマイクロ
プロセッサを同期化させ、エミューションの並列化によ
りユーザシステムの開発効率の向上を図ることができ
る。
置を命令待ち状態に遷移させるためのフォルト信号をア
サートし、上記中央処理装置の命令待ち状態で、その命
令待ち状態の解除要求信号がアサートされることによ
り、上記中央処理装置の命令待ち状態を解除する制御手
段とを含んでマイクロプロセッサが構成されることによ
り、中央処理装置の命令待ち状態で、その命令待ち状態
の解除要求信号がアサートされて上記中央処理装置の命
令待ち状態が解除される。それにより、異なるマイクロ
プロセッサを同期化させ、エミューションの並列化によ
りユーザシステムの開発効率の向上を図ることができ
る。
【図１】本発明にかかるエミュレーションシステムにお
けるエミュレータ本体の構成例ブロック図である。
けるエミュレータ本体の構成例ブロック図である。
【図２】上記エミュレータ本体に含まれるオンチップコ
ントローラ１７の構成例ブロック図である。
ントローラ１７の構成例ブロック図である。
【図３】上記エミュレーションシステムで使用されるエ
ミュレーションプロセッサの構成例ブロック図である。
ミュレーションプロセッサの構成例ブロック図である。
【図４】上記エミュレーションプロセッサに含まれる通
信用モジュールの構成例ブロック図である。
信用モジュールの構成例ブロック図である。
【図５】上記エミュレーションシステムの全体的な構成
例説明図である。
例説明図である。
【図６】上記エミュレーションプロセッサにおけるブレ
ークモードからユーザモードへの復帰までのフローチャ
ートである。
ークモードからユーザモードへの復帰までのフローチャ
ートである。
【図７】上記エミュレーションプロセッサにおけるブレ
ークモードからユーザモードへの復帰までのタイミング
図である。
ークモードからユーザモードへの復帰までのタイミング
図である。
【図８】上記エミュレーションシステムの別の構成例説
明図である。
明図である。
【図９】上記エミュレーションシステムの別の構成例説
明図である。
明図である。
【図１０】上記エミュレーションシステムの別の構成例
説明図である。
説明図である。
【図１１】上記エミュレーションシステムの別の構成例
説明図である。
説明図である。
【図１２】上記エミュレーションシステムの別の構成例
におけるエミュレータ本体の構成例ブロック図である。
におけるエミュレータ本体の構成例ブロック図である。
【図１３】上記エミュレーションシステムの別の構成例
説明図である。
説明図である。
【図１４】上記エミュレーションシステムの別の構成例
におけるエミュレータ本体の構成例ブロック図である。
におけるエミュレータ本体の構成例ブロック図である。
１１ コントロールＣＰＵ １２ ブレーク回路 １３ トレース回路 １４ モニタ回路 １５ ファームＲＡＭ １６ パフォーマンス回路 １７ オンチップコントローラ １８ コントロール回路 １９ セレクタ ２１ インタフェース ２３ コントロールバス ２４ エミュレーションバス ２１１ シリアルデバッグインタフェース ２１１Ａ 通信用モジュール ２１１Ｂ ファームＲＡＭ ２１１Ｃ ブレーク回路 ２１１Ｄ トレースバッファ ２１２ ＲＡＭ ２１３ ＣＰＵ ２１４ バスコントローラ ２１５ 周辺モジュール ２１６ エミュレーションコントローラ ２１６Ａ 上位／下位レジスタ ２１６Ｂ ブレークスタックレジスタ ２１６Ｃ ブレーク制御回路 ２１６Ｄ フォルト制御回路 ２１７ オアゲート ５１１ 第１エミュレーションプロセッサ ５１２ 第２エミュレーションプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 秀哉 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 佐々木 宏幸 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 松井 重純 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 橋本 忠士 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 金子 広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B042 HH03 HH25 HH30 LA07 MC03 MC08 5B048 AA11 BB02
Claims (5)
- 【請求項１】 ユーザプログラム実行中にブレーク条件
が成立することにより、ブレークモードに遷移するため
のスタック処理を行い、ブレークモードにおいてブレー
クモードから復帰するための復帰命令を実行することで
ユーザモードへ遷移するためのアンスタック処理を行う
中央処理装置と、 上記アンスタック後に、上記中央処理装置を命令待ち状
態に遷移させるためのフォルト信号をアサートし、上記
中央処理装置の命令待ち状態で、その命令待ち状態の解
除要求信号がアサートされることにより、上記中央処理
装置の命令待ち状態を解除する制御手段と、を含むこと
を特徴とするマイクロプロセッサ。 - 【請求項２】 ユーザプログラム実行中にブレーク条件
が成立することにより、ブレークモードに遷移するため
のスタック処理を行い、ブレークモードにおいてブレー
クモードから復帰するための復帰命令を実行することで
ユーザモードへ遷移するためのアンスタック処理を行う
中央処理装置と、を有するマイクロプロセッサであっ
て、 上下関係の判別フラグを記憶するための判別フラグ記憶
手段と、 上記判別フラグ記憶手段に記憶されている判別フラグの
状態が上位を示す場合、上記マイクロプロセッサの外部
に出力される命令待ち状態の解除要求信号を上記アンス
タック処理後にアサートする第１制御手段と、上記判別
フラグ記憶手段に記憶されている判別フラグの状態が下
位を示す場合、上記アンスタック後に、上記中央処理装
置を命令待ち状態に遷移させるためのフォルト信号をア
サートし、上記中央処理装置の命令待ち状態で、その解
除要求信号がアサートされることにより、上記中央処理
装置の命令待ち状態を解除する第２制御手段と、を含む
ことを特徴とするマイクロプロセッサ。 - 【請求項３】 外部からのバスリクエスト又はバス開放
要求に応じて、上記中央処理装置を命令実行待ち状態に
遷移させるためのフォルト信号をアサートするバスコン
トローラと、 上記バスコントローラからのフォルト信号と、上記フォ
ルト制御回路からのフォルト信号との論理和を得てそれ
を上記中央処理装置に供給するゲート回路と、を含む請
求項２記載のマイクロプロセッサ。 - 【請求項４】 複数のプロセッサと、ターゲットプログ
ラムを上記プロセッサで実行させることにより当該ター
ゲットプログラムのデバッグを可能とするエミュレータ
本体とを含むエミュレーションシステムにおいて、 上記プロセッサとして、請求項２又は３記載のマイクロ
プロセッサを適用して成ることを特徴とするエミュレー
ションシステム。 - 【請求項５】 エミュレータ本体は、互いに方式が異な
る複数のエミュレーション機能の実現ブロックと、上記
複数のエミュレーション機能を選択的に上記マイクロプ
ロセッサに割り当てるための選択手段とを含むことを特
徴とするエミュレーションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25877399A JP4084912B2 (ja) | 1999-09-13 | 1999-09-13 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25877399A JP4084912B2 (ja) | 1999-09-13 | 1999-09-13 | マイクロプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001084158A true JP2001084158A (ja) | 2001-03-30 |
| JP4084912B2 JP4084912B2 (ja) | 2008-04-30 |
Family
ID=17324891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25877399A Expired - Fee Related JP4084912B2 (ja) | 1999-09-13 | 1999-09-13 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4084912B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539186A (ja) * | 2006-05-31 | 2009-11-12 | ケイデンス デザイン システムズ インコーポレイテッド | ハードウエアエミュレーションシステムのプロセッサを同期化する方法及び装置 |
-
1999
- 1999-09-13 JP JP25877399A patent/JP4084912B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009539186A (ja) * | 2006-05-31 | 2009-11-12 | ケイデンス デザイン システムズ インコーポレイテッド | ハードウエアエミュレーションシステムのプロセッサを同期化する方法及び装置 |
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| Publication number | Publication date |
|---|---|
| JP4084912B2 (ja) | 2008-04-30 |
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