JP2001249823A - マイクロコンピュータ開発支援装置 - Google Patents

Abstract

(57)【要約】 【課題】 低コストでデバッグ効率の高い、リアルタイ
ムトレース機能を持ち、プログラムが正しく走行してい
るかをチェックすることができるマイクロコンピュータ
開発支援装置を提供すること。 【解決手段】 プロセッサ１１を備えるエバチップ１内
に、、全バスサイクルをトレース可能なトレースメモリ
１８と外部トレースメモリ用ＦＩＦＯバッファメモリ１
９を内蔵し、非同期的に発生するイベントにより、外部
トレースメモリ７へ格納するデータをバッファメモリ１
９に格納する。トレースデータとして書き込まれた前記
データが、非同期的に発生するイベント間隔で外部トレ
ースメモリ７に格納される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、インサーキットエミ
ュレータ（ＩＣＥ）等のデバッグ機能を有するマイクロ
プロセッサの開発支援装置に関する。

【０００２】

【従来の技術】マイクロコンピュータ開発支援装置にお
いて、マイクロコンピュータ内のプログラムの実行結果
を検証するためには、マイクロコンピュータと同等の機
能を持ち、且つ内部ＲＡＭ、Ｉ／Ｏなどにアクセスする
際の内部状態を外部から確認できるエミュレータが用い
られている。

【０００３】このエミュレータは、ユーザが開発しよう
とするシステム上で動作し、演算・周辺回路へのアクセ
スなどを行い、その実行結果をトレースメモリに保存し
ておくことで、ユーザのデバックをサポートするもので
ある。

【０００４】バスの状態をリアルタイムでメモリに格納
するリアルタイムトレース機能を持つＩＣＥ（インサー
キットエミュレータ）を用いたマイクロコンピュータの
開発支援装置においては、ＭＰＵの高速化に伴い、バス
も高速化するため、ＭＰＵを備える半導体装置の外部の
ボード上にトレースメモリを持つことでは間に合わなく
なり、トレースメモリを半導体装置内に内蔵する場合が
ある。

【０００５】しかしながら、内蔵するためには、製造上
の問題やコストの問題のため、トレースメモリ容量に限
界があり、デバッグシステムに要求されているトレース
メモリ容量は内蔵できずに、結果的にデバッグ効率が悪
いという問題がある。

【０００６】ところで、特開平８−１６１１９１号公報
には、高速のＭＰＵがターゲットである場合でも、十分
なデバッグを行うことができるようにするために、ター
ゲット装置内にある組み込みチップ内に、ステート解析
用のトレース機能、リアルタイムなオンチップデバッグ
リソースをターゲットＭＰＵの走行を止めることなく全
ステートで行うノンブレークデバッグ機能及びオフチッ
プのモニタメモリアクセスインターフェイス機能を持つ
デバッグユニットを設けたインサーキットエミュレータ
が提案されている。

【０００７】上記の構成により、ある程度の高速化は可
能であるが、トレースメモリがオフチップにあるため、
上記公報にも記載されているように、１００ＭＨｚ程度
までしか高速化対応できないという問題があった。

【０００８】また、特開平８−６３３６８号公報には、
高速なマイクロコンピュータのリアルタイムエミュレー
ション、リアルタイムトレースを、エミュレータ側の信
号はユーザーシステムの動作に不要な構成とすること
で、高速化対応を可能とするエミュレータを提案されて
いる。すなわち、この公報では、エミュレーションはユ
ーザーシステム上のマイクロコンピュータが行い、トレ
ースデータは外部のシミュレーション手段で作成するこ
とで高速化対応を可能とすることができるエミュレータ
およびマイクロコンピュータが提案されている。

【０００９】上記した方法では、トレースデータは、ト
レースデータをシミュレーション手段で生成するため、
マイクロプロセッサがプログラムを実行する上で、プロ
グラムの問題は発見することは可能であるが、実際の半
導体装置のハードウエア障害を正確には診断することが
できないという問題があった。

【００１０】

【発明が解決しようとする課題】この発明は、上述した
従来の問題点に鑑みなされたものにして、低コストでデ
バッグ効率の高い、リアルタイムトレース機能を持ち、
プログラムが正しく走行しているかをチェックすること
ができるマイクロコンピュータ開発支援装置を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】この発明は、プロセッサ
を備える半導体装置内に、外部トレースメモリ用バッフ
ァメモリを内蔵し、非同期的に発生するイベントによ
り、前記外部トレースメモリへ格納するデータを前記バ
ッファメモリに対して格納し、トレースデータとして書
き込まれた前記データが、非同期的に発生するイベント
間隔で外部トレースメモリに格納されることを特徴とす
る。

【００１２】上記したように、この発明は、プログラム
が正しく走行しているかをチェックするために、プログ
ラムデータのアドレス、プログラムのデータ及び各種ス
テータス信号を格納するためのトレースメモリを内蔵す
るのとは別に、非同期的に発生するイベントにより、ト
レースメモリへ格納するデータをトレースするための小
容量の外部トレースメモリ用バッファメモリを持つ。そ
して、非同期的に発生するイベント間隔の時間を利用し
て、半導体装置外部に構成された、大容量トレースメモ
リに逐次格納していく機能を持たせることで、低コスト
でデバッグ効率の高い、リアルタイムトレース機能を持
つマイクロコンピュータ開発支援装置が提供できる。

【００１３】また、この発明は、前記外部トレースメモ
リ用バッファメモリの格納データをパラレル・シリアル
変換回路を介して、シリアルデータとして外部に出力す
るように構成することができる。

【００１４】また、この発明は、前記外部トレースメモ
リ用バッファメモリがフルになり、バッファメモリが間
に合わない場合には、そのステータス信号を出力し、通
知するように構成することができる。

【００１５】上記した構成によれば、外部トレースメモ
リ用バッファメモリへの格納データのスループットの平
均値が大きく、外部への出力が間に合わなかった場合に
は、オーバーラン等の障害が起きたことを知らせる、ス
テータス信号が出力することで、トレースを実施した情
報が有効か無効かを知ることができる。

【００１６】さらに、この発明は、プロセッサを備える
半導体装置内に、全バスサイクルをトレース可能なトレ
ースメモリをさらに備えるとよい。

【００１７】上記したように、大容量の外部トレースメ
モリと全バスサイクルをトレース可能な、内蔵トレース
メモリの２つのトレースメモリを使用することで、非同
期データの不具合と、プログラムの詳細なトレースを、
対応づけて、同時に解析することができ、デバッグ効率
を高くできる。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の実施の
形態を示すブロック回路図である。

【００１９】図１におけるエバチップ（ターゲット）１
は、マイクロプロセッサ開発支援装置のプロセッサ１
１、メモリ１２、周辺回路１３を含むデバッグしたい対
象となるものである。

【００２０】このエバチップ１の特徴としては、デバッ
グ対象となる装置とは別に、トレース・イベント・ラン
制御回路１７、トレースメモリ１８、外部トレースメモ
リ用ＦＩＦＯバッファメモリ１９やエバチップ１外部と
インターフェイスするためのパラレル／シリアル（Ｐ／
Ｓ）変換回路２０、２１を内蔵している。このトレース
メモリ１８には、プログラムデータのアドレス、プログ
ラムのデータ及び各種ステータス信号が格納され、バッ
ファメモリ１９は、非同期的に発生するイベントによ
り、外部に設けられる大容量のトレースメモリ７へ格納
するデータを一旦格納するために用いられる。

【００２１】次に、各ブロックの機能を説明すると、プ
ロセッサ１１はデバッグ対象となるＣＰＵやＤＳＰ等の
プロセッサであり、メモリ１２とアドレスバス１４、デ
ータバス１５、ステータスバス１６等で接続されてい
る。

【００２２】また、周辺回路１３もデバッグ対象となる
ユーザーシステムで、ユーザーが回路を構成して、エバ
チップ１に内蔵され、プロセッサ１とバス１４，１５，
１６で接続されている。

【００２３】トレース・イベント・ラン制御回路１７
は、プロセッサ１１がプログラムを走行、停止するため
の制御並びに、トレースメモリ１８へのアドレス出力と
書き込み読み出し制御をコントロールバスａ１を通じて
制御するものである。

【００２４】さらに、トレース・イベント・ラン制御回
路１７は、コントロールバスａ２を通じて外部トレース
メモリ用のＦＩＦＯバッファメモリ１９への書き込み制
御を行う。

【００２５】そして、ホストコンピュター４には、マイ
クロコンピュター開発支援用のデバッガソフトが走り、
主としてコントロールバスｆ１を通じて、エミュレータ
制御回路３に、デバッグ動作のための指示を出力すると
共に、バスｆ１を通じて、デバッグ対象システムのレジ
スタ、メモリの各種データや、トレースメモリ１８や外
部トレースメモリ７から、トレースデータを取得すると
共に、トレースデータの逆アセンブル表示、解析等を行
う機能を持っている。

【００２６】ホストコンピュター４上のデバッガソフト
からデバッグ動作の指示は、エミュレータ制御回路３を
通じて、エバチップ１のパラレル・シリアル変換回路２
０に入り、コントロールデータバスｃ１を通じてトレー
ス・イベント・ラン制御回路１７に入る。そして、プロ
セッサのプログラムラン、ストップ制御することと、ト
レースメモリ１８へ格納するための条件となるトレース
制御や、外部トレースメモリ用ＦＩＦＯバッファメモリ
１９へ格納するための条件となるトレース制御を行う。

【００２７】データバスｂ１は、ホストコンピュター４
からの要求でトレースメモリ１８の内容を読み出す際に
このバスｂ１とバスｃ１、バスｄ１、ｆ１を通じてデー
タを受け渡しすることになる。

【００２８】また、ステータスバスｂ２は、トレースメ
モリ用のＦＩＦＯバッファメモリ１９が間に合わない場
合等に、異常を知らせるステータス用の出力信号にな
る。

【００２９】そして、データバスｇ１は、トレースメモ
リ用ＦＩＦＯバッファメモリ１９に書き込みが起こるた
びに、書き込みデータがパラレル・シリアル変換回路２
１を通じて、エバチップ１外部に出力され、バスｈ１か
ら更にシリアル・パラレル変換回路５や外部トレースメ
モリ制御回路６にデータがｉ１，ｊ１バスを通じて出力
され、大容量の外部トレースメモリ７に逐次格納される
ことになる。

【００３０】また、バスｊ１は、外部トレースメモリ７
のアドレスも出力し、更にリード、ライトの制御も行う
信号である。

【００３１】ホストコンピュータ４から、外部トレース
メモリ７のデータを読み出したい場合には、エミュレー
タ制御回路３を通じて、バスｋ１からのコントロール信
号にて、バスｊ１に外部トレースメモリ７を読み出すた
めの、アドレス、リード信号を出力し、外部トレースメ
モリ７からバスｅ１を通じてデータを読み出すことにな
る。

【００３２】さて、上記したこの実施形態の特徴は、エ
バチップ１内に小容量の外部トレースメモリ用ＦＩＦＯ
バッファメモリ１９を内蔵し、トレースデータとして書
き込まれたデータが、プログラムを走行中、すなわちト
レース実行中に、大容量の外部トレースメモリ７に移さ
れることにある。

【００３３】その他の特徴としては、エバチップ１にト
レースメモリ１８を内蔵し、通常のリアルタイムトレー
スすなわち全てのバスサイクルをトレースメモリ１８に
格納できる機能を持つことである。

【００３４】この発明の動作例を、図２のプログラムの
流れを用いて説明する。図２はプログラムの実行の時間
的な流れを簡単に示したものである。

【００３５】プログラムはメインを実行している時に、
割込みやＤＭＡ等の非同期イベントＡにより、サブルー
チンＡに入り、割込みやＤＭＡ等の非同期イベントＢに
よりサブルーチンＢに入るものとする。

【００３６】従来のリアルタイムトレースメモリであれ
ば、半導体装置に内蔵されているトレースメモリに格納
するデータとしては、例えば、次の使い方がある。

【００３７】ａ）ある時点でのプログラムアドレス情報
をトリガ条件として、その前後の全てのバスサイクルを
トレースメモリに格納する。 ｂ）特定アドレスのデータアクセスのみをトレースメモ
リに格納する。

【００３８】例えば、いまデバッグしようとしているプ
ロセッサのバスサイクルタイムが５ｎｓｅｃ（２００Ｍ
Ｈｚ）、図２のＴ１を１ｍｓｅｃ、Ｔ２を９ｍｓｅｃで
かつ内蔵されているトレースメモリが１ｋアドレスある
と仮定すると、上記したａ）の場合には、５μｓｅｃの
プログラム分しかトレースメモリに入らないことにな
る。また、ｂ）の場合には、非同期イベントＡ，Ｂによ
るサブルーチンＡ，Ｂ内の特定のデータアクセスのみを
トレースメモリに格納しても、非同期イベントが平均１
０ｍｓｅｃ毎に起こると仮定すれば、１０００回の非同
期イベントすなわち１０ｓｅｃのデータアクセス分しか
トレースメモリに格納できないことになる。

【００３９】例えば、５分に１回位の割合で、不具合が
生じている場合等は、トレースメモリは時間的に不足し
ており、デバッグが困難である。

【００４０】さらに、ｂ）の場合に関しては、５ｓｅｃ
のデータはトレースでき、仮に不具合のデータを見つけ
たとしても、プログラムを解析して詳細にデバッグを進
めるためには、全てのバスサイクルがある方がデバッグ
効率はよく、その場合にはエラーの非同期イベントをト
リガ条件として、その非同期イベントに対してａ）の全
バスサイクルをトレースするモードでトレースメモリへ
取り込みを実施する。

【００４１】その際、ａ）のモードでは、非同期イベン
トは入ったとしても１回しか期待できないため、非同期
イベントＡ，Ｂの組み合わせの状況で不具合が生じてい
る場合は、デバッグは非常に困難である。

【００４２】これに対して、この発明の実施形態である
図１の例では、図２に示す非同期イベントＡ，Ｂは、外
部トレースメモリＦＩＦＯバッファメモリ１９、パラシ
リ変換Ｉ／Ｆ２１を経由して、最終的に大容量の外部ト
レースメモリ７に格納される。

【００４３】そして、非同期イベントが、Ａ，Ｂの２種
類有って、イベントが生じる度に外部トレースメモリ用
ＦＩＦＯバッファメモリ１９に格納され、データが、格
納されるとパラレル・シリアル変換回路２１に出力さ
れ、エバチップ１外部に出力され、外部トレースメモリ
７に格納される。

【００４４】この出力されるデータは、非同期イベント
間隔の時間を利用して外部に出力するものとする。

【００４５】複数の非同期イベントが連続的にに起きる
場合でも、ＦＩＦＯバッファメモリ１９にある程度の容
量を持たせることで、問題なくシリアル出力することが
できる。

【００４６】また、外部トレースメモリ７への、ライト
信号、データの生成、アドレスの生成は、シリアル・パ
ラレル変換回路５、外部トレースメモリ制御回路６によ
って生成される。

【００４７】一方、内蔵のトレースメモリ１８は、全て
のサイクルのプログラムを解析して詳細にデバッグを進
めるための機能で、エラーの生じている非同期イベント
と、プログラムの詳細トレースが、一度のプログラム走
行で同時にトレースできるため、エラーの見つけやすさ
が向上し、デバッグ効率が高くなる。

【００４８】そして、プログラム走行にて、トレースデ
ータを取得した後は、ホストコンピュター４上で走るデ
バッガプログラムからの指示で、エミュレータ制御回路
３を通じて、プロセッサ１１の内部レジスタの情報、メ
モリ１２の情報、周辺回路１３の情報を取得すると共
に、トレースメモリ１８、外部トレースメモリ７から、
トレース情報を吸い上げ、更にホストコンピュター４上
で、解析、逆アセンブル等の解読を行い、ホストコンピ
ュター上に表示することで、デバッグを行うことができ
る。

【００４９】トレース情報の例を図３、図４に示す。

【００５０】外部トレースメモリ７の格納データは、非
同期イベントが生じてサブルーチンで処理される前のデ
ータや処理された後のデータ等を、メモリのアドレスと
共に格納するのが効果的であると考えられる。

【００５１】例えば、信号処理プログラム等で良く使用
される、周辺回路の機能の一部であるＡ／Ｄコンバータ
からＤＳＰプロセッサへの、入力データであるアドレス
およびデータ、信号処理後のＤＳＰプロセッサからＤ／
Ａコンバータへの出力データであるアドレスおよびデー
タ情報などがある。

【００５２】外部トレースメモリ７を大容量メモリで構
成し、そのメモリが１Ｍアドレス有ったとすると、非同
期イベントが平均１０ｍｓｅｃ毎に起こると仮定すれ
ば、１００００００回の非同期イベント、すなわち、１
００００ｓｅｃ（約１６６分）のデータアクセス分の情
報が外部トレースメモリ７に格納でき、５分に１回位の
割合で、不具合が生じている場合でも、非同期イベント
の不具合箇所を特定することができる。

【００５３】更に、不具合が生じるデータやアドレスを
トリガ条件にし、内部トレースメモリ１８へ、プログラ
ムを再度走行し、図４に示したように、プログラムアド
レス、プログラムデータ、データアドレス、各種デー
タ、リードライト、時間情報等の各種ステータスをトレ
ースメモリへ格納すれば、非同期データの不具合と、プ
ログラムの詳細なトレースを、対応づけて、同時に解析
することができる。

【００５４】

【発明の効果】上記したように、この発明によれば、外
部トレースメモリ用ＦＩＦＯバッファメモリを内蔵する
ため、高速なバスサイクルをもつ、高速ＭＰＵがデバッ
グの対象の場合でも、問題なくリアルタイムトレース機
能を使用してデバッグを行うことができる。

【００５５】また、トレースメモリ内蔵の容量の限界す
なわち、製造上の問題やコストの問題のため、デバッグ
システムに要求されているトレースメモリ容量は内蔵で
きずに、結果的にデバッグ効率が悪いという問題に対し
ては、外部トレースメモリ用ＦＩＦＯバッファメモリに
格納できるインターバルの制約時間（トレースメモリへ
の格納データのスループットの平均値 ＜ シリアルＩ
／Ｆのスループット）があるものの、大容量の外付けト
レースメモリを用意することで、デバッグ効率が高くな
る。

【００５６】さらに、上記外部トレースメモリ用ＦＩＦ
Ｏバッファメモリトレースメモリへの格納データのスル
ープットの平均値が大きく、外部への出力が間に合わな
かった場合には、トレースメモリブロックからオーバー
ラン等の障害が起きたことを知らせるステータス信号が
でるため、トレースを実施した情報が有効か無効かを知
ることができる。

【００５７】また、比較的小容量の外部トレースメモリ
用ＦＩＦＯバッファメモリですむため、エバチップの製
造コストが安い。

【００５８】さらに、外部の大容量トレースメモリと全
バスサイクルをトレース可能な、内蔵トレースメモリの
２つのトレースメモリを使用することで、非同期データ
の不具合と、プログラムの詳細なトレースを、対応づけ
て、同時に解析することができデバッグ効率を高くでき
る。

【図面の簡単な説明】

【図１】この発明の実施の形態を示すブロック回路図で
ある。

【図２】プログラムの実行の時間的な流れを示した説明
図である。

【図３】トレース情報の例を示す模式図である。

【図４】トレース情報の例を示す模式図である。

【符号の説明】

１ エバチップ ３ エミュレータ制御回路 ４ ホストコンピュータ ７ 外部トレースメモリ １１ プロセッサ １２ メモリ １３ 周辺回路 １８ トレースメモリ １９ 外部トレース用ＦＩＦＯバッファメモリ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B042 GA13 GA33 GC03 HH30 LA18 MA04 MA08 MC03 MC07 MC08 MC09 MC31 5B048 AA12 BB02 DD04 DD10 5B062 AA08 CC02 EE05 EE09 JJ07 JJ08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサを備える半導体装置内に、外
   部トレースメモリ用バッファメモリを内蔵し、非同期的
   に発生するイベントにより、前記外部トレースメモリへ
   格納するデータを前記バッファメモリに対して格納し、
   トレースデータとして書き込まれた前記データが、非同
   期的に発生するイベント間隔で外部トレースメモリに格
   納されることを特徴とするマイクロコンピュータ開発支
   援装置。
2. 【請求項２】 前記外部トレースメモリ用バッファメモ
   リの格納データをパラレル・シリアル変換回路を介し
   て、シリアルデータとして外部に出力することを特徴と
   する請求項１に記載のマイクロコンピュータ開発支援装
   置。
3. 【請求項３】 前記外部トレースメモリ用バッファメモ
   リがフルになり、バッファメモリが間に合わない場合に
   は、そのステータス信号を出力し、通知することを特徴
   とする請求項１又は２に記載のマイクロコンピュータ開
   発支援装置。
4. 【請求項４】 プロセッサを備える半導体装置内に、全
   バスサイクルをトレース可能なトレースメモリをさらに
   備えことを特徴とする請求項１ないし３のいずれかに記
   載のマイクロコンピュータ開発支援装置。