JP2001069585A - 二重化装置及びハイウェイインタフェース回路 - Google Patents
二重化装置及びハイウェイインタフェース回路Info
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Abstract
(57)【要約】
【課題】 下位装置の悪影響を及ぼすことがない二重化
装置及び同期はずれを防止するハイウェイインタフェー
ス回路を提供する。 【解決手段】 片方がアクト状態、他方がスタンバイ状
態で運用される同一構成の第1装置及び第2装置を有す
る二重化装置において、第1装置及び第2装置の各々
は、他方の装置に所定の障害が発生したときは、自装置
の状態を第1アクト状態に選択する第1選択部と、他方
の装置に所定の障害が発生し且つ第1選択部が第1アク
ト状態を選択した場合は自装置をアクト状態に選択し、
他方の装置に所定の障害が発生せず且つ第1選択部が第
1アクト状態を選択し且つ他方の装置から通知される状
態がアクト状態に選択されている時に自装置をスタンバ
イ状態に選択して、自装置をスタンバイ状態に選択した
ことを他方の装置に通知する第2選択部と、第2選択部
が選択したアクト状態又はスタンバイ状態のいずれかの
状態を記憶するレジスタとを具備して構成する。
装置及び同期はずれを防止するハイウェイインタフェー
ス回路を提供する。 【解決手段】 片方がアクト状態、他方がスタンバイ状
態で運用される同一構成の第1装置及び第2装置を有す
る二重化装置において、第1装置及び第2装置の各々
は、他方の装置に所定の障害が発生したときは、自装置
の状態を第1アクト状態に選択する第1選択部と、他方
の装置に所定の障害が発生し且つ第1選択部が第1アク
ト状態を選択した場合は自装置をアクト状態に選択し、
他方の装置に所定の障害が発生せず且つ第1選択部が第
1アクト状態を選択し且つ他方の装置から通知される状
態がアクト状態に選択されている時に自装置をスタンバ
イ状態に選択して、自装置をスタンバイ状態に選択した
ことを他方の装置に通知する第2選択部と、第2選択部
が選択したアクト状態又はスタンバイ状態のいずれかの
状態を記憶するレジスタとを具備して構成する。
Description
【0001】
【発明の属する技術分野】本発明は、片方がアクト(A
CT)状態、他方がスタンバイ(SBY)状態で運用さ
れる二重化装置に関する。特に、二重化装置におけるア
クト/スタンバイ状態の系切替え及びクロック制御に関
する。
CT)状態、他方がスタンバイ(SBY)状態で運用さ
れる二重化装置に関する。特に、二重化装置におけるア
クト/スタンバイ状態の系切替え及びクロック制御に関
する。
【0002】
【従来の技術】交換機等のシステムにおいては、障害が
発生した場合にサービスの中断をせずに保守するため、
同一構成の0系及び1系システムから構成された二重化
システムで構成される。二重化システムにおいては、片
方がアクト系、他方がスタンバイ系で運用される。交換
機システムは、例えば、それぞれが二重化されたCPR
(Call PRocessorr)、PSA(Processor Access Control
ler(PAC) and System Bus Arbiter)、LRPCS(Line/
Register signal and Path Controller for Small swit
ch)、TSW(Time SWitch)、TNG(ToNe Generator)、
HWINF(HighWay INterFace)、SGC(SiGnaling Co
ntroller)、LTC(Line Trunk Common)、DT(Digital
Terminal)、SAMSH(Synchronization and Alarm M
aintenanceSHelf)から構成される。
発生した場合にサービスの中断をせずに保守するため、
同一構成の0系及び1系システムから構成された二重化
システムで構成される。二重化システムにおいては、片
方がアクト系、他方がスタンバイ系で運用される。交換
機システムは、例えば、それぞれが二重化されたCPR
(Call PRocessorr)、PSA(Processor Access Control
ler(PAC) and System Bus Arbiter)、LRPCS(Line/
Register signal and Path Controller for Small swit
ch)、TSW(Time SWitch)、TNG(ToNe Generator)、
HWINF(HighWay INterFace)、SGC(SiGnaling Co
ntroller)、LTC(Line Trunk Common)、DT(Digital
Terminal)、SAMSH(Synchronization and Alarm M
aintenanceSHelf)から構成される。
【0003】これらの0系及び1系の二重化装置は、C
PR等のように装置が単独でアクト/SBY系を構成す
る場合とLPRCS,TSW,HW等のように複数の装
置全体で1つのACT/SBY系を構成する場合があ
る。このようなACT/SBY系の構成単位に毎に、A
CT系の障害発生時や保守時にACT系をSBY系、S
BY系をACT系にACT/SBYの系の切替り替えを
行ってサービスを継続して行う必要がある。
PR等のように装置が単独でアクト/SBY系を構成す
る場合とLPRCS,TSW,HW等のように複数の装
置全体で1つのACT/SBY系を構成する場合があ
る。このようなACT/SBY系の構成単位に毎に、A
CT系の障害発生時や保守時にACT系をSBY系、S
BY系をACT系にACT/SBYの系の切替り替えを
行ってサービスを継続して行う必要がある。
【0004】各ACT/SBY系を構成する二重化装置
の中で1つの二重化装置(例えば、LRPCS)が、A
CT/SBY指示信号とACT/SBY選択結果信号を
他系の二重化装置(例えば、LRPCS)と接続する交
絡線を介して他系に通知して、片系がACT系、他系が
SBY系になり、両系が同時にACT系又はSBY系に
ならないように他系の状態を確認し合いながら、切り替
えの制御を行っている。ACT/SBY指示信号とは、
CPR等の上位装置や外部から指定されたACT/SB
Yのいずれの状態であるかを示す信号である。また、A
CT/SBY選択結果信号とは、自系及び他系の指示信
号、現在の二重化装置のACT/SBY状態、他系の障
害発生状況を加味して、二重化装置のACT/SBY選
択結果を他系に伝達するものである。
の中で1つの二重化装置(例えば、LRPCS)が、A
CT/SBY指示信号とACT/SBY選択結果信号を
他系の二重化装置(例えば、LRPCS)と接続する交
絡線を介して他系に通知して、片系がACT系、他系が
SBY系になり、両系が同時にACT系又はSBY系に
ならないように他系の状態を確認し合いながら、切り替
えの制御を行っている。ACT/SBY指示信号とは、
CPR等の上位装置や外部から指定されたACT/SB
Yのいずれの状態であるかを示す信号である。また、A
CT/SBY選択結果信号とは、自系及び他系の指示信
号、現在の二重化装置のACT/SBY状態、他系の障
害発生状況を加味して、二重化装置のACT/SBY選
択結果を他系に伝達するものである。
【0005】例えば、0系がACT系、1系がSBY系
であったとき、二重化装置0系の電源が障害となったと
する。1系は、0系の障害を検出して自系がACT状態
に移行するためにACT/SBY系選択結果信号をAC
T状態にして、0系に伝達する。0系は、ACT系なの
で、ACT/SBY選択結果信号がACT状態を1系に
通知している。1系は、0系及び自身の選択結果がAC
T状態なので、これまでの状態であるSBY状態を維持
する。0系が電源断障害によってACT選択結果信号を
ドライブできなくなると、1系がACT状態を選択し
て、ACT状態に移行する。
であったとき、二重化装置0系の電源が障害となったと
する。1系は、0系の障害を検出して自系がACT状態
に移行するためにACT/SBY系選択結果信号をAC
T状態にして、0系に伝達する。0系は、ACT系なの
で、ACT/SBY選択結果信号がACT状態を1系に
通知している。1系は、0系及び自身の選択結果がAC
T状態なので、これまでの状態であるSBY状態を維持
する。0系が電源断障害によってACT選択結果信号を
ドライブできなくなると、1系がACT状態を選択し
て、ACT状態に移行する。
【0006】一方、SGCは、二重化されたLRPCS
よりTSWを介してハイウェイより8KHzのフレーム
を示すクロック、ACT状態及びSBY状態のいずれの
状態であるかを示す指示信号及び発着信を制御する制御
信号が入力される。SGCは、ハイウェイインタフェー
ス回路により、0系,1系のLRPCSから供給された
クロック及び指示信号をハイウェイの所定のタイムスロ
ットから分離する。ハイウェイインタフェース回路に搭
載されたPLO(Phased Lock Oscilator)により、指示
信号が指示するACT系の8KHzのクロックと位相同
期を取って、32MHzのクロックと32MHzのクロ
ックを分周した8KHzのクロックを動作クロックとし
て、他の内部回路に供給している。SGCの他の内部回
路は、PLOにより出力された8KHz,32MHzの
動作クロックに同期して、HDLCデータの送受信及び
LAPD通信を行っている。
よりTSWを介してハイウェイより8KHzのフレーム
を示すクロック、ACT状態及びSBY状態のいずれの
状態であるかを示す指示信号及び発着信を制御する制御
信号が入力される。SGCは、ハイウェイインタフェー
ス回路により、0系,1系のLRPCSから供給された
クロック及び指示信号をハイウェイの所定のタイムスロ
ットから分離する。ハイウェイインタフェース回路に搭
載されたPLO(Phased Lock Oscilator)により、指示
信号が指示するACT系の8KHzのクロックと位相同
期を取って、32MHzのクロックと32MHzのクロ
ックを分周した8KHzのクロックを動作クロックとし
て、他の内部回路に供給している。SGCの他の内部回
路は、PLOにより出力された8KHz,32MHzの
動作クロックに同期して、HDLCデータの送受信及び
LAPD通信を行っている。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
二重化装置では、以下の問題点がある。
二重化装置では、以下の問題点がある。
【0008】(1) 従来、LRPCS等に供給する電
源に障害が発生した場合、障害発生側のLRPCSの電
圧低下によりACT/SBY選択信号をドライブできな
くなるまで障害側のACT指示は保持されていた。従っ
て、ACT系の切替が行われるのは障害系の回路が動作
しなくなる時点であった。この時点では、回路が正常に
動作しないため、配下装置であるSGC等へのクロック
等の信号送信が途切れることになる。そのため、配下装
置では、サービスが中断することになる。また、何らか
の要因により、一時的にACT側の電圧値が低下して、
素子の動作保証範囲外となった場合、その素子が正常に
動作できなくなり、配下装置に正常な信号を送出できな
くなる恐れがある。このような場合でも系切替は行われ
ないことになる。
源に障害が発生した場合、障害発生側のLRPCSの電
圧低下によりACT/SBY選択信号をドライブできな
くなるまで障害側のACT指示は保持されていた。従っ
て、ACT系の切替が行われるのは障害系の回路が動作
しなくなる時点であった。この時点では、回路が正常に
動作しないため、配下装置であるSGC等へのクロック
等の信号送信が途切れることになる。そのため、配下装
置では、サービスが中断することになる。また、何らか
の要因により、一時的にACT側の電圧値が低下して、
素子の動作保証範囲外となった場合、その素子が正常に
動作できなくなり、配下装置に正常な信号を送出できな
くなる恐れがある。このような場合でも系切替は行われ
ないことになる。
【0009】(2) SGC等は、上位のLRPCS等
の二重化装置から入力されるハイウェイのフレームのマ
ッピングされたACT状態、SBY状態のいずれの状態
であるかを示す指示信号を受信し、指示信号が示すAC
T系のハイウェイのフレームのタイムスロットにマッピ
ングされた基準クロックに同期したクロック(32MH
z)を動作クロックとしてPLOにより生成している。
ところが、ACT系のクロックに障害が発生して、基準
クロックの周期がずれたり、クロックが停止した場合に
は、PLOは、基準クロックと同期が取れなくなり、そ
の間の通信が途切れてしまう。
の二重化装置から入力されるハイウェイのフレームのマ
ッピングされたACT状態、SBY状態のいずれの状態
であるかを示す指示信号を受信し、指示信号が示すAC
T系のハイウェイのフレームのタイムスロットにマッピ
ングされた基準クロックに同期したクロック(32MH
z)を動作クロックとしてPLOにより生成している。
ところが、ACT系のクロックに障害が発生して、基準
クロックの周期がずれたり、クロックが停止した場合に
は、PLOは、基準クロックと同期が取れなくなり、そ
の間の通信が途切れてしまう。
【0010】しかも、LRPCS側でACT系の障害が
即座に検出されて、ACT/SBYの系が切り替わった
としても、指示信号がハイウェイのタイムスロットによ
り通知されることから系の切替えのタイミングによって
は、例えば、障害が発生する直前に指示信号が送信され
た場合には、系の切替えが次のフレームのタイムスロッ
トにより通知されるので、系の切替えの認識が遅れてし
まい、PLOは、同期はずれのアラームを出力してしま
う。
即座に検出されて、ACT/SBYの系が切り替わった
としても、指示信号がハイウェイのタイムスロットによ
り通知されることから系の切替えのタイミングによって
は、例えば、障害が発生する直前に指示信号が送信され
た場合には、系の切替えが次のフレームのタイムスロッ
トにより通知されるので、系の切替えの認識が遅れてし
まい、PLOは、同期はずれのアラームを出力してしま
う。
【0011】また、一度同期がはずれると再び同期を取
り戻すのに時間を要する。その再同期までの時間が長い
とLAPD通信のリンクが維持できなくなることがあ
り、サービスを継続することができなくなる。更に、配
下装置自体に障害があるわけでもないのに同期はずれに
よりアラームが立つことにより系の切替えの障害処理が
入ることも問題である。従って、そのような不都合を回
避するには、上位装置側の障害に対して、配下装置のP
LOでアラームが立たないような処置が必要である。
り戻すのに時間を要する。その再同期までの時間が長い
とLAPD通信のリンクが維持できなくなることがあ
り、サービスを継続することができなくなる。更に、配
下装置自体に障害があるわけでもないのに同期はずれに
よりアラームが立つことにより系の切替えの障害処理が
入ることも問題である。従って、そのような不都合を回
避するには、上位装置側の障害に対して、配下装置のP
LOでアラームが立たないような処置が必要である。
【0012】よって、本発明の目的は、ACT系に障害
が発生した場合に下位装置に悪影響を及ぼすことなく迅
速に系の切り替えを行う二重化装置を提供することであ
る。
が発生した場合に下位装置に悪影響を及ぼすことなく迅
速に系の切り替えを行う二重化装置を提供することであ
る。
【0013】また、本発明の他の目的は、クロックに障
害が発生したとしても同期はずれの発生しないハイウェ
イインタフェース回路を提供することである。
害が発生したとしても同期はずれの発生しないハイウェ
イインタフェース回路を提供することである。
【0014】
【課題を解決するための手段】本発明の第1側面によれ
ば、片方がアクト状態、他方がスタンバイ状態で運用さ
れる同一構成の第1装置及び第2装置を有する二重化装
置であって、前記第1装置及び前記第2装置の各々は、
第1アクト状態及び第1スタンバイ状態のいずれかの状
態を選択し、他方の装置に所定の障害が発生したとき
は、自装置の状態を前記第1アクト状態に選択する第1
選択部と、前記他方の装置に前記所定の障害が発生し且
つ前記第1選択部が前記第1アクト状態を選択した場合
は自装置を前記アクト状態に選択すると共に自装置を前
記アクト状態に選択したことを前記他方の装置に通知
し、前記他方の装置に前記所定の障害が発生せず且つ自
装置の状態及び前記他方の装置から通知される状態が共
に前記アクト状態に選択されている時に自装置を前記ス
タンバイ状態に選択すると共に自装置を前記スタンバイ
状態に選択したことを前記他方の装置に通知する第2選
択部と、前記第2選択部が選択した前記アクト状態又は
前記スタンバイ状態のいずれかの状態を記憶するレジス
タとを具備したことを特徴とする二重化装置が提供され
る。
ば、片方がアクト状態、他方がスタンバイ状態で運用さ
れる同一構成の第1装置及び第2装置を有する二重化装
置であって、前記第1装置及び前記第2装置の各々は、
第1アクト状態及び第1スタンバイ状態のいずれかの状
態を選択し、他方の装置に所定の障害が発生したとき
は、自装置の状態を前記第1アクト状態に選択する第1
選択部と、前記他方の装置に前記所定の障害が発生し且
つ前記第1選択部が前記第1アクト状態を選択した場合
は自装置を前記アクト状態に選択すると共に自装置を前
記アクト状態に選択したことを前記他方の装置に通知
し、前記他方の装置に前記所定の障害が発生せず且つ自
装置の状態及び前記他方の装置から通知される状態が共
に前記アクト状態に選択されている時に自装置を前記ス
タンバイ状態に選択すると共に自装置を前記スタンバイ
状態に選択したことを前記他方の装置に通知する第2選
択部と、前記第2選択部が選択した前記アクト状態又は
前記スタンバイ状態のいずれかの状態を記憶するレジス
タとを具備したことを特徴とする二重化装置が提供され
る。
【0015】本発明の他の側面によれば、ハイウェイよ
り入力される基準クロックに基いて第1クロックを生成
するハイウェイインタフェース回路であって、切り替え
信号に基いて前記基準クロック及び自走クロックのいず
れか一方を選択して第2クロックを出力するセレクタ
と、前記第2クロックに同期し且つ前記第2クロックの
周波数の整数倍の周波数の前記第1クロックを生成する
PLOと、前記切り替え信号及び前記基準クロックに基
いてリセットされ、前記第1クロックに基いてカウント
動作をして前記基準クロックの周波数と同一の周波数の
前記自走クロックを生成する自走クロック生成部と、前
記第1クロックに基いてカウント動作をして前記基準ク
ロックの異常を監視し、前記基準クロックの異常の有無
を示す前記切り替え信号を生成する基準クロック監視部
とを具備したことを特徴とするハイウェイインタフェー
ス回路が提供される。
り入力される基準クロックに基いて第1クロックを生成
するハイウェイインタフェース回路であって、切り替え
信号に基いて前記基準クロック及び自走クロックのいず
れか一方を選択して第2クロックを出力するセレクタ
と、前記第2クロックに同期し且つ前記第2クロックの
周波数の整数倍の周波数の前記第1クロックを生成する
PLOと、前記切り替え信号及び前記基準クロックに基
いてリセットされ、前記第1クロックに基いてカウント
動作をして前記基準クロックの周波数と同一の周波数の
前記自走クロックを生成する自走クロック生成部と、前
記第1クロックに基いてカウント動作をして前記基準ク
ロックの異常を監視し、前記基準クロックの異常の有無
を示す前記切り替え信号を生成する基準クロック監視部
とを具備したことを特徴とするハイウェイインタフェー
ス回路が提供される。
【0016】
【発明の実施の形態】本発明の実施形態を説明する前に
本発明の原理を説明する。図1は、本発明の第1原理図
である。図1に示すように、二重化装置は、第1装置1
#0及び第2装置1#1を有する。第1及び第2装置1
#i(i=0,1)は、第1信号線2#i、第2信号線
3#i、第3信号線4#i、第1選択部5#i、第2選
択部6#i及びレジスタ7#iを具備する。
本発明の原理を説明する。図1は、本発明の第1原理図
である。図1に示すように、二重化装置は、第1装置1
#0及び第2装置1#1を有する。第1及び第2装置1
#i(i=0,1)は、第1信号線2#i、第2信号線
3#i、第3信号線4#i、第1選択部5#i、第2選
択部6#i及びレジスタ7#iを具備する。
【0017】第1信号線2#iには、上位装置より指示
されたアクト状態及びスタンバイ状態のいずれかの状態
であるかを示す指示信号が入力される。第2信号線3#
iには、他方の装置の所定の障害に関する障害情報が入
力される。第3信号線4#iは、他方の装置1#j(j
≠i)に信号を出力する。第1選択部5#iは、指示信
号及び障害情報に基いて第1アクト状態及び第1スタン
バイ状態を選択し、第2信号線3#iに入力された障害
情報が他方の装置1#jの障害を示す場合は、自装置1
#iの状態を第1アクト状態に選択する。
されたアクト状態及びスタンバイ状態のいずれかの状態
であるかを示す指示信号が入力される。第2信号線3#
iには、他方の装置の所定の障害に関する障害情報が入
力される。第3信号線4#iは、他方の装置1#j(j
≠i)に信号を出力する。第1選択部5#iは、指示信
号及び障害情報に基いて第1アクト状態及び第1スタン
バイ状態を選択し、第2信号線3#iに入力された障害
情報が他方の装置1#jの障害を示す場合は、自装置1
#iの状態を第1アクト状態に選択する。
【0018】第2選択部6#iは、他方の装置1#jの
第3信号線4#jより入力される信号がアクト状態且つ
第1選択部5#iが選択した状態が第1アクト状態且つ
障害情報が他方の装置1#jの障害を示す場合は、自装
置1#iの状態をアクト状態に選択すると共に選択した
状態を第3信号線4#iに出力する。また、第3信号線
4#jより入力される信号がアクト状態且つ第1選択部
5#iが選択した状態がアクト状態且つ障害情報が他方
の装置の障害を示さない場合は、自装置の状態をスタン
バイ状態に選択すると共に選択した状態を第3信号線4
#iに出力する。レジスタ7#iは、第2選択部6#i
が選択した状態が記憶される。
第3信号線4#jより入力される信号がアクト状態且つ
第1選択部5#iが選択した状態が第1アクト状態且つ
障害情報が他方の装置1#jの障害を示す場合は、自装
置1#iの状態をアクト状態に選択すると共に選択した
状態を第3信号線4#iに出力する。また、第3信号線
4#jより入力される信号がアクト状態且つ第1選択部
5#iが選択した状態がアクト状態且つ障害情報が他方
の装置の障害を示さない場合は、自装置の状態をスタン
バイ状態に選択すると共に選択した状態を第3信号線4
#iに出力する。レジスタ7#iは、第2選択部6#i
が選択した状態が記憶される。
【0019】次に図1の動作説明をする。第1及び第2
装置1#iの初期状態などにおいて、自装置のACT/
SBY状態を設定するために上位装置や外部から指示信
号が第2信号線3#iより入力される。第1選択部6#
iは、第1アクト状態及び第1スタンバイ状態のいずれ
かの状態を選択し、第2信号線3#iに入力された障害
情報が他方の装置1#jの障害を示す場合は、自装置1
#iの状態を第1アクト状態に選択する。
装置1#iの初期状態などにおいて、自装置のACT/
SBY状態を設定するために上位装置や外部から指示信
号が第2信号線3#iより入力される。第1選択部6#
iは、第1アクト状態及び第1スタンバイ状態のいずれ
かの状態を選択し、第2信号線3#iに入力された障害
情報が他方の装置1#jの障害を示す場合は、自装置1
#iの状態を第1アクト状態に選択する。
【0020】第2選択部6#iは、他方の装置1#jの
第3信号線4#jより入力される信号がアクト状態且つ
第1選択部5#iが選択した状態が第1アクト状態且つ
障害情報が他方の装置1#jの障害を示す場合は、自装
置1#iの状態をアクト状態に選択する。また、第3信
号線4#jより入力される信号がアクト状態且つ第1選
択部5#iが選択した状態がアクト状態且つ障害情報が
他方の装置1#jの障害を示さない場合は、自装置1#
iの状態をスタンバイ状態に選択する。そして、選択し
た状態を第3信号線4#iに出力する。
第3信号線4#jより入力される信号がアクト状態且つ
第1選択部5#iが選択した状態が第1アクト状態且つ
障害情報が他方の装置1#jの障害を示す場合は、自装
置1#iの状態をアクト状態に選択する。また、第3信
号線4#jより入力される信号がアクト状態且つ第1選
択部5#iが選択した状態がアクト状態且つ障害情報が
他方の装置1#jの障害を示さない場合は、自装置1#
iの状態をスタンバイ状態に選択する。そして、選択し
た状態を第3信号線4#iに出力する。
【0021】これにより、アクト状態の装置1#iに障
害が発生したとき、装置1#iがスタンバイ状態に、ス
タンバイ状態の装置1#jがアクト状態に遷移するの
で、障害が発生すると即座にアクト/スタンバイの状態
が切り替わる。そのため、サービスを継続して行うこと
ができる。
害が発生したとき、装置1#iがスタンバイ状態に、ス
タンバイ状態の装置1#jがアクト状態に遷移するの
で、障害が発生すると即座にアクト/スタンバイの状態
が切り替わる。そのため、サービスを継続して行うこと
ができる。
【0022】図2は、本発明の第2原理図である。図2
に示すように、ハイウェイインタフェース回路は、第1
セレクタ10、自走クロック生成部11、第2セレクタ
12、基準クロック監視部13及びPLO14を有す
る。第1セレクタ10は、第1及び第2指示信号に基い
て第1及び第2基準クロックの中からアクト状態を示す
クロックを基準クロックとして選択する。第2セレクタ
12は、切り替え信号に基いて基準クロック及び自走ク
ロックのいずれか一方を選択して第2クロックを出力す
る。
に示すように、ハイウェイインタフェース回路は、第1
セレクタ10、自走クロック生成部11、第2セレクタ
12、基準クロック監視部13及びPLO14を有す
る。第1セレクタ10は、第1及び第2指示信号に基い
て第1及び第2基準クロックの中からアクト状態を示す
クロックを基準クロックとして選択する。第2セレクタ
12は、切り替え信号に基いて基準クロック及び自走ク
ロックのいずれか一方を選択して第2クロックを出力す
る。
【0023】PLO14は、第2クロックに同期し且つ
第2クロックの周波数の整数倍の周波数の第1クロック
を生成する。自走クロック生成部11は、切り替え信号
及び基準クロックに基いてリセットされ、第3クロック
に基いてカウント動作をして基準クロックの周波数と同
一の周波数の自走クロックを生成する。基準クロック監
視部13は、第1クロックに基いてカウント動作をして
基準クロックの異常を監視し、基準クロックの異常の有
無を示す切り替え信号を生成する。
第2クロックの周波数の整数倍の周波数の第1クロック
を生成する。自走クロック生成部11は、切り替え信号
及び基準クロックに基いてリセットされ、第3クロック
に基いてカウント動作をして基準クロックの周波数と同
一の周波数の自走クロックを生成する。基準クロック監
視部13は、第1クロックに基いてカウント動作をして
基準クロックの異常を監視し、基準クロックの異常の有
無を示す切り替え信号を生成する。
【0024】次に、図2の動作説明をする。第1及び第
2指示信号が第1及び第2ハイウェイよりそれぞれ所定
の第1タイムスロットにマッピングされて入力される。
第1及び第2基準クロックが第1及び第2ハイウェイに
それぞれ対応する第3及び第4ハイウェイよりそれぞれ
所定の第2タイムスロットにマッピングされて供給され
る。第1セレクタ10は、第1及び第2指示信号に従っ
てACT状態のクロックを基準クロックとして選択す
る。
2指示信号が第1及び第2ハイウェイよりそれぞれ所定
の第1タイムスロットにマッピングされて入力される。
第1及び第2基準クロックが第1及び第2ハイウェイに
それぞれ対応する第3及び第4ハイウェイよりそれぞれ
所定の第2タイムスロットにマッピングされて供給され
る。第1セレクタ10は、第1及び第2指示信号に従っ
てACT状態のクロックを基準クロックとして選択す
る。
【0025】第2セレクタ12は、切り替え信号に基い
て基準クロック及び自走クロックのいずれか一方を選択
して第2クロックを出力する。PLO14は、第2クロ
ックに同期し且つ第2クロックの周波数の整数倍の周波
数の第1クロックを生成する。基準クロック監視部13
は、第1クロックに従ってカウントして、基準クロック
の周期異常、基準クロックの断などの障害を監視して、
障害の有無を示す判定信号を切り替え信号として出力す
る。
て基準クロック及び自走クロックのいずれか一方を選択
して第2クロックを出力する。PLO14は、第2クロ
ックに同期し且つ第2クロックの周波数の整数倍の周波
数の第1クロックを生成する。基準クロック監視部13
は、第1クロックに従ってカウントして、基準クロック
の周期異常、基準クロックの断などの障害を監視して、
障害の有無を示す判定信号を切り替え信号として出力す
る。
【0026】自走クロック生成部11は、切り替え信号
に従って基準クロックが正常であれば、基準クロックに
従ってリセットし、第1クロックに従ってカウントして
基準クロックの位相に合致した自走クロックを生成す
る。また、基準クロックが異常であれば、基準クロック
によるリセットを阻止して、第1クロックに従ってカウ
ントしたカウント値が所定の値になるとパルスを自走ク
ロックして出力する共にパルスに従ってリセットする。
に従って基準クロックが正常であれば、基準クロックに
従ってリセットし、第1クロックに従ってカウントして
基準クロックの位相に合致した自走クロックを生成す
る。また、基準クロックが異常であれば、基準クロック
によるリセットを阻止して、第1クロックに従ってカウ
ントしたカウント値が所定の値になるとパルスを自走ク
ロックして出力する共にパルスに従ってリセットする。
【0027】これにより、基準クロックが異常になって
も、正常な周期で自走クロックが出力される。第2セレ
クタ12は、切り替え信号が基準クロックの異常を示す
ときは、自走クロックを選択する。PLO14は、第2
クロックに位相同期を取る。これにより、基準クロック
が異常となっても、PLO14が同期はずれになること
がない。
も、正常な周期で自走クロックが出力される。第2セレ
クタ12は、切り替え信号が基準クロックの異常を示す
ときは、自走クロックを選択する。PLO14は、第2
クロックに位相同期を取る。これにより、基準クロック
が異常となっても、PLO14が同期はずれになること
がない。
【0028】図3は、本発明を交換機に適用した場合の
交換機システムの構成図である。図3に示すように、交
換機システムは、HWINF22#0,22#1、TS
W24#0,24#1、LRPCS26#0,26#
1、TNG28#0,28#1及びSGC31#0,3
1#1,32#0,32#1,33#0,33#1から
成るSSCSH20を具備する。更に、SAMSH36
#0,36#1、PSA40#0,40#1、42#
0,42#1、51#0,51#1,52#0,52#
1,53#0,53#1、CPR60#0,60#1、
LTC62#0,62#1、DTC64#0,64#
1、DLCC66#0,66#1及び8DT68を具備
する。ここで、記号#i(i=0,1)は、0系/1系
を示す。
交換機システムの構成図である。図3に示すように、交
換機システムは、HWINF22#0,22#1、TS
W24#0,24#1、LRPCS26#0,26#
1、TNG28#0,28#1及びSGC31#0,3
1#1,32#0,32#1,33#0,33#1から
成るSSCSH20を具備する。更に、SAMSH36
#0,36#1、PSA40#0,40#1、42#
0,42#1、51#0,51#1,52#0,52#
1,53#0,53#1、CPR60#0,60#1、
LTC62#0,62#1、DTC64#0,64#
1、DLCC66#0,66#1及び8DT68を具備
する。ここで、記号#i(i=0,1)は、0系/1系
を示す。
【0029】二重化構成のCPR60#i(i=0,
1)は、呼制御を行うと共に障害管理をして、下位装置
のACT/SBYの系切り替えの制御を行う。更に、P
SA40#i〜53#i(i=0〜2)、CPR60#
0,60#1とLRPCS26#0,26#iとの間を
接続するバスの制御を行う。SAMSH38#i(i=
0,1)は、外部より供給されるフレームパルス(8K
Hz)及びクロック(2MHz)をTSW24#0,2
4#1を経由して、LRPCS26#i(i=0,1)
及びHWINF22#iに分配する。
1)は、呼制御を行うと共に障害管理をして、下位装置
のACT/SBYの系切り替えの制御を行う。更に、P
SA40#i〜53#i(i=0〜2)、CPR60#
0,60#1とLRPCS26#0,26#iとの間を
接続するバスの制御を行う。SAMSH38#i(i=
0,1)は、外部より供給されるフレームパルス(8K
Hz)及びクロック(2MHz)をTSW24#0,2
4#1を経由して、LRPCS26#i(i=0,1)
及びHWINF22#iに分配する。
【0030】LTC62#i(i=0,1)は、ISD
N端末を収容するDLCC66#i(i=0,1)、デ
ィジタル電話を収容する図示しないDLC及びアナログ
電話を収容する図示しないSLCとHWINF22#i
(i=0,1)との間のインタフェースを行う。DLC
C66#i(i=0,1)は、ISDN端末を収容する
と共に、SGC31#i〜33#i(i=0,1)と局
内LAPD通信を行って、ISDNメッセージ通信をす
る。DTC64#i(i=0,1)は、PBXや交換機
を収容する8DT68とHWINF22#iとの間をイ
ンタフェースする。8DT68は、PBXや他交換機を
収容する。
N端末を収容するDLCC66#i(i=0,1)、デ
ィジタル電話を収容する図示しないDLC及びアナログ
電話を収容する図示しないSLCとHWINF22#i
(i=0,1)との間のインタフェースを行う。DLC
C66#i(i=0,1)は、ISDN端末を収容する
と共に、SGC31#i〜33#i(i=0,1)と局
内LAPD通信を行って、ISDNメッセージ通信をす
る。DTC64#i(i=0,1)は、PBXや交換機
を収容する8DT68とHWINF22#iとの間をイ
ンタフェースする。8DT68は、PBXや他交換機を
収容する。
【0031】図4は、図3中のSSCSH20における
0系と1系の関係を示す図である。図4に示すように、
SSCSH20は、i系共通部70#i(i=0,
1)、0系SCG31#i(i=0,1)、TNG28
#i(i=0,1)、SCG32#i(i=0,1)、
SCG33#i(i=0,1)からなる。i系共通部7
0#i(i=0,1)は、LRPCS26#i、TSW
24#0、HWINF22#i及びLTC62#iから
構成され、片方がACT状態、他方がSBY状態で運用
される。
0系と1系の関係を示す図である。図4に示すように、
SSCSH20は、i系共通部70#i(i=0,
1)、0系SCG31#i(i=0,1)、TNG28
#i(i=0,1)、SCG32#i(i=0,1)、
SCG33#i(i=0,1)からなる。i系共通部7
0#i(i=0,1)は、LRPCS26#i、TSW
24#0、HWINF22#i及びLTC62#iから
構成され、片方がACT状態、他方がSBY状態で運用
される。
【0032】第1実施形態 図5は、本発明の第1実施形態によるLRPCSの機能
ブロック図である。図5に示すように、LRPCS26
#iは、HWインタフェース部80#i、HDLCコン
トロール部82#i、端末装置インタフェース部84#
i、CPU86#i、SIGインタフェース部88#
i、CCインタフェース部90#i、TSWインタフェ
ース部92#i、メモリコントロール部96#i、系間
交絡部98#i、バスコントロール部100#i、AC
T/SBY制御部102#i、システムメモリ104#
i、フラッシュメモリ106#i、LCAレジスタ10
8#i、CPUバス110#i及び低速バス112#i
から構成される。
ブロック図である。図5に示すように、LRPCS26
#iは、HWインタフェース部80#i、HDLCコン
トロール部82#i、端末装置インタフェース部84#
i、CPU86#i、SIGインタフェース部88#
i、CCインタフェース部90#i、TSWインタフェ
ース部92#i、メモリコントロール部96#i、系間
交絡部98#i、バスコントロール部100#i、AC
T/SBY制御部102#i、システムメモリ104#
i、フラッシュメモリ106#i、LCAレジスタ10
8#i、CPUバス110#i及び低速バス112#i
から構成される。
【0033】HWインタフェース部80#iは、ハイウ
ェイとのインタフェースを行い、HDLCデータ送受・
受信及びハイウェイの制御データのインタフェースを行
う。HDLCコントロール部82#iは、HWインタフ
ェース部80#iからの受信HDLCを分解し、システ
ムメモリ104#iに展開する。端末装置インタフェー
ス部84#iは、加入者を収容する端末装置との間でデ
ータの送受信及び加入者のダイヤルパルスカウント機能
を行う。CPU86#iは、LRPCS26#iの全体
の制御を行うプロセッサであり、例えば、ファームウェ
アがACT/SBY系の切り替えに係わる次の機能を実
行する。
ェイとのインタフェースを行い、HDLCデータ送受・
受信及びハイウェイの制御データのインタフェースを行
う。HDLCコントロール部82#iは、HWインタフ
ェース部80#iからの受信HDLCを分解し、システ
ムメモリ104#iに展開する。端末装置インタフェー
ス部84#iは、加入者を収容する端末装置との間でデ
ータの送受信及び加入者のダイヤルパルスカウント機能
を行う。CPU86#iは、LRPCS26#iの全体
の制御を行うプロセッサであり、例えば、ファームウェ
アがACT/SBY系の切り替えに係わる次の機能を実
行する。
【0034】(1) システム立ち上げ時のCPR60
#0,60#1による指示に従って、自系がACT系/
SBY系のいずれであるかを示す第1信号をLCAレジ
スタ108#i中のACT/SBY設定レジスタ111
#iにライトすると共に、LCAレジスタ108#i中
のACT選択レジスタ109#iに第1信号を選択する
よう指示する信号をライトする。
#0,60#1による指示に従って、自系がACT系/
SBY系のいずれであるかを示す第1信号をLCAレジ
スタ108#i中のACT/SBY設定レジスタ111
#iにライトすると共に、LCAレジスタ108#i中
のACT選択レジスタ109#iに第1信号を選択する
よう指示する信号をライトする。
【0035】(2) システム運用中に緊急障害以外の
障害によりCPR60#0,60#1による指示に従っ
て、ACT/SBYの系の切り替えを指示する第2信号
をLCAレジスタ108#i中のACT/SBY指定レ
ジスタ113#iにライトすると共に、LCAレジスタ
108#i中のACT選択レジスタ109#iに第2信
号を選択するよう指示する信号をライトする。
障害によりCPR60#0,60#1による指示に従っ
て、ACT/SBYの系の切り替えを指示する第2信号
をLCAレジスタ108#i中のACT/SBY指定レ
ジスタ113#iにライトすると共に、LCAレジスタ
108#i中のACT選択レジスタ109#iに第2信
号を選択するよう指示する信号をライトする。
【0036】(3) 後述するハードウェア自律でAC
T/SBY系の切り替えを制御するACT/SBY制御
部102#iが選択したACT/SBY選択信号XOA
CTが格納されたLCAレジスタ108#i中のACT
/SBY指示レジスタ115#i、ACT/SBY設定
レジスタ111#i、ACT/SBY指定レジスタ11
3#iの内容に従って、ACT/SBYの系の設定及び
切り替えを行う。
T/SBY系の切り替えを制御するACT/SBY制御
部102#iが選択したACT/SBY選択信号XOA
CTが格納されたLCAレジスタ108#i中のACT
/SBY指示レジスタ115#i、ACT/SBY設定
レジスタ111#i、ACT/SBY指定レジスタ11
3#iの内容に従って、ACT/SBYの系の設定及び
切り替えを行う。
【0037】ここで、ハードウェア自律でACT/SB
Yの系の切り替えを行うのは、緊急にACT/SBYの
系の切り替えを行う必要がある障害がACT系の他系に
発生した場合である。このような障害には、共通部70
#iに電源を供給する他系の電源電圧が閾値よりも低下
した場合や電源断等のNOP障害、他系のヒューズ溶解
のPAL障害、他系の二次側電源供給障害のPDX障
害、他系のパッケージ抜けのPLS障害等がある。尚、
信号1,2のACT指示,SBY指示の論理レベルは任
意に設定可能であるが、本例では、’0’がACT指
示、’1’がSBY指示である。
Yの系の切り替えを行うのは、緊急にACT/SBYの
系の切り替えを行う必要がある障害がACT系の他系に
発生した場合である。このような障害には、共通部70
#iに電源を供給する他系の電源電圧が閾値よりも低下
した場合や電源断等のNOP障害、他系のヒューズ溶解
のPAL障害、他系の二次側電源供給障害のPDX障
害、他系のパッケージ抜けのPLS障害等がある。尚、
信号1,2のACT指示,SBY指示の論理レベルは任
意に設定可能であるが、本例では、’0’がACT指
示、’1’がSBY指示である。
【0038】SIGインタフェース部88#iは、配下
装置であるTNG28#i(i=0,1)及びSGC3
1#i〜33#i(i=0,1)に対して、発着信制御
を行うために制御信号の送信を行う。CCインタフェー
ス部90#iは、CPR60#0,60#1の制御下で
通信制御を行い、PSA40#0,40#1のPACイ
ンタフェース及びCPUバス100#i間のデータ転送
機能を有する。
装置であるTNG28#i(i=0,1)及びSGC3
1#i〜33#i(i=0,1)に対して、発着信制御
を行うために制御信号の送信を行う。CCインタフェー
ス部90#iは、CPR60#0,60#1の制御下で
通信制御を行い、PSA40#0,40#1のPACイ
ンタフェース及びCPUバス100#i間のデータ転送
機能を有する。
【0039】TSWインタフェース部92#iは、以下
の機能を有する。
の機能を有する。
【0040】(1) 発着信時におけるACT系のCP
R60#0,60#1の指示に従って、TSW24#i
の入力ハイウェイ及び出力ハイウェイの各タイムスロッ
ト間のパス設定をする。
R60#0,60#1の指示に従って、TSW24#i
の入力ハイウェイ及び出力ハイウェイの各タイムスロッ
ト間のパス設定をする。
【0041】(2) 収容するハイウェイにTSW24
#iから出力された障害情報を収集して、メモリコント
ロール部94#iを介してシステムメモリ104#iに
ライトする。尚、この障害情報は、CCインフェース部
90#iを通して、CPR60#0,60#1に通知さ
れて、CPR60#0,60#1よってACT/SBY
の系切り替えの制御が行われる。
#iから出力された障害情報を収集して、メモリコント
ロール部94#iを介してシステムメモリ104#iに
ライトする。尚、この障害情報は、CCインフェース部
90#iを通して、CPR60#0,60#1に通知さ
れて、CPR60#0,60#1よってACT/SBY
の系切り替えの制御が行われる。
【0042】(3) ACT系のSAMSH38#0,
38#1からTSW24#iを通して出力されたクロッ
クに同期したクロックをPLO(Phased Lock Oscilati
on)を用いて生成し、ハイウェイのタイムスロットにマ
ッピングしてTSW24#iを通してSGC31#0…
に分配する。
38#1からTSW24#iを通して出力されたクロッ
クに同期したクロックをPLO(Phased Lock Oscilati
on)を用いて生成し、ハイウェイのタイムスロットにマ
ッピングしてTSW24#iを通してSGC31#0…
に分配する。
【0043】メモリコントロール部96#iは、CPU
86#iとインタフェースし、システムメモリ104#
iの制御、ローカルバス112#iの制御及びフラッシ
ュメモリ106#iの制御を行う。系間交絡制御部98
#iは、二重化制御を行い、ACT系のLRPCS26
#jのシステムメモリ104#j内容のコピー機能及び
他系のLRPCS26#jとの間の系間通信を行う。バ
スコントロール部100#iは、CPUバス110#i
を使用する各ブロックに対してバスの調停を行う。
86#iとインタフェースし、システムメモリ104#
iの制御、ローカルバス112#iの制御及びフラッシ
ュメモリ106#iの制御を行う。系間交絡制御部98
#iは、二重化制御を行い、ACT系のLRPCS26
#jのシステムメモリ104#j内容のコピー機能及び
他系のLRPCS26#jとの間の系間通信を行う。バ
スコントロール部100#iは、CPUバス110#i
を使用する各ブロックに対してバスの調停を行う。
【0044】システムメモリ170#iは、各種制御情
報を記憶するSDRAMである。LCAレジスタ108
#iは、上述したACT選択レジスタ109#i、AC
T設定レジスタ111#i、ACT/SBY指定レジス
タ113#i、ACT/SBY指示レジスタ115#i
等を有するレジスタである。ACT/SBY制御部10
2#iは、二重化冗長構成の0系共通部70#0,1系
共通部70#1のACT側とSBY側をハードウェアに
より自律で決定して、ACT/SBY選択信号XOAC
TをACT/SBY指示レジスタ115#iにライトす
る。
報を記憶するSDRAMである。LCAレジスタ108
#iは、上述したACT選択レジスタ109#i、AC
T設定レジスタ111#i、ACT/SBY指定レジス
タ113#i、ACT/SBY指示レジスタ115#i
等を有するレジスタである。ACT/SBY制御部10
2#iは、二重化冗長構成の0系共通部70#0,1系
共通部70#1のACT側とSBY側をハードウェアに
より自律で決定して、ACT/SBY選択信号XOAC
TをACT/SBY指示レジスタ115#iにライトす
る。
【0045】図示しない電源パッケージは一次電源及び
二次電源を生成して、電源電圧を共通部70#iに電源
電圧を供給すると共に、一次電源及び二次電源の電源電
圧と閾値を比較して、一次及び二次電源の障害を監視す
る。一次電源障害が発生すると、他系にNOP障害(’
0’)を通知する。二次電源障害が発生すると、他系に
PDX障害(’0’)を通知する。
二次電源を生成して、電源電圧を共通部70#iに電源
電圧を供給すると共に、一次電源及び二次電源の電源電
圧と閾値を比較して、一次及び二次電源の障害を監視す
る。一次電源障害が発生すると、他系にNOP障害(’
0’)を通知する。二次電源障害が発生すると、他系に
PDX障害(’0’)を通知する。
【0046】図6は、本発明の第1実施形態によるAC
T/SBY制御部102#iの構成図である。図6に示
すように、SEL120#i、ACT/SBYマスク回
路124#i、第1ACT/SBY選択回路124#i
及び第2ACT/SBY選択回路126#iを有する。
T/SBY制御部102#iの構成図である。図6に示
すように、SEL120#i、ACT/SBYマスク回
路124#i、第1ACT/SBY選択回路124#i
及び第2ACT/SBY選択回路126#iを有する。
【0047】図7は、0系ACT/SBY制御部102
#0と1系ACT/SBY制御部102#1の接続関係
を示す図である。図7に示すように、i系ACT/SB
Y制御部102#i(i=0,1)は、他系の共通部7
0#j(j≠i)より個別信号線により端子NOP,P
AL,PD,PKGLSにNOP障害、PAL障害、P
D障害、PKGLS障害が入力される。
#0と1系ACT/SBY制御部102#1の接続関係
を示す図である。図7に示すように、i系ACT/SB
Y制御部102#i(i=0,1)は、他系の共通部7
0#j(j≠i)より個別信号線により端子NOP,P
AL,PD,PKGLSにNOP障害、PAL障害、P
D障害、PKGLS障害が入力される。
【0048】自系の入力端子XACTCMIは他系の出
力端子XACTCMOに、自系の入力端子XIACTは
他系の出力端子XOACTに、自系の出力端子XACT
CMOは他系の入力端子XACTCMIに、自系の出力
端子XOACTは他系の入力端子XIACTにそれぞれ
接続されている。図6中のSEL120#iは、ACT
選択レジスタ109#iの選択信号に従ってACT/S
BY設定レジスタ111#i及びACT/SBY指定レ
ジスタ113#iのいずれかの内容を選択して、信号X
OACT1を出力する。
力端子XACTCMOに、自系の入力端子XIACTは
他系の出力端子XOACTに、自系の出力端子XACT
CMOは他系の入力端子XACTCMIに、自系の出力
端子XOACTは他系の入力端子XIACTにそれぞれ
接続されている。図6中のSEL120#iは、ACT
選択レジスタ109#iの選択信号に従ってACT/S
BY設定レジスタ111#i及びACT/SBY指定レ
ジスタ113#iのいずれかの内容を選択して、信号X
OACT1を出力する。
【0049】図8は、ACT/SBYマスク回路124
#iの真理値を示す図である。図8に示すように、AC
T/SBYマスク回路124#iは、端子NOP,PA
L,PDX,PLSに入力されるNOP障害、PAL障
害、PDX障害及びPLS障害のいずれかに障害が発生
するとその旨を示す信号ACTMASK=’0’して、
いずれにも障害が発生しないと信号ACTMASK=’
1’にする。
#iの真理値を示す図である。図8に示すように、AC
T/SBYマスク回路124#iは、端子NOP,PA
L,PDX,PLSに入力されるNOP障害、PAL障
害、PDX障害及びPLS障害のいずれかに障害が発生
するとその旨を示す信号ACTMASK=’0’して、
いずれにも障害が発生しないと信号ACTMASK=’
1’にする。
【0050】図9は、第1ACT/SBY選択回路12
4#iの真理値を示す図である。第1ACT/SBY選
択回路124#iは、信号XOACT1、信号ACTM
ASK及び指示信号XACTCMIを入力して、図9に
示す真理値に従って信号XOACT2及びACT/SB
Y指示信号XACTCMIを出力する組み合わせ回路で
ある。例えば、信号ACTMASK=他系障害(’
0’)であれば、無条件にACT/SBY指示信号XA
CTCMO=ACT(’0’)、信号XOACT2=A
CT選択’0’を出力する。
4#iの真理値を示す図である。第1ACT/SBY選
択回路124#iは、信号XOACT1、信号ACTM
ASK及び指示信号XACTCMIを入力して、図9に
示す真理値に従って信号XOACT2及びACT/SB
Y指示信号XACTCMIを出力する組み合わせ回路で
ある。例えば、信号ACTMASK=他系障害(’
0’)であれば、無条件にACT/SBY指示信号XA
CTCMO=ACT(’0’)、信号XOACT2=A
CT選択’0’を出力する。
【0051】図10は、第2ACT/SBY選択回路1
27#iの真理値を示す図である。図10に示すよう
に、第2ACT/SBY選択回路127#iは、以下の
処理をする組み合わせ回路である。
27#iの真理値を示す図である。図10に示すよう
に、第2ACT/SBY選択回路127#iは、以下の
処理をする組み合わせ回路である。
【0052】(1) 信号XOACT2=ACT選
択(’0’)、信号XIACT=ACT選択(’1’)
且つ信号ACTMACK=他系障害(’0’)ならば、
選択結果信号XOACT=ACT選択(’0’)にす
る。
択(’0’)、信号XIACT=ACT選択(’1’)
且つ信号ACTMACK=他系障害(’0’)ならば、
選択結果信号XOACT=ACT選択(’0’)にす
る。
【0053】(2) 信号XOACT2=ACT選
択(’0’)、選択結果信号XIACT=ACT選
択(’0’)且つ信号ACTMACK=他系正常(’
1’)ならば、選択結果信号XOACT=SBY選
択(’1’)にする。
択(’0’)、選択結果信号XIACT=ACT選
択(’0’)且つ信号ACTMACK=他系正常(’
1’)ならば、選択結果信号XOACT=SBY選
択(’1’)にする。
【0054】(3) (1),(2)以外のときは、選
択結果信号XOACT=信号XOACT2とする。
択結果信号XOACT=信号XOACT2とする。
【0055】図11は、図6中の第2ACT/SBY選
択回路127#iの回路図である。図11に示すよう
に、第2ACT/SBY選択回路127#iは、インバ
ータ130#i,132#i,134#i、3入力AN
Dゲート136#i,138#i及びORゲート140
#iを有する。インバータ130#iは、信号XOAC
T2を反転する。インバータ132#iは、信号XIA
CTを反転する。
択回路127#iの回路図である。図11に示すよう
に、第2ACT/SBY選択回路127#iは、インバ
ータ130#i,132#i,134#i、3入力AN
Dゲート136#i,138#i及びORゲート140
#iを有する。インバータ130#iは、信号XOAC
T2を反転する。インバータ132#iは、信号XIA
CTを反転する。
【0056】インバータ134#iは、信号ACTMA
SKを反転する。ANDゲート136#iはインバータ
130#i,132#i,134#iの出力信号の論理
積を取る。ANDゲート138#iは、信号XOACT
2,XIACT,ACTMASKの論理積を取る。OR
ゲート140#iは、信号XOACT2、ANDゲート
1363i,138#iの出力信号の論理和を取って、
信号XOACTを出力する。
SKを反転する。ANDゲート136#iはインバータ
130#i,132#i,134#iの出力信号の論理
積を取る。ANDゲート138#iは、信号XOACT
2,XIACT,ACTMASKの論理積を取る。OR
ゲート140#iは、信号XOACT2、ANDゲート
1363i,138#iの出力信号の論理和を取って、
信号XOACTを出力する。
【0057】図12は、ACT/SBY切り替え説明図
である。図13は、ACT/SBY切替えのタイムチャ
ートである。以下、これらの図を参照して、ACT/S
BY切替えの説明をする。
である。図13は、ACT/SBY切替えのタイムチャ
ートである。以下、これらの図を参照して、ACT/S
BY切替えの説明をする。
【0058】(1) 共通部70#0,70#1の立ち
上げ時 共通部70#0,70#1を立ち上げる時、ACT系の
CPR60#Aは、ACT系のPSA40#Aを通し
て、図4中のCCインタフェース部90#iに共通部7
0#0,70#1の片方をACT系、他方をSBY系と
するACT/SBY設定信号を送信する。ここでは、0
系共通部70#0をACT系、1系共通部70#1をS
BY系とする。
上げ時 共通部70#0,70#1を立ち上げる時、ACT系の
CPR60#Aは、ACT系のPSA40#Aを通し
て、図4中のCCインタフェース部90#iに共通部7
0#0,70#1の片方をACT系、他方をSBY系と
するACT/SBY設定信号を送信する。ここでは、0
系共通部70#0をACT系、1系共通部70#1をS
BY系とする。
【0059】CCインタフェース部90#iは、PSA
40#AよりACT/SBY指示信号を受信して、CP
Uバス110#iを通して、CPU86#iに送信す
る。CPU86#iは、ACT/SBY設定信号を入力
して、ACT設定レジスタ111#iにライトすると共
に、設定信号を選択するよう指示する選択信号をACT
選択レジスタ109#iにライトする。
40#AよりACT/SBY指示信号を受信して、CP
Uバス110#iを通して、CPU86#iに送信す
る。CPU86#iは、ACT/SBY設定信号を入力
して、ACT設定レジスタ111#iにライトすると共
に、設定信号を選択するよう指示する選択信号をACT
選択レジスタ109#iにライトする。
【0060】ACT/SBY制御部102#i中のセレ
クタ120#iは、ACT選択レジスタ109#iに格
納されている選択信号に従って、ACT設定レジスタ1
11#iに格納されている設定信号を選択して、信号X
OACT1を出力する。ACT/SBYマスク回路12
2#iは、NOP障害,PAL障害,PD障害,PKG
LS障害のいずれの障害が発生していないので、信号A
CTMASK=’1’を出力する。
クタ120#iは、ACT選択レジスタ109#iに格
納されている選択信号に従って、ACT設定レジスタ1
11#iに格納されている設定信号を選択して、信号X
OACT1を出力する。ACT/SBYマスク回路12
2#iは、NOP障害,PAL障害,PD障害,PKG
LS障害のいずれの障害が発生していないので、信号A
CTMASK=’1’を出力する。
【0061】第1ACT/SBY選択回路124#i
は、初期状態においては、指示信号XOACTI=’
1’、信号ACTMASK=’1’なので、信号XOA
CT2=指示信号XACTCMO=信号XOACT1を
出力する。第2ACT/SBY選択回路126#iは、
選択結果信号XIACT=’1’,信号ACTMASK
=’1’なので、ACT/SBY選択結果信号XOAC
T=信号XOACT2を端子XOACTより出力する。
は、初期状態においては、指示信号XOACTI=’
1’、信号ACTMASK=’1’なので、信号XOA
CT2=指示信号XACTCMO=信号XOACT1を
出力する。第2ACT/SBY選択回路126#iは、
選択結果信号XIACT=’1’,信号ACTMASK
=’1’なので、ACT/SBY選択結果信号XOAC
T=信号XOACT2を端子XOACTより出力する。
【0062】この結果、0系のACT/SBY制御部1
02#0は、ACT指示信号XACTCMO=ACT指
示’0’、ACT選択結果信号XOACT=ACT選
択’0’を1系のACT/SBY制御部102#1に通
知する。また、1系のACT/SBY制御部102#1
は、SBY指示信号XACTCMO=SBY指示’
1’、SBY選択結果信号XOACT=SBY選択’
1’を0系のACT/SBY制御部102#0に出力す
る。
02#0は、ACT指示信号XACTCMO=ACT指
示’0’、ACT選択結果信号XOACT=ACT選
択’0’を1系のACT/SBY制御部102#1に通
知する。また、1系のACT/SBY制御部102#1
は、SBY指示信号XACTCMO=SBY指示’
1’、SBY選択結果信号XOACT=SBY選択’
1’を0系のACT/SBY制御部102#0に出力す
る。
【0063】(2) 0系共通部70#0の障害が発生
したとき 0系共通部70#0にNOP障害、PAL障害、PDX
障害、PLS障害のいずれかの障害が発生したとする。
図13に示すようにポイントにおいて、NOP障害が
発生したとする。1系ACT/SBY制御部102#1
に0系電源パッケージより信号線を通してNOP障害
=’0’が入力される。ACT/SBYマスク回路12
2#iは、NOP障害=’0’が入力されたので、信号
ACTMASK=’0’を出力する。
したとき 0系共通部70#0にNOP障害、PAL障害、PDX
障害、PLS障害のいずれかの障害が発生したとする。
図13に示すようにポイントにおいて、NOP障害が
発生したとする。1系ACT/SBY制御部102#1
に0系電源パッケージより信号線を通してNOP障害
=’0’が入力される。ACT/SBYマスク回路12
2#iは、NOP障害=’0’が入力されたので、信号
ACTMASK=’0’を出力する。
【0064】第1ACT/SBY選択回路124#1
は、信号ACTMASK=’0’なので、指示信号XA
CTCMO=ACT指示(’0’)、信号XOACT2
=ACT選択(’0’)にする。第2ACT/SBY選
択回路126#1は、信号XOACT2=ACT選
択(’0’)、選択結果信号XIACT=ACT選
択(’0’)なので、選択結果信号XOACT=ACT
選択(’0’)とすると共にACT/SBY指示レジス
タ115#1に選択結果信号XOACT=’1’をライ
トする。図12の上側の図に示すように、0系について
は、ACT指示信号XACTCMO=ACT指示’
0’,ACT選択結果信号XOACT=ACT選択’
0’となる。一方、1系については、指示信号XACT
CMO=ACT指示’0’,選択結果信号XOACT=
ACT選択’0’となる。
は、信号ACTMASK=’0’なので、指示信号XA
CTCMO=ACT指示(’0’)、信号XOACT2
=ACT選択(’0’)にする。第2ACT/SBY選
択回路126#1は、信号XOACT2=ACT選
択(’0’)、選択結果信号XIACT=ACT選
択(’0’)なので、選択結果信号XOACT=ACT
選択(’0’)とすると共にACT/SBY指示レジス
タ115#1に選択結果信号XOACT=’1’をライ
トする。図12の上側の図に示すように、0系について
は、ACT指示信号XACTCMO=ACT指示’
0’,ACT選択結果信号XOACT=ACT選択’
0’となる。一方、1系については、指示信号XACT
CMO=ACT指示’0’,選択結果信号XOACT=
ACT選択’0’となる。
【0065】0系ACT/SBY制御部102#0に
は、ACT選択結果信号XIACT=ACT選択(’
0’)が入力される。第2ACT/SBY選択回路12
6#0は、信号XOACT2=ACT選択(’0’)、
1系の選択結果信号XIACT=ACT選択(’0’)
且つ信号ACTMASK=1系正常(’1’)なので、
0系選択結果信号XOACT=SBY選択(’1’)を
出力すると共にACT/SBY指示レジスタ115#0
に選択結果信号XOACT=SBY選択’1’をライト
する。この結果、図12の下側の図に示すように、0系
のLRPCS26#0は、SBY系に切り替わる。一
方、1系のLRPCS26#1は、ACT系に切り替わ
る。
は、ACT選択結果信号XIACT=ACT選択(’
0’)が入力される。第2ACT/SBY選択回路12
6#0は、信号XOACT2=ACT選択(’0’)、
1系の選択結果信号XIACT=ACT選択(’0’)
且つ信号ACTMASK=1系正常(’1’)なので、
0系選択結果信号XOACT=SBY選択(’1’)を
出力すると共にACT/SBY指示レジスタ115#0
に選択結果信号XOACT=SBY選択’1’をライト
する。この結果、図12の下側の図に示すように、0系
のLRPCS26#0は、SBY系に切り替わる。一
方、1系のLRPCS26#1は、ACT系に切り替わ
る。
【0066】以上の処理により、図13に示すように、
電源障害発生したポイントの直後にACT/SBYの
系切替えが行われる。これにより、電圧低下の為、回路
が正常動作を出来なくなるポイントに到達する前にAC
T/SBYの系切替えが行われるため、下位装置のTN
G28#0,28#1,SGC31#0…には正常な信
号がACT系に切り替わったLRPCS26#1から送
出されるので電源障害等においても下位装置の正常動作
が保証される。
電源障害発生したポイントの直後にACT/SBYの
系切替えが行われる。これにより、電圧低下の為、回路
が正常動作を出来なくなるポイントに到達する前にAC
T/SBYの系切替えが行われるため、下位装置のTN
G28#0,28#1,SGC31#0…には正常な信
号がACT系に切り替わったLRPCS26#1から送
出されるので電源障害等においても下位装置の正常動作
が保証される。
【0067】以上説明したように、第1実施形態によれ
ば、ACT系で電源障害などの障害が発生したときも、
自律でACT/SBYの切り替えを行うので、障害によ
る下位装置への悪影響を回避することができる。
ば、ACT系で電源障害などの障害が発生したときも、
自律でACT/SBYの切り替えを行うので、障害によ
る下位装置への悪影響を回避することができる。
【0068】第2実施形態 本実施形態は、上位装置から基準クロックが供給される
こと、供給された基準クロックに同期し且つ基準クロッ
クの整数倍の周波数のクロックを生成するPLOを有す
る下位装置において適用可能である。第2実施形態で
は、図3に示した交換機システムにおいて、上位装置を
LRPCS26#i(i=0,1)、下位装置をSGC
31#i〜33#i又はTNG28#i(i=0,1)
としたときに本発明を適用している。
こと、供給された基準クロックに同期し且つ基準クロッ
クの整数倍の周波数のクロックを生成するPLOを有す
る下位装置において適用可能である。第2実施形態で
は、図3に示した交換機システムにおいて、上位装置を
LRPCS26#i(i=0,1)、下位装置をSGC
31#i〜33#i又はTNG28#i(i=0,1)
としたときに本発明を適用している。
【0069】図14は、本発明の第2実施形態によるS
GC構成図である。TNG28#i、SGC31#i〜
33#i(i=0,1)のいずれもが本発明に係わる部
分に関しては実質的に同一である。よって、本例では、
SGC31#iの場合を例に説明する。図14に示すよ
うに、SGC31#iは、HWインタフェース部150
#i、CPRインタフェース部152#i、OPB(On
Board Power)154#i、HDLC制御部156#i、
CPU158#i、コントロールハイフェイ部162#
i、メモリコントロール部164#i、系間交絡制御部
166#i、バスコントロール部168#i、システム
メモリ170#i、フラッシュメモリ172#i、LC
Aレジスタ174#i、CPUバス176#i及びロー
カルバス178#iを有する。
GC構成図である。TNG28#i、SGC31#i〜
33#i(i=0,1)のいずれもが本発明に係わる部
分に関しては実質的に同一である。よって、本例では、
SGC31#iの場合を例に説明する。図14に示すよ
うに、SGC31#iは、HWインタフェース部150
#i、CPRインタフェース部152#i、OPB(On
Board Power)154#i、HDLC制御部156#i、
CPU158#i、コントロールハイフェイ部162#
i、メモリコントロール部164#i、系間交絡制御部
166#i、バスコントロール部168#i、システム
メモリ170#i、フラッシュメモリ172#i、LC
Aレジスタ174#i、CPUバス176#i及びロー
カルバス178#iを有する。
【0070】図15は、HWインタフェース部150#
iの機能ブロック図である。図15に示すように、HW
インタフェース部150#iは、インタフェース部15
1#i、HDLCインタフェース部153#i及びクロ
ック生成部155#iを有する。インタフェース部15
1#iは、図2中のTSW24#0,24#1に接続さ
れる0系,1系ハイウェイのインタフェースを行う。
iの機能ブロック図である。図15に示すように、HW
インタフェース部150#iは、インタフェース部15
1#i、HDLCインタフェース部153#i及びクロ
ック生成部155#iを有する。インタフェース部15
1#iは、図2中のTSW24#0,24#1に接続さ
れる0系,1系ハイウェイのインタフェースを行う。
【0071】HDLCインタフェース部153#iは、
HDLCデータ送信・受信を行うと共に0系及び1系の
LRPCS26#0,26#1により送信されたハイウ
ェイの所定のタイムスロットにマッピングされた8KH
zの基準クロックFCLK#0,FCLK#1及びAC
T/SBYの指示信号ACT/SBY#0,#1等を分
離して、クロック生成部155#iに出力する。
HDLCデータ送信・受信を行うと共に0系及び1系の
LRPCS26#0,26#1により送信されたハイウ
ェイの所定のタイムスロットにマッピングされた8KH
zの基準クロックFCLK#0,FCLK#1及びAC
T/SBYの指示信号ACT/SBY#0,#1等を分
離して、クロック生成部155#iに出力する。
【0072】図16は、図15中のクロック生成部15
5#iのブロック図である。図16に示すように、クロ
ック生成部155#iは、SEL180#i、ACT系
検出部182#i、自走クロック生成部184#i、基
準クロック監視部186#i、SEL188#i及びP
LO190#iを有する。
5#iのブロック図である。図16に示すように、クロ
ック生成部155#iは、SEL180#i、ACT系
検出部182#i、自走クロック生成部184#i、基
準クロック監視部186#i、SEL188#i及びP
LO190#iを有する。
【0073】SEL180#iは、ACT系検出部18
2#iから入力される選択信号CTL1に従って、HD
LCインタフェース部153#iから0系,1系の8K
Hz基準クロックFCLK#0,CLK#1からACT
系のクロックを選択して、8KHzの基準クロックFC
LK1を出力する。尚、ここでは、基準クロックの周波
数を8KHzとしているが勿論任意のクロック周波数で
あっても良い。ACT系検出部182#iは、HDLC
インタフェース部153#iから入力される0系,1系
のACT/SBY指示信号ACT/SBY#0,#1か
らACT系を指示するクロックを選択するよう指示する
選択信号CTL1をSEL180#iに出力する。
2#iから入力される選択信号CTL1に従って、HD
LCインタフェース部153#iから0系,1系の8K
Hz基準クロックFCLK#0,CLK#1からACT
系のクロックを選択して、8KHzの基準クロックFC
LK1を出力する。尚、ここでは、基準クロックの周波
数を8KHzとしているが勿論任意のクロック周波数で
あっても良い。ACT系検出部182#iは、HDLC
インタフェース部153#iから入力される0系,1系
のACT/SBY指示信号ACT/SBY#0,#1か
らACT系を指示するクロックを選択するよう指示する
選択信号CTL1をSEL180#iに出力する。
【0074】図17は、図16中の自走クロック生成部
184#i及び基準クロック監視部186#iの機能ブ
ロック図である。図17に示すように、自走クロック生
成部184#iは、1/2分周器200#i、リセット
制御回路202#i、11ビットカウンタ204#i及
び8KHzクロック生成部206#iを有する。
184#i及び基準クロック監視部186#iの機能ブ
ロック図である。図17に示すように、自走クロック生
成部184#iは、1/2分周器200#i、リセット
制御回路202#i、11ビットカウンタ204#i及
び8KHzクロック生成部206#iを有する。
【0075】1/2分周器200#iは、32MHzの
クロックMCLKを16MHzのクロックに分周する。
これは、自走クロックFCLK2のパルス幅を基準クロ
ックFCLK1と同じにするためである。ここでは、基
準クロックFCLK1のパルス幅を16MHz周期とし
ている。リセット制御回路197#iは、切り替え信号
CTL2が自走クロックFCLK2の選択を指示する場
合、リセット信号をネゲートする。切り替え信号CTL
2が基準クロックFCLK1の選択を示す場合、基準ク
ロックFCLK1の’0’への遷移を一定時間遅延させ
た後、例えば、クロックMCLKの立ち上がりで’0’
への遷移のパルスをラッチして、リセット信号をアサー
トする。
クロックMCLKを16MHzのクロックに分周する。
これは、自走クロックFCLK2のパルス幅を基準クロ
ックFCLK1と同じにするためである。ここでは、基
準クロックFCLK1のパルス幅を16MHz周期とし
ている。リセット制御回路197#iは、切り替え信号
CTL2が自走クロックFCLK2の選択を指示する場
合、リセット信号をネゲートする。切り替え信号CTL
2が基準クロックFCLK1の選択を示す場合、基準ク
ロックFCLK1の’0’への遷移を一定時間遅延させ
た後、例えば、クロックMCLKの立ち上がりで’0’
への遷移のパルスをラッチして、リセット信号をアサー
トする。
【0076】一定時間経過後にリセット信号をアサート
するのは、基準クロックFCLK1の周期が8KHzよ
りも短いときに、基準クロックFCLK1が’0’に遷
移してから、切り替え信号CTL2が自走クロックFC
LK2を選択するよう指示されるまでにある程度の時間
がかかりその間の11ビットカウンタ204#iのリセ
ットを阻止するためである。
するのは、基準クロックFCLK1の周期が8KHzよ
りも短いときに、基準クロックFCLK1が’0’に遷
移してから、切り替え信号CTL2が自走クロックFC
LK2を選択するよう指示されるまでにある程度の時間
がかかりその間の11ビットカウンタ204#iのリセ
ットを阻止するためである。
【0077】11ビットカウンタ198#iは、リセッ
ト端子RESETに入力されるリセット信号がアサート
されるとリセットされて、クロック端子CLKに入力さ
れる16MHzのクロックに従って「0」〜「204
7」までカウントする。ここでは、自走クロック生成部
184#i及び基準クロック監視部186#iは、11
ビットカウンタ198#iを共用しているので、回路規
模の増大が抑制されている。基準クロック8KHzクロ
ック生成部206#iは、11ビットカウンタ204#
iの出力値をデコードして、「2047」の次のクロッ
クで16MHzの周期幅のパルス(’0’)を出力す
る。
ト端子RESETに入力されるリセット信号がアサート
されるとリセットされて、クロック端子CLKに入力さ
れる16MHzのクロックに従って「0」〜「204
7」までカウントする。ここでは、自走クロック生成部
184#i及び基準クロック監視部186#iは、11
ビットカウンタ198#iを共用しているので、回路規
模の増大が抑制されている。基準クロック8KHzクロ
ック生成部206#iは、11ビットカウンタ204#
iの出力値をデコードして、「2047」の次のクロッ
クで16MHzの周期幅のパルス(’0’)を出力す
る。
【0078】基準クロック監視部186#iは、11ビ
ットカウンタ204#i、基準クロック検出部208#
i、カウンタオーバフロー検出部210#i、短周期判
定部212#i及び長周期判定部214#i及び出力回
路216#iを有する。基準クロック検出部208#i
は、基準クロックFCLK1のパルス(’0’)をクロ
ックMCLKの立ち上がりでラッチする。
ットカウンタ204#i、基準クロック検出部208#
i、カウンタオーバフロー検出部210#i、短周期判
定部212#i及び長周期判定部214#i及び出力回
路216#iを有する。基準クロック検出部208#i
は、基準クロックFCLK1のパルス(’0’)をクロ
ックMCLKの立ち上がりでラッチする。
【0079】カウンタオーバフロー検出部210#i
は、基準クロックFCLK1のパルス(’0’)に従っ
てオーバフロー検出信号をネゲートし、11ビットカウ
ンタ204#iのカウンタ値が「2047」から「0」
に遷移するとオーバフロー検出信号をアサートする。こ
れにより、基準クロックFCLK1が正常であれば、オ
ーバフローが検出されるタイミングでネゲートされるの
で、オーバフロー検出信号がアサートされるのは、基準
クロックの周期が8KHzよりも長いとき(クロック断
のときを含む)である。
は、基準クロックFCLK1のパルス(’0’)に従っ
てオーバフロー検出信号をネゲートし、11ビットカウ
ンタ204#iのカウンタ値が「2047」から「0」
に遷移するとオーバフロー検出信号をアサートする。こ
れにより、基準クロックFCLK1が正常であれば、オ
ーバフローが検出されるタイミングでネゲートされるの
で、オーバフロー検出信号がアサートされるのは、基準
クロックの周期が8KHzよりも長いとき(クロック断
のときを含む)である。
【0080】短周期判定部212#iは、基準クロック
検出部208#iから出力されるパルスが有効のとき、
11ビットカウンタ204#iの出力値が「0」以外で
あれば、基準クロックFCLK1の周期が8KHzより
も短いので、短周期エラーを示す信号を出力する。長周
期判定部214#iは、カウンタオーバフロー検出部2
10#iがオーバフロー検出信号をアサートしていると
き、基準クロックFCLK1の周期が8KHzよりも長
い又は断であるので、長周期エラーを示す信号を出力す
る。
検出部208#iから出力されるパルスが有効のとき、
11ビットカウンタ204#iの出力値が「0」以外で
あれば、基準クロックFCLK1の周期が8KHzより
も短いので、短周期エラーを示す信号を出力する。長周
期判定部214#iは、カウンタオーバフロー検出部2
10#iがオーバフロー検出信号をアサートしていると
き、基準クロックFCLK1の周期が8KHzよりも長
い又は断であるので、長周期エラーを示す信号を出力す
る。
【0081】出力回路216#iは、短周期判定部21
2#i及び長周期判定部214#iの出力信号が周期エ
ラーであることを示す場合、自走クロックFCLK2を
選択するよう指示する切り替え信号CTL2を出力し、
それ以外の場合、基準クロックFCLK1を選択するよ
う指示する切り替え信号CTL2を出力する。
2#i及び長周期判定部214#iの出力信号が周期エ
ラーであることを示す場合、自走クロックFCLK2を
選択するよう指示する切り替え信号CTL2を出力し、
それ以外の場合、基準クロックFCLK1を選択するよ
う指示する切り替え信号CTL2を出力する。
【0082】図16中のPLO190#iは、電圧制御
発振器、1/4096分周器、位相比較器及びローパス
フィルタを有して、基準クロックFCLK1の位相に同
期した32MHzのクロックMCLK及びクロックMC
LKを1/4096に分周した8KHzのクロックFC
LKを出力すると共に同期はずれになるとアラームを出
力する。
発振器、1/4096分周器、位相比較器及びローパス
フィルタを有して、基準クロックFCLK1の位相に同
期した32MHzのクロックMCLK及びクロックMC
LKを1/4096に分周した8KHzのクロックFC
LKを出力すると共に同期はずれになるとアラームを出
力する。
【0083】図14中のCPRインタフェース部152
#iは、図3中のCPR60#0,60#1の制御の元
で通信制御を行い、PACインタフェース及びCPUバ
ス176#i間のデータ転送機能を持つ。OBP154
#iは、主電源(−48V)をSGC31#i内の動作
電圧(5V,3.3V)に変換する。HDLC制御部1
56#iは、HWインタフェース部150#iからの受
信HDLCを分解し、システムメモリ170#iに展開
する。また、CPRインタフェース部152#iからの
データをHDLCに変換する。
#iは、図3中のCPR60#0,60#1の制御の元
で通信制御を行い、PACインタフェース及びCPUバ
ス176#i間のデータ転送機能を持つ。OBP154
#iは、主電源(−48V)をSGC31#i内の動作
電圧(5V,3.3V)に変換する。HDLC制御部1
56#iは、HWインタフェース部150#iからの受
信HDLCを分解し、システムメモリ170#iに展開
する。また、CPRインタフェース部152#iからの
データをHDLCに変換する。
【0084】CPU158#iは、SGC31#iの全
体の制御を行う。コントロールハイウェイ部162#i
は、LRPCS26#0,26#1を介してCPR60
#Aから行われる装置制御のためのデータの送受信及び
DMA制御機能を有する。メモリコントロール部164
#iは、CPU158#iとインタフェースして、シス
テムメモリ170#iの制御を行う。系間交絡制御部1
66#iは、二重化制御を行い、系間メモリコピー機能
及び系間通信機能を持つ。バスコントロール部168#
iは、CPUバス176#i,ローカルバス178#i
のバス調停及びフラッシュメモリ172#iの制御を行
う。
体の制御を行う。コントロールハイウェイ部162#i
は、LRPCS26#0,26#1を介してCPR60
#Aから行われる装置制御のためのデータの送受信及び
DMA制御機能を有する。メモリコントロール部164
#iは、CPU158#iとインタフェースして、シス
テムメモリ170#iの制御を行う。系間交絡制御部1
66#iは、二重化制御を行い、系間メモリコピー機能
及び系間通信機能を持つ。バスコントロール部168#
iは、CPUバス176#i,ローカルバス178#i
のバス調停及びフラッシュメモリ172#iの制御を行
う。
【0085】システムメモリ170#iは、DLCC6
6#0,66#1との間でLAPD通信など行うための
SDRAMなどのメモリである。フラッシュメモリ17
2#iは、不揮発性メモリである。LCAレジスタ17
4#iは、各種制御情報を記憶するレジスタである。C
PUバス176#iは、CPU158#iと他のLSI
間を接続するバスである。ローカルバス178#iは、
バスコントロール部168#iとフラッシュメモリ17
2#i及びLCAレジスタ174#i間に接続されるロ
ーカルバスである。
6#0,66#1との間でLAPD通信など行うための
SDRAMなどのメモリである。フラッシュメモリ17
2#iは、不揮発性メモリである。LCAレジスタ17
4#iは、各種制御情報を記憶するレジスタである。C
PUバス176#iは、CPU158#iと他のLSI
間を接続するバスである。ローカルバス178#iは、
バスコントロール部168#iとフラッシュメモリ17
2#i及びLCAレジスタ174#i間に接続されるロ
ーカルバスである。
【0086】以下、図14のSCG31#iの動作説明
をする。
をする。
【0087】図3中のLRPCS26#0,26#1
は、8KHzの基準クロックFCLK#0,FCLK#
1及びACT/SBY指示信号ACT/SBY#0,#
1をハイウェイのタイムスロットにマッピングして、T
SW24#0,24#1を通して、SGC31#iに送
信する。図15中のインタフェース部151#iは、ハ
イウェイとインタフェースを取って、各タイムスロット
を抽出して、HDLCインタフェース部153#iに出
力する。HDLCインタフェース部150#iは、基準
クロックFCLK#0,FCLK#1及びACT/SB
Y指示信号ACT/SBY#0,#1をクロック生成部
155#iに出力する。
は、8KHzの基準クロックFCLK#0,FCLK#
1及びACT/SBY指示信号ACT/SBY#0,#
1をハイウェイのタイムスロットにマッピングして、T
SW24#0,24#1を通して、SGC31#iに送
信する。図15中のインタフェース部151#iは、ハ
イウェイとインタフェースを取って、各タイムスロット
を抽出して、HDLCインタフェース部153#iに出
力する。HDLCインタフェース部150#iは、基準
クロックFCLK#0,FCLK#1及びACT/SB
Y指示信号ACT/SBY#0,#1をクロック生成部
155#iに出力する。
【0088】以下、クロック生成部155#iの動作説
明をする。
明をする。
【0089】(1) 基準クロックFLK1が正常の場
合 図16中のACT系検出部182#iは、0系,1系A
CT/SBY指示信号ACT/SBY#0,#1からA
CT系の基準クロックを指示する選択信号CTL1を出
力する。SEL180#iは、選択信号CTL1に従っ
て、基準クロックFLK#0,FCLK#1からACT
系を選択して、8KHzの基準クロックFCLK1を出
力する。後述するように基準クロック監視部180#i
は、基準クロックFCLK1が正常であれば、基準クロ
ックFCLK1を選択するよう指示する切り替え信号C
TL2を出力している。
合 図16中のACT系検出部182#iは、0系,1系A
CT/SBY指示信号ACT/SBY#0,#1からA
CT系の基準クロックを指示する選択信号CTL1を出
力する。SEL180#iは、選択信号CTL1に従っ
て、基準クロックFLK#0,FCLK#1からACT
系を選択して、8KHzの基準クロックFCLK1を出
力する。後述するように基準クロック監視部180#i
は、基準クロックFCLK1が正常であれば、基準クロ
ックFCLK1を選択するよう指示する切り替え信号C
TL2を出力している。
【0090】SEL188#iは、切り替え信号CTL
2に従って、基準クロックFCLK1を選択して、クロ
ックFCLK3をPLO190#iに出力する。PLO
190#iは、8KHzのクロックFCLK3と位相同
期を取って、32MHzのクロックMCLK及び8KH
zのクロックFCLKを生成する。このとき、8KHz
のクロックFCLK4と基準クロックFCLK1の位相
は一致する。
2に従って、基準クロックFCLK1を選択して、クロ
ックFCLK3をPLO190#iに出力する。PLO
190#iは、8KHzのクロックFCLK3と位相同
期を取って、32MHzのクロックMCLK及び8KH
zのクロックFCLKを生成する。このとき、8KHz
のクロックFCLK4と基準クロックFCLK1の位相
は一致する。
【0091】図17中の基準クロック検出部208#i
は、基準クロックFCLK1のパルス(’0’)を32
MHzのクロックMCLKに従って検出し、検出パルス
(32MHzの周期のパルス幅)を出力する。11ビッ
トカウンタ204#iは、リセット制御回路202#i
より出力されるリセット信号に従って、基準クロックF
CLK1が正常であるときにリセットされる。
は、基準クロックFCLK1のパルス(’0’)を32
MHzのクロックMCLKに従って検出し、検出パルス
(32MHzの周期のパルス幅)を出力する。11ビッ
トカウンタ204#iは、リセット制御回路202#i
より出力されるリセット信号に従って、基準クロックF
CLK1が正常であるときにリセットされる。
【0092】11ビットカウンタ204#iは、16M
Hzのクロックに従って「0」〜「2047」までを繰
り返しカウントして11ビットのカウント値を出力す
る。8KHzクロック生成部206#iは、11ビット
カウンタ204#iのカウンタ値をデコードして、カウ
ンタ値が「0」の期間だけパルス(’0’)を出力する
ことにより、8KHzの自走クロックFCLK2を出力
する。基準クロックFCLK1が正常なので、基準クロ
ックFCLK1のパルスに従って11ビットカウンタ2
04#iがリセットされるので、基準クロックFCLK
1及び自走クロックFCLK2の位相は合致している。
Hzのクロックに従って「0」〜「2047」までを繰
り返しカウントして11ビットのカウント値を出力す
る。8KHzクロック生成部206#iは、11ビット
カウンタ204#iのカウンタ値をデコードして、カウ
ンタ値が「0」の期間だけパルス(’0’)を出力する
ことにより、8KHzの自走クロックFCLK2を出力
する。基準クロックFCLK1が正常なので、基準クロ
ックFCLK1のパルスに従って11ビットカウンタ2
04#iがリセットされるので、基準クロックFCLK
1及び自走クロックFCLK2の位相は合致している。
【0093】カウンタオーバフロー検出部210#i
は、基準クロックFCLK1が正常であるので、11ビ
ットカウンタ204#iのカウンタ出力がオーバフロー
するタイミングとその検出パルスのタイミングとが一致
するので、オーバフロー検出信号をネゲートする。短周
期判定部212#iは、基準クロックFCLK1の検出
パルスと11ビットカウンタ204#iのカウンタ値=
「0」の出力タイミングが一致するので、短周期エラー
無しを示す信号を出力する。
は、基準クロックFCLK1が正常であるので、11ビ
ットカウンタ204#iのカウンタ出力がオーバフロー
するタイミングとその検出パルスのタイミングとが一致
するので、オーバフロー検出信号をネゲートする。短周
期判定部212#iは、基準クロックFCLK1の検出
パルスと11ビットカウンタ204#iのカウンタ値=
「0」の出力タイミングが一致するので、短周期エラー
無しを示す信号を出力する。
【0094】長周期判定部214#iは、オーバフロー
検出信号がネゲートされているので、長周期エラー無し
を示す信号を出力する。出力回路216#iは、短周期
エラー及び長周期エラーが無いので、基準クロックFC
LK1を選択するよう指示する切り替え信号CTL2を
出力する。
検出信号がネゲートされているので、長周期エラー無し
を示す信号を出力する。出力回路216#iは、短周期
エラー及び長周期エラーが無いので、基準クロックFC
LK1を選択するよう指示する切り替え信号CTL2を
出力する。
【0095】(2) 基準クロックFCLK1の周期が
短いとき 図17中の基準クロック検出部208#iは、検出パル
ス(32MHzの周期のパルス幅)を出力する。11ビ
ットカウンタ204#iは、リセット制御回路202#
iより出力されるリセット信号に従って、基準クロック
FCLK1が正常であるときにリセットされる。11ビ
ットカウンタ204#iは、16MHzのクロックに従
って「0」〜「2047」までを繰り返しカウントして
11ビットのカウント値を出力する。
短いとき 図17中の基準クロック検出部208#iは、検出パル
ス(32MHzの周期のパルス幅)を出力する。11ビ
ットカウンタ204#iは、リセット制御回路202#
iより出力されるリセット信号に従って、基準クロック
FCLK1が正常であるときにリセットされる。11ビ
ットカウンタ204#iは、16MHzのクロックに従
って「0」〜「2047」までを繰り返しカウントして
11ビットのカウント値を出力する。
【0096】短周期判定部212#iは、基準クロック
FCLK1の周期が8KHzよりも短いので、検出パル
ス(’0’)が出力される期間において11ビットカウ
ンタ204#iのカウンタ値が「0」ではないので、短
周期エラーを示す信号を出力する。出力回路216#i
は、短周期エラーなので、自走クロックFCLK2を選
択するよう指示する切り替え信号CTL2を出力する。
FCLK1の周期が8KHzよりも短いので、検出パル
ス(’0’)が出力される期間において11ビットカウ
ンタ204#iのカウンタ値が「0」ではないので、短
周期エラーを示す信号を出力する。出力回路216#i
は、短周期エラーなので、自走クロックFCLK2を選
択するよう指示する切り替え信号CTL2を出力する。
【0097】リセット制御回路202#iは、基準クロ
ックFCLK1が’0’に遷移しても切り替え信号CT
L2が自走クロックFCLK2を選択するよう指示する
まではリセット信号をネゲートする。切り替え信号CT
L2が自走クロックFCLK2の選択を示すようになる
とリセット信号がネゲートされる。これにより、基準ク
ロックFCLK1が正常でない場合は、11ビットカウ
ンタ204#iはリセット信号によってはリセットされ
ない。
ックFCLK1が’0’に遷移しても切り替え信号CT
L2が自走クロックFCLK2を選択するよう指示する
まではリセット信号をネゲートする。切り替え信号CT
L2が自走クロックFCLK2の選択を示すようになる
とリセット信号がネゲートされる。これにより、基準ク
ロックFCLK1が正常でない場合は、11ビットカウ
ンタ204#iはリセット信号によってはリセットされ
ない。
【0098】11ビットカウンタ204#iは、基準ク
ロックFCLK1が異常である場合は、クロックに従っ
て「0」〜「2047」を繰り返しカウントする。8K
Hzクロック生成部206#iは、11ビットカウンタ
204#iのカウント値をデコードして、基準クロック
FCLK1が正常であるときの位相を継続して、8KH
zの正常な周期の自走クロックFCLK2を出力する。
ロックFCLK1が異常である場合は、クロックに従っ
て「0」〜「2047」を繰り返しカウントする。8K
Hzクロック生成部206#iは、11ビットカウンタ
204#iのカウント値をデコードして、基準クロック
FCLK1が正常であるときの位相を継続して、8KH
zの正常な周期の自走クロックFCLK2を出力する。
【0099】基準クロックFCLK1の周期が短いこと
が検出されると切り替え信号CTL2が自走クロックF
CLK2の選択を指示するので、セレクタ188#i
は、自走クロックFCLK2を選択する。このとき、基
準クロックFCLK1の異常が検出されてから自走クロ
ックFCL2に即座に切り替わる。PLO190#i
は、クロックFCLK2と位相同期を取って、32MH
zのクロックMCLK及び8KHzのクロックFCLK
を出力する。このとき、8KHzの正常な周期の自走ク
ロックFCLK2に即座に切り替わるので、PLO19
0#iにおいて同期はずれが発生することがない。
が検出されると切り替え信号CTL2が自走クロックF
CLK2の選択を指示するので、セレクタ188#i
は、自走クロックFCLK2を選択する。このとき、基
準クロックFCLK1の異常が検出されてから自走クロ
ックFCL2に即座に切り替わる。PLO190#i
は、クロックFCLK2と位相同期を取って、32MH
zのクロックMCLK及び8KHzのクロックFCLK
を出力する。このとき、8KHzの正常な周期の自走ク
ロックFCLK2に即座に切り替わるので、PLO19
0#iにおいて同期はずれが発生することがない。
【0100】(3) 基準クロックFCLK1の周期が
長いとき 図17中の基準クロック検出部208#iは、検出パル
ス(32MHzの周期のパルス幅)を出力する。11ビ
ットカウンタ204#iは、リセット制御回路202#
iより出力されるリセット信号に従って、基準クロック
FCLK1が正常であるときにリセットされる。11ビ
ットカウンタ204#iは、16MHzのクロックに従
って「0」〜「2047」までを繰り返しカウントし
て、11ビットのカウント値を出力する。
長いとき 図17中の基準クロック検出部208#iは、検出パル
ス(32MHzの周期のパルス幅)を出力する。11ビ
ットカウンタ204#iは、リセット制御回路202#
iより出力されるリセット信号に従って、基準クロック
FCLK1が正常であるときにリセットされる。11ビ
ットカウンタ204#iは、16MHzのクロックに従
って「0」〜「2047」までを繰り返しカウントし
て、11ビットのカウント値を出力する。
【0101】カウンタオーバフロー検出部210#i
は、基準クロックFCLK1の周期が8KHzより長い
ので、オーバフロー検出信号をアサートする。長周期判
定部212#iは、オーバフロー検出信号がアサートさ
れると、長周期エラーを示す信号を出力する。出力回路
216#iは、長周期エラーなので、自走クロックFC
LK2を選択するよう指示する切り替え信号CTL2を
出力する。
は、基準クロックFCLK1の周期が8KHzより長い
ので、オーバフロー検出信号をアサートする。長周期判
定部212#iは、オーバフロー検出信号がアサートさ
れると、長周期エラーを示す信号を出力する。出力回路
216#iは、長周期エラーなので、自走クロックFC
LK2を選択するよう指示する切り替え信号CTL2を
出力する。
【0102】リセット制御回路202#iは、切り替え
信号CTL2が自走クロックFCLK2の選択を示すよ
うになるとリセット信号がネゲートされる。これによ
り、基準クロックFCLK1が正常でない場合は、11
ビットカウンタ204#iはリセット信号によってはリ
セットされない。11ビットカウンタ198#iは、基
準クロックFCLK1が異常である場合は、クロックに
従って「0」〜「2047」を繰り返しカウントする。
8KHzクロック生成部206#iは、11ビットカウ
ンタ204#iのカウント値をデコードして、基準クロ
ックFCLK1が正常であるときの位相を継続して、8
KHzの正常な周期の自走クロックFCLK2を出力す
る。
信号CTL2が自走クロックFCLK2の選択を示すよ
うになるとリセット信号がネゲートされる。これによ
り、基準クロックFCLK1が正常でない場合は、11
ビットカウンタ204#iはリセット信号によってはリ
セットされない。11ビットカウンタ198#iは、基
準クロックFCLK1が異常である場合は、クロックに
従って「0」〜「2047」を繰り返しカウントする。
8KHzクロック生成部206#iは、11ビットカウ
ンタ204#iのカウント値をデコードして、基準クロ
ックFCLK1が正常であるときの位相を継続して、8
KHzの正常な周期の自走クロックFCLK2を出力す
る。
【0103】基準クロックFCLK1の周期が長いこと
が検出されると切り替え信号CTL2が自走クロックF
CLK2の選択を指示するので、セレクタ188#i
は、自走クロックFCLK2を選択する。このとき、基
準クロックFCLK1の異常が検出されてから自走クロ
ックFCL2に即座に切り替わる。PLO190#i
は、クロックFCLK2と位相同期を取って、32MH
zのクロックMCLK及び8KHzのクロックFCLK
を出力する。このとき、8KHzの正常な周期の自走ク
ロックFCLK2に即座に切り替わるので、PLO19
0#iにおいて同期はずれが発生することがない。
が検出されると切り替え信号CTL2が自走クロックF
CLK2の選択を指示するので、セレクタ188#i
は、自走クロックFCLK2を選択する。このとき、基
準クロックFCLK1の異常が検出されてから自走クロ
ックFCL2に即座に切り替わる。PLO190#i
は、クロックFCLK2と位相同期を取って、32MH
zのクロックMCLK及び8KHzのクロックFCLK
を出力する。このとき、8KHzの正常な周期の自走ク
ロックFCLK2に即座に切り替わるので、PLO19
0#iにおいて同期はずれが発生することがない。
【0104】(4) 基準クロックFCLK1が断のと
きは、(3)と同様である。
きは、(3)と同様である。
【0105】(5) ACT/SBYの系が切替えられ
たとき ACT/SBYの系が切替えられて正常な基準クロック
FCLK1がセレクタ180#iにより出力されるよう
になると、基準クロック監視部180#iは、基準クロ
ックFCLK1を選択するよう指示する切り替え信号C
TL2を出力する。セレクタ188#iは、基準クロッ
クFCLK1を選択する。PLO190#iは、基準ク
ロックFCLK1に位相同期した32MHzのクロック
MCLK及び8KHzのクロックFCLKを出力する。
たとき ACT/SBYの系が切替えられて正常な基準クロック
FCLK1がセレクタ180#iにより出力されるよう
になると、基準クロック監視部180#iは、基準クロ
ックFCLK1を選択するよう指示する切り替え信号C
TL2を出力する。セレクタ188#iは、基準クロッ
クFCLK1を選択する。PLO190#iは、基準ク
ロックFCLK1に位相同期した32MHzのクロック
MCLK及び8KHzのクロックFCLKを出力する。
【0106】以上説明したように、第2実施形態によれ
ば、上位装置から供給されるクロックが異常であっても
自走クロックに従ってPLOが動作するので、PLOで
同期はずれを回避することができる。
ば、上位装置から供給されるクロックが異常であっても
自走クロックに従ってPLOが動作するので、PLOで
同期はずれを回避することができる。
【0107】
【発明の効果】以上説明したように、本発明によれば、
上位の二重化装置のACT系に電源障害などの障害が発
生しても自律でACT/SBYを切り替えるので、障害
による下位装置への悪影響を回避することができる。ま
た、上位装置から供給されるクロックが異常であっても
自走クロックに従ってPLOが動作するので、PLOで
同期はずれを回避することができる。
上位の二重化装置のACT系に電源障害などの障害が発
生しても自律でACT/SBYを切り替えるので、障害
による下位装置への悪影響を回避することができる。ま
た、上位装置から供給されるクロックが異常であっても
自走クロックに従ってPLOが動作するので、PLOで
同期はずれを回避することができる。
【図1】本発明の第1原理図である。
【図2】本発明の第2原理図である。
【図3】本発明の実施形態の交換機システム構成図であ
る。
る。
【図4】図3中のSSCSHにおける0系と1系の関係
を示す図である。
を示す図である。
【図5】本発明の第1実施形態によるLRPCSのブロ
ック図である。
ック図である。
【図6】図5中のACT/SBY制御部のブロック図で
ある。
ある。
【図7】0系ACT/SBY制御部と1系ACT/SB
Y制御部の接続関係を示す図である。
Y制御部の接続関係を示す図である。
【図8】図6中のACT/SBYマスク回路の真理値を
示す図である。
示す図である。
【図9】図6中の第1ACT/SBY選択回路の真理値
を示す図である。
を示す図である。
【図10】図6中の第2ACT/SBY選択回路の真理
値を示す図である。
値を示す図である。
【図11】図6中の第2ACT/SBY選択回路の回路
図である。
図である。
【図12】ACT/SBY系切り替え説明図である。
【図13】ACT/SBY系切り替えのタイムチャート
である。
である。
【図14】本発明の第2実施形態によるSGCの構成図
である。
である。
【図15】図14中のHWインタフェース部の構成図で
ある。
ある。
【図16】図15中のクロック生成部の構成図である。
【図17】図16中の自走クロック生成部及び基準クロ
ック監視部の構成図である。
ック監視部の構成図である。
1#0 第1装置 1#1 第2装置 2#i(i=0,1) 第1信号線 3#i(i=0,1) 第2信号線 4#i(i=0,1) 第3信号線 5#i(i=0,1) 第1選択回路 6#i(i=0,1) 第2選択回路 7#i(i=0,1) レジスタ 10 第1セレクタ 11 自走クロック生成部 12 第2セレクタ 13 基準クロック監視部 14 PLO
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三瀬 清文 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 5B034 BB02 CC01 5K026 AA10 FF09 GG18 KK01 LL11 5K050 AA07 DD08 EE34 GG12 5K069 AA10 CB01 DA06 GA08 HA01 HA03 HA09
Claims (8)
- 【請求項1】 片方がアクト状態、他方がスタンバイ状
態で運用される第1装置及び第2装置を有する二重化装
置であって、 前記第1装置及び前記第2装置の各々は、 アクト状態及びスタンバイ状態のいずれかの状態を選択
し、他方の装置に所定の障害が発生したときは、自装置
の状態を前記アクト状態に選択する第1選択部と、 自装置を前記アクト状態に選択したことを前記他方の装
置に通知し、前記他方の装置に前記所定の障害が発生せ
ず且つ前記第1選択部が前記アクト状態を選択し且つ前
記他方の装置から通知される状態が前記アクト状態に選
択されている時に、自装置を前記スタンバイ状態に選択
する第2選択部と、 を具備することを特徴とする二重化装置。 - 【請求項2】 片方がアクト状態、他方がスタンバイ状
態で運用される同一構成の第1装置及び第2装置を有す
る二重化装置であって、 前記第1及び第2装置の各々は、 上位装置より指示された前記アクト状態及び前記スタン
バイ状態のいずれかの状態であるかを示す指示信号が入
力される第1信号線と、 他方の装置の所定の障害に関する障害情報が入力される
第2信号線と、 他方の装置に信号を出力する第3信号線と、 他方の装置から信号が入力される第4信号線と、 前記指示信号及び前記障害情報に基いて第1アクト状態
及び第1スタンバイ状態のいずれかの状態を選択し、前
記第2信号線に入力された前記障害情報が他方の装置の
障害を示す場合は、自装置の状態を前記第1アクト状態
に選択する第1選択部と、 前記第4信号線より入力される信号が前記アクト状態且
つ前記第1選択部が選択した状態が前記第1アクト状態
且つ前記障害情報が他方の装置の障害を示す場合は、自
装置の状態を前記アクト状態に選択すると共に選択した
状態を前記第3信号線に出力し、前記第4信号線より入
力される信号が前記アクト状態且つ前記第1選択部が選
択した状態が前記第1アクト状態且つ前記障害情報が前
記他方の装置の障害を示さない場合は、自装置の状態を
前記スタンバイ状態に選択すると共に選択した状態を前
記第3信号線に出力する第2選択部と、 前記第2選択部が選択した状態を記憶するレジスタとを
具備し、 前記第1装置及び前記第2装置は前記レジスタに記憶さ
れた状態に従って前記アクト状態と前記スタンバイ状態
の系の切り替えをすることを特徴とする二重化装置。 - 【請求項3】 前記第1装置及び前記第2装置の各々
は、同一の下位装置に対して前記レジスタに記憶された
状態に基いて自装置が前記アクト状態及び前記スタンバ
イ状態のいずれの状態であるかを指示する指示信号を送
信する送信部を更に具備したことを特徴とする請求項1
記載の二重化装置。 - 【請求項4】 前記所定の障害は前記他方の装置に供給
する電源部の障害であることを特徴とする請求項1記載
の二重化装置。 - 【請求項5】 ハイウェイより入力される基準クロック
に基いて第1クロックを生成するハイウェイインタフェ
ース回路であって、 切り替え信号に基いて前記基準クロック及び自走クロッ
クのいずれか一方を選択して第2クロックを出力するセ
レクタと、 前記第2クロックに同期し且つ前記第2クロックの周波
数の整数倍の周波数の前記第1クロックを生成するPL
Oと、 前記切り替え信号及び前記基準クロックに基いてリセッ
トされ、前記第1クロックに基いてカウント動作をして
前記基準クロックの周波数と同一の周波数の前記自走ク
ロックを生成する自走クロック生成部と、 前記第1クロックに基いてカウント動作をして前記基準
クロックの異常を監視し、前記基準クロックの異常の有
無を示す前記切り替え信号を生成する基準クロック監視
部と、 を具備したことを特徴とするハイウェイインタフェース
回路。 - 【請求項6】 第1及び第2ハイウェイよりそれぞれ所
定の第1タイムスロットにマッピングされて入力される
アクト状態又はスタンバイ状態を示す第1及び第2指示
信号と、前記第1及び第2ハイウェイにそれぞれ対応す
る第3及び第4ハイウェイよりそれぞれ所定の第2タイ
ムスロットにマッピングされて供給される第1及び第2
基準クロックとに基いて第1クロックを生成するハイウ
ェイインタフェース回路であって、 前記第1及び第2指示信号に基いて前記第1及び第2基
準クロックの中から前記アクト状態を示すクロックを基
準クロックとして選択する第1セレクタと、 切り替え信号に基いて前記基準クロック及び自走クロッ
クのいずれか一方を選択して第2クロックを出力する第
2セレクタと、 前記第2クロックに同期し且つ前記第2クロックの周波
数の整数倍の周波数の前記第1クロックを生成するPL
Oと、 前記切り替え信号及び前記基準クロックに基いてリセッ
トされ、前記第1クロックに基いてカウント動作をして
前記基準クロックの周波数と同一の周波数の前記自走ク
ロックを生成する自走クロック生成部と、 前記第1クロックに基いてカウント動作をして前記基準
クロックの異常を監視し、前記基準クロックの異常の有
無を示す前記切り替え信号を生成する基準クロック監視
部と、 を具備したことを特徴とするハイウェイインタフェース
回路。 - 【請求項7】 前記基準クロック監視部は、前記基準ク
ロックのパルスに基いてリセットされ、前記第1クロッ
クに基いてカウント動作をするカウンタと、前記パルス
に基いてクリアされて前記カウンタのオーバフローを検
出するカウンタオーバフロー検出部と、前記カウンタの
カウント値と前記基準クロックに基いて前記基準クロッ
クの周期が短い第1クロック異常を判定する第1判定部
と、前記カウンタオーバフロー検出部が検出した検出結
果と前記基準クロックに基いて前記基準クロックの周期
が長い第2クロック異常を判定する第2判定部と、前記
第1及び第2判定部が前記第1又は第2クロック異常で
あると判定した場合は、前記自走クロックに切り替える
よう指示する前記切り替え信号を出力する出力部とを具
備したことを特徴とする請求項6記載のハイウェイイン
タフェース回路。 - 【請求項8】 前記自走クロック生成部は、前記基準ク
ロック及び前記切り替え信号に基いて前記リセットを制
御するリセット制御回路と、前記リセット制御回路によ
りリセットが制御され、前記第1クロックに基いてカウ
ントして、所定のカウント値でパルスを前記自走クロッ
クとして出力するカウンタとを具備したことを特徴とす
る請求項6記載のハイウェイインタフェース回路。
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