JP2001069585A - 二重化装置及びハイウェイインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 下位装置の悪影響を及ぼすことがない二重化
装置及び同期はずれを防止するハイウェイインタフェー
ス回路を提供する。 【解決手段】 片方がアクト状態、他方がスタンバイ状
態で運用される同一構成の第１装置及び第２装置を有す
る二重化装置において、第１装置及び第２装置の各々
は、他方の装置に所定の障害が発生したときは、自装置
の状態を第１アクト状態に選択する第１選択部と、他方
の装置に所定の障害が発生し且つ第１選択部が第１アク
ト状態を選択した場合は自装置をアクト状態に選択し、
他方の装置に所定の障害が発生せず且つ第１選択部が第
１アクト状態を選択し且つ他方の装置から通知される状
態がアクト状態に選択されている時に自装置をスタンバ
イ状態に選択して、自装置をスタンバイ状態に選択した
ことを他方の装置に通知する第２選択部と、第２選択部
が選択したアクト状態又はスタンバイ状態のいずれかの
状態を記憶するレジスタとを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、片方がアクト（Ａ
ＣＴ）状態、他方がスタンバイ（ＳＢＹ）状態で運用さ
れる二重化装置に関する。特に、二重化装置におけるア
クト／スタンバイ状態の系切替え及びクロック制御に関
する。

【０００２】

【従来の技術】交換機等のシステムにおいては、障害が
発生した場合にサービスの中断をせずに保守するため、
同一構成の０系及び１系システムから構成された二重化
システムで構成される。二重化システムにおいては、片
方がアクト系、他方がスタンバイ系で運用される。交換
機システムは、例えば、それぞれが二重化されたＣＰＲ
(Call PRocessorr)、ＰＳＡ(Processor Access Control
ler(PAC) and System Bus Arbiter)、ＬＲＰＣＳ(Line/
Register signal and Path Controller for Small swit
ch)、ＴＳＷ(Time SWitch)、ＴＮＧ(ToNe Generator)、
ＨＷＩＮＦ(HighWay INterFace)、ＳＧＣ(SiGnaling Co
ntroller)、ＬＴＣ(Line Trunk Common)、ＤＴ(Digital
Terminal)、ＳＡＭＳＨ(Synchronization and Alarm M
aintenanceSHelf)から構成される。

【０００３】これらの０系及び１系の二重化装置は、Ｃ
ＰＲ等のように装置が単独でアクト／ＳＢＹ系を構成す
る場合とＬＰＲＣＳ，ＴＳＷ，ＨＷ等のように複数の装
置全体で１つのＡＣＴ／ＳＢＹ系を構成する場合があ
る。このようなＡＣＴ／ＳＢＹ系の構成単位に毎に、Ａ
ＣＴ系の障害発生時や保守時にＡＣＴ系をＳＢＹ系、Ｓ
ＢＹ系をＡＣＴ系にＡＣＴ／ＳＢＹの系の切替り替えを
行ってサービスを継続して行う必要がある。

【０００４】各ＡＣＴ／ＳＢＹ系を構成する二重化装置
の中で１つの二重化装置（例えば、ＬＲＰＣＳ）が、Ａ
ＣＴ／ＳＢＹ指示信号とＡＣＴ／ＳＢＹ選択結果信号を
他系の二重化装置（例えば、ＬＲＰＣＳ）と接続する交
絡線を介して他系に通知して、片系がＡＣＴ系、他系が
ＳＢＹ系になり、両系が同時にＡＣＴ系又はＳＢＹ系に
ならないように他系の状態を確認し合いながら、切り替
えの制御を行っている。ＡＣＴ／ＳＢＹ指示信号とは、
ＣＰＲ等の上位装置や外部から指定されたＡＣＴ／ＳＢ
Ｙのいずれの状態であるかを示す信号である。また、Ａ
ＣＴ／ＳＢＹ選択結果信号とは、自系及び他系の指示信
号、現在の二重化装置のＡＣＴ／ＳＢＹ状態、他系の障
害発生状況を加味して、二重化装置のＡＣＴ／ＳＢＹ選
択結果を他系に伝達するものである。

【０００５】例えば、０系がＡＣＴ系、１系がＳＢＹ系
であったとき、二重化装置０系の電源が障害となったと
する。１系は、０系の障害を検出して自系がＡＣＴ状態
に移行するためにＡＣＴ／ＳＢＹ系選択結果信号をＡＣ
Ｔ状態にして、０系に伝達する。０系は、ＡＣＴ系なの
で、ＡＣＴ／ＳＢＹ選択結果信号がＡＣＴ状態を１系に
通知している。１系は、０系及び自身の選択結果がＡＣ
Ｔ状態なので、これまでの状態であるＳＢＹ状態を維持
する。０系が電源断障害によってＡＣＴ選択結果信号を
ドライブできなくなると、１系がＡＣＴ状態を選択し
て、ＡＣＴ状態に移行する。

【０００６】一方、ＳＧＣは、二重化されたＬＲＰＣＳ
よりＴＳＷを介してハイウェイより８ＫＨｚのフレーム
を示すクロック、ＡＣＴ状態及びＳＢＹ状態のいずれの
状態であるかを示す指示信号及び発着信を制御する制御
信号が入力される。ＳＧＣは、ハイウェイインタフェー
ス回路により、０系，１系のＬＲＰＣＳから供給された
クロック及び指示信号をハイウェイの所定のタイムスロ
ットから分離する。ハイウェイインタフェース回路に搭
載されたＰＬＯ(Phased Lock Oscilator)により、指示
信号が指示するＡＣＴ系の８ＫＨｚのクロックと位相同
期を取って、３２ＭＨｚのクロックと３２ＭＨｚのクロ
ックを分周した８ＫＨｚのクロックを動作クロックとし
て、他の内部回路に供給している。ＳＧＣの他の内部回
路は、ＰＬＯにより出力された８ＫＨｚ，３２ＭＨｚの
動作クロックに同期して、ＨＤＬＣデータの送受信及び
ＬＡＰＤ通信を行っている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
二重化装置では、以下の問題点がある。

【０００８】（１） 従来、ＬＲＰＣＳ等に供給する電
源に障害が発生した場合、障害発生側のＬＲＰＣＳの電
圧低下によりＡＣＴ／ＳＢＹ選択信号をドライブできな
くなるまで障害側のＡＣＴ指示は保持されていた。従っ
て、ＡＣＴ系の切替が行われるのは障害系の回路が動作
しなくなる時点であった。この時点では、回路が正常に
動作しないため、配下装置であるＳＧＣ等へのクロック
等の信号送信が途切れることになる。そのため、配下装
置では、サービスが中断することになる。また、何らか
の要因により、一時的にＡＣＴ側の電圧値が低下して、
素子の動作保証範囲外となった場合、その素子が正常に
動作できなくなり、配下装置に正常な信号を送出できな
くなる恐れがある。このような場合でも系切替は行われ
ないことになる。

【０００９】（２） ＳＧＣ等は、上位のＬＲＰＣＳ等
の二重化装置から入力されるハイウェイのフレームのマ
ッピングされたＡＣＴ状態、ＳＢＹ状態のいずれの状態
であるかを示す指示信号を受信し、指示信号が示すＡＣ
Ｔ系のハイウェイのフレームのタイムスロットにマッピ
ングされた基準クロックに同期したクロック（３２ＭＨ
ｚ）を動作クロックとしてＰＬＯにより生成している。
ところが、ＡＣＴ系のクロックに障害が発生して、基準
クロックの周期がずれたり、クロックが停止した場合に
は、ＰＬＯは、基準クロックと同期が取れなくなり、そ
の間の通信が途切れてしまう。

【００１０】しかも、ＬＲＰＣＳ側でＡＣＴ系の障害が
即座に検出されて、ＡＣＴ／ＳＢＹの系が切り替わった
としても、指示信号がハイウェイのタイムスロットによ
り通知されることから系の切替えのタイミングによって
は、例えば、障害が発生する直前に指示信号が送信され
た場合には、系の切替えが次のフレームのタイムスロッ
トにより通知されるので、系の切替えの認識が遅れてし
まい、ＰＬＯは、同期はずれのアラームを出力してしま
う。

【００１１】また、一度同期がはずれると再び同期を取
り戻すのに時間を要する。その再同期までの時間が長い
とＬＡＰＤ通信のリンクが維持できなくなることがあ
り、サービスを継続することができなくなる。更に、配
下装置自体に障害があるわけでもないのに同期はずれに
よりアラームが立つことにより系の切替えの障害処理が
入ることも問題である。従って、そのような不都合を回
避するには、上位装置側の障害に対して、配下装置のＰ
ＬＯでアラームが立たないような処置が必要である。

【００１２】よって、本発明の目的は、ＡＣＴ系に障害
が発生した場合に下位装置に悪影響を及ぼすことなく迅
速に系の切り替えを行う二重化装置を提供することであ
る。

【００１３】また、本発明の他の目的は、クロックに障
害が発生したとしても同期はずれの発生しないハイウェ
イインタフェース回路を提供することである。

【００１４】

【課題を解決するための手段】本発明の第１側面によれ
ば、片方がアクト状態、他方がスタンバイ状態で運用さ
れる同一構成の第１装置及び第２装置を有する二重化装
置であって、前記第１装置及び前記第２装置の各々は、
第１アクト状態及び第１スタンバイ状態のいずれかの状
態を選択し、他方の装置に所定の障害が発生したとき
は、自装置の状態を前記第１アクト状態に選択する第１
選択部と、前記他方の装置に前記所定の障害が発生し且
つ前記第１選択部が前記第１アクト状態を選択した場合
は自装置を前記アクト状態に選択すると共に自装置を前
記アクト状態に選択したことを前記他方の装置に通知
し、前記他方の装置に前記所定の障害が発生せず且つ自
装置の状態及び前記他方の装置から通知される状態が共
に前記アクト状態に選択されている時に自装置を前記ス
タンバイ状態に選択すると共に自装置を前記スタンバイ
状態に選択したことを前記他方の装置に通知する第２選
択部と、前記第２選択部が選択した前記アクト状態又は
前記スタンバイ状態のいずれかの状態を記憶するレジス
タとを具備したことを特徴とする二重化装置が提供され
る。

【００１５】本発明の他の側面によれば、ハイウェイよ
り入力される基準クロックに基いて第１クロックを生成
するハイウェイインタフェース回路であって、切り替え
信号に基いて前記基準クロック及び自走クロックのいず
れか一方を選択して第２クロックを出力するセレクタ
と、前記第２クロックに同期し且つ前記第２クロックの
周波数の整数倍の周波数の前記第１クロックを生成する
ＰＬＯと、前記切り替え信号及び前記基準クロックに基
いてリセットされ、前記第１クロックに基いてカウント
動作をして前記基準クロックの周波数と同一の周波数の
前記自走クロックを生成する自走クロック生成部と、前
記第１クロックに基いてカウント動作をして前記基準ク
ロックの異常を監視し、前記基準クロックの異常の有無
を示す前記切り替え信号を生成する基準クロック監視部
とを具備したことを特徴とするハイウェイインタフェー
ス回路が提供される。

【００１６】

【発明の実施の形態】本発明の実施形態を説明する前に
本発明の原理を説明する。図１は、本発明の第１原理図
である。図１に示すように、二重化装置は、第１装置１
＃０及び第２装置１＃１を有する。第１及び第２装置１
＃ｉ（ｉ＝０，１）は、第１信号線２＃ｉ、第２信号線
３＃ｉ、第３信号線４＃ｉ、第１選択部５＃ｉ、第２選
択部６＃ｉ及びレジスタ７＃ｉを具備する。

【００１７】第１信号線２＃ｉには、上位装置より指示
されたアクト状態及びスタンバイ状態のいずれかの状態
であるかを示す指示信号が入力される。第２信号線３＃
ｉには、他方の装置の所定の障害に関する障害情報が入
力される。第３信号線４＃ｉは、他方の装置１＃ｊ（ｊ
≠ｉ）に信号を出力する。第１選択部５＃ｉは、指示信
号及び障害情報に基いて第１アクト状態及び第１スタン
バイ状態を選択し、第２信号線３＃ｉに入力された障害
情報が他方の装置１＃ｊの障害を示す場合は、自装置１
＃ｉの状態を第１アクト状態に選択する。

【００１８】第２選択部６＃ｉは、他方の装置１＃ｊの
第３信号線４＃ｊより入力される信号がアクト状態且つ
第１選択部５＃ｉが選択した状態が第１アクト状態且つ
障害情報が他方の装置１＃ｊの障害を示す場合は、自装
置１＃ｉの状態をアクト状態に選択すると共に選択した
状態を第３信号線４＃ｉに出力する。また、第３信号線
４＃ｊより入力される信号がアクト状態且つ第１選択部
５＃ｉが選択した状態がアクト状態且つ障害情報が他方
の装置の障害を示さない場合は、自装置の状態をスタン
バイ状態に選択すると共に選択した状態を第３信号線４
＃ｉに出力する。レジスタ７＃ｉは、第２選択部６＃ｉ
が選択した状態が記憶される。

【００１９】次に図１の動作説明をする。第１及び第２
装置１＃ｉの初期状態などにおいて、自装置のＡＣＴ／
ＳＢＹ状態を設定するために上位装置や外部から指示信
号が第２信号線３＃ｉより入力される。第１選択部６＃
ｉは、第１アクト状態及び第１スタンバイ状態のいずれ
かの状態を選択し、第２信号線３＃ｉに入力された障害
情報が他方の装置１＃ｊの障害を示す場合は、自装置１
＃ｉの状態を第１アクト状態に選択する。

【００２０】第２選択部６＃ｉは、他方の装置１＃ｊの
第３信号線４＃ｊより入力される信号がアクト状態且つ
第１選択部５＃ｉが選択した状態が第１アクト状態且つ
障害情報が他方の装置１＃ｊの障害を示す場合は、自装
置１＃ｉの状態をアクト状態に選択する。また、第３信
号線４＃ｊより入力される信号がアクト状態且つ第１選
択部５＃ｉが選択した状態がアクト状態且つ障害情報が
他方の装置１＃ｊの障害を示さない場合は、自装置１＃
ｉの状態をスタンバイ状態に選択する。そして、選択し
た状態を第３信号線４＃ｉに出力する。

【００２１】これにより、アクト状態の装置１＃ｉに障
害が発生したとき、装置１＃ｉがスタンバイ状態に、ス
タンバイ状態の装置１＃ｊがアクト状態に遷移するの
で、障害が発生すると即座にアクト／スタンバイの状態
が切り替わる。そのため、サービスを継続して行うこと
ができる。

【００２２】図２は、本発明の第２原理図である。図２
に示すように、ハイウェイインタフェース回路は、第１
セレクタ１０、自走クロック生成部１１、第２セレクタ
１２、基準クロック監視部１３及びＰＬＯ１４を有す
る。第１セレクタ１０は、第１及び第２指示信号に基い
て第１及び第２基準クロックの中からアクト状態を示す
クロックを基準クロックとして選択する。第２セレクタ
１２は、切り替え信号に基いて基準クロック及び自走ク
ロックのいずれか一方を選択して第２クロックを出力す
る。

【００２３】ＰＬＯ１４は、第２クロックに同期し且つ
第２クロックの周波数の整数倍の周波数の第１クロック
を生成する。自走クロック生成部１１は、切り替え信号
及び基準クロックに基いてリセットされ、第３クロック
に基いてカウント動作をして基準クロックの周波数と同
一の周波数の自走クロックを生成する。基準クロック監
視部１３は、第１クロックに基いてカウント動作をして
基準クロックの異常を監視し、基準クロックの異常の有
無を示す切り替え信号を生成する。

【００２４】次に、図２の動作説明をする。第１及び第
２指示信号が第１及び第２ハイウェイよりそれぞれ所定
の第１タイムスロットにマッピングされて入力される。
第１及び第２基準クロックが第１及び第２ハイウェイに
それぞれ対応する第３及び第４ハイウェイよりそれぞれ
所定の第２タイムスロットにマッピングされて供給され
る。第１セレクタ１０は、第１及び第２指示信号に従っ
てＡＣＴ状態のクロックを基準クロックとして選択す
る。

【００２５】第２セレクタ１２は、切り替え信号に基い
て基準クロック及び自走クロックのいずれか一方を選択
して第２クロックを出力する。ＰＬＯ１４は、第２クロ
ックに同期し且つ第２クロックの周波数の整数倍の周波
数の第１クロックを生成する。基準クロック監視部１３
は、第１クロックに従ってカウントして、基準クロック
の周期異常、基準クロックの断などの障害を監視して、
障害の有無を示す判定信号を切り替え信号として出力す
る。

【００２６】自走クロック生成部１１は、切り替え信号
に従って基準クロックが正常であれば、基準クロックに
従ってリセットし、第１クロックに従ってカウントして
基準クロックの位相に合致した自走クロックを生成す
る。また、基準クロックが異常であれば、基準クロック
によるリセットを阻止して、第１クロックに従ってカウ
ントしたカウント値が所定の値になるとパルスを自走ク
ロックして出力する共にパルスに従ってリセットする。

【００２７】これにより、基準クロックが異常になって
も、正常な周期で自走クロックが出力される。第２セレ
クタ１２は、切り替え信号が基準クロックの異常を示す
ときは、自走クロックを選択する。ＰＬＯ１４は、第２
クロックに位相同期を取る。これにより、基準クロック
が異常となっても、ＰＬＯ１４が同期はずれになること
がない。

【００２８】図３は、本発明を交換機に適用した場合の
交換機システムの構成図である。図３に示すように、交
換機システムは、ＨＷＩＮＦ２２＃０，２２＃１、ＴＳ
Ｗ２４＃０，２４＃１、ＬＲＰＣＳ２６＃０，２６＃
１、ＴＮＧ２８＃０，２８＃１及びＳＧＣ３１＃０，３
１＃１，３２＃０，３２＃１，３３＃０，３３＃１から
成るＳＳＣＳＨ２０を具備する。更に、ＳＡＭＳＨ３６
＃０，３６＃１、ＰＳＡ４０＃０，４０＃１、４２＃
０，４２＃１、５１＃０，５１＃１，５２＃０，５２＃
１，５３＃０，５３＃１、ＣＰＲ６０＃０，６０＃１、
ＬＴＣ６２＃０，６２＃１、ＤＴＣ６４＃０，６４＃
１、ＤＬＣＣ６６＃０，６６＃１及び８ＤＴ６８を具備
する。ここで、記号＃ｉ（ｉ＝０，１）は、０系／１系
を示す。

【００２９】二重化構成のＣＰＲ６０＃ｉ（ｉ＝０，
１）は、呼制御を行うと共に障害管理をして、下位装置
のＡＣＴ／ＳＢＹの系切り替えの制御を行う。更に、Ｐ
ＳＡ４０＃ｉ〜５３＃ｉ（ｉ＝０〜２）、ＣＰＲ６０＃
０，６０＃１とＬＲＰＣＳ２６＃０，２６＃ｉとの間を
接続するバスの制御を行う。ＳＡＭＳＨ３８＃ｉ（ｉ＝
０，１）は、外部より供給されるフレームパルス（８Ｋ
Ｈｚ）及びクロック（２ＭＨｚ）をＴＳＷ２４＃０，２
４＃１を経由して、ＬＲＰＣＳ２６＃ｉ（ｉ＝０，１）
及びＨＷＩＮＦ２２＃ｉに分配する。

【００３０】ＬＴＣ６２＃ｉ（ｉ＝０，１）は、ＩＳＤ
Ｎ端末を収容するＤＬＣＣ６６＃ｉ（ｉ＝０，１）、デ
ィジタル電話を収容する図示しないＤＬＣ及びアナログ
電話を収容する図示しないＳＬＣとＨＷＩＮＦ２２＃ｉ
（ｉ＝０，１）との間のインタフェースを行う。ＤＬＣ
Ｃ６６＃ｉ（ｉ＝０，１）は、ＩＳＤＮ端末を収容する
と共に、ＳＧＣ３１＃ｉ〜３３＃ｉ（ｉ＝０，１）と局
内ＬＡＰＤ通信を行って、ＩＳＤＮメッセージ通信をす
る。ＤＴＣ６４＃ｉ（ｉ＝０，１）は、ＰＢＸや交換機
を収容する８ＤＴ６８とＨＷＩＮＦ２２＃ｉとの間をイ
ンタフェースする。８ＤＴ６８は、ＰＢＸや他交換機を
収容する。

【００３１】図４は、図３中のＳＳＣＳＨ２０における
０系と１系の関係を示す図である。図４に示すように、
ＳＳＣＳＨ２０は、ｉ系共通部７０＃ｉ（ｉ＝０，
１）、０系ＳＣＧ３１＃ｉ（ｉ＝０，１）、ＴＮＧ２８
＃ｉ（ｉ＝０，１）、ＳＣＧ３２＃ｉ（ｉ＝０，１）、
ＳＣＧ３３＃ｉ（ｉ＝０，１）からなる。ｉ系共通部７
０＃ｉ（ｉ＝０，１）は、ＬＲＰＣＳ２６＃ｉ、ＴＳＷ
２４＃０、ＨＷＩＮＦ２２＃ｉ及びＬＴＣ６２＃ｉから
構成され、片方がＡＣＴ状態、他方がＳＢＹ状態で運用
される。

【００３２】第１実施形態 図５は、本発明の第１実施形態によるＬＲＰＣＳの機能
ブロック図である。図５に示すように、ＬＲＰＣＳ２６
＃ｉは、ＨＷインタフェース部８０＃ｉ、ＨＤＬＣコン
トロール部８２＃ｉ、端末装置インタフェース部８４＃
ｉ、ＣＰＵ８６＃ｉ、ＳＩＧインタフェース部８８＃
ｉ、ＣＣインタフェース部９０＃ｉ、ＴＳＷインタフェ
ース部９２＃ｉ、メモリコントロール部９６＃ｉ、系間
交絡部９８＃ｉ、バスコントロール部１００＃ｉ、ＡＣ
Ｔ／ＳＢＹ制御部１０２＃ｉ、システムメモリ１０４＃
ｉ、フラッシュメモリ１０６＃ｉ、ＬＣＡレジスタ１０
８＃ｉ、ＣＰＵバス１１０＃ｉ及び低速バス１１２＃ｉ
から構成される。

【００３３】ＨＷインタフェース部８０＃ｉは、ハイウ
ェイとのインタフェースを行い、ＨＤＬＣデータ送受・
受信及びハイウェイの制御データのインタフェースを行
う。ＨＤＬＣコントロール部８２＃ｉは、ＨＷインタフ
ェース部８０＃ｉからの受信ＨＤＬＣを分解し、システ
ムメモリ１０４＃ｉに展開する。端末装置インタフェー
ス部８４＃ｉは、加入者を収容する端末装置との間でデ
ータの送受信及び加入者のダイヤルパルスカウント機能
を行う。ＣＰＵ８６＃ｉは、ＬＲＰＣＳ２６＃ｉの全体
の制御を行うプロセッサであり、例えば、ファームウェ
アがＡＣＴ／ＳＢＹ系の切り替えに係わる次の機能を実
行する。

【００３４】（１） システム立ち上げ時のＣＰＲ６０
＃０，６０＃１による指示に従って、自系がＡＣＴ系／
ＳＢＹ系のいずれであるかを示す第１信号をＬＣＡレジ
スタ１０８＃ｉ中のＡＣＴ／ＳＢＹ設定レジスタ１１１
＃ｉにライトすると共に、ＬＣＡレジスタ１０８＃ｉ中
のＡＣＴ選択レジスタ１０９＃ｉに第１信号を選択する
よう指示する信号をライトする。

【００３５】（２） システム運用中に緊急障害以外の
障害によりＣＰＲ６０＃０，６０＃１による指示に従っ
て、ＡＣＴ／ＳＢＹの系の切り替えを指示する第２信号
をＬＣＡレジスタ１０８＃ｉ中のＡＣＴ／ＳＢＹ指定レ
ジスタ１１３＃ｉにライトすると共に、ＬＣＡレジスタ
１０８＃ｉ中のＡＣＴ選択レジスタ１０９＃ｉに第２信
号を選択するよう指示する信号をライトする。

【００３６】（３） 後述するハードウェア自律でＡＣ
Ｔ／ＳＢＹ系の切り替えを制御するＡＣＴ／ＳＢＹ制御
部１０２＃ｉが選択したＡＣＴ／ＳＢＹ選択信号ＸＯＡ
ＣＴが格納されたＬＣＡレジスタ１０８＃ｉ中のＡＣＴ
／ＳＢＹ指示レジスタ１１５＃ｉ、ＡＣＴ／ＳＢＹ設定
レジスタ１１１＃ｉ、ＡＣＴ／ＳＢＹ指定レジスタ１１
３＃ｉの内容に従って、ＡＣＴ／ＳＢＹの系の設定及び
切り替えを行う。

【００３７】ここで、ハードウェア自律でＡＣＴ／ＳＢ
Ｙの系の切り替えを行うのは、緊急にＡＣＴ／ＳＢＹの
系の切り替えを行う必要がある障害がＡＣＴ系の他系に
発生した場合である。このような障害には、共通部７０
＃ｉに電源を供給する他系の電源電圧が閾値よりも低下
した場合や電源断等のＮＯＰ障害、他系のヒューズ溶解
のＰＡＬ障害、他系の二次側電源供給障害のＰＤＸ障
害、他系のパッケージ抜けのＰＬＳ障害等がある。尚、
信号１，２のＡＣＴ指示，ＳＢＹ指示の論理レベルは任
意に設定可能であるが、本例では、’０’がＡＣＴ指
示、’１’がＳＢＹ指示である。

【００３８】ＳＩＧインタフェース部８８＃ｉは、配下
装置であるＴＮＧ２８＃ｉ（ｉ＝０，１）及びＳＧＣ３
１＃ｉ〜３３＃ｉ（ｉ＝０，１）に対して、発着信制御
を行うために制御信号の送信を行う。ＣＣインタフェー
ス部９０＃ｉは、ＣＰＲ６０＃０，６０＃１の制御下で
通信制御を行い、ＰＳＡ４０＃０，４０＃１のＰＡＣイ
ンタフェース及びＣＰＵバス１００＃ｉ間のデータ転送
機能を有する。

【００３９】ＴＳＷインタフェース部９２＃ｉは、以下
の機能を有する。

【００４０】（１） 発着信時におけるＡＣＴ系のＣＰ
Ｒ６０＃０，６０＃１の指示に従って、ＴＳＷ２４＃ｉ
の入力ハイウェイ及び出力ハイウェイの各タイムスロッ
ト間のパス設定をする。

【００４１】（２） 収容するハイウェイにＴＳＷ２４
＃ｉから出力された障害情報を収集して、メモリコント
ロール部９４＃ｉを介してシステムメモリ１０４＃ｉに
ライトする。尚、この障害情報は、ＣＣインフェース部
９０＃ｉを通して、ＣＰＲ６０＃０，６０＃１に通知さ
れて、ＣＰＲ６０＃０，６０＃１よってＡＣＴ／ＳＢＹ
の系切り替えの制御が行われる。

【００４２】（３） ＡＣＴ系のＳＡＭＳＨ３８＃０，
３８＃１からＴＳＷ２４＃ｉを通して出力されたクロッ
クに同期したクロックをＰＬＯ（Phased Lock Oscilati
on)を用いて生成し、ハイウェイのタイムスロットにマ
ッピングしてＴＳＷ２４＃ｉを通してＳＧＣ３１＃０…
に分配する。

【００４３】メモリコントロール部９６＃ｉは、ＣＰＵ
８６＃ｉとインタフェースし、システムメモリ１０４＃
ｉの制御、ローカルバス１１２＃ｉの制御及びフラッシ
ュメモリ１０６＃ｉの制御を行う。系間交絡制御部９８
＃ｉは、二重化制御を行い、ＡＣＴ系のＬＲＰＣＳ２６
＃ｊのシステムメモリ１０４＃ｊ内容のコピー機能及び
他系のＬＲＰＣＳ２６＃ｊとの間の系間通信を行う。バ
スコントロール部１００＃ｉは、ＣＰＵバス１１０＃ｉ
を使用する各ブロックに対してバスの調停を行う。

【００４４】システムメモリ１７０＃ｉは、各種制御情
報を記憶するＳＤＲＡＭである。ＬＣＡレジスタ１０８
＃ｉは、上述したＡＣＴ選択レジスタ１０９＃ｉ、ＡＣ
Ｔ設定レジスタ１１１＃ｉ、ＡＣＴ／ＳＢＹ指定レジス
タ１１３＃ｉ、ＡＣＴ／ＳＢＹ指示レジスタ１１５＃ｉ
等を有するレジスタである。ＡＣＴ／ＳＢＹ制御部１０
２＃ｉは、二重化冗長構成の０系共通部７０＃０，１系
共通部７０＃１のＡＣＴ側とＳＢＹ側をハードウェアに
より自律で決定して、ＡＣＴ／ＳＢＹ選択信号ＸＯＡＣ
ＴをＡＣＴ／ＳＢＹ指示レジスタ１１５＃ｉにライトす
る。

【００４５】図示しない電源パッケージは一次電源及び
二次電源を生成して、電源電圧を共通部７０＃ｉに電源
電圧を供給すると共に、一次電源及び二次電源の電源電
圧と閾値を比較して、一次及び二次電源の障害を監視す
る。一次電源障害が発生すると、他系にＮＯＰ障害（’
０’）を通知する。二次電源障害が発生すると、他系に
ＰＤＸ障害（’０’）を通知する。

【００４６】図６は、本発明の第１実施形態によるＡＣ
Ｔ／ＳＢＹ制御部１０２＃ｉの構成図である。図６に示
すように、ＳＥＬ１２０＃ｉ、ＡＣＴ／ＳＢＹマスク回
路１２４＃ｉ、第１ＡＣＴ／ＳＢＹ選択回路１２４＃ｉ
及び第２ＡＣＴ／ＳＢＹ選択回路１２６＃ｉを有する。

【００４７】図７は、０系ＡＣＴ／ＳＢＹ制御部１０２
＃０と１系ＡＣＴ／ＳＢＹ制御部１０２＃１の接続関係
を示す図である。図７に示すように、ｉ系ＡＣＴ／ＳＢ
Ｙ制御部１０２＃ｉ（ｉ＝０，１）は、他系の共通部７
０＃ｊ（ｊ≠ｉ）より個別信号線により端子ＮＯＰ，Ｐ
ＡＬ，ＰＤ，ＰＫＧＬＳにＮＯＰ障害、ＰＡＬ障害、Ｐ
Ｄ障害、ＰＫＧＬＳ障害が入力される。

【００４８】自系の入力端子ＸＡＣＴＣＭＩは他系の出
力端子ＸＡＣＴＣＭＯに、自系の入力端子ＸＩＡＣＴは
他系の出力端子ＸＯＡＣＴに、自系の出力端子ＸＡＣＴ
ＣＭＯは他系の入力端子ＸＡＣＴＣＭＩに、自系の出力
端子ＸＯＡＣＴは他系の入力端子ＸＩＡＣＴにそれぞれ
接続されている。図６中のＳＥＬ１２０＃ｉは、ＡＣＴ
選択レジスタ１０９＃ｉの選択信号に従ってＡＣＴ／Ｓ
ＢＹ設定レジスタ１１１＃ｉ及びＡＣＴ／ＳＢＹ指定レ
ジスタ１１３＃ｉのいずれかの内容を選択して、信号Ｘ
ＯＡＣＴ１を出力する。

【００４９】図８は、ＡＣＴ／ＳＢＹマスク回路１２４
＃ｉの真理値を示す図である。図８に示すように、ＡＣ
Ｔ／ＳＢＹマスク回路１２４＃ｉは、端子ＮＯＰ，ＰＡ
Ｌ，ＰＤＸ，ＰＬＳに入力されるＮＯＰ障害、ＰＡＬ障
害、ＰＤＸ障害及びＰＬＳ障害のいずれかに障害が発生
するとその旨を示す信号ＡＣＴＭＡＳＫ＝’０’して、
いずれにも障害が発生しないと信号ＡＣＴＭＡＳＫ＝’
１’にする。

【００５０】図９は、第１ＡＣＴ／ＳＢＹ選択回路１２
４＃ｉの真理値を示す図である。第１ＡＣＴ／ＳＢＹ選
択回路１２４＃ｉは、信号ＸＯＡＣＴ１、信号ＡＣＴＭ
ＡＳＫ及び指示信号ＸＡＣＴＣＭＩを入力して、図９に
示す真理値に従って信号ＸＯＡＣＴ２及びＡＣＴ／ＳＢ
Ｙ指示信号ＸＡＣＴＣＭＩを出力する組み合わせ回路で
ある。例えば、信号ＡＣＴＭＡＳＫ＝他系障害（’
０’）であれば、無条件にＡＣＴ／ＳＢＹ指示信号ＸＡ
ＣＴＣＭＯ＝ＡＣＴ（’０’）、信号ＸＯＡＣＴ２＝Ａ
ＣＴ選択’０’を出力する。

【００５１】図１０は、第２ＡＣＴ／ＳＢＹ選択回路１
２７＃ｉの真理値を示す図である。図１０に示すよう
に、第２ＡＣＴ／ＳＢＹ選択回路１２７＃ｉは、以下の
処理をする組み合わせ回路である。

【００５２】（１） 信号ＸＯＡＣＴ２＝ＡＣＴ選
択（’０’）、信号ＸＩＡＣＴ＝ＡＣＴ選択（’１’）
且つ信号ＡＣＴＭＡＣＫ＝他系障害（’０’）ならば、
選択結果信号ＸＯＡＣＴ＝ＡＣＴ選択（’０’）にす
る。

【００５３】（２） 信号ＸＯＡＣＴ２＝ＡＣＴ選
択（’０’）、選択結果信号ＸＩＡＣＴ＝ＡＣＴ選
択（’０’）且つ信号ＡＣＴＭＡＣＫ＝他系正常（’
１’）ならば、選択結果信号ＸＯＡＣＴ＝ＳＢＹ選
択（’１’）にする。

【００５４】（３） （１），（２）以外のときは、選
択結果信号ＸＯＡＣＴ＝信号ＸＯＡＣＴ２とする。

【００５５】図１１は、図６中の第２ＡＣＴ／ＳＢＹ選
択回路１２７＃ｉの回路図である。図１１に示すよう
に、第２ＡＣＴ／ＳＢＹ選択回路１２７＃ｉは、インバ
ータ１３０＃ｉ，１３２＃ｉ，１３４＃ｉ、３入力ＡＮ
Ｄゲート１３６＃ｉ，１３８＃ｉ及びＯＲゲート１４０
＃ｉを有する。インバータ１３０＃ｉは、信号ＸＯＡＣ
Ｔ２を反転する。インバータ１３２＃ｉは、信号ＸＩＡ
ＣＴを反転する。

【００５６】インバータ１３４＃ｉは、信号ＡＣＴＭＡ
ＳＫを反転する。ＡＮＤゲート１３６＃ｉはインバータ
１３０＃ｉ，１３２＃ｉ，１３４＃ｉの出力信号の論理
積を取る。ＡＮＤゲート１３８＃ｉは、信号ＸＯＡＣＴ
２，ＸＩＡＣＴ，ＡＣＴＭＡＳＫの論理積を取る。ＯＲ
ゲート１４０＃ｉは、信号ＸＯＡＣＴ２、ＡＮＤゲート
１３６３ｉ，１３８＃ｉの出力信号の論理和を取って、
信号ＸＯＡＣＴを出力する。

【００５７】図１２は、ＡＣＴ／ＳＢＹ切り替え説明図
である。図１３は、ＡＣＴ／ＳＢＹ切替えのタイムチャ
ートである。以下、これらの図を参照して、ＡＣＴ／Ｓ
ＢＹ切替えの説明をする。

【００５８】（１） 共通部７０＃０，７０＃１の立ち
上げ時 共通部７０＃０，７０＃１を立ち上げる時、ＡＣＴ系の
ＣＰＲ６０＃Ａは、ＡＣＴ系のＰＳＡ４０＃Ａを通し
て、図４中のＣＣインタフェース部９０＃ｉに共通部７
０＃０，７０＃１の片方をＡＣＴ系、他方をＳＢＹ系と
するＡＣＴ／ＳＢＹ設定信号を送信する。ここでは、０
系共通部７０＃０をＡＣＴ系、１系共通部７０＃１をＳ
ＢＹ系とする。

【００５９】ＣＣインタフェース部９０＃ｉは、ＰＳＡ
４０＃ＡよりＡＣＴ／ＳＢＹ指示信号を受信して、ＣＰ
Ｕバス１１０＃ｉを通して、ＣＰＵ８６＃ｉに送信す
る。ＣＰＵ８６＃ｉは、ＡＣＴ／ＳＢＹ設定信号を入力
して、ＡＣＴ設定レジスタ１１１＃ｉにライトすると共
に、設定信号を選択するよう指示する選択信号をＡＣＴ
選択レジスタ１０９＃ｉにライトする。

【００６０】ＡＣＴ／ＳＢＹ制御部１０２＃ｉ中のセレ
クタ１２０＃ｉは、ＡＣＴ選択レジスタ１０９＃ｉに格
納されている選択信号に従って、ＡＣＴ設定レジスタ１
１１＃ｉに格納されている設定信号を選択して、信号Ｘ
ＯＡＣＴ１を出力する。ＡＣＴ／ＳＢＹマスク回路１２
２＃ｉは、ＮＯＰ障害，ＰＡＬ障害，ＰＤ障害，ＰＫＧ
ＬＳ障害のいずれの障害が発生していないので、信号Ａ
ＣＴＭＡＳＫ＝’１’を出力する。

【００６１】第１ＡＣＴ／ＳＢＹ選択回路１２４＃ｉ
は、初期状態においては、指示信号ＸＯＡＣＴＩ＝’
１’、信号ＡＣＴＭＡＳＫ＝’１’なので、信号ＸＯＡ
ＣＴ２＝指示信号ＸＡＣＴＣＭＯ＝信号ＸＯＡＣＴ１を
出力する。第２ＡＣＴ／ＳＢＹ選択回路１２６＃ｉは、
選択結果信号ＸＩＡＣＴ＝’１’，信号ＡＣＴＭＡＳＫ
＝’１’なので、ＡＣＴ／ＳＢＹ選択結果信号ＸＯＡＣ
Ｔ＝信号ＸＯＡＣＴ２を端子ＸＯＡＣＴより出力する。

【００６２】この結果、０系のＡＣＴ／ＳＢＹ制御部１
０２＃０は、ＡＣＴ指示信号ＸＡＣＴＣＭＯ＝ＡＣＴ指
示’０’、ＡＣＴ選択結果信号ＸＯＡＣＴ＝ＡＣＴ選
択’０’を１系のＡＣＴ／ＳＢＹ制御部１０２＃１に通
知する。また、１系のＡＣＴ／ＳＢＹ制御部１０２＃１
は、ＳＢＹ指示信号ＸＡＣＴＣＭＯ＝ＳＢＹ指示’
１’、ＳＢＹ選択結果信号ＸＯＡＣＴ＝ＳＢＹ選択’
１’を０系のＡＣＴ／ＳＢＹ制御部１０２＃０に出力す
る。

【００６３】（２） ０系共通部７０＃０の障害が発生
したとき ０系共通部７０＃０にＮＯＰ障害、ＰＡＬ障害、ＰＤＸ
障害、ＰＬＳ障害のいずれかの障害が発生したとする。
図１３に示すようにポイントにおいて、ＮＯＰ障害が
発生したとする。１系ＡＣＴ／ＳＢＹ制御部１０２＃１
に０系電源パッケージより信号線を通してＮＯＰ障害
＝’０’が入力される。ＡＣＴ／ＳＢＹマスク回路１２
２＃ｉは、ＮＯＰ障害＝’０’が入力されたので、信号
ＡＣＴＭＡＳＫ＝’０’を出力する。

【００６４】第１ＡＣＴ／ＳＢＹ選択回路１２４＃１
は、信号ＡＣＴＭＡＳＫ＝’０’なので、指示信号ＸＡ
ＣＴＣＭＯ＝ＡＣＴ指示（’０’）、信号ＸＯＡＣＴ２
＝ＡＣＴ選択（’０’）にする。第２ＡＣＴ／ＳＢＹ選
択回路１２６＃１は、信号ＸＯＡＣＴ２＝ＡＣＴ選
択（’０’）、選択結果信号ＸＩＡＣＴ＝ＡＣＴ選
択（’０’）なので、選択結果信号ＸＯＡＣＴ＝ＡＣＴ
選択（’０’）とすると共にＡＣＴ／ＳＢＹ指示レジス
タ１１５＃１に選択結果信号ＸＯＡＣＴ＝’１’をライ
トする。図１２の上側の図に示すように、０系について
は、ＡＣＴ指示信号ＸＡＣＴＣＭＯ＝ＡＣＴ指示’
０’，ＡＣＴ選択結果信号ＸＯＡＣＴ＝ＡＣＴ選択’
０’となる。一方、１系については、指示信号ＸＡＣＴ
ＣＭＯ＝ＡＣＴ指示’０’，選択結果信号ＸＯＡＣＴ＝
ＡＣＴ選択’０’となる。

【００６５】０系ＡＣＴ／ＳＢＹ制御部１０２＃０に
は、ＡＣＴ選択結果信号ＸＩＡＣＴ＝ＡＣＴ選択（’
０’）が入力される。第２ＡＣＴ／ＳＢＹ選択回路１２
６＃０は、信号ＸＯＡＣＴ２＝ＡＣＴ選択（’０’）、
１系の選択結果信号ＸＩＡＣＴ＝ＡＣＴ選択（’０’）
且つ信号ＡＣＴＭＡＳＫ＝１系正常（’１’）なので、
０系選択結果信号ＸＯＡＣＴ＝ＳＢＹ選択（’１’）を
出力すると共にＡＣＴ／ＳＢＹ指示レジスタ１１５＃０
に選択結果信号ＸＯＡＣＴ＝ＳＢＹ選択’１’をライト
する。この結果、図１２の下側の図に示すように、０系
のＬＲＰＣＳ２６＃０は、ＳＢＹ系に切り替わる。一
方、１系のＬＲＰＣＳ２６＃１は、ＡＣＴ系に切り替わ
る。

【００６６】以上の処理により、図１３に示すように、
電源障害発生したポイントの直後にＡＣＴ／ＳＢＹの
系切替えが行われる。これにより、電圧低下の為、回路
が正常動作を出来なくなるポイントに到達する前にＡＣ
Ｔ／ＳＢＹの系切替えが行われるため、下位装置のＴＮ
Ｇ２８＃０，２８＃１，ＳＧＣ３１＃０…には正常な信
号がＡＣＴ系に切り替わったＬＲＰＣＳ２６＃１から送
出されるので電源障害等においても下位装置の正常動作
が保証される。

【００６７】以上説明したように、第１実施形態によれ
ば、ＡＣＴ系で電源障害などの障害が発生したときも、
自律でＡＣＴ／ＳＢＹの切り替えを行うので、障害によ
る下位装置への悪影響を回避することができる。

【００６８】第２実施形態 本実施形態は、上位装置から基準クロックが供給される
こと、供給された基準クロックに同期し且つ基準クロッ
クの整数倍の周波数のクロックを生成するＰＬＯを有す
る下位装置において適用可能である。第２実施形態で
は、図３に示した交換機システムにおいて、上位装置を
ＬＲＰＣＳ２６＃ｉ（ｉ＝０，１）、下位装置をＳＧＣ
３１＃ｉ〜３３＃ｉ又はＴＮＧ２８＃ｉ（ｉ＝０，１）
としたときに本発明を適用している。

【００６９】図１４は、本発明の第２実施形態によるＳ
ＧＣ構成図である。ＴＮＧ２８＃ｉ、ＳＧＣ３１＃ｉ〜
３３＃ｉ（ｉ＝０，１）のいずれもが本発明に係わる部
分に関しては実質的に同一である。よって、本例では、
ＳＧＣ３１＃ｉの場合を例に説明する。図１４に示すよ
うに、ＳＧＣ３１＃ｉは、ＨＷインタフェース部１５０
＃ｉ、ＣＰＲインタフェース部１５２＃ｉ、ＯＰＢ(On
Board Power)１５４＃ｉ、ＨＤＬＣ制御部１５６＃ｉ、
ＣＰＵ１５８＃ｉ、コントロールハイフェイ部１６２＃
ｉ、メモリコントロール部１６４＃ｉ、系間交絡制御部
１６６＃ｉ、バスコントロール部１６８＃ｉ、システム
メモリ１７０＃ｉ、フラッシュメモリ１７２＃ｉ、ＬＣ
Ａレジスタ１７４＃ｉ、ＣＰＵバス１７６＃ｉ及びロー
カルバス１７８＃ｉを有する。

【００７０】図１５は、ＨＷインタフェース部１５０＃
ｉの機能ブロック図である。図１５に示すように、ＨＷ
インタフェース部１５０＃ｉは、インタフェース部１５
１＃ｉ、ＨＤＬＣインタフェース部１５３＃ｉ及びクロ
ック生成部１５５＃ｉを有する。インタフェース部１５
１＃ｉは、図２中のＴＳＷ２４＃０，２４＃１に接続さ
れる０系，１系ハイウェイのインタフェースを行う。

【００７１】ＨＤＬＣインタフェース部１５３＃ｉは、
ＨＤＬＣデータ送信・受信を行うと共に０系及び１系の
ＬＲＰＣＳ２６＃０，２６＃１により送信されたハイウ
ェイの所定のタイムスロットにマッピングされた８ＫＨ
ｚの基準クロックＦＣＬＫ＃０，ＦＣＬＫ＃１及びＡＣ
Ｔ／ＳＢＹの指示信号ＡＣＴ／ＳＢＹ＃０，＃１等を分
離して、クロック生成部１５５＃ｉに出力する。

【００７２】図１６は、図１５中のクロック生成部１５
５＃ｉのブロック図である。図１６に示すように、クロ
ック生成部１５５＃ｉは、ＳＥＬ１８０＃ｉ、ＡＣＴ系
検出部１８２＃ｉ、自走クロック生成部１８４＃ｉ、基
準クロック監視部１８６＃ｉ、ＳＥＬ１８８＃ｉ及びＰ
ＬＯ１９０＃ｉを有する。

【００７３】ＳＥＬ１８０＃ｉは、ＡＣＴ系検出部１８
２＃ｉから入力される選択信号ＣＴＬ１に従って、ＨＤ
ＬＣインタフェース部１５３＃ｉから０系，１系の８Ｋ
Ｈｚ基準クロックＦＣＬＫ＃０，ＣＬＫ＃１からＡＣＴ
系のクロックを選択して、８ＫＨｚの基準クロックＦＣ
ＬＫ１を出力する。尚、ここでは、基準クロックの周波
数を８ＫＨｚとしているが勿論任意のクロック周波数で
あっても良い。ＡＣＴ系検出部１８２＃ｉは、ＨＤＬＣ
インタフェース部１５３＃ｉから入力される０系，１系
のＡＣＴ／ＳＢＹ指示信号ＡＣＴ／ＳＢＹ＃０，＃１か
らＡＣＴ系を指示するクロックを選択するよう指示する
選択信号ＣＴＬ１をＳＥＬ１８０＃ｉに出力する。

【００７４】図１７は、図１６中の自走クロック生成部
１８４＃ｉ及び基準クロック監視部１８６＃ｉの機能ブ
ロック図である。図１７に示すように、自走クロック生
成部１８４＃ｉは、１／２分周器２００＃ｉ、リセット
制御回路２０２＃ｉ、１１ビットカウンタ２０４＃ｉ及
び８ＫＨｚクロック生成部２０６＃ｉを有する。

【００７５】１／２分周器２００＃ｉは、３２ＭＨｚの
クロックＭＣＬＫを１６ＭＨｚのクロックに分周する。
これは、自走クロックＦＣＬＫ２のパルス幅を基準クロ
ックＦＣＬＫ１と同じにするためである。ここでは、基
準クロックＦＣＬＫ１のパルス幅を１６ＭＨｚ周期とし
ている。リセット制御回路１９７＃ｉは、切り替え信号
ＣＴＬ２が自走クロックＦＣＬＫ２の選択を指示する場
合、リセット信号をネゲートする。切り替え信号ＣＴＬ
２が基準クロックＦＣＬＫ１の選択を示す場合、基準ク
ロックＦＣＬＫ１の’０’への遷移を一定時間遅延させ
た後、例えば、クロックＭＣＬＫの立ち上がりで’０’
への遷移のパルスをラッチして、リセット信号をアサー
トする。

【００７６】一定時間経過後にリセット信号をアサート
するのは、基準クロックＦＣＬＫ１の周期が８ＫＨｚよ
りも短いときに、基準クロックＦＣＬＫ１が’０’に遷
移してから、切り替え信号ＣＴＬ２が自走クロックＦＣ
ＬＫ２を選択するよう指示されるまでにある程度の時間
がかかりその間の１１ビットカウンタ２０４＃ｉのリセ
ットを阻止するためである。

【００７７】１１ビットカウンタ１９８＃ｉは、リセッ
ト端子ＲＥＳＥＴに入力されるリセット信号がアサート
されるとリセットされて、クロック端子ＣＬＫに入力さ
れる１６ＭＨｚのクロックに従って「０」〜「２０４
７」までカウントする。ここでは、自走クロック生成部
１８４＃ｉ及び基準クロック監視部１８６＃ｉは、１１
ビットカウンタ１９８＃ｉを共用しているので、回路規
模の増大が抑制されている。基準クロック８ＫＨｚクロ
ック生成部２０６＃ｉは、１１ビットカウンタ２０４＃
ｉの出力値をデコードして、「２０４７」の次のクロッ
クで１６ＭＨｚの周期幅のパルス（’０’）を出力す
る。

【００７８】基準クロック監視部１８６＃ｉは、１１ビ
ットカウンタ２０４＃ｉ、基準クロック検出部２０８＃
ｉ、カウンタオーバフロー検出部２１０＃ｉ、短周期判
定部２１２＃ｉ及び長周期判定部２１４＃ｉ及び出力回
路２１６＃ｉを有する。基準クロック検出部２０８＃ｉ
は、基準クロックＦＣＬＫ１のパルス（’０’）をクロ
ックＭＣＬＫの立ち上がりでラッチする。

【００７９】カウンタオーバフロー検出部２１０＃ｉ
は、基準クロックＦＣＬＫ１のパルス（’０’）に従っ
てオーバフロー検出信号をネゲートし、１１ビットカウ
ンタ２０４＃ｉのカウンタ値が「２０４７」から「０」
に遷移するとオーバフロー検出信号をアサートする。こ
れにより、基準クロックＦＣＬＫ１が正常であれば、オ
ーバフローが検出されるタイミングでネゲートされるの
で、オーバフロー検出信号がアサートされるのは、基準
クロックの周期が８ＫＨｚよりも長いとき（クロック断
のときを含む）である。

【００８０】短周期判定部２１２＃ｉは、基準クロック
検出部２０８＃ｉから出力されるパルスが有効のとき、
１１ビットカウンタ２０４＃ｉの出力値が「０」以外で
あれば、基準クロックＦＣＬＫ１の周期が８ＫＨｚより
も短いので、短周期エラーを示す信号を出力する。長周
期判定部２１４＃ｉは、カウンタオーバフロー検出部２
１０＃ｉがオーバフロー検出信号をアサートしていると
き、基準クロックＦＣＬＫ１の周期が８ＫＨｚよりも長
い又は断であるので、長周期エラーを示す信号を出力す
る。

【００８１】出力回路２１６＃ｉは、短周期判定部２１
２＃ｉ及び長周期判定部２１４＃ｉの出力信号が周期エ
ラーであることを示す場合、自走クロックＦＣＬＫ２を
選択するよう指示する切り替え信号ＣＴＬ２を出力し、
それ以外の場合、基準クロックＦＣＬＫ１を選択するよ
う指示する切り替え信号ＣＴＬ２を出力する。

【００８２】図１６中のＰＬＯ１９０＃ｉは、電圧制御
発振器、１／４０９６分周器、位相比較器及びローパス
フィルタを有して、基準クロックＦＣＬＫ１の位相に同
期した３２ＭＨｚのクロックＭＣＬＫ及びクロックＭＣ
ＬＫを１／４０９６に分周した８ＫＨｚのクロックＦＣ
ＬＫを出力すると共に同期はずれになるとアラームを出
力する。

【００８３】図１４中のＣＰＲインタフェース部１５２
＃ｉは、図３中のＣＰＲ６０＃０，６０＃１の制御の元
で通信制御を行い、ＰＡＣインタフェース及びＣＰＵバ
ス１７６＃ｉ間のデータ転送機能を持つ。ＯＢＰ１５４
＃ｉは、主電源（−４８Ｖ）をＳＧＣ３１＃ｉ内の動作
電圧（５Ｖ，３．３Ｖ）に変換する。ＨＤＬＣ制御部１
５６＃ｉは、ＨＷインタフェース部１５０＃ｉからの受
信ＨＤＬＣを分解し、システムメモリ１７０＃ｉに展開
する。また、ＣＰＲインタフェース部１５２＃ｉからの
データをＨＤＬＣに変換する。

【００８４】ＣＰＵ１５８＃ｉは、ＳＧＣ３１＃ｉの全
体の制御を行う。コントロールハイウェイ部１６２＃ｉ
は、ＬＲＰＣＳ２６＃０，２６＃１を介してＣＰＲ６０
＃Ａから行われる装置制御のためのデータの送受信及び
ＤＭＡ制御機能を有する。メモリコントロール部１６４
＃ｉは、ＣＰＵ１５８＃ｉとインタフェースして、シス
テムメモリ１７０＃ｉの制御を行う。系間交絡制御部１
６６＃ｉは、二重化制御を行い、系間メモリコピー機能
及び系間通信機能を持つ。バスコントロール部１６８＃
ｉは、ＣＰＵバス１７６＃ｉ，ローカルバス１７８＃ｉ
のバス調停及びフラッシュメモリ１７２＃ｉの制御を行
う。

【００８５】システムメモリ１７０＃ｉは、ＤＬＣＣ６
６＃０，６６＃１との間でＬＡＰＤ通信など行うための
ＳＤＲＡＭなどのメモリである。フラッシュメモリ１７
２＃ｉは、不揮発性メモリである。ＬＣＡレジスタ１７
４＃ｉは、各種制御情報を記憶するレジスタである。Ｃ
ＰＵバス１７６＃ｉは、ＣＰＵ１５８＃ｉと他のＬＳＩ
間を接続するバスである。ローカルバス１７８＃ｉは、
バスコントロール部１６８＃ｉとフラッシュメモリ１７
２＃ｉ及びＬＣＡレジスタ１７４＃ｉ間に接続されるロ
ーカルバスである。

【００８６】以下、図１４のＳＣＧ３１＃ｉの動作説明
をする。

【００８７】図３中のＬＲＰＣＳ２６＃０，２６＃１
は、８ＫＨｚの基準クロックＦＣＬＫ＃０，ＦＣＬＫ＃
１及びＡＣＴ／ＳＢＹ指示信号ＡＣＴ／ＳＢＹ＃０，＃
１をハイウェイのタイムスロットにマッピングして、Ｔ
ＳＷ２４＃０，２４＃１を通して、ＳＧＣ３１＃ｉに送
信する。図１５中のインタフェース部１５１＃ｉは、ハ
イウェイとインタフェースを取って、各タイムスロット
を抽出して、ＨＤＬＣインタフェース部１５３＃ｉに出
力する。ＨＤＬＣインタフェース部１５０＃ｉは、基準
クロックＦＣＬＫ＃０，ＦＣＬＫ＃１及びＡＣＴ／ＳＢ
Ｙ指示信号ＡＣＴ／ＳＢＹ＃０，＃１をクロック生成部
１５５＃ｉに出力する。

【００８８】以下、クロック生成部１５５＃ｉの動作説
明をする。

【００８９】（１） 基準クロックＦＬＫ１が正常の場
合 図１６中のＡＣＴ系検出部１８２＃ｉは、０系，１系Ａ
ＣＴ／ＳＢＹ指示信号ＡＣＴ／ＳＢＹ＃０，＃１からＡ
ＣＴ系の基準クロックを指示する選択信号ＣＴＬ１を出
力する。ＳＥＬ１８０＃ｉは、選択信号ＣＴＬ１に従っ
て、基準クロックＦＬＫ＃０，ＦＣＬＫ＃１からＡＣＴ
系を選択して、８ＫＨｚの基準クロックＦＣＬＫ１を出
力する。後述するように基準クロック監視部１８０＃ｉ
は、基準クロックＦＣＬＫ１が正常であれば、基準クロ
ックＦＣＬＫ１を選択するよう指示する切り替え信号Ｃ
ＴＬ２を出力している。

【００９０】ＳＥＬ１８８＃ｉは、切り替え信号ＣＴＬ
２に従って、基準クロックＦＣＬＫ１を選択して、クロ
ックＦＣＬＫ３をＰＬＯ１９０＃ｉに出力する。ＰＬＯ
１９０＃ｉは、８ＫＨｚのクロックＦＣＬＫ３と位相同
期を取って、３２ＭＨｚのクロックＭＣＬＫ及び８ＫＨ
ｚのクロックＦＣＬＫを生成する。このとき、８ＫＨｚ
のクロックＦＣＬＫ４と基準クロックＦＣＬＫ１の位相
は一致する。

【００９１】図１７中の基準クロック検出部２０８＃ｉ
は、基準クロックＦＣＬＫ１のパルス（’０’）を３２
ＭＨｚのクロックＭＣＬＫに従って検出し、検出パルス
（３２ＭＨｚの周期のパルス幅）を出力する。１１ビッ
トカウンタ２０４＃ｉは、リセット制御回路２０２＃ｉ
より出力されるリセット信号に従って、基準クロックＦ
ＣＬＫ１が正常であるときにリセットされる。

【００９２】１１ビットカウンタ２０４＃ｉは、１６Ｍ
Ｈｚのクロックに従って「０」〜「２０４７」までを繰
り返しカウントして１１ビットのカウント値を出力す
る。８ＫＨｚクロック生成部２０６＃ｉは、１１ビット
カウンタ２０４＃ｉのカウンタ値をデコードして、カウ
ンタ値が「０」の期間だけパルス（’０’）を出力する
ことにより、８ＫＨｚの自走クロックＦＣＬＫ２を出力
する。基準クロックＦＣＬＫ１が正常なので、基準クロ
ックＦＣＬＫ１のパルスに従って１１ビットカウンタ２
０４＃ｉがリセットされるので、基準クロックＦＣＬＫ
１及び自走クロックＦＣＬＫ２の位相は合致している。

【００９３】カウンタオーバフロー検出部２１０＃ｉ
は、基準クロックＦＣＬＫ１が正常であるので、１１ビ
ットカウンタ２０４＃ｉのカウンタ出力がオーバフロー
するタイミングとその検出パルスのタイミングとが一致
するので、オーバフロー検出信号をネゲートする。短周
期判定部２１２＃ｉは、基準クロックＦＣＬＫ１の検出
パルスと１１ビットカウンタ２０４＃ｉのカウンタ値＝
「０」の出力タイミングが一致するので、短周期エラー
無しを示す信号を出力する。

【００９４】長周期判定部２１４＃ｉは、オーバフロー
検出信号がネゲートされているので、長周期エラー無し
を示す信号を出力する。出力回路２１６＃ｉは、短周期
エラー及び長周期エラーが無いので、基準クロックＦＣ
ＬＫ１を選択するよう指示する切り替え信号ＣＴＬ２を
出力する。

【００９５】（２） 基準クロックＦＣＬＫ１の周期が
短いとき 図１７中の基準クロック検出部２０８＃ｉは、検出パル
ス（３２ＭＨｚの周期のパルス幅）を出力する。１１ビ
ットカウンタ２０４＃ｉは、リセット制御回路２０２＃
ｉより出力されるリセット信号に従って、基準クロック
ＦＣＬＫ１が正常であるときにリセットされる。１１ビ
ットカウンタ２０４＃ｉは、１６ＭＨｚのクロックに従
って「０」〜「２０４７」までを繰り返しカウントして
１１ビットのカウント値を出力する。

【００９６】短周期判定部２１２＃ｉは、基準クロック
ＦＣＬＫ１の周期が８ＫＨｚよりも短いので、検出パル
ス（’０’）が出力される期間において１１ビットカウ
ンタ２０４＃ｉのカウンタ値が「０」ではないので、短
周期エラーを示す信号を出力する。出力回路２１６＃ｉ
は、短周期エラーなので、自走クロックＦＣＬＫ２を選
択するよう指示する切り替え信号ＣＴＬ２を出力する。

【００９７】リセット制御回路２０２＃ｉは、基準クロ
ックＦＣＬＫ１が’０’に遷移しても切り替え信号ＣＴ
Ｌ２が自走クロックＦＣＬＫ２を選択するよう指示する
まではリセット信号をネゲートする。切り替え信号ＣＴ
Ｌ２が自走クロックＦＣＬＫ２の選択を示すようになる
とリセット信号がネゲートされる。これにより、基準ク
ロックＦＣＬＫ１が正常でない場合は、１１ビットカウ
ンタ２０４＃ｉはリセット信号によってはリセットされ
ない。

【００９８】１１ビットカウンタ２０４＃ｉは、基準ク
ロックＦＣＬＫ１が異常である場合は、クロックに従っ
て「０」〜「２０４７」を繰り返しカウントする。８Ｋ
Ｈｚクロック生成部２０６＃ｉは、１１ビットカウンタ
２０４＃ｉのカウント値をデコードして、基準クロック
ＦＣＬＫ１が正常であるときの位相を継続して、８ＫＨ
ｚの正常な周期の自走クロックＦＣＬＫ２を出力する。

【００９９】基準クロックＦＣＬＫ１の周期が短いこと
が検出されると切り替え信号ＣＴＬ２が自走クロックＦ
ＣＬＫ２の選択を指示するので、セレクタ１８８＃ｉ
は、自走クロックＦＣＬＫ２を選択する。このとき、基
準クロックＦＣＬＫ１の異常が検出されてから自走クロ
ックＦＣＬ２に即座に切り替わる。ＰＬＯ１９０＃ｉ
は、クロックＦＣＬＫ２と位相同期を取って、３２ＭＨ
ｚのクロックＭＣＬＫ及び８ＫＨｚのクロックＦＣＬＫ
を出力する。このとき、８ＫＨｚの正常な周期の自走ク
ロックＦＣＬＫ２に即座に切り替わるので、ＰＬＯ１９
０＃ｉにおいて同期はずれが発生することがない。

【０１００】（３） 基準クロックＦＣＬＫ１の周期が
長いとき 図１７中の基準クロック検出部２０８＃ｉは、検出パル
ス（３２ＭＨｚの周期のパルス幅）を出力する。１１ビ
ットカウンタ２０４＃ｉは、リセット制御回路２０２＃
ｉより出力されるリセット信号に従って、基準クロック
ＦＣＬＫ１が正常であるときにリセットされる。１１ビ
ットカウンタ２０４＃ｉは、１６ＭＨｚのクロックに従
って「０」〜「２０４７」までを繰り返しカウントし
て、１１ビットのカウント値を出力する。

【０１０１】カウンタオーバフロー検出部２１０＃ｉ
は、基準クロックＦＣＬＫ１の周期が８ＫＨｚより長い
ので、オーバフロー検出信号をアサートする。長周期判
定部２１２＃ｉは、オーバフロー検出信号がアサートさ
れると、長周期エラーを示す信号を出力する。出力回路
２１６＃ｉは、長周期エラーなので、自走クロックＦＣ
ＬＫ２を選択するよう指示する切り替え信号ＣＴＬ２を
出力する。

【０１０２】リセット制御回路２０２＃ｉは、切り替え
信号ＣＴＬ２が自走クロックＦＣＬＫ２の選択を示すよ
うになるとリセット信号がネゲートされる。これによ
り、基準クロックＦＣＬＫ１が正常でない場合は、１１
ビットカウンタ２０４＃ｉはリセット信号によってはリ
セットされない。１１ビットカウンタ１９８＃ｉは、基
準クロックＦＣＬＫ１が異常である場合は、クロックに
従って「０」〜「２０４７」を繰り返しカウントする。
８ＫＨｚクロック生成部２０６＃ｉは、１１ビットカウ
ンタ２０４＃ｉのカウント値をデコードして、基準クロ
ックＦＣＬＫ１が正常であるときの位相を継続して、８
ＫＨｚの正常な周期の自走クロックＦＣＬＫ２を出力す
る。

【０１０３】基準クロックＦＣＬＫ１の周期が長いこと
が検出されると切り替え信号ＣＴＬ２が自走クロックＦ
ＣＬＫ２の選択を指示するので、セレクタ１８８＃ｉ
は、自走クロックＦＣＬＫ２を選択する。このとき、基
準クロックＦＣＬＫ１の異常が検出されてから自走クロ
ックＦＣＬ２に即座に切り替わる。ＰＬＯ１９０＃ｉ
は、クロックＦＣＬＫ２と位相同期を取って、３２ＭＨ
ｚのクロックＭＣＬＫ及び８ＫＨｚのクロックＦＣＬＫ
を出力する。このとき、８ＫＨｚの正常な周期の自走ク
ロックＦＣＬＫ２に即座に切り替わるので、ＰＬＯ１９
０＃ｉにおいて同期はずれが発生することがない。

【０１０４】（４） 基準クロックＦＣＬＫ１が断のと
きは、（３）と同様である。

【０１０５】（５） ＡＣＴ／ＳＢＹの系が切替えられ
たとき ＡＣＴ／ＳＢＹの系が切替えられて正常な基準クロック
ＦＣＬＫ１がセレクタ１８０＃ｉにより出力されるよう
になると、基準クロック監視部１８０＃ｉは、基準クロ
ックＦＣＬＫ１を選択するよう指示する切り替え信号Ｃ
ＴＬ２を出力する。セレクタ１８８＃ｉは、基準クロッ
クＦＣＬＫ１を選択する。ＰＬＯ１９０＃ｉは、基準ク
ロックＦＣＬＫ１に位相同期した３２ＭＨｚのクロック
ＭＣＬＫ及び８ＫＨｚのクロックＦＣＬＫを出力する。

【０１０６】以上説明したように、第２実施形態によれ
ば、上位装置から供給されるクロックが異常であっても
自走クロックに従ってＰＬＯが動作するので、ＰＬＯで
同期はずれを回避することができる。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
上位の二重化装置のＡＣＴ系に電源障害などの障害が発
生しても自律でＡＣＴ／ＳＢＹを切り替えるので、障害
による下位装置への悪影響を回避することができる。ま
た、上位装置から供給されるクロックが異常であっても
自走クロックに従ってＰＬＯが動作するので、ＰＬＯで
同期はずれを回避することができる。

【図面の簡単な説明】

【図１】本発明の第１原理図である。

【図２】本発明の第２原理図である。

【図３】本発明の実施形態の交換機システム構成図であ
る。

【図４】図３中のＳＳＣＳＨにおける０系と１系の関係
を示す図である。

【図５】本発明の第１実施形態によるＬＲＰＣＳのブロ
ック図である。

【図６】図５中のＡＣＴ／ＳＢＹ制御部のブロック図で
ある。

【図７】０系ＡＣＴ／ＳＢＹ制御部と１系ＡＣＴ／ＳＢ
Ｙ制御部の接続関係を示す図である。

【図８】図６中のＡＣＴ／ＳＢＹマスク回路の真理値を
示す図である。

【図９】図６中の第１ＡＣＴ／ＳＢＹ選択回路の真理値
を示す図である。

【図１０】図６中の第２ＡＣＴ／ＳＢＹ選択回路の真理
値を示す図である。

【図１１】図６中の第２ＡＣＴ／ＳＢＹ選択回路の回路
図である。

【図１２】ＡＣＴ／ＳＢＹ系切り替え説明図である。

【図１３】ＡＣＴ／ＳＢＹ系切り替えのタイムチャート
である。

【図１４】本発明の第２実施形態によるＳＧＣの構成図
である。

【図１５】図１４中のＨＷインタフェース部の構成図で
ある。

【図１６】図１５中のクロック生成部の構成図である。

【図１７】図１６中の自走クロック生成部及び基準クロ
ック監視部の構成図である。

【符号の説明】

１＃０ 第１装置 １＃１ 第２装置 ２＃ｉ（ｉ＝０，１） 第１信号線 ３＃ｉ（ｉ＝０，１） 第２信号線 ４＃ｉ（ｉ＝０，１） 第３信号線 ５＃ｉ（ｉ＝０，１） 第１選択回路 ６＃ｉ（ｉ＝０，１） 第２選択回路 ７＃ｉ（ｉ＝０，１） レジスタ １０ 第１セレクタ １１ 自走クロック生成部 １２ 第２セレクタ １３ 基準クロック監視部 １４ ＰＬＯ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三瀬 清文 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B034 BB02 CC01 5K026 AA10 FF09 GG18 KK01 LL11 5K050 AA07 DD08 EE34 GG12 5K069 AA10 CB01 DA06 GA08 HA01 HA03 HA09

Claims (8)

【特許請求の範囲】
1. 【請求項１】 片方がアクト状態、他方がスタンバイ状
   態で運用される第１装置及び第２装置を有する二重化装
   置であって、 前記第１装置及び前記第２装置の各々は、 アクト状態及びスタンバイ状態のいずれかの状態を選択
   し、他方の装置に所定の障害が発生したときは、自装置
   の状態を前記アクト状態に選択する第１選択部と、 自装置を前記アクト状態に選択したことを前記他方の装
   置に通知し、前記他方の装置に前記所定の障害が発生せ
   ず且つ前記第１選択部が前記アクト状態を選択し且つ前
   記他方の装置から通知される状態が前記アクト状態に選
   択されている時に、自装置を前記スタンバイ状態に選択
   する第２選択部と、 を具備することを特徴とする二重化装置。
2. 【請求項２】 片方がアクト状態、他方がスタンバイ状
   態で運用される同一構成の第１装置及び第２装置を有す
   る二重化装置であって、 前記第１及び第２装置の各々は、 上位装置より指示された前記アクト状態及び前記スタン
   バイ状態のいずれかの状態であるかを示す指示信号が入
   力される第１信号線と、 他方の装置の所定の障害に関する障害情報が入力される
   第２信号線と、 他方の装置に信号を出力する第３信号線と、 他方の装置から信号が入力される第４信号線と、 前記指示信号及び前記障害情報に基いて第１アクト状態
   及び第１スタンバイ状態のいずれかの状態を選択し、前
   記第２信号線に入力された前記障害情報が他方の装置の
   障害を示す場合は、自装置の状態を前記第１アクト状態
   に選択する第１選択部と、 前記第４信号線より入力される信号が前記アクト状態且
   つ前記第１選択部が選択した状態が前記第１アクト状態
   且つ前記障害情報が他方の装置の障害を示す場合は、自
   装置の状態を前記アクト状態に選択すると共に選択した
   状態を前記第３信号線に出力し、前記第４信号線より入
   力される信号が前記アクト状態且つ前記第１選択部が選
   択した状態が前記第１アクト状態且つ前記障害情報が前
   記他方の装置の障害を示さない場合は、自装置の状態を
   前記スタンバイ状態に選択すると共に選択した状態を前
   記第３信号線に出力する第２選択部と、 前記第２選択部が選択した状態を記憶するレジスタとを
   具備し、 前記第１装置及び前記第２装置は前記レジスタに記憶さ
   れた状態に従って前記アクト状態と前記スタンバイ状態
   の系の切り替えをすることを特徴とする二重化装置。
3. 【請求項３】 前記第１装置及び前記第２装置の各々
   は、同一の下位装置に対して前記レジスタに記憶された
   状態に基いて自装置が前記アクト状態及び前記スタンバ
   イ状態のいずれの状態であるかを指示する指示信号を送
   信する送信部を更に具備したことを特徴とする請求項１
   記載の二重化装置。
4. 【請求項４】 前記所定の障害は前記他方の装置に供給
   する電源部の障害であることを特徴とする請求項１記載
   の二重化装置。
5. 【請求項５】 ハイウェイより入力される基準クロック
   に基いて第１クロックを生成するハイウェイインタフェ
   ース回路であって、 切り替え信号に基いて前記基準クロック及び自走クロッ
   クのいずれか一方を選択して第２クロックを出力するセ
   レクタと、 前記第２クロックに同期し且つ前記第２クロックの周波
   数の整数倍の周波数の前記第１クロックを生成するＰＬ
   Ｏと、 前記切り替え信号及び前記基準クロックに基いてリセッ
   トされ、前記第１クロックに基いてカウント動作をして
   前記基準クロックの周波数と同一の周波数の前記自走ク
   ロックを生成する自走クロック生成部と、 前記第１クロックに基いてカウント動作をして前記基準
   クロックの異常を監視し、前記基準クロックの異常の有
   無を示す前記切り替え信号を生成する基準クロック監視
   部と、 を具備したことを特徴とするハイウェイインタフェース
   回路。
6. 【請求項６】 第１及び第２ハイウェイよりそれぞれ所
   定の第１タイムスロットにマッピングされて入力される
   アクト状態又はスタンバイ状態を示す第１及び第２指示
   信号と、前記第１及び第２ハイウェイにそれぞれ対応す
   る第３及び第４ハイウェイよりそれぞれ所定の第２タイ
   ムスロットにマッピングされて供給される第１及び第２
   基準クロックとに基いて第１クロックを生成するハイウ
   ェイインタフェース回路であって、 前記第１及び第２指示信号に基いて前記第１及び第２基
   準クロックの中から前記アクト状態を示すクロックを基
   準クロックとして選択する第１セレクタと、 切り替え信号に基いて前記基準クロック及び自走クロッ
   クのいずれか一方を選択して第２クロックを出力する第
   ２セレクタと、 前記第２クロックに同期し且つ前記第２クロックの周波
   数の整数倍の周波数の前記第１クロックを生成するＰＬ
   Ｏと、 前記切り替え信号及び前記基準クロックに基いてリセッ
   トされ、前記第１クロックに基いてカウント動作をして
   前記基準クロックの周波数と同一の周波数の前記自走ク
   ロックを生成する自走クロック生成部と、 前記第１クロックに基いてカウント動作をして前記基準
   クロックの異常を監視し、前記基準クロックの異常の有
   無を示す前記切り替え信号を生成する基準クロック監視
   部と、 を具備したことを特徴とするハイウェイインタフェース
   回路。
7. 【請求項７】 前記基準クロック監視部は、前記基準ク
   ロックのパルスに基いてリセットされ、前記第１クロッ
   クに基いてカウント動作をするカウンタと、前記パルス
   に基いてクリアされて前記カウンタのオーバフローを検
   出するカウンタオーバフロー検出部と、前記カウンタの
   カウント値と前記基準クロックに基いて前記基準クロッ
   クの周期が短い第１クロック異常を判定する第１判定部
   と、前記カウンタオーバフロー検出部が検出した検出結
   果と前記基準クロックに基いて前記基準クロックの周期
   が長い第２クロック異常を判定する第２判定部と、前記
   第１及び第２判定部が前記第１又は第２クロック異常で
   あると判定した場合は、前記自走クロックに切り替える
   よう指示する前記切り替え信号を出力する出力部とを具
   備したことを特徴とする請求項６記載のハイウェイイン
   タフェース回路。
8. 【請求項８】 前記自走クロック生成部は、前記基準ク
   ロック及び前記切り替え信号に基いて前記リセットを制
   御するリセット制御回路と、前記リセット制御回路によ
   りリセットが制御され、前記第１クロックに基いてカウ
   ントして、所定のカウント値でパルスを前記自走クロッ
   クとして出力するカウンタとを具備したことを特徴とす
   る請求項６記載のハイウェイインタフェース回路。