JP2001068624A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 薄く密閉性、弾力性に優れ、製造工程が簡略
で容易に形成することが可能な積層型パッケージを用い
た半導体装置及びその製造方法を提供する。 【解決手段】 半導体装置は、接続電極がランド１７の
下に形成された複数のビア及びこの接続電極に電気的に
接続された配線８を備えた複数の配線基板３０と、前記
配線基板に搭載され前記配線と電気的に接続された半導
体素子５と、前記半導体素子を搭載したときにこの半導
体素子が収容される半導体素子容積より大きいチップキ
ャビティ部１２を有し、且つ複数のビアに埋め込まれラ
ンド３の下に形成された接続電極を備えた複数の導電ビ
ア絶縁基板２０とを備えている。半導体素子の厚さは、
略３０〜２００μｍである。薄い積層型パッケージを有
する半導体装置を得ることができる。半導体装置を曲げ
ることにより半導体素子が少し伸びてもチップキャビテ
ィ部との間の空間が半導体素子の伸びを吸収する。
で容易に形成することが可能な積層型パッケージを用い
た半導体装置及びその製造方法を提供する。 【解決手段】 半導体装置は、接続電極がランド１７の
下に形成された複数のビア及びこの接続電極に電気的に
接続された配線８を備えた複数の配線基板３０と、前記
配線基板に搭載され前記配線と電気的に接続された半導
体素子５と、前記半導体素子を搭載したときにこの半導
体素子が収容される半導体素子容積より大きいチップキ
ャビティ部１２を有し、且つ複数のビアに埋め込まれラ
ンド３の下に形成された接続電極を備えた複数の導電ビ
ア絶縁基板２０とを備えている。半導体素子の厚さは、
略３０〜２００μｍである。薄い積層型パッケージを有
する半導体装置を得ることができる。半導体装置を曲げ
ることにより半導体素子が少し伸びてもチップキャビテ
ィ部との間の空間が半導体素子の伸びを吸収する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を積層する積層型パッケージを使用した半導体装置及び
その製造方法に関するものである。
を積層する積層型パッケージを使用した半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】半導体装置は、高密度実装化を目的とし
て半導体素子を積層して用いることが多くなっている。
従来用いられている積層パッケージは、例えば、特開平
９−２１９４９０号公報、特開平１０−１３５２６７号
公報、特開平１０−１６３４１４号公報に記載されてい
る。これらの従来のパッケージではＴＳＯＰ(Thin Smal
l Outline Package)、ＴＣＰ(Tape Carrier Package)、
ＢＡＧ(Ball Grid Array) などのパッケージを組み立て
完成させた後、各パッケージに予め設けた外部端子を個
別に積み重ねることにより、各々を積層し、さらに電気
的接続を行っている。すなわち従来の積層型パッケージ
は、各パッケージの組み立て工程に加え、各パッケージ
毎の積層加工工程が加わる。したがって、工程数が積層
個数分増加するシーケンシャル工法になり、この工法に
よる加工コストの増加、また個別に積層するスペーサな
どの部材を用いることによるコストの増加が大きな問題
となっている。
て半導体素子を積層して用いることが多くなっている。
従来用いられている積層パッケージは、例えば、特開平
９−２１９４９０号公報、特開平１０−１３５２６７号
公報、特開平１０−１６３４１４号公報に記載されてい
る。これらの従来のパッケージではＴＳＯＰ(Thin Smal
l Outline Package)、ＴＣＰ(Tape Carrier Package)、
ＢＡＧ(Ball Grid Array) などのパッケージを組み立て
完成させた後、各パッケージに予め設けた外部端子を個
別に積み重ねることにより、各々を積層し、さらに電気
的接続を行っている。すなわち従来の積層型パッケージ
は、各パッケージの組み立て工程に加え、各パッケージ
毎の積層加工工程が加わる。したがって、工程数が積層
個数分増加するシーケンシャル工法になり、この工法に
よる加工コストの増加、また個別に積層するスペーサな
どの部材を用いることによるコストの増加が大きな問題
となっている。
【０００３】
【発明が解決しようとする課題】また、上記の問題に加
えて、別体のパッケージを積み重ねることことによりパ
ッケージ毎に接着及び積層界面が生じる、もしくは積層
したパッケージの機械的強度は、電気的接続部のみであ
り、加えて、例えば、特開平１０−１６３４１４号公
報、特開平１０−１３５２６７号公報などに記載されて
いる従来例では半導体素子がフロート構造であるので機
械的強度の確保が困難であり、十分な信頼性を確保する
ことができないという問題がある。さらに、今後高密度
化と共に薄型化が進んでＩＣカードや携帯電話などの用
途拡大が進む半導体装置の開発に向けて厚さが３０乃至
２００μｍ程度の薄型の半導体チップに適した薄い積層
型パッケージを形成するには前述した従来の方法で形成
することは困難であり、また、ＩＣカードのように弾力
性のある媒体に用いるには弾力性に乏しく適用性に問題
があった。本発明は、このような事情によりなされたも
のであり、薄く密閉性、弾力性にすぐれ、製造工程が複
雑でなく容易に形成することが可能な積層型パッケージ
を用いた半導体装置及びその製造方法を提供する。
えて、別体のパッケージを積み重ねることことによりパ
ッケージ毎に接着及び積層界面が生じる、もしくは積層
したパッケージの機械的強度は、電気的接続部のみであ
り、加えて、例えば、特開平１０−１６３４１４号公
報、特開平１０−１３５２６７号公報などに記載されて
いる従来例では半導体素子がフロート構造であるので機
械的強度の確保が困難であり、十分な信頼性を確保する
ことができないという問題がある。さらに、今後高密度
化と共に薄型化が進んでＩＣカードや携帯電話などの用
途拡大が進む半導体装置の開発に向けて厚さが３０乃至
２００μｍ程度の薄型の半導体チップに適した薄い積層
型パッケージを形成するには前述した従来の方法で形成
することは困難であり、また、ＩＣカードのように弾力
性のある媒体に用いるには弾力性に乏しく適用性に問題
があった。本発明は、このような事情によりなされたも
のであり、薄く密閉性、弾力性にすぐれ、製造工程が複
雑でなく容易に形成することが可能な積層型パッケージ
を用いた半導体装置及びその製造方法を提供する。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
それぞれ接続電極が形成された複数のビア及びこの接続
電極に電気的に接続された配線を備えた複数の配線基板
と、前記配線基板に搭載され前記配線と電気的に接続さ
れた半導体素子と、前記半導体素子を搭載したときにこ
の半導体素子が収容される半導体素子容積より大きいチ
ップキャビティ部を有し、且つ複数のビアに埋め込み形
成された接続電極を備えた複数の導電ビア絶縁基板とを
具備し、前記導電ビア絶縁基板の１つと前記配線基板の
１つとは前記配線基板に前記導電ビア絶縁基板の前記接
続配線とこの配線基板の前記接続電極とが電気的に接続
されるように積層されて積層体を構成し前記配線基板に
搭載された前記半導体素子が前記チップキャビティ部に
完全に収容された状態でこの積層体は複数個積層され一
体化されてなることを第１の特徴としている。
それぞれ接続電極が形成された複数のビア及びこの接続
電極に電気的に接続された配線を備えた複数の配線基板
と、前記配線基板に搭載され前記配線と電気的に接続さ
れた半導体素子と、前記半導体素子を搭載したときにこ
の半導体素子が収容される半導体素子容積より大きいチ
ップキャビティ部を有し、且つ複数のビアに埋め込み形
成された接続電極を備えた複数の導電ビア絶縁基板とを
具備し、前記導電ビア絶縁基板の１つと前記配線基板の
１つとは前記配線基板に前記導電ビア絶縁基板の前記接
続配線とこの配線基板の前記接続電極とが電気的に接続
されるように積層されて積層体を構成し前記配線基板に
搭載された前記半導体素子が前記チップキャビティ部に
完全に収容された状態でこの積層体は複数個積層され一
体化されてなることを第１の特徴としている。
【０００５】また、本発明の半導体装置は、それぞれ接
続電極が形成された複数のビア及びこの接続電極に電気
的に接続された配線を備えた複数の配線基板と、前記配
線基板に搭載され前記配線と電気的に接続された半導体
素子と、前記半導体素子を搭載したときにこの半導体素
子が収容される半導体素子容積より大きいチップキャビ
ティ部を有し、複数のビアに埋め込み形成された接続電
極を備えた複数の導電ビア絶縁基板と、前記配線基板と
導電ビア絶縁基板とを積層したときに最上層の導電ビア
絶縁基板の上に積層され、複数のビアに埋め込み形成さ
れた接続電極を備えた上層の導電ビア絶縁基板とを具備
し、前記導電ビア絶縁基板の１つと前記配線基板の１つ
とは、前記配線基板に前記導電ビア絶縁基板の前記接続
配線とこの配線基板の前記接続電極とが電気的に接続さ
れるように積層されて積層体を構成し、前記配線基板に
搭載された前記半導体素子が前記チップキャビティ部に
完全に収容された状態でこの積層体は、複数個積層され
一体化されてなることを第２の特徴としている。前記半
導体素子の厚さは、略３０〜２００μｍであっても良
い。
続電極が形成された複数のビア及びこの接続電極に電気
的に接続された配線を備えた複数の配線基板と、前記配
線基板に搭載され前記配線と電気的に接続された半導体
素子と、前記半導体素子を搭載したときにこの半導体素
子が収容される半導体素子容積より大きいチップキャビ
ティ部を有し、複数のビアに埋め込み形成された接続電
極を備えた複数の導電ビア絶縁基板と、前記配線基板と
導電ビア絶縁基板とを積層したときに最上層の導電ビア
絶縁基板の上に積層され、複数のビアに埋め込み形成さ
れた接続電極を備えた上層の導電ビア絶縁基板とを具備
し、前記導電ビア絶縁基板の１つと前記配線基板の１つ
とは、前記配線基板に前記導電ビア絶縁基板の前記接続
配線とこの配線基板の前記接続電極とが電気的に接続さ
れるように積層されて積層体を構成し、前記配線基板に
搭載された前記半導体素子が前記チップキャビティ部に
完全に収容された状態でこの積層体は、複数個積層され
一体化されてなることを第２の特徴としている。前記半
導体素子の厚さは、略３０〜２００μｍであっても良
い。
【０００６】前記積層された複数の積層体が積層され、
複数のビアに埋め込み形成された接続電極を備えた下層
の導電ビア絶縁基板を具備し、前記下層の導電ビア絶縁
基板第１の面には前記積層体の再下層の配線基板が接触
され、前記再下層の配線基板の前記接続電極と前記下層
の導電ビア絶縁基板の前記接続電極とが電気的に接続さ
れ、前記下層の第２面には前記ビアに形成された接続電
極と配線を介して電気的に接続された複数の外部端子が
形成されているようにしても良い。前記導電ビア絶縁基
板の前記チップキャビティ部とこのチップキャビティ部
に収納されている前記半導体素子との間には応力を吸収
する空間が形成されているようにしても良い。前記空間
には軟性接着剤が充填されているようにしても良い。
複数のビアに埋め込み形成された接続電極を備えた下層
の導電ビア絶縁基板を具備し、前記下層の導電ビア絶縁
基板第１の面には前記積層体の再下層の配線基板が接触
され、前記再下層の配線基板の前記接続電極と前記下層
の導電ビア絶縁基板の前記接続電極とが電気的に接続さ
れ、前記下層の第２面には前記ビアに形成された接続電
極と配線を介して電気的に接続された複数の外部端子が
形成されているようにしても良い。前記導電ビア絶縁基
板の前記チップキャビティ部とこのチップキャビティ部
に収納されている前記半導体素子との間には応力を吸収
する空間が形成されているようにしても良い。前記空間
には軟性接着剤が充填されているようにしても良い。
【０００７】以上のような構成により、薄い積層型パッ
ケージを有する半導体装置を得ることができる。また、
積層型パッケージは、その上下を導電ビア絶縁基板によ
り挟まれているので、半導体素子に対する密閉性が高く
なっている。また、導電ビア絶縁基板に形成されている
チップキャビティ部には半導体素子が収容されている
が、チップキャビティ部の厚さ及び面積は半導体素子よ
り小さいのでこの中に半導体素子が収容されても半導体
素子とチップキャビティ部の内壁との間には空間が形成
されている。例えば、この半導体装置を曲げることによ
り半導体素子が少し伸びてもチップキャビティ部との間
には空間があり、この空間が半導体素子の伸びを吸収す
ることができる。したがって、半導体装置に外力が加わ
っても発生する応力を吸収することが可能になる。さら
に、この空間には導電ビア絶縁基板と配線基板とを接合
する接着材が充填されることになるが、とくにシリコン
樹脂などの軟性の接着材を用いると、応力の吸収が可能
になるとともに密封性が向上して半導体装置の耐湿性が
向上する。
ケージを有する半導体装置を得ることができる。また、
積層型パッケージは、その上下を導電ビア絶縁基板によ
り挟まれているので、半導体素子に対する密閉性が高く
なっている。また、導電ビア絶縁基板に形成されている
チップキャビティ部には半導体素子が収容されている
が、チップキャビティ部の厚さ及び面積は半導体素子よ
り小さいのでこの中に半導体素子が収容されても半導体
素子とチップキャビティ部の内壁との間には空間が形成
されている。例えば、この半導体装置を曲げることによ
り半導体素子が少し伸びてもチップキャビティ部との間
には空間があり、この空間が半導体素子の伸びを吸収す
ることができる。したがって、半導体装置に外力が加わ
っても発生する応力を吸収することが可能になる。さら
に、この空間には導電ビア絶縁基板と配線基板とを接合
する接着材が充填されることになるが、とくにシリコン
樹脂などの軟性の接着材を用いると、応力の吸収が可能
になるとともに密封性が向上して半導体装置の耐湿性が
向上する。
【０００８】本発明の半導体装置の製造方法は、それぞ
れ接続電極が形成された複数のビア及びこの接続電極に
電気的に接続された配線を備えた配線基板を複数個形成
する工程と、前記配線基板に前記配線と電気的に接続さ
れた半導体素子を搭載させる工程と、前記半導体素子を
搭載したときにこの半導体素子が収容される半導体素子
容積より大きいチップキャビティ部を有し、複数のビア
に埋め込み形成された接続電極を備え、裏面に接着剤層
を形成した導電ビア絶縁基板を複数個形成する工程とを
具備し、前記導電ビア絶縁基板の１つと前記配線基板の
１つとは、前記配線基板に前記導電ビア絶縁基板の前記
接続配線とこの配線基板の前記接続電極とが電気的に接
続されるように積層され、前記接着剤によりこれらを接
着して積層体を構成し、前記配線基板に搭載された前記
半導体素子が前記チップキャビティ部に完全に収容され
た状態でこの積層体を複数個積層させ、これらを一体化
する工程とを具備したことを第１の特徴としている。
れ接続電極が形成された複数のビア及びこの接続電極に
電気的に接続された配線を備えた配線基板を複数個形成
する工程と、前記配線基板に前記配線と電気的に接続さ
れた半導体素子を搭載させる工程と、前記半導体素子を
搭載したときにこの半導体素子が収容される半導体素子
容積より大きいチップキャビティ部を有し、複数のビア
に埋め込み形成された接続電極を備え、裏面に接着剤層
を形成した導電ビア絶縁基板を複数個形成する工程とを
具備し、前記導電ビア絶縁基板の１つと前記配線基板の
１つとは、前記配線基板に前記導電ビア絶縁基板の前記
接続配線とこの配線基板の前記接続電極とが電気的に接
続されるように積層され、前記接着剤によりこれらを接
着して積層体を構成し、前記配線基板に搭載された前記
半導体素子が前記チップキャビティ部に完全に収容され
た状態でこの積層体を複数個積層させ、これらを一体化
する工程とを具備したことを第１の特徴としている。
【０００９】また、本発明の半導体装置の製造方法は、
主面に形成された配線を備えた配線基板を複数個形成す
る工程と、前記配線基板に前記配線と電気的に接続され
た半導体素子を搭載させる工程と、前記半導体素子を搭
載したときにこの半導体素子が収容される半導体素子容
積より大きいチップキャビティ部を有し、裏面に接着剤
層を形成した導電ビア絶縁基板を複数個形成する工程
と、前記複数の導電ビア絶縁基板と前記複数の配線基板
とを交互に積層させ、前記接着剤によりこれらを接着し
て積層体を構成し前記配線基板に搭載された前記半導体
素子が前記チップキャビティ部に完全に収容された状態
でこの積層体を複数個積層させ、これらを一体化する工
程と、前記複数の積層体を積層させた状態でこれら貫通
するビアを形成し、このビアに接続電極を形成する工程
とを具備したことを第２の特徴としている。前記配線基
板には複数の前記半導体素子を搭載させ、前記導電ビア
絶縁基板には複数の前記チップキャビティ部を形成し、
これらの前記配線基板と前記導電ビア絶縁基板とを積層
して形成した前記積層体を複数個積層して一体化する前
記一体化工程の後に前記一体化された積層体を積層方向
に切断する工程をさらに具備するようにしても良い。半
導体素子層とこれを支持する配線基板及び導電ビア絶縁
基板とを一括して積層し、切断することにより、従来の
パッケージを積層する技術より少ない工程数で製造する
ことが可能になる。
主面に形成された配線を備えた配線基板を複数個形成す
る工程と、前記配線基板に前記配線と電気的に接続され
た半導体素子を搭載させる工程と、前記半導体素子を搭
載したときにこの半導体素子が収容される半導体素子容
積より大きいチップキャビティ部を有し、裏面に接着剤
層を形成した導電ビア絶縁基板を複数個形成する工程
と、前記複数の導電ビア絶縁基板と前記複数の配線基板
とを交互に積層させ、前記接着剤によりこれらを接着し
て積層体を構成し前記配線基板に搭載された前記半導体
素子が前記チップキャビティ部に完全に収容された状態
でこの積層体を複数個積層させ、これらを一体化する工
程と、前記複数の積層体を積層させた状態でこれら貫通
するビアを形成し、このビアに接続電極を形成する工程
とを具備したことを第２の特徴としている。前記配線基
板には複数の前記半導体素子を搭載させ、前記導電ビア
絶縁基板には複数の前記チップキャビティ部を形成し、
これらの前記配線基板と前記導電ビア絶縁基板とを積層
して形成した前記積層体を複数個積層して一体化する前
記一体化工程の後に前記一体化された積層体を積層方向
に切断する工程をさらに具備するようにしても良い。半
導体素子層とこれを支持する配線基板及び導電ビア絶縁
基板とを一括して積層し、切断することにより、従来の
パッケージを積層する技術より少ない工程数で製造する
ことが可能になる。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１を参照して第１の実施例
である積層型パッケージを用いた半導体装置を説明す
る。図１（ａ）は、積層型パッケージを用いた半導体装
置の斜視図、図１（ｂ）は、積層型パッケージの下層の
導電ビア積層板の外部端子を示す斜視図である。この実
施例は４つの半導体素子を積層した例であるが、本発明
では積層する半導体素子の数は４個に限定されない。２
個以上の必要とする個数を積層させることができる。パ
ッケージは、半導体素子５を収容する導電ビア積層板２
０、半導体素子５を搭載させる配線基板３０、パッケー
ジを密封する上層の導電ビア積層板２０ａ及び外部端子
１０を有する下層の導電ビア積層板２０ｂから構成され
ている。すなわち、パッケージは、上層及び下層の導電
ビア積層板２０ａ、２０ｂの間に導電ビア積層板２０と
配線基板３０との積層体が複数層積層され、加熱加圧さ
れて一体に構成されている（図５参照）。
の形態を説明する。まず、図１を参照して第１の実施例
である積層型パッケージを用いた半導体装置を説明す
る。図１（ａ）は、積層型パッケージを用いた半導体装
置の斜視図、図１（ｂ）は、積層型パッケージの下層の
導電ビア積層板の外部端子を示す斜視図である。この実
施例は４つの半導体素子を積層した例であるが、本発明
では積層する半導体素子の数は４個に限定されない。２
個以上の必要とする個数を積層させることができる。パ
ッケージは、半導体素子５を収容する導電ビア積層板２
０、半導体素子５を搭載させる配線基板３０、パッケー
ジを密封する上層の導電ビア積層板２０ａ及び外部端子
１０を有する下層の導電ビア積層板２０ｂから構成され
ている。すなわち、パッケージは、上層及び下層の導電
ビア積層板２０ａ、２０ｂの間に導電ビア積層板２０と
配線基板３０との積層体が複数層積層され、加熱加圧さ
れて一体に構成されている（図５参照）。
【００１１】半導体素子を搭載する配線基板３０は、厚
さ４０μｍ程度の銅箔付きポリイミド基板もしくはプリ
ント積層板などの絶縁板６を用いる。絶縁板６にはビア
に接続電極７（図４（ｂ）参照）が埋め込まれている。
絶縁板６上の銅箔は、接続電極７上のランド１７とその
他の領域に形成され、半導体素子５と電気的に接続され
た配線８とを有する形状にパターニングされている。半
導体素子５の厚さ（シリコンチップの厚さ）は、約３０
〜２００μｍであり、好ましくは約５０〜１５０μｍで
ある。導線ビア積層板２０は、厚さ７５μｍ程度の銅箔
付きポリイミド基板もしくはプリント積層板などの絶縁
板１を用いる。絶縁板１にはビアに接続電極２（図４
（ａ）参照）が埋め込まれている。絶縁板１上の銅箔
は、接続電極２上のランド３とその他の領域に形成され
た配線１６とを有する形状にパターニングされている。
絶縁基板１の中央部分には半導体素子を収容する開口部
（チップキャビティ部）１２が形成されている。
さ４０μｍ程度の銅箔付きポリイミド基板もしくはプリ
ント積層板などの絶縁板６を用いる。絶縁板６にはビア
に接続電極７（図４（ｂ）参照）が埋め込まれている。
絶縁板６上の銅箔は、接続電極７上のランド１７とその
他の領域に形成され、半導体素子５と電気的に接続され
た配線８とを有する形状にパターニングされている。半
導体素子５の厚さ（シリコンチップの厚さ）は、約３０
〜２００μｍであり、好ましくは約５０〜１５０μｍで
ある。導線ビア積層板２０は、厚さ７５μｍ程度の銅箔
付きポリイミド基板もしくはプリント積層板などの絶縁
板１を用いる。絶縁板１にはビアに接続電極２（図４
（ａ）参照）が埋め込まれている。絶縁板１上の銅箔
は、接続電極２上のランド３とその他の領域に形成され
た配線１６とを有する形状にパターニングされている。
絶縁基板１の中央部分には半導体素子を収容する開口部
（チップキャビティ部）１２が形成されている。
【００１２】本発明においては、導電ビア積層板２０の
厚さは、開口部１２に半導体素子５が収容される大きさ
なら配線基板３０と同じ厚さであっても薄くても良い。
このとき導電ビア積層板には接着材４が塗布されている
ので一体化処理を行うと接着剤４がチップキャビティ部
１２に充填されるようになる。上層の導電ビア積層板２
０ａは、配線とランドとを有し、ビアに接続電極が埋め
込まれている。接続電極上にはランド３が形成されてい
る。また、下層の導電ビア積層板２０ｂは、配線とラン
ドとを有し、裏面には外部端子１０が形成されている。
厚さは、開口部１２に半導体素子５が収容される大きさ
なら配線基板３０と同じ厚さであっても薄くても良い。
このとき導電ビア積層板には接着材４が塗布されている
ので一体化処理を行うと接着剤４がチップキャビティ部
１２に充填されるようになる。上層の導電ビア積層板２
０ａは、配線とランドとを有し、ビアに接続電極が埋め
込まれている。接続電極上にはランド３が形成されてい
る。また、下層の導電ビア積層板２０ｂは、配線とラン
ドとを有し、裏面には外部端子１０が形成されている。
【００１３】この実施例の半導体装置は、以上のような
構成により、薄い積層型パッケージを有する半導体装置
を得ることができる。また、積層の上下を導電ビア積層
板により挟まれているので、半導体素子に対する密閉性
が高くなっている。また、導電ビア積層板に形成されて
いるチップキャビティ部には半導体素子が収容されてい
るが、チップキャビティ部の厚さ及び面積は半導体素子
より小さいのでこの中に半導体素子が収容されても半導
体素子とチップキャビティ部の内壁との間には空間が形
成されている。例えば、この半導体装置を曲げることに
より半導体素子が少し伸びてもチップキャビティ部との
間には空間があり、この空間が半導体素子の伸びを吸収
することができる。したがって、半導体装置に外力が加
わっても発生する応力を吸収することが可能になる。さ
らに、この空間に積層された導電ビア積層板と配線基板
とを接合するエラストマーなどの軟性の接着材が充填さ
れることになるが、とくにシリコン樹脂などの軟性の接
着材を用いると、応力の吸収が可能になるとともに密封
性が向上して半導体装置の耐湿性が向上する。
構成により、薄い積層型パッケージを有する半導体装置
を得ることができる。また、積層の上下を導電ビア積層
板により挟まれているので、半導体素子に対する密閉性
が高くなっている。また、導電ビア積層板に形成されて
いるチップキャビティ部には半導体素子が収容されてい
るが、チップキャビティ部の厚さ及び面積は半導体素子
より小さいのでこの中に半導体素子が収容されても半導
体素子とチップキャビティ部の内壁との間には空間が形
成されている。例えば、この半導体装置を曲げることに
より半導体素子が少し伸びてもチップキャビティ部との
間には空間があり、この空間が半導体素子の伸びを吸収
することができる。したがって、半導体装置に外力が加
わっても発生する応力を吸収することが可能になる。さ
らに、この空間に積層された導電ビア積層板と配線基板
とを接合するエラストマーなどの軟性の接着材が充填さ
れることになるが、とくにシリコン樹脂などの軟性の接
着材を用いると、応力の吸収が可能になるとともに密封
性が向上して半導体装置の耐湿性が向上する。
【００１４】次に、図２乃至図５を参照して第２の実施
例を説明する。図２乃至図５は、図１に示される半導体
装置の部分断面図及びこの半導体装置の製造工程断面図
であり、複数の半導体素子が積層された半導体装置の製
造方法を説明する製造工程断面図である。この半導体装
置は、半導体素子５を搭載する複数の配線基板３０と、
配線基板３０に搭載された半導体素子５を収容する空間
を有する開口部１２を備えた複数の導電ビア積層板２０
とを具備し、これら導電ビア積層板２０と配線基板３０
とを交互に積層することにより、半導体素子の積層構造
を実現している。
例を説明する。図２乃至図５は、図１に示される半導体
装置の部分断面図及びこの半導体装置の製造工程断面図
であり、複数の半導体素子が積層された半導体装置の製
造方法を説明する製造工程断面図である。この半導体装
置は、半導体素子５を搭載する複数の配線基板３０と、
配線基板３０に搭載された半導体素子５を収容する空間
を有する開口部１２を備えた複数の導電ビア積層板２０
とを具備し、これら導電ビア積層板２０と配線基板３０
とを交互に積層することにより、半導体素子の積層構造
を実現している。
【００１５】導電ビア積層板２０には銅箔付きポリイミ
ド基板もしくはプリント積層板などの絶縁板１を用い
る。まず、プリント積層板などの絶縁板１上のビア及び
配線が形成される部分の銅箔プリント積層板などの絶縁
板１は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複
数のビア１３を形成する。この後、ビア及び配線部分の
銅箔１５にマスク１４を施して、これをエッチングし、
配線パターン１６及びランド３を形成する。そして、ビ
ア１３には銀又は銅フィラー入りの導電性樹脂ペースト
をスクリーン印刷することにより接続電極２を埋め込
む。接続電極２の形成方法には、ビア内壁に銅メッキも
しくは金メッキを施してからビア内に導電性材料を埋め
込む方法も可能である。プリント積層板などの絶縁板１
の裏面には、エポキシ樹脂などの熱硬化型接着材４が塗
布されている。プリント積層板などの絶縁板１の半導体
素子が収容される領域は、打ち抜かれ、チップキャビテ
ィ部１２として用いられる（図２）。
ド基板もしくはプリント積層板などの絶縁板１を用い
る。まず、プリント積層板などの絶縁板１上のビア及び
配線が形成される部分の銅箔プリント積層板などの絶縁
板１は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複
数のビア１３を形成する。この後、ビア及び配線部分の
銅箔１５にマスク１４を施して、これをエッチングし、
配線パターン１６及びランド３を形成する。そして、ビ
ア１３には銀又は銅フィラー入りの導電性樹脂ペースト
をスクリーン印刷することにより接続電極２を埋め込
む。接続電極２の形成方法には、ビア内壁に銅メッキも
しくは金メッキを施してからビア内に導電性材料を埋め
込む方法も可能である。プリント積層板などの絶縁板１
の裏面には、エポキシ樹脂などの熱硬化型接着材４が塗
布されている。プリント積層板などの絶縁板１の半導体
素子が収容される領域は、打ち抜かれ、チップキャビテ
ィ部１２として用いられる（図２）。
【００１６】半導体素子５を搭載する配線基板３０に
は、銅箔付きポリイミド基板もしくはプリント積層板な
どの絶縁板６を用いる。絶縁板６上のビア及び配線が形
成される部分の銅箔プリント積層板からなる絶縁板６
は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複数の
ビアを形成する。この後、ビア及び配線部分の銅箔にマ
スクを施して、これをエッチングし、配線パターン８及
びランド１７を形成する。そして、ビアには銀又は銅フ
ィラー入りの導電性樹脂ペーストをスクリーン印刷する
ことにより接続電極７を埋め込む。接続電極７の形成方
法には、ビア内壁に銅メッキもしくは金メッキを施して
からビア内に導電性材料を埋め込む方法も可能である。
この配線基板３０にフリップチップ工法などにより半導
体素子（チップ）５をダイボンドして搭載させる。半導
体素子５を配線基板３０に搭載するには、はんだボール
などの接続端子１１を配線パターン８に接続してなる。
接続端子１１は、アンダーフィル樹脂９により被覆保護
する（図３）。そして、この配線基板３０に導電ビア積
層板２０を位置合せを行って半導体素子５がチップキャ
ビティ部１２に配置されるように積層させる（図４）。
続いて、位置合せを行ってから積層体を真空プレスなど
加熱圧縮機により接着材４の硬化温度でプレスする。最
後に各パッケージ外形に沿ってブレード、ルータなどで
切断して積層パッケージを形成する（図５）。
は、銅箔付きポリイミド基板もしくはプリント積層板な
どの絶縁板６を用いる。絶縁板６上のビア及び配線が形
成される部分の銅箔プリント積層板からなる絶縁板６
は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複数の
ビアを形成する。この後、ビア及び配線部分の銅箔にマ
スクを施して、これをエッチングし、配線パターン８及
びランド１７を形成する。そして、ビアには銀又は銅フ
ィラー入りの導電性樹脂ペーストをスクリーン印刷する
ことにより接続電極７を埋め込む。接続電極７の形成方
法には、ビア内壁に銅メッキもしくは金メッキを施して
からビア内に導電性材料を埋め込む方法も可能である。
この配線基板３０にフリップチップ工法などにより半導
体素子（チップ）５をダイボンドして搭載させる。半導
体素子５を配線基板３０に搭載するには、はんだボール
などの接続端子１１を配線パターン８に接続してなる。
接続端子１１は、アンダーフィル樹脂９により被覆保護
する（図３）。そして、この配線基板３０に導電ビア積
層板２０を位置合せを行って半導体素子５がチップキャ
ビティ部１２に配置されるように積層させる（図４）。
続いて、位置合せを行ってから積層体を真空プレスなど
加熱圧縮機により接着材４の硬化温度でプレスする。最
後に各パッケージ外形に沿ってブレード、ルータなどで
切断して積層パッケージを形成する（図５）。
【００１７】この実施例では導電ビア積層板２０に複数
のチップキャビティ部を形成し、配線基板３０に複数の
半導体素子を搭載させ、これらを交互に積層させて複数
の半導体素子積層体を形成し、最終的に各半導体素子積
層体毎にブレードして積層パッケージ形成の効率化を計
っている。この実施例においては、図５に示されるよう
に、半導体素子５は、例えば、４個積層されて積層体が
構成される。この積層体の上下にはチップキャビティ部
が形成されていない導電ビア積層板２０ａ、２０ｂに挟
まれて半導体素子５が密閉されるようになっている。下
層の導電ビア積層板２０ｂには適宜な形状の外部端子が
形成されている。半導体素子層とこれを支持する配線基
板及び導電ビア絶縁基板とを一括して積層し、切断する
ことにより、従来のパッケージを積層する技術より少な
い工程数で製造することが可能になる。
のチップキャビティ部を形成し、配線基板３０に複数の
半導体素子を搭載させ、これらを交互に積層させて複数
の半導体素子積層体を形成し、最終的に各半導体素子積
層体毎にブレードして積層パッケージ形成の効率化を計
っている。この実施例においては、図５に示されるよう
に、半導体素子５は、例えば、４個積層されて積層体が
構成される。この積層体の上下にはチップキャビティ部
が形成されていない導電ビア積層板２０ａ、２０ｂに挟
まれて半導体素子５が密閉されるようになっている。下
層の導電ビア積層板２０ｂには適宜な形状の外部端子が
形成されている。半導体素子層とこれを支持する配線基
板及び導電ビア絶縁基板とを一括して積層し、切断する
ことにより、従来のパッケージを積層する技術より少な
い工程数で製造することが可能になる。
【００１８】次に、図６及び図７を参照して第３の実施
例を説明する。図６及び図７は、複数の半導体素子が積
層された半導体装置の製造方法を説明する製造工程断面
図である。この半導体装置は、半導体素子２５を搭載す
る複数の配線基板５０と、配線基板５０に搭載された半
導体素子２５を収容する空間を有する開口部３２を備え
た複数の導電ビア積層板４０とを具備し、これら導電ビ
ア積層板４０と配線基板５０とを交互に積層することに
より、半導体素子の積層構造を実現している。導電ビア
積層板４０には銅薄層付きポリイミド基板もしくはプリ
ント積層板などの絶縁板２１を用いる。まず、プリント
積層板１上のビア及び配線が形成される部分の銅箔プリ
ント積層板１は、ビア及び配線部分の銅箔にマスクを施
して、これをエッチングし、ランド２３を形成する。プ
リント積層板１の裏面には、エポキシ樹脂などの熱硬化
型接着材２４が塗布されている。プリント積層板２１の
半導体素子が収容される領域は、打ち抜かれ、チップキ
ャビティ部３２として用いられる。この実施例では２つ
のチップキャビティ部を有している。本発明において
は、製造工程の効率化を計るために２つ以上のチップキ
ャビティ部を導電ビア積層板に設けておくことが有利で
ある。
例を説明する。図６及び図７は、複数の半導体素子が積
層された半導体装置の製造方法を説明する製造工程断面
図である。この半導体装置は、半導体素子２５を搭載す
る複数の配線基板５０と、配線基板５０に搭載された半
導体素子２５を収容する空間を有する開口部３２を備え
た複数の導電ビア積層板４０とを具備し、これら導電ビ
ア積層板４０と配線基板５０とを交互に積層することに
より、半導体素子の積層構造を実現している。導電ビア
積層板４０には銅薄層付きポリイミド基板もしくはプリ
ント積層板などの絶縁板２１を用いる。まず、プリント
積層板１上のビア及び配線が形成される部分の銅箔プリ
ント積層板１は、ビア及び配線部分の銅箔にマスクを施
して、これをエッチングし、ランド２３を形成する。プ
リント積層板１の裏面には、エポキシ樹脂などの熱硬化
型接着材２４が塗布されている。プリント積層板２１の
半導体素子が収容される領域は、打ち抜かれ、チップキ
ャビティ部３２として用いられる。この実施例では２つ
のチップキャビティ部を有している。本発明において
は、製造工程の効率化を計るために２つ以上のチップキ
ャビティ部を導電ビア積層板に設けておくことが有利で
ある。
【００１９】半導体素子２５を搭載する配線基板３０に
は、銅薄層付きポリイミド基板もしくはプリント積層板
などの絶縁板２６を用いる。プリント積層板２６のビア
及び配線部分の銅箔にマスクを施して、これをエッチン
グし、配線パターン２８及びランド３７を形成する。こ
の配線基板５０にフリップチップ工法などにより半導体
素子（チップ）２５をダイボンドして搭載させる。この
実施例では配線基板５０に２つの半導体素子２５を搭載
している。そして、この配線基板５０に導電ビア積層板
４０を位置合せを行って半導体素子２５がチップキャビ
ティ部３２に配置されるように積層させる。続いて、位
置合せを行ってから積層体を真空プレスなど加熱圧縮機
により接着材２４の硬化温度でプレスする。接着材２４
を硬化させてからビアを形成するランド２３、３７に口
径０．２５ｍｍから０．４ｍｍ程度のドリルを用いてこ
れらランドを貫通するスルーホール３３を形成する。そ
の後スルーホール３３の内部及びランド上に銅、金など
の電気メッキを施し、接続電極３１を形成する。最後に
各パッケージ外形に沿ってブレード、ルータなどで切断
して積層パッケージを形成する。
は、銅薄層付きポリイミド基板もしくはプリント積層板
などの絶縁板２６を用いる。プリント積層板２６のビア
及び配線部分の銅箔にマスクを施して、これをエッチン
グし、配線パターン２８及びランド３７を形成する。こ
の配線基板５０にフリップチップ工法などにより半導体
素子（チップ）２５をダイボンドして搭載させる。この
実施例では配線基板５０に２つの半導体素子２５を搭載
している。そして、この配線基板５０に導電ビア積層板
４０を位置合せを行って半導体素子２５がチップキャビ
ティ部３２に配置されるように積層させる。続いて、位
置合せを行ってから積層体を真空プレスなど加熱圧縮機
により接着材２４の硬化温度でプレスする。接着材２４
を硬化させてからビアを形成するランド２３、３７に口
径０．２５ｍｍから０．４ｍｍ程度のドリルを用いてこ
れらランドを貫通するスルーホール３３を形成する。そ
の後スルーホール３３の内部及びランド上に銅、金など
の電気メッキを施し、接続電極３１を形成する。最後に
各パッケージ外形に沿ってブレード、ルータなどで切断
して積層パッケージを形成する。
【００２０】この実施例では導電ビア積層板４０に複数
のチップキャビティ部を形成し、配線基板５０に複数の
半導体素子を搭載させ、これらを交互に積層させて複数
の半導体素子積層体を形成し、最終的に各半導体素子積
層体毎にブレードして積層パッケージ形成の効率化を計
っている。この実施例においては半導体素子２５は、例
えば、４個積層されて積層体が構成される。この積層体
の上下にはチップキャビティ部が形成されていない導電
ビア積層板４０ａ、４０ｂに挟まれて半導体素子２５が
密閉されるようになっている。下層の導電ビア積層板４
０ｂには裏面に適宜の形状の外部端子が形成されてい
る。半導体素子層とこれを支持する配線基板及び導電ビ
ア絶縁基板とを一括して積層し、切断することにより、
従来のパッケージを積層する技術より少ない工程数で製
造することが可能になる。
のチップキャビティ部を形成し、配線基板５０に複数の
半導体素子を搭載させ、これらを交互に積層させて複数
の半導体素子積層体を形成し、最終的に各半導体素子積
層体毎にブレードして積層パッケージ形成の効率化を計
っている。この実施例においては半導体素子２５は、例
えば、４個積層されて積層体が構成される。この積層体
の上下にはチップキャビティ部が形成されていない導電
ビア積層板４０ａ、４０ｂに挟まれて半導体素子２５が
密閉されるようになっている。下層の導電ビア積層板４
０ｂには裏面に適宜の形状の外部端子が形成されてい
る。半導体素子層とこれを支持する配線基板及び導電ビ
ア絶縁基板とを一括して積層し、切断することにより、
従来のパッケージを積層する技術より少ない工程数で製
造することが可能になる。
【００２１】次に、図８を参照して第４の実施例を説明
する。図８は、半導体装置の断面図である。この実施例
では図７に示す第３の実施例と同じ半導体装置に処理を
施している。この半導体装置は、半導体素子２５を搭載
する複数の配線基板５０と、配線基板５０に搭載された
半導体素子２５を収容する空間、チップキャビティ部３
２を備えた複数の導電ビア積層板４０とを具備し、これ
ら導電ビア積層板４０と配線基板５０とを交互に積層す
ることにより、半導体素子の積層構造を実現している。
この実施例では半導体素子２５は、例えば、４個積層さ
れて積層体が構成される。この積層体の上下にはチップ
キャビティ部が形成されていない導電ビア積層板４０
ａ、４０ｂに挟まれて半導体素子２５が密閉されるよう
になっている。
する。図８は、半導体装置の断面図である。この実施例
では図７に示す第３の実施例と同じ半導体装置に処理を
施している。この半導体装置は、半導体素子２５を搭載
する複数の配線基板５０と、配線基板５０に搭載された
半導体素子２５を収容する空間、チップキャビティ部３
２を備えた複数の導電ビア積層板４０とを具備し、これ
ら導電ビア積層板４０と配線基板５０とを交互に積層す
ることにより、半導体素子の積層構造を実現している。
この実施例では半導体素子２５は、例えば、４個積層さ
れて積層体が構成される。この積層体の上下にはチップ
キャビティ部が形成されていない導電ビア積層板４０
ａ、４０ｂに挟まれて半導体素子２５が密閉されるよう
になっている。
【００２２】この積層体には、各半導体素子２５に配線
を介して接続される接続電極３１が積層体のビア内部に
形成されている。接続線３１は、グランド（ＧＮＤ）線
に繋がる接続電極３１ａ、信号線に繋がる接続電極３１
ｂ、３１ｃから構成されている。さらに、上層及び下層
の導電ビア積層板４０ａ、４０ｂには、アルミニウムや
銅などの金属膜３３が形成されている。金属膜は、例え
ば、スパッタリング法により形成したり、金属箔から形
成される。この金属膜３３は、グランド線に繋がる接続
電極３１ａに電気的に接続され、信号線に繋がる接続電
極３１ｂ、３１ｃとは非接触の状態にある。金属膜３３
は、グランド線に接続することによりシールド効果を有
するようになる。金属膜の材料や厚さ、接続電極の材料
や幅などを適宜調整することによりこの効果を調整でき
る。
を介して接続される接続電極３１が積層体のビア内部に
形成されている。接続線３１は、グランド（ＧＮＤ）線
に繋がる接続電極３１ａ、信号線に繋がる接続電極３１
ｂ、３１ｃから構成されている。さらに、上層及び下層
の導電ビア積層板４０ａ、４０ｂには、アルミニウムや
銅などの金属膜３３が形成されている。金属膜は、例え
ば、スパッタリング法により形成したり、金属箔から形
成される。この金属膜３３は、グランド線に繋がる接続
電極３１ａに電気的に接続され、信号線に繋がる接続電
極３１ｂ、３１ｃとは非接触の状態にある。金属膜３３
は、グランド線に接続することによりシールド効果を有
するようになる。金属膜の材料や厚さ、接続電極の材料
や幅などを適宜調整することによりこの効果を調整でき
る。
【００２３】次に、図９を参照して第５の実施例を説明
する。図９は、半導体装置及びこの半導体装置に組み込
まれる半導体素子の断面図である。この実施例では図７
に示す第３の実施例と同じ半導体装置に処理を施してい
る。この半導体装置は、半導体素子２５を搭載する複数
の配線基板５０と、配線基板５０に搭載された半導体素
子２５を収容する空間、チップキャビティ部３２を備え
た複数の導電ビア積層板４０とを具備し、これら導電ビ
ア積層板４０と配線基板５０とを交互に積層することに
より、半導体素子の積層構造を実現している。この実施
例では半導体素子２５は、例えば、４個積層されて積層
体が構成される。この積層体の上下にはチップキャビテ
ィ部が形成されていない導電ビア積層板４０ａ、４０ｂ
に挟まれて半導体素子２５が密閉されるようになってい
る。この半導体装置に用いられる半導体素子２５は、シ
リコンチップａ、ｂ、Ｃ、Ｄをそれぞれに取り付けた接
続電極であるバンプ３４を介して順次積層されて構成さ
れている。この実施例では第１乃至第４の実施例の半導
体装置よりもさらに多層にすることが可能でありしかも
薄い積層パッケージを得ることができる。
する。図９は、半導体装置及びこの半導体装置に組み込
まれる半導体素子の断面図である。この実施例では図７
に示す第３の実施例と同じ半導体装置に処理を施してい
る。この半導体装置は、半導体素子２５を搭載する複数
の配線基板５０と、配線基板５０に搭載された半導体素
子２５を収容する空間、チップキャビティ部３２を備え
た複数の導電ビア積層板４０とを具備し、これら導電ビ
ア積層板４０と配線基板５０とを交互に積層することに
より、半導体素子の積層構造を実現している。この実施
例では半導体素子２５は、例えば、４個積層されて積層
体が構成される。この積層体の上下にはチップキャビテ
ィ部が形成されていない導電ビア積層板４０ａ、４０ｂ
に挟まれて半導体素子２５が密閉されるようになってい
る。この半導体装置に用いられる半導体素子２５は、シ
リコンチップａ、ｂ、Ｃ、Ｄをそれぞれに取り付けた接
続電極であるバンプ３４を介して順次積層されて構成さ
れている。この実施例では第１乃至第４の実施例の半導
体装置よりもさらに多層にすることが可能でありしかも
薄い積層パッケージを得ることができる。
【００２４】
【発明の効果】本発明は、以上の構成により、薄い積層
型パッケージを有する半導体装置を得ることができる。
また、積層型パッケージは、その上下を導電ビア絶縁基
板により挟まれているので、半導体素子に対する密閉性
を高くすることができる。また、導電ビア絶縁基板に形
成されているチップキャビティ部には半導体素子が収容
されているが、チップキャビティ部の厚さ及び面積は半
導体素子より小さいのでこの中に半導体素子が収容され
ても半導体素子とチップキャビティ部の内壁との間には
空間が形成されている。したがって、半導体装置に外力
が加わっても発生する応力を吸収することが可能にな
る。さらに、この空間には導電ビア絶縁基板と配線基板
とを接合する接着材が充填され、とくにシリコン樹脂な
どの軟性の接着材を用いた場合に、応力の吸収が可能に
なるとともに密封性が向上して半導体装置の耐湿性が向
上する。また、半導体素子層とこれを支持する配線基板
及び導電ビア絶縁基板とを一括して積層し、切断するこ
とにより、従来のパッケージを積層する技術より少ない
工程数で製造することが可能になる。
型パッケージを有する半導体装置を得ることができる。
また、積層型パッケージは、その上下を導電ビア絶縁基
板により挟まれているので、半導体素子に対する密閉性
を高くすることができる。また、導電ビア絶縁基板に形
成されているチップキャビティ部には半導体素子が収容
されているが、チップキャビティ部の厚さ及び面積は半
導体素子より小さいのでこの中に半導体素子が収容され
ても半導体素子とチップキャビティ部の内壁との間には
空間が形成されている。したがって、半導体装置に外力
が加わっても発生する応力を吸収することが可能にな
る。さらに、この空間には導電ビア絶縁基板と配線基板
とを接合する接着材が充填され、とくにシリコン樹脂な
どの軟性の接着材を用いた場合に、応力の吸収が可能に
なるとともに密封性が向上して半導体装置の耐湿性が向
上する。また、半導体素子層とこれを支持する配線基板
及び導電ビア絶縁基板とを一括して積層し、切断するこ
とにより、従来のパッケージを積層する技術より少ない
工程数で製造することが可能になる。
【図１】第１の実施例の半導体装置及び導電ビア絶縁基
板の斜視図。
板の斜視図。
【図２】第２の実施例の導電ビア絶縁基板の断面図。
【図３】第２の実施例の配線基板の断面図。
【図４】第２の実施例の半導体装置の製造工程断面図。
【図５】第２の実施例の半導体装置の製造工程断面図。
【図６】第３の実施例の半導体装置の製造工程断面図。
【図７】第３の実施例の半導体装置の製造工程断面図。
【図８】第４の実施例の半導体装置の断面図。
【図９】第５の実施例の半導体装置及び半導体素子の断
面図。
面図。
１、６、２１、２６・・・絶縁板、 ２、７、３１、３
１ａ、３１ｂ、３１ｃ・・・接続電極、 ３、１７、
２３、３７・・・ランド、 ４、２４・・・接着材、
５、２５・・・半導体素子、 ８、１６、２８・
・・配線、 ９・・・アンダーフィル樹脂、 １０・
・・外部端子、 １１・・・接続端子（はんだボー
ル）、 １２、３２・・・チップキャビティ部、
１３・・・ビア、 １４・・・マスク、 １５・・
・銅箔、 ２０、２０ａ、２０ｂ、４０、４０ａ、４０
ｂ・・・導電ビア絶縁基板、 ２５ａ、２５ｂ、２５
ｃ、２５ｄ・・・シリコンチップ、 ３０、５０・・
・配線基板、 ３３・・・スルーホール。
１ａ、３１ｂ、３１ｃ・・・接続電極、 ３、１７、
２３、３７・・・ランド、 ４、２４・・・接着材、
５、２５・・・半導体素子、 ８、１６、２８・
・・配線、 ９・・・アンダーフィル樹脂、 １０・
・・外部端子、 １１・・・接続端子（はんだボー
ル）、 １２、３２・・・チップキャビティ部、
１３・・・ビア、 １４・・・マスク、 １５・・
・銅箔、 ２０、２０ａ、２０ｂ、４０、４０ａ、４０
ｂ・・・導電ビア絶縁基板、 ２５ａ、２５ｂ、２５
ｃ、２５ｄ・・・シリコンチップ、 ３０、５０・・
・配線基板、 ３３・・・スルーホール。
Claims (10)
- 【請求項１】 それぞれ接続電極が形成された複数のビ
ア及びこの接続電極に電気的に接続された配線を備えた
複数の配線基板と、 前記配線基板に搭載され、前記配線と電気的に接続され
た半導体素子と、 前記半導体素子を搭載したときにこの半導体素子が収容
される半導体素子容積より大きいチップキャビティ部を
有し、複数のビアに埋め込み形成された接続電極を備え
た複数の導電ビア絶縁基板とを具備し、 前記導電ビア絶縁基板の１つと前記配線基板の１つと
は、前記配線基板に前記導電ビア絶縁基板の前記接続配
線とこの配線基板の前記接続電極とが電気的に接続され
るように積層されて積層体を構成し、前記配線基板に搭
載された前記半導体素子が前記チップキャビティ部に完
全に収容された状態でこの積層体は複数個積層され一体
化されてなることを特徴とする半導体装置。 - 【請求項２】 それぞれ接続電極が形成された複数のビ
ア及びこの接続電極に電気的に接続された配線を備えた
複数の配線基板と、 前記配線基板に搭載され、前記配線と電気的に接続され
た半導体素子と、 前記半導体素子を搭載したときにこの半導体素子が収容
される半導体素子容積より大きいチップキャビティ部を
有し、複数のビアに埋め込み形成された接続電極を備え
た複数の導電ビア絶縁基板と、 前記配線基板と導電ビア絶縁基板とを積層したときに最
上層の導電ビア絶縁基板の上に積層され、複数のビアに
埋め込み形成された接続電極を備えた上層の導電ビア絶
縁基板とを具備し、 前記導電ビア絶縁基板の１つと前記配線基板の１つと
は、前記配線基板に前記導電ビア絶縁基板の前記接続配
線とこの配線基板の前記接続電極とが電気的に接続され
るように積層されて積層体を構成し、前記配線基板に搭
載された前記半導体素子が前記チップキャビティ部に完
全に収容された状態でこの積層体は、複数個積層され一
体化されてなることを特徴とする半導体装置。 - 【請求項３】 前記半導体素子は、その厚さが略３０乃
至２００μｍであることを特徴とする請求項１又は請求
項２に記載の半導体装置。 - 【請求項４】 前記積層された複数の積層体が積層さ
れ、複数のビアに埋め込み形成された接続電極を備えた
下層の導電ビア絶縁基板を具備し、前記下層の導電ビア
絶縁基板第１の面には前記積層体の最下層の配線基板が
接触され、前記最下層の配線基板の前記接続電極と前記
下層の導電ビア絶縁基板の前記接続電極とが電気的に接
続され、前記下層の第２面には前記ビアに形成された接
続電極と配線を介して電気的に接続された複数の外部端
子が形成されていることを特徴とする請求項１乃至請求
項３のいずれかに記載の半導体装置。 - 【請求項５】 前記導電ビア絶縁基板の前記チップキャ
ビティ部とこのチップキャビティ部に収納されている前
記半導体素子との間には応力を吸収する空間が形成され
ていることを特徴とする請求項１乃至請求項４のいずれ
かに記載の半導体装置。 - 【請求項６】 前記空間には軟性接着剤が充填されてい
ることを特徴とする請求項４に記載の半導体装置。 - 【請求項７】 それぞれ接続電極が形成された複数のビ
ア及びこの接続電極に電気的に接続された配線を備えた
配線基板を複数個形成する工程と、 前記配線基板に前記配線とは電気的に接続された半導体
素子を搭載させる工程と、 前記半導体素子を搭載したときに、この半導体素子が収
容される半導体素子容積より大きいチップキャビティ部
を有し、且つ複数のビアに埋め込み形成された接続電極
を備え裏面に接着剤層を形成した導電ビア絶縁基板を複
数個形成する工程と、 前記導電ビア絶縁基板の１つと前記配線基板の１つと
は、前記配線基板に前記導電ビア絶縁基板の前記接続配
線とこの配線基板の前記接続電極とが電気的に接続され
るように積層され、前記接着剤によりこれらを接着して
積層体を構成し、前記配線基板に搭載された前記半導体
素子が前記チップキャビティ部に完全に収容された状態
でこの積層体を複数個積層させ、これらを一体化する工
程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項８】 主面に形成された配線を備えた配線基板
を複数個形成する工程と、 前記配線を備えた配線基板に前記配線と電気的に接続さ
れた半導体素子を搭載させる工程と、 前記半導体素子を搭載したときにこの半導体素子が収容
される半導体素子容積より大きいチップキャビティ部を
有し、裏面に接着剤層を形成した導電ビア絶縁基板を複
数個形成する工程と、 前記複数の導電ビア絶縁基板と前記複数の配線基板とを
交互に積層させ、前記接着剤によりこれらを接着して積
層体を構成し、前記配線基板に搭載された前記半導体素
子が前記チップキャビティ部に完全に収容された状態で
この積層体を複数個積層させ、これらを一体化する工程
と、 前記複数の積層体を積層させた状態でこれらを貫通する
ビアを形成し、このビアに接続電極を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記配線基板には複数の前記半導体素子
を搭載させ、前記導電ビア絶縁基板には複数の前記チッ
プキャビティ部を形成し、これらの前記配線基板と前記
導電ビア絶縁基板とを積層して形成した前記積層体を複
数個積層して一体化する前記一体化工程の後に前記一体
化された積層体を積層方向に切断する工程を具備したこ
とを特徴とする請求項７又は請求項８に記載の半導体装
置の製造方法。 - 【請求項１０】 前記半導体素子は、その厚さが略３０
乃至２００μｍであることを特徴とする請求項７乃至請
求項９のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999239033A JP3934284B6 (ja) | 1999-08-26 | 半導体装置及び半導体装置の製造方法 | |
| TW089116706A TW472330B (en) | 1999-08-26 | 2000-08-18 | Semiconductor device and the manufacturing method thereof |
| US09/648,373 US6469374B1 (en) | 1999-08-26 | 2000-08-25 | Superposed printed substrates and insulating substrates having semiconductor elements inside |
| KR10-2000-0049496A KR100375118B1 (ko) | 1999-08-26 | 2000-08-25 | 반도체 장치 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999239033A JP3934284B6 (ja) | 1999-08-26 | 半導体装置及び半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001068624A true JP2001068624A (ja) | 2001-03-16 |
| JP3934284B2 JP3934284B2 (ja) | 2007-06-20 |
| JP3934284B6 JP3934284B6 (ja) | 2008-09-24 |
Family
ID=
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003030260A1 (fr) * | 2001-09-28 | 2003-04-10 | Kabushiki Kaisha Toshiba | Dispositif de semi-conducteur et son procede de production |
| WO2003067656A1 (fr) * | 2002-02-06 | 2003-08-14 | Ibiden Co., Ltd. | Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur |
| US6617678B2 (en) | 2001-06-25 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6784530B2 (en) | 2002-01-23 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module with embedded semiconductor chip and method of manufacturing |
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| JP2006303079A (ja) * | 2005-04-19 | 2006-11-02 | Akita Denshi Systems:Kk | 積層型半導体装置及びその製造方法 |
| JP2006324568A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 多層モジュールとその製造方法 |
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| JP2009521116A (ja) * | 2005-12-23 | 2009-05-28 | トロワデー、プリュ | ３ｄ電子モジュールを集積的に製造する方法 |
| WO2010035864A1 (ja) * | 2008-09-29 | 2010-04-01 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ |
| WO2010035867A1 (ja) * | 2008-09-29 | 2010-04-01 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板とその製造方法 |
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| WO2010035865A1 (ja) * | 2008-09-29 | 2010-04-01 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板及びその製造方法 |
| CN108735678A (zh) * | 2018-07-27 | 2018-11-02 | 合肥本源量子计算科技有限责任公司 | 一种量子裸芯片立体封装结构及其封装方法 |
| US11716816B2 (en) | 2003-09-18 | 2023-08-01 | Imberatek, Llc | Method for manufacturing an electronic module and electronic module |
| US11792941B2 (en) | 2005-06-16 | 2023-10-17 | Imberatek, Llc | Circuit board structure and method for manufacturing a circuit board structure |
| USRE49970E1 (en) | 2009-05-19 | 2024-05-14 | Imberatek, Llc | Manufacturing method and electronic module with new routing possibilities |
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