JP3934284B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を積層する積層型パッケージを使用した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置は、高密度実装化を目的として半導体素子を積層して用いることが多くなっている。従来用いられている積層パッケージは、例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、特開平１０−１６３４１４号公報に記載されている。これらの従来のパッケージではＴＳＯＰ(Thin Small Outline Package)、ＴＣＰ(Tape Carrier Package)、ＢＡＧ(Ball Grid Array) などのパッケージを組み立て完成させた後、各パッケージに予め設けた外部端子を個別に積み重ねることにより、各々を積層し、さらに電気的接続を行っている。すなわち従来の積層型パッケージは、各パッケージの組み立て工程に加え、各パッケージ毎の積層加工工程が加わる。したがって、工程数が積層個数分増加するシーケンシャル工法になり、この工法による加工コストの増加、また個別に積層するスペーサなどの部材を用いることによるコストの増加が大きな問題となっている。
【０００３】
【発明が解決しようとする課題】
また、上記の問題に加えて、別体のパッケージを積み重ねることことによりパッケージ毎に接着及び積層界面が生じる、もしくは積層したパッケージの機械的強度は、電気的接続部のみであり、加えて、例えば、特開平１０−１６３４１４号公報、特開平１０−１３５２６７号公報などに記載されている従来例では半導体素子がフロート構造であるので機械的強度の確保が困難であり、十分な信頼性を確保することができないという問題がある。さらに、今後高密度化と共に薄型化が進んでＩＣカードや携帯電話などの用途拡大が進む半導体装置の開発に向けて厚さが３０乃至２００μｍ程度の薄型の半導体チップに適した薄い積層型パッケージを形成するには前述した従来の方法で形成することは困難であり、また、ＩＣカードのように弾力性のある媒体に用いるには弾力性に乏しく適用性に問題があった。
本発明は、このような事情によりなされたものであり、薄く密閉性、弾力性にすぐれ、製造工程が複雑でなく容易に形成することが可能な積層型パッケージを用いた半導体装置及びその製造方法を提供する。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、複数のビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板と、前記配線基板と導電ビア絶縁基板とを積層したときに最上層の導電ビア絶縁基板の上に積層され、複数のビアに埋め込み形成された接続電極を備えた上層の導電ビア絶縁基板とを具備し、前記導電ビア絶縁基板の１つと前記配線基板の１つとは、前記配線基板に前記導電ビア絶縁基板の前記接続配線とこの配線基板の前記接続電極とが電気的に接続されるように積層されて積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は、複数個積層され一体化されてなり、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されていることを第１の特徴としている。
【０００５】
前記半導体素子は、その厚さが略３０乃至２００μｍであってもよい。
【０００６】
前記積層された複数の積層体が積層され、複数のビアに埋め込み形成された接続電極を備えた下層の導電ビア絶縁基板を具備し、前記下層の導電ビア絶縁基板第１の面には前記積層体の再下層の配線基板が接触され、前記再下層の配線基板の前記接続電極と前記下層の導電ビア絶縁基板の前記接続電極とが電気的に接続され、前記下層の第２面には前記ビアに形成された接続電極と配線を介して電気的に接続された複数の外部端子が形成されているようにしても良い。前記導電ビア絶縁基板の前記チップキャビティ部とこのチップキャビティ部に収納されている前記半導体素子との間には応力を吸収する空間が形成されているようにしても良い。前記空間には軟性接着剤が充填されているようにしても良い。
【０００７】
以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層型パッケージは、その上下を導電ビア絶縁基板により挟まれているので、半導体素子に対する密閉性が高くなっている。また、導電ビア絶縁基板に形成されているチップキャビティ部には半導体素子が収容されているが、チップキャビティ部の厚さ及び面積は半導体素子より小さいのでこの中に半導体素子が収容されても半導体素子とチップキャビティ部の内壁との間には空間が形成されている。例えば、この半導体装置を曲げることにより半導体素子が少し伸びてもチップキャビティ部との間には空間があり、この空間が半導体素子の伸びを吸収することができる。したがって、半導体装置に外力が加わっても発生する応力を吸収することが可能になる。さらに、この空間には導電ビア絶縁基板と配線基板とを接合する接着材が充填されることになるが、とくにシリコン樹脂などの軟性の接着材を用いると、応力の吸収が可能になるとともに密封性が向上して半導体装置の耐湿性が向上する。
【０００８】
本発明の半導体装置の製造方法は、それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた配線基板を複数個形成する工程と、前記配線基板に前記配線とは電気的に接続された半導体素子を搭載させる工程と、前記半導体素子を搭載したときに、この半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、且つ複数のビアに埋め込み形成された接続電極を備え裏面に接着剤層を形成した導電ビア絶縁基板を複数個形成する工程と、前記導電ビア絶縁基板の１つと前記配線基板の１つとは、前記配線基板に前記導電ビア絶縁基板の前記接続配線とこの配線基板の前記接続電極とが電気的に接続されるように積層され、前記接着剤によりこれらを接着して積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程とを具備し、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されており、前記配線基板には複数の前記半導体素子を搭載させ、前記導電ビア絶縁基板には複数の前記チップキャビティ部を形成し、これらの前記配線基板と前記導電ビア絶縁基板とを積層して形成した前記積層体を複数個積層して一体化する前記一体化工程の後に前記一体化された積層体を積層方向に切断する工程を具備したことを第１の特徴としている。
【０００９】
また、本発明の半導体装置の製造方法は、主面に形成された配線を備えた配線基板を複数個形成する工程と、前記配線を備えた配線基板に前記配線と電気的に接続された半導体素子を搭載させる工程と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、裏面に接着剤層を形成した導電ビア絶縁基板を複数個形成する工程と、前記複数の導電ビア絶縁基板と前記複数の配線基板とを交互に積層させ、前記接着剤によりこれらを接着して積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程と、前記複数の積層体を積層させた状態でこれらを貫通するビアを形成し、このビアに接続電極を形成する工程とを具備し、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されており、前記配線基板には複数の前記半導体素子を搭載させ、前記導電ビア絶縁基板には複数の前記チップキャビティ部を形成し、これらの前記配線基板と前記導電ビア絶縁基板とを積層して形成した前記積層体を複数個積層して一体化する前記一体化工程の後に前記一体化された積層体を積層方向に切断する工程を具備したことを第２の特徴としている。
半導体素子層とこれを支持する配線基板及び導電ビア絶縁基板とを一括して積層し、切断することにより、従来のパッケージを積層する技術より少ない工程数で製造することが可能になる。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１を参照して第１の実施例である積層型パッケージを用いた半導体装置を説明する。
図１（ａ）は、積層型パッケージを用いた半導体装置の斜視図、図１（ｂ）は、積層型パッケージの下層の導電ビア積層板の外部端子を示す斜視図である。この実施例は４つの半導体素子を積層した例であるが、本発明では積層する半導体素子の数は４個に限定されない。２個以上の必要とする個数を積層させることができる。パッケージは、半導体素子５を収容する導電ビア積層板２０、半導体素子５を搭載させる配線基板３０、パッケージを密封する上層の導電ビア積層板２０ａ及び外部端子１０を有する下層の導電ビア積層板２０ｂから構成されている。すなわち、パッケージは、上層及び下層の導電ビア積層板２０ａ、２０ｂの間に導電ビア積層板２０と配線基板３０との積層体が複数層積層され、加熱加圧されて一体に構成されている（図５参照）。
【００１１】
半導体素子を搭載する配線基板３０は、厚さ４０μｍ程度の銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板６を用いる。絶縁板６にはビアに接続電極７（図４（ｂ）参照）が埋め込まれている。絶縁板６上の銅箔は、接続電極７上のランド１７とその他の領域に形成され、半導体素子５と電気的に接続された配線８とを有する形状にパターニングされている。半導体素子５の厚さ（シリコンチップの厚さ）は、約３０〜２００μｍであり、好ましくは約５０〜１５０μｍである。
導線ビア積層板２０は、厚さ７５μｍ程度の銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板１を用いる。絶縁板１にはビアに接続電極２（図４（ａ）参照）が埋め込まれている。絶縁板１上の銅箔は、接続電極２上のランド３とその他の領域に形成された配線１６とを有する形状にパターニングされている。絶縁基板１の中央部分には半導体素子を収容する開口部（チップキャビティ部）１２が形成されている。
【００１２】
本発明においては、導電ビア積層板２０の厚さは、開口部１２に半導体素子５が収容される大きさなら配線基板３０と同じ厚さであっても薄くても良い。このとき導電ビア積層板には接着材４が塗布されているので一体化処理を行うと接着剤４がチップキャビティ部１２に充填されるようになる。
上層の導電ビア積層板２０ａは、配線とランドとを有し、ビアに接続電極が埋め込まれている。接続電極上にはランド３が形成されている。
また、下層の導電ビア積層板２０ｂは、配線とランドとを有し、裏面には外部端子１０が形成されている。
【００１３】
この実施例の半導体装置は、以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層の上下を導電ビア積層板により挟まれているので、半導体素子に対する密閉性が高くなっている。また、導電ビア積層板に形成されているチップキャビティ部には半導体素子が収容されているが、チップキャビティ部の厚さ及び面積は半導体素子より小さいのでこの中に半導体素子が収容されても半導体素子とチップキャビティ部の内壁との間には空間が形成されている。例えば、この半導体装置を曲げることにより半導体素子が少し伸びてもチップキャビティ部との間には空間があり、この空間が半導体素子の伸びを吸収することができる。したがって、半導体装置に外力が加わっても発生する応力を吸収することが可能になる。さらに、この空間に積層された導電ビア積層板と配線基板とを接合するエラストマーなどの軟性の接着材が充填されることになるが、とくにシリコン樹脂などの軟性の接着材を用いると、応力の吸収が可能になるとともに密封性が向上して半導体装置の耐湿性が向上する。
【００１４】
次に、図２乃至図５を参照して第２の実施例を説明する。
図２乃至図５は、図１に示される半導体装置の部分断面図及びこの半導体装置の製造工程断面図であり、複数の半導体素子が積層された半導体装置の製造方法を説明する製造工程断面図である。この半導体装置は、半導体素子５を搭載する複数の配線基板３０と、配線基板３０に搭載された半導体素子５を収容する空間を有する開口部１２を備えた複数の導電ビア積層板２０とを具備し、これら導電ビア積層板２０と配線基板３０とを交互に積層することにより、半導体素子の積層構造を実現している。
【００１５】
導電ビア積層板２０には銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板１を用いる。まず、プリント積層板などの絶縁板１上のビア及び配線が形成される部分の銅箔プリント積層板などの絶縁板１は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複数のビア１３を形成する。この後、ビア及び配線部分の銅箔１５にマスク１４を施して、これをエッチングし、配線パターン１６及びランド３を形成する。そして、ビア１３には銀又は銅フィラー入りの導電性樹脂ペーストをスクリーン印刷することにより接続電極２を埋め込む。接続電極２の形成方法には、ビア内壁に銅メッキもしくは金メッキを施してからビア内に導電性材料を埋め込む方法も可能である。プリント積層板などの絶縁板１の裏面には、エポキシ樹脂などの熱硬化型接着材４が塗布されている。プリント積層板などの絶縁板１の半導体素子が収容される領域は、打ち抜かれ、チップキャビティ部１２として用いられる（図２）。
【００１６】
半導体素子５を搭載する配線基板３０には、銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板６を用いる。絶縁板６上のビア及び配線が形成される部分の銅箔プリント積層板からなる絶縁板６は、ＹＡＧレーザ、炭酸ガスレーザなどを用いて複数のビアを形成する。この後、ビア及び配線部分の銅箔にマスクを施して、これをエッチングし、配線パターン８及びランド１７を形成する。そして、ビアには銀又は銅フィラー入りの導電性樹脂ペーストをスクリーン印刷することにより接続電極７を埋め込む。接続電極７の形成方法には、ビア内壁に銅メッキもしくは金メッキを施してからビア内に導電性材料を埋め込む方法も可能である。この配線基板３０にフリップチップ工法などにより半導体素子（チップ）５をダイボンドして搭載させる。半導体素子５を配線基板３０に搭載するには、はんだボールなどの接続端子１１を配線パターン８に接続してなる。接続端子１１は、アンダーフィル樹脂９により被覆保護する（図３）。そして、この配線基板３０に導電ビア積層板２０を位置合せを行って半導体素子５がチップキャビティ部１２に配置されるように積層させる（図４）。続いて、位置合せを行ってから積層体を真空プレスなど加熱圧縮機により接着材４の硬化温度でプレスする。最後に各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する（図５）。
【００１７】
この実施例では導電ビア積層板２０に複数のチップキャビティ部を形成し、配線基板３０に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を計っている。
この実施例においては、図５に示されるように、半導体素子５は、例えば、４個積層されて積層体が構成される。この積層体の上下にはチップキャビティ部が形成されていない導電ビア積層板２０ａ、２０ｂに挟まれて半導体素子５が密閉されるようになっている。下層の導電ビア積層板２０ｂには適宜な形状の外部端子が形成されている。
半導体素子層とこれを支持する配線基板及び導電ビア絶縁基板とを一括して積層し、切断することにより、従来のパッケージを積層する技術より少ない工程数で製造することが可能になる。
【００１８】
次に、図６及び図７を参照して第３の実施例を説明する。
図６及び図７は、複数の半導体素子が積層された半導体装置の製造方法を説明する製造工程断面図である。この半導体装置は、半導体素子２５を搭載する複数の配線基板５０と、配線基板５０に搭載された半導体素子２５を収容する空間を有する開口部３２を備えた複数の導電ビア積層板４０とを具備し、これら導電ビア積層板４０と配線基板５０とを交互に積層することにより、半導体素子の積層構造を実現している。
導電ビア積層板４０には銅薄層付きポリイミド基板もしくはプリント積層板などの絶縁板２１を用いる。まず、プリント積層板１上のビア及び配線が形成される部分の銅箔プリント積層板１は、ビア及び配線部分の銅箔にマスクを施して、これをエッチングし、ランド２３を形成する。プリント積層板１の裏面には、エポキシ樹脂などの熱硬化型接着材２４が塗布されている。プリント積層板２１の半導体素子が収容される領域は、打ち抜かれ、チップキャビティ部３２として用いられる。この実施例では２つのチップキャビティ部を有している。本発明においては、製造工程の効率化を計るために２つ以上のチップキャビティ部を導電ビア積層板に設けておくことが有利である。
【００１９】
半導体素子２５を搭載する配線基板３０には、銅薄層付きポリイミド基板もしくはプリント積層板などの絶縁板２６を用いる。プリント積層板２６のビア及び配線部分の銅箔にマスクを施して、これをエッチングし、配線パターン２８及びランド３７を形成する。
この配線基板５０にフリップチップ工法などにより半導体素子（チップ）２５をダイボンドして搭載させる。この実施例では配線基板５０に２つの半導体素子２５を搭載している。そして、この配線基板５０に導電ビア積層板４０を位置合せを行って半導体素子２５がチップキャビティ部３２に配置されるように積層させる。続いて、位置合せを行ってから積層体を真空プレスなど加熱圧縮機により接着材２４の硬化温度でプレスする。接着材２４を硬化させてからビアを形成するランド２３、３７に口径０．２５ｍｍから０．４ｍｍ程度のドリルを用いてこれらランドを貫通するスルーホール３３を形成する。その後スルーホール３３の内部及びランド上に銅、金などの電気メッキを施し、接続電極３１を形成する。最後に各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する。
【００２０】
この実施例では導電ビア積層板４０に複数のチップキャビティ部を形成し、配線基板５０に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を計っている。
この実施例においては半導体素子２５は、例えば、４個積層されて積層体が構成される。この積層体の上下にはチップキャビティ部が形成されていない導電ビア積層板４０ａ、４０ｂに挟まれて半導体素子２５が密閉されるようになっている。下層の導電ビア積層板４０ｂには裏面に適宜の形状の外部端子が形成されている。
半導体素子層とこれを支持する配線基板及び導電ビア絶縁基板とを一括して積層し、切断することにより、従来のパッケージを積層する技術より少ない工程数で製造することが可能になる。
【００２１】
次に、図８を参照して第４の実施例を説明する。
図８は、半導体装置の断面図である。この実施例では図７に示す第３の実施例と同じ半導体装置に処理を施している。この半導体装置は、半導体素子２５を搭載する複数の配線基板５０と、配線基板５０に搭載された半導体素子２５を収容する空間、チップキャビティ部３２を備えた複数の導電ビア積層板４０とを具備し、これら導電ビア積層板４０と配線基板５０とを交互に積層することにより、半導体素子の積層構造を実現している。この実施例では半導体素子２５は、例えば、４個積層されて積層体が構成される。この積層体の上下にはチップキャビティ部が形成されていない導電ビア積層板４０ａ、４０ｂに挟まれて半導体素子２５が密閉されるようになっている。
【００２２】
この積層体には、各半導体素子２５に配線を介して接続される接続電極３１が積層体のビア内部に形成されている。接続線３１は、グランド（ＧＮＤ）線に繋がる接続電極３１ａ、信号線に繋がる接続電極３１ｂ、３１ｃから構成されている。さらに、上層及び下層の導電ビア積層板４０ａ、４０ｂには、アルミニウムや銅などの金属膜３３が形成されている。金属膜は、例えば、スパッタリング法により形成したり、金属箔から形成される。この金属膜３３は、グランド線に繋がる接続電極３１ａに電気的に接続され、信号線に繋がる接続電極３１ｂ、３１ｃとは非接触の状態にある。
金属膜３３は、グランド線に接続することによりシールド効果を有するようになる。金属膜の材料や厚さ、接続電極の材料や幅などを適宜調整することによりこの効果を調整できる。
【００２３】
次に、図９を参照して第５の実施例を説明する。
図９は、半導体装置及びこの半導体装置に組み込まれる半導体素子の断面図である。この実施例では図７に示す第３の実施例と同じ半導体装置に処理を施している。この半導体装置は、半導体素子２５を搭載する複数の配線基板５０と、配線基板５０に搭載された半導体素子２５を収容する空間、チップキャビティ部３２を備えた複数の導電ビア積層板４０とを具備し、これら導電ビア積層板４０と配線基板５０とを交互に積層することにより、半導体素子の積層構造を実現している。この実施例では半導体素子２５は、例えば、４個積層されて積層体が構成される。この積層体の上下にはチップキャビティ部が形成されていない導電ビア積層板４０ａ、４０ｂに挟まれて半導体素子２５が密閉されるようになっている。
この半導体装置に用いられる半導体素子２５は、シリコンチップａ、ｂ、Ｃ、Ｄをそれぞれに取り付けた接続電極であるバンプ３４を介して順次積層されて構成されている。
この実施例では第１乃至第４の実施例の半導体装置よりもさらに多層にすることが可能でありしかも薄い積層パッケージを得ることができる。
【００２４】
【発明の効果】
本発明は、以上の構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層型パッケージは、その上下を導電ビア絶縁基板により挟まれているので、半導体素子に対する密閉性を高くすることができる。また、導電ビア絶縁基板に形成されているチップキャビティ部には半導体素子が収容されているが、チップキャビティ部の厚さ及び面積は半導体素子より小さいのでこの中に半導体素子が収容されても半導体素子とチップキャビティ部の内壁との間には空間が形成されている。したがって、半導体装置に外力が加わっても発生する応力を吸収することが可能になる。さらに、この空間には導電ビア絶縁基板と配線基板とを接合する接着材が充填され、とくにシリコン樹脂などの軟性の接着材を用いた場合に、応力の吸収が可能になるとともに密封性が向上して半導体装置の耐湿性が向上する。また、半導体素子層とこれを支持する配線基板及び導電ビア絶縁基板とを一括して積層し、切断することにより、従来のパッケージを積層する技術より少ない工程数で製造することが可能になる。
【図面の簡単な説明】
【図１】第１の実施例の半導体装置及び導電ビア絶縁基板の斜視図。
【図２】第２の実施例の導電ビア絶縁基板の断面図。
【図３】第２の実施例の配線基板の断面図。
【図４】第２の実施例の半導体装置の製造工程断面図。
【図５】第２の実施例の半導体装置の製造工程断面図。
【図６】第３の実施例の半導体装置の製造工程断面図。
【図７】第３の実施例の半導体装置の製造工程断面図。
【図８】第４の実施例の半導体装置の断面図。
【図９】第５の実施例の半導体装置及び半導体素子の断面図。
【符号の説明】
１、６、２１、２６・・・絶縁板、 ２、７、３１、３１ａ、３１ｂ、３１ｃ・・・接続電極、 ３、１７、２３、３７・・・ランド、 ４、２４・・・接着材、 ５、２５・・・半導体素子、 ８、１６、２８・・・配線、 ９・・・アンダーフィル樹脂、 １０・・・外部端子、 １１・・・接続端子（はんだボール）、 １２、３２・・・チップキャビティ部、 １３・・・ビア、 １４・・・マスク、 １５・・・銅箔、 ２０、２０ａ、２０ｂ、４０、４０ａ、４０ｂ・・・導電ビア絶縁基板、 ２５ａ、２５ｂ、２５ｃ、２５ｄ・・・シリコンチップ、 ３０、５０・・・配線基板、 ３３・・・スルーホール。

Claims (7)

  1. それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、
    前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、
    前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、複数のビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板と、
    前記配線基板と導電ビア絶縁基板とを積層したときに最上層の導電ビア絶縁基板の上に積層され、複数のビアに埋め込み形成された接続電極を備えた上層の導電ビア絶縁基板とを具備し、
    前記導電ビア絶縁基板の１つと前記配線基板の１つとは、前記配線基板に前記導電ビア絶縁基板の前記接続配線とこの配線基板の前記接続電極とが電気的に接続されるように積層されて積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は、複数個積層され一体化されてなり、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されていることを特徴とする半導体装置。
  2. 前記半導体素子は、その厚さが略３０乃至２００μｍであることを特徴とする請求項１に記載の半導体装置。
  3. 前記積層された複数の積層体が積層され、複数のビアに埋め込み形成された接続電極を備えた下層の導電ビア絶縁基板を具備し、前記下層の導電ビア絶縁基板第１の面には前記積層体の最下層の配線基板が接触され、前記最下層の配線基板の前記接続電極と前記下層の導電ビア絶縁基板の前記接続電極とが電気的に接続され、前記下層の第２面には前記ビアに形成された接続電極と配線を介して電気的に接続された複数の外部端子が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記導電ビア絶縁基板の前記チップキャビティ部とこのチップキャビティ部に収納されている前記半導体素子との間には応力を吸収する空間が形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記空間には軟性接着剤が充填されていることを特徴とする請求項３に記載の半導体装置。
  6. それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた配線基板を複数個形成する工程と、
    前記配線基板に前記配線とは電気的に接続された半導体素子を搭載させる工程と、
    前記半導体素子を搭載したときに、この半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、且つ複数のビアに埋め込み形成された接続電極を備え裏面に接着剤層を形成した導電ビア絶縁基板を複数個形成する工程と、
    前記導電ビア絶縁基板の１つと前記配線基板の１つとは、前記配線基板に前記導電ビア絶縁基板の前記接続配線とこの配線基板の前記接続電極とが電気的に接続されるように積層され、前記接着剤によりこれらを接着して積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程とを具備し、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されており、前記配線基板には複数の前記半導体素子を搭載させ、前記導電ビア絶縁基板には複数の前記チップキャビティ部を形成し、これらの前記配線基板と前記導電ビア絶縁基板とを積層して形成した前記積層体を複数個積層して一体化する前記一体化工程の後に前記一体化された積層体を積層方向に切断する工程を具備したことを特徴とする半導体装置の製造方法。
  7. 主面に形成された配線を備えた配線基板を複数個形成する工程と、
    前記配線を備えた配線基板に前記配線と電気的に接続された半導体素子を搭載させる工程と、
    前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、裏面に接着剤層を形成した導電ビア絶縁基板を複数個形成する工程と、
    前記複数の導電ビア絶縁基板と前記複数の配線基板とを交互に積層させ、前記接着剤によりこれらを接着して積層体を構成し、前記配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程と、
    前記複数の積層体を積層させた状態でこれらを貫通するビアを形成し、このビアに接続電極を形成する工程とを具備し、前記半導体素子と前記チップキャビティ部の内壁との間に形成された空間には前記導電ビア絶縁基板と前記配線基板とを接合する軟性接着材が充填されており、前記配線基板には複数の前記半導体素子を搭載させ、前記導電ビア絶縁基板には複数の前記チップキャビティ部を形成し、これらの前記配線基板と前記導電ビア絶縁基板とを積層して形成した前記積層体を複数個積層して一体化する前記一体化工程の後に前記一体化された積層体を積層方向に切断する工程を具備したことを特徴とする半導体装置の製造方法。
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