JP2001060589A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に絶縁膜にあらかじめ形成し
た溝部に金属膜を形成し、化学機械研磨を用いて溝部以
外の金属を除去することにより、配線を形成する半導体
装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal film in a groove previously formed in an insulating film and removing metal other than the groove using chemical mechanical polishing. And a method of manufacturing a semiconductor device for forming wiring.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化及び高速化
に伴い、微細加工技術が非常に重要な課題になってい
る。特に、電流が流れる配線については、その抵抗値、
エレクトロマイグレーション耐性、加工形状が半導体装
置の性能へ影響することが知られている。2. Description of the Related Art In recent years, as semiconductor devices become more highly integrated and operate at higher speeds, fine processing technology has become a very important issue. In particular, for wiring through which current flows, its resistance value,
It is known that electromigration resistance and a processed shape affect the performance of a semiconductor device.
【０００３】半導体装置の配線材料としてこれまでアル
ミニウムが主に使用され、ドライエッチングによりその
配線加工が行われていた。しかし、高集積化、高速化に
伴い配線材料としてアルミニウムを用いることで次のよ
うな問題が生じてきた。例えば、配線幅が狭くなったた
め配線に流れる電流密度が高くなる。すると、抵抗の高
い配線内アルミニウムの温度が上昇する。配線の温度が
上昇すると、さらに配線抵抗が上昇したり、エレクトロ
マイグレーション耐性が弱くなる。Until now, aluminum has been mainly used as a wiring material for semiconductor devices, and the wiring has been processed by dry etching. However, the use of aluminum as a wiring material with high integration and high speed has caused the following problems. For example, the density of the current flowing through the wiring is increased due to the reduced wiring width. Then, the temperature of the aluminum in the wiring having a high resistance rises. As the temperature of the wiring increases, the wiring resistance further increases and the electromigration resistance decreases.
【０００４】そこで、アルミニウムよりも抵抗の低く、
エレクトロマイグレーション耐性の良好な銅を配線材料
として用いるようになってきた。銅配線の加工について
は、銅のドライエッチングが困難であるため絶縁膜にあ
らかじめ形成した溝部に金属膜を充填し、化学機械研磨
を用いて溝部以外の金属を除去することにより配線を形
成する、いわゆるダマシン法が用いられている。Therefore, the resistance is lower than that of aluminum.
Copper having good electromigration resistance has been used as a wiring material. Regarding the processing of copper wiring, dry etching of copper is difficult, so filling a groove formed in an insulating film in advance with a metal film and forming a wiring by removing metal other than the groove using chemical mechanical polishing, The so-called damascene method is used.
【０００５】図７は従来の半導体装置の製造工程断面図
を示す。図７において１は半導体基板、２はシリコン酸
化膜、３は溝配線、４はタンタルナイトライド（以下、
ＴａＮ）膜、５は銅（以下、Ｃｕ）によるシード膜、６
はメッキ法により形成したＣｕ膜を示している。まず、
図７（ａ）に示すように、半導体基板１上のシリコン酸
化膜２に、配線パターンを有する溝パターン３をドライ
エッチングにより形成する。次に図７（ｂ）に示すよう
に、シリコン酸化膜２上にスパッタ法によりＴａＮ膜
４、Ｃｕ膜５を成膜する。ＴａＮ膜４、Ｃｕ膜５を成膜
後、メッキ法によりＣｕ膜６を堆積すると図７（ｃ）に
示すようになる。次に、化学機械研磨法によって溝部３
以外の金属を除去し、図７（ｄ）に示すような埋め込み
配線が形成される。FIG. 7 is a sectional view showing a manufacturing process of a conventional semiconductor device. In FIG. 7, 1 is a semiconductor substrate, 2 is a silicon oxide film, 3 is a trench wiring, and 4 is a tantalum nitride (hereinafter, referred to as tantalum nitride).
TaN) film, 5 is a seed film made of copper (hereinafter, Cu), 6
Indicates a Cu film formed by a plating method. First,
As shown in FIG. 7A, a groove pattern 3 having a wiring pattern is formed in a silicon oxide film 2 on a semiconductor substrate 1 by dry etching. Next, as shown in FIG. 7B, a TaN film 4 and a Cu film 5 are formed on the silicon oxide film 2 by a sputtering method. After the TaN film 4 and the Cu film 5 are formed, a Cu film 6 is deposited by a plating method, as shown in FIG. Next, the groove 3 is formed by a chemical mechanical polishing method.
By removing the other metals, an embedded wiring as shown in FIG. 7D is formed.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、従来の
方法では、例えば１μｍ以上の広い溝配線領域において
図７（ｃ）に示すようにＣｕ膜６に段差９を生じ、化学
機械研磨をすると図７（ｄ）に示すように広い溝配線部
の金属がより多く除去される。よって、細い溝配線部内
の金属膜の膜厚よりも広い溝配線部における金属膜厚が
薄くなり凹んだ状態になる、いわゆるディッシングと呼
ばれる状態が生じる。配線溝の幅とディッシングの関係
を図８に示す。ディッシング量は配線幅中央部での凹み
量である。配線幅が１μｍ未満ではディッシング量は２
０ｎｍ以下であり問題にはならない量である。しかし配
線溝幅が１μｍ以上になると急激にディッシング量が増
加する。配線の厚みは４００〜５００ｎｍであるので、
配線幅が例えば１０μｍの場合、ディッシング量は配線
膜厚の１０％近くにもなる。However, according to the conventional method, a step 9 is formed in the Cu film 6 in a wide trench wiring region of, for example, 1 μm or more as shown in FIG. As shown in (d), more metal is removed from the wide groove wiring portion. Therefore, a so-called dishing state occurs in which the metal film thickness in the groove wiring portion which is wider than the film thickness of the metal film in the narrow groove wiring portion becomes thin and becomes concave. FIG. 8 shows the relationship between the width of the wiring groove and the dishing. The dishing amount is the amount of depression at the center of the wiring width. If the wiring width is less than 1 μm, the dishing amount is 2
The amount is not more than 0 nm and does not cause any problem. However, when the wiring groove width is 1 μm or more, the dishing amount sharply increases. Since the thickness of the wiring is 400-500 nm,
When the wiring width is, for example, 10 μm, the dishing amount is close to 10% of the wiring film thickness.
【０００７】ディッシングが生じると、広い溝配線部の
配線断面積が設計値よりも小さくなるために、設計通り
に半導体装置を使用すると電流密度が増加する。よっ
て、配線の温度が上昇し電気抵抗が高くなる、或いはエ
レクトロマイグレーション耐性が劣化する等の問題を生
じる。また極端な場合には広い溝パターンの中央部では
Ｃｕが存在しないこともある。そこで、電解メッキ、化
学機械研磨工程によってＣｕ膜を形成する際に、配線膜
厚を設計通りに保持することは非常に重要な課題であ
る。When dishing occurs, the wiring cross-sectional area of the wide groove wiring portion becomes smaller than a design value, and therefore, when a semiconductor device is used as designed, the current density increases. Therefore, there arise problems such as an increase in the temperature of the wiring and an increase in the electric resistance or a deterioration in the electromigration resistance. In an extreme case, Cu may not be present at the center of the wide groove pattern. Therefore, when forming the Cu film by the electrolytic plating and the chemical mechanical polishing process, it is a very important issue to keep the wiring film thickness as designed.
【０００８】本課題に関しては例えば特開平６−３１８
５９０号には、広い配線パターンを形成する際に、広い
配線パターンに柱状またはスリット状に絶縁膜を残した
のち、金属を埋め込み化学機械研磨する方法が開示され
ている。しかし、この方法では、広い配線パターン内部
に絶縁膜による柱やスリットが残るため、例えば配線抵
抗が変化したり、上層の配線とを接続するヴィアホール
の配置に制限が生じる等の問題が発生する。[0008] Regarding this problem, see, for example, Japanese Patent Laid-Open No. 6-318.
No. 590 discloses a method of forming a wide wiring pattern, leaving an insulating film in a columnar or slit shape in the wide wiring pattern, and then embedding a metal and performing chemical mechanical polishing. However, according to this method, since columns and slits made of an insulating film remain inside a wide wiring pattern, there arise problems such as a change in wiring resistance and a restriction on the arrangement of via holes connecting the upper layer wiring. .
【０００９】本発明は、配線幅の広い領域と細い領域が
混在する半導体装置の配線層において、化学機械研磨後
のディッシングを防止することで、幅の広い領域と細い
領域の溝配線内の銅膜厚を等しくし、所望の電気特性が
得られるようにすることを目的とする。According to the present invention, in a wiring layer of a semiconductor device in which a wide wiring area and a narrow wiring area are mixed, dishing after chemical mechanical polishing is prevented, so that copper in a wide wiring wiring and a narrow wiring groove is formed. It is an object of the present invention to make film thicknesses equal and to obtain desired electric characteristics.
【００１０】[0010]
【課題を解決するための手段】上記課題に鑑み、本発明
の半導体装置の製造方法は、埋め込みによる溝配線の形
成において、所定の幅以上の配線パターン部分にさらに
他の平坦化用パターンを形成することで、広い配線パタ
ーン部分の開口領域を実質的に低減し、化学機械研磨を
行う前の基板表面に広い段差が生じないようにするもの
である。ここで配線パターン部分に形成されるパターン
は埋め込み配線に用いる金属と同種のもので形成されて
いる。SUMMARY OF THE INVENTION In view of the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention provides a method of forming a trench wiring by embedding, further forming another flattening pattern in a wiring pattern portion having a predetermined width or more. By doing so, the opening area of the wide wiring pattern portion is substantially reduced, and a wide step is not generated on the substrate surface before performing the chemical mechanical polishing. Here, the pattern formed in the wiring pattern portion is formed of the same type as the metal used for the embedded wiring.
【００１１】また本発明の半導体装置の製造方法は、感
光性材料による開口パターンを所定の幅以上の広い配線
パターンに形成し、これマスクとして例えばメッキ法に
より銅または銅合金等の金属膜を開口パターン内に選択
的に成膜することで、化学機械研磨前の広い配線上の金
属膜厚を厚くして、広い配線部以外の部分の金属膜厚を
等しくし、研磨後における広い溝配線内部の金属の膜減
り、すなわちディッシングをなくしたものである。In the method of manufacturing a semiconductor device according to the present invention, an opening pattern made of a photosensitive material is formed in a wide wiring pattern having a predetermined width or more, and a metal film such as copper or a copper alloy is formed as a mask by plating, for example. By selectively forming a film in the pattern, the metal film thickness on the wide wiring before chemical mechanical polishing is increased, the metal film thickness on the parts other than the wide wiring part is made equal, and the inside of the wide groove wiring after polishing is increased. In other words, dishing is eliminated.
【００１２】さらに、本発明の半導体装置の製造方法
は、感光性材料によるパターンを所定の値以上の広い配
線パターン内に形成し、その上に金属膜を形成した後、
化学機械研磨法で平坦化して感光性材料によるパターン
を露出させ、この感光性材料によるパターンを除去する
ことで、広い配線パターンの開口領域を実質的に低減さ
せた後、更に金属膜を形成し、化学機械研磨を行うこと
で、研磨後における広い溝配線内部の金属の膜減り、す
なわちディッシングをなくしたものである。Further, according to the method of manufacturing a semiconductor device of the present invention, a pattern made of a photosensitive material is formed in a wide wiring pattern having a predetermined value or more, and a metal film is formed thereon.
After flattening by a chemical mechanical polishing method to expose a pattern made of a photosensitive material and removing the pattern made of the photosensitive material, an opening area of a wide wiring pattern is substantially reduced, and then a metal film is formed. By performing chemical mechanical polishing, the metal film inside the wide trench wiring after polishing is reduced, that is, dishing is eliminated.
【００１３】なお図８より明らかなように、所定の値以
上の配線パターンとしては１μｍ以上の配線パターンで
あることが好ましい。As apparent from FIG. 8, the wiring pattern having a predetermined value or more is preferably a wiring pattern having a size of 1 μm or more.
【００１４】さて、広い配線パターン内に付加的に第二
のパターンを形成する方法としては、例えば特開平１０
−１８９５０６号公報が挙げられる。これは配線間に埋
め込もうとする絶縁膜上に、研磨速度の遅い膜を形成し
てから化学機械研磨を行うことで、ディッシングを防止
しようというものである。この先行例は、埋め込みに用
いる絶縁膜とは異なる膜を用いるものであり、また埋め
込まれる材料が金属膜でないという点で本願発明とは異
なる。さらにこの先行例では化学機械研磨により第二の
パターンを形成している点で本願発明と異なる。また、
特開平１０−２２３７２号公報には広い溝部分に酸化膜
パターンを形成して化学機械研磨時の段差を緩和する方
法が開示されている。この先行例は分離領域の形成方法
であり、埋め込み膜が絶縁膜であるという点で、さらに
発明の目的が狭い溝部分でのボイドの発生を抑制するも
のであるという点で本願発明と異なる。As a method of additionally forming a second pattern in a wide wiring pattern, for example, Japanese Patent Laid-Open No.
-189506. This is to prevent dishing by forming a film having a low polishing rate on an insulating film to be embedded between wirings and then performing chemical mechanical polishing. This prior example uses a film different from the insulating film used for filling, and differs from the present invention in that the material to be filled is not a metal film. Further, this prior example is different from the present invention in that the second pattern is formed by chemical mechanical polishing. Also,
Japanese Patent Application Laid-Open No. 10-22372 discloses a method of forming an oxide film pattern in a wide groove portion to reduce a step during chemical mechanical polishing. This prior example is a method for forming an isolation region, which differs from the present invention in that the buried film is an insulating film and the object of the invention is to suppress the generation of voids in a narrow groove portion.
【００１５】またダマシン法で金属配線を形成するとい
う点では特開平８−２９８２８５号公報が挙げられる。
これはタングステン膜を狭い配線溝内に埋め込み、広い
配線溝にはタングステンと銅の積層膜を形成して広い配
線溝の抵抗値を低減しようというものである。この先行
例では銅を化学機械研磨する際に広い配線部分が凹んだ
ままなので、ディッシングを避けることができないとい
う点で本願発明と異なる。Japanese Patent Application Laid-Open No. 8-298285 discloses a method of forming a metal wiring by a damascene method.
In this method, a tungsten film is embedded in a narrow wiring groove, and a laminated film of tungsten and copper is formed in the wide wiring groove to reduce the resistance value of the wide wiring groove. This prior example differs from the present invention in that dishing cannot be avoided because a wide wiring portion remains concave when copper is chemically and mechanically polished.
【００１６】[0016]
【発明の実施の形態】（実施の形態１）以下、本発明の
第一の実施の形態について図面を参照しながら説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (Embodiment 1) Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
【００１７】図１は本発明の第一の実施の形態における
半導体製造装置の製造工程を示す図である。図１におい
て１０１はトランジスタ素子や容量素子等の集積回路を
構成する各素子（図には示していない）が形成された半
導体基板、１０２は絶縁膜であるシリコン酸化膜、１０
３は溝状に形成される配線パターン、１０４はバリア膜
であるＴａＮ膜、１０５は第一金属膜である電解メッキ
のシード膜として機能するＣｕ（銅）膜、１０６は第二
金属膜である第一のＣｕメッキ膜、１０７は感光性材料
であるフォトレジストによる開口パターン、１０８はエ
ネルギービームを遮るためのマスク、１０９は段差、１
１０はエネルギービームである露光光、１１１は第三金
属膜である第二のＣｕメッキ膜である。FIG. 1 is a view showing a manufacturing process of a semiconductor manufacturing apparatus according to a first embodiment of the present invention. In FIG. 1, reference numeral 101 denotes a semiconductor substrate on which elements (not shown) constituting an integrated circuit such as a transistor element and a capacitor element are formed; 102, a silicon oxide film as an insulating film;
Reference numeral 3 denotes a wiring pattern formed in a groove shape; 104, a TaN film as a barrier film; 105, a Cu (copper) film serving as a seed film for electrolytic plating as a first metal film; and 106, a second metal film. The first Cu plating film, 107 is an opening pattern made of a photoresist as a photosensitive material, 108 is a mask for blocking an energy beam, 109 is a step, 1
Reference numeral 10 denotes exposure light that is an energy beam, and 111 denotes a second Cu plating film that is a third metal film.
【００１８】まず、図１（ａ）に示すように、半導体基
板１０１上に０．７μｍのシリコン酸化膜１０２を形成
し、フォトエッチング法により、シリコン酸化膜１０２
上に、配線パターンである溝パターン１０３を形成す
る。この溝パターンは様々な配線幅を有している。本発
明ではパターン幅（配線溝幅）が１μｍ未満のものを細
い溝配線、１μｍ以上のものを広い溝配線とする。ここ
では配線幅０．３μｍと１０μｍの場合について説明す
る。また溝パターンの深さは０．４μｍである。First, as shown in FIG. 1A, a silicon oxide film 102 having a thickness of 0.7 μm is formed on a semiconductor substrate 101, and the silicon oxide film 102 is formed by a photo-etching method.
A groove pattern 103 which is a wiring pattern is formed thereon. This groove pattern has various wiring widths. In the present invention, those having a pattern width (wiring groove width) of less than 1 μm are defined as thin groove wirings, and those having a pattern width of 1 μm or more are defined as wide groove wirings. Here, the case where the wiring widths are 0.3 μm and 10 μm will be described. The depth of the groove pattern is 0.4 μm.
【００１９】次に、図１（ｂ）に示すように、形成され
た溝配線パターン１０３上に、バリア膜１０４としてス
パッタにより窒化タンタル（以下、ＴａＮ）膜を０．０
３５μｍ成膜する。ここでバリア膜としてスパッタによ
るＴａＮ膜としているが、ＴａＮ膜は一例であって、バ
リア膜の材料、膜厚は第一金属膜１０５や第二金属膜１
０６であるＣｕのシリコン酸化膜１０２への拡散を抑制
できる膜厚であって導電性膜であればよい。例えば、バ
リア膜としてＣＶＤ法により成膜された窒化チタン（以
下、ＴｉＮ）膜を０．０１μｍ用いてもよい。Next, as shown in FIG. 1B, a tantalum nitride (hereinafter, referred to as TaN) film is formed as a barrier film 104 on the formed trench wiring pattern 103 by sputtering.
35 μm is formed. Here, a TaN film formed by sputtering is used as the barrier film. However, the TaN film is an example, and the material and the thickness of the barrier film are the first metal film 105 and the second metal film 1.
It is sufficient that the conductive film has a thickness that can suppress the diffusion of Cu into the silicon oxide film 102. For example, as the barrier film, a titanium nitride (hereinafter, TiN) film formed by a CVD method may be used to have a thickness of 0.01 μm.
【００２０】次に、バリア膜１０４を成膜後、真空中で
その半導体基板を保持したまま、シード膜１０５である
Ｃｕをスパッタ法により０．１５μｍ成膜する。ここで
シード膜はスパッタ法により０．１５μｍ形成したが、
次のメッキ工程においてシード膜に電流が流れて銅が堆
積される膜厚であれば、他の膜厚でもよい。Next, after the barrier film 104 is formed, Cu as the seed film 105 is formed to a thickness of 0.15 μm by sputtering while holding the semiconductor substrate in a vacuum. Here, the seed film was formed to a thickness of 0.15 μm by a sputtering method.
Other film thicknesses may be used as long as current flows through the seed film and copper is deposited in the next plating step.
【００２１】シード膜１０５成膜後、図１（ｃ）に示す
ように、硫酸銅を主成分とするメッキ液を用いた電解メ
ッキ法により一回目のＣｕメッキ膜１０６を電流密度１
０ｍＡ／ｃｍ2にて例えば０．５μｍ成膜する。この膜
厚において配線幅０．３μｍの細い配線溝を埋め込むこ
とができる。一方広い１０μｍ幅の溝配線部において
は、図１（ｃ）に示すようにほぼ溝配線の深さに相当す
る０．４μｍの段差１０９が生じている。ここで、電流
密度は５〜３０ｍＡ／ｃｍ2で、Ｃｕが堆積される電流
密度であれば問題はない。Ｃｕメッキ堆積膜厚について
も０．５μｍとしているが、０．３μｍの配線パターン
を埋め込むことができる膜厚であればよい。After the seed film 105 is formed, as shown in FIG. 1C, the first Cu plating film 106 is formed at a current density of 1 by an electrolytic plating method using a plating solution containing copper sulfate as a main component.
For example, a 0.5 μm film is formed at 0 mA / cm 2 . At this film thickness, a thin wiring groove having a wiring width of 0.3 μm can be buried. On the other hand, in the wide trench wiring portion having a width of 10 μm, as shown in FIG. 1C, a step 109 of 0.4 μm substantially corresponding to the depth of the trench wiring is generated. Here, the current density is 5 to 30 mA / cm 2 , and there is no problem as long as the current density allows Cu to be deposited. Although the Cu plating deposition film thickness is also 0.5 μm, any film thickness that can embed a 0.3 μm wiring pattern may be used.
【００２２】電解メッキ後、図１（ｄ）に示すように感
光性材料１０７として膜厚１μｍのポジ型フォトレジス
トをＣｕメッキ膜１０６の表面に塗布する。次に、図１
（ｄ）に示すように、ＫｒＦエキシマレーザー光１１０
を１０μｍの広い溝配線の上部に例えば９μｍ幅で照射
する。照射した溝配線内の感光性材料をアルカリ性溶液
にて現像後の工程断面図を図２（ｅ）に示す。このとき
１０μｍ幅の広い溝配線の側壁には側壁からのフォトレ
ジストの膜厚が１μｍ未満で、側壁を被覆するようにパ
ターンニングする。本実施の形態では側壁部でのフォト
レジスト１０７の膜厚は約０．５μｍである。After the electrolytic plating, as shown in FIG. 1D, a 1 μm-thick positive type photoresist as a photosensitive material 107 is applied to the surface of the Cu plating film 106. Next, FIG.
As shown in (d), the KrF excimer laser beam 110
Is applied to the upper portion of the 10 μm wide groove wiring with a width of, for example, 9 μm. FIG. 2E is a cross-sectional view showing a process after developing the photosensitive material in the irradiated trench wiring with an alkaline solution. At this time, patterning is performed on the side wall of the trench wiring having a width of 10 μm so that the thickness of the photoresist from the side wall is less than 1 μm and covers the side wall. In this embodiment, the thickness of the photoresist 107 on the side wall is about 0.5 μm.
【００２３】次に、図２（ｆ）に示すように、溝配線部
のみ２回目の電解メッキ工程により段差１０９分の膜厚
０．４μｍのＣｕ膜１１１を２０ｍＡ／ｃｍ2の条件で
約５０秒間堆積する。このメッキ工程を経ることで、所
定の幅（ここでは１μｍ）以上の溝パターン上にＣｕ膜
１１１によるパターンが形成されたことになる。Next, as shown in FIG. 2F, a 0.4 μm-thick Cu film 111 having a step height of 109 and a thickness of about 50 μm is formed under the condition of 20 mA / cm 2 by a second electrolytic plating process only for the trench wiring portion. Deposit for seconds. Through this plating step, a pattern of the Cu film 111 is formed on the groove pattern having a predetermined width (here, 1 μm) or more.
【００２４】ここで、広い溝配線の側壁をフォトレジス
トにより被覆しなかった場合の問題について図６を参照
しながら説明する。図６（ａ）にフォトレジスト除去後
の工程断面図を示す。この状態から、２回目の電解メッ
キを行うと図６（ｂ）に示すように溝配線側壁からＣｕ
膜４１１が成長する。やがて、図６（ｃ）に示すように
溝配線の側壁部にＣｕ膜が厚く形成され平坦なＣｕ膜を
成膜できなくなる。よって、溝配線の側壁をフォトレジ
ストで被覆することは重要な工程である。Here, the problem when the side wall of the wide groove wiring is not covered with the photoresist will be described with reference to FIG. FIG. 6A is a sectional view showing a step after the photoresist is removed. From this state, when the second electrolytic plating is performed, as shown in FIG.
A film 411 grows. Eventually, as shown in FIG. 6C, a thick Cu film is formed on the side wall of the trench wiring, so that a flat Cu film cannot be formed. Therefore, covering the side wall of the trench wiring with the photoresist is an important step.
【００２５】２回目の電解メッキ後、例えばプラズマア
ッシングや薬液によりフォトレジスト４０７を除去す
る。以上のような工程を経ることで、図２(ｇ)に示すよ
うに化学機械研磨前に広い段差のない平坦なＣｕ膜が形
成されていることがわかる。After the second electrolytic plating, the photoresist 407 is removed by, for example, plasma ashing or a chemical solution. Through the steps described above, it can be seen that a flat Cu film without a wide step is formed before the chemical mechanical polishing as shown in FIG.
【００２６】ここで、２回目の電解メッキによるＣｕ膜
１１１の膜厚を０．４μｍとしているが、配線段差１０
９の生じた膜厚分のみＣｕを堆積すればよい。またフォ
トレジスト７の塗布膜厚を１μｍとしているが、Ｃｕの
堆積時間内に感光性材料がメッキ液である硫酸銅に溶解
して広い溝配線部底の１回目のＣｕ膜１０６の表面が露
出しない膜厚であればよい。さらにここでは、電解メッ
キ法を用いているが、無電解メッキ法によるＣｕの成膜
も可能である。Here, the thickness of the Cu film 111 formed by the second electrolytic plating is set to 0.4 μm.
It is sufficient to deposit Cu only for the film thickness in which No. 9 occurs. Although the coating thickness of the photoresist 7 is 1 μm, the photosensitive material dissolves in the copper sulfate as a plating solution within the Cu deposition time, and the surface of the first Cu film 106 at the bottom of the wide groove wiring portion is exposed. Any film thickness may be used. Further, although the electrolytic plating method is used here, a Cu film can be formed by an electroless plating method.
【００２７】フォトレジスト１０７を除去後、溝部以外
の第二回目のメッキによるＣｕ膜１１１、第一回目のメ
ッキによるＣｕ膜１０６、シード膜であるＣｕ膜１０
５、バリア膜であるＴａＮ膜１０４を化学機械研磨によ
り研磨することにより図２（ｈ）に示すような配線を形
成することができる。このとき、化学機械研磨でＣｕ膜
１１１及びＣｕ膜１０６を研磨する際に、同種の金属を
研磨している。このため研磨に用いるスラリー中に不純
物が混じることがなく、安定した研磨状態を維持でき
る。After removing the photoresist 107, the Cu film 111 other than the groove portion by the second plating, the Cu film 106 by the first plating, and the Cu film 10 as a seed film
5. By polishing the TaN film 104 as a barrier film by chemical mechanical polishing, a wiring as shown in FIG. 2H can be formed. At this time, when polishing the Cu film 111 and the Cu film 106 by chemical mechanical polishing, the same kind of metal is polished. Therefore, no impurities are mixed in the slurry used for polishing, and a stable polishing state can be maintained.
【００２８】以上の方法により、広い溝配線、細い溝配
線領域の混在する配線において、広い溝配線部のＣｕ膜
の膜減りを抑制し埋め込み配線を形成した。By the above-described method, in a wiring in which a wide groove wiring and a narrow groove wiring region are mixed, the reduction of the Cu film in the wide groove wiring portion is suppressed, and a buried wiring is formed.
【００２９】なお第一のＣｕ膜１０６の形成方法として
メッキ法を用いているが、スパッタ法やＣＶＤ法を用い
ることもでき、そのときは第一金属膜１０５として用い
ているＣｕシード膜１０５は成膜しなくてもよい。その
場合に限り、例えばバリア金属膜１０４上にスパッタ法
やＣＶＤ法によりＣｕ膜を成膜し、その上に、フォトレ
ジスト１０７を塗布という工程を経る。また第三金属膜
であるＣｕ膜１１１の形成にメッキ法を用いて、レジス
トによる開口パターン１０７内に選択的にＣｕを形成し
たが、ＣＶＤ法やスパッタでＣｕを形成し、いわゆるリ
フトオフ法でＣｕ膜１１１によるパターンを形成しても
よい。このリフトオフ法はメッキ法の適用が困難な金属
に対して用いると有効である。Although the plating method is used as a method for forming the first Cu film 106, a sputtering method or a CVD method can also be used. In this case, the Cu seed film 105 used as the first metal film 105 is It is not necessary to form a film. Only in that case, for example, a Cu film is formed on the barrier metal film 104 by a sputtering method or a CVD method, and a photoresist 107 is applied thereon. Further, Cu was selectively formed in the resist opening pattern 107 by using a plating method for forming the Cu film 111 as the third metal film, but Cu was formed by a CVD method or sputtering, and Cu was formed by a so-called lift-off method. A pattern using the film 111 may be formed. This lift-off method is effective when used for a metal to which the plating method is difficult to apply.
【００３０】（実施の形態２）以下、本発明の第二の実
施の形態について図面を参照しながら説明する。(Embodiment 2) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
【００３１】図３は本発明の第二の実施の形態における
半導体製造装置の製造工程を示す図である。図３におい
て２０１はトランジスタ素子や容量素子等の集積回路を
構成する各素子（図には示していない）が形成された半
導体基板、２０２は絶縁膜であるシリコン酸化膜、２０
３は溝配線、２０４はバリア膜であるＴａＮ膜、２０５
は第一金属膜である電解メッキのシード膜として機能す
るＣｕ（銅）膜、２０６は第二金属膜である第一のＣｕ
メッキ膜、２０７は感光性材料、２０９は段差、２１１
は第三の金属膜である第二のＣｕメッキ膜である。FIG. 3 is a view showing a manufacturing process of a semiconductor manufacturing apparatus according to a second embodiment of the present invention. In FIG. 3, reference numeral 201 denotes a semiconductor substrate on which elements (not shown) forming an integrated circuit such as a transistor element and a capacitor element are formed; 202, a silicon oxide film as an insulating film;
3 is a trench wiring, 204 is a TaN film as a barrier film, 205
Is a Cu (copper) film functioning as a seed film for electrolytic plating as a first metal film, and 206 is a first Cu film as a second metal film.
Plating film, 207 is a photosensitive material, 209 is a step, 211
Is a second Cu plating film which is a third metal film.
【００３２】まず、図３（ａ）に示すように、半導体基
板２０１上に０．７μｍのシリコン酸化膜２０２を形成
し、フォトエッチング法により、シリコン酸化膜２０２
上に溝配線パターン２０３を形成する。この溝パターン
は様々な配線幅を有している。本発明ではパターン幅
（配線溝幅）が１μｍ未満のものを細い溝配線、１μｍ
以上のものを広い溝配線とする。ここでは配線幅０．３
μｍと１０μｍの場合について説明する。また溝パター
ンの深さは０．４μｍである。First, as shown in FIG. 3A, a 0.7 μm silicon oxide film 202 is formed on a semiconductor substrate 201, and the silicon oxide film 202 is formed by a photo-etching method.
A groove wiring pattern 203 is formed thereon. This groove pattern has various wiring widths. In the present invention, a thin groove wiring having a pattern width (wiring groove width) of less than 1 μm
The above is a wide groove wiring. Here, the wiring width is 0.3
The case of μm and 10 μm will be described. The depth of the groove pattern is 0.4 μm.
【００３３】次に、図３（ｂ）に示すように、形成され
た溝配線パターン２０３上に、バリア膜２０４としてス
パッタ法により０．０３５μｍのＴａＮ膜を成膜する。
ここでバリア膜としてスパッタ法によるＴａＮ膜として
いるが、ＴａＮ膜は一例であって、バリア膜の材料、膜
厚は第一金属膜２０５や第二金属膜２０６であるＣｕの
シリコン酸化膜２０２への拡散を抑制できる膜厚であっ
て導電性膜であればよいことはいうまでもない。例え
ば、バリア膜としてＣＶＤ法により成膜されたＴｉＮ膜
を０．０１μｍ用いてもよい。Next, as shown in FIG. 3B, a 0.035 μm TaN film is formed as a barrier film 204 on the formed trench wiring pattern 203 by a sputtering method.
Here, a TaN film formed by a sputtering method is used as the barrier film. However, the TaN film is an example, and the material and the thickness of the barrier film are changed to the Cu silicon oxide film 202 which is the first metal film 205 and the second metal film 206. It is needless to say that any conductive film may be used as long as the film thickness can suppress the diffusion of the conductive film. For example, a TiN film formed by a CVD method with a thickness of 0.01 μm may be used as the barrier film.
【００３４】次に、ＴａＮ膜２０４を成膜後、真空中で
その半導体基板を保持したまま、シード膜２０５である
Ｃｕをスパッタ法により０．１５μｍ成膜する。ここで
シード膜はスパッタ法により０．１５μｍ形成したが、
以降のメッキ工程においてシード膜に電流が流れて銅が
堆積される膜厚であれば、他の膜厚でもよい。Next, after forming the TaN film 204, Cu as the seed film 205 is formed to a thickness of 0.15 μm by sputtering while holding the semiconductor substrate in a vacuum. Here, the seed film was formed to a thickness of 0.15 μm by a sputtering method.
Other film thicknesses may be used as long as current flows through the seed film and copper is deposited in the subsequent plating process.
【００３５】次に図３（ｃ）に示すように、感光性材料
として膜厚１μｍのポジ型フォトレジスト２０７を塗布
し、ＫｒＦエキシマレーザー光を１０μｍの広い配線の
上部に９μｍ幅で照射した後、アルカリ性溶液にて現像
する。このとき、１０μｍ幅の広い溝配線の側壁には側
壁からの感光性材料の膜厚が１μｍ未満でかつ側壁を被
覆するようにパターンニングする。このとき、側壁がフ
ォトレジストで十分被覆されていない場合には、第一の
実施の形態で図４を用いて説明したような不具合が生じ
る。本実施の形態では側壁部でのフォトレジスト２０７
の膜厚は約０．５μｍである。Next, as shown in FIG. 3C, a 1 μm-thick positive type photoresist 207 is applied as a photosensitive material, and a KrF excimer laser beam is applied to the upper portion of a 10 μm wide wiring with a 9 μm width. Develop with an alkaline solution. At this time, patterning is performed so that the film thickness of the photosensitive material from the side wall is less than 1 μm and covers the side wall of the trench wiring having a width of 10 μm. At this time, if the side walls are not sufficiently covered with the photoresist, the problem described in the first embodiment with reference to FIG. 4 occurs. In this embodiment, the photoresist 207 on the side wall portion is used.
Is about 0.5 μm.
【００３６】次に、図３（ｄ）に示すように、フォトレ
ジストで開口した部分に１回目の電解メッキ工程により
段差分の膜厚約０．３５μｍのＣｕ膜２０６を２０ｍＡ
／ｃｍ２の条件で約５０秒間堆積する。このメッキ工程
を経ることで、所定の幅以上の溝パターン上にＣｕ膜２
０６によるパターンが形成されたことになる。Next, as shown in FIG. 3D, a Cu film 206 having a step difference of about 0.35 μm is formed on the portion opened with the photoresist by a first electrolytic plating step to a thickness of 20 mA.
/ Cm 2 for about 50 seconds. Through this plating step, the Cu film 2 is formed on the groove pattern having a predetermined width or more.
06 has been formed.
【００３７】ここで、１回目の電解メッキによるＣｕ膜
２０６の膜厚を０．３５μｍとしているが、配線段差３
０９の膜厚分程度にＣｕ膜を堆積すればよい。またフォ
トレジスト２０７の塗布膜厚を１μｍとしているが、Ｃ
ｕ膜２０６の堆積時間内に感光性材料がメッキ液である
硫酸銅に溶解して広い溝配線部の側壁が露出しない膜厚
であればよい。さらにここでは、電解メッキ法を用いて
いるが、無電解メッキ法によるＣｕの成膜も可能であ
る。Here, the thickness of the Cu film 206 formed by the first electrolytic plating is set to 0.35 μm.
A Cu film may be deposited to a thickness of about 09. The thickness of the photoresist 207 is set to 1 μm.
Any film thickness may be used as long as the photosensitive material dissolves in the plating solution of copper sulfate during the deposition time of the u film 206 and the side wall of the wide groove wiring portion is not exposed. Further, although the electrolytic plating method is used here, a Cu film can be formed by an electroless plating method.
【００３８】次に、図３（ｅ）に示すように例えばプラ
ズマアッシングや薬液により感光性材料２０７を除去す
る。Next, as shown in FIG. 3E, the photosensitive material 207 is removed by, for example, plasma ashing or a chemical solution.
【００３９】更に図３（ｆ）に示すように、２回目の電
解メッキ工程により膜厚０．４μｍのＣｕ膜２１１を２
０ｍＡ／ｃｍ2の条件で約５０秒間堆積する。このメッ
キ工程により、溝配線以外と、溝配線パターン２０３の
うち１μｍ未満の細い配線部および、１μｍ以上の幅を
有する溝配線パターンに形成したＣｕ膜によるパターン
２０６と段差の間隙部にＣｕが形成される。このとき、
広い段差の原因となる１μｍ以上の溝部や凹み部が存在
しないので、２回目のメッキを経た後の基板表面はほぼ
平坦である。Further, as shown in FIG. 3F, a Cu film 211 having a thickness of 0.4 μm is formed by a second electrolytic plating process.
Deposition is performed for about 50 seconds under the condition of 0 mA / cm 2 . By this plating process, Cu is formed in a gap between the step 206 and the pattern 206 formed by the Cu film formed in the thin wiring portion having a width of less than 1 μm and the width of 1 μm or more in the groove wiring pattern 203 other than the groove wiring. Is done. At this time,
Since there is no groove or dent of 1 μm or more that causes a wide step, the substrate surface after the second plating is almost flat.
【００４０】次に溝部以外の第二回目のメッキによるＣ
ｕ膜２１１、第一回目のメッキによるＣｕ膜２０６、シ
ードＣｕ膜２０５、ＴａＮ膜２０４を化学機械研磨によ
り研磨することにより図３（ｇ）に示すような配線を形
成することができる。このとき、化学的機械研磨により
Ｃｕ膜２０６及びＣｕ膜２０５を研磨する際に、同種の
金属を研磨している。このため研磨に用いるスラリー中
に不純物が混じることがなく、安定した研磨状態を維持
できる。Next, C by the second plating except for the groove portion
By polishing the u film 211, the Cu film 206 formed by the first plating, the seed Cu film 205, and the TaN film 204 by chemical mechanical polishing, a wiring as shown in FIG. 3G can be formed. At this time, when polishing the Cu film 206 and the Cu film 205 by chemical mechanical polishing, the same kind of metal is polished. Therefore, no impurities are mixed in the slurry used for polishing, and a stable polishing state can be maintained.
【００４１】以上の方法により、広い溝配線、細い溝配
線領域の混在する配線において、広い溝配線部のＣｕ膜
の膜減りを抑制し埋め込み配線を形成した。By the above-described method, in a wiring in which a wide groove wiring and a narrow groove wiring region are mixed, the reduction in the thickness of the Cu film in the wide groove wiring portion is suppressed, and a buried wiring is formed.
【００４２】なお第二のＣｕ膜２１１の形成方法として
メッキ法を用いているが、スパッタ法やＣＶＤ法を用い
ることもできる。また第二金属膜であるＣｕ膜２０６の
形成にメッキ法を用いて、レジストによる開口パターン
２０７内に選択的にＣｕを形成したが、ＣＶＤ法やスパ
ッタでＣｕを形成し、いわゆるリフトオフ法でＣｕ膜２
０６によるパターンを形成してもよい。このリフトオフ
法はメッキ法の適用が困難な金属に対して用いると有効
である。Although the plating method is used as the method for forming the second Cu film 211, a sputtering method or a CVD method may be used. Further, Cu was selectively formed in the opening pattern 207 by the resist using a plating method for forming the Cu film 206 as the second metal film. However, Cu was formed by a CVD method or sputtering, and Cu was formed by a so-called lift-off method. Membrane 2
06 may be formed. This lift-off method is effective when used for a metal to which the plating method is difficult to apply.
【００４３】（実施の形態３）以下本発明の第三の実施
の形態について図面を参照しながら説明する。(Embodiment 3) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
【００４４】図４は本発明の第三の実施の形態における
半導体製造装置の製造工程を示す図である。FIG. 4 is a view showing a manufacturing process of a semiconductor manufacturing apparatus according to the third embodiment of the present invention.
【００４５】図４において３０１はトランジスタ素子や
容量素子等の集積回路を構成する各素子（図には示して
いない）が形成された半導体基板、３０２は絶縁膜であ
るシリコン酸化膜、３０３は溝配線、３０４は導電性膜
であるＴｉＮ膜、３０５は感光性材料、３０６はエネル
ギービームを遮るマスク、３０７はエネルギービームで
ある露光光、３０８は第一金属膜であるＣｕ膜、３０９
は第二金属膜であるＣｕ膜である。In FIG. 4, reference numeral 301 denotes a semiconductor substrate on which elements (not shown) constituting an integrated circuit such as a transistor element and a capacitor are formed; 302, a silicon oxide film as an insulating film; Wiring, 304, a TiN film as a conductive film, 305, a photosensitive material, 306, a mask for blocking an energy beam, 307, exposure light as an energy beam, 308, a Cu film as a first metal film, 309
Is a Cu film as a second metal film.
【００４６】まず、図４（ａ）に示すように、半導体基
板３０１上に０．７μｍのシリコン酸化膜３０２を形成
し、前記シリコン酸化膜３０２をドライエッチングする
ことで、配線幅０．３μｍと１０μｍ、深さ０．４μｍ
の溝配線パターン３０３を形成する。この溝パターンは
様々な配線幅を有している。本発明ではパターン幅（配
線溝幅）が１μｍ未満のものを細い溝配線、１μｍ以上
のものを広い溝配線とする。ここでは配線幅０．３μｍ
と１０μｍの場合について説明する。First, as shown in FIG. 4A, a 0.7 μm silicon oxide film 302 is formed on a semiconductor substrate 301, and the silicon oxide film 302 is dry-etched to have a wiring width of 0.3 μm. 10 μm, depth 0.4 μm
Is formed. This groove pattern has various wiring widths. In the present invention, those having a pattern width (wiring groove width) of less than 1 μm are defined as thin groove wirings, and those having a pattern width of 1 μm or more are defined as wide groove wirings. Here, the wiring width is 0.3 μm
And the case of 10 μm will be described.
【００４７】次に、図４（ｂ）に示すように、形成され
た溝配線パターン３０３上に、導電性膜の膜３０４とし
てスパッタ法により０．０１μｍのＴｉＮ膜を成膜す
る。ここで導電性膜としてスパッタ法による膜厚０．０
１μｍのＴｉＮ膜としているが、ＴｉＮ膜は一例であ
る。よって、導電性膜の材料、膜厚は第一金属膜３０８
や第二金属膜３０９であるＣｕのシリコン酸化膜３０２
への拡散を抑制できる材料および膜厚であればよいこと
はいうまでもない。例えば、バリア膜としてＣＶＤ法に
より成膜された膜厚０．０３５μｍのＴａＮ膜でもよ
い。Next, as shown in FIG. 4B, a 0.01 μm TiN film is formed as a conductive film 304 on the formed trench wiring pattern 303 by a sputtering method. Here, as the conductive film, a film thickness of 0.0
Although a 1 μm TiN film is used, the TiN film is an example. Therefore, the material and thickness of the conductive film are the same as those of the first metal film 308.
And the silicon oxide film 302 of Cu which is the second metal film 309
It is needless to say that any material and film thickness that can suppress diffusion into the substrate may be used. For example, a TaN film having a thickness of 0.035 μm formed by a CVD method may be used as the barrier film.
【００４８】次に、バリア膜成膜後、図４（ｃ）に示す
様に感光性材料として膜厚０．５μｍのポジ型フォトレ
ジスト３０５を塗布する。フォトマスク３０６を通して
ＫｒＦエキシマレーザー光３０７をフォトレジスト３０
５に照射し、アルカリ性溶液にて現像することで、図４
（ｄ）に示すように、幅１０μｍの広い溝配線内に１．
０μｍピッチで幅０．５μｍのスリット状のフォトレジ
ストパターンを形成する。この時のパターン間幅は０．
５μｍである。ここで、フォトレジスト３０５の膜厚を
０．５μｍとしているが、溝配線内部のスリット状に残
ったフォトレジスト３０５の膜厚が、溝配線の深さと導
電性膜の膜厚の和、ここでは約０．４１μｍよりも厚い
膜厚であればよい。Next, after forming the barrier film, a positive photoresist 305 having a thickness of 0.5 μm is applied as a photosensitive material as shown in FIG. A KrF excimer laser beam 307 is applied through the photomask 306 to the photoresist 30.
5 and developed with an alkaline solution,
As shown in FIG. 2D, 1.A.
A slit-shaped photoresist pattern having a width of 0.5 μm is formed at a pitch of 0 μm. The width between the patterns at this time is 0.
5 μm. Here, the thickness of the photoresist 305 is set to 0.5 μm, but the thickness of the photoresist 305 remaining in the slit shape inside the trench wiring is the sum of the depth of the trench wiring and the thickness of the conductive film. It is sufficient if the film thickness is greater than about 0.41 μm.
【００４９】本実施の形態ではフォトレジストパターン
として１．０μｍピッチで幅０．５μｍのスリット状の
パターンを用いたが、フォトレジストのパターン幅が１
μｍ未満であり、かつ溝配線側壁との間隔が１μｍ未満
であり、さらにパターン間隔が１μｍ未満であればどの
ような形状および配置のパターンであってもよい。例え
ば、０．５μｍ角の柱状のパターンを１μｍピッチで並
べたようなパターンであってもよい。In the present embodiment, a slit pattern having a pitch of 1.0 μm and a width of 0.5 μm is used as the photoresist pattern.
Any shape and arrangement may be used as long as it is less than 1 μm, the distance from the trench wiring side wall is less than 1 μm, and the pattern interval is less than 1 μm. For example, a pattern in which 0.5 μm square columnar patterns are arranged at a 1 μm pitch may be used.
【００５０】フォトレジストによるパターン形成後、Ｃ
ＶＤ法により成膜温度２００℃にて膜厚０．４μｍのＣ
ｕ膜３０８を図４（ｅ）に示すように成膜する。このと
き、広い溝パターン内にフォトレジストでパターンを形
成しているのでＣｕ膜３０８はほぼ平坦に成膜される。
ここで膜厚を０．４μｍとしているが、１μｍ未満の細
い溝配線および広い配線溝内にスリット状に形成された
１μｍ未満のフォトレジストパターン間に埋め込めみこ
とができる膜厚であれば他の膜厚でもよい。After the pattern is formed by the photoresist, C
0.4 μm thick C at 200 ° C. deposition temperature by VD method
A u film 308 is formed as shown in FIG. At this time, since the pattern is formed with the photoresist in the wide groove pattern, the Cu film 308 is formed almost flat.
Here, the film thickness is set to 0.4 μm, but any other film thickness can be embedded between the narrow groove wiring of less than 1 μm and the photoresist pattern of less than 1 μm formed like a slit in a wide wiring groove. The film thickness may be used.
【００５１】Ｃｕ膜３０８成膜後、１回目の化学機械研
磨工程により図５（ｆ）に示す様に溝配線外のＣｕ膜３
０８を除去し、フォトレジストパターン３０５が表面に
現れるようにする。このとき、配線溝部以外のＣｕ膜は
一部が残っていてもよい。After the Cu film 308 is formed, the Cu film 3 outside the trench wiring is formed as shown in FIG.
08 is removed so that the photoresist pattern 305 appears on the surface. At this time, a part of the Cu film other than the wiring groove may remain.
【００５２】次に、研磨により表面に現れたフォトレジ
ストパターン３０５をアッシングや薬液洗浄により除去
し、図５（ｇ）に示す様に広い溝配線内にスリット状に
形成されたＣｕ膜３０８を形成する。Next, the photoresist pattern 305 that has appeared on the surface by polishing is removed by ashing or chemical cleaning to form a Cu film 308 formed in a slit shape in a wide groove wiring as shown in FIG. I do.
【００５３】次に、ＣＶＤ法により膜厚０．４μｍのＣ
ｕ膜３０９を成膜する。このとき、広い溝配線内にはパ
ターン間幅が１μｍ未満のＣｕによるスリット状のパタ
ーンが形成されているので、図５（ｈ）に示す様に段差
のない平坦なＣｕ膜３０９を成膜することができる。Next, a 0.4 μm-thick C
A u film 309 is formed. At this time, since a slit-like pattern made of Cu having a pattern width of less than 1 μm is formed in the wide groove wiring, a flat Cu film 309 having no steps is formed as shown in FIG. be able to.
【００５４】次に２回目のＣｕ膜３０９の成膜後、２回
目の化学機械研磨により溝配線内を除くＣｕ膜３０９、
Ｃｕ膜３０８及びＴｉＮ膜３０４を除去する。以上のよ
うな工程を経ることで、図５（ｉ）に示すような配線を
形成することができる。すなわち、広い溝配線、細い溝
配線領域の混在する配線において、広い溝配線部の膜減
りを抑制できる。Next, after the second formation of the Cu film 309, the Cu film 309 except for the inside of the trench wiring is formed by the second chemical mechanical polishing.
The Cu film 308 and the TiN film 304 are removed. Through the above steps, a wiring as shown in FIG. 5 (i) can be formed. That is, in a wiring in which a wide groove wiring and a narrow groove wiring region are mixed, it is possible to suppress a film reduction in a wide groove wiring portion.
【００５５】１回目、２回目のＣｕ膜成膜工程において
ＣＶＤ法を用いているが、フォトレジストが灰化しない
温度で成膜できる方法であれば他の方法でもよい。例え
ば、スパッタ法、電解メッキ法、無電解メッキ法であ
る。電界メッキ法を用いる場合にはバリア層３０４の上
にシード層が必要となる。Although the CVD method is used in the first and second Cu film forming steps, any other method may be used as long as the film can be formed at a temperature at which the photoresist is not ashed. For example, there are a sputtering method, an electrolytic plating method, and an electroless plating method. When the electrolytic plating method is used, a seed layer is required on the barrier layer 304.
【００５６】本発明では例えば１μｍ以上の幅を有する
配線溝に対して、パターンを付加して、この部分の平坦
土を向上させるものであるが、ステッパ用のアライメン
トマークおよびアライメント測定のためのマークはこの
限りでない。これらのマークは通常、１μｍ以上の幅を
有しているが、これらを平坦化してしまうと、アライメ
ントができなかったり、アライメント制度の測定が困難
になるからである。In the present invention, for example, a pattern is added to a wiring groove having a width of 1 μm or more to improve the flat soil in this portion. However, an alignment mark for a stepper and a mark for alignment measurement are provided. Is not limited to this. These marks usually have a width of 1 μm or more. However, if these marks are flattened, alignment cannot be performed or measurement of alignment accuracy becomes difficult.
【００５７】なお、本発明ではパターン幅（配線溝幅）
が１μｍ未満のものを細い溝配線、１μｍ以上のものを
広い溝配線としたが、化学機械研磨の条件や、金属膜の
形成条件などによりこの範囲が変化することは言うまで
もない。In the present invention, the pattern width (wiring groove width)
Is smaller than 1 .mu.m, a narrow groove wiring is used, and a line having a diameter of 1 .mu.m or more is a wide groove wiring. Needless to say, this range varies depending on the conditions of chemical mechanical polishing and the conditions for forming a metal film.
【００５８】[0058]
【発明の効果】以上のように本発明は、埋め込みによる
溝配線の形成において、所定の幅以上の配線パターン部
分にさらに他の平坦化用パターンを形成することで、広
い配線パターン部分の開口領域を実質的に低減し、化学
機械研磨を行う前の基板表面に広い段差が生じることを
防止することで、配線幅の広い部分においても、配線の
膜減りのしない配線を実現できるものである。また平坦
化用パターンの形成においてフォトレジストによる開口
部にメッキ法を用いて選択的に金属膜を形成する方法を
用いているので、Ｃｕのようにドライエッチングが困難
な金属材料であってもパターン形成が容易であるという
利点を有する。さらに平坦化用パターンに用いられる金
属が配線に埋め込まれる金属とほぼ同一の金属であると
しているので、化学機械研磨時に研磨に用いるスラリー
中に不純物が混じることがなく、安定した研磨状態を維
持できるという利点を有する。また第三の実施の形態で
はメッキ法を用いることが困難な金属膜であっても、広
い配線パターン内に感光性材料でパターンを付加するこ
とで同様の効果を得ることができる。As described above, according to the present invention, in forming a trench wiring by filling, another flattening pattern is formed in a wiring pattern portion having a predetermined width or more, so that an opening area of a wide wiring pattern portion is formed. Is substantially reduced, and a wide step is prevented from being formed on the surface of the substrate before the chemical mechanical polishing is performed, thereby realizing a wiring without reducing the film thickness of the wiring even in a portion having a wide wiring width. Also, in the formation of the flattening pattern, since a method of selectively forming a metal film by using a plating method in an opening made of a photoresist is used, even if a metal material such as Cu is difficult to dry-etch, the pattern is formed. It has the advantage of being easy to form. Further, since the metal used for the flattening pattern is substantially the same as the metal to be embedded in the wiring, no impurities are mixed in the slurry used for polishing during chemical mechanical polishing, and a stable polishing state can be maintained. It has the advantage that. In the third embodiment, the same effect can be obtained by adding a pattern with a photosensitive material in a wide wiring pattern even for a metal film in which it is difficult to use a plating method.
【図１】本発明の第一の実施の形態における半導体装置
の製造工程における工程断面図FIG. 1 is a process sectional view in a manufacturing process of a semiconductor device according to a first embodiment of the present invention;
【図２】本発明の第一の実施の形態における半導体装置
の製造工程における工程断面図FIG. 2 is a process sectional view in a manufacturing process of the semiconductor device according to the first embodiment of the present invention;
【図３】本発明の第二の実施の形態における半導体装置
の製造工程における工程断面図FIG. 3 is a process sectional view in a manufacturing process of a semiconductor device according to a second embodiment of the present invention;
【図４】本発明の第三の実施の形態における半導体装置
の製造工程における工程断面図FIG. 4 is a process sectional view in a manufacturing process of a semiconductor device according to a third embodiment of the present invention;
【図５】本発明の第三の実施の形態における半導体装置
の製造工程における工程断面図FIG. 5 is a process sectional view in a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
【図６】本発明の実施の形態において不具合を生じた半
導体装置の製造工程における工程断面図FIG. 6 is a process cross-sectional view in a manufacturing process of the semiconductor device in which a problem has occurred in the embodiment of the present invention;
【図７】従来の半導体装置の製造工程における工程断面
図FIG. 7 is a process sectional view in a conventional semiconductor device manufacturing process.
【図８】配線幅とディッシング量の関係を示す図FIG. 8 is a diagram showing a relationship between a wiring width and a dishing amount;
１ 半導体基板 ２ シリコン酸化膜 ３ 溝配線 ４ バリア膜 ５ 第一金属膜 ６ 第二金属膜 ９ 段差 １０１ 半導体基板 １０２ シリコン酸化膜 １０３ 溝配線 １０４ バリア膜 １０５ 第一金属膜 １０６ 第二金属膜 １０７ 感光性材料 １０８ マスク １０９ 段差 １１０ エネルギービーム １１１ 第三金属膜 ２０１ 半導体基板 ２０２ シリコン酸化膜 ２０３ 溝配線 ２０４ バリア膜 ２０５ 第一金属膜 ２０６ 第二金属膜 ２０７ 感光性材料 ２０９ 段差 ２１０ エネルギービーム ２１１ 第三金属膜 ３０１ 半導体基板 ３０２ シリコン酸化膜 ３０３ 溝配線 ３０４ 導電性材料 ３０５ 感光性材料 ３０６ マスク ３０７ エネルギービーム ３０８ 第一金属膜 ３０９ 第二金属膜 ４０１ 半導体基板 ４０２ シリコン酸化膜 ４０３ 溝配線 ４０４ バリア膜 ４０５ 第一金属膜 ４０６ 第二金属膜 ４０９ 段差 ４１１ 第三金属膜 Reference Signs List 1 semiconductor substrate 2 silicon oxide film 3 groove wiring 4 barrier film 5 first metal film 6 second metal film 9 step 101 semiconductor substrate 102 silicon oxide film 103 groove wiring 104 barrier film 105 first metal film 106 second metal film 107 photosensitive Active material 108 Mask 109 Step 110 Energy beam 111 Third metal film 201 Semiconductor substrate 202 Silicon oxide film 203 Groove wiring 204 Barrier film 205 First metal film 206 Second metal film 207 Photosensitive material 209 Step 210 Energy beam 211 Third metal Film 301 semiconductor substrate 302 silicon oxide film 303 groove wiring 304 conductive material 305 photosensitive material 306 mask 307 energy beam 308 first metal film 309 second metal film 401 semiconductor substrate 402 silicon oxide film 403 groove wiring 404 barrier film 405 First metal film 406 Second metal film 409 Step 411 Third metal film
Claims (13)
絶縁膜上に第一のパターンが形成される工程と、前記第
一のパターンのうち、所定の幅より広いパターン上に感
光性材料により開口パターンが形成される工程と、前記
感光性材料により開口された前記開口パターン内に配線
に埋め込まれる金属と同種の金属で第二のパターンが選
択的に形成される工程と、前記基板が化学機械研磨によ
り平坦化されて配線が形成される工程を有する半導体装
置の製造方法。1. A wiring formed on a semiconductor substrate, comprising:
A step of forming a first pattern on an insulating film; a step of forming an opening pattern of a photosensitive material on a pattern wider than a predetermined width in the first pattern; A step of selectively forming a second pattern with a metal of the same kind as a metal to be embedded in the wiring in the formed opening pattern, and a step of forming the wiring by flattening the substrate by chemical mechanical polishing. A method for manufacturing a semiconductor device.
パターンに金属が埋め込まれている半導体装置の配線で
あって、前記配線パターンが形成される工程と、前記配
線パターンを含む前記絶縁膜上にバリア膜が形成される
工程と、前記バリア膜上に第一金属膜が形成される工程
と、前記第一金属膜上に、第二金属膜が形成される工程
と、前記配線パターンのうち所定の幅以上の配線パター
ン上に感光性材料により開口パターンが形成される工程
と、前記感光性材料により開口された前記開口パターン
内へ第三金属膜が選択的に形成される工程と、前記感光
性材料が除去される工程と、化学機械研磨により前記配
線パターン以外の、第三金属膜、第二金属膜、第一金属
膜およびバリア膜が除去されて配線が形成される工程を
有する半導体装置の製造方法。2. A wiring of a semiconductor device in which a metal is buried in a wiring pattern on an insulating film formed on a semiconductor substrate, wherein the step of forming the wiring pattern and the insulating step including the wiring pattern are performed. Forming a barrier film on the film; forming a first metal film on the barrier film; forming a second metal film on the first metal film; Forming an opening pattern with a photosensitive material on a wiring pattern having a predetermined width or more, and selectively forming a third metal film in the opening pattern opened with the photosensitive material. The step of removing the photosensitive material and the step of removing the third metal film, the second metal film, the first metal film and the barrier film other than the wiring pattern by chemical mechanical polishing to form a wiring. Semiconductor device having Manufacturing method.
パターンに金属が埋め込まれている半導体装置の配線で
あって、前記配線パターンが形成される工程と、前記配
線パターンを含む前記絶縁膜上にバリア膜が形成される
工程と、前記バリア膜上に第一金属膜が形成される工程
と、前記配線パターンのうち所定の幅以上の配線パター
ン上に感光性材料により開口パターンが形成される工程
と、前記感光性材料により開口された前記開口パターン
内へ第二金属膜が選択的に形成される工程と、前記感光
性材料が除去される工程と、第三金属膜が形成される工
程と、化学機械研磨により前記配線パターン以外の、第
三金属膜、第二金属膜、第一金属膜およびバリア膜が除
去されて配線が形成される工程を有する半導体装置の製
造方法。3. A wiring of a semiconductor device in which a metal is buried in a wiring pattern on an insulating film formed on a semiconductor substrate, wherein the step of forming the wiring pattern; A step of forming a barrier film on the film, a step of forming a first metal film on the barrier film, and forming an opening pattern with a photosensitive material on a wiring pattern having a predetermined width or more among the wiring patterns A step of selectively forming a second metal film in the opening pattern opened by the photosensitive material, a step of removing the photosensitive material, and a step of forming a third metal film. And forming a wiring by removing the third metal film, the second metal film, the first metal film, and the barrier film other than the wiring pattern by chemical mechanical polishing.
とを特徴とする請求項２または３に記載の半導体装置の
製造方法。4. The method according to claim 2, wherein the second metal film is formed by a plating method.
とを特徴とする請求項２または３に記載の半導体装置の
製造方法。5. The method according to claim 2, wherein the third metal film is formed by a plating method.
は銅合金であることを特徴とする請求項２から５のいず
れかに記載の半導体装置の製造方法。6. The method according to claim 2, wherein the second metal film and the third metal film are made of copper or a copper alloy.
徴とする請求項２から６のいずれかに記載の半導体装置
の製造方法。7. The method of manufacturing a semiconductor device according to claim 2, wherein said predetermined width is 1 μm or more.
記所定の幅以上の配線パターンの側壁を被覆するように
形成されていて、かつ前記側壁を被覆する膜厚が１μｍ
未満であることを特徴とする請求項７記載の半導体装置
の製造方法。8. An opening pattern made of the photosensitive material is formed so as to cover a side wall of the wiring pattern having the predetermined width or more, and a film thickness covering the side wall is 1 μm.
8. The method of manufacturing a semiconductor device according to claim 7, wherein:
メントまたはアライメント測定のためのパターンを含ま
ないことを特徴とする請求項７記載の半導体装置の製造
方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein the wiring pattern having the predetermined width or more does not include a pattern for alignment or alignment measurement.
線パターンに金属が埋め込まれている半導体装置の配線
であって、前記配線パターンが形成される工程と、前記
配線パターンを含む前記絶縁膜上にバリア膜が形成され
る工程と、前記バリア膜が形成された前記配線パターン
のうち所定の幅以上の配線パターン上に感光性材料によ
りパターンが形成される工程と、第一金属膜が形成され
る工程と、化学機械研磨により前記配線パターン以外の
第一金属膜および前記感光性材料によるパターンの一部
が除去され、前記感光性材料によるパターンを露出させ
る工程と、前記感光性材料によるパターンが除去される
工程と、第二金属膜が形成される工程と、化学機械研磨
により第二金属膜、第一金属膜及びバリア膜が除去され
て配線が形成される工程を有する半導体装置の製造方
法。10. A wiring of a semiconductor device in which a metal is buried in a wiring pattern on an insulating film formed on a semiconductor substrate, wherein the wiring pattern is formed, and the insulating pattern including the wiring pattern is provided. A step of forming a barrier film on the film, a step of forming a pattern with a photosensitive material on a wiring pattern having a predetermined width or more among the wiring patterns on which the barrier film is formed; A step of forming, a step of removing a part of the pattern made of the photosensitive material and the first metal film other than the wiring pattern by chemical mechanical polishing, and exposing a pattern made of the photosensitive material, The step of removing the pattern, the step of forming the second metal film, and the formation of the wiring by removing the second metal film, the first metal film and the barrier film by chemical mechanical polishing The method of manufacturing a semiconductor device having a step.
るいは銅合金であり、かつ化学気相成長法またはスパッ
タ法で成膜されることを特徴とする請求項１０に記載の
半導体装置の製造方法。11. The semiconductor device according to claim 10, wherein said first metal film and said second metal film are made of copper or a copper alloy, and are formed by a chemical vapor deposition method or a sputtering method. Manufacturing method.
ンが柱状またはスリット状であり、かつパターン間隔が
前記所定の幅未満であることを特徴とする請求項１０記
載の製造方法。12. The method according to claim 10, wherein the pattern formed by the photosensitive material is a column or a slit, and the pattern interval is smaller than the predetermined width.
特徴とする請求項１０から１２のいずれかに記載の半導
体装置の製造方法。13. The method according to claim 10, wherein said predetermined width is 1 μm or more.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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-
1999
- 1999-08-20 JP JP23382999A patent/JP2001060589A/en active Pending
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