JP2001057097A - 階層型列デコーダを有する単一電源電圧不揮発性記憶装置 - Google Patents

階層型列デコーダを有する単一電源電圧不揮発性記憶装置

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JP2001057097A
JP2001057097A JP2000227650A JP2000227650A JP2001057097A JP 2001057097 A JP2001057097 A JP 2001057097A JP 2000227650 A JP2000227650 A JP 2000227650A JP 2000227650 A JP2000227650 A JP 2000227650A JP 2001057097 A JP2001057097 A JP 2001057097A
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Abstract

(57)【要約】 【課題】 階段状電圧のレベルでのワード線のバイアス
時間を短くし得る階層型列デコーダを有する単一電源電
圧型の不揮発性記憶装置を提供する。 【解決手段】 記憶装置（１０）は、グローバルワード
線（４）及びローカルワード線（６）を備えた形式の構
造をもつメモリアレイ（２）と、前記グローバルワード
線（４）をアドレスするグローバル列デコーディング手
段（８）と、前記ローカルワード線（６）をアドレスす
るローカル列デコーディング手段（１２）と、前記グロ
ーバル列デコーディング手段（８）に供給するグローバ
ル給電手段（２２）と、前記ローカル列デコーディング
手段（１２）に供給するローカル給電手段（２４）とを
有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、階層型の列デコー
ダを有する単一電源電圧不揮発性記憶装置に関するもの
である。
【０００２】
【従来の技術】公知のように、記憶装置は通常アレイと
して構成され、かかる構成においてワード線は同一列に
位置するメモリセルのゲート端子に接続され、ビット線
は同一行に位置するメモリセルのドレイン端子に接続さ
れる。
【０００３】メモリアレイの列は列デコーダによりアド
レスされ、列デコーダは入力でコード化アドレスを受
け、正確安定な電圧でアドレスされる度に列ワード線を
バイアスする目的を有しており、その値は特定の列メモ
リセルにおいて実行される動作形式（読取り、プログラ
ミング、検証、削除）による。
【０００４】ある記憶装置では、メモリアレイはグロー
バルワード線とローカルワード線とを備えた形式の構成
を有している。特に、メモリアレイはグローバルワード
線と各グローバルワード線に対する複数のローカルワー
ド線とを備え、ローカルワード線はそれぞれのスイッチ
ング段を介して対応するグローバルワード線に接続さ
れ、かかるスイッチング段はオン状態時に、グローバル
ワード線における電圧をそれぞれのローカルワード線へ
移送でき、メモリセルはスイッチング段に物理的に接続
される。
【０００５】グローバル列デコーダはグローバルワード
線をアドレスし、ローカル列デコーダはローカルワード
線をアドレスする。特に、グローバル列デコーダはグロ
ーバルワード線に直接接続され、そして選択した一又は
複数のワード線をバイアスし、一方、ローカル列デコー
ダはスイッチング段を制御し、ローカルワード線とそれ
ぞれのグローバルワード線とを選択的に接続させること
ができる。
【０００６】上記形式のスイッチング段は、例えば本出
願人名義の１９９８年９月３０日に出願された欧州特許
出願第９８８３０５７０．２号に開示されており、その
回路図を添付図面の図１に示す。
【０００７】特に、全体を符号１で示すスイッチング段
は、グローバルワード線４とローカルワード線６との間
に接続され、グローバルワード線４はグローバル列デコ
ーダ（図示しない）の一部を成すそれぞれの出力グロー
バル駆動段５により駆動され、ローカルワード線６はＣ
ＭＯＳ形式の構造体から成る。スイッチング段はＰＭＯ
Ｓトランジスタ７とＮＭＯＳトランジスタ９とを有し、
そのソース端子及びドレイン端子はグローバルワード線
４とローカルワード線６とにそれぞれ接続され、またゲ
ート端子はそれぞれ相補制御信号ＰＣＨ，ＮＣＨを受
け、これらの制御信号の一方はローカル列デコーダ（図
示しない）の一部を形成するそれぞれのローカル出力駆
動段（図示しない）から供給され、他方の制御信号はイ
ンバータを介してローカル出力駆動段から得られる。
【０００８】ＮＭＯＳトランジスタ９のバルク端子は、
メモリセルの読取り及びプログラミング時には接地電圧
に等しくまた消去時には負の消去電圧例えば−８Ｖに等
しい電圧ＶNEGでバイアスされ、一方、ＰＭＯＳトラン
ジスタ７のバルク端子は、通常、読取り時には約６Ｖの
値となり、また消去時には約１．５Ｖの値となり、そし
てプログラミング時のプリセット段階での階段状波形の
電圧ＶPCXでバイアスされ、階段状波形の初期値及び最
終値は、使用したメモリセルの形式に関連し、例えば、
４レベルメモリセル（すなわち単位セル当たり２ビット
を記憶できるメモリセル）の場合、プログラミング電圧
はほぼ３００ｍＶのステップで１．５〜９Ｖの範囲で変
化する。
【０００９】さらに、ローカルワード線６には、放電用
ＮＭＯＳトランジスタ１１のドレイン端子が接続され、
ＮＭＯＳトランジスタ１１のソース端子は電圧ＶNEGで
バイアスされた接地バルク端子に接続され、ＮＭＯＳト
ランジスタ１１のゲート端子は制御信号ＤＳＣを受け、
オン状態でローカルワード線６を接地電圧に維持する。
【００１０】さらに、読取り及びプログラミング時に
は、グローバルワード線４及び選択されたローカルワー
ド線６は、それぞれの内部回路をバイアスするためにグ
ローバル列デコーダ及びローカル列デコーダの両方に電
源電圧として入力に供給される電圧ＶPCXでバイアスさ
れなければならない。
【００１１】しかしながら、公知のように記憶装置は通
常単一の電源電圧型であり、すなわち例えばその値が
２．５〜３．８Ｖの範囲である単一の供電源電圧ＶCCを
外部から受ける。
【００１２】その結果、電源電圧ＶCCより大きい値と思
われる上記電圧ＶPCXは、一般に外部からの電源電圧で
供給され出力に電源電圧より高いブースタ電圧を供給す
る“電圧ブースタ”又は“チャージホンプ”と呼ばれる
昇圧回路により記憶装置内で発生し、このブースタ電圧
は相当に非安定状態であるため、電圧調整器の入力に供
給され、電圧調整器は安定し電圧である上記値の電圧Ｖ
PCXを出力する。
【００１３】電気的観点からすれば、電圧調整器の出力
には、実質的に低減できない非常に高い寄生容量負荷が
接続され、それはグローバル及びローカル列デコーディ
ングを実行するため及びスイッチング段のＰＭＯＳトラ
ンジスタのバルク端子をバイアスするために物理的に要
求される構成要素による。なお、例えばフラッシュマル
チレベル６４ビットメモリの場合、電圧調整器の出力に
接続される寄生容量は５００ｐＦ台である。
【００１４】電圧調整器の出力に接続する寄生容量負荷
が存在することにより電圧調整器の動作は顕著にスロー
ダウンする。
【００１５】実際、メモリアレイの一列がアドレスされ
ると、対応するワード線は接地され、それによりそのワ
ード線の容量は放電される。しかしながらこの列がアド
レスされると、相応するグローバルワード線は実際に電
圧調整器の出力に接続され、電圧調整器の出力電圧は、
電圧調整器の出力に接続された総容量とワード線の容量
との間で起こる周知のチャージシェアリング現象によっ
て突然降下する。
【００１６】この状況は、ローカル列デコーダの複数の
ローカル出力駆動段の寸法は二つの隣接するローカルワ
ード線間に物理的に位置決めされるべく小さい寸法でな
ければならないため、グローバル列デコーダの複数のグ
ローバル出力駆動段と違ってむしろ高いスイッチング電
流（クローバー電流）を必要とする簡単な構造のローカ
ル列デコーダの複数のローカル出力駆動段の動的消耗に
よりさらに悪化し、一方、グローバル列デコーダの複数
のグローバル出力駆動段は、そのような厳しい寸法上の
拘束を受けないため、比較的複雑な構造でしかも比較的
大きな寸法にすることができ、従って動的消耗は比較的
小さい。
【００１７】
【発明が解決しようとする課題】その結果、電圧調整器
の出力に接続された高容量負荷が存在することにより、
電圧調整器によって供給される出力電圧の回復すなわち
メモリセルの最適読取りを可能にするインターバル内に
電圧調整器によって供給される電圧の回復は相当にゆっ
くりとなり、このように回復がゆっくりであると、ある
場合には、メモリへのアクセス時間の悪化となり、間違
った読取りが実行される可能性がある。
【００１８】電圧調整器の出力に接続されたこのような
高容量負荷が存在することにより、公知のように、プロ
グラムレベルで適切な精度を得るためにワード線に階段
状電圧が印加されるメモリセルのプログラミング状態に
おいて不利な結果となる。特に、高容量負荷はワード線
をチャージする総時間すなわち階段状電圧のレベルの各
々にワード線をバイアスするのに必要な時間を長くさせ
る。
【００１９】本発明の目的は、上記の欠点のない記憶装
置を提供することにある。
【００２０】
【課題を解決するための手段】本発明によれば、グロー
バルワード線及びローカルワード線を備えたメモリアレ
イと、前記グローバルワード線をアドレスするグローバ
ル列デコーディング手段と、前記ローカルワード線をア
ドレスするローカル列デコーディング手段と、前記グロ
ーバル列デコーディング手段及び前記ローカル列デコー
ディング手段に供給する電力供給手段とを有し、前記電
力供給手段が、前記グローバル列デコーディング手段に
供給するグローバル給電手段と及び前記ローカル列デコ
ーディング手段に供給するローカル給電手段を有するこ
とを特徴とする記憶装置が提供される。
【００２１】
【発明の実施の形態】本発明をさらに理解し得るため
に、添付図面を参照して本発明を限定しない例としての
み本発明の好ましい実施の形態について以下説明する。
【００２２】特に、例示を簡潔にするために、一のみの
グローバルワード線とそれに相応するローカルワード線
の幾つかを図２に示し、そこではメモリセルの読取りと
プログラミング時にワード線をバイアスするのに必要な
正の高電圧のみが発生する。さらに、図２には図１に示
す部分と同一の部分については同じ番号で示す。
【００２３】図２の例示によれば、全体を１０で示す記
憶装置はメモリアレイ２を有し、このメモリアレイ２
は、グローバルワード線４及びローカルワード線６を備
え、複数のメモリセル３、特に行例に構成されたマルチ
レベルメモリセルを含む形式の構造からなり、グローバ
ルワード線４はグローバル列デコーダ８によりアクセス
され、またローカルワード線６はローカル列デコーダ１
２によりアドレスされる。
【００２４】特に、各グローバルワード線４には多数の
ローカルワード線６が組み合わされ、これらのローカル
ワード線６は、それぞれの選択ＰＭＯＳトランジスタ７
を介してそれぞれのグローバルワード線４に接続され、
各選択ＰＭＯＳトランジスタ７のソース端子はグローバ
ルワード線４に接続され、ドレイン端子はローカルワー
ド線６に接続され、またゲート端子はそれぞれの制御線
１３を介してローカル列デコーダ１２に接続され、それ
とは別個の制御線１３には他のＰＭＯＳトランジスタ７
が接続され、ゲート端子は制御線１３を介して制御信号
を受ける。
【００２５】詳細には、グローバル列デコーダ８は、ア
ドレスすべきグローバルワード線４を識別するように構
成されたグローバルデコーディング回路１４と、各グロ
ーバルワード線４に対し一つずつ複数の出力グローバル
駆動段５（図面には一つだけを示す）とを有し、複数の
出力グローバル駆動段５はグローバルデコーディング回
路１４とグローバルワード線４との間に配列され、要求
される電圧でグローバルワード線４をバイアスするよう
構成されている。
【００２６】同様に、ローカル列デコーダ１２は、アド
レスすべきローカルワード線６を識別するよう構成され
たローカルデコーディング回路１８と、各ローカルワー
ド線６に対し一の出力ローカル駆動段２０を有し、出力
ローカル駆動段２０は、ローカルデコーディング回路１
８とＰＭＯＳトランジスタ７のゲート端子に接続する制
御線１３との間に配列され、ＰＭＯＳトランジスタ７の
オン、オフを制御するように構成され、グローバルワー
ド線４上の電圧をローカルワード線６へ移す。
【００２７】ローカルワード線６のアドレッシングが単
一のローカル列デコーダ１２又は互いに別個の複数のロ
ーカル列デコーダ１２により択一的に行なうことができ
るように、グローバルワード線４のアドレッシングは単
一のグローバル列デコーダ８又は互いに別個の複数のグ
ローバル列デコーダ８により行なうことができる。
【００２８】さらに、本発明によれば、記憶装置１０
は。グローバル列デコーダ８にのみ供給するグローバル
供給段２２と、グローバル供給段２２とは別個でローカ
ル列デコーダ１２にのみ供給するローカル供給段２４と
を有している。
【００２９】特に、グローバル供給段２２はグローバル
チャージポンプ２６を有し、グローバルチャージポンプ
２６の入力は、電源電圧ＶCC（外部から記憶装置１０に
供給される）に設定された供給線３０に接続され、また
出力は電源電圧ＶCC（例えば１０Ｖ）の振幅より大きな
振幅をもつグローバルブースタ電圧ＶHGを供給し、また
グローバル供給段２２はグローバル電圧調整器３２を有
し、このグローバル電圧調整器３２の入力はグローバル
チャージポンプ２６の出力に接続する。また出力はグロ
ーバル供給線３６に接続され、グローバル電圧ＶPCXGを
供給し、このグローバル電圧ＶPCXGは電圧が安定してお
り、読取り時は約６Ｖの値のＶR（読取り電圧）であ
る。またプログラミング時には約３００ｍＶの固定ステ
ップをもつ階段状波形として表される。ステップの初期
値と最終値は使用したメモリセルの形式に関連し、例え
ば、４レベルのメモリセル（すなわちセル当たり２ビッ
トを記憶できるメモリセル）の場合、プログラミング電
圧は約３００ｍＶのステップで１．５〜９Ｖの範囲で変
化する。
【００３０】グローバル供給線３６には、グローバルデ
コーディング回路１４及び出力グローバル駆動段５が接
続され、グローバルデコーディング回路１４及び出力グ
ローバル駆動段５はグローバル供給線３６からグローバ
ル電圧ＶPCXGを受ける。また、グローバル供給線３６に
は、ＰＭＯＳトランジスタ７の全てのバルク端子が接続
され、それによりこれらＰＭＯＳトランジスタ７は、Ｐ
Ｎ接合の一時的直接バイアス作用（ラッチアップ現象）
といわゆる“ボディ効果”を阻止するために最高電圧で
バイアスされる。
【００３１】ローカル供給段２４はグローバル供給段２
２と同じ構造をもち、ローカルチャージポンプ２８を有
し、ローカルチャージポンプ２８の入力は供給線３０に
接続され、その出力は電源電圧ＶCCの振幅より大きな振
幅をもつローカルブースタ電圧ＶHLを供給し、またロー
カル供給段２４はローカル電圧調整器３４を有し、この
ローカル電圧調整器３４の入力はローカルチャージポン
プ２８の出力に接続され、またその出力はローカル供給
線３８に接続され、ローカル電圧ＶPCXLを供給し、この
ローカル電圧ＶPCXLは安定した電圧であり、読取り時に
ＶRよりわずかに高い値をもち、プログラミング時には
二つの別個の値すなわちプログラミングパルスの振幅が
ＶRの振幅より小さい場合にはＶRより小さい値、またプ
ログラミングパルスの振幅がＶRの振幅より大きい場合
には約９Ｖである。
【００３２】ローカル供給線３８には、ローカルデコー
ディング回路１８及び出力ローカル駆動段２０が接続さ
れ、ローカル供給線３８からローカルデコーディング回
路１８及び出力ローカル駆動段２０はローカル電圧Ｖ
PCXLを受ける。
【００３３】記憶装置１０の動作は次のとおりである。
記憶装置がオンされと、ＰＭＯＳトランジスタ７のゲー
ト端子に相応する容量が全てプリチャージされ、ＰＭＯ
Ｓトランジスタ７のゲート端子にローカル電圧ＶPCXLを
印加する。
【００３４】その結果、ローカルワード線６がアドレス
されると、ローカルワード線６に接続されるグローバル
ワード線４は、グローバル電圧ＶPCXGに相応する出力グ
ローバル駆動段５によりバイアスされ、一方、ローカル
ワード線６に接続されるＰＭＯＳトランジスタ７のゲー
ト端子は出力ローカル駆動段２０により接地電圧とさ
れ、それに相応する容量を放電する。
【００３５】このようにして、アドレスされたローカル
ワード線６に接続されたＰＭＯＳトランジスタ７はオン
となり、グローバルワード線４上の電圧をアドレスされ
たローカルワード線６に移す。一方、アドレスされない
ローカルワード線６に接続されたＰＭＯＳトランジスタ
７はオフとなり、これらのローカルワード線６は、図１
に示す形式のそれぞれの放電ＮＭＯＳトランジスタを介
して接地電圧に維持される。
【００３６】このようにして、ローカルワード線６のア
ドレス操作は特に速く、ワード線の接続されるＰＭＯＳ
トランジスタ７のゲート端子を接地電圧にするために、
このゲート端子に組合さった小さな寄生容量を放電させ
るのに十分である。
【００３７】したがって、本発明によれば、グローバル
供給段２２は、読取り時及びプログラミング時にグロー
バル列デコーダ８、グローバルワード線４及びローカル
ワード線６をバイアスし、一方、ローカル供給段２４は
単にローカル列デコーダ１２をバイアスし、出力ローカ
ル駆動段２０を切り換えるのに必要な電流の供給がなさ
れる。
【００３８】その結果、ローカルデコーディングに関連
する回路の供給からグローバルデコーディングに関連す
る回路の供給を分離することにより、公知の技術で電圧
調整器の出力に接続される容量負荷を二つの別個の容量
負荷に分けることができ、二つの別個の容量負荷の各々
はそれぞれの電圧調整器３２，３４の出力に接続され
る。
【００３９】
【発明の効果】本発明によれば、読取り時に上記電圧調
整器の回復の時間を相当に短縮するこができ、またプロ
グラミング時にはアドレスされたグローバルワード線を
チャージする時間を相当に短縮することができる。
【００４０】本発明の保護範囲から逸脱せずに、例示し
説明してきた記憶装置に対して種々の変更及び変形がな
され得ることは明らかである。
【００４１】例えば、ＮＭＯＳトランジスタは各ＰＭＯ
Ｓトランジスタ７に並列に接続でき、図１に示す形式の
ＣＭＯＳスイッチング段を形成するようにしてもよい。
【図面の簡単な説明】
【図１】公知のスイッチング段を示す回路図である。
【図２】メモリアレイと対応するグローバル列デコーダ
及びローカル列デコーダとからなる本発明の回路図であ
る。
【符号の説明】
２ メモリアレイ ４ グローバルワード線 ６ ローカルワード線 ８ グローバル列デコーディング手段 １０ 記憶装置 １２ ローカル列デコーディング手段 ２２ グローバル給電手段 ２４ ローカル給電手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オザマ・コウリ イタリア国、20146 ミラノ、ヴィア・ヴ ェスプリ・シチリアーニ、１ (72)発明者 アンドレア・サッコ イタリア国、15100 アレッサンドリア、 ヴィア・ドン・ジオヴィーン、74 (72)発明者 マッシミリアーノ・ピッカ イタリア国、20053 マグジーオ、ヴィ ア・ベリーニ、11

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 グローバルワード線（４）及びローカル
    ワード線（６）を備えたメモリアレイ（２）と、前記グ
    ローバルワード線（４）をアドレスするグローバル列デ
    コーディング手段（８）と、前記ローカルワード線
    （６）をアドレスするローカル列デコーディング手段
    （１２）と、前記グローバル列デコーディング手段
    （８）及び前記ローカル列デコーディング手段（１２）
    に供給する電力供給手段（２２，２４）とを有する記憶
    装置（１０）において、 前記電力供給手段（２２，２４）が、前記グローバル列
    デコーディング手段（８）に供給するグローバル給電手
    段（２２）及び前記ローカル列デコーディング手段（１
    ２）に供給するローカル給電手段（２４）を有すること
    を特徴とする記憶装置。
  2. 【請求項２】 前記グローバル給電手段（２２）及び前
    記ローカル給電手段（２４）が互いに別の手段であるこ
    とを特徴とする請求項１に記載の記憶装置。
  3. 【請求項３】 前記グローバル給電手段（２２）及び前
    記ローカル給電手段（２４）が各々、第１基準電位（Ｖ
    CC）に設定された供給線（３０）に入力を接続し、出力
    にそれぞれの第２基準電位（ＶHG、ＶHL）を供給する昇
    圧手段（２６，２８）と、それぞれの前記昇圧手段（２
    ６，２８）の出力に入力を接続し、出力（３６，３８）
    にそれぞれの第３基準電位（ＶPCXG、ＶPCXL）を供給す
    る電圧調整手段（３２，３４）とを有することを特徴と
    する請求項１又は２に記載の記憶装置。
  4. 【請求項４】 前記グローバルワード線（４）の各々に
    対する複数の前記ローカルワード線（６）と、ローカル
    ワード線（６）とグローバルワード線（４）間にそれぞ
    れ配列した複数の選択手段（７）とを有し、前記選択手
    段（７）が、互いに別個のそれぞれの制御線（１３）を
    介して前記ローカル列デコーディング手段（１２）に接
    続されていることを特徴とする請求項１〜３のいずれか
    一項に記載の記憶装置。
  5. 【請求項５】 前記選択手段の各々が、少なくとも一の
    選択トランジスタ（７）を有し、この選択トランジスタ
    （７）の制御端子が前記それぞれの制御線（１３）を介
    して前記ローカル列デコーディング手段（１２）に接続
    されていることを特徴とする請求項４に記載の記憶装
    置。
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