JP2001028369A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001028369A JP2001028369A JP19950199A JP19950199A JP2001028369A JP 2001028369 A JP2001028369 A JP 2001028369A JP 19950199 A JP19950199 A JP 19950199A JP 19950199 A JP19950199 A JP 19950199A JP 2001028369 A JP2001028369 A JP 2001028369A
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Abstract
(57)【要約】
【課題】配線間容量を大幅に低減し、配線遅延を大幅に
低減する。 【解決手段】半導体基板上に延在された複数の配線層
と、該複数の配線層を被覆する絶縁膜を有する半導体装
置において、前記配線層２，３間の絶縁膜５に選択的に
空洞部９が設けられていることを特徴としている。上記
の構成によれば、空洞部９（誘電率ε＝１）の形成によ
り、配線間容量を大幅に低減し、配線遅延を大幅に低減
できる。また、すべての配線間に空洞部９を設けるので
はなく、選択的に空洞部９を設けることにより、信頼性
の向上が図られる
低減する。 【解決手段】半導体基板上に延在された複数の配線層
と、該複数の配線層を被覆する絶縁膜を有する半導体装
置において、前記配線層２，３間の絶縁膜５に選択的に
空洞部９が設けられていることを特徴としている。上記
の構成によれば、空洞部９（誘電率ε＝１）の形成によ
り、配線間容量を大幅に低減し、配線遅延を大幅に低減
できる。また、すべての配線間に空洞部９を設けるので
はなく、選択的に空洞部９を設けることにより、信頼性
の向上が図られる
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、配線間に生じる寄生容量を低減
し、ＬＳＩの動作速度を向上させる技術に関する。
製造方法に関し、特に、配線間に生じる寄生容量を低減
し、ＬＳＩの動作速度を向上させる技術に関する。
【０００２】
【従来の技術】近年、ＬＳＩのデザインルールの縮小
化、多層配線構造の採用に伴い、配線間容量に起因した
デバイスの動作遅延が無視できなくなってきた。図９
は、従来例に係る半導体装置の断面図である。
化、多層配線構造の採用に伴い、配線間容量に起因した
デバイスの動作遅延が無視できなくなってきた。図９
は、従来例に係る半導体装置の断面図である。
【０００３】半導体基板上に形成された絶縁膜５１上に
第１層配線５２、５３が形成され、これらを被覆する層
間絶縁膜５４を介して、第２層配線５５が形成されてい
る。ＬＳＩのデザインルールの縮小化に伴い、隣接する
第１層配線５２と５３との水平距離Ｌ１が小さくなる。
これに対して、第１層配線５２，５３と第２層配線５５
との垂直距離Ｌ２は、層間絶縁膜５４の信頼性・平坦化
の確保のために、サブミクロンのデザインルールにおい
ては、水平距離Ｌ１よりも大きくなる。したがって、配
線の遅延を考慮する場合、第１層配線５２と５３との間
に生じる容量が支配的になっている。
第１層配線５２、５３が形成され、これらを被覆する層
間絶縁膜５４を介して、第２層配線５５が形成されてい
る。ＬＳＩのデザインルールの縮小化に伴い、隣接する
第１層配線５２と５３との水平距離Ｌ１が小さくなる。
これに対して、第１層配線５２，５３と第２層配線５５
との垂直距離Ｌ２は、層間絶縁膜５４の信頼性・平坦化
の確保のために、サブミクロンのデザインルールにおい
ては、水平距離Ｌ１よりも大きくなる。したがって、配
線の遅延を考慮する場合、第１層配線５２と５３との間
に生じる容量が支配的になっている。
【０００４】いま、第１層配線５２、５３の抵抗をＲと
すると、配線を伝達する信号の遅延時間ｔは、次式のよ
うに表されることが知られている。ここで、Ｃは、隣接
する配線間に生じる容量値である。
すると、配線を伝達する信号の遅延時間ｔは、次式のよ
うに表されることが知られている。ここで、Ｃは、隣接
する配線間に生じる容量値である。
【０００５】
【数１】
【０００６】容量値Ｃは層間絶縁膜５４が有する誘電率
εに比例することから、低誘電率の層間絶縁膜の開発が
さかんに進められている。例えば、ＴＥＯＳ膜やＳｉＯ
２膜などの無機シラン系の酸化膜の誘電率が３．７〜
４．０であるのに対して、３．４程度の低誘電率を有す
るＳｉＯＦ膜、ＨＳＱ膜の応用が検討されている。
εに比例することから、低誘電率の層間絶縁膜の開発が
さかんに進められている。例えば、ＴＥＯＳ膜やＳｉＯ
２膜などの無機シラン系の酸化膜の誘電率が３．７〜
４．０であるのに対して、３．４程度の低誘電率を有す
るＳｉＯＦ膜、ＨＳＱ膜の応用が検討されている。
【０００７】
【発明が解決しようとする課題】しかしながら、誘電率
３．０以下の低誘電率膜は、現時点で開発されていな
い。このため、デザインルールの更なる縮小化、すなわ
ち、配線間のスペースの縮小化を進める上で、上述のよ
うな配線間容量によるデバイスの動作速度の低下が問題
になっていた。
３．０以下の低誘電率膜は、現時点で開発されていな
い。このため、デザインルールの更なる縮小化、すなわ
ち、配線間のスペースの縮小化を進める上で、上述のよ
うな配線間容量によるデバイスの動作速度の低下が問題
になっていた。
【０００８】本発明は、上記の課題に鑑みて為されたも
のであり、隣接する配線間に生じる容量を大幅に低減
し、デバイス動作速度の向上を可能にすることを目的と
している。
のであり、隣接する配線間に生じる容量を大幅に低減
し、デバイス動作速度の向上を可能にすることを目的と
している。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された複数の回路素子と、該複数の
回路素子間の必要な結線をするために、該半導体基板上
に延在された複数の配線層と、該複数の配線層を被覆す
る絶縁膜を有する半導体装置において、前記配線層間の
絶縁膜に選択的に空洞部が設けられていることを特徴と
している。
半導体基板上に形成された複数の回路素子と、該複数の
回路素子間の必要な結線をするために、該半導体基板上
に延在された複数の配線層と、該複数の配線層を被覆す
る絶縁膜を有する半導体装置において、前記配線層間の
絶縁膜に選択的に空洞部が設けられていることを特徴と
している。
【００１０】上記の構成によれば、空洞部（誘電率ε＝
１）の形成により、配線間容量を大幅に低減し、配線遅
延を大幅に低減できる。また、すべての配線間に空洞部
を設けるのではなく、選択的に空洞部を設けることによ
り、信頼性の向上が図られる。
１）の形成により、配線間容量を大幅に低減し、配線遅
延を大幅に低減できる。また、すべての配線間に空洞部
を設けるのではなく、選択的に空洞部を設けることによ
り、信頼性の向上が図られる。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板上に複数の配線層と該複数の配線層のうち選
ばれた配線層対の間にダミー配線層を形成する工程と、
前記複数の配線層と前記ダミー配線層の上面及び側面を
被覆する第１の絶縁膜を形成する工程と、前記ダミー配
線層の上面を被覆する第１の絶縁膜に選択的に孔を形成
する工程と、前記孔からエッチング液を浸入させ、前記
ダミー配線層を前記孔から溶出し、前記第１絶縁膜の空
洞部を形成する工程と、前記空洞部上を含む前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、を有するこ
とを特徴としている。
半導体基板上に複数の配線層と該複数の配線層のうち選
ばれた配線層対の間にダミー配線層を形成する工程と、
前記複数の配線層と前記ダミー配線層の上面及び側面を
被覆する第１の絶縁膜を形成する工程と、前記ダミー配
線層の上面を被覆する第１の絶縁膜に選択的に孔を形成
する工程と、前記孔からエッチング液を浸入させ、前記
ダミー配線層を前記孔から溶出し、前記第１絶縁膜の空
洞部を形成する工程と、前記空洞部上を含む前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、を有するこ
とを特徴としている。
【００１２】上記の構成によれば、低誘電率の空洞部
（誘電率ε＝１）を精度よく形成できる。
（誘電率ε＝１）を精度よく形成できる。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に複数の配線層を形成する工程と、前記複数の配
線層の上面及び側面を被覆する第１の絶縁膜を形成する
工程と、前記複数の配線層のうち選ばれた隣接する配線
層対間の前記第１の絶縁膜を選択的にエッチングする工
程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工
程とを有し、前記エッチングされた絶縁膜部分を空洞部
とすることを特徴としている。
基板上に複数の配線層を形成する工程と、前記複数の配
線層の上面及び側面を被覆する第１の絶縁膜を形成する
工程と、前記複数の配線層のうち選ばれた隣接する配線
層対間の前記第１の絶縁膜を選択的にエッチングする工
程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工
程とを有し、前記エッチングされた絶縁膜部分を空洞部
とすることを特徴としている。
【００１４】上記の構成によれば、低誘電率の空洞部
（誘電率ε＝１）をダミー配線層を用いることなく、容
易に形成することができる。
（誘電率ε＝１）をダミー配線層を用いることなく、容
易に形成することができる。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図５を参照しながら説明する。
を図１乃至図５を参照しながら説明する。
【００１６】図１に示すように、半導体基板上にトラン
ジスタ、容量，抵抗などの回路素子を形成し、その上に
絶縁膜１を形成する。２，３は、この絶縁膜１上に回路
素子の必要な結線をするために形成された配線層の一例
である。そして、配線層２，３の間にダミー配線層４を
形成する。これらの配線層２，３，４は、例えば、Ａｌ
層、Ｔｉ層、ＴｉＮ層を順に積層して成る金属層をエッ
チングすることによって形成される。
ジスタ、容量，抵抗などの回路素子を形成し、その上に
絶縁膜１を形成する。２，３は、この絶縁膜１上に回路
素子の必要な結線をするために形成された配線層の一例
である。そして、配線層２，３の間にダミー配線層４を
形成する。これらの配線層２，３，４は、例えば、Ａｌ
層、Ｔｉ層、ＴｉＮ層を順に積層して成る金属層をエッ
チングすることによって形成される。
【００１７】次に、図２に示すように、配線層２，３，
４の上面及び側面を被覆する第１の層間絶縁膜５を形成
する。この第１の層間絶縁膜５は、ＴＥＯＳ膜５ａをＣ
ＶＤ法によって堆積し、ＳＯＧ膜５ｂを塗布し、ＳＯＧ
膜５ｂを必要に応じてエッチバックし、さらにＴＥＯＳ
膜５ｃをＣＶＤ法によって堆積することによって形成す
る。
４の上面及び側面を被覆する第１の層間絶縁膜５を形成
する。この第１の層間絶縁膜５は、ＴＥＯＳ膜５ａをＣ
ＶＤ法によって堆積し、ＳＯＧ膜５ｂを塗布し、ＳＯＧ
膜５ｂを必要に応じてエッチバックし、さらにＴＥＯＳ
膜５ｃをＣＶＤ法によって堆積することによって形成す
る。
【００１８】次に、図３に示すように、第１の層間絶縁
膜５上にホトレジスト６を形成し、ダミー配線層４上の
ホトレジスト６部分に開口部７を形成する。そして、こ
のホトレジスト６をマスクとして第１の層間絶縁膜５を
エッチングして、ダミー配線層４上の第１の層間絶縁膜
５に孔８を形成する。
膜５上にホトレジスト６を形成し、ダミー配線層４上の
ホトレジスト６部分に開口部７を形成する。そして、こ
のホトレジスト６をマスクとして第１の層間絶縁膜５を
エッチングして、ダミー配線層４上の第１の層間絶縁膜
５に孔８を形成する。
【００１９】次に、図４に示すように、ホトレジスト６
をレジスト剥離液によって除去し、さらに、硫酸洗浄に
よって空洞部９を形成する。つまり、エッチング液とし
て硫酸を孔８から浸入させ、ダミー配線層４を溶出する
ことによって空洞部９が形成される。なお、ダミー配線
層４をコンタクト孔を介して基板に接続しておくことに
より、電池効果を利用して硫酸洗浄によるダミー配線層
４の溶出を容易に行える。
をレジスト剥離液によって除去し、さらに、硫酸洗浄に
よって空洞部９を形成する。つまり、エッチング液とし
て硫酸を孔８から浸入させ、ダミー配線層４を溶出する
ことによって空洞部９が形成される。なお、ダミー配線
層４をコンタクト孔を介して基板に接続しておくことに
より、電池効果を利用して硫酸洗浄によるダミー配線層
４の溶出を容易に行える。
【００２０】次に、図５に示すように、第１の層間絶縁
膜５上に第２の層間絶縁膜１０を形成することにより、
孔８を埋める。これは、第２層配線形成時のエッチン
グ、洗浄工程から配線層２，３を保護するためである。
そして、この第２の層間絶縁膜１０上に、第２層配線層
（図示しない）を形成する。第２層配線層についても、
同様に、隣接する配線間に選択的に空洞部を設けても良
い。
膜５上に第２の層間絶縁膜１０を形成することにより、
孔８を埋める。これは、第２層配線形成時のエッチン
グ、洗浄工程から配線層２，３を保護するためである。
そして、この第２の層間絶縁膜１０上に、第２層配線層
（図示しない）を形成する。第２層配線層についても、
同様に、隣接する配線間に選択的に空洞部を設けても良
い。
【００２１】このように、本実施の形態によれば、図５
に示したように、空洞部（誘電率ε＝１）が形成される
ことにより、配線間容量を大幅に低減し、配線遅延を大
幅に低減できる。従来、配線層上に層間絶縁膜を形成す
る際に、無機ＳｉＯ２膜などを用いることにより、配線
間に間隙が生じさせることも考えられる。しかし、これ
では、層間絶縁膜の平坦性が確保できず、また空洞部の
形状が制御できず、信頼性上問題であった。すべての配
線間に空洞部を設けるのではなく、配線遅延が問題とな
る配線間に選択的に空洞部を設けることにより、信頼性
の向上が図られる。また、本実施形態は、いわゆる空中
配線と異なり、配線層の上面及び側面は絶縁膜で覆わ
れ、機械的強度、耐湿性等を確保している。
に示したように、空洞部（誘電率ε＝１）が形成される
ことにより、配線間容量を大幅に低減し、配線遅延を大
幅に低減できる。従来、配線層上に層間絶縁膜を形成す
る際に、無機ＳｉＯ２膜などを用いることにより、配線
間に間隙が生じさせることも考えられる。しかし、これ
では、層間絶縁膜の平坦性が確保できず、また空洞部の
形状が制御できず、信頼性上問題であった。すべての配
線間に空洞部を設けるのではなく、配線遅延が問題とな
る配線間に選択的に空洞部を設けることにより、信頼性
の向上が図られる。また、本実施形態は、いわゆる空中
配線と異なり、配線層の上面及び側面は絶縁膜で覆わ
れ、機械的強度、耐湿性等を確保している。
【００２２】なお、ダミー配線層４は、配線密度の向上
を考えると最小デザインルールで形成することが好まし
いが、配線間に余裕がある場合には、ダミー配線層４が
ある程度幅広くなる場合がある。このときは、ダミー配
線４にスリットを設けることによって、ダミー配線を抜
いて空洞化した際の機械的強度を確保することができ
る。
を考えると最小デザインルールで形成することが好まし
いが、配線間に余裕がある場合には、ダミー配線層４が
ある程度幅広くなる場合がある。このときは、ダミー配
線４にスリットを設けることによって、ダミー配線を抜
いて空洞化した際の機械的強度を確保することができ
る。
【００２３】本発明の第２の実施形態を図６乃至図８を
参照しながら説明する。
参照しながら説明する。
【００２４】図６に示すように、第１の実施の形態と同
様にして、絶縁膜２１上に配線層２２、２３、２４を形
成する。配線層２２、２３、２４の上面及び側面を被覆
する第１の層間絶縁膜２５を形成する。この第１の層間
絶縁膜２５は、ＴＥＯＳ膜２５ａをＣＶＤ法によって堆
積し、ＳＯＧ膜２５ｂを塗布し、ＳＯＧ膜２５ｂを必要
に応じてエッチバックし、さらにＴＥＯＳ膜２５ｃをＣ
ＶＤ法によって堆積することによって形成する。
様にして、絶縁膜２１上に配線層２２、２３、２４を形
成する。配線層２２、２３、２４の上面及び側面を被覆
する第１の層間絶縁膜２５を形成する。この第１の層間
絶縁膜２５は、ＴＥＯＳ膜２５ａをＣＶＤ法によって堆
積し、ＳＯＧ膜２５ｂを塗布し、ＳＯＧ膜２５ｂを必要
に応じてエッチバックし、さらにＴＥＯＳ膜２５ｃをＣ
ＶＤ法によって堆積することによって形成する。
【００２５】次に、図７に示すように、第１の層間絶縁
膜２５上にホトレジスト２６を形成し、選択された配線
２２，２３上のホトレジスト２６部分に開口部２７を形
成する。そして、このホトレジスト２６をマスクとして
第１の層間絶縁膜２５をエッチングし、溝を形成する。
膜２５上にホトレジスト２６を形成し、選択された配線
２２，２３上のホトレジスト２６部分に開口部２７を形
成する。そして、このホトレジスト２６をマスクとして
第１の層間絶縁膜２５をエッチングし、溝を形成する。
【００２６】次に、図８に示すように、ホトレジスト２
６をレジスト剥離液によって除去し第１の層間絶縁膜２
５上に第２の層間絶縁膜２８を形成する。第２の層間絶
縁膜２８は、無機ＳｉＯ２などをプラズマＣＶＤ法によ
って形成する。この膜は、ステップカバレージが悪いた
めに、エッチングされた溝の中には入らず、溝の上部に
蓋をするように形成される。これにより、空洞部２８が
形成される。
６をレジスト剥離液によって除去し第１の層間絶縁膜２
５上に第２の層間絶縁膜２８を形成する。第２の層間絶
縁膜２８は、無機ＳｉＯ２などをプラズマＣＶＤ法によ
って形成する。この膜は、ステップカバレージが悪いた
めに、エッチングされた溝の中には入らず、溝の上部に
蓋をするように形成される。これにより、空洞部２８が
形成される。
【００２７】そして、この第２の層間絶縁膜２８上に、
第２層配線層（図示しない）を形成する。第２層配線層
についても、同様に、隣接する配線間に選択的に空洞部
を設けても良い。
第２層配線層（図示しない）を形成する。第２層配線層
についても、同様に、隣接する配線間に選択的に空洞部
を設けても良い。
【００２８】
【発明の効果】上記のように、本発明の半導体装置によ
れば、空洞部（誘電率ε＝１）の形成により、配線間容
量を大幅に低減し、配線遅延を大幅に低減できる。ま
た、すべての配線間に空洞部を設けるのではなく、選択
的に空洞部を設けることにより、信頼性の向上が図られ
る。
れば、空洞部（誘電率ε＝１）の形成により、配線間容
量を大幅に低減し、配線遅延を大幅に低減できる。ま
た、すべての配線間に空洞部を設けるのではなく、選択
的に空洞部を設けることにより、信頼性の向上が図られ
る。
【００２９】また、本発明の半導体装置の製造方法によ
れば、低誘電率の空洞部（誘電率ε＝１）を精度よく形
成できる。
れば、低誘電率の空洞部（誘電率ε＝１）を精度よく形
成できる。
【００３０】さらに、低誘電率の空洞部（誘電率ε＝
１）をダミー配線層を用いることなく、容易に形成する
ことができる。
１）をダミー配線層を用いることなく、容易に形成する
ことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の実施形態に係る半導体装置及びその製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の実施形態に係る半導体装置及びその製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図９】従来例に係る半導体装置を説明するための断面
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北川 勝彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F033 HH08 HH18 HH33 MM08 QQ08 QQ09 QQ19 QQ31 RR04 RR09 RR29 SS04 SS11 SS21 VV01 XX25
Claims (4)
- 【請求項１】半導体基板上に形成された複数の回路素子
と、該複数の回路素子間の必要な結線をするために、該
半導体基板上に延在された複数の配線層と、該複数の配
線層を被覆する絶縁膜を有する半導体装置において、前
記配線層間の絶縁膜に選択的に空洞部が設けられている
ことを特徴とする半導体装置。 - 【請求項２】前記複数の配線層のうち選ばれた隣接する
配線層対と、該配線層対の上面及び側面を被覆する絶縁
膜とを有し、配線層対の間の該絶縁膜に空洞部が設けら
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】半導体基板上に複数の配線層と該複数の配
線層のうち選ばれた配線層対の間にダミー配線層を形成
する工程と、 前記複数の配線層と前記ダミー配線層の上面及び側面を
被覆する第１の絶縁膜を形成する工程と、 前記ダミー配線層の上面を被覆する第１の絶縁膜に選択
的に孔を形成する工程と、 前記孔からエッチング液を浸入させ、前記ダミー配線層
を前記孔から溶出し、前記第１絶縁膜の空洞部を形成す
る工程と、 前記空洞部上を含む前記第１の絶縁膜上に第２の絶縁膜
を形成する工程と、を有することを特徴とする半導体装
置の製造方法。 - 【請求項４】半導体基板上に複数の配線層を形成する工
程と、 前記複数の配線層の上面及び側面を被覆する第１の絶縁
膜を形成する工程と、前記複数の配線層のうち選ばれた
隣接する配線層対間の前記第１の絶縁膜を選択的にエッ
チングする工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程とを
有し、前記エッチングされた絶縁膜部分を空洞部とする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19950199A JP2001028369A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19950199A JP2001028369A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001028369A true JP2001028369A (ja) | 2001-01-30 |
Family
ID=16408881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19950199A Pending JP2001028369A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001028369A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006255664A (ja) * | 2005-03-18 | 2006-09-28 | Sumitomo Electric Ind Ltd | マイクロ流路デバイスの製造方法 |
| JP2008103610A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線構造およびその設計方法と設計装置 |
| JP2009099821A (ja) * | 2007-10-18 | 2009-05-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1999
- 1999-07-13 JP JP19950199A patent/JP2001028369A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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