JP2001024148A - 内部整合型トランジスタ - Google Patents

内部整合型トランジスタ

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Abstract

(57)【要約】 【課題】 高周波数帯域での動作時における低周波発振
を防止することができる内部接合型トランジスタを得
る。 【解決手段】 半導体素子の近傍では低周波数帯域と基
本周波数帯域のインピーダンスが近傍値を示すことか
ら、電界効果トランジスタ２ａ〜２ｄと同一パッケージ
内における電界効果トランジスタ２ａ〜２ｄの近傍に、
抵抗とコンデンサの直列回路で構成された対応する発振
防止用安定化回路５ａ〜５ｄをそれぞれ形成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯で使
用される内部整合型トランジスタに関し、特に不要な発
振を防止するための安定化回路を同一パッケージ内に内
蔵した内部整合型トランジスタに関するものである。
【０００２】
【従来の技術】現在、衛星搭載用や移動体基地局用等の
用途でマイクロ波帯で使用される高出力トランジスタ
は、パッケージ内に半導体素子と整合回路を実装した形
で構成されている。図８は、このような従来の高出力ト
ランジスタの内部構成例を示した図であり、図９は、図
８で示した高出力トランジスタの等価回路図である。図
８及び図９において、高出力トランジスタ１００は、電
界効果トランジスタである半導体素子１０１におけるマ
イクロ波の入力側に入力インピーダンス整合回路１０２
が、出力側に出力インピーダンス整合回路１０３がそれ
ぞれ形成されている。
【０００３】半導体素子１０１と、入力インピーダンス
整合回路１０２及び出力インピーダンス整合回路１０３
とのそれぞれの間、入力インピーダンス整合回路１０２
とパッケージリードスルー部１０４との間、並びに出力
インピーダンス整合回路１０３とパッケージリードスル
ー部１０５との間はそれぞれボンディングワイヤで接続
されている。
【０００４】
【発明が解決しようとする課題】このように、パッケー
ジ内に半導体素子を実装した内部整合型トランジスタの
整合回路は、通常、半導体素子の入出力部に直列に接続
されたストリップ線路とワイヤのインダクタンス成分に
より構成されることからローパスフィルタ型となり、ハ
イパスフィルタ型整合回路を構成することが困難であっ
た。ローパスフィルタ型整合回路では、高周波トランジ
スタを使用する周波数帯域では高インピーダンスとなる
が、低周波数帯域では低インピーダンスとなる。このた
め、低周波数帯域ではパッケージ外部の回路においても
低インピーダンスとなり、５０Ω系の反射平面において
反射係数が大きく安定係数が低いため発振が起こりやす
いという問題があった。
【０００５】近年の高出力トランジスタは、更に出力を
上げる方向へ開発が進んでおり、素子のサイズが大きく
なることから益々入力インピーダンスが小さくなり、高
周波数帯域での動作時における低周波発振の問題が顕著
になる。また、通常、内部整合型トランジスタは、パッ
ケージ上部を金属導体やセラミック製の蓋により封止し
て使用するため、パッケージ外部の回路に安定化回路を
付加して行った発振対策が有効でない場合、パッケージ
内部に安定化回路を新たに設けることは困難であった。
【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、コンデンサで接地された抵抗
で構成した発振防止用の安定化回路をパッケージ内部の
半導体素子の近傍に設けることにより、高周波数帯域で
の動作時における低周波発振を防止することができる内
部接合型トランジスタを得ることを目的とする。
【０００７】なお、本発明と構成が異なるが、特開昭６
３−８６９０４号公報では、並列に接続されたトランジ
スタ間に発振防止用抵抗が用いられ、奇数モードによる
不要発振を抑えることができる内部接合型高出力電界効
果トランジスタが開示されている。
【０００８】
【課題を解決するための手段】この発明に係る内部整合
型トランジスタは、高周波信号の信号処理を行う半導体
素子と、外部から高周波信号が入力される入力端子と半
導体素子との間のインピーダンス整合を行う入力インピ
ーダンス整合回路を有する入力インピーダンス整合部
と、半導体素子で処理された高周波信号を外部へ出力す
る出力端子と半導体素子との間のインピーダンス整合を
行う出力インピーダンス整合回路を有する出力インピー
ダンス整合部と、半導体素子の近傍に配置され、抵抗と
コンデンサで構成された発振防止用安定化回路を有する
発振防止用安定化回路部とを１つのパッケージ内に備え
たものである。
【０００９】また、この発明に係る内部整合型トランジ
スタは、請求項１において、上記発振防止用安定化回路
部は半導体素子の入力端子側に接続されると共に、発振
防止用安定回路の抵抗とコンデンサはコンデンサを介し
て接地する直列回路としたものである。
【００１０】また、この発明に係る内部整合型トランジ
スタは、請求項１又は２において、半導体素子が複数並
列に配設されたものである。
【００１１】また、この発明に係る内部整合型トランジ
スタは、請求項３において、隣接する半導体素子を発振
防止用安定回路の抵抗を介して相互に接続したものであ
る。
【００１２】また、この発明に係る内部整合型トランジ
スタは、請求項３又は４において、隣接する半導体素子
の発振防止用安定化回路のコンデンサを共用したもので
ある。
【００１３】また、この発明に係る内部整合型トランジ
スタは、請求項３ないし５のいずれか１項において、隣
接する一対の半導体素子の入力端子，出力端子をそれぞ
れ共用したものである。
【００１４】また、この発明に係る内部整合型トランジ
スタは、請求項１ないし６のいずれか１項において、発
振防止用安定化回路のコンデンサが表面酸化型ＭＯＳ構
造のコンデンサであるものである。
【００１５】また、この発明に係る内部整合型トランジ
スタは、請求項７において、発振防止用安定化回路の抵
抗及びコンデンサが入力インピーダンス整合部と共にＭ
ＯＳ構造基板上に形成されたものである。
【００１６】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
内部整合型トランジスタの内部構成例を示した図であ
り、図２は、図１で示した内部整合型トランジスタの部
分詳細を示した図である。図３は、図１及び図２で示し
た内部整合型トランジスタの等価回路図である。なお、
図１から図３では、４つの半導体素子で形成されている
場合を例にして示しており、図３では、各半導体素子が
電界効果トランジスタである場合を例にして示してい
る。また、図２では、図１のマイクロストリップ線路１
６ａの周辺部を拡大した図を示しており、マイクロスト
リップ線路１６ｂ〜１６ｄにおいては、図２と同様であ
るので省略する。
【００１７】図１から図３において、内部整合型トラン
ジスタ１は、２つの内部整合型トランジスタ１Ａ及び１
Ｂを１つのパッケージ内に形成したものである。内部整
合型トランジスタ１Ａは、各半導体素子、例えば電界効
果トランジスタ２ａ，２ｂ、入力インピーダンス整合回
路３ａ，３ｂ、出力インピーダンス整合回路４ａ，４ｂ
及び発振防止用安定化回路５ａ，５ｂを備えている。同
様に、内部整合型トランジスタ１Ｂは、各半導体素子、
例えば電界効果トランジスタ２ｃ，２ｄ、入力インピー
ダンス整合回路３ｃ，３ｄ、出力インピーダンス整合回
路４ｃ，４ｄ及び発振防止用安定化回路５ｃ，５ｄを備
えている。なお、図１では、電界効果トランジスタ２ａ
〜２ｄは、電界効果トランジスタのチップを示してい
る。
【００１８】電界効果トランジスタ２ａ〜２ｄは、銅と
タングステンの合金（ＣｕＷ）又は銅‐モリブデン‐銅
の三層構造をなすＣＭＣ等で形成されたパッケージベー
ス材１０上に並列に実装されている。更に、パッケージ
ベース材１０上には、入力インピーダンス整合回路３ａ
〜３ｄ、出力インピーダンス整合回路４ａ〜４ｄ及び発
振防止用安定化回路５ａ〜５ｄがそれぞれ実装されてい
る。
【００１９】各電界効果トランジスタ２ａ〜２ｄの対応
するマイクロ波入力側に入力インピーダンス整合回路３
ａ〜３ｄが、対応する出力側に出力インピーダンス整合
回路４ａ〜４ｄがそれぞれ形成され、発振防止用安定化
回路５ａ〜５ｄが各電界効果トランジスタ２ａ〜２ｄの
近傍に対応して形成されている。各電界効果トランジス
タ２ａ〜２ｄと対応する入力インピーダンス整合回路３
ａ〜３ｄ、各電界効果トランジスタ２ａ〜２ｄと対応す
る出力インピーダンス整合回路４ａ〜４ｄ、各入力イン
ピーダンス整合回路３ａ〜３ｄとパッケージリードスル
ー部１１、及び出力インピーダンス整合回路４ａ〜４ｄ
とパッケージリードスルー部１２との間はそれぞれボン
ディングワイヤで接続されている。
【００２０】入力インピーダンス整合回路３ａ〜３ｄ
は、対応するマイクロストリップ線路１５ａ〜１５ｄ及
び１６ａ〜１６ｄで形成されている。入力端子ＩＮ１か
ら入力された高周波信号は、マイクロストリップ線路１
５ａ及び１６ａを介して電界効果トランジスタ２ａのゲ
ートに、マイクロストリップ線路１５ｂ及び１６ｂを介
して電界効果トランジスタ２ｂのゲートにそれぞれ入力
される。同様に、入力端子ＩＮ２から入力された高周波
信号は、マイクロストリップ線路１５ｃ及び１６ｃを介
して電界効果トランジスタ２ｃのゲートに、マイクロス
トリップ線路１５ｄ及び１６ｄを介して電界効果トラン
ジスタ２ｄのゲートにそれぞれ入力される。
【００２１】電界効果トランジスタ２ａで処理された高
周波信号は、マイクロストリップ線路からなる出力イン
ピーダンス整合回路４ａを介して、電界効果トランジス
タ２ｂで処理された高周波信号は、マイクロストリップ
線路からなる出力インピーダンス整合回路４ｂを介して
それぞれ出力端子ＯＵＴ１から出力される。同様に、電
界効果トランジスタ２ｃで処理された高周波信号は、マ
イクロストリップ線路からなる出力インピーダンス整合
回路４ｃを介して、電界効果トランジスタ２ｄで処理さ
れた高周波信号は、マイクロストリップ線路からなる出
力インピーダンス整合回路４ｄを介してそれぞれ出力端
子ＯＵＴ２から出力される。
【００２２】また、発振防止用安定化回路５ａ〜５ｄ
は、対応する電界効果トランジスタ２ａ〜２ｄにおける
不要な発振を防止する回路であり、それぞれ対応する抵
抗１８ａ〜１８ｄ，２０ａ〜２０ｄ及び対応するコンデ
ンサ１９ａ〜１９ｄ，２１ａ〜２１ｄで形成されてい
る。発振防止用安定化回路５ａは、抵抗１８ａ及びコン
デンサ１９ａの直列回路と、抵抗２０ａ及びコンデンサ
２１ａの直列回路が、電界効果トランジスタ２ａのゲー
トと接地との間にそれぞれ接続されてなる。
【００２３】すなわち、電界効果トランジスタ２ａのゲ
ートに接続された抵抗１８ａ及び２０ａは、対応するコ
ンデンサ１９ａ及び２１ａを介して接地されている。ま
た、抵抗１８ａ及び２０ａは、マイクロストリップ線路
１６ａが形成されている入力側整合回路基板２５上に形
成され、ボンディングワイヤ２６で対応するコンデンサ
（例えば、コンデンサチップ）にそれぞれ接続されてい
る。
【００２４】同様に、発振防止用安定化回路５ｂ〜５ｄ
は、対応する抵抗１８ｂ〜１８ｄ及び対応するコンデン
サ１９ｂ〜１９ｄの直列回路と、対応する抵抗２０ｂ〜
２０ｄ及び対応するコンデンサ２１ｂ〜２１ｄの直列回
路が、対応する電界効果トランジスタ２ｂ〜２ｄのゲー
トと接地との間にそれぞれ接続されてなる。すなわち、
電界効果トランジスタ２ｂのゲートに接続された抵抗１
８ｂ及び２０ｂは対応するコンデンサ１９ｂ及び２１ｂ
を介して、電界効果トランジスタ２ｃのゲートに接続さ
れた抵抗１８ｃ及び２０ｃは対応するコンデンサ１９ｃ
及び２１ｃを介して、電界効果トランジスタ２ｄのゲー
トに接続された抵抗１８ｄ及び２０ｄは対応するコンデ
ンサ１９ｄ及び２１ｄを介してそれぞれ接地されてい
る。
【００２５】また、抵抗１８ｂ及び２０ｂは、マイクロ
ストリップ線路１６ｂが形成されている入力側整合回路
基板（図示せず）上に、抵抗１８ｃ及び２０ｃは、マイ
クロストリップ線路１６ｃが形成されている入力側整合
回路基板（図示せず）上に、抵抗１８ｄ及び２０ｄは、
マイクロストリップ線路１６ｄが形成されている入力側
整合回路基板（図示せず）上にそれぞれ形成され、ボン
ディングワイヤで対応するコンデンサにそれぞれ接続さ
れている。
【００２６】このような構成において、内部整合型トラ
ンジスタ１Ａは、入力端子ＩＮ１に入力された高周波信
号に対する電界効果トランジスタ２ａ及び２ｂの合成出
力を出力端子ＯＵＴ１から出力し、内部整合型トランジ
スタ１Ｂは、入力端子ＩＮ２に入力された高周波信号に
対する電界効果トランジスタ２ｃ及び２ｄの合成出力を
出力端子ＯＵＴ２から出力するものである。
【００２７】図４は、図１から図３で示した内部整合型
トランジスタ１における電界効果トランジスタ２ａ〜２
ｄの特性例を示した図である。なお、図４では、発振防
止用安定化回路５ａにおける抵抗１８ａの抵抗値をＲと
すると共にコンデンサ１９ａの容量値をＣとし、抵抗２
０ａ及びコンデンサ２１ａを接続しない状態で、Ｒの値
を変えて測定した電界効果トランジスタ２ａのＳパラメ
ータを示している。
【００２８】図４から、発振防止用安定化回路をパッケ
ージ内に内蔵した場合、発振防止用安定化回路を付加し
なかった場合と比較してＳパラメータの｜Ｓ21｜が低周
波数帯域のみ減少していることが分かる。また、Ｒの値
を小さくするほど、低周波数帯域におけるＳパラメータ
の｜Ｓ21｜が小さくなっていることが分かる。図４で
は、発振防止用安定化回路５ａを抵抗１８ａ及びコンデ
ンサ１９ａで構成した場合の特性例を示したが、発振防
止用安定化回路５ａとして、抵抗１８ａとコンデンサ１
９ａの直列回路と、抵抗２０ａとコンデンサ２１ａの直
列回路とを接続した場合においても、図４と同様の特性
が得られる。
【００２９】ここで、発振防止用安定化回路５ａ〜５ｄ
におけるコンデンサ１９ａ〜１９ｄ及び２１ａ〜２１ｄ
において、低周波発振対策に有効な安定化回路を形成す
るためには、合成容量Ｃが低周波に対してショートにな
るように十分に大きな値にする必要がある。しかし、通
常の平行平板型のコンデンサでは、容量値を大きくする
ために誘電体の厚みを薄くすると部品強度が低下して実
装上問題となる場合が多かった。そこで、コンデンサ１
９ａ〜１９ｄ及び２１ａ〜２１ｄに、表面酸化型ＭＯＳ
構造のコンデンサ（以下、ＭＯＳ型コンデンサと呼ぶ）
を使用するとよい。
【００３０】ＭＯＳ型コンデンサは、誘電体が表面酸化
膜であるため、誘電体の厚みを非常に薄くすることがで
きると共に、下層の半導体基板の厚みで強度を確保する
ことができるため、小面積で大容量のコンデンサを形成
することができる。また、ＭＯＳ型コンデンサは、非常
に安価に形成することができ、大きなコストの削減を図
ることができる。
【００３１】また、図５で示すように、上記入力側整合
回路基板にＭＯＳ構造基板を使用して、発振防止用安定
化回路及び入力インピーダンス整合回路をＭＯＳ構造基
板２８上に集積化して１チップ化を図るようにしてもよ
い。このようにすることによって、部品点数を削減する
ことができることから、実装に必要なパッケージ内のス
ペースを削減することができ、実装にかかるコストの削
減を図ることができる。
【００３２】このように、本実施の形態１における内部
整合型トランジスタは、半導体素子の近傍では低周波数
帯域と基本周波数帯域のインピーダンスが近傍値を示す
ことから、該電界効果トランジスタ２ａ〜２ｄと同一パ
ッケージ内における電界効果トランジスタ２ａ〜２ｄの
近傍に、対応する発振防止用安定化回路５ａ〜５ｄをそ
れぞれ形成した。このため、基本周波数帯域の利得低下
の影響を小さくして低周波数帯域の利得の低下を図るこ
とができ、低周波発振を抑制することができる。また、
発振防止用の回路をパッケージ内に内蔵したことから、
パッケージ外部での発振防止対策を不要にすることがで
きる。
【００３３】実施の形態２．上記実施の形態１における
発振防止用安定化回路５ａ〜５ｄが隣り合った２つの半
導体素子間のアイソレーション抵抗を兼ねるようにして
もよく、このようにしたものを本発明の実施の形態２と
する。図６は、本発明の実施の形態２における内部整合
型トランジスタの内部構成例を示した図であり、図７
は、図６で示した内部整合型トランジスタの等価回路図
である。なお、図６及び図７においても、４つの半導体
素子で形成されている場合を例にして示しており、図７
では、各半導体素子が電界効果トランジスタである場合
を例にして示している。また、図６及び図７では、図１
又は図３と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に図１及び図３との相違点のみ
説明する。
【００３４】図６及び図７における図１及び図３との相
違点は、コンデンサ２１ａと１９ｂを１つのコンデンサ
３１に、コンデンサ２１ｂと１９ｃを１つのコンデンサ
３２に、コンデンサ２１ｃと１９ｄを１つのコンデンサ
３３にすると共に、抵抗２０ａと１８ｂを、抵抗２０ｂ
と１８ｃを、抵抗２０ｃと抵抗１８ｄをそれぞれ接続し
たことにある。このことから、図３の発振防止用安定化
回路５ａ〜５ｄを発振防止用安定化回路３５とし、図１
及び図３の内部整合型トランジスタ１を内部整合型トラ
ンジスタ３０としたことにある。
【００３５】図６及び図７において、内部整合型トラン
ジスタ３０は、電界効果トランジスタ２ａ〜２ｄ、入力
インピーダンス整合回路３ａ〜３ｄ、出力インピーダン
ス整合回路４ａ〜４ｄ及び発振防止用安定化回路３５を
備えている。パッケージベース材１０上に実装された入
力側整合回路基板（図示せず）には、入力インピーダン
ス整合回路３ａ〜３ｄ及び発振防止用安定化回路３５が
形成されている。なお、図６では、電界効果トランジス
タ２ａ〜２ｄは、電界効果トランジスタのチップを示し
ている。
【００３６】発振防止用安定化回路３５は、電界効果ト
ランジスタ２ａ〜２ｄにおける不要な発振を防止する回
路であり、抵抗１８ａ〜１８ｄ，２０ａ〜２０ｄ及びコ
ンデンサ１９ａ，２１ｄ，３１〜３３で形成されてい
る。抵抗１８ａ及びコンデンサ１９ａの直列回路と、抵
抗２０ａ及びコンデンサ３１の直列回路が、電界効果ト
ランジスタ２ａのゲートと接地との間にそれぞれ接続さ
れている。すなわち、電界効果トランジスタ２ａのゲー
トに接続された抵抗１８ａ及び２０ａは、対応するコン
デンサ１９ａ及び３１を介して接地されている。
【００３７】また、抵抗１８ｂ及びコンデンサ３１の直
列回路と、抵抗２０ｂ及びコンデンサ３２の直列回路
が、電界効果トランジスタ２ｂのゲートと接地との間に
それぞれ接続されている。すなわち、電界効果トランジ
スタ２ｂのゲートに接続された抵抗１８ｂ及び２０ｂ
は、対応するコンデンサ３１及び３２を介して接地さ
れ、抵抗２０ａとコンデンサ３１との接続部は、抵抗１
８ｂを介して電界効果トランジスタ２ｂのゲートに接続
されている。
【００３８】同様に、抵抗１８ｃ及びコンデンサ３２の
直列回路と、抵抗２０ｃ及びコンデンサ３３の直列回路
が、電界効果トランジスタ２ｃのゲートと接地との間に
接続されている。すなわち、電界効果トランジスタ２ｃ
のゲートに接続された抵抗１８ｃ及び２０ｃは、対応す
るコンデンサ３２及び３３を介して接地され、抵抗２０
ｂとコンデンサ３２との接続部は、抵抗１８ｃを介して
電界効果トランジスタ２ｃのゲートに接続されている。
【００３９】同様に、抵抗１８ｄ及びコンデンサ３３の
直列回路と、抵抗２０ｄ及びコンデンサ２１ｄの直列回
路が、電界効果トランジスタ２ｄのゲートと接地との間
に接続されている。すなわち、電界効果トランジスタ２
ｄのゲートに接続された抵抗１８ｄ及び２０ｄは、対応
するコンデンサ３３及び２１ｄを介して接地され、抵抗
２０ｃとコンデンサ３３との接続部は、抵抗１８ｄを介
して電界効果トランジスタ２ｄのゲートに接続されてい
る。
【００４０】このような構成において、電界効果トラン
ジスタ２ａ，２ｂ、入力インピーダンス整合回路３ａ，
３ｂ、出力インピーダンス整合回路４ａ，４ｂ、抵抗１
８ａ，１８ｂ，２０ａ，２０ｂ及びコンデンサ１９ａ，
３１，３２で１つの内部整合型トランジスタを形成して
おり、該内部整合型トランジスタは、電界効果トランジ
スタ２ａ及び２ｂの各出力を合成して出力する。同様
に、電界効果トランジスタ２ｃ，２ｄ、入力インピーダ
ンス整合回路３ｃ，３ｄ、出力インピーダンス整合回路
４ｃ，４ｄ、抵抗１８ｃ，１８ｄ，２０ｃ，２０ｄ及び
コンデンサ２１ｄ，３２，３３で１つの内部整合型トラ
ンジスタを形成しており、該内部整合型トランジスタ
は、電界効果トランジスタ２ｃ及び２ｄの各出力を合成
して出力する。
【００４１】通常、並列に接続された電界効果トランジ
スタ間では、励振モードにおける奇数モードのループ発
振を抑制するため、アイソレーション抵抗を挿入するこ
とが一般的である。このことから、発振防止用安定化回
路３５は、各電界効果トランジスタ２ａ〜２ｄの発振を
防止すると共に、隣り合った電界効果トランジスタ間の
アイソレーション抵抗を兼ねている。また、コンデンサ
３１〜３３の容量値をループ発振周波数に対してショー
トとなるような十分に大きな値にすることによって、発
振防止用安定化回路３５は、低周波発振防止効果に加え
て奇数モードのループ発振に対しても有効な発振防止回
路を構成する。
【００４２】なお、実施の形態１と同様に、発振防止用
安定化回路３５における各コンデンサにＭＯＳ型コンデ
ンサを使用してもよく、更に、発振防止用安定化回路及
び入力インピーダンス整合回路をＭＯＳ構造基板上に集
積化して１チップ化を図るようにしてもよい。このよう
にした場合、実施の形態１で示したものと同様の効果を
得ることができる。
【００４３】このように、本実施の形態２における内部
整合型トランジスタは、電界効果トランジスタ２ａ〜２
ｄの近傍に、対応する発振防止用安定化回路をなすと共
に、隣り合った電界効果トランジスタ間のアイソレーシ
ョン抵抗を兼ねる発振防止用安定化回路３５を形成し、
該発振防止用安定化回路３５のコンデンサ３１〜３３の
容量値を十分に大きな値にした。このことから、上記実
施の形態１と同様の効果を得ることができると共に、励
振モードにおける奇数モードのループ発振を抑制するこ
とができる。また、隣り合った電界効果トランジスタ間
で発振防止回路を共用することから、コンデンサを削減
して実装する部品点数を削減することができ、実装に必
要なパッケージ内のスペースを削減することができるた
め、コストの削減を図ることができる。
【００４４】なお、上記実施の形態１及び実施の形態２
では、２つの電界効果トランジスタからのそれぞれの出
力を合成して出力する２つの内部整合型トランジスタを
１つのパッケージに内蔵した場合を例にして説明した
が、本発明はこれに限定するものではなく、少なくとも
１つの内部整合型トランジスタを１つのパッケージに内
蔵するものでもよく、１つの電界効果トランジスタから
の出力を出力する内部整合型トランジスタを１つのパッ
ケージに内蔵するものでもよい。また、実施の形態１及
び実施の形態２では、電界効果トランジスタを使用した
場合を例にして説明したが、半導体素子として他のトラ
ンジスタ等を使用してもよい。
【００４５】
【発明の効果】請求項１に係る内部整合型トランジスタ
は、半導体素子の近傍では低周波数帯域と基本周波数帯
域のインピーダンスが近傍値を示すことから、半導体素
子と同一パッケージ内における半導体素子の近傍に、対
応する発振防止用安定化回路をそれぞれ形成した。この
ことから、基本周波数帯域の利得低下の影響を小さくし
て低周波数帯域の利得の低下を図ることができ、不要な
低周波発振を抑制することができる。また、発振防止用
の回路をパッケージ内に内蔵したことから、パッケージ
外部での発振防止対策を不要にすることができる。
【００４６】請求項２に係る内部整合型トランジスタ
は、請求項１において、具体的には、上記発振防止用安
定化回路を、対応する半導体素子の高周波信号が入力さ
れる端子に接続された抵抗と、該抵抗を接地するコンデ
ンサとで形成された直列回路でそれぞれ形成した。この
ことから、基本周波数帯域の利得低下の影響を小さくし
て低周波数帯域の利得の低下を図ることができ、不要な
低周波発振を抑制することができる。また、発振防止用
の回路をパッケージ内に内蔵したことから、パッケージ
外部での発振防止対策を不要にすることができる。
【００４７】請求項３に係る内部整合型トランジスタ
は、請求項１又は２において、具体的には、半導体素子
を複数並列に配設した。このことから、複数の半導体素
子を並列に配設した場合においても、同様の効果を得る
ことができる。
【００４８】請求項４に係る内部整合型トランジスタ
は、請求項３において、隣接する半導体素子を発振防止
用安定化回路の抵抗を介して相互に接続するようにし
た。このことから、励振モードにおける奇数モードのル
ープ発振を抑制することができる。
【００４９】請求項５に係る内部整合型トランジスタ
は、請求項３又は４において、隣接する半導体素子の発
振防止用安定化回路のコンデンサを共用するようにし
た。このことから、コンデンサを削減して実装する部品
点数を削減することができ、実装に必要なパッケージ内
のスペースを削減することができるため、コストの削減
を図ることができる。
【００５０】請求項６に係る内部整合型トランジスタ
は、請求項３ないし５のいずれか１項において、隣接す
る一対の半導体素子の入力端子，出力端子をそれぞれ共
用するようにした。このことから、２つの電界効果トラ
ンジスタからのそれぞれの出力を合成して出力する構成
においても同様の効果を得ることができる。
【００５１】請求項７に係る内部整合型トランジスタ
は、請求項１ないし６のいずれか１項において、発振防
止用安定化回路のコンデンサを、表面酸化型ＭＯＳ構造
のコンデンサで形成した。このことから、誘電体の厚み
を非常に薄くすることができると共に、下層の半導体基
板の厚みで強度を確保することができるため、小面積で
安価な大容量のコンデンサを形成することができ、コス
トの削減を図ることができる。
【００５２】請求項８に係る内部整合型トランジスタ
は、請求項７において、発振防止用安定化回路の抵抗及
びコンデンサを、入力インピーダンス整合部と共にＭＯ
Ｓ構造基板上に形成した。このことから、部品点数を削
減することができるため、実装に必要なパッケージ内の
スペースを削減することができ、実装にかかるコストの
削減を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における内部整合型ト
ランジスタの内部構成例を示した図である。
【図２】 図１の内部整合型トランジスタにおける部分
詳細を示した図である。
【図３】 図１で示した内部整合型トランジスタの等価
回路図である。
【図４】 図１から図３で示した電界効果トランジスタ
の特性例を示した図である。
【図５】 本発明の実施の形態１における内部整合型ト
ランジスタの内部構成の他の例を示した図である。
【図６】 本発明の実施の形態２における内部整合型ト
ランジスタの内部構成例を示した図である。
【図７】 図６で示した内部整合型トランジスタの等価
回路図である。
【図８】 従来の高出力トランジスタの内部構成例を示
した図である。
【図９】 図８で示した高出力トランジスタの等価回路
図である。
【符号の説明】
１，１Ａ，１Ｂ，３０ 内部整合型トランジスタ、 ２
ａ〜２ｄ 電界効果トランジスタ、 ３ａ〜３ｄ 入力
インピーダンス整合回路、 ４ａ〜４ｄ 出力インピー
ダンス整合回路、 ５ａ〜５ｄ，３５ 発振防止用安定
化回路、 １８ａ〜１８ｄ，２０ａ〜２０ｄ 抵抗、
１９ａ〜１９ｄ，２１ａ〜２１ｄ，３１〜３３ コンデ
ンサ、 ２８ ＭＯＳ構造基板。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 高周波信号の信号処理を行う半導体素子
    と、 外部から高周波信号が入力される入力端子と上記半導体
    素子との間のインピーダンス整合を行う入力インピーダ
    ンス整合回路を有する入力インピーダンス整合部と、 上記半導体素子で処理された高周波信号を外部へ出力す
    る出力端子と上記半導体素子との間のインピーダンス整
    合を行う出力インピーダンス整合回路を有する出力イン
    ピーダンス整合部と、 上記半導体素子の近傍に配置され、抵抗とコンデンサで
    構成された発振防止用安定化回路を有する発振防止用安
    定化回路部と、を１つのパッケージ内に備えたことを特
    徴とする内部整合型トランジスタ。
  2. 【請求項２】 発振防止用安定化回路部は半導体素子の
    入力端子側に接続されると共に、発振防止用安定回路の
    抵抗とコンデンサはコンデンサを介して接地する直列回
    路としたことを特徴とする請求項１記載の内部整合型ト
    ランジスタ。
  3. 【請求項３】 半導体素子が複数並列に配設されたこと
    を特徴とする請求項１又は２に記載の内部整合型トラン
    ジスタ。
  4. 【請求項４】 隣接する半導体素子を発振防止用安定回
    路の抵抗を介して相互に接続したことを特徴とする請求
    項３記載の内部整合型トランジスタ。
  5. 【請求項５】 隣接する半導体素子の発振防止用安定化
    回路のコンデンサを共用したことを特徴とする請求項３
    又は４に記載の内部整合型トランジスタ。
  6. 【請求項６】 隣接する一対の半導体素子の入力端子，
    出力端子をそれぞれ共用したことを特徴とする請求項３
    ないし５のいずれか１項に記載の内部整合型トランジス
    タ。
  7. 【請求項７】 発振防止用安定化回路のコンデンサが表
    面酸化型ＭＯＳ構造のコンデンサであることを特徴とす
    る請求項１ないし６のいずれか１項に記載の内部整合型
    トランジスタ。
  8. 【請求項８】 発振防止用安定化回路の抵抗及びコンデ
    ンサが入力インピーダンス整合部と共にＭＯＳ構造基板
    上に形成されたことを特徴とする請求項７記載の内部整
    合型トランジスタ。
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