JP2001024148A - 内部整合型トランジスタ - Google Patents
内部整合型トランジスタInfo
- Publication number
- JP2001024148A JP2001024148A JP11193062A JP19306299A JP2001024148A JP 2001024148 A JP2001024148 A JP 2001024148A JP 11193062 A JP11193062 A JP 11193062A JP 19306299 A JP19306299 A JP 19306299A JP 2001024148 A JP2001024148 A JP 2001024148A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- capacitor
- impedance matching
- preventing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/602—Combinations of several amplifiers
- H03F3/604—Combinations of several amplifiers using FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01072—Hafnium [Hf]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Junction Field-Effect Transistors (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
を防止することができる内部接合型トランジスタを得
る。 【解決手段】 半導体素子の近傍では低周波数帯域と基
本周波数帯域のインピーダンスが近傍値を示すことか
ら、電界効果トランジスタ2a〜2dと同一パッケージ
内における電界効果トランジスタ2a〜2dの近傍に、
抵抗とコンデンサの直列回路で構成された対応する発振
防止用安定化回路5a〜5dをそれぞれ形成した。
Description
用される内部整合型トランジスタに関し、特に不要な発
振を防止するための安定化回路を同一パッケージ内に内
蔵した内部整合型トランジスタに関するものである。
用途でマイクロ波帯で使用される高出力トランジスタ
は、パッケージ内に半導体素子と整合回路を実装した形
で構成されている。図8は、このような従来の高出力ト
ランジスタの内部構成例を示した図であり、図9は、図
8で示した高出力トランジスタの等価回路図である。図
8及び図9において、高出力トランジスタ100は、電
界効果トランジスタである半導体素子101におけるマ
イクロ波の入力側に入力インピーダンス整合回路102
が、出力側に出力インピーダンス整合回路103がそれ
ぞれ形成されている。
整合回路102及び出力インピーダンス整合回路103
とのそれぞれの間、入力インピーダンス整合回路102
とパッケージリードスルー部104との間、並びに出力
インピーダンス整合回路103とパッケージリードスル
ー部105との間はそれぞれボンディングワイヤで接続
されている。
ジ内に半導体素子を実装した内部整合型トランジスタの
整合回路は、通常、半導体素子の入出力部に直列に接続
されたストリップ線路とワイヤのインダクタンス成分に
より構成されることからローパスフィルタ型となり、ハ
イパスフィルタ型整合回路を構成することが困難であっ
た。ローパスフィルタ型整合回路では、高周波トランジ
スタを使用する周波数帯域では高インピーダンスとなる
が、低周波数帯域では低インピーダンスとなる。このた
め、低周波数帯域ではパッケージ外部の回路においても
低インピーダンスとなり、50Ω系の反射平面において
反射係数が大きく安定係数が低いため発振が起こりやす
いという問題があった。
上げる方向へ開発が進んでおり、素子のサイズが大きく
なることから益々入力インピーダンスが小さくなり、高
周波数帯域での動作時における低周波発振の問題が顕著
になる。また、通常、内部整合型トランジスタは、パッ
ケージ上部を金属導体やセラミック製の蓋により封止し
て使用するため、パッケージ外部の回路に安定化回路を
付加して行った発振対策が有効でない場合、パッケージ
内部に安定化回路を新たに設けることは困難であった。
めになされたものであり、コンデンサで接地された抵抗
で構成した発振防止用の安定化回路をパッケージ内部の
半導体素子の近傍に設けることにより、高周波数帯域で
の動作時における低周波発振を防止することができる内
部接合型トランジスタを得ることを目的とする。
3−86904号公報では、並列に接続されたトランジ
スタ間に発振防止用抵抗が用いられ、奇数モードによる
不要発振を抑えることができる内部接合型高出力電界効
果トランジスタが開示されている。
型トランジスタは、高周波信号の信号処理を行う半導体
素子と、外部から高周波信号が入力される入力端子と半
導体素子との間のインピーダンス整合を行う入力インピ
ーダンス整合回路を有する入力インピーダンス整合部
と、半導体素子で処理された高周波信号を外部へ出力す
る出力端子と半導体素子との間のインピーダンス整合を
行う出力インピーダンス整合回路を有する出力インピー
ダンス整合部と、半導体素子の近傍に配置され、抵抗と
コンデンサで構成された発振防止用安定化回路を有する
発振防止用安定化回路部とを1つのパッケージ内に備え
たものである。
スタは、請求項1において、上記発振防止用安定化回路
部は半導体素子の入力端子側に接続されると共に、発振
防止用安定回路の抵抗とコンデンサはコンデンサを介し
て接地する直列回路としたものである。
スタは、請求項1又は2において、半導体素子が複数並
列に配設されたものである。
スタは、請求項3において、隣接する半導体素子を発振
防止用安定回路の抵抗を介して相互に接続したものであ
る。
スタは、請求項3又は4において、隣接する半導体素子
の発振防止用安定化回路のコンデンサを共用したもので
ある。
スタは、請求項3ないし5のいずれか1項において、隣
接する一対の半導体素子の入力端子,出力端子をそれぞ
れ共用したものである。
スタは、請求項1ないし6のいずれか1項において、発
振防止用安定化回路のコンデンサが表面酸化型MOS構
造のコンデンサであるものである。
スタは、請求項7において、発振防止用安定化回路の抵
抗及びコンデンサが入力インピーダンス整合部と共にM
OS構造基板上に形成されたものである。
づいて、本発明を詳細に説明する。 実施の形態1.図1は、本発明の実施の形態1における
内部整合型トランジスタの内部構成例を示した図であ
り、図2は、図1で示した内部整合型トランジスタの部
分詳細を示した図である。図3は、図1及び図2で示し
た内部整合型トランジスタの等価回路図である。なお、
図1から図3では、4つの半導体素子で形成されている
場合を例にして示しており、図3では、各半導体素子が
電界効果トランジスタである場合を例にして示してい
る。また、図2では、図1のマイクロストリップ線路1
6aの周辺部を拡大した図を示しており、マイクロスト
リップ線路16b〜16dにおいては、図2と同様であ
るので省略する。
ジスタ1は、2つの内部整合型トランジスタ1A及び1
Bを1つのパッケージ内に形成したものである。内部整
合型トランジスタ1Aは、各半導体素子、例えば電界効
果トランジスタ2a,2b、入力インピーダンス整合回
路3a,3b、出力インピーダンス整合回路4a,4b
及び発振防止用安定化回路5a,5bを備えている。同
様に、内部整合型トランジスタ1Bは、各半導体素子、
例えば電界効果トランジスタ2c,2d、入力インピー
ダンス整合回路3c,3d、出力インピーダンス整合回
路4c,4d及び発振防止用安定化回路5c,5dを備
えている。なお、図1では、電界効果トランジスタ2a
〜2dは、電界効果トランジスタのチップを示してい
る。
タングステンの合金(CuW)又は銅‐モリブデン‐銅
の三層構造をなすCMC等で形成されたパッケージベー
ス材10上に並列に実装されている。更に、パッケージ
ベース材10上には、入力インピーダンス整合回路3a
〜3d、出力インピーダンス整合回路4a〜4d及び発
振防止用安定化回路5a〜5dがそれぞれ実装されてい
る。
するマイクロ波入力側に入力インピーダンス整合回路3
a〜3dが、対応する出力側に出力インピーダンス整合
回路4a〜4dがそれぞれ形成され、発振防止用安定化
回路5a〜5dが各電界効果トランジスタ2a〜2dの
近傍に対応して形成されている。各電界効果トランジス
タ2a〜2dと対応する入力インピーダンス整合回路3
a〜3d、各電界効果トランジスタ2a〜2dと対応す
る出力インピーダンス整合回路4a〜4d、各入力イン
ピーダンス整合回路3a〜3dとパッケージリードスル
ー部11、及び出力インピーダンス整合回路4a〜4d
とパッケージリードスルー部12との間はそれぞれボン
ディングワイヤで接続されている。
は、対応するマイクロストリップ線路15a〜15d及
び16a〜16dで形成されている。入力端子IN1か
ら入力された高周波信号は、マイクロストリップ線路1
5a及び16aを介して電界効果トランジスタ2aのゲ
ートに、マイクロストリップ線路15b及び16bを介
して電界効果トランジスタ2bのゲートにそれぞれ入力
される。同様に、入力端子IN2から入力された高周波
信号は、マイクロストリップ線路15c及び16cを介
して電界効果トランジスタ2cのゲートに、マイクロス
トリップ線路15d及び16dを介して電界効果トラン
ジスタ2dのゲートにそれぞれ入力される。
周波信号は、マイクロストリップ線路からなる出力イン
ピーダンス整合回路4aを介して、電界効果トランジス
タ2bで処理された高周波信号は、マイクロストリップ
線路からなる出力インピーダンス整合回路4bを介して
それぞれ出力端子OUT1から出力される。同様に、電
界効果トランジスタ2cで処理された高周波信号は、マ
イクロストリップ線路からなる出力インピーダンス整合
回路4cを介して、電界効果トランジスタ2dで処理さ
れた高周波信号は、マイクロストリップ線路からなる出
力インピーダンス整合回路4dを介してそれぞれ出力端
子OUT2から出力される。
は、対応する電界効果トランジスタ2a〜2dにおける
不要な発振を防止する回路であり、それぞれ対応する抵
抗18a〜18d,20a〜20d及び対応するコンデ
ンサ19a〜19d,21a〜21dで形成されてい
る。発振防止用安定化回路5aは、抵抗18a及びコン
デンサ19aの直列回路と、抵抗20a及びコンデンサ
21aの直列回路が、電界効果トランジスタ2aのゲー
トと接地との間にそれぞれ接続されてなる。
ートに接続された抵抗18a及び20aは、対応するコ
ンデンサ19a及び21aを介して接地されている。ま
た、抵抗18a及び20aは、マイクロストリップ線路
16aが形成されている入力側整合回路基板25上に形
成され、ボンディングワイヤ26で対応するコンデンサ
(例えば、コンデンサチップ)にそれぞれ接続されてい
る。
は、対応する抵抗18b〜18d及び対応するコンデン
サ19b〜19dの直列回路と、対応する抵抗20b〜
20d及び対応するコンデンサ21b〜21dの直列回
路が、対応する電界効果トランジスタ2b〜2dのゲー
トと接地との間にそれぞれ接続されてなる。すなわち、
電界効果トランジスタ2bのゲートに接続された抵抗1
8b及び20bは対応するコンデンサ19b及び21b
を介して、電界効果トランジスタ2cのゲートに接続さ
れた抵抗18c及び20cは対応するコンデンサ19c
及び21cを介して、電界効果トランジスタ2dのゲー
トに接続された抵抗18d及び20dは対応するコンデ
ンサ19d及び21dを介してそれぞれ接地されてい
る。
ストリップ線路16bが形成されている入力側整合回路
基板(図示せず)上に、抵抗18c及び20cは、マイ
クロストリップ線路16cが形成されている入力側整合
回路基板(図示せず)上に、抵抗18d及び20dは、
マイクロストリップ線路16dが形成されている入力側
整合回路基板(図示せず)上にそれぞれ形成され、ボン
ディングワイヤで対応するコンデンサにそれぞれ接続さ
れている。
ンジスタ1Aは、入力端子IN1に入力された高周波信
号に対する電界効果トランジスタ2a及び2bの合成出
力を出力端子OUT1から出力し、内部整合型トランジ
スタ1Bは、入力端子IN2に入力された高周波信号に
対する電界効果トランジスタ2c及び2dの合成出力を
出力端子OUT2から出力するものである。
トランジスタ1における電界効果トランジスタ2a〜2
dの特性例を示した図である。なお、図4では、発振防
止用安定化回路5aにおける抵抗18aの抵抗値をRと
すると共にコンデンサ19aの容量値をCとし、抵抗2
0a及びコンデンサ21aを接続しない状態で、Rの値
を変えて測定した電界効果トランジスタ2aのSパラメ
ータを示している。
ージ内に内蔵した場合、発振防止用安定化回路を付加し
なかった場合と比較してSパラメータの|S21|が低周
波数帯域のみ減少していることが分かる。また、Rの値
を小さくするほど、低周波数帯域におけるSパラメータ
の|S21|が小さくなっていることが分かる。図4で
は、発振防止用安定化回路5aを抵抗18a及びコンデ
ンサ19aで構成した場合の特性例を示したが、発振防
止用安定化回路5aとして、抵抗18aとコンデンサ1
9aの直列回路と、抵抗20aとコンデンサ21aの直
列回路とを接続した場合においても、図4と同様の特性
が得られる。
におけるコンデンサ19a〜19d及び21a〜21d
において、低周波発振対策に有効な安定化回路を形成す
るためには、合成容量Cが低周波に対してショートにな
るように十分に大きな値にする必要がある。しかし、通
常の平行平板型のコンデンサでは、容量値を大きくする
ために誘電体の厚みを薄くすると部品強度が低下して実
装上問題となる場合が多かった。そこで、コンデンサ1
9a〜19d及び21a〜21dに、表面酸化型MOS
構造のコンデンサ(以下、MOS型コンデンサと呼ぶ)
を使用するとよい。
膜であるため、誘電体の厚みを非常に薄くすることがで
きると共に、下層の半導体基板の厚みで強度を確保する
ことができるため、小面積で大容量のコンデンサを形成
することができる。また、MOS型コンデンサは、非常
に安価に形成することができ、大きなコストの削減を図
ることができる。
回路基板にMOS構造基板を使用して、発振防止用安定
化回路及び入力インピーダンス整合回路をMOS構造基
板28上に集積化して1チップ化を図るようにしてもよ
い。このようにすることによって、部品点数を削減する
ことができることから、実装に必要なパッケージ内のス
ペースを削減することができ、実装にかかるコストの削
減を図ることができる。
整合型トランジスタは、半導体素子の近傍では低周波数
帯域と基本周波数帯域のインピーダンスが近傍値を示す
ことから、該電界効果トランジスタ2a〜2dと同一パ
ッケージ内における電界効果トランジスタ2a〜2dの
近傍に、対応する発振防止用安定化回路5a〜5dをそ
れぞれ形成した。このため、基本周波数帯域の利得低下
の影響を小さくして低周波数帯域の利得の低下を図るこ
とができ、低周波発振を抑制することができる。また、
発振防止用の回路をパッケージ内に内蔵したことから、
パッケージ外部での発振防止対策を不要にすることがで
きる。
発振防止用安定化回路5a〜5dが隣り合った2つの半
導体素子間のアイソレーション抵抗を兼ねるようにして
もよく、このようにしたものを本発明の実施の形態2と
する。図6は、本発明の実施の形態2における内部整合
型トランジスタの内部構成例を示した図であり、図7
は、図6で示した内部整合型トランジスタの等価回路図
である。なお、図6及び図7においても、4つの半導体
素子で形成されている場合を例にして示しており、図7
では、各半導体素子が電界効果トランジスタである場合
を例にして示している。また、図6及び図7では、図1
又は図3と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に図1及び図3との相違点のみ
説明する。
違点は、コンデンサ21aと19bを1つのコンデンサ
31に、コンデンサ21bと19cを1つのコンデンサ
32に、コンデンサ21cと19dを1つのコンデンサ
33にすると共に、抵抗20aと18bを、抵抗20b
と18cを、抵抗20cと抵抗18dをそれぞれ接続し
たことにある。このことから、図3の発振防止用安定化
回路5a〜5dを発振防止用安定化回路35とし、図1
及び図3の内部整合型トランジスタ1を内部整合型トラ
ンジスタ30としたことにある。
ジスタ30は、電界効果トランジスタ2a〜2d、入力
インピーダンス整合回路3a〜3d、出力インピーダン
ス整合回路4a〜4d及び発振防止用安定化回路35を
備えている。パッケージベース材10上に実装された入
力側整合回路基板(図示せず)には、入力インピーダン
ス整合回路3a〜3d及び発振防止用安定化回路35が
形成されている。なお、図6では、電界効果トランジス
タ2a〜2dは、電界効果トランジスタのチップを示し
ている。
ランジスタ2a〜2dにおける不要な発振を防止する回
路であり、抵抗18a〜18d,20a〜20d及びコ
ンデンサ19a,21d,31〜33で形成されてい
る。抵抗18a及びコンデンサ19aの直列回路と、抵
抗20a及びコンデンサ31の直列回路が、電界効果ト
ランジスタ2aのゲートと接地との間にそれぞれ接続さ
れている。すなわち、電界効果トランジスタ2aのゲー
トに接続された抵抗18a及び20aは、対応するコン
デンサ19a及び31を介して接地されている。
列回路と、抵抗20b及びコンデンサ32の直列回路
が、電界効果トランジスタ2bのゲートと接地との間に
それぞれ接続されている。すなわち、電界効果トランジ
スタ2bのゲートに接続された抵抗18b及び20b
は、対応するコンデンサ31及び32を介して接地さ
れ、抵抗20aとコンデンサ31との接続部は、抵抗1
8bを介して電界効果トランジスタ2bのゲートに接続
されている。
直列回路と、抵抗20c及びコンデンサ33の直列回路
が、電界効果トランジスタ2cのゲートと接地との間に
接続されている。すなわち、電界効果トランジスタ2c
のゲートに接続された抵抗18c及び20cは、対応す
るコンデンサ32及び33を介して接地され、抵抗20
bとコンデンサ32との接続部は、抵抗18cを介して
電界効果トランジスタ2cのゲートに接続されている。
直列回路と、抵抗20d及びコンデンサ21dの直列回
路が、電界効果トランジスタ2dのゲートと接地との間
に接続されている。すなわち、電界効果トランジスタ2
dのゲートに接続された抵抗18d及び20dは、対応
するコンデンサ33及び21dを介して接地され、抵抗
20cとコンデンサ33との接続部は、抵抗18dを介
して電界効果トランジスタ2dのゲートに接続されてい
る。
ジスタ2a,2b、入力インピーダンス整合回路3a,
3b、出力インピーダンス整合回路4a,4b、抵抗1
8a,18b,20a,20b及びコンデンサ19a,
31,32で1つの内部整合型トランジスタを形成して
おり、該内部整合型トランジスタは、電界効果トランジ
スタ2a及び2bの各出力を合成して出力する。同様
に、電界効果トランジスタ2c,2d、入力インピーダ
ンス整合回路3c,3d、出力インピーダンス整合回路
4c,4d、抵抗18c,18d,20c,20d及び
コンデンサ21d,32,33で1つの内部整合型トラ
ンジスタを形成しており、該内部整合型トランジスタ
は、電界効果トランジスタ2c及び2dの各出力を合成
して出力する。
スタ間では、励振モードにおける奇数モードのループ発
振を抑制するため、アイソレーション抵抗を挿入するこ
とが一般的である。このことから、発振防止用安定化回
路35は、各電界効果トランジスタ2a〜2dの発振を
防止すると共に、隣り合った電界効果トランジスタ間の
アイソレーション抵抗を兼ねている。また、コンデンサ
31〜33の容量値をループ発振周波数に対してショー
トとなるような十分に大きな値にすることによって、発
振防止用安定化回路35は、低周波発振防止効果に加え
て奇数モードのループ発振に対しても有効な発振防止回
路を構成する。
安定化回路35における各コンデンサにMOS型コンデ
ンサを使用してもよく、更に、発振防止用安定化回路及
び入力インピーダンス整合回路をMOS構造基板上に集
積化して1チップ化を図るようにしてもよい。このよう
にした場合、実施の形態1で示したものと同様の効果を
得ることができる。
整合型トランジスタは、電界効果トランジスタ2a〜2
dの近傍に、対応する発振防止用安定化回路をなすと共
に、隣り合った電界効果トランジスタ間のアイソレーシ
ョン抵抗を兼ねる発振防止用安定化回路35を形成し、
該発振防止用安定化回路35のコンデンサ31〜33の
容量値を十分に大きな値にした。このことから、上記実
施の形態1と同様の効果を得ることができると共に、励
振モードにおける奇数モードのループ発振を抑制するこ
とができる。また、隣り合った電界効果トランジスタ間
で発振防止回路を共用することから、コンデンサを削減
して実装する部品点数を削減することができ、実装に必
要なパッケージ内のスペースを削減することができるた
め、コストの削減を図ることができる。
では、2つの電界効果トランジスタからのそれぞれの出
力を合成して出力する2つの内部整合型トランジスタを
1つのパッケージに内蔵した場合を例にして説明した
が、本発明はこれに限定するものではなく、少なくとも
1つの内部整合型トランジスタを1つのパッケージに内
蔵するものでもよく、1つの電界効果トランジスタから
の出力を出力する内部整合型トランジスタを1つのパッ
ケージに内蔵するものでもよい。また、実施の形態1及
び実施の形態2では、電界効果トランジスタを使用した
場合を例にして説明したが、半導体素子として他のトラ
ンジスタ等を使用してもよい。
は、半導体素子の近傍では低周波数帯域と基本周波数帯
域のインピーダンスが近傍値を示すことから、半導体素
子と同一パッケージ内における半導体素子の近傍に、対
応する発振防止用安定化回路をそれぞれ形成した。この
ことから、基本周波数帯域の利得低下の影響を小さくし
て低周波数帯域の利得の低下を図ることができ、不要な
低周波発振を抑制することができる。また、発振防止用
の回路をパッケージ内に内蔵したことから、パッケージ
外部での発振防止対策を不要にすることができる。
は、請求項1において、具体的には、上記発振防止用安
定化回路を、対応する半導体素子の高周波信号が入力さ
れる端子に接続された抵抗と、該抵抗を接地するコンデ
ンサとで形成された直列回路でそれぞれ形成した。この
ことから、基本周波数帯域の利得低下の影響を小さくし
て低周波数帯域の利得の低下を図ることができ、不要な
低周波発振を抑制することができる。また、発振防止用
の回路をパッケージ内に内蔵したことから、パッケージ
外部での発振防止対策を不要にすることができる。
は、請求項1又は2において、具体的には、半導体素子
を複数並列に配設した。このことから、複数の半導体素
子を並列に配設した場合においても、同様の効果を得る
ことができる。
は、請求項3において、隣接する半導体素子を発振防止
用安定化回路の抵抗を介して相互に接続するようにし
た。このことから、励振モードにおける奇数モードのル
ープ発振を抑制することができる。
は、請求項3又は4において、隣接する半導体素子の発
振防止用安定化回路のコンデンサを共用するようにし
た。このことから、コンデンサを削減して実装する部品
点数を削減することができ、実装に必要なパッケージ内
のスペースを削減することができるため、コストの削減
を図ることができる。
は、請求項3ないし5のいずれか1項において、隣接す
る一対の半導体素子の入力端子,出力端子をそれぞれ共
用するようにした。このことから、2つの電界効果トラ
ンジスタからのそれぞれの出力を合成して出力する構成
においても同様の効果を得ることができる。
は、請求項1ないし6のいずれか1項において、発振防
止用安定化回路のコンデンサを、表面酸化型MOS構造
のコンデンサで形成した。このことから、誘電体の厚み
を非常に薄くすることができると共に、下層の半導体基
板の厚みで強度を確保することができるため、小面積で
安価な大容量のコンデンサを形成することができ、コス
トの削減を図ることができる。
は、請求項7において、発振防止用安定化回路の抵抗及
びコンデンサを、入力インピーダンス整合部と共にMO
S構造基板上に形成した。このことから、部品点数を削
減することができるため、実装に必要なパッケージ内の
スペースを削減することができ、実装にかかるコストの
削減を図ることができる。
ランジスタの内部構成例を示した図である。
詳細を示した図である。
回路図である。
の特性例を示した図である。
ランジスタの内部構成の他の例を示した図である。
ランジスタの内部構成例を示した図である。
回路図である。
した図である。
図である。
a〜2d 電界効果トランジスタ、 3a〜3d 入力
インピーダンス整合回路、 4a〜4d 出力インピー
ダンス整合回路、 5a〜5d,35 発振防止用安定
化回路、 18a〜18d,20a〜20d 抵抗、
19a〜19d,21a〜21d,31〜33 コンデ
ンサ、 28 MOS構造基板。
Claims (8)
- 【請求項1】 高周波信号の信号処理を行う半導体素子
と、 外部から高周波信号が入力される入力端子と上記半導体
素子との間のインピーダンス整合を行う入力インピーダ
ンス整合回路を有する入力インピーダンス整合部と、 上記半導体素子で処理された高周波信号を外部へ出力す
る出力端子と上記半導体素子との間のインピーダンス整
合を行う出力インピーダンス整合回路を有する出力イン
ピーダンス整合部と、 上記半導体素子の近傍に配置され、抵抗とコンデンサで
構成された発振防止用安定化回路を有する発振防止用安
定化回路部と、を1つのパッケージ内に備えたことを特
徴とする内部整合型トランジスタ。 - 【請求項2】 発振防止用安定化回路部は半導体素子の
入力端子側に接続されると共に、発振防止用安定回路の
抵抗とコンデンサはコンデンサを介して接地する直列回
路としたことを特徴とする請求項1記載の内部整合型ト
ランジスタ。 - 【請求項3】 半導体素子が複数並列に配設されたこと
を特徴とする請求項1又は2に記載の内部整合型トラン
ジスタ。 - 【請求項4】 隣接する半導体素子を発振防止用安定回
路の抵抗を介して相互に接続したことを特徴とする請求
項3記載の内部整合型トランジスタ。 - 【請求項5】 隣接する半導体素子の発振防止用安定化
回路のコンデンサを共用したことを特徴とする請求項3
又は4に記載の内部整合型トランジスタ。 - 【請求項6】 隣接する一対の半導体素子の入力端子,
出力端子をそれぞれ共用したことを特徴とする請求項3
ないし5のいずれか1項に記載の内部整合型トランジス
タ。 - 【請求項7】 発振防止用安定化回路のコンデンサが表
面酸化型MOS構造のコンデンサであることを特徴とす
る請求項1ないし6のいずれか1項に記載の内部整合型
トランジスタ。 - 【請求項8】 発振防止用安定化回路の抵抗及びコンデ
ンサが入力インピーダンス整合部と共にMOS構造基板
上に形成されたことを特徴とする請求項7記載の内部整
合型トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19306299A JP4163818B2 (ja) | 1999-07-07 | 1999-07-07 | 内部整合型トランジスタ |
US09/477,400 US6281756B1 (en) | 1999-07-07 | 2000-01-04 | Transistor with internal matching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19306299A JP4163818B2 (ja) | 1999-07-07 | 1999-07-07 | 内部整合型トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001024148A true JP2001024148A (ja) | 2001-01-26 |
JP4163818B2 JP4163818B2 (ja) | 2008-10-08 |
Family
ID=16301575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19306299A Expired - Lifetime JP4163818B2 (ja) | 1999-07-07 | 1999-07-07 | 内部整合型トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6281756B1 (ja) |
JP (1) | JP4163818B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006501678A (ja) * | 2002-09-30 | 2006-01-12 | クリー・マイクロウェイブ・インコーポレーテッド | Rfバイパス・出力マッチングネットワークを有するパッケージに収納されたrfパワートランジスタ |
JP2006502560A (ja) * | 2002-01-29 | 2006-01-19 | アドバンスド パワー テクノロジー,インコーポレイテッド | その内部の発振を抑制するためのスプリット・ゲートパワー・モジュールおよび方法 |
WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
JP2011254439A (ja) * | 2010-06-04 | 2011-12-15 | Toshiba Corp | 高周波回路 |
US8509716B2 (en) | 2005-09-19 | 2013-08-13 | Thomson Licensing | Adaptive impedance for LNB power supply output in dependence on communication mode/protocol |
WO2018109926A1 (ja) * | 2016-12-16 | 2018-06-21 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6806106B2 (en) * | 2001-03-20 | 2004-10-19 | Infineon Technologies Ag | Bond wire tuning of RF power transistors and amplifiers |
US6798295B2 (en) * | 2002-12-13 | 2004-09-28 | Cree Microwave, Inc. | Single package multi-chip RF power amplifier |
GB2411062B (en) | 2004-02-11 | 2007-11-28 | Nujira Ltd | Resonance suppression for power amplifier output network |
EP3570374B1 (en) | 2004-06-23 | 2022-04-20 | pSemi Corporation | Integrated rf front end |
US8253495B2 (en) * | 2008-09-30 | 2012-08-28 | Freescale Semiconductor, Inc. | Wireless communication device and semiconductor package device having a power amplifier therefor |
US8487706B2 (en) * | 2010-01-25 | 2013-07-16 | Peregrine Semiconductor Corporation | Stacked linear power amplifier with capacitor feedback and resistor isolation |
JP5387499B2 (ja) * | 2010-05-14 | 2014-01-15 | 三菱電機株式会社 | 内部整合型トランジスタ |
US8791772B2 (en) * | 2010-09-07 | 2014-07-29 | Mks Instruments, Inc. | LCL high power combiner |
JP5269864B2 (ja) * | 2010-12-07 | 2013-08-21 | 株式会社東芝 | 半導体装置 |
JP2012142371A (ja) * | 2010-12-28 | 2012-07-26 | Mitsubishi Electric Corp | 半導体パッケージ |
US9837965B1 (en) | 2016-09-16 | 2017-12-05 | Peregrine Semiconductor Corporation | Standby voltage condition for fast RF amplifier bias recovery |
US9960737B1 (en) | 2017-03-06 | 2018-05-01 | Psemi Corporation | Stacked PA power control |
CN113348553A (zh) * | 2018-11-30 | 2021-09-03 | 瑞典爱立信有限公司 | 具有内置奇模振荡抑制的阻抗元件 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4631493A (en) * | 1985-03-18 | 1986-12-23 | Eaton Corporation | Circuit for DC biasing |
US5694085A (en) * | 1996-02-14 | 1997-12-02 | Glenayre Electronics, Inc. | High-power amplifier using parallel transistors |
JPH10163772A (ja) * | 1996-10-04 | 1998-06-19 | Sanyo Electric Co Ltd | 電力増幅器およびチップキャリヤ |
JP3594775B2 (ja) * | 1997-09-19 | 2004-12-02 | 三菱電機株式会社 | 電力増幅器 |
US6137367A (en) * | 1998-03-24 | 2000-10-24 | Amcom Communications, Inc. | High power high impedance microwave devices for power applications |
-
1999
- 1999-07-07 JP JP19306299A patent/JP4163818B2/ja not_active Expired - Lifetime
-
2000
- 2000-01-04 US US09/477,400 patent/US6281756B1/en not_active Expired - Lifetime
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006502560A (ja) * | 2002-01-29 | 2006-01-19 | アドバンスド パワー テクノロジー,インコーポレイテッド | その内部の発振を抑制するためのスプリット・ゲートパワー・モジュールおよび方法 |
JP4732692B2 (ja) * | 2002-01-29 | 2011-07-27 | マイクロセミ コーポレーション | パワー・モジュールおよびその製造方法 |
JP2006501678A (ja) * | 2002-09-30 | 2006-01-12 | クリー・マイクロウェイブ・インコーポレーテッド | Rfバイパス・出力マッチングネットワークを有するパッケージに収納されたrfパワートランジスタ |
US8509716B2 (en) | 2005-09-19 | 2013-08-13 | Thomson Licensing | Adaptive impedance for LNB power supply output in dependence on communication mode/protocol |
WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
JPWO2010113779A1 (ja) * | 2009-03-30 | 2012-10-11 | 日本電気株式会社 | 半導体装置 |
JP2011254439A (ja) * | 2010-06-04 | 2011-12-15 | Toshiba Corp | 高周波回路 |
US8542077B2 (en) | 2010-06-04 | 2013-09-24 | Kabushiki Kaisha Toshiba | High-frequency circuit |
WO2018109926A1 (ja) * | 2016-12-16 | 2018-06-21 | 三菱電機株式会社 | 半導体装置 |
JP6501986B2 (ja) * | 2016-12-16 | 2019-04-17 | 三菱電機株式会社 | 半導体装置 |
JPWO2018109926A1 (ja) * | 2016-12-16 | 2019-06-24 | 三菱電機株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US6281756B1 (en) | 2001-08-28 |
JP4163818B2 (ja) | 2008-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4163818B2 (ja) | 内部整合型トランジスタ | |
US6380823B1 (en) | Antenna duplexer with receiving, transmitting, and antenna terminal groups separated planarly | |
JP3735270B2 (ja) | 高周波半導体装置 | |
JP2605502B2 (ja) | パッケージ | |
US6466103B2 (en) | Saw filter duplexer device with optimal location of a phase matching line pattern and wire bonding pads | |
JP3136058B2 (ja) | 平衡不平衡変換回路 | |
JP2001111364A (ja) | マイクロ波増幅器 | |
JP3290533B2 (ja) | 電力増幅器 | |
CN110875722B (zh) | 高频放大器 | |
JP2001352206A (ja) | 高周波回路装置 | |
JP3525408B2 (ja) | 分波器パッケージ | |
JP3303845B2 (ja) | 内部整合型出力fet | |
JP2007208671A (ja) | マイクロ波モジュール用パッケージ | |
JPH06349676A (ja) | マイクロチップコンデンサ | |
JP3983456B2 (ja) | 多層基板モジュール | |
JP2002185201A (ja) | 高周波用配線基板 | |
JP3298604B2 (ja) | コプレーナガイド伝送線路 | |
JP3430060B2 (ja) | 高周波用半導体装置 | |
JP3833426B2 (ja) | 高周波用配線基板 | |
JP3395290B2 (ja) | 高周波用回路基板 | |
JP2001284490A (ja) | 高周波接地構造 | |
JP2737678B2 (ja) | スロットライン型シングルバランスミキサ | |
JP2001345606A (ja) | Mmic増幅器 | |
JPH06140871A (ja) | 積層型多段縦続接続多重モ−ド圧電フィルタ | |
JP4162819B2 (ja) | 高周波回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060613 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080725 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4163818 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |