JPH05142298A - Testing circuit of logic circuit system - Google Patents
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- JPH05142298A JPH05142298A JP3310538A JP31053891A JPH05142298A JP H05142298 A JPH05142298 A JP H05142298A JP 3310538 A JP3310538 A JP 3310538A JP 31053891 A JP31053891 A JP 31053891A JP H05142298 A JPH05142298 A JP H05142298A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スキャンパステスト手
法を考慮した論理回路システムのテスト回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit of a logic circuit system in consideration of a scan path test method.
【０００２】[0002]
【従来の技術】近年、論理システムの大規模化・複雑化
には目ざましいものがあり、またそのテストにおいても
内容は複雑化し、故障検出率（テスタビリティ）向上の
ための莫大なテストプログラム開発工数が必要とされる
ようになってきており、その効率化が課題となってい
る。このような大規模な論理システムのテストに対し、
スキャンパス方式を採用する事例が増加してきている。2. Description of the Related Art In recent years, there has been a remarkable increase in the scale and complexity of logical systems, and the contents of these tests have also become complicated, resulting in enormous man-hours for test program development to improve the fault coverage (testability). Are becoming more and more necessary, and efficiency improvement is a problem. For testing such a large-scale logical system,
There are an increasing number of cases of adopting the scan campus method.
【０００３】以下、従来のスキャンパス回路を図面を参
照して説明する。論理システム回路における記憶回路
（フリップフロップ等）をスキャンテスト用のフリップ
フロップに置換し、機能ブロック毎あるいはタイミング
毎にブロック分割できるようにスキャンテスト用フリッ
プフロップの直列接続経路を形成することにより、従来
のスキャンパス手法によるテスト容易化回路を構成する
ことができる。A conventional scan path circuit will be described below with reference to the drawings. Conventionally, by replacing a memory circuit (flip-flop, etc.) in a logic system circuit with a flip-flop for scan test and forming a series connection path of flip-flops for scan test so that the block can be divided into functional blocks or timings. It is possible to configure a test facilitation circuit by the scan path method.
【０００４】図２は従来のスキャンパス回路を示す図で
ある。図２において、１1〜１nは分割された機能ブロッ
ク、２1〜２nはスキャンパステスト用フリップフロップ
群で、機能ブロック１1〜１nの各々のブロックの出力を
格納し、次段の機能ブロックへの入力データとし、かつ
各々のフリップフロップがテストモード時に直列接続さ
れるように構成されている。３は初段の機能ブロック１
1の入力信号群、４は最終段のブロック１nからスキャン
パステスト用フリップフロップ群２nを経由した出力信
号群、５はテスト用のスキャンイン端子であり、スキャ
ンパステスト用フリップフロップ群２1のスキャン入力
に接続される。また、各スキャンパステスト用フリップ
フロップ群２1〜２nのスキャン出力は次段のスキャン入
力に接続され、論理システム全体でスキャンパスが直列
接続される。また、最終機能ブロックのフリップフロッ
プ群２nのスキャン出力はテスト用のスキャンアウト端
子６に接続される。７はテストモード切換え端子であ
り、８、９はそれぞれノーマルモード用のクロック入力
端子、テストモード用のクロック入力端子であり、スイ
ッチ回路１０により選択され、そのクロック出力２４は
各スキャンパステスト用フリップフロップ群２1〜２nの
クロック入力となる。スイッチ回路１０の制御入力はテ
ストモード切換え端子７に接続され、ローレベルのと
き、ノーマルモード用のクロック入力端子８が、ハイレ
ベルの時はテストモード用のクロック入力端子９が接続
される。FIG. 2 is a diagram showing a conventional scan path circuit. In FIG. 2, 1 1 to 1 n are divided functional blocks, 2 1 to 2 n are scan path test flip-flop groups, which store the output of each block of the functional blocks 1 1 to 1 n It is configured to be input data to the functional block of and each flip-flop is connected in series in the test mode. 3 is the first functional block 1
1, an input signal group 4 is an output signal group from the final stage block 1 n via a scan path test flip-flop group 2 n , and a reference numeral 5 is a test scan-in terminal, which is a scan path test flip-flop group 2 Connected to 1 scan input. The scan outputs of the scan path test flip-flop groups 2 1 to 2 n are connected to the scan input of the next stage, and the scan paths are connected in series in the entire logic system. Further, the scan output of the flip-flop group 2 n of the final functional block is connected to the test scan-out terminal 6. Reference numeral 7 is a test mode switching terminal, 8 and 9 are a clock input terminal for a normal mode and a clock input terminal for a test mode, respectively, which are selected by the switch circuit 10 and whose clock output 24 is a flip-flop for each scan path test. It becomes the clock input of the group 2 1 to 2 n . The control input of the switch circuit 10 is connected to the test mode switching terminal 7, and when it is low level, the clock input terminal 8 for normal mode is connected, and when it is high level, the clock input terminal 9 for test mode is connected.
【０００５】図３は、図２においてスキャンパステスト
用フリップフロップ群２1〜２nの具体的回路の例であ
る。図３において、２０1〜２０mはスキャンパスデータ
のラッチ用フリップフロップであり、２２1〜２２mは各
フリップフロップ２０1〜２０mの入力切換え用スイッチ
である。各フリップフロップ２０1〜２０mの出力は次段
のフリップフロップの一方の入力であり、テストモード
時はスイッチ２２1〜２２mを介して直列接続され、フリ
ップフロップ群２０1〜２０m内部でも同様にスキャンパ
スが形成される。２１1〜２１mは機能ブロック１1〜１n
の出力信号であり、スイッチ２２1〜２２mを介してフリ
ップフロップ群２０1〜２０mの他方の入力となる。１
８、１９はそれぞれテスト用フリップフロップ群２０1
〜２０mのスキャン入力とスキャン出力である。スイッ
チ２２1〜２２mの制御は、テストモード切換え端子７か
らのモード切換え信号で行い、テストモード切換え信号
がローレベルのときのスイッチ２２1〜２２mの出力は、
機能ブロック２１1〜２１mの出力信号であり、テストモ
ード切換え信号がハイレベルのとき出力は、前段のフリ
ップフロップの出力である。FIG. 3 shows an example of a concrete circuit of the scan path test flip-flop groups 2 1 to 2 n in FIG. In FIG. 3, 20 1 to 20 m are flip-flops for latching scan path data, and 22 1 to 22 m are input switching switches of the flip-flops 20 1 to 20 m . The output of each flip-flop 20 1 to 20 m is one input of the next-stage flip-flop and is connected in series via the switches 22 1 to 22 m in the test mode, and even inside the flip-flop group 20 1 to 20 m. Similarly, a scan path is formed. 21 1 to 21 m are functional blocks 1 1 to 1 n
Of the flip-flops 20 1 to 20 m via the switches 22 1 to 22 m . 1
8 and 19 are test flip-flop groups 20 1
Scan input and scan output of ~ 20 m . The switches 22 1 to 22 m are controlled by a mode switching signal from the test mode switching terminal 7, and the outputs of the switches 22 1 to 22 m when the test mode switching signal is at the low level are
These are output signals of the functional blocks 21 1 to 21 m , and when the test mode switching signal is at the high level, the output is the output of the flip-flop of the preceding stage.
【０００６】また、２４はクロック信号である。２３1
〜２３mはフリップフロップ群２０1〜２０mの出力信号
であり、次段の機能ブロックの入力になると共に、次段
のフリップフロップ用スイッチ２２1〜２２mの一方の入
力となる。Reference numeral 24 is a clock signal. 23 1
.About.23 m are output signals of the flip-flop groups 201 to 20 m , which are input to the functional block of the next stage and also one input of the flip-flop switches 22 1 to 22 m of the next stage.
【０００７】いま、図２において、テストモード切換え
端子７がローレベルであったと仮定するとノーマルモー
ドとなり、テスト用フリップフロップ群２1〜２nはスキ
ャン動作を行わず、前段機能ブロックの出力をクロック
に同期してラッチし、後段機能ブロックに伝えるという
システム動作の一部として動作する。テストモード切換
え信号がローレベルであるため、ノーマルモード時のク
ロック入力端子８のパルス入力が選択され、スイッチ回
路１０の出力であるクロック信号２４として各スキャン
パステスト用フリップフロップ群２1〜２nに入力され
る。Now, assuming that the test mode switching terminal 7 is at the low level in FIG. 2, the normal mode is set, the test flip-flop groups 2 1 to 2 n do not perform the scan operation, and the output of the preceding functional block is clocked. It operates as a part of the system operation of latching in synchronization with and transmitting to the subsequent functional block. Since the test mode switching signal is at the low level, the pulse input of the clock input terminal 8 in the normal mode is selected, and each scan path test flip-flop group 2 1 to 2 n is output as the clock signal 24 output from the switch circuit 10. Entered in.
【０００８】また、図３におけるスイッチ２２1〜２２m
の出力として機能ブロック１1〜１nの出力信号２１1〜
２１mが選択され、各ブロックのテスト用フリップフロ
ップ群２1〜２nはクロック入力２４に同期して各々フリ
ップフロップの前段ブロックの出力を後段ブロックの入
力に伝える。Further, the switches 22 1 to 22 m in FIG.
The output signal of the functional blocks 1 1 to 1 n is 21 1 to
21 m is selected, and the test flip-flop groups 2 1 to 2 n of each block transmit the output of the preceding block of each flip-flop to the input of the subsequent block in synchronization with the clock input 24.
【０００９】テストモード切換え端子７への入力をロー
レベルからハイレベルに切換えると、論理システムはテ
ストモードとなる。図２において、各フリップフロップ
群２０1〜２０mのクロック入力には、スキャン用クロッ
ク端子９のクロック入力がスイッチ回路１０により選択
される。When the input to the test mode switching terminal 7 is switched from low level to high level, the logic system enters the test mode. In FIG. 2, the switch circuit 10 selects the clock input of the scan clock terminal 9 as the clock input of each of the flip-flop groups 20 1 to 20 m .
【００１０】以上の構成により、全てのテスト用フリッ
プフロップ群が直列接続されスキャンクロック端子９の
クロック入力に同期したテスト用スキャンパスを形成す
ることができ、スキャンイン端子５より、各フリップフ
ロップに対し所望の値を設定したり、ノーマル動作中に
テストモードに切換え、その時点での各フリップフロッ
プの出力をスキャンアウト端子６より取り出したりする
ことにより論理システムのテストを行うことができる。With the above configuration, all the test flip-flop groups can be connected in series to form a test scan path in synchronization with the clock input of the scan clock terminal 9, and the scan-in terminal 5 can be connected to each flip-flop. On the other hand, the logic system can be tested by setting a desired value or switching to the test mode during the normal operation and extracting the output of each flip-flop at that time from the scan-out terminal 6.
【００１１】[0011]
【発明が解決しようとする課題】このような機能ブロッ
クごとに分割されたシステムにおいては、各ブロック単
位で、あるいは関連のある複数のブロックでテストを行
うのが一般的であるが、従来のこのような回路構成でテ
ストを行う場合、スキャンパスが固定されているため、
テストしたいブロックが全体の特定部分であってもスキ
ャン化されたパス全体を考慮したテストパターンを作成
する必要があり、テストプログラム開発が繁雑化し、ま
たスキャンパスの長さが長くなるとテストパターンのサ
イズの肥大化およびテスト時間の増大を招くという問題
が発生している。In such a system divided into functional blocks, it is general to perform a test for each block or for a plurality of related blocks. When testing with such a circuit configuration, the scan path is fixed,
Even if the block you want to test is a specific part of the whole, it is necessary to create a test pattern that considers the entire scanned path, the test program development becomes complicated, and the size of the test pattern increases when the scan path length becomes long. However, there is a problem in that the bloat and the test time increase.
【００１２】本発明は上記問題を解決するもので、スキ
ャンパステスト手法を考慮した論理システムにおいて、
テストを容易化する回路を提供することを目的としてい
る。The present invention solves the above problems, and in a logical system considering a scan path test method,
It is intended to provide a circuit that facilitates testing.
【００１３】[0013]
【課題を解決するための手段】本発明は上記目的を達成
するために、本発明のテスト回路は、スキャンパスによ
りグループ化された複数のブロックの中から、任意にテ
スト対象ブロックを選択し、かつテスト時のスキャンパ
ス長をその対象ブロックのテストのために最小限必要な
長さに変更可能とした。任意にテスト対象ブロックを選
択するための手段としては、テスト対象ブロック各ブロ
ックについてテストモード選択用フリップフロップを設
け、これらのフリップフロップを直列に接続し、スキャ
ンパスとは別にテストモード設定用スキャンパスを具備
する。またテスト時のスキャンパスを変更する手段とし
ては、テスト対象ブロック各ブロックに対応するスキャ
ンパステスト用フリップフロップ群のスキャンイン端子
に前ブロックに対応するスキャンパステスト用フリップ
フロップ群のスキャンアウト信号を入力するか、あるい
は前ブロックをスキップし、前ブロックに対応するスキ
ャンパス用フリップフロップ群のスキャンイン信号を入
力するかを決定するスイッチ回路を具備し、このスイッ
チ回路は前述のテストモード設定用フリップフロップに
設定された値により制御される構成とした。In order to achieve the above object, the present invention provides a test circuit which arbitrarily selects a test target block from a plurality of blocks grouped by scan paths. In addition, the scan path length during the test can be changed to the minimum required length for testing the target block. As a means for arbitrarily selecting a test target block, a test mode selection flip-flop is provided for each block of the test target block, these flip-flops are connected in series, and a scan path for test mode setting is provided separately from the scan path. It is equipped with. As a means for changing the scan path at the time of test, the scan-out signal of the scan-path test flip-flop group corresponding to the preceding block is supplied to the scan-in terminal of the scan-path test flip-flop group corresponding to each block to be tested. A switch circuit for determining whether to input or skip the previous block and input the scan-in signal of the scan path flip-flop group corresponding to the previous block is provided. The configuration is controlled by the value set in the group.
【００１４】[0014]
【作用】本発明は前述の構成により、テスト時のスキャ
ンパス動作を対象ブロックのみに限定することができ、
かつその時のスキャンパス長は対象ブロックのみの最小
限度であるため、テストが容易化でき、かつテスト時間
を削減することが可能となる。According to the present invention, the scan path operation at the time of testing can be limited to the target block by the above-mentioned configuration,
Moreover, since the scan path length at that time is the minimum limit of only the target block, the test can be facilitated and the test time can be reduced.
【００１５】[0015]
【実施例】以下、本発明の第１の実施例について図１を
参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIG.
【００１６】図１において、１１1〜１１nはそれぞれテ
ストモード設定用に直列接続されたフリップフロップで
あり、その出力は対応するブロックのスキャンパステス
ト用フリップフロップ群のテストモード設定信号である
と共に、次段のフリップフロップの入力となる。このよ
うに各フリップフロップ１１1〜１１nは直列接続され
て、従来の各ブロックの出力データラッチ用のスキャン
パスとは別のスキャンパスを形成する。１２、１３は、
それぞれこのテストモード設定用のスキャンパスのスキ
ャンイン端子と、スキャンアウト端子である。また、１
４はこのテストモード設定用フリップフロップのリセッ
ト入力端子であり、システムの初期化時に、即フリップ
フロップの出力をローレベルにセットするためのもので
ある。１５はテストモード設定用フリップフロップのス
キャンクロック入力端子である。１６1〜１６nはスキャ
ンパステスト用フリップフロップ群２1〜２nへのクロッ
ク入力ゲート回路であり、テストモード切換え端子７か
らのモード切換え信号がローレベルの時、あるいはテス
トモード切換え端子７からのモード切換え信号がハイレ
ベルで、かつ対応するテストモード設定用フリップフロ
ップの出力がハイレベルの時、クロック選択回路である
スイッチ回路１０のクロック出力のフリップフロップ群
２1〜２nへの入力が許可される。In FIG. 1, 11 1 to 11 n are flip-flops connected in series for setting the test mode, and the output thereof is the test mode setting signal of the scan path test flip-flop group of the corresponding block. , Becomes the input of the next flip-flop. In this way, the flip-flops 11 1 to 11 n are connected in series to form a scan path different from the conventional scan path for output data latch of each block. 12, 13 are
These are a scan-in terminal and a scan-out terminal of the scan path for setting the test mode. Also, 1
Reference numeral 4 denotes a reset input terminal of the test mode setting flip-flop, which is used to immediately set the output of the flip-flop to a low level when the system is initialized. Reference numeral 15 is a scan clock input terminal of the test mode setting flip-flop. Reference numerals 16 1 to 16 n are clock input gate circuits to the scan path test flip-flop groups 2 1 to 2 n , and when the mode switching signal from the test mode switching terminal 7 is at a low level, or from the test mode switching terminal 7. When the mode switching signal is high level and the output of the corresponding test mode setting flip-flop is high level, the clock output of the switch circuit 10 as the clock selection circuit is input to the flip-flop groups 2 1 to 2 n . Allowed
【００１７】上記回路構成において、本論理システムは
電源起動時、あるいは外部からの初期化指示によりリセ
ット入力端子１４への入力はハイレベルとなり、テスト
モード設定用フリップフロップ１１1〜１１nは全て初期
化され、その出力は全てローレベルとなる。また、テス
トモード切換え端子７への入力をローレベルに設定する
ことにより、本論理システムはノーマルモード動作とな
る。テストモード切換え端子７からのテストモード切換
え信号がローレベルであるため、クロック選択回路であ
るスイッチ回路１０の出力はノーマルモード時のクロッ
ク端子８のクロック信号となり、前記クロック信号はク
ロック入力ゲート回路１６1〜１６nを通過し、全フリッ
プフロップ群に入力される。また、テストモード切換え
信号は、各ブロックのテストモード切換え入力となって
おり、ローレベルであるため、全てのブロックのスキャ
ンパステスト用フリップフロップ群２1〜２nは各々の前
段ブロックの出力をノーマルモード時のクロック端子８
のクロック信号に同期して格納し、後段のブロックに伝
えるというシステム動作の一部として動作する。システ
ムのテスト時には、まずスキャン動作開始前に、テスト
モード切換え端子７のテストモード切換え信号をハイレ
ベルに切換える。テストモード切換え信号をハイレベル
に設定することにより、スキャンクロック入力端子８の
クロック信号がクロック選択回路であるスイッチ回路１
０の出力クロック２４として選択される。また、他方の
テストモード設定用スキャンパスにおいて、スキャンク
ロック入力端子１５のスキャンクロックに同期してスキ
ャンイン端子１２より、対象ブロックのテストモード設
定信号のみがハイレベルとなるようにテストモード設定
データを入力し、テストモード設定用フリップフロップ
１１1〜１１nに値を設定する。本操作により、テストモ
ード設定用フリップフロップ１１1〜１１nのうち対象ブ
ロックのみテストモード設定信号がハイレベルとなり選
択され、クロック入力ゲート回路１６1〜１６nにより、
スキャンテスト用フリップフロップ群２1〜２nの中のテ
スト対象ブロックにのみクロック入力が供給される。テ
スト用フリップフロップ群２1〜２nについては、図２、
図３に示した従来例と同様に動作する。In the above circuit configuration, in the present logic system, the input to the reset input terminal 14 becomes high level when the power is turned on or due to an initialization instruction from the outside, and the test mode setting flip-flops 11 1 to 11 n are all initialized. Output, all outputs are low level. Further, by setting the input to the test mode switching terminal 7 to the low level, this logic system becomes the normal mode operation. Since the test mode switching signal from the test mode switching terminal 7 is at low level, the output of the switch circuit 10 which is the clock selection circuit becomes the clock signal of the clock terminal 8 in the normal mode, and the clock signal is the clock input gate circuit 16 It passes through 1 to 16 n and is input to all flip-flop groups. Further, since the test mode switching signal is a test mode switching input of each block and is at a low level, the scan path test flip-flop groups 2 1 to 2 n of all blocks output the output of each preceding block. Clock terminal 8 in normal mode
It operates as a part of the system operation of storing in synchronization with the clock signal of and transmitting it to the subsequent block. At the time of testing the system, the test mode switching signal at the test mode switching terminal 7 is first switched to a high level before the scan operation is started. By setting the test mode switching signal to the high level, the switch circuit 1 in which the clock signal at the scan clock input terminal 8 is the clock selection circuit
0 is selected as the output clock 24. In the other test mode setting scan path, the test mode setting data is output from the scan-in terminal 12 in synchronization with the scan clock of the scan clock input terminal 15 so that only the test mode setting signal of the target block becomes high level. It is input and values are set in the test mode setting flip-flops 11 1 to 11 n . By this operation, the test mode setting signal of only the target block among the test mode setting flip-flops 11 1 to 11 n becomes high level and is selected, and the clock input gate circuits 16 1 to 16 n
The clock input is supplied only to the test target block in the scan test flip-flop groups 2 1 to 2 n . Regarding the test flip-flop groups 2 1 to 2 n , FIG.
It operates similarly to the conventional example shown in FIG.
【００１８】このように、本発明の一実施例によれば、
論理システムにおいて、グループ化された複数の機能ブ
ロックからテスト対象ブロックのみを選択することが可
能となる。Thus, according to one embodiment of the present invention,
In the logic system, it becomes possible to select only the test target block from the plurality of functional blocks grouped.
【００１９】次に、本発明の第２の実施例について、図
１を参照しながら説明する。図１において、１７1〜１
７nはスイッチ回路であり、対応するブロックのスキャ
ンパステスト用フリップフロップ群２1〜２nのスキャン
アウト端子と、その次段のブロックのスキャンイン端子
との間に接続される。スイッチ回路１７1〜１７nの入力
切換え信号は本発明の第１の実施例で述べたテストモー
ド設定用フリップフロップの出力に接続され、スイッチ
回路１７1〜１７nの選択入力には、一方が対応するブロ
ックのスキャンパスのスキャン出力に、他方が前記スキ
ャンパスのスキャン入力に接続される。Next, a second embodiment of the present invention will be described with reference to FIG. In FIG. 1, 17 1 to 1
7 n is a switch circuit, which is connected between the scan-out terminals of the scan path test flip-flop groups 2 1 to 2 n of the corresponding block and the scan-in terminal of the block at the next stage. Input switching signal of the switch circuit 17 1 to 17 n is connected to the output of the first test mode setting flip-flop described in the embodiment of the present invention, the selection input of the switch circuit 17 1 to 17 n, it is one The scan output of the scan path of the corresponding block is connected, and the other is connected to the scan input of the scan path.
【００２０】上記構成において、所定ブロックに対応す
るテストモード設定用フリップフロップの出力をハイレ
ベルに設定すると、スキャンパスの切換え用スイッチの
制御信号でもあるため、次段のブロックに対応するスキ
ャンパスのスキャン入力には前記ブロックに対応するス
キャンパスのスキャンアウト信号が選択される。また、
テストモード設定用フリップフロップの出力をローレベ
ルに設定すると、次段のブロックに対応するスキャンパ
スのスキャン入力には、前記ブロックのスキャンパスを
スキップして、前記ブロックのスキャンパスのスキャン
入力信号自身が選択される。In the above configuration, when the output of the test mode setting flip-flop corresponding to the predetermined block is set to the high level, it is also the control signal of the switch for switching the scan path, so that the scan path corresponding to the block in the next stage is selected. The scan-out signal of the scan path corresponding to the block is selected as the scan input. Also,
When the output of the test mode setting flip-flop is set to the low level, the scan input of the scan path of the block is skipped and the scan input signal of the scan path of the block is skipped to the scan input of the scan path corresponding to the next block. Is selected.
【００２１】このように、本発明の第２の実施例によれ
ば、テスト対象ブロックのスキャンパス用フリップフロ
ップのみが直列接続され、論理システムのスキャンパス
として形成されることにより、テスト時の全体のスキャ
ンパス長を最小限必要な長さに抑えることが可能とな
る。As described above, according to the second embodiment of the present invention, only the scan path flip-flops of the block to be tested are connected in series to form the scan path of the logic system, so that the entire test circuit is tested. It is possible to suppress the scan path length of the above to the minimum required length.
【００２２】[0022]
【発明の効果】本発明によれば、スキャンパステスト手
法を考慮した論理システムにおいて、スキャンパスによ
りグループ化された複数のブロックの中から任意にテス
ト対象ブロックを選択し、かつテスト時のスキャンパス
長をその対象ブロックのテストのために最小限必要な長
さに変更可能である。以上により、テスト対象ブロック
を任意に選択し限定したテストを行うことができるた
め、テストパターンの作成が簡単化され、テストプログ
ラムの開発工数を削減することができ、かつ故障発生時
の解析工数を削減できる等の効率化を図ることができ
る。またテスト対象ブロックに最小限必要な長さのスキ
ャンパスを構成するためテスト時間削減等の効率化を図
ることができる。According to the present invention, in a logical system considering a scan path test method, a test target block is arbitrarily selected from a plurality of blocks grouped by a scan path, and the scan path at the time of test is selected. The length can be changed to the minimum required for testing the target block. As described above, it is possible to select test blocks arbitrarily and perform limited testing, which simplifies the creation of test patterns, reduces the test program development man-hours, and reduces the analysis man-hours when a failure occurs. It is possible to improve efficiency such as reduction. Further, since the scan path having the minimum required length is formed in the block to be tested, the test time can be reduced and the efficiency can be improved.
【図１】本発明の一実施例であるテスト回路の構成図FIG. 1 is a configuration diagram of a test circuit that is an embodiment of the present invention.
【図２】従来のテスト回路の構成図FIG. 2 is a block diagram of a conventional test circuit
【図３】従来のテスト回路におけるスキャンパステスト
用フリップフロップ群の回路構成図FIG. 3 is a circuit configuration diagram of a scan path test flip-flop group in a conventional test circuit.
１1〜１n 機能ブロック ２1〜２n スキャンパステスト用フリップフロップ群 ３ 入力信号群 ４ 出力信号群 ６ スキャンアウト端子 ７ テストモード切換え端子 ８ ノーマルモード用のクロック入力端子 ９ テストモード用のクロック入力端子 １０ スイッチ回路 １１1〜１１n テストモード設定用のフリップフロップ １２ テストモード設定用のスキャンイン端子 １３ テストモード設定用のスキャンアウト端子 １４ テストモード設定用フリップフロップのリセット
入力端子 １５ テストモード設定用フリップフロップのスキャン
クロック入力端子 １６1〜１６n クロック入力ゲート回路 １７1〜１７n スイッチ回路 １８ スキャンパステスト用フリップフロップ群のスキ
ャン入力 １９ スキャンパステスト用フリップフロップ群のスキ
ャン出力 ２０1〜２０n スキャンパステスト用フリップフロップ ２１1〜２１n 機能ブロックの出力信号 ２２1〜２２n ２０1〜２０nの入力切換え用スイッチ ２３1〜２３n スキャンパステスト用フリップフロップ
の出力信号 ２４ クロック入力切換え用スイッチ１０のクロック信
号1 1 to 1 n Functional block 2 1 to 2 n Scan path test flip-flop group 3 Input signal group 4 Output signal group 6 Scan out terminal 7 Test mode switching terminal 8 Clock input terminal for normal mode 9 Clock for test mode Input terminal 10 Switch circuit 11 1 to 11 n Flip-flop for setting test mode 12 Scan-in terminal for setting test mode 13 Scan-out terminal for setting test mode 14 Reset input terminal of flip-flop for setting test mode 15 Test mode setting Scan flip-flop scan clock input terminal 16 1 to 16 n clock input gate circuit 17 1 to 17 n switch circuit 18 scan path test flip-flop group scan input 19 scan path test flip-flop group scan output 20 1 to 20 n scan path test flip-flops 21 1 to 21 n functional block output signals 22 1 to 22 n 20 1 to 20 n input changeover switch 23 1 to 23 n scan path test flip flop output signals 24 Clock signal of clock input switching switch 10
Claims (3)
キャンパステスト手法を考慮した論理回路システムの複
数のブロックの中から、任意にテスト対象ブロックを選
択し、かつテスト時のスキャンパス長を前記テスト対象
ブロックのテストのために最小限必要な長さに変更可能
なことを特徴とする論理回路システムのテスト回路。1. A test target block is arbitrarily selected from a plurality of blocks of a logic circuit system considering a scan path test method grouped by scan paths, and a scan path length at the time of test is set as the test target. A test circuit for a logic circuit system, which can be changed to a minimum required length for testing a block.
キャンパステスト手法を考慮した論理回路システムの複
数のブロックの中から、任意にテスト対象ブロックを選
択するための手段として、前記テスト対象ブロック各ブ
ロックについてテストモード設定用フリップフロップを
設け、前記フリップフロップを直列に接続し、前記スキ
ャンパスとは別に第２のテストモード設定用スキャンパ
スを具備することを特徴とする請求項１記載の論理回路
システムのテスト回路。2. Each block of the test target block as a means for arbitrarily selecting a test target block from a plurality of blocks of a logic circuit system in which a scan path test method grouped by scan paths is considered. 2. The logic circuit system according to claim 1, wherein a test mode setting flip-flop is provided, the flip-flops are connected in series, and a second test mode setting scan path is provided separately from the scan path. Test circuit.
ための手段として、テスト対象ブロック各ブロックに対
応するスキャンパステスト用フリップフロップ群の初段
入力について、前ブロックに対応するスキャンパステス
ト用フリップフロップ群の最終段出力を前記ブロックの
スキャンパステスト用フリップフロップ群の初段入力に
入力するか、あるいは、前ブロックをスキップして前ブ
ロックに対応するスキャンパステスト用フリップフロッ
プ群の初段入力を入力するかを決定するスイッチ回路を
具備し、前記スイッチ回路はテストモード設定用フリッ
プフロップに設定された値により制御されることを特徴
とする請求項１または請求項２記載の論理回路システム
のテスト回路。3. A scan path test flip-flop corresponding to a preceding block for a first stage input of a scan path test flip-flop group corresponding to each block to be tested as means for arbitrarily changing the test scan path length. The final stage output of the group is input to the first stage input of the scan path test flip-flop group of the block, or the first stage input of the scan path test flip-flop group corresponding to the previous block is input by skipping the previous block. 3. A test circuit for a logic circuit system according to claim 1, further comprising a switch circuit for determining whether or not the switch circuit is controlled by a value set in a test mode setting flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310538A JPH05142298A (en) | 1991-11-26 | 1991-11-26 | Testing circuit of logic circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310538A JPH05142298A (en) | 1991-11-26 | 1991-11-26 | Testing circuit of logic circuit system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05142298A true JPH05142298A (en) | 1993-06-08 |
Family
ID=18006445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310538A Pending JPH05142298A (en) | 1991-11-26 | 1991-11-26 | Testing circuit of logic circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05142298A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7293211B2 (en) | 2004-08-24 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154173A (en) * | 1984-01-25 | 1985-08-13 | Toshiba Corp | Scanning type logical circuit |
| JPS60231187A (en) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Construction of test facilitating circuit |
| JPS6199875A (en) * | 1984-10-23 | 1986-05-17 | Toshiba Corp | Scan system logical circuit |
| JPS6293672A (en) * | 1985-10-21 | 1987-04-30 | Hitachi Ltd | Hierarchy type logical apparatus |
| JPS63241372A (en) * | 1987-03-27 | 1988-10-06 | Mitsubishi Electric Corp | Logic circuit |
| JPH01270683A (en) * | 1988-04-22 | 1989-10-27 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1991
- 1991-11-26 JP JP3310538A patent/JPH05142298A/en active Pending
Patent Citations (6)
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